Merge branch 'for-linus' of git://git.kernel.org/pub/scm/linux/kernel/git/teigland/dlm
[linux-2.6] / arch / powerpc / kernel / head_fsl_booke.S
1 /*
2  * Kernel execution entry point code.
3  *
4  *    Copyright (c) 1995-1996 Gary Thomas <gdt@linuxppc.org>
5  *      Initial PowerPC version.
6  *    Copyright (c) 1996 Cort Dougan <cort@cs.nmt.edu>
7  *      Rewritten for PReP
8  *    Copyright (c) 1996 Paul Mackerras <paulus@cs.anu.edu.au>
9  *      Low-level exception handers, MMU support, and rewrite.
10  *    Copyright (c) 1997 Dan Malek <dmalek@jlc.net>
11  *      PowerPC 8xx modifications.
12  *    Copyright (c) 1998-1999 TiVo, Inc.
13  *      PowerPC 403GCX modifications.
14  *    Copyright (c) 1999 Grant Erickson <grant@lcse.umn.edu>
15  *      PowerPC 403GCX/405GP modifications.
16  *    Copyright 2000 MontaVista Software Inc.
17  *      PPC405 modifications
18  *      PowerPC 403GCX/405GP modifications.
19  *      Author: MontaVista Software, Inc.
20  *              frank_rowand@mvista.com or source@mvista.com
21  *              debbie_chu@mvista.com
22  *    Copyright 2002-2004 MontaVista Software, Inc.
23  *      PowerPC 44x support, Matt Porter <mporter@kernel.crashing.org>
24  *    Copyright 2004 Freescale Semiconductor, Inc
25  *      PowerPC e500 modifications, Kumar Gala <galak@kernel.crashing.org>
26  *
27  * This program is free software; you can redistribute  it and/or modify it
28  * under  the terms of  the GNU General  Public License as published by the
29  * Free Software Foundation;  either version 2 of the  License, or (at your
30  * option) any later version.
31  */
32
33 #include <linux/threads.h>
34 #include <asm/processor.h>
35 #include <asm/page.h>
36 #include <asm/mmu.h>
37 #include <asm/pgtable.h>
38 #include <asm/cputable.h>
39 #include <asm/thread_info.h>
40 #include <asm/ppc_asm.h>
41 #include <asm/asm-offsets.h>
42 #include "head_booke.h"
43
44 /* As with the other PowerPC ports, it is expected that when code
45  * execution begins here, the following registers contain valid, yet
46  * optional, information:
47  *
48  *   r3 - Board info structure pointer (DRAM, frequency, MAC address, etc.)
49  *   r4 - Starting address of the init RAM disk
50  *   r5 - Ending address of the init RAM disk
51  *   r6 - Start of kernel command line string (e.g. "mem=128")
52  *   r7 - End of kernel command line string
53  *
54  */
55         .section        .text.head, "ax"
56 _ENTRY(_stext);
57 _ENTRY(_start);
58         /*
59          * Reserve a word at a fixed location to store the address
60          * of abatron_pteptrs
61          */
62         nop
63 /*
64  * Save parameters we are passed
65  */
66         mr      r31,r3
67         mr      r30,r4
68         mr      r29,r5
69         mr      r28,r6
70         mr      r27,r7
71         li      r25,0           /* phys kernel start (low) */
72         li      r24,0           /* CPU number */
73         li      r23,0           /* phys kernel start (high) */
74
75 /* We try to not make any assumptions about how the boot loader
76  * setup or used the TLBs.  We invalidate all mappings from the
77  * boot loader and load a single entry in TLB1[0] to map the
78  * first 64M of kernel memory.  Any boot info passed from the
79  * bootloader needs to live in this first 64M.
80  *
81  * Requirement on bootloader:
82  *  - The page we're executing in needs to reside in TLB1 and
83  *    have IPROT=1.  If not an invalidate broadcast could
84  *    evict the entry we're currently executing in.
85  *
86  *  r3 = Index of TLB1 were executing in
87  *  r4 = Current MSR[IS]
88  *  r5 = Index of TLB1 temp mapping
89  *
90  * Later in mapin_ram we will correctly map lowmem, and resize TLB1[0]
91  * if needed
92  */
93
94 /* 1. Find the index of the entry we're executing in */
95         bl      invstr                          /* Find our address */
96 invstr: mflr    r6                              /* Make it accessible */
97         mfmsr   r7
98         rlwinm  r4,r7,27,31,31                  /* extract MSR[IS] */
99         mfspr   r7, SPRN_PID0
100         slwi    r7,r7,16
101         or      r7,r7,r4
102         mtspr   SPRN_MAS6,r7
103         tlbsx   0,r6                            /* search MSR[IS], SPID=PID0 */
104 #ifndef CONFIG_E200
105         mfspr   r7,SPRN_MAS1
106         andis.  r7,r7,MAS1_VALID@h
107         bne     match_TLB
108         mfspr   r7,SPRN_PID1
109         slwi    r7,r7,16
110         or      r7,r7,r4
111         mtspr   SPRN_MAS6,r7
112         tlbsx   0,r6                            /* search MSR[IS], SPID=PID1 */
113         mfspr   r7,SPRN_MAS1
114         andis.  r7,r7,MAS1_VALID@h
115         bne     match_TLB
116         mfspr   r7, SPRN_PID2
117         slwi    r7,r7,16
118         or      r7,r7,r4
119         mtspr   SPRN_MAS6,r7
120         tlbsx   0,r6                            /* Fall through, we had to match */
121 #endif
122 match_TLB:
123         mfspr   r7,SPRN_MAS0
124         rlwinm  r3,r7,16,20,31                  /* Extract MAS0(Entry) */
125
126         mfspr   r7,SPRN_MAS1                    /* Insure IPROT set */
127         oris    r7,r7,MAS1_IPROT@h
128         mtspr   SPRN_MAS1,r7
129         tlbwe
130
131 /* 2. Invalidate all entries except the entry we're executing in */
132         mfspr   r9,SPRN_TLB1CFG
133         andi.   r9,r9,0xfff
134         li      r6,0                            /* Set Entry counter to 0 */
135 1:      lis     r7,0x1000                       /* Set MAS0(TLBSEL) = 1 */
136         rlwimi  r7,r6,16,4,15                   /* Setup MAS0 = TLBSEL | ESEL(r6) */
137         mtspr   SPRN_MAS0,r7
138         tlbre
139         mfspr   r7,SPRN_MAS1
140         rlwinm  r7,r7,0,2,31                    /* Clear MAS1 Valid and IPROT */
141         cmpw    r3,r6
142         beq     skpinv                          /* Dont update the current execution TLB */
143         mtspr   SPRN_MAS1,r7
144         tlbwe
145         isync
146 skpinv: addi    r6,r6,1                         /* Increment */
147         cmpw    r6,r9                           /* Are we done? */
148         bne     1b                              /* If not, repeat */
149
150         /* Invalidate TLB0 */
151         li      r6,0x04
152         tlbivax 0,r6
153 #ifdef CONFIG_SMP
154         tlbsync
155 #endif
156         /* Invalidate TLB1 */
157         li      r6,0x0c
158         tlbivax 0,r6
159 #ifdef CONFIG_SMP
160         tlbsync
161 #endif
162         msync
163
164 /* 3. Setup a temp mapping and jump to it */
165         andi.   r5, r3, 0x1     /* Find an entry not used and is non-zero */
166         addi    r5, r5, 0x1
167         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
168         rlwimi  r7,r3,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r3) */
169         mtspr   SPRN_MAS0,r7
170         tlbre
171
172         /* grab and fixup the RPN */
173         mfspr   r6,SPRN_MAS1    /* extract MAS1[SIZE] */
174         rlwinm  r6,r6,25,27,30
175         li      r8,-1
176         addi    r6,r6,10
177         slw     r6,r8,r6        /* convert to mask */
178
179         bl      1f              /* Find our address */
180 1:      mflr    r7
181
182         mfspr   r8,SPRN_MAS3
183 #ifdef CONFIG_PHYS_64BIT
184         mfspr   r23,SPRN_MAS7
185 #endif
186         and     r8,r6,r8
187         subfic  r9,r6,-4096
188         and     r9,r9,r7
189
190         or      r25,r8,r9
191         ori     r8,r25,(MAS3_SX|MAS3_SW|MAS3_SR)
192
193         /* Just modify the entry ID and EPN for the temp mapping */
194         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
195         rlwimi  r7,r5,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r5) */
196         mtspr   SPRN_MAS0,r7
197         xori    r6,r4,1         /* Setup TMP mapping in the other Address space */
198         slwi    r6,r6,12
199         oris    r6,r6,(MAS1_VALID|MAS1_IPROT)@h
200         ori     r6,r6,(MAS1_TSIZE(BOOKE_PAGESZ_4K))@l
201         mtspr   SPRN_MAS1,r6
202         mfspr   r6,SPRN_MAS2
203         li      r7,0            /* temp EPN = 0 */
204         rlwimi  r7,r6,0,20,31
205         mtspr   SPRN_MAS2,r7
206         mtspr   SPRN_MAS3,r8
207         tlbwe
208
209         xori    r6,r4,1
210         slwi    r6,r6,5         /* setup new context with other address space */
211         bl      1f              /* Find our address */
212 1:      mflr    r9
213         rlwimi  r7,r9,0,20,31
214         addi    r7,r7,24
215         mtspr   SPRN_SRR0,r7
216         mtspr   SPRN_SRR1,r6
217         rfi
218
219 /* 4. Clear out PIDs & Search info */
220         li      r6,0
221         mtspr   SPRN_PID0,r6
222 #ifndef CONFIG_E200
223         mtspr   SPRN_PID1,r6
224         mtspr   SPRN_PID2,r6
225 #endif
226         mtspr   SPRN_MAS6,r6
227
228 /* 5. Invalidate mapping we started in */
229         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
230         rlwimi  r7,r3,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r3) */
231         mtspr   SPRN_MAS0,r7
232         tlbre
233         mfspr   r6,SPRN_MAS1
234         rlwinm  r6,r6,0,2,0     /* clear IPROT */
235         mtspr   SPRN_MAS1,r6
236         tlbwe
237         /* Invalidate TLB1 */
238         li      r9,0x0c
239         tlbivax 0,r9
240 #ifdef CONFIG_SMP
241         tlbsync
242 #endif
243         msync
244
245 /* 6. Setup KERNELBASE mapping in TLB1[0] */
246         lis     r6,0x1000               /* Set MAS0(TLBSEL) = TLB1(1), ESEL = 0 */
247         mtspr   SPRN_MAS0,r6
248         lis     r6,(MAS1_VALID|MAS1_IPROT)@h
249         ori     r6,r6,(MAS1_TSIZE(BOOKE_PAGESZ_64M))@l
250         mtspr   SPRN_MAS1,r6
251         li      r7,0
252         lis     r6,PAGE_OFFSET@h
253         ori     r6,r6,PAGE_OFFSET@l
254         rlwimi  r6,r7,0,20,31
255         mtspr   SPRN_MAS2,r6
256         mtspr   SPRN_MAS3,r8
257         tlbwe
258
259 /* 7. Jump to KERNELBASE mapping */
260         lis     r6,KERNELBASE@h
261         ori     r6,r6,KERNELBASE@l
262         rlwimi  r6,r7,0,20,31
263         lis     r7,MSR_KERNEL@h
264         ori     r7,r7,MSR_KERNEL@l
265         bl      1f                      /* Find our address */
266 1:      mflr    r9
267         rlwimi  r6,r9,0,20,31
268         addi    r6,r6,24
269         mtspr   SPRN_SRR0,r6
270         mtspr   SPRN_SRR1,r7
271         rfi                             /* start execution out of TLB1[0] entry */
272
273 /* 8. Clear out the temp mapping */
274         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
275         rlwimi  r7,r5,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r5) */
276         mtspr   SPRN_MAS0,r7
277         tlbre
278         mfspr   r8,SPRN_MAS1
279         rlwinm  r8,r8,0,2,0     /* clear IPROT */
280         mtspr   SPRN_MAS1,r8
281         tlbwe
282         /* Invalidate TLB1 */
283         li      r9,0x0c
284         tlbivax 0,r9
285 #ifdef CONFIG_SMP
286         tlbsync
287 #endif
288         msync
289
290         /* Establish the interrupt vector offsets */
291         SET_IVOR(0,  CriticalInput);
292         SET_IVOR(1,  MachineCheck);
293         SET_IVOR(2,  DataStorage);
294         SET_IVOR(3,  InstructionStorage);
295         SET_IVOR(4,  ExternalInput);
296         SET_IVOR(5,  Alignment);
297         SET_IVOR(6,  Program);
298         SET_IVOR(7,  FloatingPointUnavailable);
299         SET_IVOR(8,  SystemCall);
300         SET_IVOR(9,  AuxillaryProcessorUnavailable);
301         SET_IVOR(10, Decrementer);
302         SET_IVOR(11, FixedIntervalTimer);
303         SET_IVOR(12, WatchdogTimer);
304         SET_IVOR(13, DataTLBError);
305         SET_IVOR(14, InstructionTLBError);
306         SET_IVOR(15, DebugDebug);
307 #if defined(CONFIG_E500)
308         SET_IVOR(15, DebugCrit);
309 #endif
310         SET_IVOR(32, SPEUnavailable);
311         SET_IVOR(33, SPEFloatingPointData);
312         SET_IVOR(34, SPEFloatingPointRound);
313 #ifndef CONFIG_E200
314         SET_IVOR(35, PerformanceMonitor);
315 #endif
316
317         /* Establish the interrupt vector base */
318         lis     r4,interrupt_base@h     /* IVPR only uses the high 16-bits */
319         mtspr   SPRN_IVPR,r4
320
321         /* Setup the defaults for TLB entries */
322         li      r2,(MAS4_TSIZED(BOOKE_PAGESZ_4K))@l
323 #ifdef CONFIG_E200
324         oris    r2,r2,MAS4_TLBSELD(1)@h
325 #endif
326         mtspr   SPRN_MAS4, r2
327
328 #if 0
329         /* Enable DOZE */
330         mfspr   r2,SPRN_HID0
331         oris    r2,r2,HID0_DOZE@h
332         mtspr   SPRN_HID0, r2
333 #endif
334 #ifdef CONFIG_E200
335         /* enable dedicated debug exception handling resources (Debug APU) */
336         mfspr   r2,SPRN_HID0
337         ori     r2,r2,HID0_DAPUEN@l
338         mtspr   SPRN_HID0,r2
339 #endif
340
341 #if !defined(CONFIG_BDI_SWITCH)
342         /*
343          * The Abatron BDI JTAG debugger does not tolerate others
344          * mucking with the debug registers.
345          */
346         lis     r2,DBCR0_IDM@h
347         mtspr   SPRN_DBCR0,r2
348         isync
349         /* clear any residual debug events */
350         li      r2,-1
351         mtspr   SPRN_DBSR,r2
352 #endif
353
354         /*
355          * This is where the main kernel code starts.
356          */
357
358         /* ptr to current */
359         lis     r2,init_task@h
360         ori     r2,r2,init_task@l
361
362         /* ptr to current thread */
363         addi    r4,r2,THREAD    /* init task's THREAD */
364         mtspr   SPRN_SPRG3,r4
365
366         /* stack */
367         lis     r1,init_thread_union@h
368         ori     r1,r1,init_thread_union@l
369         li      r0,0
370         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
371
372         bl      early_init
373
374         mfspr   r3,SPRN_TLB1CFG
375         andi.   r3,r3,0xfff
376         lis     r4,num_tlbcam_entries@ha
377         stw     r3,num_tlbcam_entries@l(r4)
378 /*
379  * Decide what sort of machine this is and initialize the MMU.
380  */
381         mr      r3,r31
382         mr      r4,r30
383         mr      r5,r29
384         mr      r6,r28
385         mr      r7,r27
386         bl      machine_init
387         bl      MMU_init
388
389         /* Setup PTE pointers for the Abatron bdiGDB */
390         lis     r6, swapper_pg_dir@h
391         ori     r6, r6, swapper_pg_dir@l
392         lis     r5, abatron_pteptrs@h
393         ori     r5, r5, abatron_pteptrs@l
394         lis     r4, KERNELBASE@h
395         ori     r4, r4, KERNELBASE@l
396         stw     r5, 0(r4)       /* Save abatron_pteptrs at a fixed location */
397         stw     r6, 0(r5)
398
399         /* Let's move on */
400         lis     r4,start_kernel@h
401         ori     r4,r4,start_kernel@l
402         lis     r3,MSR_KERNEL@h
403         ori     r3,r3,MSR_KERNEL@l
404         mtspr   SPRN_SRR0,r4
405         mtspr   SPRN_SRR1,r3
406         rfi                     /* change context and jump to start_kernel */
407
408 /* Macros to hide the PTE size differences
409  *
410  * FIND_PTE -- walks the page tables given EA & pgdir pointer
411  *   r10 -- EA of fault
412  *   r11 -- PGDIR pointer
413  *   r12 -- free
414  *   label 2: is the bailout case
415  *
416  * if we find the pte (fall through):
417  *   r11 is low pte word
418  *   r12 is pointer to the pte
419  */
420 #ifdef CONFIG_PTE_64BIT
421 #define PTE_FLAGS_OFFSET        4
422 #define FIND_PTE        \
423         rlwinm  r12, r10, 13, 19, 29;   /* Compute pgdir/pmd offset */  \
424         lwzx    r11, r12, r11;          /* Get pgd/pmd entry */         \
425         rlwinm. r12, r11, 0, 0, 20;     /* Extract pt base address */   \
426         beq     2f;                     /* Bail if no table */          \
427         rlwimi  r12, r10, 23, 20, 28;   /* Compute pte address */       \
428         lwz     r11, 4(r12);            /* Get pte entry */
429 #else
430 #define PTE_FLAGS_OFFSET        0
431 #define FIND_PTE        \
432         rlwimi  r11, r10, 12, 20, 29;   /* Create L1 (pgdir/pmd) address */     \
433         lwz     r11, 0(r11);            /* Get L1 entry */                      \
434         rlwinm. r12, r11, 0, 0, 19;     /* Extract L2 (pte) base address */     \
435         beq     2f;                     /* Bail if no table */                  \
436         rlwimi  r12, r10, 22, 20, 29;   /* Compute PTE address */               \
437         lwz     r11, 0(r12);            /* Get Linux PTE */
438 #endif
439
440 /*
441  * Interrupt vector entry code
442  *
443  * The Book E MMUs are always on so we don't need to handle
444  * interrupts in real mode as with previous PPC processors. In
445  * this case we handle interrupts in the kernel virtual address
446  * space.
447  *
448  * Interrupt vectors are dynamically placed relative to the
449  * interrupt prefix as determined by the address of interrupt_base.
450  * The interrupt vectors offsets are programmed using the labels
451  * for each interrupt vector entry.
452  *
453  * Interrupt vectors must be aligned on a 16 byte boundary.
454  * We align on a 32 byte cache line boundary for good measure.
455  */
456
457 interrupt_base:
458         /* Critical Input Interrupt */
459         CRITICAL_EXCEPTION(0x0100, CriticalInput, unknown_exception)
460
461         /* Machine Check Interrupt */
462 #ifdef CONFIG_E200
463         /* no RFMCI, MCSRRs on E200 */
464         CRITICAL_EXCEPTION(0x0200, MachineCheck, machine_check_exception)
465 #else
466         MCHECK_EXCEPTION(0x0200, MachineCheck, machine_check_exception)
467 #endif
468
469         /* Data Storage Interrupt */
470         START_EXCEPTION(DataStorage)
471         mtspr   SPRN_SPRG0, r10         /* Save some working registers */
472         mtspr   SPRN_SPRG1, r11
473         mtspr   SPRN_SPRG4W, r12
474         mtspr   SPRN_SPRG5W, r13
475         mfcr    r11
476         mtspr   SPRN_SPRG7W, r11
477
478         /*
479          * Check if it was a store fault, if not then bail
480          * because a user tried to access a kernel or
481          * read-protected page.  Otherwise, get the
482          * offending address and handle it.
483          */
484         mfspr   r10, SPRN_ESR
485         andis.  r10, r10, ESR_ST@h
486         beq     2f
487
488         mfspr   r10, SPRN_DEAR          /* Get faulting address */
489
490         /* If we are faulting a kernel address, we have to use the
491          * kernel page tables.
492          */
493         lis     r11, PAGE_OFFSET@h
494         cmplw   0, r10, r11
495         bge     2f
496
497         /* Get the PGD for the current thread */
498 3:
499         mfspr   r11,SPRN_SPRG3
500         lwz     r11,PGDIR(r11)
501 4:
502         FIND_PTE
503
504         /* Are _PAGE_USER & _PAGE_RW set & _PAGE_HWWRITE not? */
505         andi.   r13, r11, _PAGE_RW|_PAGE_USER|_PAGE_HWWRITE
506         cmpwi   0, r13, _PAGE_RW|_PAGE_USER
507         bne     2f                      /* Bail if not */
508
509         /* Update 'changed'. */
510         ori     r11, r11, _PAGE_DIRTY|_PAGE_ACCESSED|_PAGE_HWWRITE
511         stw     r11, PTE_FLAGS_OFFSET(r12) /* Update Linux page table */
512
513         /* MAS2 not updated as the entry does exist in the tlb, this
514            fault taken to detect state transition (eg: COW -> DIRTY)
515          */
516         andi.   r11, r11, _PAGE_HWEXEC
517         rlwimi  r11, r11, 31, 27, 27    /* SX <- _PAGE_HWEXEC */
518         ori     r11, r11, (MAS3_UW|MAS3_SW|MAS3_UR|MAS3_SR)@l /* set static perms */
519
520         /* update search PID in MAS6, AS = 0 */
521         mfspr   r12, SPRN_PID0
522         slwi    r12, r12, 16
523         mtspr   SPRN_MAS6, r12
524
525         /* find the TLB index that caused the fault.  It has to be here. */
526         tlbsx   0, r10
527
528         /* only update the perm bits, assume the RPN is fine */
529         mfspr   r12, SPRN_MAS3
530         rlwimi  r12, r11, 0, 20, 31
531         mtspr   SPRN_MAS3,r12
532         tlbwe
533
534         /* Done...restore registers and get out of here.  */
535         mfspr   r11, SPRN_SPRG7R
536         mtcr    r11
537         mfspr   r13, SPRN_SPRG5R
538         mfspr   r12, SPRN_SPRG4R
539         mfspr   r11, SPRN_SPRG1
540         mfspr   r10, SPRN_SPRG0
541         rfi                     /* Force context change */
542
543 2:
544         /*
545          * The bailout.  Restore registers to pre-exception conditions
546          * and call the heavyweights to help us out.
547          */
548         mfspr   r11, SPRN_SPRG7R
549         mtcr    r11
550         mfspr   r13, SPRN_SPRG5R
551         mfspr   r12, SPRN_SPRG4R
552         mfspr   r11, SPRN_SPRG1
553         mfspr   r10, SPRN_SPRG0
554         b       data_access
555
556         /* Instruction Storage Interrupt */
557         INSTRUCTION_STORAGE_EXCEPTION
558
559         /* External Input Interrupt */
560         EXCEPTION(0x0500, ExternalInput, do_IRQ, EXC_XFER_LITE)
561
562         /* Alignment Interrupt */
563         ALIGNMENT_EXCEPTION
564
565         /* Program Interrupt */
566         PROGRAM_EXCEPTION
567
568         /* Floating Point Unavailable Interrupt */
569 #ifdef CONFIG_PPC_FPU
570         FP_UNAVAILABLE_EXCEPTION
571 #else
572 #ifdef CONFIG_E200
573         /* E200 treats 'normal' floating point instructions as FP Unavail exception */
574         EXCEPTION(0x0800, FloatingPointUnavailable, program_check_exception, EXC_XFER_EE)
575 #else
576         EXCEPTION(0x0800, FloatingPointUnavailable, unknown_exception, EXC_XFER_EE)
577 #endif
578 #endif
579
580         /* System Call Interrupt */
581         START_EXCEPTION(SystemCall)
582         NORMAL_EXCEPTION_PROLOG
583         EXC_XFER_EE_LITE(0x0c00, DoSyscall)
584
585         /* Auxillary Processor Unavailable Interrupt */
586         EXCEPTION(0x2900, AuxillaryProcessorUnavailable, unknown_exception, EXC_XFER_EE)
587
588         /* Decrementer Interrupt */
589         DECREMENTER_EXCEPTION
590
591         /* Fixed Internal Timer Interrupt */
592         /* TODO: Add FIT support */
593         EXCEPTION(0x3100, FixedIntervalTimer, unknown_exception, EXC_XFER_EE)
594
595         /* Watchdog Timer Interrupt */
596 #ifdef CONFIG_BOOKE_WDT
597         CRITICAL_EXCEPTION(0x3200, WatchdogTimer, WatchdogException)
598 #else
599         CRITICAL_EXCEPTION(0x3200, WatchdogTimer, unknown_exception)
600 #endif
601
602         /* Data TLB Error Interrupt */
603         START_EXCEPTION(DataTLBError)
604         mtspr   SPRN_SPRG0, r10         /* Save some working registers */
605         mtspr   SPRN_SPRG1, r11
606         mtspr   SPRN_SPRG4W, r12
607         mtspr   SPRN_SPRG5W, r13
608         mfcr    r11
609         mtspr   SPRN_SPRG7W, r11
610         mfspr   r10, SPRN_DEAR          /* Get faulting address */
611
612         /* If we are faulting a kernel address, we have to use the
613          * kernel page tables.
614          */
615         lis     r11, PAGE_OFFSET@h
616         cmplw   5, r10, r11
617         blt     5, 3f
618         lis     r11, swapper_pg_dir@h
619         ori     r11, r11, swapper_pg_dir@l
620
621         mfspr   r12,SPRN_MAS1           /* Set TID to 0 */
622         rlwinm  r12,r12,0,16,1
623         mtspr   SPRN_MAS1,r12
624
625         b       4f
626
627         /* Get the PGD for the current thread */
628 3:
629         mfspr   r11,SPRN_SPRG3
630         lwz     r11,PGDIR(r11)
631
632 4:
633         FIND_PTE
634         andi.   r13, r11, _PAGE_PRESENT /* Is the page present? */
635         beq     2f                      /* Bail if not present */
636
637 #ifdef CONFIG_PTE_64BIT
638         lwz     r13, 0(r12)
639 #endif
640         ori     r11, r11, _PAGE_ACCESSED
641         stw     r11, PTE_FLAGS_OFFSET(r12)
642
643          /* Jump to common tlb load */
644         b       finish_tlb_load
645 2:
646         /* The bailout.  Restore registers to pre-exception conditions
647          * and call the heavyweights to help us out.
648          */
649         mfspr   r11, SPRN_SPRG7R
650         mtcr    r11
651         mfspr   r13, SPRN_SPRG5R
652         mfspr   r12, SPRN_SPRG4R
653         mfspr   r11, SPRN_SPRG1
654         mfspr   r10, SPRN_SPRG0
655         b       data_access
656
657         /* Instruction TLB Error Interrupt */
658         /*
659          * Nearly the same as above, except we get our
660          * information from different registers and bailout
661          * to a different point.
662          */
663         START_EXCEPTION(InstructionTLBError)
664         mtspr   SPRN_SPRG0, r10         /* Save some working registers */
665         mtspr   SPRN_SPRG1, r11
666         mtspr   SPRN_SPRG4W, r12
667         mtspr   SPRN_SPRG5W, r13
668         mfcr    r11
669         mtspr   SPRN_SPRG7W, r11
670         mfspr   r10, SPRN_SRR0          /* Get faulting address */
671
672         /* If we are faulting a kernel address, we have to use the
673          * kernel page tables.
674          */
675         lis     r11, PAGE_OFFSET@h
676         cmplw   5, r10, r11
677         blt     5, 3f
678         lis     r11, swapper_pg_dir@h
679         ori     r11, r11, swapper_pg_dir@l
680
681         mfspr   r12,SPRN_MAS1           /* Set TID to 0 */
682         rlwinm  r12,r12,0,16,1
683         mtspr   SPRN_MAS1,r12
684
685         b       4f
686
687         /* Get the PGD for the current thread */
688 3:
689         mfspr   r11,SPRN_SPRG3
690         lwz     r11,PGDIR(r11)
691
692 4:
693         FIND_PTE
694         andi.   r13, r11, _PAGE_PRESENT /* Is the page present? */
695         beq     2f                      /* Bail if not present */
696
697 #ifdef CONFIG_PTE_64BIT
698         lwz     r13, 0(r12)
699 #endif
700         ori     r11, r11, _PAGE_ACCESSED
701         stw     r11, PTE_FLAGS_OFFSET(r12)
702
703         /* Jump to common TLB load point */
704         b       finish_tlb_load
705
706 2:
707         /* The bailout.  Restore registers to pre-exception conditions
708          * and call the heavyweights to help us out.
709          */
710         mfspr   r11, SPRN_SPRG7R
711         mtcr    r11
712         mfspr   r13, SPRN_SPRG5R
713         mfspr   r12, SPRN_SPRG4R
714         mfspr   r11, SPRN_SPRG1
715         mfspr   r10, SPRN_SPRG0
716         b       InstructionStorage
717
718 #ifdef CONFIG_SPE
719         /* SPE Unavailable */
720         START_EXCEPTION(SPEUnavailable)
721         NORMAL_EXCEPTION_PROLOG
722         bne     load_up_spe
723         addi    r3,r1,STACK_FRAME_OVERHEAD
724         EXC_XFER_EE_LITE(0x2010, KernelSPE)
725 #else
726         EXCEPTION(0x2020, SPEUnavailable, unknown_exception, EXC_XFER_EE)
727 #endif /* CONFIG_SPE */
728
729         /* SPE Floating Point Data */
730 #ifdef CONFIG_SPE
731         EXCEPTION(0x2030, SPEFloatingPointData, SPEFloatingPointException, EXC_XFER_EE);
732 #else
733         EXCEPTION(0x2040, SPEFloatingPointData, unknown_exception, EXC_XFER_EE)
734 #endif /* CONFIG_SPE */
735
736         /* SPE Floating Point Round */
737         EXCEPTION(0x2050, SPEFloatingPointRound, unknown_exception, EXC_XFER_EE)
738
739         /* Performance Monitor */
740         EXCEPTION(0x2060, PerformanceMonitor, performance_monitor_exception, EXC_XFER_STD)
741
742
743         /* Debug Interrupt */
744         DEBUG_DEBUG_EXCEPTION
745 #if defined(CONFIG_E500)
746         DEBUG_CRIT_EXCEPTION
747 #endif
748
749 /*
750  * Local functions
751  */
752
753         /*
754          * Data TLB exceptions will bail out to this point
755          * if they can't resolve the lightweight TLB fault.
756          */
757 data_access:
758         NORMAL_EXCEPTION_PROLOG
759         mfspr   r5,SPRN_ESR             /* Grab the ESR, save it, pass arg3 */
760         stw     r5,_ESR(r11)
761         mfspr   r4,SPRN_DEAR            /* Grab the DEAR, save it, pass arg2 */
762         andis.  r10,r5,(ESR_ILK|ESR_DLK)@h
763         bne     1f
764         EXC_XFER_EE_LITE(0x0300, handle_page_fault)
765 1:
766         addi    r3,r1,STACK_FRAME_OVERHEAD
767         EXC_XFER_EE_LITE(0x0300, CacheLockingException)
768
769 /*
770
771  * Both the instruction and data TLB miss get to this
772  * point to load the TLB.
773  *      r10 - EA of fault
774  *      r11 - TLB (info from Linux PTE)
775  *      r12, r13 - available to use
776  *      CR5 - results of addr >= PAGE_OFFSET
777  *      MAS0, MAS1 - loaded with proper value when we get here
778  *      MAS2, MAS3 - will need additional info from Linux PTE
779  *      Upon exit, we reload everything and RFI.
780  */
781 finish_tlb_load:
782         /*
783          * We set execute, because we don't have the granularity to
784          * properly set this at the page level (Linux problem).
785          * Many of these bits are software only.  Bits we don't set
786          * here we (properly should) assume have the appropriate value.
787          */
788
789         mfspr   r12, SPRN_MAS2
790 #ifdef CONFIG_PTE_64BIT
791         rlwimi  r12, r11, 26, 24, 31    /* extract ...WIMGE from pte */
792 #else
793         rlwimi  r12, r11, 26, 27, 31    /* extract WIMGE from pte */
794 #endif
795         mtspr   SPRN_MAS2, r12
796
797         bge     5, 1f
798
799         /* is user addr */
800         andi.   r12, r11, (_PAGE_USER | _PAGE_HWWRITE | _PAGE_HWEXEC)
801         andi.   r10, r11, _PAGE_USER    /* Test for _PAGE_USER */
802         srwi    r10, r12, 1
803         or      r12, r12, r10   /* Copy user perms into supervisor */
804         iseleq  r12, 0, r12
805         b       2f
806
807         /* is kernel addr */
808 1:      rlwinm  r12, r11, 31, 29, 29    /* Extract _PAGE_HWWRITE into SW */
809         ori     r12, r12, (MAS3_SX | MAS3_SR)
810
811 #ifdef CONFIG_PTE_64BIT
812 2:      rlwimi  r12, r13, 24, 0, 7      /* grab RPN[32:39] */
813         rlwimi  r12, r11, 24, 8, 19     /* grab RPN[40:51] */
814         mtspr   SPRN_MAS3, r12
815 BEGIN_FTR_SECTION
816         srwi    r10, r13, 8             /* grab RPN[8:31] */
817         mtspr   SPRN_MAS7, r10
818 END_FTR_SECTION_IFSET(CPU_FTR_BIG_PHYS)
819 #else
820 2:      rlwimi  r11, r12, 0, 20, 31     /* Extract RPN from PTE and merge with perms */
821         mtspr   SPRN_MAS3, r11
822 #endif
823 #ifdef CONFIG_E200
824         /* Round robin TLB1 entries assignment */
825         mfspr   r12, SPRN_MAS0
826
827         /* Extract TLB1CFG(NENTRY) */
828         mfspr   r11, SPRN_TLB1CFG
829         andi.   r11, r11, 0xfff
830
831         /* Extract MAS0(NV) */
832         andi.   r13, r12, 0xfff
833         addi    r13, r13, 1
834         cmpw    0, r13, r11
835         addi    r12, r12, 1
836
837         /* check if we need to wrap */
838         blt     7f
839
840         /* wrap back to first free tlbcam entry */
841         lis     r13, tlbcam_index@ha
842         lwz     r13, tlbcam_index@l(r13)
843         rlwimi  r12, r13, 0, 20, 31
844 7:
845         mtspr   SPRN_MAS0,r12
846 #endif /* CONFIG_E200 */
847
848         tlbwe
849
850         /* Done...restore registers and get out of here.  */
851         mfspr   r11, SPRN_SPRG7R
852         mtcr    r11
853         mfspr   r13, SPRN_SPRG5R
854         mfspr   r12, SPRN_SPRG4R
855         mfspr   r11, SPRN_SPRG1
856         mfspr   r10, SPRN_SPRG0
857         rfi                                     /* Force context change */
858
859 #ifdef CONFIG_SPE
860 /* Note that the SPE support is closely modeled after the AltiVec
861  * support.  Changes to one are likely to be applicable to the
862  * other!  */
863 load_up_spe:
864 /*
865  * Disable SPE for the task which had SPE previously,
866  * and save its SPE registers in its thread_struct.
867  * Enables SPE for use in the kernel on return.
868  * On SMP we know the SPE units are free, since we give it up every
869  * switch.  -- Kumar
870  */
871         mfmsr   r5
872         oris    r5,r5,MSR_SPE@h
873         mtmsr   r5                      /* enable use of SPE now */
874         isync
875 /*
876  * For SMP, we don't do lazy SPE switching because it just gets too
877  * horrendously complex, especially when a task switches from one CPU
878  * to another.  Instead we call giveup_spe in switch_to.
879  */
880 #ifndef CONFIG_SMP
881         lis     r3,last_task_used_spe@ha
882         lwz     r4,last_task_used_spe@l(r3)
883         cmpi    0,r4,0
884         beq     1f
885         addi    r4,r4,THREAD    /* want THREAD of last_task_used_spe */
886         SAVE_32EVRS(0,r10,r4)
887         evxor   evr10, evr10, evr10     /* clear out evr10 */
888         evmwumiaa evr10, evr10, evr10   /* evr10 <- ACC = 0 * 0 + ACC */
889         li      r5,THREAD_ACC
890         evstddx evr10, r4, r5           /* save off accumulator */
891         lwz     r5,PT_REGS(r4)
892         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
893         lis     r10,MSR_SPE@h
894         andc    r4,r4,r10       /* disable SPE for previous task */
895         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
896 1:
897 #endif /* !CONFIG_SMP */
898         /* enable use of SPE after return */
899         oris    r9,r9,MSR_SPE@h
900         mfspr   r5,SPRN_SPRG3           /* current task's THREAD (phys) */
901         li      r4,1
902         li      r10,THREAD_ACC
903         stw     r4,THREAD_USED_SPE(r5)
904         evlddx  evr4,r10,r5
905         evmra   evr4,evr4
906         REST_32EVRS(0,r10,r5)
907 #ifndef CONFIG_SMP
908         subi    r4,r5,THREAD
909         stw     r4,last_task_used_spe@l(r3)
910 #endif /* !CONFIG_SMP */
911         /* restore registers and return */
912 2:      REST_4GPRS(3, r11)
913         lwz     r10,_CCR(r11)
914         REST_GPR(1, r11)
915         mtcr    r10
916         lwz     r10,_LINK(r11)
917         mtlr    r10
918         REST_GPR(10, r11)
919         mtspr   SPRN_SRR1,r9
920         mtspr   SPRN_SRR0,r12
921         REST_GPR(9, r11)
922         REST_GPR(12, r11)
923         lwz     r11,GPR11(r11)
924         rfi
925
926 /*
927  * SPE unavailable trap from kernel - print a message, but let
928  * the task use SPE in the kernel until it returns to user mode.
929  */
930 KernelSPE:
931         lwz     r3,_MSR(r1)
932         oris    r3,r3,MSR_SPE@h
933         stw     r3,_MSR(r1)     /* enable use of SPE after return */
934         lis     r3,87f@h
935         ori     r3,r3,87f@l
936         mr      r4,r2           /* current */
937         lwz     r5,_NIP(r1)
938         bl      printk
939         b       ret_from_except
940 87:     .string "SPE used in kernel  (task=%p, pc=%x)  \n"
941         .align  4,0
942
943 #endif /* CONFIG_SPE */
944
945 /*
946  * Global functions
947  */
948
949 /*
950  * extern void loadcam_entry(unsigned int index)
951  *
952  * Load TLBCAM[index] entry in to the L2 CAM MMU
953  */
954 _GLOBAL(loadcam_entry)
955         lis     r4,TLBCAM@ha
956         addi    r4,r4,TLBCAM@l
957         mulli   r5,r3,20
958         add     r3,r5,r4
959         lwz     r4,0(r3)
960         mtspr   SPRN_MAS0,r4
961         lwz     r4,4(r3)
962         mtspr   SPRN_MAS1,r4
963         lwz     r4,8(r3)
964         mtspr   SPRN_MAS2,r4
965         lwz     r4,12(r3)
966         mtspr   SPRN_MAS3,r4
967         tlbwe
968         isync
969         blr
970
971 /*
972  * extern void giveup_altivec(struct task_struct *prev)
973  *
974  * The e500 core does not have an AltiVec unit.
975  */
976 _GLOBAL(giveup_altivec)
977         blr
978
979 #ifdef CONFIG_SPE
980 /*
981  * extern void giveup_spe(struct task_struct *prev)
982  *
983  */
984 _GLOBAL(giveup_spe)
985         mfmsr   r5
986         oris    r5,r5,MSR_SPE@h
987         mtmsr   r5                      /* enable use of SPE now */
988         isync
989         cmpi    0,r3,0
990         beqlr-                          /* if no previous owner, done */
991         addi    r3,r3,THREAD            /* want THREAD of task */
992         lwz     r5,PT_REGS(r3)
993         cmpi    0,r5,0
994         SAVE_32EVRS(0, r4, r3)
995         evxor   evr6, evr6, evr6        /* clear out evr6 */
996         evmwumiaa evr6, evr6, evr6      /* evr6 <- ACC = 0 * 0 + ACC */
997         li      r4,THREAD_ACC
998         evstddx evr6, r4, r3            /* save off accumulator */
999         mfspr   r6,SPRN_SPEFSCR
1000         stw     r6,THREAD_SPEFSCR(r3)   /* save spefscr register value */
1001         beq     1f
1002         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
1003         lis     r3,MSR_SPE@h
1004         andc    r4,r4,r3                /* disable SPE for previous task */
1005         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
1006 1:
1007 #ifndef CONFIG_SMP
1008         li      r5,0
1009         lis     r4,last_task_used_spe@ha
1010         stw     r5,last_task_used_spe@l(r4)
1011 #endif /* !CONFIG_SMP */
1012         blr
1013 #endif /* CONFIG_SPE */
1014
1015 /*
1016  * extern void giveup_fpu(struct task_struct *prev)
1017  *
1018  * Not all FSL Book-E cores have an FPU
1019  */
1020 #ifndef CONFIG_PPC_FPU
1021 _GLOBAL(giveup_fpu)
1022         blr
1023 #endif
1024
1025 /*
1026  * extern void abort(void)
1027  *
1028  * At present, this routine just applies a system reset.
1029  */
1030 _GLOBAL(abort)
1031         li      r13,0
1032         mtspr   SPRN_DBCR0,r13          /* disable all debug events */
1033         isync
1034         mfmsr   r13
1035         ori     r13,r13,MSR_DE@l        /* Enable Debug Events */
1036         mtmsr   r13
1037         isync
1038         mfspr   r13,SPRN_DBCR0
1039         lis     r13,(DBCR0_IDM|DBCR0_RST_CHIP)@h
1040         mtspr   SPRN_DBCR0,r13
1041         isync
1042
1043 _GLOBAL(set_context)
1044
1045 #ifdef CONFIG_BDI_SWITCH
1046         /* Context switch the PTE pointer for the Abatron BDI2000.
1047          * The PGDIR is the second parameter.
1048          */
1049         lis     r5, abatron_pteptrs@h
1050         ori     r5, r5, abatron_pteptrs@l
1051         stw     r4, 0x4(r5)
1052 #endif
1053         mtspr   SPRN_PID,r3
1054         isync                   /* Force context change */
1055         blr
1056
1057 /*
1058  * We put a few things here that have to be page-aligned. This stuff
1059  * goes at the beginning of the data segment, which is page-aligned.
1060  */
1061         .data
1062         .align  12
1063         .globl  sdata
1064 sdata:
1065         .globl  empty_zero_page
1066 empty_zero_page:
1067         .space  4096
1068         .globl  swapper_pg_dir
1069 swapper_pg_dir:
1070         .space  PGD_TABLE_SIZE
1071
1072 /* Reserved 4k for the critical exception stack & 4k for the machine
1073  * check stack per CPU for kernel mode exceptions */
1074         .section .bss
1075         .align 12
1076 exception_stack_bottom:
1077         .space  BOOKE_EXCEPTION_STACK_SIZE * NR_CPUS
1078         .globl  exception_stack_top
1079 exception_stack_top:
1080
1081 /*
1082  * Room for two PTE pointers, usually the kernel and current user pointers
1083  * to their respective root page table.
1084  */
1085 abatron_pteptrs:
1086         .space  8