powerpc: set CONFIG_PPC_OF=y always for ARCH=powerpc
[linux-2.6] / arch / powerpc / kernel / head_32.S
1 /*
2  *  PowerPC version
3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
4  *
5  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
6  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
7  *  Adapted for Power Macintosh by Paul Mackerras.
8  *  Low-level exception handlers and MMU support
9  *  rewritten by Paul Mackerras.
10  *    Copyright (C) 1996 Paul Mackerras.
11  *  MPC8xx modifications Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
12  *  Amiga/APUS changes by Jesper Skov (jskov@cygnus.co.uk).
13  *
14  *  This file contains the low-level support and setup for the
15  *  PowerPC platform, including trap and interrupt dispatch.
16  *  (The PPC 8xx embedded CPUs use head_8xx.S instead.)
17  *
18  *  This program is free software; you can redistribute it and/or
19  *  modify it under the terms of the GNU General Public License
20  *  as published by the Free Software Foundation; either version
21  *  2 of the License, or (at your option) any later version.
22  *
23  */
24
25 #include <linux/config.h>
26 #include <asm/reg.h>
27 #include <asm/page.h>
28 #include <asm/mmu.h>
29 #include <asm/pgtable.h>
30 #include <asm/cputable.h>
31 #include <asm/cache.h>
32 #include <asm/thread_info.h>
33 #include <asm/ppc_asm.h>
34 #include <asm/asm-offsets.h>
35
36 #ifdef CONFIG_APUS
37 #include <asm/amigappc.h>
38 #endif
39
40 /* 601 only have IBAT; cr0.eq is set on 601 when using this macro */
41 #define LOAD_BAT(n, reg, RA, RB)        \
42         /* see the comment for clear_bats() -- Cort */ \
43         li      RA,0;                   \
44         mtspr   SPRN_IBAT##n##U,RA;     \
45         mtspr   SPRN_DBAT##n##U,RA;     \
46         lwz     RA,(n*16)+0(reg);       \
47         lwz     RB,(n*16)+4(reg);       \
48         mtspr   SPRN_IBAT##n##U,RA;     \
49         mtspr   SPRN_IBAT##n##L,RB;     \
50         beq     1f;                     \
51         lwz     RA,(n*16)+8(reg);       \
52         lwz     RB,(n*16)+12(reg);      \
53         mtspr   SPRN_DBAT##n##U,RA;     \
54         mtspr   SPRN_DBAT##n##L,RB;     \
55 1:
56
57         .text
58         .stabs  "arch/powerpc/kernel/",N_SO,0,0,0f
59         .stabs  "head_32.S",N_SO,0,0,0f
60 0:
61         .globl  _stext
62 _stext:
63
64 /*
65  * _start is defined this way because the XCOFF loader in the OpenFirmware
66  * on the powermac expects the entry point to be a procedure descriptor.
67  */
68         .text
69         .globl  _start
70 _start:
71         /*
72          * These are here for legacy reasons, the kernel used to
73          * need to look like a coff function entry for the pmac
74          * but we're always started by some kind of bootloader now.
75          *  -- Cort
76          */
77         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
78         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
79         nop
80
81 /* PMAC
82  * Enter here with the kernel text, data and bss loaded starting at
83  * 0, running with virtual == physical mapping.
84  * r5 points to the prom entry point (the client interface handler
85  * address).  Address translation is turned on, with the prom
86  * managing the hash table.  Interrupts are disabled.  The stack
87  * pointer (r1) points to just below the end of the half-meg region
88  * from 0x380000 - 0x400000, which is mapped in already.
89  *
90  * If we are booted from MacOS via BootX, we enter with the kernel
91  * image loaded somewhere, and the following values in registers:
92  *  r3: 'BooX' (0x426f6f58)
93  *  r4: virtual address of boot_infos_t
94  *  r5: 0
95  *
96  * APUS
97  *   r3: 'APUS'
98  *   r4: physical address of memory base
99  *   Linux/m68k style BootInfo structure at &_end.
100  *
101  * PREP
102  * This is jumped to on prep systems right after the kernel is relocated
103  * to its proper place in memory by the boot loader.  The expected layout
104  * of the regs is:
105  *   r3: ptr to residual data
106  *   r4: initrd_start or if no initrd then 0
107  *   r5: initrd_end - unused if r4 is 0
108  *   r6: Start of command line string
109  *   r7: End of command line string
110  *
111  * This just gets a minimal mmu environment setup so we can call
112  * start_here() to do the real work.
113  * -- Cort
114  */
115
116         .globl  __start
117 __start:
118 /*
119  * We have to do any OF calls before we map ourselves to KERNELBASE,
120  * because OF may have I/O devices mapped into that area
121  * (particularly on CHRP).
122  */
123 #ifdef CONFIG_PPC_MULTIPLATFORM
124         cmpwi   0,r5,0
125         beq     1f
126         bl      prom_init
127         trap
128 #endif
129
130 /*
131  * Check for BootX signature when supporting PowerMac and branch to
132  * appropriate trampoline if it's present
133  */
134 #ifdef CONFIG_PPC_PMAC
135 1:      lis     r31,0x426f
136         ori     r31,r31,0x6f58
137         cmpw    0,r3,r31
138         bne     1f
139         bl      bootx_init
140         trap
141 #endif /* CONFIG_PPC_PMAC */
142
143 1:      mr      r31,r3                  /* save parameters */
144         mr      r30,r4
145         li      r24,0                   /* cpu # */
146
147 /*
148  * early_init() does the early machine identification and does
149  * the necessary low-level setup and clears the BSS
150  *  -- Cort <cort@fsmlabs.com>
151  */
152         bl      early_init
153
154 #ifdef CONFIG_APUS
155 /* On APUS the __va/__pa constants need to be set to the correct
156  * values before continuing.
157  */
158         mr      r4,r30
159         bl      fix_mem_constants
160 #endif /* CONFIG_APUS */
161
162 /* Switch MMU off, clear BATs and flush TLB. At this point, r3 contains
163  * the physical address we are running at, returned by early_init()
164  */
165         bl      mmu_off
166 __after_mmu_off:
167         bl      clear_bats
168         bl      flush_tlbs
169
170         bl      initial_bats
171 #if !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT)
172         bl      setup_disp_bat
173 #endif
174
175 /*
176  * Call setup_cpu for CPU 0 and initialize 6xx Idle
177  */
178         bl      reloc_offset
179         li      r24,0                   /* cpu# */
180         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
181 #ifdef CONFIG_6xx
182         bl      reloc_offset
183         bl      init_idle_6xx
184 #endif /* CONFIG_6xx */
185
186
187 #ifndef CONFIG_APUS
188 /*
189  * We need to run with _start at physical address 0.
190  * On CHRP, we are loaded at 0x10000 since OF on CHRP uses
191  * the exception vectors at 0 (and therefore this copy
192  * overwrites OF's exception vectors with our own).
193  * The MMU is off at this point.
194  */
195         bl      reloc_offset
196         mr      r26,r3
197         addis   r4,r3,KERNELBASE@h      /* current address of _start */
198         cmpwi   0,r4,0                  /* are we already running at 0? */
199         bne     relocate_kernel
200 #endif /* CONFIG_APUS */
201 /*
202  * we now have the 1st 16M of ram mapped with the bats.
203  * prep needs the mmu to be turned on here, but pmac already has it on.
204  * this shouldn't bother the pmac since it just gets turned on again
205  * as we jump to our code at KERNELBASE. -- Cort
206  * Actually no, pmac doesn't have it on any more. BootX enters with MMU
207  * off, and in other cases, we now turn it off before changing BATs above.
208  */
209 turn_on_mmu:
210         mfmsr   r0
211         ori     r0,r0,MSR_DR|MSR_IR
212         mtspr   SPRN_SRR1,r0
213         lis     r0,start_here@h
214         ori     r0,r0,start_here@l
215         mtspr   SPRN_SRR0,r0
216         SYNC
217         RFI                             /* enables MMU */
218
219 /*
220  * We need __secondary_hold as a place to hold the other cpus on
221  * an SMP machine, even when we are running a UP kernel.
222  */
223         . = 0xc0                        /* for prep bootloader */
224         li      r3,1                    /* MTX only has 1 cpu */
225         .globl  __secondary_hold
226 __secondary_hold:
227         /* tell the master we're here */
228         stw     r3,__secondary_hold_acknowledge@l(0)
229 #ifdef CONFIG_SMP
230 100:    lwz     r4,0(0)
231         /* wait until we're told to start */
232         cmpw    0,r4,r3
233         bne     100b
234         /* our cpu # was at addr 0 - go */
235         mr      r24,r3                  /* cpu # */
236         b       __secondary_start
237 #else
238         b       .
239 #endif /* CONFIG_SMP */
240
241         .globl  __secondary_hold_spinloop
242 __secondary_hold_spinloop:
243         .long   0
244         .globl  __secondary_hold_acknowledge
245 __secondary_hold_acknowledge:
246         .long   -1
247
248 /*
249  * Exception entry code.  This code runs with address translation
250  * turned off, i.e. using physical addresses.
251  * We assume sprg3 has the physical address of the current
252  * task's thread_struct.
253  */
254 #define EXCEPTION_PROLOG        \
255         mtspr   SPRN_SPRG0,r10; \
256         mtspr   SPRN_SPRG1,r11; \
257         mfcr    r10;            \
258         EXCEPTION_PROLOG_1;     \
259         EXCEPTION_PROLOG_2
260
261 #define EXCEPTION_PROLOG_1      \
262         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
263         andi.   r11,r11,MSR_PR; \
264         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
265         beq     1f;             \
266         mfspr   r11,SPRN_SPRG3; \
267         lwz     r11,THREAD_INFO-THREAD(r11);    \
268         addi    r11,r11,THREAD_SIZE;    \
269         tophys(r11,r11);        \
270 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
271
272
273 #define EXCEPTION_PROLOG_2      \
274         CLR_TOP32(r11);         \
275         stw     r10,_CCR(r11);          /* save registers */ \
276         stw     r12,GPR12(r11); \
277         stw     r9,GPR9(r11);   \
278         mfspr   r10,SPRN_SPRG0; \
279         stw     r10,GPR10(r11); \
280         mfspr   r12,SPRN_SPRG1; \
281         stw     r12,GPR11(r11); \
282         mflr    r10;            \
283         stw     r10,_LINK(r11); \
284         mfspr   r12,SPRN_SRR0;  \
285         mfspr   r9,SPRN_SRR1;   \
286         stw     r1,GPR1(r11);   \
287         stw     r1,0(r11);      \
288         tovirt(r1,r11);                 /* set new kernel sp */ \
289         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
290         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
291         stw     r0,GPR0(r11);   \
292         lis     r10,0x7265;             /* put exception frame marker */ \
293         addi    r10,r10,0x6773; \
294         stw     r10,8(r11);     \
295         SAVE_4GPRS(3, r11);     \
296         SAVE_2GPRS(7, r11)
297
298 /*
299  * Note: code which follows this uses cr0.eq (set if from kernel),
300  * r11, r12 (SRR0), and r9 (SRR1).
301  *
302  * Note2: once we have set r1 we are in a position to take exceptions
303  * again, and we could thus set MSR:RI at that point.
304  */
305
306 /*
307  * Exception vectors.
308  */
309 #define EXCEPTION(n, label, hdlr, xfer)         \
310         . = n;                                  \
311 label:                                          \
312         EXCEPTION_PROLOG;                       \
313         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
314         xfer(n, hdlr)
315
316 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
317         li      r10,trap;                                       \
318         stw     r10,_TRAP(r11);                                 \
319         li      r10,MSR_KERNEL;                                 \
320         copyee(r10, r9);                                        \
321         bl      tfer;                                           \
322 i##n:                                                           \
323         .long   hdlr;                                           \
324         .long   ret
325
326 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
327 #define NOCOPY(d, s)
328
329 #define EXC_XFER_STD(n, hdlr)           \
330         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
331                           ret_from_except_full)
332
333 #define EXC_XFER_LITE(n, hdlr)          \
334         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
335                           ret_from_except)
336
337 #define EXC_XFER_EE(n, hdlr)            \
338         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
339                           ret_from_except_full)
340
341 #define EXC_XFER_EE_LITE(n, hdlr)       \
342         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
343                           ret_from_except)
344
345 /* System reset */
346 /* core99 pmac starts the seconary here by changing the vector, and
347    putting it back to what it was (unknown_exception) when done.  */
348 #if defined(CONFIG_GEMINI) && defined(CONFIG_SMP)
349         . = 0x100
350         b       __secondary_start_gemini
351 #else
352         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
353 #endif
354
355 /* Machine check */
356 /*
357  * On CHRP, this is complicated by the fact that we could get a
358  * machine check inside RTAS, and we have no guarantee that certain
359  * critical registers will have the values we expect.  The set of
360  * registers that might have bad values includes all the GPRs
361  * and all the BATs.  We indicate that we are in RTAS by putting
362  * a non-zero value, the address of the exception frame to use,
363  * in SPRG2.  The machine check handler checks SPRG2 and uses its
364  * value if it is non-zero.  If we ever needed to free up SPRG2,
365  * we could use a field in the thread_info or thread_struct instead.
366  * (Other exception handlers assume that r1 is a valid kernel stack
367  * pointer when we take an exception from supervisor mode.)
368  *      -- paulus.
369  */
370         . = 0x200
371         mtspr   SPRN_SPRG0,r10
372         mtspr   SPRN_SPRG1,r11
373         mfcr    r10
374 #ifdef CONFIG_PPC_CHRP
375         mfspr   r11,SPRN_SPRG2
376         cmpwi   0,r11,0
377         bne     7f
378 #endif /* CONFIG_PPC_CHRP */
379         EXCEPTION_PROLOG_1
380 7:      EXCEPTION_PROLOG_2
381         addi    r3,r1,STACK_FRAME_OVERHEAD
382 #ifdef CONFIG_PPC_CHRP
383         mfspr   r4,SPRN_SPRG2
384         cmpwi   cr1,r4,0
385         bne     cr1,1f
386 #endif
387         EXC_XFER_STD(0x200, machine_check_exception)
388 #ifdef CONFIG_PPC_CHRP
389 1:      b       machine_check_in_rtas
390 #endif
391
392 /* Data access exception. */
393         . = 0x300
394 DataAccess:
395         EXCEPTION_PROLOG
396         mfspr   r10,SPRN_DSISR
397         andis.  r0,r10,0xa470           /* weird error? */
398         bne     1f                      /* if not, try to put a PTE */
399         mfspr   r4,SPRN_DAR             /* into the hash table */
400         rlwinm  r3,r10,32-15,21,21      /* DSISR_STORE -> _PAGE_RW */
401         bl      hash_page
402 1:      stw     r10,_DSISR(r11)
403         mr      r5,r10
404         mfspr   r4,SPRN_DAR
405         EXC_XFER_EE_LITE(0x300, handle_page_fault)
406
407
408 /* Instruction access exception. */
409         . = 0x400
410 InstructionAccess:
411         EXCEPTION_PROLOG
412         andis.  r0,r9,0x4000            /* no pte found? */
413         beq     1f                      /* if so, try to put a PTE */
414         li      r3,0                    /* into the hash table */
415         mr      r4,r12                  /* SRR0 is fault address */
416         bl      hash_page
417 1:      mr      r4,r12
418         mr      r5,r9
419         EXC_XFER_EE_LITE(0x400, handle_page_fault)
420
421 /* External interrupt */
422         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
423
424 /* Alignment exception */
425         . = 0x600
426 Alignment:
427         EXCEPTION_PROLOG
428         mfspr   r4,SPRN_DAR
429         stw     r4,_DAR(r11)
430         mfspr   r5,SPRN_DSISR
431         stw     r5,_DSISR(r11)
432         addi    r3,r1,STACK_FRAME_OVERHEAD
433         EXC_XFER_EE(0x600, alignment_exception)
434
435 /* Program check exception */
436         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
437
438 /* Floating-point unavailable */
439         . = 0x800
440 FPUnavailable:
441         EXCEPTION_PROLOG
442         bne     load_up_fpu             /* if from user, just load it up */
443         addi    r3,r1,STACK_FRAME_OVERHEAD
444         EXC_XFER_EE_LITE(0x800, kernel_fp_unavailable_exception)
445
446 /* Decrementer */
447         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
448
449         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
450         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
451
452 /* System call */
453         . = 0xc00
454 SystemCall:
455         EXCEPTION_PROLOG
456         EXC_XFER_EE_LITE(0xc00, DoSyscall)
457
458 /* Single step - not used on 601 */
459         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
460         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
461
462 /*
463  * The Altivec unavailable trap is at 0x0f20.  Foo.
464  * We effectively remap it to 0x3000.
465  * We include an altivec unavailable exception vector even if
466  * not configured for Altivec, so that you can't panic a
467  * non-altivec kernel running on a machine with altivec just
468  * by executing an altivec instruction.
469  */
470         . = 0xf00
471         b       PerformanceMonitor
472
473         . = 0xf20
474         b       AltiVecUnavailable
475
476 /*
477  * Handle TLB miss for instruction on 603/603e.
478  * Note: we get an alternate set of r0 - r3 to use automatically.
479  */
480         . = 0x1000
481 InstructionTLBMiss:
482 /*
483  * r0:  stored ctr
484  * r1:  linux style pte ( later becomes ppc hardware pte )
485  * r2:  ptr to linux-style pte
486  * r3:  scratch
487  */
488         mfctr   r0
489         /* Get PTE (linux-style) and check access */
490         mfspr   r3,SPRN_IMISS
491         lis     r1,KERNELBASE@h         /* check if kernel address */
492         cmplw   0,r3,r1
493         mfspr   r2,SPRN_SPRG3
494         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
495         lwz     r2,PGDIR(r2)
496         blt+    112f
497         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
498         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
499         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
500         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
501 112:    tophys(r2,r2)
502         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
503         lwz     r2,0(r2)                /* get pmd entry */
504         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
505         beq-    InstructionAddressInvalid       /* return if no mapping */
506         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
507         lwz     r3,0(r2)                /* get linux-style pte */
508         andc.   r1,r1,r3                /* check access & ~permission */
509         bne-    InstructionAddressInvalid /* return if access not permitted */
510         ori     r3,r3,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
511         /*
512          * NOTE! We are assuming this is not an SMP system, otherwise
513          * we would need to update the pte atomically with lwarx/stwcx.
514          */
515         stw     r3,0(r2)                /* update PTE (accessed bit) */
516         /* Convert linux-style PTE to low word of PPC-style PTE */
517         rlwinm  r1,r3,32-10,31,31       /* _PAGE_RW -> PP lsb */
518         rlwinm  r2,r3,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
519         and     r1,r1,r2                /* writable if _RW and _DIRTY */
520         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
521         rlwimi  r3,r3,32-1,31,31        /* _PAGE_USER -> PP lsb */
522         ori     r1,r1,0xe14             /* clear out reserved bits and M */
523         andc    r1,r3,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
524         mtspr   SPRN_RPA,r1
525         mfspr   r3,SPRN_IMISS
526         tlbli   r3
527         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
528         mtcrf   0x80,r3
529         rfi
530 InstructionAddressInvalid:
531         mfspr   r3,SPRN_SRR1
532         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
533
534         addis   r1,r1,0x2000
535         mtspr   SPRN_DSISR,r1   /* (shouldn't be needed) */
536         mtctr   r0              /* Restore CTR */
537         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
538         or      r2,r2,r1
539         mtspr   SPRN_SRR1,r2
540         mfspr   r1,SPRN_IMISS   /* Get failing address */
541         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
542         rlwimi  r2,r2,1,30,30   /* change 1 -> 3 */
543         xor     r1,r1,r2
544         mtspr   SPRN_DAR,r1     /* Set fault address */
545         mfmsr   r0              /* Restore "normal" registers */
546         xoris   r0,r0,MSR_TGPR>>16
547         mtcrf   0x80,r3         /* Restore CR0 */
548         mtmsr   r0
549         b       InstructionAccess
550
551 /*
552  * Handle TLB miss for DATA Load operation on 603/603e
553  */
554         . = 0x1100
555 DataLoadTLBMiss:
556 /*
557  * r0:  stored ctr
558  * r1:  linux style pte ( later becomes ppc hardware pte )
559  * r2:  ptr to linux-style pte
560  * r3:  scratch
561  */
562         mfctr   r0
563         /* Get PTE (linux-style) and check access */
564         mfspr   r3,SPRN_DMISS
565         lis     r1,KERNELBASE@h         /* check if kernel address */
566         cmplw   0,r3,r1
567         mfspr   r2,SPRN_SPRG3
568         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
569         lwz     r2,PGDIR(r2)
570         blt+    112f
571         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
572         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
573         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
574         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
575 112:    tophys(r2,r2)
576         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
577         lwz     r2,0(r2)                /* get pmd entry */
578         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
579         beq-    DataAddressInvalid      /* return if no mapping */
580         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
581         lwz     r3,0(r2)                /* get linux-style pte */
582         andc.   r1,r1,r3                /* check access & ~permission */
583         bne-    DataAddressInvalid      /* return if access not permitted */
584         ori     r3,r3,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
585         /*
586          * NOTE! We are assuming this is not an SMP system, otherwise
587          * we would need to update the pte atomically with lwarx/stwcx.
588          */
589         stw     r3,0(r2)                /* update PTE (accessed bit) */
590         /* Convert linux-style PTE to low word of PPC-style PTE */
591         rlwinm  r1,r3,32-10,31,31       /* _PAGE_RW -> PP lsb */
592         rlwinm  r2,r3,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
593         and     r1,r1,r2                /* writable if _RW and _DIRTY */
594         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
595         rlwimi  r3,r3,32-1,31,31        /* _PAGE_USER -> PP lsb */
596         ori     r1,r1,0xe14             /* clear out reserved bits and M */
597         andc    r1,r3,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
598         mtspr   SPRN_RPA,r1
599         mfspr   r3,SPRN_DMISS
600         tlbld   r3
601         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
602         mtcrf   0x80,r3
603         rfi
604 DataAddressInvalid:
605         mfspr   r3,SPRN_SRR1
606         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
607         addis   r1,r1,0x2000
608         mtspr   SPRN_DSISR,r1
609         mtctr   r0              /* Restore CTR */
610         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
611         mtspr   SPRN_SRR1,r2
612         mfspr   r1,SPRN_DMISS   /* Get failing address */
613         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
614         beq     20f             /* Jump if big endian */
615         xori    r1,r1,3
616 20:     mtspr   SPRN_DAR,r1     /* Set fault address */
617         mfmsr   r0              /* Restore "normal" registers */
618         xoris   r0,r0,MSR_TGPR>>16
619         mtcrf   0x80,r3         /* Restore CR0 */
620         mtmsr   r0
621         b       DataAccess
622
623 /*
624  * Handle TLB miss for DATA Store on 603/603e
625  */
626         . = 0x1200
627 DataStoreTLBMiss:
628 /*
629  * r0:  stored ctr
630  * r1:  linux style pte ( later becomes ppc hardware pte )
631  * r2:  ptr to linux-style pte
632  * r3:  scratch
633  */
634         mfctr   r0
635         /* Get PTE (linux-style) and check access */
636         mfspr   r3,SPRN_DMISS
637         lis     r1,KERNELBASE@h         /* check if kernel address */
638         cmplw   0,r3,r1
639         mfspr   r2,SPRN_SPRG3
640         li      r1,_PAGE_RW|_PAGE_USER|_PAGE_PRESENT /* access flags */
641         lwz     r2,PGDIR(r2)
642         blt+    112f
643         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
644         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
645         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
646         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
647 112:    tophys(r2,r2)
648         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
649         lwz     r2,0(r2)                /* get pmd entry */
650         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
651         beq-    DataAddressInvalid      /* return if no mapping */
652         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
653         lwz     r3,0(r2)                /* get linux-style pte */
654         andc.   r1,r1,r3                /* check access & ~permission */
655         bne-    DataAddressInvalid      /* return if access not permitted */
656         ori     r3,r3,_PAGE_ACCESSED|_PAGE_DIRTY
657         /*
658          * NOTE! We are assuming this is not an SMP system, otherwise
659          * we would need to update the pte atomically with lwarx/stwcx.
660          */
661         stw     r3,0(r2)                /* update PTE (accessed/dirty bits) */
662         /* Convert linux-style PTE to low word of PPC-style PTE */
663         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
664         li      r1,0xe15                /* clear out reserved bits and M */
665         andc    r1,r3,r1                /* PP = user? 2: 0 */
666         mtspr   SPRN_RPA,r1
667         mfspr   r3,SPRN_DMISS
668         tlbld   r3
669         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
670         mtcrf   0x80,r3
671         rfi
672
673 #ifndef CONFIG_ALTIVEC
674 #define altivec_assist_exception        unknown_exception
675 #endif
676
677         EXCEPTION(0x1300, Trap_13, instruction_breakpoint_exception, EXC_XFER_EE)
678         EXCEPTION(0x1400, SMI, SMIException, EXC_XFER_EE)
679         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
680         EXCEPTION(0x1600, Trap_16, altivec_assist_exception, EXC_XFER_EE)
681         EXCEPTION(0x1700, Trap_17, TAUException, EXC_XFER_STD)
682         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
683         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
684         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
685         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
686         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
687         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
688         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
689         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
690         EXCEPTION(0x2000, RunMode, RunModeException, EXC_XFER_EE)
691         EXCEPTION(0x2100, Trap_21, unknown_exception, EXC_XFER_EE)
692         EXCEPTION(0x2200, Trap_22, unknown_exception, EXC_XFER_EE)
693         EXCEPTION(0x2300, Trap_23, unknown_exception, EXC_XFER_EE)
694         EXCEPTION(0x2400, Trap_24, unknown_exception, EXC_XFER_EE)
695         EXCEPTION(0x2500, Trap_25, unknown_exception, EXC_XFER_EE)
696         EXCEPTION(0x2600, Trap_26, unknown_exception, EXC_XFER_EE)
697         EXCEPTION(0x2700, Trap_27, unknown_exception, EXC_XFER_EE)
698         EXCEPTION(0x2800, Trap_28, unknown_exception, EXC_XFER_EE)
699         EXCEPTION(0x2900, Trap_29, unknown_exception, EXC_XFER_EE)
700         EXCEPTION(0x2a00, Trap_2a, unknown_exception, EXC_XFER_EE)
701         EXCEPTION(0x2b00, Trap_2b, unknown_exception, EXC_XFER_EE)
702         EXCEPTION(0x2c00, Trap_2c, unknown_exception, EXC_XFER_EE)
703         EXCEPTION(0x2d00, Trap_2d, unknown_exception, EXC_XFER_EE)
704         EXCEPTION(0x2e00, Trap_2e, unknown_exception, EXC_XFER_EE)
705         EXCEPTION(0x2f00, MOLTrampoline, unknown_exception, EXC_XFER_EE_LITE)
706
707         .globl mol_trampoline
708         .set mol_trampoline, i0x2f00
709
710         . = 0x3000
711
712 AltiVecUnavailable:
713         EXCEPTION_PROLOG
714 #ifdef CONFIG_ALTIVEC
715         bne     load_up_altivec         /* if from user, just load it up */
716 #endif /* CONFIG_ALTIVEC */
717         EXC_XFER_EE_LITE(0xf20, altivec_unavailable_exception)
718
719 PerformanceMonitor:
720         EXCEPTION_PROLOG
721         addi    r3,r1,STACK_FRAME_OVERHEAD
722         EXC_XFER_STD(0xf00, performance_monitor_exception)
723
724 #ifdef CONFIG_ALTIVEC
725 /* Note that the AltiVec support is closely modeled after the FP
726  * support.  Changes to one are likely to be applicable to the
727  * other!  */
728 load_up_altivec:
729 /*
730  * Disable AltiVec for the task which had AltiVec previously,
731  * and save its AltiVec registers in its thread_struct.
732  * Enables AltiVec for use in the kernel on return.
733  * On SMP we know the AltiVec units are free, since we give it up every
734  * switch.  -- Kumar
735  */
736         mfmsr   r5
737         oris    r5,r5,MSR_VEC@h
738         MTMSRD(r5)                      /* enable use of AltiVec now */
739         isync
740 /*
741  * For SMP, we don't do lazy AltiVec switching because it just gets too
742  * horrendously complex, especially when a task switches from one CPU
743  * to another.  Instead we call giveup_altivec in switch_to.
744  */
745 #ifndef CONFIG_SMP
746         tophys(r6,0)
747         addis   r3,r6,last_task_used_altivec@ha
748         lwz     r4,last_task_used_altivec@l(r3)
749         cmpwi   0,r4,0
750         beq     1f
751         add     r4,r4,r6
752         addi    r4,r4,THREAD    /* want THREAD of last_task_used_altivec */
753         SAVE_32VRS(0,r10,r4)
754         mfvscr  vr0
755         li      r10,THREAD_VSCR
756         stvx    vr0,r10,r4
757         lwz     r5,PT_REGS(r4)
758         add     r5,r5,r6
759         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
760         lis     r10,MSR_VEC@h
761         andc    r4,r4,r10       /* disable altivec for previous task */
762         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
763 1:
764 #endif /* CONFIG_SMP */
765         /* enable use of AltiVec after return */
766         oris    r9,r9,MSR_VEC@h
767         mfspr   r5,SPRN_SPRG3           /* current task's THREAD (phys) */
768         li      r4,1
769         li      r10,THREAD_VSCR
770         stw     r4,THREAD_USED_VR(r5)
771         lvx     vr0,r10,r5
772         mtvscr  vr0
773         REST_32VRS(0,r10,r5)
774 #ifndef CONFIG_SMP
775         subi    r4,r5,THREAD
776         sub     r4,r4,r6
777         stw     r4,last_task_used_altivec@l(r3)
778 #endif /* CONFIG_SMP */
779         /* restore registers and return */
780         /* we haven't used ctr or xer or lr */
781         b       fast_exception_return
782
783 /*
784  * AltiVec unavailable trap from kernel - print a message, but let
785  * the task use AltiVec in the kernel until it returns to user mode.
786  */
787 KernelAltiVec:
788         lwz     r3,_MSR(r1)
789         oris    r3,r3,MSR_VEC@h
790         stw     r3,_MSR(r1)     /* enable use of AltiVec after return */
791         lis     r3,87f@h
792         ori     r3,r3,87f@l
793         mr      r4,r2           /* current */
794         lwz     r5,_NIP(r1)
795         bl      printk
796         b       ret_from_except
797 87:     .string "AltiVec used in kernel  (task=%p, pc=%x)  \n"
798         .align  4,0
799
800 /*
801  * giveup_altivec(tsk)
802  * Disable AltiVec for the task given as the argument,
803  * and save the AltiVec registers in its thread_struct.
804  * Enables AltiVec for use in the kernel on return.
805  */
806
807         .globl  giveup_altivec
808 giveup_altivec:
809         mfmsr   r5
810         oris    r5,r5,MSR_VEC@h
811         SYNC
812         MTMSRD(r5)                      /* enable use of AltiVec now */
813         isync
814         cmpwi   0,r3,0
815         beqlr-                          /* if no previous owner, done */
816         addi    r3,r3,THREAD            /* want THREAD of task */
817         lwz     r5,PT_REGS(r3)
818         cmpwi   0,r5,0
819         SAVE_32VRS(0, r4, r3)
820         mfvscr  vr0
821         li      r4,THREAD_VSCR
822         stvx    vr0,r4,r3
823         beq     1f
824         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
825         lis     r3,MSR_VEC@h
826         andc    r4,r4,r3                /* disable AltiVec for previous task */
827         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
828 1:
829 #ifndef CONFIG_SMP
830         li      r5,0
831         lis     r4,last_task_used_altivec@ha
832         stw     r5,last_task_used_altivec@l(r4)
833 #endif /* CONFIG_SMP */
834         blr
835 #endif /* CONFIG_ALTIVEC */
836
837 /*
838  * This code is jumped to from the startup code to copy
839  * the kernel image to physical address 0.
840  */
841 relocate_kernel:
842         addis   r9,r26,klimit@ha        /* fetch klimit */
843         lwz     r25,klimit@l(r9)
844         addis   r25,r25,-KERNELBASE@h
845         li      r3,0                    /* Destination base address */
846         li      r6,0                    /* Destination offset */
847         li      r5,0x4000               /* # bytes of memory to copy */
848         bl      copy_and_flush          /* copy the first 0x4000 bytes */
849         addi    r0,r3,4f@l              /* jump to the address of 4f */
850         mtctr   r0                      /* in copy and do the rest. */
851         bctr                            /* jump to the copy */
852 4:      mr      r5,r25
853         bl      copy_and_flush          /* copy the rest */
854         b       turn_on_mmu
855
856 /*
857  * Copy routine used to copy the kernel to start at physical address 0
858  * and flush and invalidate the caches as needed.
859  * r3 = dest addr, r4 = source addr, r5 = copy limit, r6 = start offset
860  * on exit, r3, r4, r5 are unchanged, r6 is updated to be >= r5.
861  */
862 _GLOBAL(copy_and_flush)
863         addi    r5,r5,-4
864         addi    r6,r6,-4
865 4:      li      r0,L1_CACHE_BYTES/4
866         mtctr   r0
867 3:      addi    r6,r6,4                 /* copy a cache line */
868         lwzx    r0,r6,r4
869         stwx    r0,r6,r3
870         bdnz    3b
871         dcbst   r6,r3                   /* write it to memory */
872         sync
873         icbi    r6,r3                   /* flush the icache line */
874         cmplw   0,r6,r5
875         blt     4b
876         sync                            /* additional sync needed on g4 */
877         isync
878         addi    r5,r5,4
879         addi    r6,r6,4
880         blr
881
882 #ifdef CONFIG_APUS
883 /*
884  * On APUS the physical base address of the kernel is not known at compile
885  * time, which means the __pa/__va constants used are incorrect. In the
886  * __init section is recorded the virtual addresses of instructions using
887  * these constants, so all that has to be done is fix these before
888  * continuing the kernel boot.
889  *
890  * r4 = The physical address of the kernel base.
891  */
892 fix_mem_constants:
893         mr      r10,r4
894         addis   r10,r10,-KERNELBASE@h    /* virt_to_phys constant */
895         neg     r11,r10                  /* phys_to_virt constant */
896
897         lis     r12,__vtop_table_begin@h
898         ori     r12,r12,__vtop_table_begin@l
899         add     r12,r12,r10              /* table begin phys address */
900         lis     r13,__vtop_table_end@h
901         ori     r13,r13,__vtop_table_end@l
902         add     r13,r13,r10              /* table end phys address */
903         subi    r12,r12,4
904         subi    r13,r13,4
905 1:      lwzu    r14,4(r12)               /* virt address of instruction */
906         add     r14,r14,r10              /* phys address of instruction */
907         lwz     r15,0(r14)               /* instruction, now insert top */
908         rlwimi  r15,r10,16,16,31         /* half of vp const in low half */
909         stw     r15,0(r14)               /* of instruction and restore. */
910         dcbst   r0,r14                   /* write it to memory */
911         sync
912         icbi    r0,r14                   /* flush the icache line */
913         cmpw    r12,r13
914         bne     1b
915         sync                            /* additional sync needed on g4 */
916         isync
917
918 /*
919  * Map the memory where the exception handlers will
920  * be copied to when hash constants have been patched.
921  */
922 #ifdef CONFIG_APUS_FAST_EXCEPT
923         lis     r8,0xfff0
924 #else
925         lis     r8,0
926 #endif
927         ori     r8,r8,0x2               /* 128KB, supervisor */
928         mtspr   SPRN_DBAT3U,r8
929         mtspr   SPRN_DBAT3L,r8
930
931         lis     r12,__ptov_table_begin@h
932         ori     r12,r12,__ptov_table_begin@l
933         add     r12,r12,r10              /* table begin phys address */
934         lis     r13,__ptov_table_end@h
935         ori     r13,r13,__ptov_table_end@l
936         add     r13,r13,r10              /* table end phys address */
937         subi    r12,r12,4
938         subi    r13,r13,4
939 1:      lwzu    r14,4(r12)               /* virt address of instruction */
940         add     r14,r14,r10              /* phys address of instruction */
941         lwz     r15,0(r14)               /* instruction, now insert top */
942         rlwimi  r15,r11,16,16,31         /* half of pv const in low half*/
943         stw     r15,0(r14)               /* of instruction and restore. */
944         dcbst   r0,r14                   /* write it to memory */
945         sync
946         icbi    r0,r14                   /* flush the icache line */
947         cmpw    r12,r13
948         bne     1b
949
950         sync                            /* additional sync needed on g4 */
951         isync                           /* No speculative loading until now */
952         blr
953
954 /***********************************************************************
955  *  Please note that on APUS the exception handlers are located at the
956  *  physical address 0xfff0000. For this reason, the exception handlers
957  *  cannot use relative branches to access the code below.
958  ***********************************************************************/
959 #endif /* CONFIG_APUS */
960
961 #ifdef CONFIG_SMP
962 #ifdef CONFIG_GEMINI
963         .globl  __secondary_start_gemini
964 __secondary_start_gemini:
965         mfspr   r4,SPRN_HID0
966         ori     r4,r4,HID0_ICFI
967         li      r3,0
968         ori     r3,r3,HID0_ICE
969         andc    r4,r4,r3
970         mtspr   SPRN_HID0,r4
971         sync
972         b       __secondary_start
973 #endif /* CONFIG_GEMINI */
974
975         .globl  __secondary_start_pmac_0
976 __secondary_start_pmac_0:
977         /* NB the entries for cpus 0, 1, 2 must each occupy 8 bytes. */
978         li      r24,0
979         b       1f
980         li      r24,1
981         b       1f
982         li      r24,2
983         b       1f
984         li      r24,3
985 1:
986         /* on powersurge, we come in here with IR=0 and DR=1, and DBAT 0
987            set to map the 0xf0000000 - 0xffffffff region */
988         mfmsr   r0
989         rlwinm  r0,r0,0,28,26           /* clear DR (0x10) */
990         SYNC
991         mtmsr   r0
992         isync
993
994         .globl  __secondary_start
995 __secondary_start:
996         /* Copy some CPU settings from CPU 0 */
997         bl      __restore_cpu_setup
998
999         lis     r3,-KERNELBASE@h
1000         mr      r4,r24
1001         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
1002 #ifdef CONFIG_6xx
1003         lis     r3,-KERNELBASE@h
1004         bl      init_idle_6xx
1005 #endif /* CONFIG_6xx */
1006
1007         /* get current_thread_info and current */
1008         lis     r1,secondary_ti@ha
1009         tophys(r1,r1)
1010         lwz     r1,secondary_ti@l(r1)
1011         tophys(r2,r1)
1012         lwz     r2,TI_TASK(r2)
1013
1014         /* stack */
1015         addi    r1,r1,THREAD_SIZE-STACK_FRAME_OVERHEAD
1016         li      r0,0
1017         tophys(r3,r1)
1018         stw     r0,0(r3)
1019
1020         /* load up the MMU */
1021         bl      load_up_mmu
1022
1023         /* ptr to phys current thread */
1024         tophys(r4,r2)
1025         addi    r4,r4,THREAD    /* phys address of our thread_struct */
1026         CLR_TOP32(r4)
1027         mtspr   SPRN_SPRG3,r4
1028         li      r3,0
1029         mtspr   SPRN_SPRG2,r3   /* 0 => not in RTAS */
1030
1031         /* enable MMU and jump to start_secondary */
1032         li      r4,MSR_KERNEL
1033         FIX_SRR1(r4,r5)
1034         lis     r3,start_secondary@h
1035         ori     r3,r3,start_secondary@l
1036         mtspr   SPRN_SRR0,r3
1037         mtspr   SPRN_SRR1,r4
1038         SYNC
1039         RFI
1040 #endif /* CONFIG_SMP */
1041
1042 /*
1043  * Those generic dummy functions are kept for CPUs not
1044  * included in CONFIG_6xx
1045  */
1046 #if !defined(CONFIG_6xx)
1047 _GLOBAL(__save_cpu_setup)
1048         blr
1049 _GLOBAL(__restore_cpu_setup)
1050         blr
1051 #endif /* !defined(CONFIG_6xx) */
1052
1053
1054 /*
1055  * Load stuff into the MMU.  Intended to be called with
1056  * IR=0 and DR=0.
1057  */
1058 load_up_mmu:
1059         sync                    /* Force all PTE updates to finish */
1060         isync
1061         tlbia                   /* Clear all TLB entries */
1062         sync                    /* wait for tlbia/tlbie to finish */
1063         TLBSYNC                 /* ... on all CPUs */
1064         /* Load the SDR1 register (hash table base & size) */
1065         lis     r6,_SDR1@ha
1066         tophys(r6,r6)
1067         lwz     r6,_SDR1@l(r6)
1068         mtspr   SPRN_SDR1,r6
1069         li      r0,16           /* load up segment register values */
1070         mtctr   r0              /* for context 0 */
1071         lis     r3,0x2000       /* Ku = 1, VSID = 0 */
1072         li      r4,0
1073 3:      mtsrin  r3,r4
1074         addi    r3,r3,0x111     /* increment VSID */
1075         addis   r4,r4,0x1000    /* address of next segment */
1076         bdnz    3b
1077
1078 /* Load the BAT registers with the values set up by MMU_init.
1079    MMU_init takes care of whether we're on a 601 or not. */
1080         mfpvr   r3
1081         srwi    r3,r3,16
1082         cmpwi   r3,1
1083         lis     r3,BATS@ha
1084         addi    r3,r3,BATS@l
1085         tophys(r3,r3)
1086         LOAD_BAT(0,r3,r4,r5)
1087         LOAD_BAT(1,r3,r4,r5)
1088         LOAD_BAT(2,r3,r4,r5)
1089         LOAD_BAT(3,r3,r4,r5)
1090
1091         blr
1092
1093 /*
1094  * This is where the main kernel code starts.
1095  */
1096 start_here:
1097         /* ptr to current */
1098         lis     r2,init_task@h
1099         ori     r2,r2,init_task@l
1100         /* Set up for using our exception vectors */
1101         /* ptr to phys current thread */
1102         tophys(r4,r2)
1103         addi    r4,r4,THREAD    /* init task's THREAD */
1104         CLR_TOP32(r4)
1105         mtspr   SPRN_SPRG3,r4
1106         li      r3,0
1107         mtspr   SPRN_SPRG2,r3   /* 0 => not in RTAS */
1108
1109         /* stack */
1110         lis     r1,init_thread_union@ha
1111         addi    r1,r1,init_thread_union@l
1112         li      r0,0
1113         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
1114 /*
1115  * Do early platform-specific initialization,
1116  * and set up the MMU.
1117  */
1118         mr      r3,r31
1119         mr      r4,r30
1120         bl      machine_init
1121         bl      __save_cpu_setup
1122         bl      MMU_init
1123
1124 #ifdef CONFIG_APUS
1125         /* Copy exception code to exception vector base on APUS. */
1126         lis     r4,KERNELBASE@h
1127 #ifdef CONFIG_APUS_FAST_EXCEPT
1128         lis     r3,0xfff0               /* Copy to 0xfff00000 */
1129 #else
1130         lis     r3,0                    /* Copy to 0x00000000 */
1131 #endif
1132         li      r5,0x4000               /* # bytes of memory to copy */
1133         li      r6,0
1134         bl      copy_and_flush          /* copy the first 0x4000 bytes */
1135 #endif  /* CONFIG_APUS */
1136
1137 /*
1138  * Go back to running unmapped so we can load up new values
1139  * for SDR1 (hash table pointer) and the segment registers
1140  * and change to using our exception vectors.
1141  */
1142         lis     r4,2f@h
1143         ori     r4,r4,2f@l
1144         tophys(r4,r4)
1145         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
1146         FIX_SRR1(r3,r5)
1147         mtspr   SPRN_SRR0,r4
1148         mtspr   SPRN_SRR1,r3
1149         SYNC
1150         RFI
1151 /* Load up the kernel context */
1152 2:      bl      load_up_mmu
1153
1154 #ifdef CONFIG_BDI_SWITCH
1155         /* Add helper information for the Abatron bdiGDB debugger.
1156          * We do this here because we know the mmu is disabled, and
1157          * will be enabled for real in just a few instructions.
1158          */
1159         lis     r5, abatron_pteptrs@h
1160         ori     r5, r5, abatron_pteptrs@l
1161         stw     r5, 0xf0(r0)    /* This much match your Abatron config */
1162         lis     r6, swapper_pg_dir@h
1163         ori     r6, r6, swapper_pg_dir@l
1164         tophys(r5, r5)
1165         stw     r6, 0(r5)
1166 #endif /* CONFIG_BDI_SWITCH */
1167
1168 /* Now turn on the MMU for real! */
1169         li      r4,MSR_KERNEL
1170         FIX_SRR1(r4,r5)
1171         lis     r3,start_kernel@h
1172         ori     r3,r3,start_kernel@l
1173         mtspr   SPRN_SRR0,r3
1174         mtspr   SPRN_SRR1,r4
1175         SYNC
1176         RFI
1177
1178 /*
1179  * Set up the segment registers for a new context.
1180  */
1181 _GLOBAL(set_context)
1182         mulli   r3,r3,897       /* multiply context by skew factor */
1183         rlwinm  r3,r3,4,8,27    /* VSID = (context & 0xfffff) << 4 */
1184         addis   r3,r3,0x6000    /* Set Ks, Ku bits */
1185         li      r0,NUM_USER_SEGMENTS
1186         mtctr   r0
1187
1188 #ifdef CONFIG_BDI_SWITCH
1189         /* Context switch the PTE pointer for the Abatron BDI2000.
1190          * The PGDIR is passed as second argument.
1191          */
1192         lis     r5, KERNELBASE@h
1193         lwz     r5, 0xf0(r5)
1194         stw     r4, 0x4(r5)
1195 #endif
1196         li      r4,0
1197         isync
1198 3:
1199         mtsrin  r3,r4
1200         addi    r3,r3,0x111     /* next VSID */
1201         rlwinm  r3,r3,0,8,3     /* clear out any overflow from VSID field */
1202         addis   r4,r4,0x1000    /* address of next segment */
1203         bdnz    3b
1204         sync
1205         isync
1206         blr
1207
1208 /*
1209  * An undocumented "feature" of 604e requires that the v bit
1210  * be cleared before changing BAT values.
1211  *
1212  * Also, newer IBM firmware does not clear bat3 and 4 so
1213  * this makes sure it's done.
1214  *  -- Cort
1215  */
1216 clear_bats:
1217         li      r10,0
1218         mfspr   r9,SPRN_PVR
1219         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1220         cmpwi   r9, 1
1221         beq     1f
1222
1223         mtspr   SPRN_DBAT0U,r10
1224         mtspr   SPRN_DBAT0L,r10
1225         mtspr   SPRN_DBAT1U,r10
1226         mtspr   SPRN_DBAT1L,r10
1227         mtspr   SPRN_DBAT2U,r10
1228         mtspr   SPRN_DBAT2L,r10
1229         mtspr   SPRN_DBAT3U,r10
1230         mtspr   SPRN_DBAT3L,r10
1231 1:
1232         mtspr   SPRN_IBAT0U,r10
1233         mtspr   SPRN_IBAT0L,r10
1234         mtspr   SPRN_IBAT1U,r10
1235         mtspr   SPRN_IBAT1L,r10
1236         mtspr   SPRN_IBAT2U,r10
1237         mtspr   SPRN_IBAT2L,r10
1238         mtspr   SPRN_IBAT3U,r10
1239         mtspr   SPRN_IBAT3L,r10
1240 BEGIN_FTR_SECTION
1241         /* Here's a tweak: at this point, CPU setup have
1242          * not been called yet, so HIGH_BAT_EN may not be
1243          * set in HID0 for the 745x processors. However, it
1244          * seems that doesn't affect our ability to actually
1245          * write to these SPRs.
1246          */
1247         mtspr   SPRN_DBAT4U,r10
1248         mtspr   SPRN_DBAT4L,r10
1249         mtspr   SPRN_DBAT5U,r10
1250         mtspr   SPRN_DBAT5L,r10
1251         mtspr   SPRN_DBAT6U,r10
1252         mtspr   SPRN_DBAT6L,r10
1253         mtspr   SPRN_DBAT7U,r10
1254         mtspr   SPRN_DBAT7L,r10
1255         mtspr   SPRN_IBAT4U,r10
1256         mtspr   SPRN_IBAT4L,r10
1257         mtspr   SPRN_IBAT5U,r10
1258         mtspr   SPRN_IBAT5L,r10
1259         mtspr   SPRN_IBAT6U,r10
1260         mtspr   SPRN_IBAT6L,r10
1261         mtspr   SPRN_IBAT7U,r10
1262         mtspr   SPRN_IBAT7L,r10
1263 END_FTR_SECTION_IFSET(CPU_FTR_HAS_HIGH_BATS)
1264         blr
1265
1266 flush_tlbs:
1267         lis     r10, 0x40
1268 1:      addic.  r10, r10, -0x1000
1269         tlbie   r10
1270         blt     1b
1271         sync
1272         blr
1273
1274 mmu_off:
1275         addi    r4, r3, __after_mmu_off - _start
1276         mfmsr   r3
1277         andi.   r0,r3,MSR_DR|MSR_IR             /* MMU enabled? */
1278         beqlr
1279         andc    r3,r3,r0
1280         mtspr   SPRN_SRR0,r4
1281         mtspr   SPRN_SRR1,r3
1282         sync
1283         RFI
1284
1285 /*
1286  * Use the first pair of BAT registers to map the 1st 16MB
1287  * of RAM to KERNELBASE.  From this point on we can't safely
1288  * call OF any more.
1289  */
1290 initial_bats:
1291         lis     r11,KERNELBASE@h
1292         mfspr   r9,SPRN_PVR
1293         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1294         cmpwi   0,r9,1
1295         bne     4f
1296         ori     r11,r11,4               /* set up BAT registers for 601 */
1297         li      r8,0x7f                 /* valid, block length = 8MB */
1298         oris    r9,r11,0x800000@h       /* set up BAT reg for 2nd 8M */
1299         oris    r10,r8,0x800000@h       /* set up BAT reg for 2nd 8M */
1300         mtspr   SPRN_IBAT0U,r11         /* N.B. 601 has valid bit in */
1301         mtspr   SPRN_IBAT0L,r8          /* lower BAT register */
1302         mtspr   SPRN_IBAT1U,r9
1303         mtspr   SPRN_IBAT1L,r10
1304         isync
1305         blr
1306
1307 4:      tophys(r8,r11)
1308 #ifdef CONFIG_SMP
1309         ori     r8,r8,0x12              /* R/W access, M=1 */
1310 #else
1311         ori     r8,r8,2                 /* R/W access */
1312 #endif /* CONFIG_SMP */
1313 #ifdef CONFIG_APUS
1314         ori     r11,r11,BL_8M<<2|0x2    /* set up 8MB BAT registers for 604 */
1315 #else
1316         ori     r11,r11,BL_256M<<2|0x2  /* set up BAT registers for 604 */
1317 #endif /* CONFIG_APUS */
1318
1319         mtspr   SPRN_DBAT0L,r8          /* N.B. 6xx (not 601) have valid */
1320         mtspr   SPRN_DBAT0U,r11         /* bit in upper BAT register */
1321         mtspr   SPRN_IBAT0L,r8
1322         mtspr   SPRN_IBAT0U,r11
1323         isync
1324         blr
1325
1326
1327 #if !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT)
1328 setup_disp_bat:
1329         /*
1330          * setup the display bat prepared for us in prom.c
1331          */
1332         mflr    r8
1333         bl      reloc_offset
1334         mtlr    r8
1335         addis   r8,r3,disp_BAT@ha
1336         addi    r8,r8,disp_BAT@l
1337         cmpwi   cr0,r8,0
1338         beqlr
1339         lwz     r11,0(r8)
1340         lwz     r8,4(r8)
1341         mfspr   r9,SPRN_PVR
1342         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1343         cmpwi   0,r9,1
1344         beq     1f
1345         mtspr   SPRN_DBAT3L,r8
1346         mtspr   SPRN_DBAT3U,r11
1347         blr
1348 1:      mtspr   SPRN_IBAT3L,r8
1349         mtspr   SPRN_IBAT3U,r11
1350         blr
1351 #endif /* !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT) */
1352
1353 #ifdef CONFIG_8260
1354 /* Jump into the system reset for the rom.
1355  * We first disable the MMU, and then jump to the ROM reset address.
1356  *
1357  * r3 is the board info structure, r4 is the location for starting.
1358  * I use this for building a small kernel that can load other kernels,
1359  * rather than trying to write or rely on a rom monitor that can tftp load.
1360  */
1361        .globl  m8260_gorom
1362 m8260_gorom:
1363         mfmsr   r0
1364         rlwinm  r0,r0,0,17,15   /* clear MSR_EE in r0 */
1365         sync
1366         mtmsr   r0
1367         sync
1368         mfspr   r11, SPRN_HID0
1369         lis     r10, 0
1370         ori     r10,r10,HID0_ICE|HID0_DCE
1371         andc    r11, r11, r10
1372         mtspr   SPRN_HID0, r11
1373         isync
1374         li      r5, MSR_ME|MSR_RI
1375         lis     r6,2f@h
1376         addis   r6,r6,-KERNELBASE@h
1377         ori     r6,r6,2f@l
1378         mtspr   SPRN_SRR0,r6
1379         mtspr   SPRN_SRR1,r5
1380         isync
1381         sync
1382         rfi
1383 2:
1384         mtlr    r4
1385         blr
1386 #endif
1387
1388
1389 /*
1390  * We put a few things here that have to be page-aligned.
1391  * This stuff goes at the beginning of the data segment,
1392  * which is page-aligned.
1393  */
1394         .data
1395         .globl  sdata
1396 sdata:
1397         .globl  empty_zero_page
1398 empty_zero_page:
1399         .space  4096
1400
1401         .globl  swapper_pg_dir
1402 swapper_pg_dir:
1403         .space  4096
1404
1405 /*
1406  * This space gets a copy of optional info passed to us by the bootstrap
1407  * Used to pass parameters into the kernel like root=/dev/sda1, etc.
1408  */
1409         .globl  cmd_line
1410 cmd_line:
1411         .space  512
1412
1413         .globl intercept_table
1414 intercept_table:
1415         .long 0, 0, i0x200, i0x300, i0x400, 0, i0x600, i0x700
1416         .long i0x800, 0, 0, 0, 0, i0xd00, 0, 0
1417         .long 0, 0, 0, i0x1300, 0, 0, 0, 0
1418         .long 0, 0, 0, 0, 0, 0, 0, 0
1419         .long 0, 0, 0, 0, 0, 0, 0, 0
1420         .long 0, 0, 0, 0, 0, 0, 0, 0
1421
1422 /* Room for two PTE pointers, usually the kernel and current user pointers
1423  * to their respective root page table.
1424  */
1425 abatron_pteptrs:
1426         .space  8