git.oblomov.eu Git - linux-2.6/blob - drivers/ide/pmac.c

   1 /*
   2  * Support for IDE interfaces on PowerMacs.
   3  *
   4  * These IDE interfaces are memory-mapped and have a DBDMA channel
   5  * for doing DMA.
   6  *
   7  *  Copyright (C) 1998-2003 Paul Mackerras & Ben. Herrenschmidt
   8  *  Copyright (C) 2007-2008 Bartlomiej Zolnierkiewicz
   9  *
  10  *  This program is free software; you can redistribute it and/or
  11  *  modify it under the terms of the GNU General Public License
  12  *  as published by the Free Software Foundation; either version
  13  *  2 of the License, or (at your option) any later version.
  14  *
  15  * Some code taken from drivers/ide/ide-dma.c:
  16  *
  17  *  Copyright (c) 1995-1998  Mark Lord
  18  *
  19  * TODO: - Use pre-calculated (kauai) timing tables all the time and
  20  * get rid of the "rounded" tables used previously, so we have the
  21  * same table format for all controllers and can then just have one
  22  * big table
  23  *
  24  */
  25 #include <linux/types.h>
  26 #include <linux/kernel.h>
  27 #include <linux/init.h>
  28 #include <linux/delay.h>
  29 #include <linux/ide.h>
  30 #include <linux/notifier.h>
  31 #include <linux/reboot.h>
  32 #include <linux/pci.h>
  33 #include <linux/adb.h>
  34 #include <linux/pmu.h>
  35 #include <linux/scatterlist.h>
  36
  37 #include <asm/prom.h>
  38 #include <asm/io.h>
  39 #include <asm/dbdma.h>
  40 #include <asm/ide.h>
  41 #include <asm/pci-bridge.h>
  42 #include <asm/machdep.h>
  43 #include <asm/pmac_feature.h>
  44 #include <asm/sections.h>
  45 #include <asm/irq.h>
  46
  47 #ifndef CONFIG_PPC64
  48 #include <asm/mediabay.h>
  49 #endif
  50
  51 #define DRV_NAME "ide-pmac"
  52
  53 #undef IDE_PMAC_DEBUG
  54
  55 #define DMA_WAIT_TIMEOUT        50
  56
  57 typedef struct pmac_ide_hwif {
  58         unsigned long                   regbase;
  59         int                             irq;
  60         int                             kind;
  61         int                             aapl_bus_id;
  62         unsigned                        mediabay : 1;
  63         unsigned                        broken_dma : 1;
  64         unsigned                        broken_dma_warn : 1;
  65         struct device_node*             node;
  66         struct macio_dev                *mdev;
  67         u32                             timings[4];
  68         volatile u32 __iomem *          *kauai_fcr;
  69         /* Those fields are duplicating what is in hwif. We currently
  70          * can't use the hwif ones because of some assumptions that are
  71          * beeing done by the generic code about the kind of dma controller
  72          * and format of the dma table. This will have to be fixed though.
  73          */
  74         volatile struct dbdma_regs __iomem *    dma_regs;
  75         struct dbdma_cmd*               dma_table_cpu;
  76 } pmac_ide_hwif_t;
  77
  78 enum {
  79         controller_ohare,       /* OHare based */
  80         controller_heathrow,    /* Heathrow/Paddington */
  81         controller_kl_ata3,     /* KeyLargo ATA-3 */
  82         controller_kl_ata4,     /* KeyLargo ATA-4 */
  83         controller_un_ata6,     /* UniNorth2 ATA-6 */
  84         controller_k2_ata6,     /* K2 ATA-6 */
  85         controller_sh_ata6,     /* Shasta ATA-6 */
  86 };
  87
  88 static const char* model_name[] = {
  89         "OHare ATA",            /* OHare based */
  90         "Heathrow ATA",         /* Heathrow/Paddington */
  91         "KeyLargo ATA-3",       /* KeyLargo ATA-3 (MDMA only) */
  92         "KeyLargo ATA-4",       /* KeyLargo ATA-4 (UDMA/66) */
  93         "UniNorth ATA-6",       /* UniNorth2 ATA-6 (UDMA/100) */
  94         "K2 ATA-6",             /* K2 ATA-6 (UDMA/100) */
  95         "Shasta ATA-6",         /* Shasta ATA-6 (UDMA/133) */
  96 };
  97
  98 /*
  99  * Extra registers, both 32-bit little-endian
 100  */
 101 #define IDE_TIMING_CONFIG       0x200
 102 #define IDE_INTERRUPT           0x300
 103
 104 /* Kauai (U2) ATA has different register setup */
 105 #define IDE_KAUAI_PIO_CONFIG    0x200
 106 #define IDE_KAUAI_ULTRA_CONFIG  0x210
 107 #define IDE_KAUAI_POLL_CONFIG   0x220
 108
 109 /*
 110  * Timing configuration register definitions
 111  */
 112
 113 /* Number of IDE_SYSCLK_NS ticks, argument is in nanoseconds */
 114 #define SYSCLK_TICKS(t)         (((t) + IDE_SYSCLK_NS - 1) / IDE_SYSCLK_NS)
 115 #define SYSCLK_TICKS_66(t)      (((t) + IDE_SYSCLK_66_NS - 1) / IDE_SYSCLK_66_NS)
 116 #define IDE_SYSCLK_NS           30      /* 33Mhz cell */
 117 #define IDE_SYSCLK_66_NS        15      /* 66Mhz cell */
 118
 119 /* 133Mhz cell, found in shasta.
 120  * See comments about 100 Mhz Uninorth 2...
 121  * Note that PIO_MASK and MDMA_MASK seem to overlap
 122  */
 123 #define TR_133_PIOREG_PIO_MASK          0xff000fff
 124 #define TR_133_PIOREG_MDMA_MASK         0x00fff800
 125 #define TR_133_UDMAREG_UDMA_MASK        0x0003ffff
 126 #define TR_133_UDMAREG_UDMA_EN          0x00000001
 127
 128 /* 100Mhz cell, found in Uninorth 2. I don't have much infos about
 129  * this one yet, it appears as a pci device (106b/0033) on uninorth
 130  * internal PCI bus and it's clock is controlled like gem or fw. It
 131  * appears to be an evolution of keylargo ATA4 with a timing register
 132  * extended to 2 32bits registers and a similar DBDMA channel. Other
 133  * registers seem to exist but I can't tell much about them.
 134  *
 135  * So far, I'm using pre-calculated tables for this extracted from
 136  * the values used by the MacOS X driver.
 137  *
 138  * The "PIO" register controls PIO and MDMA timings, the "ULTRA"
 139  * register controls the UDMA timings. At least, it seems bit 0
 140  * of this one enables UDMA vs. MDMA, and bits 4..7 are the
 141  * cycle time in units of 10ns. Bits 8..15 are used by I don't
 142  * know their meaning yet
 143  */
 144 #define TR_100_PIOREG_PIO_MASK          0xff000fff
 145 #define TR_100_PIOREG_MDMA_MASK         0x00fff000
 146 #define TR_100_UDMAREG_UDMA_MASK        0x0000ffff
 147 #define TR_100_UDMAREG_UDMA_EN          0x00000001
 148
 149
 150 /* 66Mhz cell, found in KeyLargo. Can do ultra mode 0 to 2 on
 151  * 40 connector cable and to 4 on 80 connector one.
 152  * Clock unit is 15ns (66Mhz)
 153  *
 154  * 3 Values can be programmed:
 155  *  - Write data setup, which appears to match the cycle time. They
 156  *    also call it DIOW setup.
 157  *  - Ready to pause time (from spec)
 158  *  - Address setup. That one is weird. I don't see where exactly
 159  *    it fits in UDMA cycles, I got it's name from an obscure piece
 160  *    of commented out code in Darwin. They leave it to 0, we do as
 161  *    well, despite a comment that would lead to think it has a
 162  *    min value of 45ns.
 163  * Apple also add 60ns to the write data setup (or cycle time ?) on
 164  * reads.
 165  */
 166 #define TR_66_UDMA_MASK                 0xfff00000
 167 #define TR_66_UDMA_EN                   0x00100000 /* Enable Ultra mode for DMA */
 168 #define TR_66_UDMA_ADDRSETUP_MASK       0xe0000000 /* Address setup */
 169 #define TR_66_UDMA_ADDRSETUP_SHIFT      29
 170 #define TR_66_UDMA_RDY2PAUS_MASK        0x1e000000 /* Ready 2 pause time */
 171 #define TR_66_UDMA_RDY2PAUS_SHIFT       25
 172 #define TR_66_UDMA_WRDATASETUP_MASK     0x01e00000 /* Write data setup time */
 173 #define TR_66_UDMA_WRDATASETUP_SHIFT    21
 174 #define TR_66_MDMA_MASK                 0x000ffc00
 175 #define TR_66_MDMA_RECOVERY_MASK        0x000f8000
 176 #define TR_66_MDMA_RECOVERY_SHIFT       15
 177 #define TR_66_MDMA_ACCESS_MASK          0x00007c00
 178 #define TR_66_MDMA_ACCESS_SHIFT         10
 179 #define TR_66_PIO_MASK                  0x000003ff
 180 #define TR_66_PIO_RECOVERY_MASK         0x000003e0
 181 #define TR_66_PIO_RECOVERY_SHIFT        5
 182 #define TR_66_PIO_ACCESS_MASK           0x0000001f
 183 #define TR_66_PIO_ACCESS_SHIFT          0
 184
 185 /* 33Mhz cell, found in OHare, Heathrow (& Paddington) and KeyLargo
 186  * Can do pio & mdma modes, clock unit is 30ns (33Mhz)
 187  *
 188  * The access time and recovery time can be programmed. Some older
 189  * Darwin code base limit OHare to 150ns cycle time. I decided to do
 190  * the same here fore safety against broken old hardware ;)
 191  * The HalfTick bit, when set, adds half a clock (15ns) to the access
 192  * time and removes one from recovery. It's not supported on KeyLargo
 193  * implementation afaik. The E bit appears to be set for PIO mode 0 and
 194  * is used to reach long timings used in this mode.
 195  */
 196 #define TR_33_MDMA_MASK                 0x003ff800
 197 #define TR_33_MDMA_RECOVERY_MASK        0x001f0000
 198 #define TR_33_MDMA_RECOVERY_SHIFT       16
 199 #define TR_33_MDMA_ACCESS_MASK          0x0000f800
 200 #define TR_33_MDMA_ACCESS_SHIFT         11
 201 #define TR_33_MDMA_HALFTICK             0x00200000
 202 #define TR_33_PIO_MASK                  0x000007ff
 203 #define TR_33_PIO_E                     0x00000400
 204 #define TR_33_PIO_RECOVERY_MASK         0x000003e0
 205 #define TR_33_PIO_RECOVERY_SHIFT        5
 206 #define TR_33_PIO_ACCESS_MASK           0x0000001f
 207 #define TR_33_PIO_ACCESS_SHIFT          0
 208
 209 /*
 210  * Interrupt register definitions
 211  */
 212 #define IDE_INTR_DMA                    0x80000000
 213 #define IDE_INTR_DEVICE                 0x40000000
 214
 215 /*
 216  * FCR Register on Kauai. Not sure what bit 0x4 is  ...
 217  */
 218 #define KAUAI_FCR_UATA_MAGIC            0x00000004
 219 #define KAUAI_FCR_UATA_RESET_N          0x00000002
 220 #define KAUAI_FCR_UATA_ENABLE           0x00000001
 221
 222 /* Rounded Multiword DMA timings
 223  *
 224  * I gave up finding a generic formula for all controller
 225  * types and instead, built tables based on timing values
 226  * used by Apple in Darwin's implementation.
 227  */
 228 struct mdma_timings_t {
 229         int     accessTime;
 230         int     recoveryTime;
 231         int     cycleTime;
 232 };
 233
 234 struct mdma_timings_t mdma_timings_33[] =
 235 {
 236     { 240, 240, 480 },
 237     { 180, 180, 360 },
 238     { 135, 135, 270 },
 239     { 120, 120, 240 },
 240     { 105, 105, 210 },
 241     {  90,  90, 180 },
 242     {  75,  75, 150 },
 243     {  75,  45, 120 },
 244     {   0,   0,   0 }
 245 };
 246
 247 struct mdma_timings_t mdma_timings_33k[] =
 248 {
 249     { 240, 240, 480 },
 250     { 180, 180, 360 },
 251     { 150, 150, 300 },
 252     { 120, 120, 240 },
 253     {  90, 120, 210 },
 254     {  90,  90, 180 },
 255     {  90,  60, 150 },
 256     {  90,  30, 120 },
 257     {   0,   0,   0 }
 258 };
 259
 260 struct mdma_timings_t mdma_timings_66[] =
 261 {
 262     { 240, 240, 480 },
 263     { 180, 180, 360 },
 264     { 135, 135, 270 },
 265     { 120, 120, 240 },
 266     { 105, 105, 210 },
 267     {  90,  90, 180 },
 268     {  90,  75, 165 },
 269     {  75,  45, 120 },
 270     {   0,   0,   0 }
 271 };
 272
 273 /* KeyLargo ATA-4 Ultra DMA timings (rounded) */
 274 struct {
 275         int     addrSetup; /* ??? */
 276         int     rdy2pause;
 277         int     wrDataSetup;
 278 } kl66_udma_timings[] =
 279 {
 280     {   0, 180,  120 }, /* Mode 0 */
 281     {   0, 150,  90 },  /*      1 */
 282     {   0, 120,  60 },  /*      2 */
 283     {   0, 90,   45 },  /*      3 */
 284     {   0, 90,   30 }   /*      4 */
 285 };
 286
 287 /* UniNorth 2 ATA/100 timings */
 288 struct kauai_timing {
 289         int     cycle_time;
 290         u32     timing_reg;
 291 };
 292
 293 static struct kauai_timing      kauai_pio_timings[] =
 294 {
 295         { 930   , 0x08000fff },
 296         { 600   , 0x08000a92 },
 297         { 383   , 0x0800060f },
 298         { 360   , 0x08000492 },
 299         { 330   , 0x0800048f },
 300         { 300   , 0x080003cf },
 301         { 270   , 0x080003cc },
 302         { 240   , 0x0800038b },
 303         { 239   , 0x0800030c },
 304         { 180   , 0x05000249 },
 305         { 120   , 0x04000148 },
 306         { 0     , 0 },
 307 };
 308
 309 static struct kauai_timing      kauai_mdma_timings[] =
 310 {
 311         { 1260  , 0x00fff000 },
 312         { 480   , 0x00618000 },
 313         { 360   , 0x00492000 },
 314         { 270   , 0x0038e000 },
 315         { 240   , 0x0030c000 },
 316         { 210   , 0x002cb000 },
 317         { 180   , 0x00249000 },
 318         { 150   , 0x00209000 },
 319         { 120   , 0x00148000 },
 320         { 0     , 0 },
 321 };
 322
 323 static struct kauai_timing      kauai_udma_timings[] =
 324 {
 325         { 120   , 0x000070c0 },
 326         { 90    , 0x00005d80 },
 327         { 60    , 0x00004a60 },
 328         { 45    , 0x00003a50 },
 329         { 30    , 0x00002a30 },
 330         { 20    , 0x00002921 },
 331         { 0     , 0 },
 332 };
 333
 334 static struct kauai_timing      shasta_pio_timings[] =
 335 {
 336         { 930   , 0x08000fff },
 337         { 600   , 0x0A000c97 },
 338         { 383   , 0x07000712 },
 339         { 360   , 0x040003cd },
 340         { 330   , 0x040003cd },
 341         { 300   , 0x040003cd },
 342         { 270   , 0x040003cd },
 343         { 240   , 0x040003cd },
 344         { 239   , 0x040003cd },
 345         { 180   , 0x0400028b },
 346         { 120   , 0x0400010a },
 347         { 0     , 0 },
 348 };
 349
 350 static struct kauai_timing      shasta_mdma_timings[] =
 351 {
 352         { 1260  , 0x00fff000 },
 353         { 480   , 0x00820800 },
 354         { 360   , 0x00820800 },
 355         { 270   , 0x00820800 },
 356         { 240   , 0x00820800 },
 357         { 210   , 0x00820800 },
 358         { 180   , 0x00820800 },
 359         { 150   , 0x0028b000 },
 360         { 120   , 0x001ca000 },
 361         { 0     , 0 },
 362 };
 363
 364 static struct kauai_timing      shasta_udma133_timings[] =
 365 {
 366         { 120   , 0x00035901, },
 367         { 90    , 0x000348b1, },
 368         { 60    , 0x00033881, },
 369         { 45    , 0x00033861, },
 370         { 30    , 0x00033841, },
 371         { 20    , 0x00033031, },
 372         { 15    , 0x00033021, },
 373         { 0     , 0 },
 374 };
 375
 376
 377 static inline u32
 378 kauai_lookup_timing(struct kauai_timing* table, int cycle_time)
 379 {
 380         int i;
 381
 382         for (i=0; table[i].cycle_time; i++)
 383                 if (cycle_time > table[i+1].cycle_time)
 384                         return table[i].timing_reg;
 385         BUG();
 386         return 0;
 387 }
 388
 389 /* allow up to 256 DBDMA commands per xfer */
 390 #define MAX_DCMDS               256
 391
 392 /*
 393  * Wait 1s for disk to answer on IDE bus after a hard reset
 394  * of the device (via GPIO/FCR).
 395  *
 396  * Some devices seem to "pollute" the bus even after dropping
 397  * the BSY bit (typically some combo drives slave on the UDMA
 398  * bus) after a hard reset. Since we hard reset all drives on
 399  * KeyLargo ATA66, we have to keep that delay around. I may end
 400  * up not hard resetting anymore on these and keep the delay only
 401  * for older interfaces instead (we have to reset when coming
 402  * from MacOS...) --BenH.
 403  */
 404 #define IDE_WAKEUP_DELAY        (1*HZ)
 405
 406 static int pmac_ide_init_dma(ide_hwif_t *, const struct ide_port_info *);
 407
 408 #define PMAC_IDE_REG(x) \
 409         ((void __iomem *)((drive)->hwif->io_ports.data_addr + (x)))
 410
 411 /*
 412  * Apply the timings of the proper unit (master/slave) to the shared
 413  * timing register when selecting that unit. This version is for
 414  * ASICs with a single timing register
 415  */
 416 static void pmac_ide_apply_timings(ide_drive_t *drive)
 417 {
 418         ide_hwif_t *hwif = drive->hwif;
 419         pmac_ide_hwif_t *pmif =
 420                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 421
 422         if (drive->dn & 1)
 423                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 424         else
 425                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 426         (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
 427 }
 428
 429 /*
 430  * Apply the timings of the proper unit (master/slave) to the shared
 431  * timing register when selecting that unit. This version is for
 432  * ASICs with a dual timing register (Kauai)
 433  */
 434 static void pmac_ide_kauai_apply_timings(ide_drive_t *drive)
 435 {
 436         ide_hwif_t *hwif = drive->hwif;
 437         pmac_ide_hwif_t *pmif =
 438                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 439
 440         if (drive->dn & 1) {
 441                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 442                 writel(pmif->timings[3], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 443         } else {
 444                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 445                 writel(pmif->timings[2], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 446         }
 447         (void)readl(PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 448 }
 449
 450 /*
 451  * Force an update of controller timing values for a given drive
 452  */
 453 static void
 454 pmac_ide_do_update_timings(ide_drive_t *drive)
 455 {
 456         ide_hwif_t *hwif = drive->hwif;
 457         pmac_ide_hwif_t *pmif =
 458                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 459
 460         if (pmif->kind == controller_sh_ata6 ||
 461             pmif->kind == controller_un_ata6 ||
 462             pmif->kind == controller_k2_ata6)
 463                 pmac_ide_kauai_apply_timings(drive);
 464         else
 465                 pmac_ide_apply_timings(drive);
 466 }
 467
 468 static void pmac_dev_select(ide_drive_t *drive)
 469 {
 470         pmac_ide_apply_timings(drive);
 471
 472         writeb(drive->select | ATA_DEVICE_OBS,
 473                (void __iomem *)drive->hwif->io_ports.device_addr);
 474 }
 475
 476 static void pmac_kauai_dev_select(ide_drive_t *drive)
 477 {
 478         pmac_ide_kauai_apply_timings(drive);
 479
 480         writeb(drive->select | ATA_DEVICE_OBS,
 481                (void __iomem *)drive->hwif->io_ports.device_addr);
 482 }
 483
 484 static void pmac_exec_command(ide_hwif_t *hwif, u8 cmd)
 485 {
 486         writeb(cmd, (void __iomem *)hwif->io_ports.command_addr);
 487         (void)readl((void __iomem *)(hwif->io_ports.data_addr
 488                                      + IDE_TIMING_CONFIG));
 489 }
 490
 491 static void pmac_write_devctl(ide_hwif_t *hwif, u8 ctl)
 492 {
 493         writeb(ctl, (void __iomem *)hwif->io_ports.ctl_addr);
 494         (void)readl((void __iomem *)(hwif->io_ports.data_addr
 495                                      + IDE_TIMING_CONFIG));
 496 }
 497
 498 /*
 499  * Old tuning functions (called on hdparm -p), sets up drive PIO timings
 500  */
 501 static void
 502 pmac_ide_set_pio_mode(ide_drive_t *drive, const u8 pio)
 503 {
 504         ide_hwif_t *hwif = drive->hwif;
 505         pmac_ide_hwif_t *pmif =
 506                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 507         struct ide_timing *tim = ide_timing_find_mode(XFER_PIO_0 + pio);
 508         u32 *timings, t;
 509         unsigned accessTicks, recTicks;
 510         unsigned accessTime, recTime;
 511         unsigned int cycle_time;
 512
 513         /* which drive is it ? */
 514         timings = &pmif->timings[drive->dn & 1];
 515         t = *timings;
 516
 517         cycle_time = ide_pio_cycle_time(drive, pio);
 518
 519         switch (pmif->kind) {
 520         case controller_sh_ata6: {
 521                 /* 133Mhz cell */
 522                 u32 tr = kauai_lookup_timing(shasta_pio_timings, cycle_time);
 523                 t = (t & ~TR_133_PIOREG_PIO_MASK) | tr;
 524                 break;
 525                 }
 526         case controller_un_ata6:
 527         case controller_k2_ata6: {
 528                 /* 100Mhz cell */
 529                 u32 tr = kauai_lookup_timing(kauai_pio_timings, cycle_time);
 530                 t = (t & ~TR_100_PIOREG_PIO_MASK) | tr;
 531                 break;
 532                 }
 533         case controller_kl_ata4:
 534                 /* 66Mhz cell */
 535                 recTime = cycle_time - tim->active - tim->setup;
 536                 recTime = max(recTime, 150U);
 537                 accessTime = tim->active;
 538                 accessTime = max(accessTime, 150U);
 539                 accessTicks = SYSCLK_TICKS_66(accessTime);
 540                 accessTicks = min(accessTicks, 0x1fU);
 541                 recTicks = SYSCLK_TICKS_66(recTime);
 542                 recTicks = min(recTicks, 0x1fU);
 543                 t = (t & ~TR_66_PIO_MASK) |
 544                         (accessTicks << TR_66_PIO_ACCESS_SHIFT) |
 545                         (recTicks << TR_66_PIO_RECOVERY_SHIFT);
 546                 break;
 547         default: {
 548                 /* 33Mhz cell */
 549                 int ebit = 0;
 550                 recTime = cycle_time - tim->active - tim->setup;
 551                 recTime = max(recTime, 150U);
 552                 accessTime = tim->active;
 553                 accessTime = max(accessTime, 150U);
 554                 accessTicks = SYSCLK_TICKS(accessTime);
 555                 accessTicks = min(accessTicks, 0x1fU);
 556                 accessTicks = max(accessTicks, 4U);
 557                 recTicks = SYSCLK_TICKS(recTime);
 558                 recTicks = min(recTicks, 0x1fU);
 559                 recTicks = max(recTicks, 5U) - 4;
 560                 if (recTicks > 9) {
 561                         recTicks--; /* guess, but it's only for PIO0, so... */
 562                         ebit = 1;
 563                 }
 564                 t = (t & ~TR_33_PIO_MASK) |
 565                                 (accessTicks << TR_33_PIO_ACCESS_SHIFT) |
 566                                 (recTicks << TR_33_PIO_RECOVERY_SHIFT);
 567                 if (ebit)
 568                         t |= TR_33_PIO_E;
 569                 break;
 570                 }
 571         }
 572
 573 #ifdef IDE_PMAC_DEBUG
 574         printk(KERN_ERR "%s: Set PIO timing for mode %d, reg: 0x%08x\n",
 575                 drive->name, pio,  *timings);
 576 #endif
 577
 578         *timings = t;
 579         pmac_ide_do_update_timings(drive);
 580 }
 581
 582 /*
 583  * Calculate KeyLargo ATA/66 UDMA timings
 584  */
 585 static int
 586 set_timings_udma_ata4(u32 *timings, u8 speed)
 587 {
 588         unsigned rdyToPauseTicks, wrDataSetupTicks, addrTicks;
 589
 590         if (speed > XFER_UDMA_4)
 591                 return 1;
 592
 593         rdyToPauseTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].rdy2pause);
 594         wrDataSetupTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].wrDataSetup);
 595         addrTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].addrSetup);
 596
 597         *timings = ((*timings) & ~(TR_66_UDMA_MASK | TR_66_MDMA_MASK)) |
 598                         (wrDataSetupTicks << TR_66_UDMA_WRDATASETUP_SHIFT) |
 599                         (rdyToPauseTicks << TR_66_UDMA_RDY2PAUS_SHIFT) |
 600                         (addrTicks <<TR_66_UDMA_ADDRSETUP_SHIFT) |
 601                         TR_66_UDMA_EN;
 602 #ifdef IDE_PMAC_DEBUG
 603         printk(KERN_ERR "ide_pmac: Set UDMA timing for mode %d, reg: 0x%08x\n",
 604                 speed & 0xf,  *timings);
 605 #endif
 606
 607         return 0;
 608 }
 609
 610 /*
 611  * Calculate Kauai ATA/100 UDMA timings
 612  */
 613 static int
 614 set_timings_udma_ata6(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 615 {
 616         struct ide_timing *t = ide_timing_find_mode(speed);
 617         u32 tr;
 618
 619         if (speed > XFER_UDMA_5 || t == NULL)
 620                 return 1;
 621         tr = kauai_lookup_timing(kauai_udma_timings, (int)t->udma);
 622         *ultra_timings = ((*ultra_timings) & ~TR_100_UDMAREG_UDMA_MASK) | tr;
 623         *ultra_timings = (*ultra_timings) | TR_100_UDMAREG_UDMA_EN;
 624
 625         return 0;
 626 }
 627
 628 /*
 629  * Calculate Shasta ATA/133 UDMA timings
 630  */
 631 static int
 632 set_timings_udma_shasta(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 633 {
 634         struct ide_timing *t = ide_timing_find_mode(speed);
 635         u32 tr;
 636
 637         if (speed > XFER_UDMA_6 || t == NULL)
 638                 return 1;
 639         tr = kauai_lookup_timing(shasta_udma133_timings, (int)t->udma);
 640         *ultra_timings = ((*ultra_timings) & ~TR_133_UDMAREG_UDMA_MASK) | tr;
 641         *ultra_timings = (*ultra_timings) | TR_133_UDMAREG_UDMA_EN;
 642
 643         return 0;
 644 }
 645
 646 /*
 647  * Calculate MDMA timings for all cells
 648  */
 649 static void
 650 set_timings_mdma(ide_drive_t *drive, int intf_type, u32 *timings, u32 *timings2,
 651                         u8 speed)
 652 {
 653         u16 *id = drive->id;
 654         int cycleTime, accessTime = 0, recTime = 0;
 655         unsigned accessTicks, recTicks;
 656         struct mdma_timings_t* tm = NULL;
 657         int i;
 658
 659         /* Get default cycle time for mode */
 660         switch(speed & 0xf) {
 661                 case 0: cycleTime = 480; break;
 662                 case 1: cycleTime = 150; break;
 663                 case 2: cycleTime = 120; break;
 664                 default:
 665                         BUG();
 666                         break;
 667         }
 668
 669         /* Check if drive provides explicit DMA cycle time */
 670         if ((id[ATA_ID_FIELD_VALID] & 2) && id[ATA_ID_EIDE_DMA_TIME])
 671                 cycleTime = max_t(int, id[ATA_ID_EIDE_DMA_TIME], cycleTime);
 672
 673         /* OHare limits according to some old Apple sources */
 674         if ((intf_type == controller_ohare) && (cycleTime < 150))
 675                 cycleTime = 150;
 676         /* Get the proper timing array for this controller */
 677         switch(intf_type) {
 678                 case controller_sh_ata6:
 679                 case controller_un_ata6:
 680                 case controller_k2_ata6:
 681                         break;
 682                 case controller_kl_ata4:
 683                         tm = mdma_timings_66;
 684                         break;
 685                 case controller_kl_ata3:
 686                         tm = mdma_timings_33k;
 687                         break;
 688                 default:
 689                         tm = mdma_timings_33;
 690                         break;
 691         }
 692         if (tm != NULL) {
 693                 /* Lookup matching access & recovery times */
 694                 i = -1;
 695                 for (;;) {
 696                         if (tm[i+1].cycleTime < cycleTime)
 697                                 break;
 698                         i++;
 699                 }
 700                 cycleTime = tm[i].cycleTime;
 701                 accessTime = tm[i].accessTime;
 702                 recTime = tm[i].recoveryTime;
 703
 704 #ifdef IDE_PMAC_DEBUG
 705                 printk(KERN_ERR "%s: MDMA, cycleTime: %d, accessTime: %d, recTime: %d\n",
 706                         drive->name, cycleTime, accessTime, recTime);
 707 #endif
 708         }
 709         switch(intf_type) {
 710         case controller_sh_ata6: {
 711                 /* 133Mhz cell */
 712                 u32 tr = kauai_lookup_timing(shasta_mdma_timings, cycleTime);
 713                 *timings = ((*timings) & ~TR_133_PIOREG_MDMA_MASK) | tr;
 714                 *timings2 = (*timings2) & ~TR_133_UDMAREG_UDMA_EN;
 715                 }
 716         case controller_un_ata6:
 717         case controller_k2_ata6: {
 718                 /* 100Mhz cell */
 719                 u32 tr = kauai_lookup_timing(kauai_mdma_timings, cycleTime);
 720                 *timings = ((*timings) & ~TR_100_PIOREG_MDMA_MASK) | tr;
 721                 *timings2 = (*timings2) & ~TR_100_UDMAREG_UDMA_EN;
 722                 }
 723                 break;
 724         case controller_kl_ata4:
 725                 /* 66Mhz cell */
 726                 accessTicks = SYSCLK_TICKS_66(accessTime);
 727                 accessTicks = min(accessTicks, 0x1fU);
 728                 accessTicks = max(accessTicks, 0x1U);
 729                 recTicks = SYSCLK_TICKS_66(recTime);
 730                 recTicks = min(recTicks, 0x1fU);
 731                 recTicks = max(recTicks, 0x3U);
 732                 /* Clear out mdma bits and disable udma */
 733                 *timings = ((*timings) & ~(TR_66_MDMA_MASK | TR_66_UDMA_MASK)) |
 734                         (accessTicks << TR_66_MDMA_ACCESS_SHIFT) |
 735                         (recTicks << TR_66_MDMA_RECOVERY_SHIFT);
 736                 break;
 737         case controller_kl_ata3:
 738                 /* 33Mhz cell on KeyLargo */
 739                 accessTicks = SYSCLK_TICKS(accessTime);
 740                 accessTicks = max(accessTicks, 1U);
 741                 accessTicks = min(accessTicks, 0x1fU);
 742                 accessTime = accessTicks * IDE_SYSCLK_NS;
 743                 recTicks = SYSCLK_TICKS(recTime);
 744                 recTicks = max(recTicks, 1U);
 745                 recTicks = min(recTicks, 0x1fU);
 746                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 747                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 748                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 749                 break;
 750         default: {
 751                 /* 33Mhz cell on others */
 752                 int halfTick = 0;
 753                 int origAccessTime = accessTime;
 754                 int origRecTime = recTime;
 755
 756                 accessTicks = SYSCLK_TICKS(accessTime);
 757                 accessTicks = max(accessTicks, 1U);
 758                 accessTicks = min(accessTicks, 0x1fU);
 759                 accessTime = accessTicks * IDE_SYSCLK_NS;
 760                 recTicks = SYSCLK_TICKS(recTime);
 761                 recTicks = max(recTicks, 2U) - 1;
 762                 recTicks = min(recTicks, 0x1fU);
 763                 recTime = (recTicks + 1) * IDE_SYSCLK_NS;
 764                 if ((accessTicks > 1) &&
 765                     ((accessTime - IDE_SYSCLK_NS/2) >= origAccessTime) &&
 766                     ((recTime - IDE_SYSCLK_NS/2) >= origRecTime)) {
 767                         halfTick = 1;
 768                         accessTicks--;
 769                 }
 770                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 771                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 772                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 773                 if (halfTick)
 774                         *timings |= TR_33_MDMA_HALFTICK;
 775                 }
 776         }
 777 #ifdef IDE_PMAC_DEBUG
 778         printk(KERN_ERR "%s: Set MDMA timing for mode %d, reg: 0x%08x\n",
 779                 drive->name, speed & 0xf,  *timings);
 780 #endif
 781 }
 782
 783 static void pmac_ide_set_dma_mode(ide_drive_t *drive, const u8 speed)
 784 {
 785         ide_hwif_t *hwif = drive->hwif;
 786         pmac_ide_hwif_t *pmif =
 787                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 788         int ret = 0;
 789         u32 *timings, *timings2, tl[2];
 790         u8 unit = drive->dn & 1;
 791
 792         timings = &pmif->timings[unit];
 793         timings2 = &pmif->timings[unit+2];
 794
 795         /* Copy timings to local image */
 796         tl[0] = *timings;
 797         tl[1] = *timings2;
 798
 799         if (speed >= XFER_UDMA_0) {
 800                 if (pmif->kind == controller_kl_ata4)
 801                         ret = set_timings_udma_ata4(&tl[0], speed);
 802                 else if (pmif->kind == controller_un_ata6
 803                          || pmif->kind == controller_k2_ata6)
 804                         ret = set_timings_udma_ata6(&tl[0], &tl[1], speed);
 805                 else if (pmif->kind == controller_sh_ata6)
 806                         ret = set_timings_udma_shasta(&tl[0], &tl[1], speed);
 807                 else
 808                         ret = -1;
 809         } else
 810                 set_timings_mdma(drive, pmif->kind, &tl[0], &tl[1], speed);
 811
 812         if (ret)
 813                 return;
 814
 815         /* Apply timings to controller */
 816         *timings = tl[0];
 817         *timings2 = tl[1];
 818
 819         pmac_ide_do_update_timings(drive);
 820 }
 821
 822 /*
 823  * Blast some well known "safe" values to the timing registers at init or
 824  * wakeup from sleep time, before we do real calculation
 825  */
 826 static void
 827 sanitize_timings(pmac_ide_hwif_t *pmif)
 828 {
 829         unsigned int value, value2 = 0;
 830
 831         switch(pmif->kind) {
 832                 case controller_sh_ata6:
 833                         value = 0x0a820c97;
 834                         value2 = 0x00033031;
 835                         break;
 836                 case controller_un_ata6:
 837                 case controller_k2_ata6:
 838                         value = 0x08618a92;
 839                         value2 = 0x00002921;
 840                         break;
 841                 case controller_kl_ata4:
 842                         value = 0x0008438c;
 843                         break;
 844                 case controller_kl_ata3:
 845                         value = 0x00084526;
 846                         break;
 847                 case controller_heathrow:
 848                 case controller_ohare:
 849                 default:
 850                         value = 0x00074526;
 851                         break;
 852         }
 853         pmif->timings[0] = pmif->timings[1] = value;
 854         pmif->timings[2] = pmif->timings[3] = value2;
 855 }
 856
 857 /* Suspend call back, should be called after the child devices
 858  * have actually been suspended
 859  */
 860 static int pmac_ide_do_suspend(pmac_ide_hwif_t *pmif)
 861 {
 862         /* We clear the timings */
 863         pmif->timings[0] = 0;
 864         pmif->timings[1] = 0;
 865
 866         disable_irq(pmif->irq);
 867
 868         /* The media bay will handle itself just fine */
 869         if (pmif->mediabay)
 870                 return 0;
 871
 872         /* Kauai has bus control FCRs directly here */
 873         if (pmif->kauai_fcr) {
 874                 u32 fcr = readl(pmif->kauai_fcr);
 875                 fcr &= ~(KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE);
 876                 writel(fcr, pmif->kauai_fcr);
 877         }
 878
 879         /* Disable the bus on older machines and the cell on kauai */
 880         ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id,
 881                             0);
 882
 883         return 0;
 884 }
 885
 886 /* Resume call back, should be called before the child devices
 887  * are resumed
 888  */
 889 static int pmac_ide_do_resume(pmac_ide_hwif_t *pmif)
 890 {
 891         /* Hard reset & re-enable controller (do we really need to reset ? -BenH) */
 892         if (!pmif->mediabay) {
 893                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 1);
 894                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id, 1);
 895                 msleep(10);
 896                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 0);
 897
 898                 /* Kauai has it different */
 899                 if (pmif->kauai_fcr) {
 900                         u32 fcr = readl(pmif->kauai_fcr);
 901                         fcr |= KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE;
 902                         writel(fcr, pmif->kauai_fcr);
 903                 }
 904
 905                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
 906         }
 907
 908         /* Sanitize drive timings */
 909         sanitize_timings(pmif);
 910
 911         enable_irq(pmif->irq);
 912
 913         return 0;
 914 }
 915
 916 static u8 pmac_ide_cable_detect(ide_hwif_t *hwif)
 917 {
 918         pmac_ide_hwif_t *pmif =
 919                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 920         struct device_node *np = pmif->node;
 921         const char *cable = of_get_property(np, "cable-type", NULL);
 922         struct device_node *root = of_find_node_by_path("/");
 923         const char *model = of_get_property(root, "model", NULL);
 924
 925         /* Get cable type from device-tree. */
 926         if (cable && !strncmp(cable, "80-", 3)) {
 927                 /* Some drives fail to detect 80c cable in PowerBook */
 928                 /* These machine use proprietary short IDE cable anyway */
 929                 if (!strncmp(model, "PowerBook", 9))
 930                         return ATA_CBL_PATA40_SHORT;
 931                 else
 932                         return ATA_CBL_PATA80;
 933         }
 934
 935         /*
 936          * G5's seem to have incorrect cable type in device-tree.
 937          * Let's assume they have a 80 conductor cable, this seem
 938          * to be always the case unless the user mucked around.
 939          */
 940         if (of_device_is_compatible(np, "K2-UATA") ||
 941             of_device_is_compatible(np, "shasta-ata"))
 942                 return ATA_CBL_PATA80;
 943
 944         return ATA_CBL_PATA40;
 945 }
 946
 947 static void pmac_ide_init_dev(ide_drive_t *drive)
 948 {
 949         ide_hwif_t *hwif = drive->hwif;
 950         pmac_ide_hwif_t *pmif =
 951                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 952
 953         if (pmif->mediabay) {
 954 #ifdef CONFIG_PMAC_MEDIABAY
 955                 if (check_media_bay_by_base(pmif->regbase, MB_CD) == 0) {
 956                         drive->dev_flags &= ~IDE_DFLAG_NOPROBE;
 957                         return;
 958                 }
 959 #endif
 960                 drive->dev_flags |= IDE_DFLAG_NOPROBE;
 961         }
 962 }
 963
 964 static const struct ide_tp_ops pmac_tp_ops = {
 965         .exec_command           = pmac_exec_command,
 966         .read_status            = ide_read_status,
 967         .read_altstatus         = ide_read_altstatus,
 968         .write_devctl           = pmac_write_devctl,
 969
 970         .dev_select             = pmac_dev_select,
 971         .tf_load                = ide_tf_load,
 972         .tf_read                = ide_tf_read,
 973
 974         .input_data             = ide_input_data,
 975         .output_data            = ide_output_data,
 976 };
 977
 978 static const struct ide_tp_ops pmac_ata6_tp_ops = {
 979         .exec_command           = pmac_exec_command,
 980         .read_status            = ide_read_status,
 981         .read_altstatus         = ide_read_altstatus,
 982         .write_devctl           = pmac_write_devctl,
 983
 984         .dev_select             = pmac_kauai_dev_select,
 985         .tf_load                = ide_tf_load,
 986         .tf_read                = ide_tf_read,
 987
 988         .input_data             = ide_input_data,
 989         .output_data            = ide_output_data,
 990 };
 991
 992 static const struct ide_port_ops pmac_ide_ata4_port_ops = {
 993         .init_dev               = pmac_ide_init_dev,
 994         .set_pio_mode           = pmac_ide_set_pio_mode,
 995         .set_dma_mode           = pmac_ide_set_dma_mode,
 996         .cable_detect           = pmac_ide_cable_detect,
 997 };
 998
 999 static const struct ide_port_ops pmac_ide_port_ops = {
1000         .init_dev               = pmac_ide_init_dev,
1001         .set_pio_mode           = pmac_ide_set_pio_mode,
1002         .set_dma_mode           = pmac_ide_set_dma_mode,
1003 };
1004
1005 static const struct ide_dma_ops pmac_dma_ops;
1006
1007 static const struct ide_port_info pmac_port_info = {
1008         .name                   = DRV_NAME,
1009         .init_dma               = pmac_ide_init_dma,
1010         .chipset                = ide_pmac,
1011         .tp_ops                 = &pmac_tp_ops,
1012         .port_ops               = &pmac_ide_port_ops,
1013         .dma_ops                = &pmac_dma_ops,
1014         .host_flags             = IDE_HFLAG_SET_PIO_MODE_KEEP_DMA |
1015                                   IDE_HFLAG_POST_SET_MODE |
1016                                   IDE_HFLAG_MMIO |
1017                                   IDE_HFLAG_UNMASK_IRQS,
1018         .pio_mask               = ATA_PIO4,
1019         .mwdma_mask             = ATA_MWDMA2,
1020 };
1021
1022 /*
1023  * Setup, register & probe an IDE channel driven by this driver, this is
1024  * called by one of the 2 probe functions (macio or PCI).
1025  */
1026 static int __devinit pmac_ide_setup_device(pmac_ide_hwif_t *pmif, hw_regs_t *hw)
1027 {
1028         struct device_node *np = pmif->node;
1029         const int *bidp;
1030         struct ide_host *host;
1031         ide_hwif_t *hwif;
1032         hw_regs_t *hws[] = { hw, NULL, NULL, NULL };
1033         struct ide_port_info d = pmac_port_info;
1034         int rc;
1035
1036         pmif->broken_dma = pmif->broken_dma_warn = 0;
1037         if (of_device_is_compatible(np, "shasta-ata")) {
1038                 pmif->kind = controller_sh_ata6;
1039                 d.tp_ops = &pmac_ata6_tp_ops;
1040                 d.port_ops = &pmac_ide_ata4_port_ops;
1041                 d.udma_mask = ATA_UDMA6;
1042         } else if (of_device_is_compatible(np, "kauai-ata")) {
1043                 pmif->kind = controller_un_ata6;
1044                 d.tp_ops = &pmac_ata6_tp_ops;
1045                 d.port_ops = &pmac_ide_ata4_port_ops;
1046                 d.udma_mask = ATA_UDMA5;
1047         } else if (of_device_is_compatible(np, "K2-UATA")) {
1048                 pmif->kind = controller_k2_ata6;
1049                 d.tp_ops = &pmac_ata6_tp_ops;
1050                 d.port_ops = &pmac_ide_ata4_port_ops;
1051                 d.udma_mask = ATA_UDMA5;
1052         } else if (of_device_is_compatible(np, "keylargo-ata")) {
1053                 if (strcmp(np->name, "ata-4") == 0) {
1054                         pmif->kind = controller_kl_ata4;
1055                         d.port_ops = &pmac_ide_ata4_port_ops;
1056                         d.udma_mask = ATA_UDMA4;
1057                 } else
1058                         pmif->kind = controller_kl_ata3;
1059         } else if (of_device_is_compatible(np, "heathrow-ata")) {
1060                 pmif->kind = controller_heathrow;
1061         } else {
1062                 pmif->kind = controller_ohare;
1063                 pmif->broken_dma = 1;
1064         }
1065
1066         bidp = of_get_property(np, "AAPL,bus-id", NULL);
1067         pmif->aapl_bus_id =  bidp ? *bidp : 0;
1068
1069         /* On Kauai-type controllers, we make sure the FCR is correct */
1070         if (pmif->kauai_fcr)
1071                 writel(KAUAI_FCR_UATA_MAGIC |
1072                        KAUAI_FCR_UATA_RESET_N |
1073                        KAUAI_FCR_UATA_ENABLE, pmif->kauai_fcr);
1074
1075         pmif->mediabay = 0;
1076
1077         /* Make sure we have sane timings */
1078         sanitize_timings(pmif);
1079
1080         host = ide_host_alloc(&d, hws);
1081         if (host == NULL)
1082                 return -ENOMEM;
1083         hwif = host->ports[0];
1084
1085 #ifndef CONFIG_PPC64
1086         /* XXX FIXME: Media bay stuff need re-organizing */
1087         if (np->parent && np->parent->name
1088             && strcasecmp(np->parent->name, "media-bay") == 0) {
1089 #ifdef CONFIG_PMAC_MEDIABAY
1090                 media_bay_set_ide_infos(np->parent, pmif->regbase, pmif->irq,
1091                                         hwif);
1092 #endif /* CONFIG_PMAC_MEDIABAY */
1093                 pmif->mediabay = 1;
1094                 if (!bidp)
1095                         pmif->aapl_bus_id = 1;
1096         } else if (pmif->kind == controller_ohare) {
1097                 /* The code below is having trouble on some ohare machines
1098                  * (timing related ?). Until I can put my hand on one of these
1099                  * units, I keep the old way
1100                  */
1101                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, 0, 1);
1102         } else
1103 #endif
1104         {
1105                 /* This is necessary to enable IDE when net-booting */
1106                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 1);
1107                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, pmif->aapl_bus_id, 1);
1108                 msleep(10);
1109                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 0);
1110                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
1111         }
1112
1113         printk(KERN_INFO DRV_NAME ": Found Apple %s controller (%s), "
1114                          "bus ID %d%s, irq %d\n", model_name[pmif->kind],
1115                          pmif->mdev ? "macio" : "PCI", pmif->aapl_bus_id,
1116                          pmif->mediabay ? " (mediabay)" : "", hw->irq);
1117
1118         rc = ide_host_register(host, &d, hws);
1119         if (rc) {
1120                 ide_host_free(host);
1121                 return rc;
1122         }
1123
1124         return 0;
1125 }
1126
1127 static void __devinit pmac_ide_init_ports(hw_regs_t *hw, unsigned long base)
1128 {
1129         int i;
1130
1131         for (i = 0; i < 8; ++i)
1132                 hw->io_ports_array[i] = base + i * 0x10;
1133
1134         hw->io_ports.ctl_addr = base + 0x160;
1135 }
1136
1137 /*
1138  * Attach to a macio probed interface
1139  */
1140 static int __devinit
1141 pmac_ide_macio_attach(struct macio_dev *mdev, const struct of_device_id *match)
1142 {
1143         void __iomem *base;
1144         unsigned long regbase;
1145         pmac_ide_hwif_t *pmif;
1146         int irq, rc;
1147         hw_regs_t hw;
1148
1149         pmif = kzalloc(sizeof(*pmif), GFP_KERNEL);
1150         if (pmif == NULL)
1151                 return -ENOMEM;
1152
1153         if (macio_resource_count(mdev) == 0) {
1154                 printk(KERN_WARNING "ide-pmac: no address for %s\n",
1155                                     mdev->ofdev.node->full_name);
1156                 rc = -ENXIO;
1157                 goto out_free_pmif;
1158         }
1159
1160         /* Request memory resource for IO ports */
1161         if (macio_request_resource(mdev, 0, "ide-pmac (ports)")) {
1162                 printk(KERN_ERR "ide-pmac: can't request MMIO resource for "
1163                                 "%s!\n", mdev->ofdev.node->full_name);
1164                 rc = -EBUSY;
1165                 goto out_free_pmif;
1166         }
1167
1168         /* XXX This is bogus. Should be fixed in the registry by checking
1169          * the kind of host interrupt controller, a bit like gatwick
1170          * fixes in irq.c. That works well enough for the single case
1171          * where that happens though...
1172          */
1173         if (macio_irq_count(mdev) == 0) {
1174                 printk(KERN_WARNING "ide-pmac: no intrs for device %s, using "
1175                                     "13\n", mdev->ofdev.node->full_name);
1176                 irq = irq_create_mapping(NULL, 13);
1177         } else
1178                 irq = macio_irq(mdev, 0);
1179
1180         base = ioremap(macio_resource_start(mdev, 0), 0x400);
1181         regbase = (unsigned long) base;
1182
1183         pmif->mdev = mdev;
1184         pmif->node = mdev->ofdev.node;
1185         pmif->regbase = regbase;
1186         pmif->irq = irq;
1187         pmif->kauai_fcr = NULL;
1188
1189         if (macio_resource_count(mdev) >= 2) {
1190                 if (macio_request_resource(mdev, 1, "ide-pmac (dma)"))
1191                         printk(KERN_WARNING "ide-pmac: can't request DMA "
1192                                             "resource for %s!\n",
1193                                             mdev->ofdev.node->full_name);
1194                 else
1195                         pmif->dma_regs = ioremap(macio_resource_start(mdev, 1), 0x1000);
1196         } else
1197                 pmif->dma_regs = NULL;
1198
1199         dev_set_drvdata(&mdev->ofdev.dev, pmif);
1200
1201         memset(&hw, 0, sizeof(hw));
1202         pmac_ide_init_ports(&hw, pmif->regbase);
1203         hw.irq = irq;
1204         hw.dev = &mdev->bus->pdev->dev;
1205         hw.parent = &mdev->ofdev.dev;
1206
1207         rc = pmac_ide_setup_device(pmif, &hw);
1208         if (rc != 0) {
1209                 /* The inteface is released to the common IDE layer */
1210                 dev_set_drvdata(&mdev->ofdev.dev, NULL);
1211                 iounmap(base);
1212                 if (pmif->dma_regs) {
1213                         iounmap(pmif->dma_regs);
1214                         macio_release_resource(mdev, 1);
1215                 }
1216                 macio_release_resource(mdev, 0);
1217                 kfree(pmif);
1218         }
1219
1220         return rc;
1221
1222 out_free_pmif:
1223         kfree(pmif);
1224         return rc;
1225 }
1226
1227 static int
1228 pmac_ide_macio_suspend(struct macio_dev *mdev, pm_message_t mesg)
1229 {
1230         pmac_ide_hwif_t *pmif =
1231                 (pmac_ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1232         int rc = 0;
1233
1234         if (mesg.event != mdev->ofdev.dev.power.power_state.event
1235                         && (mesg.event & PM_EVENT_SLEEP)) {
1236                 rc = pmac_ide_do_suspend(pmif);
1237                 if (rc == 0)
1238                         mdev->ofdev.dev.power.power_state = mesg;
1239         }
1240
1241         return rc;
1242 }
1243
1244 static int
1245 pmac_ide_macio_resume(struct macio_dev *mdev)
1246 {
1247         pmac_ide_hwif_t *pmif =
1248                 (pmac_ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1249         int rc = 0;
1250
1251         if (mdev->ofdev.dev.power.power_state.event != PM_EVENT_ON) {
1252                 rc = pmac_ide_do_resume(pmif);
1253                 if (rc == 0)
1254                         mdev->ofdev.dev.power.power_state = PMSG_ON;
1255         }
1256
1257         return rc;
1258 }
1259
1260 /*
1261  * Attach to a PCI probed interface
1262  */
1263 static int __devinit
1264 pmac_ide_pci_attach(struct pci_dev *pdev, const struct pci_device_id *id)
1265 {
1266         struct device_node *np;
1267         pmac_ide_hwif_t *pmif;
1268         void __iomem *base;
1269         unsigned long rbase, rlen;
1270         int rc;
1271         hw_regs_t hw;
1272
1273         np = pci_device_to_OF_node(pdev);
1274         if (np == NULL) {
1275                 printk(KERN_ERR "ide-pmac: cannot find MacIO node for Kauai ATA interface\n");
1276                 return -ENODEV;
1277         }
1278
1279         pmif = kzalloc(sizeof(*pmif), GFP_KERNEL);
1280         if (pmif == NULL)
1281                 return -ENOMEM;
1282
1283         if (pci_enable_device(pdev)) {
1284                 printk(KERN_WARNING "ide-pmac: Can't enable PCI device for "
1285                                     "%s\n", np->full_name);
1286                 rc = -ENXIO;
1287                 goto out_free_pmif;
1288         }
1289         pci_set_master(pdev);
1290
1291         if (pci_request_regions(pdev, "Kauai ATA")) {
1292                 printk(KERN_ERR "ide-pmac: Cannot obtain PCI resources for "
1293                                 "%s\n", np->full_name);
1294                 rc = -ENXIO;
1295                 goto out_free_pmif;
1296         }
1297
1298         pmif->mdev = NULL;
1299         pmif->node = np;
1300
1301         rbase = pci_resource_start(pdev, 0);
1302         rlen = pci_resource_len(pdev, 0);
1303
1304         base = ioremap(rbase, rlen);
1305         pmif->regbase = (unsigned long) base + 0x2000;
1306         pmif->dma_regs = base + 0x1000;
1307         pmif->kauai_fcr = base;
1308         pmif->irq = pdev->irq;
1309
1310         pci_set_drvdata(pdev, pmif);
1311
1312         memset(&hw, 0, sizeof(hw));
1313         pmac_ide_init_ports(&hw, pmif->regbase);
1314         hw.irq = pdev->irq;
1315         hw.dev = &pdev->dev;
1316
1317         rc = pmac_ide_setup_device(pmif, &hw);
1318         if (rc != 0) {
1319                 /* The inteface is released to the common IDE layer */
1320                 pci_set_drvdata(pdev, NULL);
1321                 iounmap(base);
1322                 pci_release_regions(pdev);
1323                 kfree(pmif);
1324         }
1325
1326         return rc;
1327
1328 out_free_pmif:
1329         kfree(pmif);
1330         return rc;
1331 }
1332
1333 static int
1334 pmac_ide_pci_suspend(struct pci_dev *pdev, pm_message_t mesg)
1335 {
1336         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)pci_get_drvdata(pdev);
1337         int rc = 0;
1338
1339         if (mesg.event != pdev->dev.power.power_state.event
1340                         && (mesg.event & PM_EVENT_SLEEP)) {
1341                 rc = pmac_ide_do_suspend(pmif);
1342                 if (rc == 0)
1343                         pdev->dev.power.power_state = mesg;
1344         }
1345
1346         return rc;
1347 }
1348
1349 static int
1350 pmac_ide_pci_resume(struct pci_dev *pdev)
1351 {
1352         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)pci_get_drvdata(pdev);
1353         int rc = 0;
1354
1355         if (pdev->dev.power.power_state.event != PM_EVENT_ON) {
1356                 rc = pmac_ide_do_resume(pmif);
1357                 if (rc == 0)
1358                         pdev->dev.power.power_state = PMSG_ON;
1359         }
1360
1361         return rc;
1362 }
1363
1364 static struct of_device_id pmac_ide_macio_match[] =
1365 {
1366         {
1367         .name           = "IDE",
1368         },
1369         {
1370         .name           = "ATA",
1371         },
1372         {
1373         .type           = "ide",
1374         },
1375         {
1376         .type           = "ata",
1377         },
1378         {},
1379 };
1380
1381 static struct macio_driver pmac_ide_macio_driver =
1382 {
1383         .name           = "ide-pmac",
1384         .match_table    = pmac_ide_macio_match,
1385         .probe          = pmac_ide_macio_attach,
1386         .suspend        = pmac_ide_macio_suspend,
1387         .resume         = pmac_ide_macio_resume,
1388 };
1389
1390 static const struct pci_device_id pmac_ide_pci_match[] = {
1391         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_UNI_N_ATA),    0 },
1392         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID_ATA100),  0 },
1393         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_K2_ATA100),    0 },
1394         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_SH_ATA),       0 },
1395         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID2_ATA),    0 },
1396         {},
1397 };
1398
1399 static struct pci_driver pmac_ide_pci_driver = {
1400         .name           = "ide-pmac",
1401         .id_table       = pmac_ide_pci_match,
1402         .probe          = pmac_ide_pci_attach,
1403         .suspend        = pmac_ide_pci_suspend,
1404         .resume         = pmac_ide_pci_resume,
1405 };
1406 MODULE_DEVICE_TABLE(pci, pmac_ide_pci_match);
1407
1408 int __init pmac_ide_probe(void)
1409 {
1410         int error;
1411
1412         if (!machine_is(powermac))
1413                 return -ENODEV;
1414
1415 #ifdef CONFIG_BLK_DEV_IDE_PMAC_ATA100FIRST
1416         error = pci_register_driver(&pmac_ide_pci_driver);
1417         if (error)
1418                 goto out;
1419         error = macio_register_driver(&pmac_ide_macio_driver);
1420         if (error) {
1421                 pci_unregister_driver(&pmac_ide_pci_driver);
1422                 goto out;
1423         }
1424 #else
1425         error = macio_register_driver(&pmac_ide_macio_driver);
1426         if (error)
1427                 goto out;
1428         error = pci_register_driver(&pmac_ide_pci_driver);
1429         if (error) {
1430                 macio_unregister_driver(&pmac_ide_macio_driver);
1431                 goto out;
1432         }
1433 #endif
1434 out:
1435         return error;
1436 }
1437
1438 /*
1439  * pmac_ide_build_dmatable builds the DBDMA command list
1440  * for a transfer and sets the DBDMA channel to point to it.
1441  */
1442 static int pmac_ide_build_dmatable(ide_drive_t *drive, struct ide_cmd *cmd)
1443 {
1444         ide_hwif_t *hwif = drive->hwif;
1445         pmac_ide_hwif_t *pmif =
1446                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1447         struct dbdma_cmd *table;
1448         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1449         struct scatterlist *sg;
1450         int wr = !!(cmd->tf_flags & IDE_TFLAG_WRITE);
1451         int i = cmd->sg_nents, count = 0;
1452
1453         /* DMA table is already aligned */
1454         table = (struct dbdma_cmd *) pmif->dma_table_cpu;
1455
1456         /* Make sure DMA controller is stopped (necessary ?) */
1457         writel((RUN|PAUSE|FLUSH|WAKE|DEAD) << 16, &dma->control);
1458         while (readl(&dma->status) & RUN)
1459                 udelay(1);
1460
1461         /* Build DBDMA commands list */
1462         sg = hwif->sg_table;
1463         while (i && sg_dma_len(sg)) {
1464                 u32 cur_addr;
1465                 u32 cur_len;
1466
1467                 cur_addr = sg_dma_address(sg);
1468                 cur_len = sg_dma_len(sg);
1469
1470                 if (pmif->broken_dma && cur_addr & (L1_CACHE_BYTES - 1)) {
1471                         if (pmif->broken_dma_warn == 0) {
1472                                 printk(KERN_WARNING "%s: DMA on non aligned address, "
1473                                        "switching to PIO on Ohare chipset\n", drive->name);
1474                                 pmif->broken_dma_warn = 1;
1475                         }
1476                         return 0;
1477                 }
1478                 while (cur_len) {
1479                         unsigned int tc = (cur_len < 0xfe00)? cur_len: 0xfe00;
1480
1481                         if (count++ >= MAX_DCMDS) {
1482                                 printk(KERN_WARNING "%s: DMA table too small\n",
1483                                        drive->name);
1484                                 return 0;
1485                         }
1486                         st_le16(&table->command, wr? OUTPUT_MORE: INPUT_MORE);
1487                         st_le16(&table->req_count, tc);
1488                         st_le32(&table->phy_addr, cur_addr);
1489                         table->cmd_dep = 0;
1490                         table->xfer_status = 0;
1491                         table->res_count = 0;
1492                         cur_addr += tc;
1493                         cur_len -= tc;
1494                         ++table;
1495                 }
1496                 sg = sg_next(sg);
1497                 i--;
1498         }
1499
1500         /* convert the last command to an input/output last command */
1501         if (count) {
1502                 st_le16(&table[-1].command, wr? OUTPUT_LAST: INPUT_LAST);
1503                 /* add the stop command to the end of the list */
1504                 memset(table, 0, sizeof(struct dbdma_cmd));
1505                 st_le16(&table->command, DBDMA_STOP);
1506                 mb();
1507                 writel(hwif->dmatable_dma, &dma->cmdptr);
1508                 return 1;
1509         }
1510
1511         printk(KERN_DEBUG "%s: empty DMA table?\n", drive->name);
1512
1513         return 0; /* revert to PIO for this request */
1514 }
1515
1516 /*
1517  * Prepare a DMA transfer. We build the DMA table, adjust the timings for
1518  * a read on KeyLargo ATA/66 and mark us as waiting for DMA completion
1519  */
1520 static int pmac_ide_dma_setup(ide_drive_t *drive, struct ide_cmd *cmd)
1521 {
1522         ide_hwif_t *hwif = drive->hwif;
1523         pmac_ide_hwif_t *pmif =
1524                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1525         u8 unit = drive->dn & 1, ata4 = (pmif->kind == controller_kl_ata4);
1526         u8 write = !!(cmd->tf_flags & IDE_TFLAG_WRITE);
1527
1528         if (pmac_ide_build_dmatable(drive, cmd) == 0)
1529                 return 1;
1530
1531         /* Apple adds 60ns to wrDataSetup on reads */
1532         if (ata4 && (pmif->timings[unit] & TR_66_UDMA_EN)) {
1533                 writel(pmif->timings[unit] + (write ? 0 : 0x00800000UL),
1534                         PMAC_IDE_REG(IDE_TIMING_CONFIG));
1535                 (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
1536         }
1537
1538         return 0;
1539 }
1540
1541 /*
1542  * Kick the DMA controller into life after the DMA command has been issued
1543  * to the drive.
1544  */
1545 static void
1546 pmac_ide_dma_start(ide_drive_t *drive)
1547 {
1548         ide_hwif_t *hwif = drive->hwif;
1549         pmac_ide_hwif_t *pmif =
1550                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1551         volatile struct dbdma_regs __iomem *dma;
1552
1553         dma = pmif->dma_regs;
1554
1555         writel((RUN << 16) | RUN, &dma->control);
1556         /* Make sure it gets to the controller right now */
1557         (void)readl(&dma->control);
1558 }
1559
1560 /*
1561  * After a DMA transfer, make sure the controller is stopped
1562  */
1563 static int
1564 pmac_ide_dma_end (ide_drive_t *drive)
1565 {
1566         ide_hwif_t *hwif = drive->hwif;
1567         pmac_ide_hwif_t *pmif =
1568                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1569         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1570         u32 dstat;
1571
1572         dstat = readl(&dma->status);
1573         writel(((RUN|WAKE|DEAD) << 16), &dma->control);
1574
1575         /* verify good dma status. we don't check for ACTIVE beeing 0. We should...
1576          * in theory, but with ATAPI decices doing buffer underruns, that would
1577          * cause us to disable DMA, which isn't what we want
1578          */
1579         return (dstat & (RUN|DEAD)) != RUN;
1580 }
1581
1582 /*
1583  * Check out that the interrupt we got was for us. We can't always know this
1584  * for sure with those Apple interfaces (well, we could on the recent ones but
1585  * that's not implemented yet), on the other hand, we don't have shared interrupts
1586  * so it's not really a problem
1587  */
1588 static int
1589 pmac_ide_dma_test_irq (ide_drive_t *drive)
1590 {
1591         ide_hwif_t *hwif = drive->hwif;
1592         pmac_ide_hwif_t *pmif =
1593                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1594         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1595         unsigned long status, timeout;
1596
1597         /* We have to things to deal with here:
1598          *
1599          * - The dbdma won't stop if the command was started
1600          * but completed with an error without transferring all
1601          * datas. This happens when bad blocks are met during
1602          * a multi-block transfer.
1603          *
1604          * - The dbdma fifo hasn't yet finished flushing to
1605          * to system memory when the disk interrupt occurs.
1606          *
1607          */
1608
1609         /* If ACTIVE is cleared, the STOP command have passed and
1610          * transfer is complete.
1611          */
1612         status = readl(&dma->status);
1613         if (!(status & ACTIVE))
1614                 return 1;
1615
1616         /* If dbdma didn't execute the STOP command yet, the
1617          * active bit is still set. We consider that we aren't
1618          * sharing interrupts (which is hopefully the case with
1619          * those controllers) and so we just try to flush the
1620          * channel for pending data in the fifo
1621          */
1622         udelay(1);
1623         writel((FLUSH << 16) | FLUSH, &dma->control);
1624         timeout = 0;
1625         for (;;) {
1626                 udelay(1);
1627                 status = readl(&dma->status);
1628                 if ((status & FLUSH) == 0)
1629                         break;
1630                 if (++timeout > 100) {
1631                         printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1632                         timeout flushing channel\n", hwif->index);
1633                         break;
1634                 }
1635         }
1636         return 1;
1637 }
1638
1639 static void pmac_ide_dma_host_set(ide_drive_t *drive, int on)
1640 {
1641 }
1642
1643 static void
1644 pmac_ide_dma_lost_irq (ide_drive_t *drive)
1645 {
1646         ide_hwif_t *hwif = drive->hwif;
1647         pmac_ide_hwif_t *pmif =
1648                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1649         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1650         unsigned long status = readl(&dma->status);
1651
1652         printk(KERN_ERR "ide-pmac lost interrupt, dma status: %lx\n", status);
1653 }
1654
1655 static const struct ide_dma_ops pmac_dma_ops = {
1656         .dma_host_set           = pmac_ide_dma_host_set,
1657         .dma_setup              = pmac_ide_dma_setup,
1658         .dma_start              = pmac_ide_dma_start,
1659         .dma_end                = pmac_ide_dma_end,
1660         .dma_test_irq           = pmac_ide_dma_test_irq,
1661         .dma_lost_irq           = pmac_ide_dma_lost_irq,
1662 };
1663
1664 /*
1665  * Allocate the data structures needed for using DMA with an interface
1666  * and fill the proper list of functions pointers
1667  */
1668 static int __devinit pmac_ide_init_dma(ide_hwif_t *hwif,
1669                                        const struct ide_port_info *d)
1670 {
1671         pmac_ide_hwif_t *pmif =
1672                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1673         struct pci_dev *dev = to_pci_dev(hwif->dev);
1674
1675         /* We won't need pci_dev if we switch to generic consistent
1676          * DMA routines ...
1677          */
1678         if (dev == NULL || pmif->dma_regs == 0)
1679                 return -ENODEV;
1680         /*
1681          * Allocate space for the DBDMA commands.
1682          * The +2 is +1 for the stop command and +1 to allow for
1683          * aligning the start address to a multiple of 16 bytes.
1684          */
1685         pmif->dma_table_cpu = pci_alloc_consistent(
1686                 dev,
1687                 (MAX_DCMDS + 2) * sizeof(struct dbdma_cmd),
1688                 &hwif->dmatable_dma);
1689         if (pmif->dma_table_cpu == NULL) {
1690                 printk(KERN_ERR "%s: unable to allocate DMA command list\n",
1691                        hwif->name);
1692                 return -ENOMEM;
1693         }
1694
1695         hwif->sg_max_nents = MAX_DCMDS;
1696
1697         return 0;
1698 }
1699
1700 module_init(pmac_ide_probe);
1701
1702 MODULE_LICENSE("GPL");