git.oblomov.eu Git - linux-2.6/blob - arch/powerpc/kernel/head_32.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *
   5  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   6  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   7  *  Adapted for Power Macintosh by Paul Mackerras.
   8  *  Low-level exception handlers and MMU support
   9  *  rewritten by Paul Mackerras.
  10  *    Copyright (C) 1996 Paul Mackerras.
  11  *  MPC8xx modifications Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  12  *  Amiga/APUS changes by Jesper Skov (jskov@cygnus.co.uk).
  13  *
  14  *  This file contains the low-level support and setup for the
  15  *  PowerPC platform, including trap and interrupt dispatch.
  16  *  (The PPC 8xx embedded CPUs use head_8xx.S instead.)
  17  *
  18  *  This program is free software; you can redistribute it and/or
  19  *  modify it under the terms of the GNU General Public License
  20  *  as published by the Free Software Foundation; either version
  21  *  2 of the License, or (at your option) any later version.
  22  *
  23  */
  24
  25 #include <linux/config.h>
  26 #include <asm/reg.h>
  27 #include <asm/page.h>
  28 #include <asm/mmu.h>
  29 #include <asm/pgtable.h>
  30 #include <asm/cputable.h>
  31 #include <asm/cache.h>
  32 #include <asm/thread_info.h>
  33 #include <asm/ppc_asm.h>
  34 #include <asm/asm-offsets.h>
  35
  36 #ifdef CONFIG_APUS
  37 #include <asm/amigappc.h>
  38 #endif
  39
  40 /* 601 only have IBAT; cr0.eq is set on 601 when using this macro */
  41 #define LOAD_BAT(n, reg, RA, RB)        \
  42         /* see the comment for clear_bats() -- Cort */ \
  43         li      RA,0;                   \
  44         mtspr   SPRN_IBAT##n##U,RA;     \
  45         mtspr   SPRN_DBAT##n##U,RA;     \
  46         lwz     RA,(n*16)+0(reg);       \
  47         lwz     RB,(n*16)+4(reg);       \
  48         mtspr   SPRN_IBAT##n##U,RA;     \
  49         mtspr   SPRN_IBAT##n##L,RB;     \
  50         beq     1f;                     \
  51         lwz     RA,(n*16)+8(reg);       \
  52         lwz     RB,(n*16)+12(reg);      \
  53         mtspr   SPRN_DBAT##n##U,RA;     \
  54         mtspr   SPRN_DBAT##n##L,RB;     \
  55 1:
  56
  57         .text
  58         .stabs  "arch/powerpc/kernel/",N_SO,0,0,0f
  59         .stabs  "head_32.S",N_SO,0,0,0f
  60 0:
  61         .globl  _stext
  62 _stext:
  63
  64 /*
  65  * _start is defined this way because the XCOFF loader in the OpenFirmware
  66  * on the powermac expects the entry point to be a procedure descriptor.
  67  */
  68         .text
  69         .globl  _start
  70 _start:
  71         /*
  72          * These are here for legacy reasons, the kernel used to
  73          * need to look like a coff function entry for the pmac
  74          * but we're always started by some kind of bootloader now.
  75          *  -- Cort
  76          */
  77         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  78         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  79         nop
  80
  81 /* PMAC
  82  * Enter here with the kernel text, data and bss loaded starting at
  83  * 0, running with virtual == physical mapping.
  84  * r5 points to the prom entry point (the client interface handler
  85  * address).  Address translation is turned on, with the prom
  86  * managing the hash table.  Interrupts are disabled.  The stack
  87  * pointer (r1) points to just below the end of the half-meg region
  88  * from 0x380000 - 0x400000, which is mapped in already.
  89  *
  90  * If we are booted from MacOS via BootX, we enter with the kernel
  91  * image loaded somewhere, and the following values in registers:
  92  *  r3: 'BooX' (0x426f6f58)
  93  *  r4: virtual address of boot_infos_t
  94  *  r5: 0
  95  *
  96  * APUS
  97  *   r3: 'APUS'
  98  *   r4: physical address of memory base
  99  *   Linux/m68k style BootInfo structure at &_end.
 100  *
 101  * PREP
 102  * This is jumped to on prep systems right after the kernel is relocated
 103  * to its proper place in memory by the boot loader.  The expected layout
 104  * of the regs is:
 105  *   r3: ptr to residual data
 106  *   r4: initrd_start or if no initrd then 0
 107  *   r5: initrd_end - unused if r4 is 0
 108  *   r6: Start of command line string
 109  *   r7: End of command line string
 110  *
 111  * This just gets a minimal mmu environment setup so we can call
 112  * start_here() to do the real work.
 113  * -- Cort
 114  */
 115
 116         .globl  __start
 117 __start:
 118 /*
 119  * We have to do any OF calls before we map ourselves to KERNELBASE,
 120  * because OF may have I/O devices mapped into that area
 121  * (particularly on CHRP).
 122  */
 123 #ifdef CONFIG_PPC_MULTIPLATFORM
 124         cmpwi   0,r5,0
 125         beq     1f
 126         bl      prom_init
 127         trap
 128 #endif
 129
 130 /*
 131  * Check for BootX signature when supporting PowerMac and branch to
 132  * appropriate trampoline if it's present
 133  */
 134 #ifdef CONFIG_PPC_PMAC
 135 1:      lis     r31,0x426f
 136         ori     r31,r31,0x6f58
 137         cmpw    0,r3,r31
 138         bne     1f
 139         bl      bootx_init
 140         trap
 141 #endif /* CONFIG_PPC_PMAC */
 142
 143 1:      mr      r31,r3                  /* save parameters */
 144         mr      r30,r4
 145         li      r24,0                   /* cpu # */
 146
 147 /*
 148  * early_init() does the early machine identification and does
 149  * the necessary low-level setup and clears the BSS
 150  *  -- Cort <cort@fsmlabs.com>
 151  */
 152         bl      early_init
 153
 154 #ifdef CONFIG_APUS
 155 /* On APUS the __va/__pa constants need to be set to the correct
 156  * values before continuing.
 157  */
 158         mr      r4,r30
 159         bl      fix_mem_constants
 160 #endif /* CONFIG_APUS */
 161
 162 /* Switch MMU off, clear BATs and flush TLB. At this point, r3 contains
 163  * the physical address we are running at, returned by early_init()
 164  */
 165         bl      mmu_off
 166 __after_mmu_off:
 167         bl      clear_bats
 168         bl      flush_tlbs
 169
 170         bl      initial_bats
 171 #if !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT)
 172         bl      setup_disp_bat
 173 #endif
 174
 175 /*
 176  * Call setup_cpu for CPU 0 and initialize 6xx Idle
 177  */
 178         bl      reloc_offset
 179         li      r24,0                   /* cpu# */
 180         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
 181 #ifdef CONFIG_6xx
 182         bl      reloc_offset
 183         bl      init_idle_6xx
 184 #endif /* CONFIG_6xx */
 185
 186
 187 #ifndef CONFIG_APUS
 188 /*
 189  * We need to run with _start at physical address 0.
 190  * On CHRP, we are loaded at 0x10000 since OF on CHRP uses
 191  * the exception vectors at 0 (and therefore this copy
 192  * overwrites OF's exception vectors with our own).
 193  * The MMU is off at this point.
 194  */
 195         bl      reloc_offset
 196         mr      r26,r3
 197         addis   r4,r3,KERNELBASE@h      /* current address of _start */
 198         cmpwi   0,r4,0                  /* are we already running at 0? */
 199         bne     relocate_kernel
 200 #endif /* CONFIG_APUS */
 201 /*
 202  * we now have the 1st 16M of ram mapped with the bats.
 203  * prep needs the mmu to be turned on here, but pmac already has it on.
 204  * this shouldn't bother the pmac since it just gets turned on again
 205  * as we jump to our code at KERNELBASE. -- Cort
 206  * Actually no, pmac doesn't have it on any more. BootX enters with MMU
 207  * off, and in other cases, we now turn it off before changing BATs above.
 208  */
 209 turn_on_mmu:
 210         mfmsr   r0
 211         ori     r0,r0,MSR_DR|MSR_IR
 212         mtspr   SPRN_SRR1,r0
 213         lis     r0,start_here@h
 214         ori     r0,r0,start_here@l
 215         mtspr   SPRN_SRR0,r0
 216         SYNC
 217         RFI                             /* enables MMU */
 218
 219 /*
 220  * We need __secondary_hold as a place to hold the other cpus on
 221  * an SMP machine, even when we are running a UP kernel.
 222  */
 223         . = 0xc0                        /* for prep bootloader */
 224         li      r3,1                    /* MTX only has 1 cpu */
 225         .globl  __secondary_hold
 226 __secondary_hold:
 227         /* tell the master we're here */
 228         stw     r3,__secondary_hold_acknowledge@l(0)
 229 #ifdef CONFIG_SMP
 230 100:    lwz     r4,0(0)
 231         /* wait until we're told to start */
 232         cmpw    0,r4,r3
 233         bne     100b
 234         /* our cpu # was at addr 0 - go */
 235         mr      r24,r3                  /* cpu # */
 236         b       __secondary_start
 237 #else
 238         b       .
 239 #endif /* CONFIG_SMP */
 240
 241         .globl  __secondary_hold_spinloop
 242 __secondary_hold_spinloop:
 243         .long   0
 244         .globl  __secondary_hold_acknowledge
 245 __secondary_hold_acknowledge:
 246         .long   -1
 247
 248 /*
 249  * Exception entry code.  This code runs with address translation
 250  * turned off, i.e. using physical addresses.
 251  * We assume sprg3 has the physical address of the current
 252  * task's thread_struct.
 253  */
 254 #define EXCEPTION_PROLOG        \
 255         mtspr   SPRN_SPRG0,r10; \
 256         mtspr   SPRN_SPRG1,r11; \
 257         mfcr    r10;            \
 258         EXCEPTION_PROLOG_1;     \
 259         EXCEPTION_PROLOG_2
 260
 261 #define EXCEPTION_PROLOG_1      \
 262         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 263         andi.   r11,r11,MSR_PR; \
 264         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 265         beq     1f;             \
 266         mfspr   r11,SPRN_SPRG3; \
 267         lwz     r11,THREAD_INFO-THREAD(r11);    \
 268         addi    r11,r11,THREAD_SIZE;    \
 269         tophys(r11,r11);        \
 270 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 271
 272
 273 #define EXCEPTION_PROLOG_2      \
 274         CLR_TOP32(r11);         \
 275         stw     r10,_CCR(r11);          /* save registers */ \
 276         stw     r12,GPR12(r11); \
 277         stw     r9,GPR9(r11);   \
 278         mfspr   r10,SPRN_SPRG0; \
 279         stw     r10,GPR10(r11); \
 280         mfspr   r12,SPRN_SPRG1; \
 281         stw     r12,GPR11(r11); \
 282         mflr    r10;            \
 283         stw     r10,_LINK(r11); \
 284         mfspr   r12,SPRN_SRR0;  \
 285         mfspr   r9,SPRN_SRR1;   \
 286         stw     r1,GPR1(r11);   \
 287         stw     r1,0(r11);      \
 288         tovirt(r1,r11);                 /* set new kernel sp */ \
 289         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 290         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 291         stw     r0,GPR0(r11);   \
 292         lis     r10,0x7265;             /* put exception frame marker */ \
 293         addi    r10,r10,0x6773; \
 294         stw     r10,8(r11);     \
 295         SAVE_4GPRS(3, r11);     \
 296         SAVE_2GPRS(7, r11)
 297
 298 /*
 299  * Note: code which follows this uses cr0.eq (set if from kernel),
 300  * r11, r12 (SRR0), and r9 (SRR1).
 301  *
 302  * Note2: once we have set r1 we are in a position to take exceptions
 303  * again, and we could thus set MSR:RI at that point.
 304  */
 305
 306 /*
 307  * Exception vectors.
 308  */
 309 #define EXCEPTION(n, label, hdlr, xfer)         \
 310         . = n;                                  \
 311 label:                                          \
 312         EXCEPTION_PROLOG;                       \
 313         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 314         xfer(n, hdlr)
 315
 316 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 317         li      r10,trap;                                       \
 318         stw     r10,_TRAP(r11);                                 \
 319         li      r10,MSR_KERNEL;                                 \
 320         copyee(r10, r9);                                        \
 321         bl      tfer;                                           \
 322 i##n:                                                           \
 323         .long   hdlr;                                           \
 324         .long   ret
 325
 326 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 327 #define NOCOPY(d, s)
 328
 329 #define EXC_XFER_STD(n, hdlr)           \
 330         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 331                           ret_from_except_full)
 332
 333 #define EXC_XFER_LITE(n, hdlr)          \
 334         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 335                           ret_from_except)
 336
 337 #define EXC_XFER_EE(n, hdlr)            \
 338         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 339                           ret_from_except_full)
 340
 341 #define EXC_XFER_EE_LITE(n, hdlr)       \
 342         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 343                           ret_from_except)
 344
 345 /* System reset */
 346 /* core99 pmac starts the seconary here by changing the vector, and
 347    putting it back to what it was (unknown_exception) when done.  */
 348 #if defined(CONFIG_GEMINI) && defined(CONFIG_SMP)
 349         . = 0x100
 350         b       __secondary_start_gemini
 351 #else
 352         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 353 #endif
 354
 355 /* Machine check */
 356 /*
 357  * On CHRP, this is complicated by the fact that we could get a
 358  * machine check inside RTAS, and we have no guarantee that certain
 359  * critical registers will have the values we expect.  The set of
 360  * registers that might have bad values includes all the GPRs
 361  * and all the BATs.  We indicate that we are in RTAS by putting
 362  * a non-zero value, the address of the exception frame to use,
 363  * in SPRG2.  The machine check handler checks SPRG2 and uses its
 364  * value if it is non-zero.  If we ever needed to free up SPRG2,
 365  * we could use a field in the thread_info or thread_struct instead.
 366  * (Other exception handlers assume that r1 is a valid kernel stack
 367  * pointer when we take an exception from supervisor mode.)
 368  *      -- paulus.
 369  */
 370         . = 0x200
 371         mtspr   SPRN_SPRG0,r10
 372         mtspr   SPRN_SPRG1,r11
 373         mfcr    r10
 374 #ifdef CONFIG_PPC_CHRP
 375         mfspr   r11,SPRN_SPRG2
 376         cmpwi   0,r11,0
 377         bne     7f
 378 #endif /* CONFIG_PPC_CHRP */
 379         EXCEPTION_PROLOG_1
 380 7:      EXCEPTION_PROLOG_2
 381         addi    r3,r1,STACK_FRAME_OVERHEAD
 382 #ifdef CONFIG_PPC_CHRP
 383         mfspr   r4,SPRN_SPRG2
 384         cmpwi   cr1,r4,0
 385         bne     cr1,1f
 386 #endif
 387         EXC_XFER_STD(0x200, machine_check_exception)
 388 #ifdef CONFIG_PPC_CHRP
 389 1:      b       machine_check_in_rtas
 390 #endif
 391
 392 /* Data access exception. */
 393         . = 0x300
 394 DataAccess:
 395         EXCEPTION_PROLOG
 396         mfspr   r10,SPRN_DSISR
 397         andis.  r0,r10,0xa470           /* weird error? */
 398         bne     1f                      /* if not, try to put a PTE */
 399         mfspr   r4,SPRN_DAR             /* into the hash table */
 400         rlwinm  r3,r10,32-15,21,21      /* DSISR_STORE -> _PAGE_RW */
 401         bl      hash_page
 402 1:      stw     r10,_DSISR(r11)
 403         mr      r5,r10
 404         mfspr   r4,SPRN_DAR
 405         EXC_XFER_EE_LITE(0x300, handle_page_fault)
 406
 407
 408 /* Instruction access exception. */
 409         . = 0x400
 410 InstructionAccess:
 411         EXCEPTION_PROLOG
 412         andis.  r0,r9,0x4000            /* no pte found? */
 413         beq     1f                      /* if so, try to put a PTE */
 414         li      r3,0                    /* into the hash table */
 415         mr      r4,r12                  /* SRR0 is fault address */
 416         bl      hash_page
 417 1:      mr      r4,r12
 418         mr      r5,r9
 419         EXC_XFER_EE_LITE(0x400, handle_page_fault)
 420
 421 /* External interrupt */
 422         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 423
 424 /* Alignment exception */
 425         . = 0x600
 426 Alignment:
 427         EXCEPTION_PROLOG
 428         mfspr   r4,SPRN_DAR
 429         stw     r4,_DAR(r11)
 430         mfspr   r5,SPRN_DSISR
 431         stw     r5,_DSISR(r11)
 432         addi    r3,r1,STACK_FRAME_OVERHEAD
 433         EXC_XFER_EE(0x600, alignment_exception)
 434
 435 /* Program check exception */
 436         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 437
 438 /* Floating-point unavailable */
 439         . = 0x800
 440 FPUnavailable:
 441         EXCEPTION_PROLOG
 442         bne     load_up_fpu             /* if from user, just load it up */
 443         addi    r3,r1,STACK_FRAME_OVERHEAD
 444         EXC_XFER_EE_LITE(0x800, kernel_fp_unavailable_exception)
 445
 446 /* Decrementer */
 447         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 448
 449         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 450         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 451
 452 /* System call */
 453         . = 0xc00
 454 SystemCall:
 455         EXCEPTION_PROLOG
 456         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 457
 458 /* Single step - not used on 601 */
 459         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 460         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 461
 462 /*
 463  * The Altivec unavailable trap is at 0x0f20.  Foo.
 464  * We effectively remap it to 0x3000.
 465  * We include an altivec unavailable exception vector even if
 466  * not configured for Altivec, so that you can't panic a
 467  * non-altivec kernel running on a machine with altivec just
 468  * by executing an altivec instruction.
 469  */
 470         . = 0xf00
 471         b       PerformanceMonitor
 472
 473         . = 0xf20
 474         b       AltiVecUnavailable
 475
 476 /*
 477  * Handle TLB miss for instruction on 603/603e.
 478  * Note: we get an alternate set of r0 - r3 to use automatically.
 479  */
 480         . = 0x1000
 481 InstructionTLBMiss:
 482 /*
 483  * r0:  stored ctr
 484  * r1:  linux style pte ( later becomes ppc hardware pte )
 485  * r2:  ptr to linux-style pte
 486  * r3:  scratch
 487  */
 488         mfctr   r0
 489         /* Get PTE (linux-style) and check access */
 490         mfspr   r3,SPRN_IMISS
 491         lis     r1,KERNELBASE@h         /* check if kernel address */
 492         cmplw   0,r3,r1
 493         mfspr   r2,SPRN_SPRG3
 494         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
 495         lwz     r2,PGDIR(r2)
 496         blt+    112f
 497         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 498         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 499         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 500         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 501 112:    tophys(r2,r2)
 502         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 503         lwz     r2,0(r2)                /* get pmd entry */
 504         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 505         beq-    InstructionAddressInvalid       /* return if no mapping */
 506         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 507         lwz     r3,0(r2)                /* get linux-style pte */
 508         andc.   r1,r1,r3                /* check access & ~permission */
 509         bne-    InstructionAddressInvalid /* return if access not permitted */
 510         ori     r3,r3,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
 511         /*
 512          * NOTE! We are assuming this is not an SMP system, otherwise
 513          * we would need to update the pte atomically with lwarx/stwcx.
 514          */
 515         stw     r3,0(r2)                /* update PTE (accessed bit) */
 516         /* Convert linux-style PTE to low word of PPC-style PTE */
 517         rlwinm  r1,r3,32-10,31,31       /* _PAGE_RW -> PP lsb */
 518         rlwinm  r2,r3,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
 519         and     r1,r1,r2                /* writable if _RW and _DIRTY */
 520         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 521         rlwimi  r3,r3,32-1,31,31        /* _PAGE_USER -> PP lsb */
 522         ori     r1,r1,0xe14             /* clear out reserved bits and M */
 523         andc    r1,r3,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
 524         mtspr   SPRN_RPA,r1
 525         mfspr   r3,SPRN_IMISS
 526         tlbli   r3
 527         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 528         mtcrf   0x80,r3
 529         rfi
 530 InstructionAddressInvalid:
 531         mfspr   r3,SPRN_SRR1
 532         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 533
 534         addis   r1,r1,0x2000
 535         mtspr   SPRN_DSISR,r1   /* (shouldn't be needed) */
 536         mtctr   r0              /* Restore CTR */
 537         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 538         or      r2,r2,r1
 539         mtspr   SPRN_SRR1,r2
 540         mfspr   r1,SPRN_IMISS   /* Get failing address */
 541         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 542         rlwimi  r2,r2,1,30,30   /* change 1 -> 3 */
 543         xor     r1,r1,r2
 544         mtspr   SPRN_DAR,r1     /* Set fault address */
 545         mfmsr   r0              /* Restore "normal" registers */
 546         xoris   r0,r0,MSR_TGPR>>16
 547         mtcrf   0x80,r3         /* Restore CR0 */
 548         mtmsr   r0
 549         b       InstructionAccess
 550
 551 /*
 552  * Handle TLB miss for DATA Load operation on 603/603e
 553  */
 554         . = 0x1100
 555 DataLoadTLBMiss:
 556 /*
 557  * r0:  stored ctr
 558  * r1:  linux style pte ( later becomes ppc hardware pte )
 559  * r2:  ptr to linux-style pte
 560  * r3:  scratch
 561  */
 562         mfctr   r0
 563         /* Get PTE (linux-style) and check access */
 564         mfspr   r3,SPRN_DMISS
 565         lis     r1,KERNELBASE@h         /* check if kernel address */
 566         cmplw   0,r3,r1
 567         mfspr   r2,SPRN_SPRG3
 568         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
 569         lwz     r2,PGDIR(r2)
 570         blt+    112f
 571         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 572         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 573         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 574         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 575 112:    tophys(r2,r2)
 576         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 577         lwz     r2,0(r2)                /* get pmd entry */
 578         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 579         beq-    DataAddressInvalid      /* return if no mapping */
 580         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 581         lwz     r3,0(r2)                /* get linux-style pte */
 582         andc.   r1,r1,r3                /* check access & ~permission */
 583         bne-    DataAddressInvalid      /* return if access not permitted */
 584         ori     r3,r3,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
 585         /*
 586          * NOTE! We are assuming this is not an SMP system, otherwise
 587          * we would need to update the pte atomically with lwarx/stwcx.
 588          */
 589         stw     r3,0(r2)                /* update PTE (accessed bit) */
 590         /* Convert linux-style PTE to low word of PPC-style PTE */
 591         rlwinm  r1,r3,32-10,31,31       /* _PAGE_RW -> PP lsb */
 592         rlwinm  r2,r3,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
 593         and     r1,r1,r2                /* writable if _RW and _DIRTY */
 594         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 595         rlwimi  r3,r3,32-1,31,31        /* _PAGE_USER -> PP lsb */
 596         ori     r1,r1,0xe14             /* clear out reserved bits and M */
 597         andc    r1,r3,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
 598         mtspr   SPRN_RPA,r1
 599         mfspr   r3,SPRN_DMISS
 600         tlbld   r3
 601         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 602         mtcrf   0x80,r3
 603         rfi
 604 DataAddressInvalid:
 605         mfspr   r3,SPRN_SRR1
 606         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 607         addis   r1,r1,0x2000
 608         mtspr   SPRN_DSISR,r1
 609         mtctr   r0              /* Restore CTR */
 610         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 611         mtspr   SPRN_SRR1,r2
 612         mfspr   r1,SPRN_DMISS   /* Get failing address */
 613         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 614         beq     20f             /* Jump if big endian */
 615         xori    r1,r1,3
 616 20:     mtspr   SPRN_DAR,r1     /* Set fault address */
 617         mfmsr   r0              /* Restore "normal" registers */
 618         xoris   r0,r0,MSR_TGPR>>16
 619         mtcrf   0x80,r3         /* Restore CR0 */
 620         mtmsr   r0
 621         b       DataAccess
 622
 623 /*
 624  * Handle TLB miss for DATA Store on 603/603e
 625  */
 626         . = 0x1200
 627 DataStoreTLBMiss:
 628 /*
 629  * r0:  stored ctr
 630  * r1:  linux style pte ( later becomes ppc hardware pte )
 631  * r2:  ptr to linux-style pte
 632  * r3:  scratch
 633  */
 634         mfctr   r0
 635         /* Get PTE (linux-style) and check access */
 636         mfspr   r3,SPRN_DMISS
 637         lis     r1,KERNELBASE@h         /* check if kernel address */
 638         cmplw   0,r3,r1
 639         mfspr   r2,SPRN_SPRG3
 640         li      r1,_PAGE_RW|_PAGE_USER|_PAGE_PRESENT /* access flags */
 641         lwz     r2,PGDIR(r2)
 642         blt+    112f
 643         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 644         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 645         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 646         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 647 112:    tophys(r2,r2)
 648         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 649         lwz     r2,0(r2)                /* get pmd entry */
 650         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 651         beq-    DataAddressInvalid      /* return if no mapping */
 652         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 653         lwz     r3,0(r2)                /* get linux-style pte */
 654         andc.   r1,r1,r3                /* check access & ~permission */
 655         bne-    DataAddressInvalid      /* return if access not permitted */
 656         ori     r3,r3,_PAGE_ACCESSED|_PAGE_DIRTY
 657         /*
 658          * NOTE! We are assuming this is not an SMP system, otherwise
 659          * we would need to update the pte atomically with lwarx/stwcx.
 660          */
 661         stw     r3,0(r2)                /* update PTE (accessed/dirty bits) */
 662         /* Convert linux-style PTE to low word of PPC-style PTE */
 663         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 664         li      r1,0xe15                /* clear out reserved bits and M */
 665         andc    r1,r3,r1                /* PP = user? 2: 0 */
 666         mtspr   SPRN_RPA,r1
 667         mfspr   r3,SPRN_DMISS
 668         tlbld   r3
 669         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 670         mtcrf   0x80,r3
 671         rfi
 672
 673 #ifndef CONFIG_ALTIVEC
 674 #define altivec_assist_exception        unknown_exception
 675 #endif
 676
 677         EXCEPTION(0x1300, Trap_13, instruction_breakpoint_exception, EXC_XFER_EE)
 678         EXCEPTION(0x1400, SMI, SMIException, EXC_XFER_EE)
 679         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 680         EXCEPTION(0x1600, Trap_16, altivec_assist_exception, EXC_XFER_EE)
 681         EXCEPTION(0x1700, Trap_17, TAUException, EXC_XFER_STD)
 682         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 683         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 684         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 685         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 686         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 687         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 688         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 689         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 690         EXCEPTION(0x2000, RunMode, RunModeException, EXC_XFER_EE)
 691         EXCEPTION(0x2100, Trap_21, unknown_exception, EXC_XFER_EE)
 692         EXCEPTION(0x2200, Trap_22, unknown_exception, EXC_XFER_EE)
 693         EXCEPTION(0x2300, Trap_23, unknown_exception, EXC_XFER_EE)
 694         EXCEPTION(0x2400, Trap_24, unknown_exception, EXC_XFER_EE)
 695         EXCEPTION(0x2500, Trap_25, unknown_exception, EXC_XFER_EE)
 696         EXCEPTION(0x2600, Trap_26, unknown_exception, EXC_XFER_EE)
 697         EXCEPTION(0x2700, Trap_27, unknown_exception, EXC_XFER_EE)
 698         EXCEPTION(0x2800, Trap_28, unknown_exception, EXC_XFER_EE)
 699         EXCEPTION(0x2900, Trap_29, unknown_exception, EXC_XFER_EE)
 700         EXCEPTION(0x2a00, Trap_2a, unknown_exception, EXC_XFER_EE)
 701         EXCEPTION(0x2b00, Trap_2b, unknown_exception, EXC_XFER_EE)
 702         EXCEPTION(0x2c00, Trap_2c, unknown_exception, EXC_XFER_EE)
 703         EXCEPTION(0x2d00, Trap_2d, unknown_exception, EXC_XFER_EE)
 704         EXCEPTION(0x2e00, Trap_2e, unknown_exception, EXC_XFER_EE)
 705         EXCEPTION(0x2f00, MOLTrampoline, unknown_exception, EXC_XFER_EE_LITE)
 706
 707         .globl mol_trampoline
 708         .set mol_trampoline, i0x2f00
 709
 710         . = 0x3000
 711
 712 AltiVecUnavailable:
 713         EXCEPTION_PROLOG
 714 #ifdef CONFIG_ALTIVEC
 715         bne     load_up_altivec         /* if from user, just load it up */
 716 #endif /* CONFIG_ALTIVEC */
 717         addi    r3,r1,STACK_FRAME_OVERHEAD
 718         EXC_XFER_EE_LITE(0xf20, altivec_unavailable_exception)
 719
 720 PerformanceMonitor:
 721         EXCEPTION_PROLOG
 722         addi    r3,r1,STACK_FRAME_OVERHEAD
 723         EXC_XFER_STD(0xf00, performance_monitor_exception)
 724
 725 #ifdef CONFIG_ALTIVEC
 726 /* Note that the AltiVec support is closely modeled after the FP
 727  * support.  Changes to one are likely to be applicable to the
 728  * other!  */
 729 load_up_altivec:
 730 /*
 731  * Disable AltiVec for the task which had AltiVec previously,
 732  * and save its AltiVec registers in its thread_struct.
 733  * Enables AltiVec for use in the kernel on return.
 734  * On SMP we know the AltiVec units are free, since we give it up every
 735  * switch.  -- Kumar
 736  */
 737         mfmsr   r5
 738         oris    r5,r5,MSR_VEC@h
 739         MTMSRD(r5)                      /* enable use of AltiVec now */
 740         isync
 741 /*
 742  * For SMP, we don't do lazy AltiVec switching because it just gets too
 743  * horrendously complex, especially when a task switches from one CPU
 744  * to another.  Instead we call giveup_altivec in switch_to.
 745  */
 746 #ifndef CONFIG_SMP
 747         tophys(r6,0)
 748         addis   r3,r6,last_task_used_altivec@ha
 749         lwz     r4,last_task_used_altivec@l(r3)
 750         cmpwi   0,r4,0
 751         beq     1f
 752         add     r4,r4,r6
 753         addi    r4,r4,THREAD    /* want THREAD of last_task_used_altivec */
 754         SAVE_32VRS(0,r10,r4)
 755         mfvscr  vr0
 756         li      r10,THREAD_VSCR
 757         stvx    vr0,r10,r4
 758         lwz     r5,PT_REGS(r4)
 759         add     r5,r5,r6
 760         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 761         lis     r10,MSR_VEC@h
 762         andc    r4,r4,r10       /* disable altivec for previous task */
 763         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 764 1:
 765 #endif /* CONFIG_SMP */
 766         /* enable use of AltiVec after return */
 767         oris    r9,r9,MSR_VEC@h
 768         mfspr   r5,SPRN_SPRG3           /* current task's THREAD (phys) */
 769         li      r4,1
 770         li      r10,THREAD_VSCR
 771         stw     r4,THREAD_USED_VR(r5)
 772         lvx     vr0,r10,r5
 773         mtvscr  vr0
 774         REST_32VRS(0,r10,r5)
 775 #ifndef CONFIG_SMP
 776         subi    r4,r5,THREAD
 777         sub     r4,r4,r6
 778         stw     r4,last_task_used_altivec@l(r3)
 779 #endif /* CONFIG_SMP */
 780         /* restore registers and return */
 781         /* we haven't used ctr or xer or lr */
 782         b       fast_exception_return
 783
 784 /*
 785  * AltiVec unavailable trap from kernel - print a message, but let
 786  * the task use AltiVec in the kernel until it returns to user mode.
 787  */
 788 KernelAltiVec:
 789         lwz     r3,_MSR(r1)
 790         oris    r3,r3,MSR_VEC@h
 791         stw     r3,_MSR(r1)     /* enable use of AltiVec after return */
 792         lis     r3,87f@h
 793         ori     r3,r3,87f@l
 794         mr      r4,r2           /* current */
 795         lwz     r5,_NIP(r1)
 796         bl      printk
 797         b       ret_from_except
 798 87:     .string "AltiVec used in kernel  (task=%p, pc=%x)  \n"
 799         .align  4,0
 800
 801 /*
 802  * giveup_altivec(tsk)
 803  * Disable AltiVec for the task given as the argument,
 804  * and save the AltiVec registers in its thread_struct.
 805  * Enables AltiVec for use in the kernel on return.
 806  */
 807
 808         .globl  giveup_altivec
 809 giveup_altivec:
 810         mfmsr   r5
 811         oris    r5,r5,MSR_VEC@h
 812         SYNC
 813         MTMSRD(r5)                      /* enable use of AltiVec now */
 814         isync
 815         cmpwi   0,r3,0
 816         beqlr-                          /* if no previous owner, done */
 817         addi    r3,r3,THREAD            /* want THREAD of task */
 818         lwz     r5,PT_REGS(r3)
 819         cmpwi   0,r5,0
 820         SAVE_32VRS(0, r4, r3)
 821         mfvscr  vr0
 822         li      r4,THREAD_VSCR
 823         stvx    vr0,r4,r3
 824         beq     1f
 825         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 826         lis     r3,MSR_VEC@h
 827         andc    r4,r4,r3                /* disable AltiVec for previous task */
 828         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 829 1:
 830 #ifndef CONFIG_SMP
 831         li      r5,0
 832         lis     r4,last_task_used_altivec@ha
 833         stw     r5,last_task_used_altivec@l(r4)
 834 #endif /* CONFIG_SMP */
 835         blr
 836 #endif /* CONFIG_ALTIVEC */
 837
 838 /*
 839  * This code is jumped to from the startup code to copy
 840  * the kernel image to physical address 0.
 841  */
 842 relocate_kernel:
 843         addis   r9,r26,klimit@ha        /* fetch klimit */
 844         lwz     r25,klimit@l(r9)
 845         addis   r25,r25,-KERNELBASE@h
 846         li      r3,0                    /* Destination base address */
 847         li      r6,0                    /* Destination offset */
 848         li      r5,0x4000               /* # bytes of memory to copy */
 849         bl      copy_and_flush          /* copy the first 0x4000 bytes */
 850         addi    r0,r3,4f@l              /* jump to the address of 4f */
 851         mtctr   r0                      /* in copy and do the rest. */
 852         bctr                            /* jump to the copy */
 853 4:      mr      r5,r25
 854         bl      copy_and_flush          /* copy the rest */
 855         b       turn_on_mmu
 856
 857 /*
 858  * Copy routine used to copy the kernel to start at physical address 0
 859  * and flush and invalidate the caches as needed.
 860  * r3 = dest addr, r4 = source addr, r5 = copy limit, r6 = start offset
 861  * on exit, r3, r4, r5 are unchanged, r6 is updated to be >= r5.
 862  */
 863 _GLOBAL(copy_and_flush)
 864         addi    r5,r5,-4
 865         addi    r6,r6,-4
 866 4:      li      r0,L1_CACHE_BYTES/4
 867         mtctr   r0
 868 3:      addi    r6,r6,4                 /* copy a cache line */
 869         lwzx    r0,r6,r4
 870         stwx    r0,r6,r3
 871         bdnz    3b
 872         dcbst   r6,r3                   /* write it to memory */
 873         sync
 874         icbi    r6,r3                   /* flush the icache line */
 875         cmplw   0,r6,r5
 876         blt     4b
 877         sync                            /* additional sync needed on g4 */
 878         isync
 879         addi    r5,r5,4
 880         addi    r6,r6,4
 881         blr
 882
 883 #ifdef CONFIG_APUS
 884 /*
 885  * On APUS the physical base address of the kernel is not known at compile
 886  * time, which means the __pa/__va constants used are incorrect. In the
 887  * __init section is recorded the virtual addresses of instructions using
 888  * these constants, so all that has to be done is fix these before
 889  * continuing the kernel boot.
 890  *
 891  * r4 = The physical address of the kernel base.
 892  */
 893 fix_mem_constants:
 894         mr      r10,r4
 895         addis   r10,r10,-KERNELBASE@h    /* virt_to_phys constant */
 896         neg     r11,r10                  /* phys_to_virt constant */
 897
 898         lis     r12,__vtop_table_begin@h
 899         ori     r12,r12,__vtop_table_begin@l
 900         add     r12,r12,r10              /* table begin phys address */
 901         lis     r13,__vtop_table_end@h
 902         ori     r13,r13,__vtop_table_end@l
 903         add     r13,r13,r10              /* table end phys address */
 904         subi    r12,r12,4
 905         subi    r13,r13,4
 906 1:      lwzu    r14,4(r12)               /* virt address of instruction */
 907         add     r14,r14,r10              /* phys address of instruction */
 908         lwz     r15,0(r14)               /* instruction, now insert top */
 909         rlwimi  r15,r10,16,16,31         /* half of vp const in low half */
 910         stw     r15,0(r14)               /* of instruction and restore. */
 911         dcbst   r0,r14                   /* write it to memory */
 912         sync
 913         icbi    r0,r14                   /* flush the icache line */
 914         cmpw    r12,r13
 915         bne     1b
 916         sync                            /* additional sync needed on g4 */
 917         isync
 918
 919 /*
 920  * Map the memory where the exception handlers will
 921  * be copied to when hash constants have been patched.
 922  */
 923 #ifdef CONFIG_APUS_FAST_EXCEPT
 924         lis     r8,0xfff0
 925 #else
 926         lis     r8,0
 927 #endif
 928         ori     r8,r8,0x2               /* 128KB, supervisor */
 929         mtspr   SPRN_DBAT3U,r8
 930         mtspr   SPRN_DBAT3L,r8
 931
 932         lis     r12,__ptov_table_begin@h
 933         ori     r12,r12,__ptov_table_begin@l
 934         add     r12,r12,r10              /* table begin phys address */
 935         lis     r13,__ptov_table_end@h
 936         ori     r13,r13,__ptov_table_end@l
 937         add     r13,r13,r10              /* table end phys address */
 938         subi    r12,r12,4
 939         subi    r13,r13,4
 940 1:      lwzu    r14,4(r12)               /* virt address of instruction */
 941         add     r14,r14,r10              /* phys address of instruction */
 942         lwz     r15,0(r14)               /* instruction, now insert top */
 943         rlwimi  r15,r11,16,16,31         /* half of pv const in low half*/
 944         stw     r15,0(r14)               /* of instruction and restore. */
 945         dcbst   r0,r14                   /* write it to memory */
 946         sync
 947         icbi    r0,r14                   /* flush the icache line */
 948         cmpw    r12,r13
 949         bne     1b
 950
 951         sync                            /* additional sync needed on g4 */
 952         isync                           /* No speculative loading until now */
 953         blr
 954
 955 /***********************************************************************
 956  *  Please note that on APUS the exception handlers are located at the
 957  *  physical address 0xfff0000. For this reason, the exception handlers
 958  *  cannot use relative branches to access the code below.
 959  ***********************************************************************/
 960 #endif /* CONFIG_APUS */
 961
 962 #ifdef CONFIG_SMP
 963 #ifdef CONFIG_GEMINI
 964         .globl  __secondary_start_gemini
 965 __secondary_start_gemini:
 966         mfspr   r4,SPRN_HID0
 967         ori     r4,r4,HID0_ICFI
 968         li      r3,0
 969         ori     r3,r3,HID0_ICE
 970         andc    r4,r4,r3
 971         mtspr   SPRN_HID0,r4
 972         sync
 973         b       __secondary_start
 974 #endif /* CONFIG_GEMINI */
 975
 976         .globl  __secondary_start_pmac_0
 977 __secondary_start_pmac_0:
 978         /* NB the entries for cpus 0, 1, 2 must each occupy 8 bytes. */
 979         li      r24,0
 980         b       1f
 981         li      r24,1
 982         b       1f
 983         li      r24,2
 984         b       1f
 985         li      r24,3
 986 1:
 987         /* on powersurge, we come in here with IR=0 and DR=1, and DBAT 0
 988            set to map the 0xf0000000 - 0xffffffff region */
 989         mfmsr   r0
 990         rlwinm  r0,r0,0,28,26           /* clear DR (0x10) */
 991         SYNC
 992         mtmsr   r0
 993         isync
 994
 995         .globl  __secondary_start
 996 __secondary_start:
 997         /* Copy some CPU settings from CPU 0 */
 998         bl      __restore_cpu_setup
 999
1000         lis     r3,-KERNELBASE@h
1001         mr      r4,r24
1002         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
1003 #ifdef CONFIG_6xx
1004         lis     r3,-KERNELBASE@h
1005         bl      init_idle_6xx
1006 #endif /* CONFIG_6xx */
1007
1008         /* get current_thread_info and current */
1009         lis     r1,secondary_ti@ha
1010         tophys(r1,r1)
1011         lwz     r1,secondary_ti@l(r1)
1012         tophys(r2,r1)
1013         lwz     r2,TI_TASK(r2)
1014
1015         /* stack */
1016         addi    r1,r1,THREAD_SIZE-STACK_FRAME_OVERHEAD
1017         li      r0,0
1018         tophys(r3,r1)
1019         stw     r0,0(r3)
1020
1021         /* load up the MMU */
1022         bl      load_up_mmu
1023
1024         /* ptr to phys current thread */
1025         tophys(r4,r2)
1026         addi    r4,r4,THREAD    /* phys address of our thread_struct */
1027         CLR_TOP32(r4)
1028         mtspr   SPRN_SPRG3,r4
1029         li      r3,0
1030         mtspr   SPRN_SPRG2,r3   /* 0 => not in RTAS */
1031
1032         /* enable MMU and jump to start_secondary */
1033         li      r4,MSR_KERNEL
1034         FIX_SRR1(r4,r5)
1035         lis     r3,start_secondary@h
1036         ori     r3,r3,start_secondary@l
1037         mtspr   SPRN_SRR0,r3
1038         mtspr   SPRN_SRR1,r4
1039         SYNC
1040         RFI
1041 #endif /* CONFIG_SMP */
1042
1043 /*
1044  * Those generic dummy functions are kept for CPUs not
1045  * included in CONFIG_6xx
1046  */
1047 #if !defined(CONFIG_6xx)
1048 _GLOBAL(__save_cpu_setup)
1049         blr
1050 _GLOBAL(__restore_cpu_setup)
1051         blr
1052 #endif /* !defined(CONFIG_6xx) */
1053
1054
1055 /*
1056  * Load stuff into the MMU.  Intended to be called with
1057  * IR=0 and DR=0.
1058  */
1059 load_up_mmu:
1060         sync                    /* Force all PTE updates to finish */
1061         isync
1062         tlbia                   /* Clear all TLB entries */
1063         sync                    /* wait for tlbia/tlbie to finish */
1064         TLBSYNC                 /* ... on all CPUs */
1065         /* Load the SDR1 register (hash table base & size) */
1066         lis     r6,_SDR1@ha
1067         tophys(r6,r6)
1068         lwz     r6,_SDR1@l(r6)
1069         mtspr   SPRN_SDR1,r6
1070         li      r0,16           /* load up segment register values */
1071         mtctr   r0              /* for context 0 */
1072         lis     r3,0x2000       /* Ku = 1, VSID = 0 */
1073         li      r4,0
1074 3:      mtsrin  r3,r4
1075         addi    r3,r3,0x111     /* increment VSID */
1076         addis   r4,r4,0x1000    /* address of next segment */
1077         bdnz    3b
1078
1079 /* Load the BAT registers with the values set up by MMU_init.
1080    MMU_init takes care of whether we're on a 601 or not. */
1081         mfpvr   r3
1082         srwi    r3,r3,16
1083         cmpwi   r3,1
1084         lis     r3,BATS@ha
1085         addi    r3,r3,BATS@l
1086         tophys(r3,r3)
1087         LOAD_BAT(0,r3,r4,r5)
1088         LOAD_BAT(1,r3,r4,r5)
1089         LOAD_BAT(2,r3,r4,r5)
1090         LOAD_BAT(3,r3,r4,r5)
1091
1092         blr
1093
1094 /*
1095  * This is where the main kernel code starts.
1096  */
1097 start_here:
1098         /* ptr to current */
1099         lis     r2,init_task@h
1100         ori     r2,r2,init_task@l
1101         /* Set up for using our exception vectors */
1102         /* ptr to phys current thread */
1103         tophys(r4,r2)
1104         addi    r4,r4,THREAD    /* init task's THREAD */
1105         CLR_TOP32(r4)
1106         mtspr   SPRN_SPRG3,r4
1107         li      r3,0
1108         mtspr   SPRN_SPRG2,r3   /* 0 => not in RTAS */
1109
1110         /* stack */
1111         lis     r1,init_thread_union@ha
1112         addi    r1,r1,init_thread_union@l
1113         li      r0,0
1114         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
1115 /*
1116  * Do early platform-specific initialization,
1117  * and set up the MMU.
1118  */
1119         mr      r3,r31
1120         mr      r4,r30
1121         bl      machine_init
1122         bl      __save_cpu_setup
1123         bl      MMU_init
1124
1125 #ifdef CONFIG_APUS
1126         /* Copy exception code to exception vector base on APUS. */
1127         lis     r4,KERNELBASE@h
1128 #ifdef CONFIG_APUS_FAST_EXCEPT
1129         lis     r3,0xfff0               /* Copy to 0xfff00000 */
1130 #else
1131         lis     r3,0                    /* Copy to 0x00000000 */
1132 #endif
1133         li      r5,0x4000               /* # bytes of memory to copy */
1134         li      r6,0
1135         bl      copy_and_flush          /* copy the first 0x4000 bytes */
1136 #endif  /* CONFIG_APUS */
1137
1138 /*
1139  * Go back to running unmapped so we can load up new values
1140  * for SDR1 (hash table pointer) and the segment registers
1141  * and change to using our exception vectors.
1142  */
1143         lis     r4,2f@h
1144         ori     r4,r4,2f@l
1145         tophys(r4,r4)
1146         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
1147         FIX_SRR1(r3,r5)
1148         mtspr   SPRN_SRR0,r4
1149         mtspr   SPRN_SRR1,r3
1150         SYNC
1151         RFI
1152 /* Load up the kernel context */
1153 2:      bl      load_up_mmu
1154
1155 #ifdef CONFIG_BDI_SWITCH
1156         /* Add helper information for the Abatron bdiGDB debugger.
1157          * We do this here because we know the mmu is disabled, and
1158          * will be enabled for real in just a few instructions.
1159          */
1160         lis     r5, abatron_pteptrs@h
1161         ori     r5, r5, abatron_pteptrs@l
1162         stw     r5, 0xf0(r0)    /* This much match your Abatron config */
1163         lis     r6, swapper_pg_dir@h
1164         ori     r6, r6, swapper_pg_dir@l
1165         tophys(r5, r5)
1166         stw     r6, 0(r5)
1167 #endif /* CONFIG_BDI_SWITCH */
1168
1169 /* Now turn on the MMU for real! */
1170         li      r4,MSR_KERNEL
1171         FIX_SRR1(r4,r5)
1172         lis     r3,start_kernel@h
1173         ori     r3,r3,start_kernel@l
1174         mtspr   SPRN_SRR0,r3
1175         mtspr   SPRN_SRR1,r4
1176         SYNC
1177         RFI
1178
1179 /*
1180  * Set up the segment registers for a new context.
1181  */
1182 _GLOBAL(set_context)
1183         mulli   r3,r3,897       /* multiply context by skew factor */
1184         rlwinm  r3,r3,4,8,27    /* VSID = (context & 0xfffff) << 4 */
1185         addis   r3,r3,0x6000    /* Set Ks, Ku bits */
1186         li      r0,NUM_USER_SEGMENTS
1187         mtctr   r0
1188
1189 #ifdef CONFIG_BDI_SWITCH
1190         /* Context switch the PTE pointer for the Abatron BDI2000.
1191          * The PGDIR is passed as second argument.
1192          */
1193         lis     r5, KERNELBASE@h
1194         lwz     r5, 0xf0(r5)
1195         stw     r4, 0x4(r5)
1196 #endif
1197         li      r4,0
1198         isync
1199 3:
1200         mtsrin  r3,r4
1201         addi    r3,r3,0x111     /* next VSID */
1202         rlwinm  r3,r3,0,8,3     /* clear out any overflow from VSID field */
1203         addis   r4,r4,0x1000    /* address of next segment */
1204         bdnz    3b
1205         sync
1206         isync
1207         blr
1208
1209 /*
1210  * An undocumented "feature" of 604e requires that the v bit
1211  * be cleared before changing BAT values.
1212  *
1213  * Also, newer IBM firmware does not clear bat3 and 4 so
1214  * this makes sure it's done.
1215  *  -- Cort
1216  */
1217 clear_bats:
1218         li      r10,0
1219         mfspr   r9,SPRN_PVR
1220         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1221         cmpwi   r9, 1
1222         beq     1f
1223
1224         mtspr   SPRN_DBAT0U,r10
1225         mtspr   SPRN_DBAT0L,r10
1226         mtspr   SPRN_DBAT1U,r10
1227         mtspr   SPRN_DBAT1L,r10
1228         mtspr   SPRN_DBAT2U,r10
1229         mtspr   SPRN_DBAT2L,r10
1230         mtspr   SPRN_DBAT3U,r10
1231         mtspr   SPRN_DBAT3L,r10
1232 1:
1233         mtspr   SPRN_IBAT0U,r10
1234         mtspr   SPRN_IBAT0L,r10
1235         mtspr   SPRN_IBAT1U,r10
1236         mtspr   SPRN_IBAT1L,r10
1237         mtspr   SPRN_IBAT2U,r10
1238         mtspr   SPRN_IBAT2L,r10
1239         mtspr   SPRN_IBAT3U,r10
1240         mtspr   SPRN_IBAT3L,r10
1241 BEGIN_FTR_SECTION
1242         /* Here's a tweak: at this point, CPU setup have
1243          * not been called yet, so HIGH_BAT_EN may not be
1244          * set in HID0 for the 745x processors. However, it
1245          * seems that doesn't affect our ability to actually
1246          * write to these SPRs.
1247          */
1248         mtspr   SPRN_DBAT4U,r10
1249         mtspr   SPRN_DBAT4L,r10
1250         mtspr   SPRN_DBAT5U,r10
1251         mtspr   SPRN_DBAT5L,r10
1252         mtspr   SPRN_DBAT6U,r10
1253         mtspr   SPRN_DBAT6L,r10
1254         mtspr   SPRN_DBAT7U,r10
1255         mtspr   SPRN_DBAT7L,r10
1256         mtspr   SPRN_IBAT4U,r10
1257         mtspr   SPRN_IBAT4L,r10
1258         mtspr   SPRN_IBAT5U,r10
1259         mtspr   SPRN_IBAT5L,r10
1260         mtspr   SPRN_IBAT6U,r10
1261         mtspr   SPRN_IBAT6L,r10
1262         mtspr   SPRN_IBAT7U,r10
1263         mtspr   SPRN_IBAT7L,r10
1264 END_FTR_SECTION_IFSET(CPU_FTR_HAS_HIGH_BATS)
1265         blr
1266
1267 flush_tlbs:
1268         lis     r10, 0x40
1269 1:      addic.  r10, r10, -0x1000
1270         tlbie   r10
1271         blt     1b
1272         sync
1273         blr
1274
1275 mmu_off:
1276         addi    r4, r3, __after_mmu_off - _start
1277         mfmsr   r3
1278         andi.   r0,r3,MSR_DR|MSR_IR             /* MMU enabled? */
1279         beqlr
1280         andc    r3,r3,r0
1281         mtspr   SPRN_SRR0,r4
1282         mtspr   SPRN_SRR1,r3
1283         sync
1284         RFI
1285
1286 /*
1287  * Use the first pair of BAT registers to map the 1st 16MB
1288  * of RAM to KERNELBASE.  From this point on we can't safely
1289  * call OF any more.
1290  */
1291 initial_bats:
1292         lis     r11,KERNELBASE@h
1293         mfspr   r9,SPRN_PVR
1294         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1295         cmpwi   0,r9,1
1296         bne     4f
1297         ori     r11,r11,4               /* set up BAT registers for 601 */
1298         li      r8,0x7f                 /* valid, block length = 8MB */
1299         oris    r9,r11,0x800000@h       /* set up BAT reg for 2nd 8M */
1300         oris    r10,r8,0x800000@h       /* set up BAT reg for 2nd 8M */
1301         mtspr   SPRN_IBAT0U,r11         /* N.B. 601 has valid bit in */
1302         mtspr   SPRN_IBAT0L,r8          /* lower BAT register */
1303         mtspr   SPRN_IBAT1U,r9
1304         mtspr   SPRN_IBAT1L,r10
1305         isync
1306         blr
1307
1308 4:      tophys(r8,r11)
1309 #ifdef CONFIG_SMP
1310         ori     r8,r8,0x12              /* R/W access, M=1 */
1311 #else
1312         ori     r8,r8,2                 /* R/W access */
1313 #endif /* CONFIG_SMP */
1314 #ifdef CONFIG_APUS
1315         ori     r11,r11,BL_8M<<2|0x2    /* set up 8MB BAT registers for 604 */
1316 #else
1317         ori     r11,r11,BL_256M<<2|0x2  /* set up BAT registers for 604 */
1318 #endif /* CONFIG_APUS */
1319
1320         mtspr   SPRN_DBAT0L,r8          /* N.B. 6xx (not 601) have valid */
1321         mtspr   SPRN_DBAT0U,r11         /* bit in upper BAT register */
1322         mtspr   SPRN_IBAT0L,r8
1323         mtspr   SPRN_IBAT0U,r11
1324         isync
1325         blr
1326
1327
1328 #if !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT)
1329 setup_disp_bat:
1330         /*
1331          * setup the display bat prepared for us in prom.c
1332          */
1333         mflr    r8
1334         bl      reloc_offset
1335         mtlr    r8
1336         addis   r8,r3,disp_BAT@ha
1337         addi    r8,r8,disp_BAT@l
1338         cmpwi   cr0,r8,0
1339         beqlr
1340         lwz     r11,0(r8)
1341         lwz     r8,4(r8)
1342         mfspr   r9,SPRN_PVR
1343         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1344         cmpwi   0,r9,1
1345         beq     1f
1346         mtspr   SPRN_DBAT3L,r8
1347         mtspr   SPRN_DBAT3U,r11
1348         blr
1349 1:      mtspr   SPRN_IBAT3L,r8
1350         mtspr   SPRN_IBAT3U,r11
1351         blr
1352 #endif /* !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT) */
1353
1354 #ifdef CONFIG_8260
1355 /* Jump into the system reset for the rom.
1356  * We first disable the MMU, and then jump to the ROM reset address.
1357  *
1358  * r3 is the board info structure, r4 is the location for starting.
1359  * I use this for building a small kernel that can load other kernels,
1360  * rather than trying to write or rely on a rom monitor that can tftp load.
1361  */
1362        .globl  m8260_gorom
1363 m8260_gorom:
1364         mfmsr   r0
1365         rlwinm  r0,r0,0,17,15   /* clear MSR_EE in r0 */
1366         sync
1367         mtmsr   r0
1368         sync
1369         mfspr   r11, SPRN_HID0
1370         lis     r10, 0
1371         ori     r10,r10,HID0_ICE|HID0_DCE
1372         andc    r11, r11, r10
1373         mtspr   SPRN_HID0, r11
1374         isync
1375         li      r5, MSR_ME|MSR_RI
1376         lis     r6,2f@h
1377         addis   r6,r6,-KERNELBASE@h
1378         ori     r6,r6,2f@l
1379         mtspr   SPRN_SRR0,r6
1380         mtspr   SPRN_SRR1,r5
1381         isync
1382         sync
1383         rfi
1384 2:
1385         mtlr    r4
1386         blr
1387 #endif
1388
1389
1390 /*
1391  * We put a few things here that have to be page-aligned.
1392  * This stuff goes at the beginning of the data segment,
1393  * which is page-aligned.
1394  */
1395         .data
1396         .globl  sdata
1397 sdata:
1398         .globl  empty_zero_page
1399 empty_zero_page:
1400         .space  4096
1401
1402         .globl  swapper_pg_dir
1403 swapper_pg_dir:
1404         .space  4096
1405
1406 /*
1407  * This space gets a copy of optional info passed to us by the bootstrap
1408  * Used to pass parameters into the kernel like root=/dev/sda1, etc.
1409  */
1410         .globl  cmd_line
1411 cmd_line:
1412         .space  512
1413
1414         .globl intercept_table
1415 intercept_table:
1416         .long 0, 0, i0x200, i0x300, i0x400, 0, i0x600, i0x700
1417         .long i0x800, 0, 0, 0, 0, i0xd00, 0, 0
1418         .long 0, 0, 0, i0x1300, 0, 0, 0, 0
1419         .long 0, 0, 0, 0, 0, 0, 0, 0
1420         .long 0, 0, 0, 0, 0, 0, 0, 0
1421         .long 0, 0, 0, 0, 0, 0, 0, 0
1422
1423 /* Room for two PTE pointers, usually the kernel and current user pointers
1424  * to their respective root page table.
1425  */
1426 abatron_pteptrs:
1427         .space  8