git.oblomov.eu Git - linux-2.6/blob - drivers/ide/pci/hpt366.c

   1 /*
   2  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   3  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
   4  * Portions Copyright (C) 2003          Red Hat Inc
   5  * Portions Copyright (C) 2007          Bartlomiej Zolnierkiewicz
   6  * Portions Copyright (C) 2005-2007     MontaVista Software, Inc.
   7  *
   8  * Thanks to HighPoint Technologies for their assistance, and hardware.
   9  * Special Thanks to Jon Burchmore in SanDiego for the deep pockets, his
  10  * donation of an ABit BP6 mainboard, processor, and memory acellerated
  11  * development and support.
  12  *
  13  *
  14  * HighPoint has its own drivers (open source except for the RAID part)
  15  * available from http://www.highpoint-tech.com/BIOS%20+%20Driver/.
  16  * This may be useful to anyone wanting to work on this driver, however  do not
  17  * trust  them too much since the code tends to become less and less meaningful
  18  * as the time passes... :-/
  19  *
  20  * Note that final HPT370 support was done by force extraction of GPL.
  21  *
  22  * - add function for getting/setting power status of drive
  23  * - the HPT370's state machine can get confused. reset it before each dma
  24  *   xfer to prevent that from happening.
  25  * - reset state engine whenever we get an error.
  26  * - check for busmaster state at end of dma.
  27  * - use new highpoint timings.
  28  * - detect bus speed using highpoint register.
  29  * - use pll if we don't have a clock table. added a 66MHz table that's
  30  *   just 2x the 33MHz table.
  31  * - removed turnaround. NOTE: we never want to switch between pll and
  32  *   pci clocks as the chip can glitch in those cases. the highpoint
  33  *   approved workaround slows everything down too much to be useful. in
  34  *   addition, we would have to serialize access to each chip.
  35  *      Adrian Sun <a.sun@sun.com>
  36  *
  37  * add drive timings for 66MHz PCI bus,
  38  * fix ATA Cable signal detection, fix incorrect /proc info
  39  * add /proc display for per-drive PIO/DMA/UDMA mode and
  40  * per-channel ATA-33/66 Cable detect.
  41  *      Duncan Laurie <void@sun.com>
  42  *
  43  * fixup /proc output for multiple controllers
  44  *      Tim Hockin <thockin@sun.com>
  45  *
  46  * On hpt366:
  47  * Reset the hpt366 on error, reset on dma
  48  * Fix disabling Fast Interrupt hpt366.
  49  *      Mike Waychison <crlf@sun.com>
  50  *
  51  * Added support for 372N clocking and clock switching. The 372N needs
  52  * different clocks on read/write. This requires overloading rw_disk and
  53  * other deeply crazy things. Thanks to <http://www.hoerstreich.de> for
  54  * keeping me sane.
  55  *              Alan Cox <alan@redhat.com>
  56  *
  57  * - fix the clock turnaround code: it was writing to the wrong ports when
  58  *   called for the secondary channel, caching the current clock mode per-
  59  *   channel caused the cached register value to get out of sync with the
  60  *   actual one, the channels weren't serialized, the turnaround shouldn't
  61  *   be done on 66 MHz PCI bus
  62  * - disable UltraATA/100 for HPT370 by default as the 33 MHz clock being used
  63  *   does not allow for this speed anyway
  64  * - avoid touching disabled channels (e.g. HPT371/N are single channel chips,
  65  *   their primary channel is kind of virtual, it isn't tied to any pins)
  66  * - fix/remove bad/unused timing tables and use one set of tables for the whole
  67  *   HPT37x chip family; save space by introducing the separate transfer mode
  68  *   table in which the mode lookup is done
  69  * - use f_CNT value saved by  the HighPoint BIOS as reading it directly gives
  70  *   the wrong PCI frequency since DPLL has already been calibrated by BIOS;
  71  *   read it only from the function 0 of HPT374 chips
  72  * - fix the hotswap code:  it caused RESET- to glitch when tristating the bus,
  73  *   and for HPT36x the obsolete HDIO_TRISTATE_HWIF handler was called instead
  74  * - pass to init_chipset() handlers a copy of the IDE PCI device structure as
  75  *   they tamper with its fields
  76  * - pass  to the init_setup handlers a copy of the ide_pci_device_t structure
  77  *   since they may tamper with its fields
  78  * - prefix the driver startup messages with the real chip name
  79  * - claim the extra 240 bytes of I/O space for all chips
  80  * - optimize the UltraDMA filtering and the drive list lookup code
  81  * - use pci_get_slot() to get to the function 1 of HPT36x/374
  82  * - cache offset of the channel's misc. control registers (MCRs) being used
  83  *   throughout the driver
  84  * - only touch the relevant MCR when detecting the cable type on HPT374's
  85  *   function 1
  86  * - rename all the register related variables consistently
  87  * - move all the interrupt twiddling code from the speedproc handlers into
  88  *   init_hwif_hpt366(), also grouping all the DMA related code together there
  89  * - merge HPT36x/HPT37x speedproc handlers, fix PIO timing register mask and
  90  *   separate the UltraDMA and MWDMA masks there to avoid changing PIO timings
  91  *   when setting an UltraDMA mode
  92  * - fix hpt3xx_tune_drive() to set the PIO mode requested, not always select
  93  *   the best possible one
  94  * - clean up DMA timeout handling for HPT370
  95  * - switch to using the enumeration type to differ between the numerous chip
  96  *   variants, matching PCI device/revision ID with the chip type early, at the
  97  *   init_setup stage
  98  * - extend the hpt_info structure to hold the DPLL and PCI clock frequencies,
  99  *   stop duplicating it for each channel by storing the pointer in the pci_dev
 100  *   structure: first, at the init_setup stage, point it to a static "template"
 101  *   with only the chip type and its specific base DPLL frequency, the highest
 102  *   UltraDMA mode, and the chip settings table pointer filled,  then, at the
 103  *   init_chipset stage, allocate per-chip instance  and fill it with the rest
 104  *   of the necessary information
 105  * - get rid of the constant thresholds in the HPT37x PCI clock detection code,
 106  *   switch  to calculating  PCI clock frequency based on the chip's base DPLL
 107  *   frequency
 108  * - switch to using the  DPLL clock and enable UltraATA/133 mode by default on
 109  *   anything  newer than HPT370/A (except HPT374 that is not capable of this
 110  *   mode according to the manual)
 111  * - fold PCI clock detection and DPLL setup code into init_chipset_hpt366(),
 112  *   also fixing the interchanged 25/40 MHz PCI clock cases for HPT36x chips;
 113  *   unify HPT36x/37x timing setup code and the speedproc handlers by joining
 114  *   the register setting lists into the table indexed by the clock selected
 115  * - set the correct hwif->ultra_mask for each individual chip
 116  * - add Ultra and MW DMA mode filtering for the HPT37[24] based SATA cards
 117  *      Sergei Shtylyov, <sshtylyov@ru.mvista.com> or <source@mvista.com>
 118  */
 119
 120 #include <linux/types.h>
 121 #include <linux/module.h>
 122 #include <linux/kernel.h>
 123 #include <linux/delay.h>
 124 #include <linux/blkdev.h>
 125 #include <linux/hdreg.h>
 126 #include <linux/interrupt.h>
 127 #include <linux/pci.h>
 128 #include <linux/init.h>
 129 #include <linux/ide.h>
 130
 131 #include <asm/uaccess.h>
 132 #include <asm/io.h>
 133
 134 /* various tuning parameters */
 135 #define HPT_RESET_STATE_ENGINE
 136 #undef  HPT_DELAY_INTERRUPT
 137 #define HPT_SERIALIZE_IO        0
 138
 139 static const char *quirk_drives[] = {
 140         "QUANTUM FIREBALLlct08 08",
 141         "QUANTUM FIREBALLP KA6.4",
 142         "QUANTUM FIREBALLP LM20.4",
 143         "QUANTUM FIREBALLP LM20.5",
 144         NULL
 145 };
 146
 147 static const char *bad_ata100_5[] = {
 148         "IBM-DTLA-307075",
 149         "IBM-DTLA-307060",
 150         "IBM-DTLA-307045",
 151         "IBM-DTLA-307030",
 152         "IBM-DTLA-307020",
 153         "IBM-DTLA-307015",
 154         "IBM-DTLA-305040",
 155         "IBM-DTLA-305030",
 156         "IBM-DTLA-305020",
 157         "IC35L010AVER07-0",
 158         "IC35L020AVER07-0",
 159         "IC35L030AVER07-0",
 160         "IC35L040AVER07-0",
 161         "IC35L060AVER07-0",
 162         "WDC AC310200R",
 163         NULL
 164 };
 165
 166 static const char *bad_ata66_4[] = {
 167         "IBM-DTLA-307075",
 168         "IBM-DTLA-307060",
 169         "IBM-DTLA-307045",
 170         "IBM-DTLA-307030",
 171         "IBM-DTLA-307020",
 172         "IBM-DTLA-307015",
 173         "IBM-DTLA-305040",
 174         "IBM-DTLA-305030",
 175         "IBM-DTLA-305020",
 176         "IC35L010AVER07-0",
 177         "IC35L020AVER07-0",
 178         "IC35L030AVER07-0",
 179         "IC35L040AVER07-0",
 180         "IC35L060AVER07-0",
 181         "WDC AC310200R",
 182         "MAXTOR STM3320620A",
 183         NULL
 184 };
 185
 186 static const char *bad_ata66_3[] = {
 187         "WDC AC310200R",
 188         NULL
 189 };
 190
 191 static const char *bad_ata33[] = {
 192         "Maxtor 92720U8", "Maxtor 92040U6", "Maxtor 91360U4", "Maxtor 91020U3", "Maxtor 90845U3", "Maxtor 90650U2",
 193         "Maxtor 91360D8", "Maxtor 91190D7", "Maxtor 91020D6", "Maxtor 90845D5", "Maxtor 90680D4", "Maxtor 90510D3", "Maxtor 90340D2",
 194         "Maxtor 91152D8", "Maxtor 91008D7", "Maxtor 90845D6", "Maxtor 90840D6", "Maxtor 90720D5", "Maxtor 90648D5", "Maxtor 90576D4",
 195         "Maxtor 90510D4",
 196         "Maxtor 90432D3", "Maxtor 90288D2", "Maxtor 90256D2",
 197         "Maxtor 91000D8", "Maxtor 90910D8", "Maxtor 90875D7", "Maxtor 90840D7", "Maxtor 90750D6", "Maxtor 90625D5", "Maxtor 90500D4",
 198         "Maxtor 91728D8", "Maxtor 91512D7", "Maxtor 91303D6", "Maxtor 91080D5", "Maxtor 90845D4", "Maxtor 90680D4", "Maxtor 90648D3", "Maxtor 90432D2",
 199         NULL
 200 };
 201
 202 static u8 xfer_speeds[] = {
 203         XFER_UDMA_6,
 204         XFER_UDMA_5,
 205         XFER_UDMA_4,
 206         XFER_UDMA_3,
 207         XFER_UDMA_2,
 208         XFER_UDMA_1,
 209         XFER_UDMA_0,
 210
 211         XFER_MW_DMA_2,
 212         XFER_MW_DMA_1,
 213         XFER_MW_DMA_0,
 214
 215         XFER_PIO_4,
 216         XFER_PIO_3,
 217         XFER_PIO_2,
 218         XFER_PIO_1,
 219         XFER_PIO_0
 220 };
 221
 222 /* Key for bus clock timings
 223  * 36x   37x
 224  * bits  bits
 225  * 0:3   0:3    data_high_time. Inactive time of DIOW_/DIOR_ for PIO and MW DMA.
 226  *              cycles = value + 1
 227  * 4:7   4:8    data_low_time. Active time of DIOW_/DIOR_ for PIO and MW DMA.
 228  *              cycles = value + 1
 229  * 8:11  9:12   cmd_high_time. Inactive time of DIOW_/DIOR_ during task file
 230  *              register access.
 231  * 12:15 13:17  cmd_low_time. Active time of DIOW_/DIOR_ during task file
 232  *              register access.
 233  * 16:18 18:20  udma_cycle_time. Clock cycles for UDMA xfer.
 234  * -     21     CLK frequency: 0=ATA clock, 1=dual ATA clock.
 235  * 19:21 22:24  pre_high_time. Time to initialize the 1st cycle for PIO and
 236  *              MW DMA xfer.
 237  * 22:24 25:27  cmd_pre_high_time. Time to initialize the 1st PIO cycle for
 238  *              task file register access.
 239  * 28    28     UDMA enable.
 240  * 29    29     DMA  enable.
 241  * 30    30     PIO MST enable. If set, the chip is in bus master mode during
 242  *              PIO xfer.
 243  * 31    31     FIFO enable.
 244  */
 245
 246 static u32 forty_base_hpt36x[] = {
 247         /* XFER_UDMA_6 */       0x900fd943,
 248         /* XFER_UDMA_5 */       0x900fd943,
 249         /* XFER_UDMA_4 */       0x900fd943,
 250         /* XFER_UDMA_3 */       0x900ad943,
 251         /* XFER_UDMA_2 */       0x900bd943,
 252         /* XFER_UDMA_1 */       0x9008d943,
 253         /* XFER_UDMA_0 */       0x9008d943,
 254
 255         /* XFER_MW_DMA_2 */     0xa008d943,
 256         /* XFER_MW_DMA_1 */     0xa010d955,
 257         /* XFER_MW_DMA_0 */     0xa010d9fc,
 258
 259         /* XFER_PIO_4 */        0xc008d963,
 260         /* XFER_PIO_3 */        0xc010d974,
 261         /* XFER_PIO_2 */        0xc010d997,
 262         /* XFER_PIO_1 */        0xc010d9c7,
 263         /* XFER_PIO_0 */        0xc018d9d9
 264 };
 265
 266 static u32 thirty_three_base_hpt36x[] = {
 267         /* XFER_UDMA_6 */       0x90c9a731,
 268         /* XFER_UDMA_5 */       0x90c9a731,
 269         /* XFER_UDMA_4 */       0x90c9a731,
 270         /* XFER_UDMA_3 */       0x90cfa731,
 271         /* XFER_UDMA_2 */       0x90caa731,
 272         /* XFER_UDMA_1 */       0x90cba731,
 273         /* XFER_UDMA_0 */       0x90c8a731,
 274
 275         /* XFER_MW_DMA_2 */     0xa0c8a731,
 276         /* XFER_MW_DMA_1 */     0xa0c8a732,     /* 0xa0c8a733 */
 277         /* XFER_MW_DMA_0 */     0xa0c8a797,
 278
 279         /* XFER_PIO_4 */        0xc0c8a731,
 280         /* XFER_PIO_3 */        0xc0c8a742,
 281         /* XFER_PIO_2 */        0xc0d0a753,
 282         /* XFER_PIO_1 */        0xc0d0a7a3,     /* 0xc0d0a793 */
 283         /* XFER_PIO_0 */        0xc0d0a7aa      /* 0xc0d0a7a7 */
 284 };
 285
 286 static u32 twenty_five_base_hpt36x[] = {
 287         /* XFER_UDMA_6 */       0x90c98521,
 288         /* XFER_UDMA_5 */       0x90c98521,
 289         /* XFER_UDMA_4 */       0x90c98521,
 290         /* XFER_UDMA_3 */       0x90cf8521,
 291         /* XFER_UDMA_2 */       0x90cf8521,
 292         /* XFER_UDMA_1 */       0x90cb8521,
 293         /* XFER_UDMA_0 */       0x90cb8521,
 294
 295         /* XFER_MW_DMA_2 */     0xa0ca8521,
 296         /* XFER_MW_DMA_1 */     0xa0ca8532,
 297         /* XFER_MW_DMA_0 */     0xa0ca8575,
 298
 299         /* XFER_PIO_4 */        0xc0ca8521,
 300         /* XFER_PIO_3 */        0xc0ca8532,
 301         /* XFER_PIO_2 */        0xc0ca8542,
 302         /* XFER_PIO_1 */        0xc0d08572,
 303         /* XFER_PIO_0 */        0xc0d08585
 304 };
 305
 306 #if 0
 307 /* These are the timing tables from the HighPoint open source drivers... */
 308 static u32 thirty_three_base_hpt37x[] = {
 309         /* XFER_UDMA_6 */       0x12446231,     /* 0x12646231 ?? */
 310         /* XFER_UDMA_5 */       0x12446231,
 311         /* XFER_UDMA_4 */       0x12446231,
 312         /* XFER_UDMA_3 */       0x126c6231,
 313         /* XFER_UDMA_2 */       0x12486231,
 314         /* XFER_UDMA_1 */       0x124c6233,
 315         /* XFER_UDMA_0 */       0x12506297,
 316
 317         /* XFER_MW_DMA_2 */     0x22406c31,
 318         /* XFER_MW_DMA_1 */     0x22406c33,
 319         /* XFER_MW_DMA_0 */     0x22406c97,
 320
 321         /* XFER_PIO_4 */        0x06414e31,
 322         /* XFER_PIO_3 */        0x06414e42,
 323         /* XFER_PIO_2 */        0x06414e53,
 324         /* XFER_PIO_1 */        0x06814e93,
 325         /* XFER_PIO_0 */        0x06814ea7
 326 };
 327
 328 static u32 fifty_base_hpt37x[] = {
 329         /* XFER_UDMA_6 */       0x12848242,
 330         /* XFER_UDMA_5 */       0x12848242,
 331         /* XFER_UDMA_4 */       0x12ac8242,
 332         /* XFER_UDMA_3 */       0x128c8242,
 333         /* XFER_UDMA_2 */       0x120c8242,
 334         /* XFER_UDMA_1 */       0x12148254,
 335         /* XFER_UDMA_0 */       0x121882ea,
 336
 337         /* XFER_MW_DMA_2 */     0x22808242,
 338         /* XFER_MW_DMA_1 */     0x22808254,
 339         /* XFER_MW_DMA_0 */     0x228082ea,
 340
 341         /* XFER_PIO_4 */        0x0a81f442,
 342         /* XFER_PIO_3 */        0x0a81f443,
 343         /* XFER_PIO_2 */        0x0a81f454,
 344         /* XFER_PIO_1 */        0x0ac1f465,
 345         /* XFER_PIO_0 */        0x0ac1f48a
 346 };
 347
 348 static u32 sixty_six_base_hpt37x[] = {
 349         /* XFER_UDMA_6 */       0x1c869c62,
 350         /* XFER_UDMA_5 */       0x1cae9c62,     /* 0x1c8a9c62 */
 351         /* XFER_UDMA_4 */       0x1c8a9c62,
 352         /* XFER_UDMA_3 */       0x1c8e9c62,
 353         /* XFER_UDMA_2 */       0x1c929c62,
 354         /* XFER_UDMA_1 */       0x1c9a9c62,
 355         /* XFER_UDMA_0 */       0x1c829c62,
 356
 357         /* XFER_MW_DMA_2 */     0x2c829c62,
 358         /* XFER_MW_DMA_1 */     0x2c829c66,
 359         /* XFER_MW_DMA_0 */     0x2c829d2e,
 360
 361         /* XFER_PIO_4 */        0x0c829c62,
 362         /* XFER_PIO_3 */        0x0c829c84,
 363         /* XFER_PIO_2 */        0x0c829ca6,
 364         /* XFER_PIO_1 */        0x0d029d26,
 365         /* XFER_PIO_0 */        0x0d029d5e
 366 };
 367 #else
 368 /*
 369  * The following are the new timing tables with PIO mode data/taskfile transfer
 370  * overclocking fixed...
 371  */
 372
 373 /* This table is taken from the HPT370 data manual rev. 1.02 */
 374 static u32 thirty_three_base_hpt37x[] = {
 375         /* XFER_UDMA_6 */       0x16455031,     /* 0x16655031 ?? */
 376         /* XFER_UDMA_5 */       0x16455031,
 377         /* XFER_UDMA_4 */       0x16455031,
 378         /* XFER_UDMA_3 */       0x166d5031,
 379         /* XFER_UDMA_2 */       0x16495031,
 380         /* XFER_UDMA_1 */       0x164d5033,
 381         /* XFER_UDMA_0 */       0x16515097,
 382
 383         /* XFER_MW_DMA_2 */     0x26515031,
 384         /* XFER_MW_DMA_1 */     0x26515033,
 385         /* XFER_MW_DMA_0 */     0x26515097,
 386
 387         /* XFER_PIO_4 */        0x06515021,
 388         /* XFER_PIO_3 */        0x06515022,
 389         /* XFER_PIO_2 */        0x06515033,
 390         /* XFER_PIO_1 */        0x06915065,
 391         /* XFER_PIO_0 */        0x06d1508a
 392 };
 393
 394 static u32 fifty_base_hpt37x[] = {
 395         /* XFER_UDMA_6 */       0x1a861842,
 396         /* XFER_UDMA_5 */       0x1a861842,
 397         /* XFER_UDMA_4 */       0x1aae1842,
 398         /* XFER_UDMA_3 */       0x1a8e1842,
 399         /* XFER_UDMA_2 */       0x1a0e1842,
 400         /* XFER_UDMA_1 */       0x1a161854,
 401         /* XFER_UDMA_0 */       0x1a1a18ea,
 402
 403         /* XFER_MW_DMA_2 */     0x2a821842,
 404         /* XFER_MW_DMA_1 */     0x2a821854,
 405         /* XFER_MW_DMA_0 */     0x2a8218ea,
 406
 407         /* XFER_PIO_4 */        0x0a821842,
 408         /* XFER_PIO_3 */        0x0a821843,
 409         /* XFER_PIO_2 */        0x0a821855,
 410         /* XFER_PIO_1 */        0x0ac218a8,
 411         /* XFER_PIO_0 */        0x0b02190c
 412 };
 413
 414 static u32 sixty_six_base_hpt37x[] = {
 415         /* XFER_UDMA_6 */       0x1c86fe62,
 416         /* XFER_UDMA_5 */       0x1caefe62,     /* 0x1c8afe62 */
 417         /* XFER_UDMA_4 */       0x1c8afe62,
 418         /* XFER_UDMA_3 */       0x1c8efe62,
 419         /* XFER_UDMA_2 */       0x1c92fe62,
 420         /* XFER_UDMA_1 */       0x1c9afe62,
 421         /* XFER_UDMA_0 */       0x1c82fe62,
 422
 423         /* XFER_MW_DMA_2 */     0x2c82fe62,
 424         /* XFER_MW_DMA_1 */     0x2c82fe66,
 425         /* XFER_MW_DMA_0 */     0x2c82ff2e,
 426
 427         /* XFER_PIO_4 */        0x0c82fe62,
 428         /* XFER_PIO_3 */        0x0c82fe84,
 429         /* XFER_PIO_2 */        0x0c82fea6,
 430         /* XFER_PIO_1 */        0x0d02ff26,
 431         /* XFER_PIO_0 */        0x0d42ff7f
 432 };
 433 #endif
 434
 435 #define HPT366_DEBUG_DRIVE_INFO         0
 436 #define HPT371_ALLOW_ATA133_6           1
 437 #define HPT302_ALLOW_ATA133_6           1
 438 #define HPT372_ALLOW_ATA133_6           1
 439 #define HPT370_ALLOW_ATA100_5           0
 440 #define HPT366_ALLOW_ATA66_4            1
 441 #define HPT366_ALLOW_ATA66_3            1
 442 #define HPT366_MAX_DEVS                 8
 443
 444 /* Supported ATA clock frequencies */
 445 enum ata_clock {
 446         ATA_CLOCK_25MHZ,
 447         ATA_CLOCK_33MHZ,
 448         ATA_CLOCK_40MHZ,
 449         ATA_CLOCK_50MHZ,
 450         ATA_CLOCK_66MHZ,
 451         NUM_ATA_CLOCKS
 452 };
 453
 454 struct hpt_timings {
 455         u32 pio_mask;
 456         u32 dma_mask;
 457         u32 ultra_mask;
 458         u32 *clock_table[NUM_ATA_CLOCKS];
 459 };
 460
 461 /*
 462  *      Hold all the HighPoint chip information in one place.
 463  */
 464
 465 struct hpt_info {
 466         char *chip_name;        /* Chip name */
 467         u8 chip_type;           /* Chip type */
 468         u8 udma_mask;           /* Allowed UltraDMA modes mask. */
 469         u8 dpll_clk;            /* DPLL clock in MHz */
 470         u8 pci_clk;             /* PCI  clock in MHz */
 471         struct hpt_timings *timings; /* Chipset timing data */
 472         u8 clock;               /* ATA clock selected */
 473 };
 474
 475 /* Supported HighPoint chips */
 476 enum {
 477         HPT36x,
 478         HPT370,
 479         HPT370A,
 480         HPT374,
 481         HPT372,
 482         HPT372A,
 483         HPT302,
 484         HPT371,
 485         HPT372N,
 486         HPT302N,
 487         HPT371N
 488 };
 489
 490 static struct hpt_timings hpt36x_timings = {
 491         .pio_mask       = 0xc1f8ffff,
 492         .dma_mask       = 0x303800ff,
 493         .ultra_mask     = 0x30070000,
 494         .clock_table    = {
 495                 [ATA_CLOCK_25MHZ] = twenty_five_base_hpt36x,
 496                 [ATA_CLOCK_33MHZ] = thirty_three_base_hpt36x,
 497                 [ATA_CLOCK_40MHZ] = forty_base_hpt36x,
 498                 [ATA_CLOCK_50MHZ] = NULL,
 499                 [ATA_CLOCK_66MHZ] = NULL
 500         }
 501 };
 502
 503 static struct hpt_timings hpt37x_timings = {
 504         .pio_mask       = 0xcfc3ffff,
 505         .dma_mask       = 0x31c001ff,
 506         .ultra_mask     = 0x303c0000,
 507         .clock_table    = {
 508                 [ATA_CLOCK_25MHZ] = NULL,
 509                 [ATA_CLOCK_33MHZ] = thirty_three_base_hpt37x,
 510                 [ATA_CLOCK_40MHZ] = NULL,
 511                 [ATA_CLOCK_50MHZ] = fifty_base_hpt37x,
 512                 [ATA_CLOCK_66MHZ] = sixty_six_base_hpt37x
 513         }
 514 };
 515
 516 static const struct hpt_info hpt36x __devinitdata = {
 517         .chip_name      = "HPT36x",
 518         .chip_type      = HPT36x,
 519         .udma_mask      = HPT366_ALLOW_ATA66_3 ? (HPT366_ALLOW_ATA66_4 ? ATA_UDMA4 : ATA_UDMA3) : ATA_UDMA2,
 520         .dpll_clk       = 0,    /* no DPLL */
 521         .timings        = &hpt36x_timings
 522 };
 523
 524 static const struct hpt_info hpt370 __devinitdata = {
 525         .chip_name      = "HPT370",
 526         .chip_type      = HPT370,
 527         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 528         .dpll_clk       = 48,
 529         .timings        = &hpt37x_timings
 530 };
 531
 532 static const struct hpt_info hpt370a __devinitdata = {
 533         .chip_name      = "HPT370A",
 534         .chip_type      = HPT370A,
 535         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 536         .dpll_clk       = 48,
 537         .timings        = &hpt37x_timings
 538 };
 539
 540 static const struct hpt_info hpt374 __devinitdata = {
 541         .chip_name      = "HPT374",
 542         .chip_type      = HPT374,
 543         .udma_mask      = ATA_UDMA5,
 544         .dpll_clk       = 48,
 545         .timings        = &hpt37x_timings
 546 };
 547
 548 static const struct hpt_info hpt372 __devinitdata = {
 549         .chip_name      = "HPT372",
 550         .chip_type      = HPT372,
 551         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 552         .dpll_clk       = 55,
 553         .timings        = &hpt37x_timings
 554 };
 555
 556 static const struct hpt_info hpt372a __devinitdata = {
 557         .chip_name      = "HPT372A",
 558         .chip_type      = HPT372A,
 559         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 560         .dpll_clk       = 66,
 561         .timings        = &hpt37x_timings
 562 };
 563
 564 static const struct hpt_info hpt302 __devinitdata = {
 565         .chip_name      = "HPT302",
 566         .chip_type      = HPT302,
 567         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 568         .dpll_clk       = 66,
 569         .timings        = &hpt37x_timings
 570 };
 571
 572 static const struct hpt_info hpt371 __devinitdata = {
 573         .chip_name      = "HPT371",
 574         .chip_type      = HPT371,
 575         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 576         .dpll_clk       = 66,
 577         .timings        = &hpt37x_timings
 578 };
 579
 580 static const struct hpt_info hpt372n __devinitdata = {
 581         .chip_name      = "HPT372N",
 582         .chip_type      = HPT372N,
 583         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 584         .dpll_clk       = 77,
 585         .timings        = &hpt37x_timings
 586 };
 587
 588 static const struct hpt_info hpt302n __devinitdata = {
 589         .chip_name      = "HPT302N",
 590         .chip_type      = HPT302N,
 591         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 592         .dpll_clk       = 77,
 593         .timings        = &hpt37x_timings
 594 };
 595
 596 static const struct hpt_info hpt371n __devinitdata = {
 597         .chip_name      = "HPT371N",
 598         .chip_type      = HPT371N,
 599         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 600         .dpll_clk       = 77,
 601         .timings        = &hpt37x_timings
 602 };
 603
 604 static int check_in_drive_list(ide_drive_t *drive, const char **list)
 605 {
 606         struct hd_driveid *id = drive->id;
 607
 608         while (*list)
 609                 if (!strcmp(*list++,id->model))
 610                         return 1;
 611         return 0;
 612 }
 613
 614 /*
 615  * The Marvell bridge chips used on the HighPoint SATA cards do not seem
 616  * to support the UltraDMA modes 1, 2, and 3 as well as any MWDMA modes...
 617  */
 618
 619 static u8 hpt3xx_udma_filter(ide_drive_t *drive)
 620 {
 621         ide_hwif_t *hwif        = HWIF(drive);
 622         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 623         struct hpt_info *info   = pci_get_drvdata(dev);
 624         u8 mask                 = hwif->ultra_mask;
 625
 626         switch (info->chip_type) {
 627         case HPT36x:
 628                 if (!HPT366_ALLOW_ATA66_4 ||
 629                     check_in_drive_list(drive, bad_ata66_4))
 630                         mask = ATA_UDMA3;
 631
 632                 if (!HPT366_ALLOW_ATA66_3 ||
 633                     check_in_drive_list(drive, bad_ata66_3))
 634                         mask = ATA_UDMA2;
 635                 break;
 636         case HPT370:
 637                 if (!HPT370_ALLOW_ATA100_5 ||
 638                     check_in_drive_list(drive, bad_ata100_5))
 639                         mask = ATA_UDMA4;
 640                 break;
 641         case HPT370A:
 642                 if (!HPT370_ALLOW_ATA100_5 ||
 643                     check_in_drive_list(drive, bad_ata100_5))
 644                         return ATA_UDMA4;
 645         case HPT372 :
 646         case HPT372A:
 647         case HPT372N:
 648         case HPT374 :
 649                 if (ide_dev_is_sata(drive->id))
 650                         mask &= ~0x0e;
 651                 /* Fall thru */
 652         default:
 653                 return mask;
 654         }
 655
 656         return check_in_drive_list(drive, bad_ata33) ? 0x00 : mask;
 657 }
 658
 659 static u8 hpt3xx_mdma_filter(ide_drive_t *drive)
 660 {
 661         ide_hwif_t *hwif        = HWIF(drive);
 662         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 663         struct hpt_info *info   = pci_get_drvdata(dev);
 664
 665         switch (info->chip_type) {
 666         case HPT372 :
 667         case HPT372A:
 668         case HPT372N:
 669         case HPT374 :
 670                 if (ide_dev_is_sata(drive->id))
 671                         return 0x00;
 672                 /* Fall thru */
 673         default:
 674                 return 0x07;
 675         }
 676 }
 677
 678 static u32 get_speed_setting(u8 speed, struct hpt_info *info)
 679 {
 680         int i;
 681
 682         /*
 683          * Lookup the transfer mode table to get the index into
 684          * the timing table.
 685          *
 686          * NOTE: For XFER_PIO_SLOW, PIO mode 0 timings will be used.
 687          */
 688         for (i = 0; i < ARRAY_SIZE(xfer_speeds) - 1; i++)
 689                 if (xfer_speeds[i] == speed)
 690                         break;
 691
 692         return info->timings->clock_table[info->clock][i];
 693 }
 694
 695 static void hpt3xx_set_mode(ide_drive_t *drive, const u8 speed)
 696 {
 697         struct pci_dev  *dev    = to_pci_dev(drive->hwif->dev);
 698         struct hpt_info *info   = pci_get_drvdata(dev);
 699         struct hpt_timings *t   = info->timings;
 700         u8  itr_addr            = 0x40 + (drive->dn * 4);
 701         u32 old_itr             = 0;
 702         u32 new_itr             = get_speed_setting(speed, info);
 703         u32 itr_mask            = speed < XFER_MW_DMA_0 ? t->pio_mask :
 704                                  (speed < XFER_UDMA_0   ? t->dma_mask :
 705                                                           t->ultra_mask);
 706
 707         pci_read_config_dword(dev, itr_addr, &old_itr);
 708         new_itr = (old_itr & ~itr_mask) | (new_itr & itr_mask);
 709         /*
 710          * Disable on-chip PIO FIFO/buffer (and PIO MST mode as well)
 711          * to avoid problems handling I/O errors later
 712          */
 713         new_itr &= ~0xc0000000;
 714
 715         pci_write_config_dword(dev, itr_addr, new_itr);
 716 }
 717
 718 static void hpt3xx_set_pio_mode(ide_drive_t *drive, const u8 pio)
 719 {
 720         hpt3xx_set_mode(drive, XFER_PIO_0 + pio);
 721 }
 722
 723 static void hpt3xx_quirkproc(ide_drive_t *drive)
 724 {
 725         struct hd_driveid *id   = drive->id;
 726         const  char **list      = quirk_drives;
 727
 728         while (*list)
 729                 if (strstr(id->model, *list++)) {
 730                         drive->quirk_list = 1;
 731                         return;
 732                 }
 733
 734         drive->quirk_list = 0;
 735 }
 736
 737 static void hpt3xx_maskproc(ide_drive_t *drive, int mask)
 738 {
 739         ide_hwif_t *hwif        = HWIF(drive);
 740         struct pci_dev  *dev    = to_pci_dev(hwif->dev);
 741         struct hpt_info *info   = pci_get_drvdata(dev);
 742
 743         if (drive->quirk_list) {
 744                 if (info->chip_type >= HPT370) {
 745                         u8 scr1 = 0;
 746
 747                         pci_read_config_byte(dev, 0x5a, &scr1);
 748                         if (((scr1 & 0x10) >> 4) != mask) {
 749                                 if (mask)
 750                                         scr1 |=  0x10;
 751                                 else
 752                                         scr1 &= ~0x10;
 753                                 pci_write_config_byte(dev, 0x5a, scr1);
 754                         }
 755                 } else {
 756                         if (mask)
 757                                 disable_irq(hwif->irq);
 758                         else
 759                                 enable_irq (hwif->irq);
 760                 }
 761         } else
 762                 outb(mask ? (drive->ctl | 2) : (drive->ctl & ~2),
 763                      IDE_CONTROL_REG);
 764 }
 765
 766 /*
 767  * This is specific to the HPT366 UDMA chipset
 768  * by HighPoint|Triones Technologies, Inc.
 769  */
 770 static void hpt366_dma_lost_irq(ide_drive_t *drive)
 771 {
 772         struct pci_dev *dev = to_pci_dev(drive->hwif->dev);
 773         u8 mcr1 = 0, mcr3 = 0, scr1 = 0;
 774
 775         pci_read_config_byte(dev, 0x50, &mcr1);
 776         pci_read_config_byte(dev, 0x52, &mcr3);
 777         pci_read_config_byte(dev, 0x5a, &scr1);
 778         printk("%s: (%s)  mcr1=0x%02x, mcr3=0x%02x, scr1=0x%02x\n",
 779                 drive->name, __FUNCTION__, mcr1, mcr3, scr1);
 780         if (scr1 & 0x10)
 781                 pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
 782         ide_dma_lost_irq(drive);
 783 }
 784
 785 static void hpt370_clear_engine(ide_drive_t *drive)
 786 {
 787         ide_hwif_t *hwif = HWIF(drive);
 788         struct pci_dev *dev = to_pci_dev(hwif->dev);
 789
 790         pci_write_config_byte(dev, hwif->select_data, 0x37);
 791         udelay(10);
 792 }
 793
 794 static void hpt370_irq_timeout(ide_drive_t *drive)
 795 {
 796         ide_hwif_t *hwif        = HWIF(drive);
 797         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 798         u16 bfifo               = 0;
 799         u8  dma_cmd;
 800
 801         pci_read_config_word(dev, hwif->select_data + 2, &bfifo);
 802         printk(KERN_DEBUG "%s: %d bytes in FIFO\n", drive->name, bfifo & 0x1ff);
 803
 804         /* get DMA command mode */
 805         dma_cmd = inb(hwif->dma_command);
 806         /* stop DMA */
 807         outb(dma_cmd & ~0x1, hwif->dma_command);
 808         hpt370_clear_engine(drive);
 809 }
 810
 811 static void hpt370_ide_dma_start(ide_drive_t *drive)
 812 {
 813 #ifdef HPT_RESET_STATE_ENGINE
 814         hpt370_clear_engine(drive);
 815 #endif
 816         ide_dma_start(drive);
 817 }
 818
 819 static int hpt370_ide_dma_end(ide_drive_t *drive)
 820 {
 821         ide_hwif_t *hwif        = HWIF(drive);
 822         u8  dma_stat            = inb(hwif->dma_status);
 823
 824         if (dma_stat & 0x01) {
 825                 /* wait a little */
 826                 udelay(20);
 827                 dma_stat = inb(hwif->dma_status);
 828                 if (dma_stat & 0x01)
 829                         hpt370_irq_timeout(drive);
 830         }
 831         return __ide_dma_end(drive);
 832 }
 833
 834 static void hpt370_dma_timeout(ide_drive_t *drive)
 835 {
 836         hpt370_irq_timeout(drive);
 837         ide_dma_timeout(drive);
 838 }
 839
 840 /* returns 1 if DMA IRQ issued, 0 otherwise */
 841 static int hpt374_ide_dma_test_irq(ide_drive_t *drive)
 842 {
 843         ide_hwif_t *hwif        = HWIF(drive);
 844         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 845         u16 bfifo               = 0;
 846         u8  dma_stat;
 847
 848         pci_read_config_word(dev, hwif->select_data + 2, &bfifo);
 849         if (bfifo & 0x1FF) {
 850 //              printk("%s: %d bytes in FIFO\n", drive->name, bfifo);
 851                 return 0;
 852         }
 853
 854         dma_stat = inb(hwif->dma_status);
 855         /* return 1 if INTR asserted */
 856         if (dma_stat & 4)
 857                 return 1;
 858
 859         if (!drive->waiting_for_dma)
 860                 printk(KERN_WARNING "%s: (%s) called while not waiting\n",
 861                                 drive->name, __FUNCTION__);
 862         return 0;
 863 }
 864
 865 static int hpt374_ide_dma_end(ide_drive_t *drive)
 866 {
 867         ide_hwif_t *hwif        = HWIF(drive);
 868         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 869         u8 mcr  = 0, mcr_addr   = hwif->select_data;
 870         u8 bwsr = 0, mask       = hwif->channel ? 0x02 : 0x01;
 871
 872         pci_read_config_byte(dev, 0x6a, &bwsr);
 873         pci_read_config_byte(dev, mcr_addr, &mcr);
 874         if (bwsr & mask)
 875                 pci_write_config_byte(dev, mcr_addr, mcr | 0x30);
 876         return __ide_dma_end(drive);
 877 }
 878
 879 /**
 880  *      hpt3xxn_set_clock       -       perform clock switching dance
 881  *      @hwif: hwif to switch
 882  *      @mode: clocking mode (0x21 for write, 0x23 otherwise)
 883  *
 884  *      Switch the DPLL clock on the HPT3xxN devices. This is a right mess.
 885  */
 886
 887 static void hpt3xxn_set_clock(ide_hwif_t *hwif, u8 mode)
 888 {
 889         unsigned long base = hwif->extra_base;
 890         u8 scr2 = inb(base + 0x6b);
 891
 892         if ((scr2 & 0x7f) == mode)
 893                 return;
 894
 895         /* Tristate the bus */
 896         outb(0x80, base + 0x63);
 897         outb(0x80, base + 0x67);
 898
 899         /* Switch clock and reset channels */
 900         outb(mode, base + 0x6b);
 901         outb(0xc0, base + 0x69);
 902
 903         /*
 904          * Reset the state machines.
 905          * NOTE: avoid accidentally enabling the disabled channels.
 906          */
 907         outb(inb(base + 0x60) | 0x32, base + 0x60);
 908         outb(inb(base + 0x64) | 0x32, base + 0x64);
 909
 910         /* Complete reset */
 911         outb(0x00, base + 0x69);
 912
 913         /* Reconnect channels to bus */
 914         outb(0x00, base + 0x63);
 915         outb(0x00, base + 0x67);
 916 }
 917
 918 /**
 919  *      hpt3xxn_rw_disk         -       prepare for I/O
 920  *      @drive: drive for command
 921  *      @rq: block request structure
 922  *
 923  *      This is called when a disk I/O is issued to HPT3xxN.
 924  *      We need it because of the clock switching.
 925  */
 926
 927 static void hpt3xxn_rw_disk(ide_drive_t *drive, struct request *rq)
 928 {
 929         hpt3xxn_set_clock(HWIF(drive), rq_data_dir(rq) ? 0x23 : 0x21);
 930 }
 931
 932 /*
 933  * Set/get power state for a drive.
 934  * NOTE: affects both drives on each channel.
 935  *
 936  * When we turn the power back on, we need to re-initialize things.
 937  */
 938 #define TRISTATE_BIT  0x8000
 939
 940 static int hpt3xx_busproc(ide_drive_t *drive, int state)
 941 {
 942         ide_hwif_t *hwif        = HWIF(drive);
 943         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 944         u8  mcr_addr            = hwif->select_data + 2;
 945         u8  resetmask           = hwif->channel ? 0x80 : 0x40;
 946         u8  bsr2                = 0;
 947         u16 mcr                 = 0;
 948
 949         hwif->bus_state = state;
 950
 951         /* Grab the status. */
 952         pci_read_config_word(dev, mcr_addr, &mcr);
 953         pci_read_config_byte(dev, 0x59, &bsr2);
 954
 955         /*
 956          * Set the state. We don't set it if we don't need to do so.
 957          * Make sure that the drive knows that it has failed if it's off.
 958          */
 959         switch (state) {
 960         case BUSSTATE_ON:
 961                 if (!(bsr2 & resetmask))
 962                         return 0;
 963                 hwif->drives[0].failures = hwif->drives[1].failures = 0;
 964
 965                 pci_write_config_byte(dev, 0x59, bsr2 & ~resetmask);
 966                 pci_write_config_word(dev, mcr_addr, mcr & ~TRISTATE_BIT);
 967                 return 0;
 968         case BUSSTATE_OFF:
 969                 if ((bsr2 & resetmask) && !(mcr & TRISTATE_BIT))
 970                         return 0;
 971                 mcr &= ~TRISTATE_BIT;
 972                 break;
 973         case BUSSTATE_TRISTATE:
 974                 if ((bsr2 & resetmask) &&  (mcr & TRISTATE_BIT))
 975                         return 0;
 976                 mcr |= TRISTATE_BIT;
 977                 break;
 978         default:
 979                 return -EINVAL;
 980         }
 981
 982         hwif->drives[0].failures = hwif->drives[0].max_failures + 1;
 983         hwif->drives[1].failures = hwif->drives[1].max_failures + 1;
 984
 985         pci_write_config_word(dev, mcr_addr, mcr);
 986         pci_write_config_byte(dev, 0x59, bsr2 | resetmask);
 987         return 0;
 988 }
 989
 990 /**
 991  *      hpt37x_calibrate_dpll   -       calibrate the DPLL
 992  *      @dev: PCI device
 993  *
 994  *      Perform a calibration cycle on the DPLL.
 995  *      Returns 1 if this succeeds
 996  */
 997 static int __devinit hpt37x_calibrate_dpll(struct pci_dev *dev, u16 f_low, u16 f_high)
 998 {
 999         u32 dpll = (f_high << 16) | f_low | 0x100;
1000         u8  scr2;
1001         int i;
1002
1003         pci_write_config_dword(dev, 0x5c, dpll);
1004
1005         /* Wait for oscillator ready */
1006         for(i = 0; i < 0x5000; ++i) {
1007                 udelay(50);
1008                 pci_read_config_byte(dev, 0x5b, &scr2);
1009                 if (scr2 & 0x80)
1010                         break;
1011         }
1012         /* See if it stays ready (we'll just bail out if it's not yet) */
1013         for(i = 0; i < 0x1000; ++i) {
1014                 pci_read_config_byte(dev, 0x5b, &scr2);
1015                 /* DPLL destabilized? */
1016                 if(!(scr2 & 0x80))
1017                         return 0;
1018         }
1019         /* Turn off tuning, we have the DPLL set */
1020         pci_read_config_dword (dev, 0x5c, &dpll);
1021         pci_write_config_dword(dev, 0x5c, (dpll & ~0x100));
1022         return 1;
1023 }
1024
1025 static unsigned int __devinit init_chipset_hpt366(struct pci_dev *dev, const char *name)
1026 {
1027         struct hpt_info *info   = kmalloc(sizeof(struct hpt_info), GFP_KERNEL);
1028         unsigned long io_base   = pci_resource_start(dev, 4);
1029         u8 pci_clk,  dpll_clk   = 0;    /* PCI and DPLL clock in MHz */
1030         u8 chip_type;
1031         enum ata_clock  clock;
1032
1033         if (info == NULL) {
1034                 printk(KERN_ERR "%s: out of memory!\n", name);
1035                 return -ENOMEM;
1036         }
1037
1038         /*
1039          * Copy everything from a static "template" structure
1040          * to just allocated per-chip hpt_info structure.
1041          */
1042         memcpy(info, pci_get_drvdata(dev), sizeof(struct hpt_info));
1043         chip_type = info->chip_type;
1044
1045         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
1046         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
1047         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
1048         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
1049
1050         /*
1051          * First, try to estimate the PCI clock frequency...
1052          */
1053         if (chip_type >= HPT370) {
1054                 u8  scr1  = 0;
1055                 u16 f_cnt = 0;
1056                 u32 temp  = 0;
1057
1058                 /* Interrupt force enable. */
1059                 pci_read_config_byte(dev, 0x5a, &scr1);
1060                 if (scr1 & 0x10)
1061                         pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
1062
1063                 /*
1064                  * HighPoint does this for HPT372A.
1065                  * NOTE: This register is only writeable via I/O space.
1066                  */
1067                 if (chip_type == HPT372A)
1068                         outb(0x0e, io_base + 0x9c);
1069
1070                 /*
1071                  * Default to PCI clock. Make sure MA15/16 are set to output
1072                  * to prevent drives having problems with 40-pin cables.
1073                  */
1074                 pci_write_config_byte(dev, 0x5b, 0x23);
1075
1076                 /*
1077                  * We'll have to read f_CNT value in order to determine
1078                  * the PCI clock frequency according to the following ratio:
1079                  *
1080                  * f_CNT = Fpci * 192 / Fdpll
1081                  *
1082                  * First try reading the register in which the HighPoint BIOS
1083                  * saves f_CNT value before  reprogramming the DPLL from its
1084                  * default setting (which differs for the various chips).
1085                  *
1086                  * NOTE: This register is only accessible via I/O space;
1087                  * HPT374 BIOS only saves it for the function 0, so we have to
1088                  * always read it from there -- no need to check the result of
1089                  * pci_get_slot() for the function 0 as the whole device has
1090                  * been already "pinned" (via function 1) in init_setup_hpt374()
1091                  */
1092                 if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1093                         struct pci_dev  *dev1 = pci_get_slot(dev->bus,
1094                                                              dev->devfn - 1);
1095                         unsigned long io_base = pci_resource_start(dev1, 4);
1096
1097                         temp =  inl(io_base + 0x90);
1098                         pci_dev_put(dev1);
1099                 } else
1100                         temp =  inl(io_base + 0x90);
1101
1102                 /*
1103                  * In case the signature check fails, we'll have to
1104                  * resort to reading the f_CNT register itself in hopes
1105                  * that nobody has touched the DPLL yet...
1106                  */
1107                 if ((temp & 0xFFFFF000) != 0xABCDE000) {
1108                         int i;
1109
1110                         printk(KERN_WARNING "%s: no clock data saved by BIOS\n",
1111                                name);
1112
1113                         /* Calculate the average value of f_CNT. */
1114                         for (temp = i = 0; i < 128; i++) {
1115                                 pci_read_config_word(dev, 0x78, &f_cnt);
1116                                 temp += f_cnt & 0x1ff;
1117                                 mdelay(1);
1118                         }
1119                         f_cnt = temp / 128;
1120                 } else
1121                         f_cnt = temp & 0x1ff;
1122
1123                 dpll_clk = info->dpll_clk;
1124                 pci_clk  = (f_cnt * dpll_clk) / 192;
1125
1126                 /* Clamp PCI clock to bands. */
1127                 if (pci_clk < 40)
1128                         pci_clk = 33;
1129                 else if(pci_clk < 45)
1130                         pci_clk = 40;
1131                 else if(pci_clk < 55)
1132                         pci_clk = 50;
1133                 else
1134                         pci_clk = 66;
1135
1136                 printk(KERN_INFO "%s: DPLL base: %d MHz, f_CNT: %d, "
1137                        "assuming %d MHz PCI\n", name, dpll_clk, f_cnt, pci_clk);
1138         } else {
1139                 u32 itr1 = 0;
1140
1141                 pci_read_config_dword(dev, 0x40, &itr1);
1142
1143                 /* Detect PCI clock by looking at cmd_high_time. */
1144                 switch((itr1 >> 8) & 0x07) {
1145                         case 0x09:
1146                                 pci_clk = 40;
1147                                 break;
1148                         case 0x05:
1149                                 pci_clk = 25;
1150                                 break;
1151                         case 0x07:
1152                         default:
1153                                 pci_clk = 33;
1154                                 break;
1155                 }
1156         }
1157
1158         /* Let's assume we'll use PCI clock for the ATA clock... */
1159         switch (pci_clk) {
1160                 case 25:
1161                         clock = ATA_CLOCK_25MHZ;
1162                         break;
1163                 case 33:
1164                 default:
1165                         clock = ATA_CLOCK_33MHZ;
1166                         break;
1167                 case 40:
1168                         clock = ATA_CLOCK_40MHZ;
1169                         break;
1170                 case 50:
1171                         clock = ATA_CLOCK_50MHZ;
1172                         break;
1173                 case 66:
1174                         clock = ATA_CLOCK_66MHZ;
1175                         break;
1176         }
1177
1178         /*
1179          * Only try the DPLL if we don't have a table for the PCI clock that
1180          * we are running at for HPT370/A, always use it  for anything newer...
1181          *
1182          * NOTE: Using the internal DPLL results in slow reads on 33 MHz PCI.
1183          * We also  don't like using  the DPLL because this causes glitches
1184          * on PRST-/SRST- when the state engine gets reset...
1185          */
1186         if (chip_type >= HPT374 || info->timings->clock_table[clock] == NULL) {
1187                 u16 f_low, delta = pci_clk < 50 ? 2 : 4;
1188                 int adjust;
1189
1190                  /*
1191                   * Select 66 MHz DPLL clock only if UltraATA/133 mode is
1192                   * supported/enabled, use 50 MHz DPLL clock otherwise...
1193                   */
1194                 if (info->udma_mask == ATA_UDMA6) {
1195                         dpll_clk = 66;
1196                         clock = ATA_CLOCK_66MHZ;
1197                 } else if (dpll_clk) {  /* HPT36x chips don't have DPLL */
1198                         dpll_clk = 50;
1199                         clock = ATA_CLOCK_50MHZ;
1200                 }
1201
1202                 if (info->timings->clock_table[clock] == NULL) {
1203                         printk(KERN_ERR "%s: unknown bus timing!\n", name);
1204                         kfree(info);
1205                         return -EIO;
1206                 }
1207
1208                 /* Select the DPLL clock. */
1209                 pci_write_config_byte(dev, 0x5b, 0x21);
1210
1211                 /*
1212                  * Adjust the DPLL based upon PCI clock, enable it,
1213                  * and wait for stabilization...
1214                  */
1215                 f_low = (pci_clk * 48) / dpll_clk;
1216
1217                 for (adjust = 0; adjust < 8; adjust++) {
1218                         if(hpt37x_calibrate_dpll(dev, f_low, f_low + delta))
1219                                 break;
1220
1221                         /*
1222                          * See if it'll settle at a fractionally different clock
1223                          */
1224                         if (adjust & 1)
1225                                 f_low -= adjust >> 1;
1226                         else
1227                                 f_low += adjust >> 1;
1228                 }
1229                 if (adjust == 8) {
1230                         printk(KERN_ERR "%s: DPLL did not stabilize!\n", name);
1231                         kfree(info);
1232                         return -EIO;
1233                 }
1234
1235                 printk("%s: using %d MHz DPLL clock\n", name, dpll_clk);
1236         } else {
1237                 /* Mark the fact that we're not using the DPLL. */
1238                 dpll_clk = 0;
1239
1240                 printk("%s: using %d MHz PCI clock\n", name, pci_clk);
1241         }
1242
1243         /* Store the clock frequencies. */
1244         info->dpll_clk  = dpll_clk;
1245         info->pci_clk   = pci_clk;
1246         info->clock     = clock;
1247
1248         /* Point to this chip's own instance of the hpt_info structure. */
1249         pci_set_drvdata(dev, info);
1250
1251         if (chip_type >= HPT370) {
1252                 u8  mcr1, mcr4;
1253
1254                 /*
1255                  * Reset the state engines.
1256                  * NOTE: Avoid accidentally enabling the disabled channels.
1257                  */
1258                 pci_read_config_byte (dev, 0x50, &mcr1);
1259                 pci_read_config_byte (dev, 0x54, &mcr4);
1260                 pci_write_config_byte(dev, 0x50, (mcr1 | 0x32));
1261                 pci_write_config_byte(dev, 0x54, (mcr4 | 0x32));
1262                 udelay(100);
1263         }
1264
1265         /*
1266          * On  HPT371N, if ATA clock is 66 MHz we must set bit 2 in
1267          * the MISC. register to stretch the UltraDMA Tss timing.
1268          * NOTE: This register is only writeable via I/O space.
1269          */
1270         if (chip_type == HPT371N && clock == ATA_CLOCK_66MHZ)
1271
1272                 outb(inb(io_base + 0x9c) | 0x04, io_base + 0x9c);
1273
1274         return dev->irq;
1275 }
1276
1277 static u8 __devinit hpt3xx_cable_detect(ide_hwif_t *hwif)
1278 {
1279         struct pci_dev  *dev    = to_pci_dev(hwif->dev);
1280         struct hpt_info *info   = pci_get_drvdata(dev);
1281         u8 chip_type            = info->chip_type;
1282         u8 scr1 = 0, ata66      = hwif->channel ? 0x01 : 0x02;
1283
1284         /*
1285          * The HPT37x uses the CBLID pins as outputs for MA15/MA16
1286          * address lines to access an external EEPROM.  To read valid
1287          * cable detect state the pins must be enabled as inputs.
1288          */
1289         if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1290                 /*
1291                  * HPT374 PCI function 1
1292                  * - set bit 15 of reg 0x52 to enable TCBLID as input
1293                  * - set bit 15 of reg 0x56 to enable FCBLID as input
1294                  */
1295                 u8  mcr_addr = hwif->select_data + 2;
1296                 u16 mcr;
1297
1298                 pci_read_config_word(dev, mcr_addr, &mcr);
1299                 pci_write_config_word(dev, mcr_addr, (mcr | 0x8000));
1300                 /* now read cable id register */
1301                 pci_read_config_byte(dev, 0x5a, &scr1);
1302                 pci_write_config_word(dev, mcr_addr, mcr);
1303         } else if (chip_type >= HPT370) {
1304                 /*
1305                  * HPT370/372 and 374 pcifn 0
1306                  * - clear bit 0 of reg 0x5b to enable P/SCBLID as inputs
1307                  */
1308                 u8 scr2 = 0;
1309
1310                 pci_read_config_byte(dev, 0x5b, &scr2);
1311                 pci_write_config_byte(dev, 0x5b, (scr2 & ~1));
1312                 /* now read cable id register */
1313                 pci_read_config_byte(dev, 0x5a, &scr1);
1314                 pci_write_config_byte(dev, 0x5b,  scr2);
1315         } else
1316                 pci_read_config_byte(dev, 0x5a, &scr1);
1317
1318         return (scr1 & ata66) ? ATA_CBL_PATA40 : ATA_CBL_PATA80;
1319 }
1320
1321 static void __devinit init_hwif_hpt366(ide_hwif_t *hwif)
1322 {
1323         struct pci_dev *dev     = to_pci_dev(hwif->dev);
1324         struct hpt_info *info   = pci_get_drvdata(dev);
1325         int serialize           = HPT_SERIALIZE_IO;
1326         u8  chip_type           = info->chip_type;
1327         u8  new_mcr, old_mcr    = 0;
1328
1329         /* Cache the channel's MISC. control registers' offset */
1330         hwif->select_data       = hwif->channel ? 0x54 : 0x50;
1331
1332         hwif->set_pio_mode      = &hpt3xx_set_pio_mode;
1333         hwif->set_dma_mode      = &hpt3xx_set_mode;
1334
1335         hwif->quirkproc         = &hpt3xx_quirkproc;
1336         hwif->maskproc          = &hpt3xx_maskproc;
1337         hwif->busproc           = &hpt3xx_busproc;
1338
1339         hwif->udma_filter       = &hpt3xx_udma_filter;
1340         hwif->mdma_filter       = &hpt3xx_mdma_filter;
1341
1342         hwif->cable_detect      = hpt3xx_cable_detect;
1343
1344         /*
1345          * HPT3xxN chips have some complications:
1346          *
1347          * - on 33 MHz PCI we must clock switch
1348          * - on 66 MHz PCI we must NOT use the PCI clock
1349          */
1350         if (chip_type >= HPT372N && info->dpll_clk && info->pci_clk < 66) {
1351                 /*
1352                  * Clock is shared between the channels,
1353                  * so we'll have to serialize them... :-(
1354                  */
1355                 serialize = 1;
1356                 hwif->rw_disk = &hpt3xxn_rw_disk;
1357         }
1358
1359         /* Serialize access to this device if needed */
1360         if (serialize && hwif->mate)
1361                 hwif->serialized = hwif->mate->serialized = 1;
1362
1363         /*
1364          * Disable the "fast interrupt" prediction.  Don't hold off
1365          * on interrupts. (== 0x01 despite what the docs say)
1366          */
1367         pci_read_config_byte(dev, hwif->select_data + 1, &old_mcr);
1368
1369         if (info->chip_type >= HPT374)
1370                 new_mcr = old_mcr & ~0x07;
1371         else if (info->chip_type >= HPT370) {
1372                 new_mcr = old_mcr;
1373                 new_mcr &= ~0x02;
1374
1375 #ifdef HPT_DELAY_INTERRUPT
1376                 new_mcr &= ~0x01;
1377 #else
1378                 new_mcr |=  0x01;
1379 #endif
1380         } else                                  /* HPT366 and HPT368  */
1381                 new_mcr = old_mcr & ~0x80;
1382
1383         if (new_mcr != old_mcr)
1384                 pci_write_config_byte(dev, hwif->select_data + 1, new_mcr);
1385
1386         if (hwif->dma_base == 0)
1387                 return;
1388
1389         if (chip_type >= HPT374) {
1390                 hwif->ide_dma_test_irq  = &hpt374_ide_dma_test_irq;
1391                 hwif->ide_dma_end       = &hpt374_ide_dma_end;
1392         } else if (chip_type >= HPT370) {
1393                 hwif->dma_start         = &hpt370_ide_dma_start;
1394                 hwif->ide_dma_end       = &hpt370_ide_dma_end;
1395                 hwif->dma_timeout       = &hpt370_dma_timeout;
1396         } else
1397                 hwif->dma_lost_irq      = &hpt366_dma_lost_irq;
1398 }
1399
1400 static void __devinit init_dma_hpt366(ide_hwif_t *hwif, unsigned long dmabase)
1401 {
1402         struct pci_dev *dev = to_pci_dev(hwif->dev);
1403         u8 masterdma    = 0, slavedma   = 0;
1404         u8 dma_new      = 0, dma_old    = 0;
1405         unsigned long flags;
1406
1407         dma_old = inb(dmabase + 2);
1408
1409         local_irq_save(flags);
1410
1411         dma_new = dma_old;
1412         pci_read_config_byte(dev, hwif->channel ? 0x4b : 0x43, &masterdma);
1413         pci_read_config_byte(dev, hwif->channel ? 0x4f : 0x47,  &slavedma);
1414
1415         if (masterdma & 0x30)   dma_new |= 0x20;
1416         if ( slavedma & 0x30)   dma_new |= 0x40;
1417         if (dma_new != dma_old)
1418                 outb(dma_new, dmabase + 2);
1419
1420         local_irq_restore(flags);
1421
1422         ide_setup_dma(hwif, dmabase);
1423 }
1424
1425 static void __devinit hpt374_init(struct pci_dev *dev, struct pci_dev *dev2)
1426 {
1427         if (dev2->irq != dev->irq) {
1428                 /* FIXME: we need a core pci_set_interrupt() */
1429                 dev2->irq = dev->irq;
1430                 printk(KERN_INFO "HPT374: PCI config space interrupt fixed\n");
1431         }
1432 }
1433
1434 static void __devinit hpt371_init(struct pci_dev *dev)
1435 {
1436         u8 mcr1 = 0;
1437
1438         /*
1439          * HPT371 chips physically have only one channel, the secondary one,
1440          * but the primary channel registers do exist!  Go figure...
1441          * So,  we manually disable the non-existing channel here
1442          * (if the BIOS hasn't done this already).
1443          */
1444         pci_read_config_byte(dev, 0x50, &mcr1);
1445         if (mcr1 & 0x04)
1446                 pci_write_config_byte(dev, 0x50, mcr1 & ~0x04);
1447 }
1448
1449 static int __devinit hpt36x_init(struct pci_dev *dev, struct pci_dev *dev2)
1450 {
1451         u8 mcr1 = 0, pin1 = 0, pin2 = 0;
1452
1453         /*
1454          * Now we'll have to force both channels enabled if
1455          * at least one of them has been enabled by BIOS...
1456          */
1457         pci_read_config_byte(dev, 0x50, &mcr1);
1458         if (mcr1 & 0x30)
1459                 pci_write_config_byte(dev, 0x50, mcr1 | 0x30);
1460
1461         pci_read_config_byte(dev,  PCI_INTERRUPT_PIN, &pin1);
1462         pci_read_config_byte(dev2, PCI_INTERRUPT_PIN, &pin2);
1463
1464         if (pin1 != pin2 && dev->irq == dev2->irq) {
1465                 printk(KERN_INFO "HPT36x: onboard version of chipset, "
1466                                  "pin1=%d pin2=%d\n", pin1, pin2);
1467                 return 1;
1468         }
1469
1470         return 0;
1471 }
1472
1473 #define IDE_HFLAGS_HPT3XX \
1474         (IDE_HFLAG_NO_ATAPI_DMA | \
1475          IDE_HFLAG_ABUSE_SET_DMA_MODE | \
1476          IDE_HFLAG_OFF_BOARD)
1477
1478 static const struct ide_port_info hpt366_chipsets[] __devinitdata = {
1479         {       /* 0 */
1480                 .name           = "HPT36x",
1481                 .init_chipset   = init_chipset_hpt366,
1482                 .init_hwif      = init_hwif_hpt366,
1483                 .init_dma       = init_dma_hpt366,
1484                 /*
1485                  * HPT36x chips have one channel per function and have
1486                  * both channel enable bits located differently and visible
1487                  * to both functions -- really stupid design decision... :-(
1488                  * Bit 4 is for the primary channel, bit 5 for the secondary.
1489                  */
1490                 .enablebits     = {{0x50,0x10,0x10}, {0x54,0x04,0x04}},
1491                 .extra          = 240,
1492                 .host_flags     = IDE_HFLAGS_HPT3XX | IDE_HFLAG_SINGLE,
1493                 .pio_mask       = ATA_PIO4,
1494                 .mwdma_mask     = ATA_MWDMA2,
1495         },{     /* 1 */
1496                 .name           = "HPT372A",
1497                 .init_chipset   = init_chipset_hpt366,
1498                 .init_hwif      = init_hwif_hpt366,
1499                 .init_dma       = init_dma_hpt366,
1500                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1501                 .extra          = 240,
1502                 .host_flags     = IDE_HFLAGS_HPT3XX,
1503                 .pio_mask       = ATA_PIO4,
1504                 .mwdma_mask     = ATA_MWDMA2,
1505         },{     /* 2 */
1506                 .name           = "HPT302",
1507                 .init_chipset   = init_chipset_hpt366,
1508                 .init_hwif      = init_hwif_hpt366,
1509                 .init_dma       = init_dma_hpt366,
1510                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1511                 .extra          = 240,
1512                 .host_flags     = IDE_HFLAGS_HPT3XX,
1513                 .pio_mask       = ATA_PIO4,
1514                 .mwdma_mask     = ATA_MWDMA2,
1515         },{     /* 3 */
1516                 .name           = "HPT371",
1517                 .init_chipset   = init_chipset_hpt366,
1518                 .init_hwif      = init_hwif_hpt366,
1519                 .init_dma       = init_dma_hpt366,
1520                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1521                 .extra          = 240,
1522                 .host_flags     = IDE_HFLAGS_HPT3XX,
1523                 .pio_mask       = ATA_PIO4,
1524                 .mwdma_mask     = ATA_MWDMA2,
1525         },{     /* 4 */
1526                 .name           = "HPT374",
1527                 .init_chipset   = init_chipset_hpt366,
1528                 .init_hwif      = init_hwif_hpt366,
1529                 .init_dma       = init_dma_hpt366,
1530                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1531                 .udma_mask      = ATA_UDMA5,
1532                 .extra          = 240,
1533                 .host_flags     = IDE_HFLAGS_HPT3XX,
1534                 .pio_mask       = ATA_PIO4,
1535                 .mwdma_mask     = ATA_MWDMA2,
1536         },{     /* 5 */
1537                 .name           = "HPT372N",
1538                 .init_chipset   = init_chipset_hpt366,
1539                 .init_hwif      = init_hwif_hpt366,
1540                 .init_dma       = init_dma_hpt366,
1541                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1542                 .extra          = 240,
1543                 .host_flags     = IDE_HFLAGS_HPT3XX,
1544                 .pio_mask       = ATA_PIO4,
1545                 .mwdma_mask     = ATA_MWDMA2,
1546         }
1547 };
1548
1549 /**
1550  *      hpt366_init_one -       called when an HPT366 is found
1551  *      @dev: the hpt366 device
1552  *      @id: the matching pci id
1553  *
1554  *      Called when the PCI registration layer (or the IDE initialization)
1555  *      finds a device matching our IDE device tables.
1556  */
1557 static int __devinit hpt366_init_one(struct pci_dev *dev, const struct pci_device_id *id)
1558 {
1559         const struct hpt_info *info = NULL;
1560         struct pci_dev *dev2 = NULL;
1561         struct ide_port_info d;
1562         u8 idx = id->driver_data;
1563         u8 rev = dev->revision;
1564
1565         if ((idx == 0 || idx == 4) && (PCI_FUNC(dev->devfn) & 1))
1566                 return -ENODEV;
1567
1568         switch (idx) {
1569         case 0:
1570                 if (rev < 3)
1571                         info = &hpt36x;
1572                 else {
1573                         switch (min_t(u8, rev, 6)) {
1574                         case 3: info = &hpt370;  break;
1575                         case 4: info = &hpt370a; break;
1576                         case 5: info = &hpt372;  break;
1577                         case 6: info = &hpt372n; break;
1578                         }
1579                         idx++;
1580                 }
1581                 break;
1582         case 1:
1583                 info = (rev > 1) ? &hpt372n : &hpt372a;
1584                 break;
1585         case 2:
1586                 info = (rev > 1) ? &hpt302n : &hpt302;
1587                 break;
1588         case 3:
1589                 hpt371_init(dev);
1590                 info = (rev > 1) ? &hpt371n : &hpt371;
1591                 break;
1592         case 4:
1593                 info = &hpt374;
1594                 break;
1595         case 5:
1596                 info = &hpt372n;
1597                 break;
1598         }
1599
1600         d = hpt366_chipsets[idx];
1601
1602         d.name = info->chip_name;
1603         d.udma_mask = info->udma_mask;
1604
1605         pci_set_drvdata(dev, (void *)info);
1606
1607         if (info == &hpt36x || info == &hpt374)
1608                 dev2 = pci_get_slot(dev->bus, dev->devfn + 1);
1609
1610         if (dev2) {
1611                 int ret;
1612
1613                 pci_set_drvdata(dev2, (void *)info);
1614
1615                 if (info == &hpt374)
1616                         hpt374_init(dev, dev2);
1617                 else {
1618                         if (hpt36x_init(dev, dev2))
1619                                 d.host_flags |= IDE_HFLAG_BOOTABLE;
1620                 }
1621
1622                 ret = ide_setup_pci_devices(dev, dev2, &d);
1623                 if (ret < 0)
1624                         pci_dev_put(dev2);
1625                 return ret;
1626         }
1627
1628         return ide_setup_pci_device(dev, &d);
1629 }
1630
1631 static const struct pci_device_id hpt366_pci_tbl[] __devinitconst = {
1632         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT366),  0 },
1633         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372),  1 },
1634         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT302),  2 },
1635         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT371),  3 },
1636         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT374),  4 },
1637         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372N), 5 },
1638         { 0, },
1639 };
1640 MODULE_DEVICE_TABLE(pci, hpt366_pci_tbl);
1641
1642 static struct pci_driver driver = {
1643         .name           = "HPT366_IDE",
1644         .id_table       = hpt366_pci_tbl,
1645         .probe          = hpt366_init_one,
1646 };
1647
1648 static int __init hpt366_ide_init(void)
1649 {
1650         return ide_pci_register_driver(&driver);
1651 }
1652
1653 module_init(hpt366_ide_init);
1654
1655 MODULE_AUTHOR("Andre Hedrick");
1656 MODULE_DESCRIPTION("PCI driver module for Highpoint HPT366 IDE");
1657 MODULE_LICENSE("GPL");