git.oblomov.eu Git - linux-2.6/blob - drivers/ide/pci/hpt366.c

   1 /*
   2  * linux/drivers/ide/pci/hpt366.c               Version 1.21    Oct 23, 2007
   3  *
   4  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   5  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
   6  * Portions Copyright (C) 2003          Red Hat Inc
   7  * Portions Copyright (C) 2007          Bartlomiej Zolnierkiewicz
   8  * Portions Copyright (C) 2005-2007     MontaVista Software, Inc.
   9  *
  10  * Thanks to HighPoint Technologies for their assistance, and hardware.
  11  * Special Thanks to Jon Burchmore in SanDiego for the deep pockets, his
  12  * donation of an ABit BP6 mainboard, processor, and memory acellerated
  13  * development and support.
  14  *
  15  *
  16  * HighPoint has its own drivers (open source except for the RAID part)
  17  * available from http://www.highpoint-tech.com/BIOS%20+%20Driver/.
  18  * This may be useful to anyone wanting to work on this driver, however  do not
  19  * trust  them too much since the code tends to become less and less meaningful
  20  * as the time passes... :-/
  21  *
  22  * Note that final HPT370 support was done by force extraction of GPL.
  23  *
  24  * - add function for getting/setting power status of drive
  25  * - the HPT370's state machine can get confused. reset it before each dma
  26  *   xfer to prevent that from happening.
  27  * - reset state engine whenever we get an error.
  28  * - check for busmaster state at end of dma.
  29  * - use new highpoint timings.
  30  * - detect bus speed using highpoint register.
  31  * - use pll if we don't have a clock table. added a 66MHz table that's
  32  *   just 2x the 33MHz table.
  33  * - removed turnaround. NOTE: we never want to switch between pll and
  34  *   pci clocks as the chip can glitch in those cases. the highpoint
  35  *   approved workaround slows everything down too much to be useful. in
  36  *   addition, we would have to serialize access to each chip.
  37  *      Adrian Sun <a.sun@sun.com>
  38  *
  39  * add drive timings for 66MHz PCI bus,
  40  * fix ATA Cable signal detection, fix incorrect /proc info
  41  * add /proc display for per-drive PIO/DMA/UDMA mode and
  42  * per-channel ATA-33/66 Cable detect.
  43  *      Duncan Laurie <void@sun.com>
  44  *
  45  * fixup /proc output for multiple controllers
  46  *      Tim Hockin <thockin@sun.com>
  47  *
  48  * On hpt366:
  49  * Reset the hpt366 on error, reset on dma
  50  * Fix disabling Fast Interrupt hpt366.
  51  *      Mike Waychison <crlf@sun.com>
  52  *
  53  * Added support for 372N clocking and clock switching. The 372N needs
  54  * different clocks on read/write. This requires overloading rw_disk and
  55  * other deeply crazy things. Thanks to <http://www.hoerstreich.de> for
  56  * keeping me sane.
  57  *              Alan Cox <alan@redhat.com>
  58  *
  59  * - fix the clock turnaround code: it was writing to the wrong ports when
  60  *   called for the secondary channel, caching the current clock mode per-
  61  *   channel caused the cached register value to get out of sync with the
  62  *   actual one, the channels weren't serialized, the turnaround shouldn't
  63  *   be done on 66 MHz PCI bus
  64  * - disable UltraATA/100 for HPT370 by default as the 33 MHz clock being used
  65  *   does not allow for this speed anyway
  66  * - avoid touching disabled channels (e.g. HPT371/N are single channel chips,
  67  *   their primary channel is kind of virtual, it isn't tied to any pins)
  68  * - fix/remove bad/unused timing tables and use one set of tables for the whole
  69  *   HPT37x chip family; save space by introducing the separate transfer mode
  70  *   table in which the mode lookup is done
  71  * - use f_CNT value saved by  the HighPoint BIOS as reading it directly gives
  72  *   the wrong PCI frequency since DPLL has already been calibrated by BIOS;
  73  *   read it only from the function 0 of HPT374 chips
  74  * - fix the hotswap code:  it caused RESET- to glitch when tristating the bus,
  75  *   and for HPT36x the obsolete HDIO_TRISTATE_HWIF handler was called instead
  76  * - pass to init_chipset() handlers a copy of the IDE PCI device structure as
  77  *   they tamper with its fields
  78  * - pass  to the init_setup handlers a copy of the ide_pci_device_t structure
  79  *   since they may tamper with its fields
  80  * - prefix the driver startup messages with the real chip name
  81  * - claim the extra 240 bytes of I/O space for all chips
  82  * - optimize the UltraDMA filtering and the drive list lookup code
  83  * - use pci_get_slot() to get to the function 1 of HPT36x/374
  84  * - cache offset of the channel's misc. control registers (MCRs) being used
  85  *   throughout the driver
  86  * - only touch the relevant MCR when detecting the cable type on HPT374's
  87  *   function 1
  88  * - rename all the register related variables consistently
  89  * - move all the interrupt twiddling code from the speedproc handlers into
  90  *   init_hwif_hpt366(), also grouping all the DMA related code together there
  91  * - merge two HPT37x speedproc handlers, fix the PIO timing register mask and
  92  *   separate the UltraDMA and MWDMA masks there to avoid changing PIO timings
  93  *   when setting an UltraDMA mode
  94  * - fix hpt3xx_tune_drive() to set the PIO mode requested, not always select
  95  *   the best possible one
  96  * - clean up DMA timeout handling for HPT370
  97  * - switch to using the enumeration type to differ between the numerous chip
  98  *   variants, matching PCI device/revision ID with the chip type early, at the
  99  *   init_setup stage
 100  * - extend the hpt_info structure to hold the DPLL and PCI clock frequencies,
 101  *   stop duplicating it for each channel by storing the pointer in the pci_dev
 102  *   structure: first, at the init_setup stage, point it to a static "template"
 103  *   with only the chip type and its specific base DPLL frequency, the highest
 104  *   UltraDMA mode, and the chip settings table pointer filled,  then, at the
 105  *   init_chipset stage, allocate per-chip instance  and fill it with the rest
 106  *   of the necessary information
 107  * - get rid of the constant thresholds in the HPT37x PCI clock detection code,
 108  *   switch  to calculating  PCI clock frequency based on the chip's base DPLL
 109  *   frequency
 110  * - switch to using the  DPLL clock and enable UltraATA/133 mode by default on
 111  *   anything  newer than HPT370/A (except HPT374 that is not capable of this
 112  *   mode according to the manual)
 113  * - fold PCI clock detection and DPLL setup code into init_chipset_hpt366(),
 114  *   also fixing the interchanged 25/40 MHz PCI clock cases for HPT36x chips;
 115  *   unify HPT36x/37x timing setup code and the speedproc handlers by joining
 116  *   the register setting lists into the table indexed by the clock selected
 117  * - set the correct hwif->ultra_mask for each individual chip
 118  * - add Ultra and MW DMA mode filtering for the HPT37[24] based SATA cards
 119  *      Sergei Shtylyov, <sshtylyov@ru.mvista.com> or <source@mvista.com>
 120  */
 121
 122 #include <linux/types.h>
 123 #include <linux/module.h>
 124 #include <linux/kernel.h>
 125 #include <linux/delay.h>
 126 #include <linux/timer.h>
 127 #include <linux/mm.h>
 128 #include <linux/ioport.h>
 129 #include <linux/blkdev.h>
 130 #include <linux/hdreg.h>
 131
 132 #include <linux/interrupt.h>
 133 #include <linux/pci.h>
 134 #include <linux/init.h>
 135 #include <linux/ide.h>
 136
 137 #include <asm/uaccess.h>
 138 #include <asm/io.h>
 139 #include <asm/irq.h>
 140
 141 /* various tuning parameters */
 142 #define HPT_RESET_STATE_ENGINE
 143 #undef  HPT_DELAY_INTERRUPT
 144 #define HPT_SERIALIZE_IO        0
 145
 146 static const char *quirk_drives[] = {
 147         "QUANTUM FIREBALLlct08 08",
 148         "QUANTUM FIREBALLP KA6.4",
 149         "QUANTUM FIREBALLP LM20.4",
 150         "QUANTUM FIREBALLP LM20.5",
 151         NULL
 152 };
 153
 154 static const char *bad_ata100_5[] = {
 155         "IBM-DTLA-307075",
 156         "IBM-DTLA-307060",
 157         "IBM-DTLA-307045",
 158         "IBM-DTLA-307030",
 159         "IBM-DTLA-307020",
 160         "IBM-DTLA-307015",
 161         "IBM-DTLA-305040",
 162         "IBM-DTLA-305030",
 163         "IBM-DTLA-305020",
 164         "IC35L010AVER07-0",
 165         "IC35L020AVER07-0",
 166         "IC35L030AVER07-0",
 167         "IC35L040AVER07-0",
 168         "IC35L060AVER07-0",
 169         "WDC AC310200R",
 170         NULL
 171 };
 172
 173 static const char *bad_ata66_4[] = {
 174         "IBM-DTLA-307075",
 175         "IBM-DTLA-307060",
 176         "IBM-DTLA-307045",
 177         "IBM-DTLA-307030",
 178         "IBM-DTLA-307020",
 179         "IBM-DTLA-307015",
 180         "IBM-DTLA-305040",
 181         "IBM-DTLA-305030",
 182         "IBM-DTLA-305020",
 183         "IC35L010AVER07-0",
 184         "IC35L020AVER07-0",
 185         "IC35L030AVER07-0",
 186         "IC35L040AVER07-0",
 187         "IC35L060AVER07-0",
 188         "WDC AC310200R",
 189         "MAXTOR STM3320620A",
 190         NULL
 191 };
 192
 193 static const char *bad_ata66_3[] = {
 194         "WDC AC310200R",
 195         NULL
 196 };
 197
 198 static const char *bad_ata33[] = {
 199         "Maxtor 92720U8", "Maxtor 92040U6", "Maxtor 91360U4", "Maxtor 91020U3", "Maxtor 90845U3", "Maxtor 90650U2",
 200         "Maxtor 91360D8", "Maxtor 91190D7", "Maxtor 91020D6", "Maxtor 90845D5", "Maxtor 90680D4", "Maxtor 90510D3", "Maxtor 90340D2",
 201         "Maxtor 91152D8", "Maxtor 91008D7", "Maxtor 90845D6", "Maxtor 90840D6", "Maxtor 90720D5", "Maxtor 90648D5", "Maxtor 90576D4",
 202         "Maxtor 90510D4",
 203         "Maxtor 90432D3", "Maxtor 90288D2", "Maxtor 90256D2",
 204         "Maxtor 91000D8", "Maxtor 90910D8", "Maxtor 90875D7", "Maxtor 90840D7", "Maxtor 90750D6", "Maxtor 90625D5", "Maxtor 90500D4",
 205         "Maxtor 91728D8", "Maxtor 91512D7", "Maxtor 91303D6", "Maxtor 91080D5", "Maxtor 90845D4", "Maxtor 90680D4", "Maxtor 90648D3", "Maxtor 90432D2",
 206         NULL
 207 };
 208
 209 static u8 xfer_speeds[] = {
 210         XFER_UDMA_6,
 211         XFER_UDMA_5,
 212         XFER_UDMA_4,
 213         XFER_UDMA_3,
 214         XFER_UDMA_2,
 215         XFER_UDMA_1,
 216         XFER_UDMA_0,
 217
 218         XFER_MW_DMA_2,
 219         XFER_MW_DMA_1,
 220         XFER_MW_DMA_0,
 221
 222         XFER_PIO_4,
 223         XFER_PIO_3,
 224         XFER_PIO_2,
 225         XFER_PIO_1,
 226         XFER_PIO_0
 227 };
 228
 229 /* Key for bus clock timings
 230  * 36x   37x
 231  * bits  bits
 232  * 0:3   0:3    data_high_time. Inactive time of DIOW_/DIOR_ for PIO and MW DMA.
 233  *              cycles = value + 1
 234  * 4:7   4:8    data_low_time. Active time of DIOW_/DIOR_ for PIO and MW DMA.
 235  *              cycles = value + 1
 236  * 8:11  9:12   cmd_high_time. Inactive time of DIOW_/DIOR_ during task file
 237  *              register access.
 238  * 12:15 13:17  cmd_low_time. Active time of DIOW_/DIOR_ during task file
 239  *              register access.
 240  * 16:18 18:20  udma_cycle_time. Clock cycles for UDMA xfer.
 241  * -     21     CLK frequency: 0=ATA clock, 1=dual ATA clock.
 242  * 19:21 22:24  pre_high_time. Time to initialize the 1st cycle for PIO and
 243  *              MW DMA xfer.
 244  * 22:24 25:27  cmd_pre_high_time. Time to initialize the 1st PIO cycle for
 245  *              task file register access.
 246  * 28    28     UDMA enable.
 247  * 29    29     DMA  enable.
 248  * 30    30     PIO MST enable. If set, the chip is in bus master mode during
 249  *              PIO xfer.
 250  * 31    31     FIFO enable.
 251  */
 252
 253 static u32 forty_base_hpt36x[] = {
 254         /* XFER_UDMA_6 */       0x900fd943,
 255         /* XFER_UDMA_5 */       0x900fd943,
 256         /* XFER_UDMA_4 */       0x900fd943,
 257         /* XFER_UDMA_3 */       0x900ad943,
 258         /* XFER_UDMA_2 */       0x900bd943,
 259         /* XFER_UDMA_1 */       0x9008d943,
 260         /* XFER_UDMA_0 */       0x9008d943,
 261
 262         /* XFER_MW_DMA_2 */     0xa008d943,
 263         /* XFER_MW_DMA_1 */     0xa010d955,
 264         /* XFER_MW_DMA_0 */     0xa010d9fc,
 265
 266         /* XFER_PIO_4 */        0xc008d963,
 267         /* XFER_PIO_3 */        0xc010d974,
 268         /* XFER_PIO_2 */        0xc010d997,
 269         /* XFER_PIO_1 */        0xc010d9c7,
 270         /* XFER_PIO_0 */        0xc018d9d9
 271 };
 272
 273 static u32 thirty_three_base_hpt36x[] = {
 274         /* XFER_UDMA_6 */       0x90c9a731,
 275         /* XFER_UDMA_5 */       0x90c9a731,
 276         /* XFER_UDMA_4 */       0x90c9a731,
 277         /* XFER_UDMA_3 */       0x90cfa731,
 278         /* XFER_UDMA_2 */       0x90caa731,
 279         /* XFER_UDMA_1 */       0x90cba731,
 280         /* XFER_UDMA_0 */       0x90c8a731,
 281
 282         /* XFER_MW_DMA_2 */     0xa0c8a731,
 283         /* XFER_MW_DMA_1 */     0xa0c8a732,     /* 0xa0c8a733 */
 284         /* XFER_MW_DMA_0 */     0xa0c8a797,
 285
 286         /* XFER_PIO_4 */        0xc0c8a731,
 287         /* XFER_PIO_3 */        0xc0c8a742,
 288         /* XFER_PIO_2 */        0xc0d0a753,
 289         /* XFER_PIO_1 */        0xc0d0a7a3,     /* 0xc0d0a793 */
 290         /* XFER_PIO_0 */        0xc0d0a7aa      /* 0xc0d0a7a7 */
 291 };
 292
 293 static u32 twenty_five_base_hpt36x[] = {
 294         /* XFER_UDMA_6 */       0x90c98521,
 295         /* XFER_UDMA_5 */       0x90c98521,
 296         /* XFER_UDMA_4 */       0x90c98521,
 297         /* XFER_UDMA_3 */       0x90cf8521,
 298         /* XFER_UDMA_2 */       0x90cf8521,
 299         /* XFER_UDMA_1 */       0x90cb8521,
 300         /* XFER_UDMA_0 */       0x90cb8521,
 301
 302         /* XFER_MW_DMA_2 */     0xa0ca8521,
 303         /* XFER_MW_DMA_1 */     0xa0ca8532,
 304         /* XFER_MW_DMA_0 */     0xa0ca8575,
 305
 306         /* XFER_PIO_4 */        0xc0ca8521,
 307         /* XFER_PIO_3 */        0xc0ca8532,
 308         /* XFER_PIO_2 */        0xc0ca8542,
 309         /* XFER_PIO_1 */        0xc0d08572,
 310         /* XFER_PIO_0 */        0xc0d08585
 311 };
 312
 313 static u32 thirty_three_base_hpt37x[] = {
 314         /* XFER_UDMA_6 */       0x12446231,     /* 0x12646231 ?? */
 315         /* XFER_UDMA_5 */       0x12446231,
 316         /* XFER_UDMA_4 */       0x12446231,
 317         /* XFER_UDMA_3 */       0x126c6231,
 318         /* XFER_UDMA_2 */       0x12486231,
 319         /* XFER_UDMA_1 */       0x124c6233,
 320         /* XFER_UDMA_0 */       0x12506297,
 321
 322         /* XFER_MW_DMA_2 */     0x22406c31,
 323         /* XFER_MW_DMA_1 */     0x22406c33,
 324         /* XFER_MW_DMA_0 */     0x22406c97,
 325
 326         /* XFER_PIO_4 */        0x06414e31,
 327         /* XFER_PIO_3 */        0x06414e42,
 328         /* XFER_PIO_2 */        0x06414e53,
 329         /* XFER_PIO_1 */        0x06814e93,
 330         /* XFER_PIO_0 */        0x06814ea7
 331 };
 332
 333 static u32 fifty_base_hpt37x[] = {
 334         /* XFER_UDMA_6 */       0x12848242,
 335         /* XFER_UDMA_5 */       0x12848242,
 336         /* XFER_UDMA_4 */       0x12ac8242,
 337         /* XFER_UDMA_3 */       0x128c8242,
 338         /* XFER_UDMA_2 */       0x120c8242,
 339         /* XFER_UDMA_1 */       0x12148254,
 340         /* XFER_UDMA_0 */       0x121882ea,
 341
 342         /* XFER_MW_DMA_2 */     0x22808242,
 343         /* XFER_MW_DMA_1 */     0x22808254,
 344         /* XFER_MW_DMA_0 */     0x228082ea,
 345
 346         /* XFER_PIO_4 */        0x0a81f442,
 347         /* XFER_PIO_3 */        0x0a81f443,
 348         /* XFER_PIO_2 */        0x0a81f454,
 349         /* XFER_PIO_1 */        0x0ac1f465,
 350         /* XFER_PIO_0 */        0x0ac1f48a
 351 };
 352
 353 static u32 sixty_six_base_hpt37x[] = {
 354         /* XFER_UDMA_6 */       0x1c869c62,
 355         /* XFER_UDMA_5 */       0x1cae9c62,     /* 0x1c8a9c62 */
 356         /* XFER_UDMA_4 */       0x1c8a9c62,
 357         /* XFER_UDMA_3 */       0x1c8e9c62,
 358         /* XFER_UDMA_2 */       0x1c929c62,
 359         /* XFER_UDMA_1 */       0x1c9a9c62,
 360         /* XFER_UDMA_0 */       0x1c829c62,
 361
 362         /* XFER_MW_DMA_2 */     0x2c829c62,
 363         /* XFER_MW_DMA_1 */     0x2c829c66,
 364         /* XFER_MW_DMA_0 */     0x2c829d2e,
 365
 366         /* XFER_PIO_4 */        0x0c829c62,
 367         /* XFER_PIO_3 */        0x0c829c84,
 368         /* XFER_PIO_2 */        0x0c829ca6,
 369         /* XFER_PIO_1 */        0x0d029d26,
 370         /* XFER_PIO_0 */        0x0d029d5e
 371 };
 372
 373 #define HPT366_DEBUG_DRIVE_INFO         0
 374 #define HPT371_ALLOW_ATA133_6           1
 375 #define HPT302_ALLOW_ATA133_6           1
 376 #define HPT372_ALLOW_ATA133_6           1
 377 #define HPT370_ALLOW_ATA100_5           0
 378 #define HPT366_ALLOW_ATA66_4            1
 379 #define HPT366_ALLOW_ATA66_3            1
 380 #define HPT366_MAX_DEVS                 8
 381
 382 /* Supported ATA clock frequencies */
 383 enum ata_clock {
 384         ATA_CLOCK_25MHZ,
 385         ATA_CLOCK_33MHZ,
 386         ATA_CLOCK_40MHZ,
 387         ATA_CLOCK_50MHZ,
 388         ATA_CLOCK_66MHZ,
 389         NUM_ATA_CLOCKS
 390 };
 391
 392 /*
 393  *      Hold all the HighPoint chip information in one place.
 394  */
 395
 396 struct hpt_info {
 397         char *chip_name;        /* Chip name */
 398         u8 chip_type;           /* Chip type */
 399         u8 udma_mask;           /* Allowed UltraDMA modes mask. */
 400         u8 dpll_clk;            /* DPLL clock in MHz */
 401         u8 pci_clk;             /* PCI  clock in MHz */
 402         u32 **settings;         /* Chipset settings table */
 403 };
 404
 405 /* Supported HighPoint chips */
 406 enum {
 407         HPT36x,
 408         HPT370,
 409         HPT370A,
 410         HPT374,
 411         HPT372,
 412         HPT372A,
 413         HPT302,
 414         HPT371,
 415         HPT372N,
 416         HPT302N,
 417         HPT371N
 418 };
 419
 420 static u32 *hpt36x_settings[NUM_ATA_CLOCKS] = {
 421         twenty_five_base_hpt36x,
 422         thirty_three_base_hpt36x,
 423         forty_base_hpt36x,
 424         NULL,
 425         NULL
 426 };
 427
 428 static u32 *hpt37x_settings[NUM_ATA_CLOCKS] = {
 429         NULL,
 430         thirty_three_base_hpt37x,
 431         NULL,
 432         fifty_base_hpt37x,
 433         sixty_six_base_hpt37x
 434 };
 435
 436 static const struct hpt_info hpt36x __devinitdata = {
 437         .chip_name      = "HPT36x",
 438         .chip_type      = HPT36x,
 439         .udma_mask      = HPT366_ALLOW_ATA66_3 ? (HPT366_ALLOW_ATA66_4 ? ATA_UDMA4 : ATA_UDMA3) : ATA_UDMA2,
 440         .dpll_clk       = 0,    /* no DPLL */
 441         .settings       = hpt36x_settings
 442 };
 443
 444 static const struct hpt_info hpt370 __devinitdata = {
 445         .chip_name      = "HPT370",
 446         .chip_type      = HPT370,
 447         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 448         .dpll_clk       = 48,
 449         .settings       = hpt37x_settings
 450 };
 451
 452 static const struct hpt_info hpt370a __devinitdata = {
 453         .chip_name      = "HPT370A",
 454         .chip_type      = HPT370A,
 455         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 456         .dpll_clk       = 48,
 457         .settings       = hpt37x_settings
 458 };
 459
 460 static const struct hpt_info hpt374 __devinitdata = {
 461         .chip_name      = "HPT374",
 462         .chip_type      = HPT374,
 463         .udma_mask      = ATA_UDMA5,
 464         .dpll_clk       = 48,
 465         .settings       = hpt37x_settings
 466 };
 467
 468 static const struct hpt_info hpt372 __devinitdata = {
 469         .chip_name      = "HPT372",
 470         .chip_type      = HPT372,
 471         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 472         .dpll_clk       = 55,
 473         .settings       = hpt37x_settings
 474 };
 475
 476 static const struct hpt_info hpt372a __devinitdata = {
 477         .chip_name      = "HPT372A",
 478         .chip_type      = HPT372A,
 479         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 480         .dpll_clk       = 66,
 481         .settings       = hpt37x_settings
 482 };
 483
 484 static const struct hpt_info hpt302 __devinitdata = {
 485         .chip_name      = "HPT302",
 486         .chip_type      = HPT302,
 487         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 488         .dpll_clk       = 66,
 489         .settings       = hpt37x_settings
 490 };
 491
 492 static const struct hpt_info hpt371 __devinitdata = {
 493         .chip_name      = "HPT371",
 494         .chip_type      = HPT371,
 495         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 496         .dpll_clk       = 66,
 497         .settings       = hpt37x_settings
 498 };
 499
 500 static const struct hpt_info hpt372n __devinitdata = {
 501         .chip_name      = "HPT372N",
 502         .chip_type      = HPT372N,
 503         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 504         .dpll_clk       = 77,
 505         .settings       = hpt37x_settings
 506 };
 507
 508 static const struct hpt_info hpt302n __devinitdata = {
 509         .chip_name      = "HPT302N",
 510         .chip_type      = HPT302N,
 511         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 512         .dpll_clk       = 77,
 513         .settings       = hpt37x_settings
 514 };
 515
 516 static const struct hpt_info hpt371n __devinitdata = {
 517         .chip_name      = "HPT371N",
 518         .chip_type      = HPT371N,
 519         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 520         .dpll_clk       = 77,
 521         .settings       = hpt37x_settings
 522 };
 523
 524 static int check_in_drive_list(ide_drive_t *drive, const char **list)
 525 {
 526         struct hd_driveid *id = drive->id;
 527
 528         while (*list)
 529                 if (!strcmp(*list++,id->model))
 530                         return 1;
 531         return 0;
 532 }
 533
 534 /*
 535  * The Marvell bridge chips used on the HighPoint SATA cards do not seem
 536  * to support the UltraDMA modes 1, 2, and 3 as well as any MWDMA modes...
 537  */
 538
 539 static u8 hpt3xx_udma_filter(ide_drive_t *drive)
 540 {
 541         ide_hwif_t *hwif        = HWIF(drive);
 542         struct hpt_info *info   = pci_get_drvdata(hwif->pci_dev);
 543         u8 mask                 = hwif->ultra_mask;
 544
 545         switch (info->chip_type) {
 546         case HPT36x:
 547                 if (!HPT366_ALLOW_ATA66_4 ||
 548                     check_in_drive_list(drive, bad_ata66_4))
 549                         mask = ATA_UDMA3;
 550
 551                 if (!HPT366_ALLOW_ATA66_3 ||
 552                     check_in_drive_list(drive, bad_ata66_3))
 553                         mask = ATA_UDMA2;
 554                 break;
 555         case HPT370:
 556                 if (!HPT370_ALLOW_ATA100_5 ||
 557                     check_in_drive_list(drive, bad_ata100_5))
 558                         mask = ATA_UDMA4;
 559                 break;
 560         case HPT370A:
 561                 if (!HPT370_ALLOW_ATA100_5 ||
 562                     check_in_drive_list(drive, bad_ata100_5))
 563                         return ATA_UDMA4;
 564         case HPT372 :
 565         case HPT372A:
 566         case HPT372N:
 567         case HPT374 :
 568                 if (ide_dev_is_sata(drive->id))
 569                         mask &= ~0x0e;
 570                 /* Fall thru */
 571         default:
 572                 return mask;
 573         }
 574
 575         return check_in_drive_list(drive, bad_ata33) ? 0x00 : mask;
 576 }
 577
 578 static u8 hpt3xx_mdma_filter(ide_drive_t *drive)
 579 {
 580         ide_hwif_t *hwif        = HWIF(drive);
 581         struct hpt_info *info   = pci_get_drvdata(hwif->pci_dev);
 582
 583         switch (info->chip_type) {
 584         case HPT372 :
 585         case HPT372A:
 586         case HPT372N:
 587         case HPT374 :
 588                 if (ide_dev_is_sata(drive->id))
 589                         return 0x00;
 590                 /* Fall thru */
 591         default:
 592                 return 0x07;
 593         }
 594 }
 595
 596 static u32 get_speed_setting(u8 speed, struct hpt_info *info)
 597 {
 598         int i;
 599
 600         /*
 601          * Lookup the transfer mode table to get the index into
 602          * the timing table.
 603          *
 604          * NOTE: For XFER_PIO_SLOW, PIO mode 0 timings will be used.
 605          */
 606         for (i = 0; i < ARRAY_SIZE(xfer_speeds) - 1; i++)
 607                 if (xfer_speeds[i] == speed)
 608                         break;
 609         /*
 610          * NOTE: info->settings only points to the pointer
 611          * to the list of the actual register values
 612          */
 613         return (*info->settings)[i];
 614 }
 615
 616 static void hpt36x_set_mode(ide_drive_t *drive, const u8 speed)
 617 {
 618         ide_hwif_t *hwif        = HWIF(drive);
 619         struct pci_dev  *dev    = hwif->pci_dev;
 620         struct hpt_info *info   = pci_get_drvdata(dev);
 621         u8  itr_addr            = drive->dn ? 0x44 : 0x40;
 622         u32 old_itr             = 0;
 623         u32 itr_mask, new_itr;
 624
 625         itr_mask = speed < XFER_MW_DMA_0 ? 0x30070000 :
 626                   (speed < XFER_UDMA_0   ? 0xc0070000 : 0xc03800ff);
 627
 628         new_itr = get_speed_setting(speed, info);
 629
 630         /*
 631          * Disable on-chip PIO FIFO/buffer (and PIO MST mode as well)
 632          * to avoid problems handling I/O errors later
 633          */
 634         pci_read_config_dword(dev, itr_addr, &old_itr);
 635         new_itr  = (new_itr & ~itr_mask) | (old_itr & itr_mask);
 636         new_itr &= ~0xc0000000;
 637
 638         pci_write_config_dword(dev, itr_addr, new_itr);
 639 }
 640
 641 static void hpt37x_set_mode(ide_drive_t *drive, const u8 speed)
 642 {
 643         ide_hwif_t *hwif        = HWIF(drive);
 644         struct pci_dev  *dev    = hwif->pci_dev;
 645         struct hpt_info *info   = pci_get_drvdata(dev);
 646         u8  itr_addr            = 0x40 + (drive->dn * 4);
 647         u32 old_itr             = 0;
 648         u32 itr_mask, new_itr;
 649
 650         itr_mask = speed < XFER_MW_DMA_0 ? 0x303c0000 :
 651                   (speed < XFER_UDMA_0   ? 0xc03c0000 : 0xc1c001ff);
 652
 653         new_itr = get_speed_setting(speed, info);
 654
 655         pci_read_config_dword(dev, itr_addr, &old_itr);
 656         new_itr = (new_itr & ~itr_mask) | (old_itr & itr_mask);
 657
 658         if (speed < XFER_MW_DMA_0)
 659                 new_itr &= ~0x80000000; /* Disable on-chip PIO FIFO/buffer */
 660         pci_write_config_dword(dev, itr_addr, new_itr);
 661 }
 662
 663 static void hpt3xx_set_mode(ide_drive_t *drive, const u8 speed)
 664 {
 665         ide_hwif_t *hwif        = HWIF(drive);
 666         struct hpt_info *info   = pci_get_drvdata(hwif->pci_dev);
 667
 668         if (info->chip_type >= HPT370)
 669                 hpt37x_set_mode(drive, speed);
 670         else    /* hpt368: hpt_minimum_revision(dev, 2) */
 671                 hpt36x_set_mode(drive, speed);
 672 }
 673
 674 static void hpt3xx_set_pio_mode(ide_drive_t *drive, const u8 pio)
 675 {
 676         hpt3xx_set_mode(drive, XFER_PIO_0 + pio);
 677 }
 678
 679 static int hpt3xx_quirkproc(ide_drive_t *drive)
 680 {
 681         struct hd_driveid *id   = drive->id;
 682         const  char **list      = quirk_drives;
 683
 684         while (*list)
 685                 if (strstr(id->model, *list++))
 686                         return 1;
 687         return 0;
 688 }
 689
 690 static void hpt3xx_intrproc(ide_drive_t *drive)
 691 {
 692         if (drive->quirk_list)
 693                 return;
 694
 695         /* drives in the quirk_list may not like intr setups/cleanups */
 696         outb(drive->ctl | 2, IDE_CONTROL_REG);
 697 }
 698
 699 static void hpt3xx_maskproc(ide_drive_t *drive, int mask)
 700 {
 701         ide_hwif_t *hwif        = HWIF(drive);
 702         struct pci_dev  *dev    = hwif->pci_dev;
 703         struct hpt_info *info   = pci_get_drvdata(dev);
 704
 705         if (drive->quirk_list) {
 706                 if (info->chip_type >= HPT370) {
 707                         u8 scr1 = 0;
 708
 709                         pci_read_config_byte(dev, 0x5a, &scr1);
 710                         if (((scr1 & 0x10) >> 4) != mask) {
 711                                 if (mask)
 712                                         scr1 |=  0x10;
 713                                 else
 714                                         scr1 &= ~0x10;
 715                                 pci_write_config_byte(dev, 0x5a, scr1);
 716                         }
 717                 } else {
 718                         if (mask)
 719                                 disable_irq(hwif->irq);
 720                         else
 721                                 enable_irq (hwif->irq);
 722                 }
 723         } else
 724                 outb(mask ? (drive->ctl | 2) : (drive->ctl & ~2),
 725                      IDE_CONTROL_REG);
 726 }
 727
 728 /*
 729  * This is specific to the HPT366 UDMA chipset
 730  * by HighPoint|Triones Technologies, Inc.
 731  */
 732 static void hpt366_dma_lost_irq(ide_drive_t *drive)
 733 {
 734         struct pci_dev *dev = HWIF(drive)->pci_dev;
 735         u8 mcr1 = 0, mcr3 = 0, scr1 = 0;
 736
 737         pci_read_config_byte(dev, 0x50, &mcr1);
 738         pci_read_config_byte(dev, 0x52, &mcr3);
 739         pci_read_config_byte(dev, 0x5a, &scr1);
 740         printk("%s: (%s)  mcr1=0x%02x, mcr3=0x%02x, scr1=0x%02x\n",
 741                 drive->name, __FUNCTION__, mcr1, mcr3, scr1);
 742         if (scr1 & 0x10)
 743                 pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
 744         ide_dma_lost_irq(drive);
 745 }
 746
 747 static void hpt370_clear_engine(ide_drive_t *drive)
 748 {
 749         ide_hwif_t *hwif = HWIF(drive);
 750
 751         pci_write_config_byte(hwif->pci_dev, hwif->select_data, 0x37);
 752         udelay(10);
 753 }
 754
 755 static void hpt370_irq_timeout(ide_drive_t *drive)
 756 {
 757         ide_hwif_t *hwif        = HWIF(drive);
 758         u16 bfifo               = 0;
 759         u8  dma_cmd;
 760
 761         pci_read_config_word(hwif->pci_dev, hwif->select_data + 2, &bfifo);
 762         printk(KERN_DEBUG "%s: %d bytes in FIFO\n", drive->name, bfifo & 0x1ff);
 763
 764         /* get DMA command mode */
 765         dma_cmd = inb(hwif->dma_command);
 766         /* stop DMA */
 767         outb(dma_cmd & ~0x1, hwif->dma_command);
 768         hpt370_clear_engine(drive);
 769 }
 770
 771 static void hpt370_ide_dma_start(ide_drive_t *drive)
 772 {
 773 #ifdef HPT_RESET_STATE_ENGINE
 774         hpt370_clear_engine(drive);
 775 #endif
 776         ide_dma_start(drive);
 777 }
 778
 779 static int hpt370_ide_dma_end(ide_drive_t *drive)
 780 {
 781         ide_hwif_t *hwif        = HWIF(drive);
 782         u8  dma_stat            = inb(hwif->dma_status);
 783
 784         if (dma_stat & 0x01) {
 785                 /* wait a little */
 786                 udelay(20);
 787                 dma_stat = inb(hwif->dma_status);
 788                 if (dma_stat & 0x01)
 789                         hpt370_irq_timeout(drive);
 790         }
 791         return __ide_dma_end(drive);
 792 }
 793
 794 static void hpt370_dma_timeout(ide_drive_t *drive)
 795 {
 796         hpt370_irq_timeout(drive);
 797         ide_dma_timeout(drive);
 798 }
 799
 800 /* returns 1 if DMA IRQ issued, 0 otherwise */
 801 static int hpt374_ide_dma_test_irq(ide_drive_t *drive)
 802 {
 803         ide_hwif_t *hwif        = HWIF(drive);
 804         u16 bfifo               = 0;
 805         u8  dma_stat;
 806
 807         pci_read_config_word(hwif->pci_dev, hwif->select_data + 2, &bfifo);
 808         if (bfifo & 0x1FF) {
 809 //              printk("%s: %d bytes in FIFO\n", drive->name, bfifo);
 810                 return 0;
 811         }
 812
 813         dma_stat = inb(hwif->dma_status);
 814         /* return 1 if INTR asserted */
 815         if (dma_stat & 4)
 816                 return 1;
 817
 818         if (!drive->waiting_for_dma)
 819                 printk(KERN_WARNING "%s: (%s) called while not waiting\n",
 820                                 drive->name, __FUNCTION__);
 821         return 0;
 822 }
 823
 824 static int hpt374_ide_dma_end(ide_drive_t *drive)
 825 {
 826         ide_hwif_t *hwif        = HWIF(drive);
 827         struct pci_dev  *dev    = hwif->pci_dev;
 828         u8 mcr  = 0, mcr_addr   = hwif->select_data;
 829         u8 bwsr = 0, mask       = hwif->channel ? 0x02 : 0x01;
 830
 831         pci_read_config_byte(dev, 0x6a, &bwsr);
 832         pci_read_config_byte(dev, mcr_addr, &mcr);
 833         if (bwsr & mask)
 834                 pci_write_config_byte(dev, mcr_addr, mcr | 0x30);
 835         return __ide_dma_end(drive);
 836 }
 837
 838 /**
 839  *      hpt3xxn_set_clock       -       perform clock switching dance
 840  *      @hwif: hwif to switch
 841  *      @mode: clocking mode (0x21 for write, 0x23 otherwise)
 842  *
 843  *      Switch the DPLL clock on the HPT3xxN devices. This is a right mess.
 844  */
 845
 846 static void hpt3xxn_set_clock(ide_hwif_t *hwif, u8 mode)
 847 {
 848         u8 scr2 = inb(hwif->dma_master + 0x7b);
 849
 850         if ((scr2 & 0x7f) == mode)
 851                 return;
 852
 853         /* Tristate the bus */
 854         outb(0x80, hwif->dma_master + 0x73);
 855         outb(0x80, hwif->dma_master + 0x77);
 856
 857         /* Switch clock and reset channels */
 858         outb(mode, hwif->dma_master + 0x7b);
 859         outb(0xc0, hwif->dma_master + 0x79);
 860
 861         /*
 862          * Reset the state machines.
 863          * NOTE: avoid accidentally enabling the disabled channels.
 864          */
 865         outb(inb(hwif->dma_master + 0x70) | 0x32, hwif->dma_master + 0x70);
 866         outb(inb(hwif->dma_master + 0x74) | 0x32, hwif->dma_master + 0x74);
 867
 868         /* Complete reset */
 869         outb(0x00, hwif->dma_master + 0x79);
 870
 871         /* Reconnect channels to bus */
 872         outb(0x00, hwif->dma_master + 0x73);
 873         outb(0x00, hwif->dma_master + 0x77);
 874 }
 875
 876 /**
 877  *      hpt3xxn_rw_disk         -       prepare for I/O
 878  *      @drive: drive for command
 879  *      @rq: block request structure
 880  *
 881  *      This is called when a disk I/O is issued to HPT3xxN.
 882  *      We need it because of the clock switching.
 883  */
 884
 885 static void hpt3xxn_rw_disk(ide_drive_t *drive, struct request *rq)
 886 {
 887         hpt3xxn_set_clock(HWIF(drive), rq_data_dir(rq) ? 0x23 : 0x21);
 888 }
 889
 890 /*
 891  * Set/get power state for a drive.
 892  * NOTE: affects both drives on each channel.
 893  *
 894  * When we turn the power back on, we need to re-initialize things.
 895  */
 896 #define TRISTATE_BIT  0x8000
 897
 898 static int hpt3xx_busproc(ide_drive_t *drive, int state)
 899 {
 900         ide_hwif_t *hwif        = HWIF(drive);
 901         struct pci_dev *dev     = hwif->pci_dev;
 902         u8  mcr_addr            = hwif->select_data + 2;
 903         u8  resetmask           = hwif->channel ? 0x80 : 0x40;
 904         u8  bsr2                = 0;
 905         u16 mcr                 = 0;
 906
 907         hwif->bus_state = state;
 908
 909         /* Grab the status. */
 910         pci_read_config_word(dev, mcr_addr, &mcr);
 911         pci_read_config_byte(dev, 0x59, &bsr2);
 912
 913         /*
 914          * Set the state. We don't set it if we don't need to do so.
 915          * Make sure that the drive knows that it has failed if it's off.
 916          */
 917         switch (state) {
 918         case BUSSTATE_ON:
 919                 if (!(bsr2 & resetmask))
 920                         return 0;
 921                 hwif->drives[0].failures = hwif->drives[1].failures = 0;
 922
 923                 pci_write_config_byte(dev, 0x59, bsr2 & ~resetmask);
 924                 pci_write_config_word(dev, mcr_addr, mcr & ~TRISTATE_BIT);
 925                 return 0;
 926         case BUSSTATE_OFF:
 927                 if ((bsr2 & resetmask) && !(mcr & TRISTATE_BIT))
 928                         return 0;
 929                 mcr &= ~TRISTATE_BIT;
 930                 break;
 931         case BUSSTATE_TRISTATE:
 932                 if ((bsr2 & resetmask) &&  (mcr & TRISTATE_BIT))
 933                         return 0;
 934                 mcr |= TRISTATE_BIT;
 935                 break;
 936         default:
 937                 return -EINVAL;
 938         }
 939
 940         hwif->drives[0].failures = hwif->drives[0].max_failures + 1;
 941         hwif->drives[1].failures = hwif->drives[1].max_failures + 1;
 942
 943         pci_write_config_word(dev, mcr_addr, mcr);
 944         pci_write_config_byte(dev, 0x59, bsr2 | resetmask);
 945         return 0;
 946 }
 947
 948 /**
 949  *      hpt37x_calibrate_dpll   -       calibrate the DPLL
 950  *      @dev: PCI device
 951  *
 952  *      Perform a calibration cycle on the DPLL.
 953  *      Returns 1 if this succeeds
 954  */
 955 static int __devinit hpt37x_calibrate_dpll(struct pci_dev *dev, u16 f_low, u16 f_high)
 956 {
 957         u32 dpll = (f_high << 16) | f_low | 0x100;
 958         u8  scr2;
 959         int i;
 960
 961         pci_write_config_dword(dev, 0x5c, dpll);
 962
 963         /* Wait for oscillator ready */
 964         for(i = 0; i < 0x5000; ++i) {
 965                 udelay(50);
 966                 pci_read_config_byte(dev, 0x5b, &scr2);
 967                 if (scr2 & 0x80)
 968                         break;
 969         }
 970         /* See if it stays ready (we'll just bail out if it's not yet) */
 971         for(i = 0; i < 0x1000; ++i) {
 972                 pci_read_config_byte(dev, 0x5b, &scr2);
 973                 /* DPLL destabilized? */
 974                 if(!(scr2 & 0x80))
 975                         return 0;
 976         }
 977         /* Turn off tuning, we have the DPLL set */
 978         pci_read_config_dword (dev, 0x5c, &dpll);
 979         pci_write_config_dword(dev, 0x5c, (dpll & ~0x100));
 980         return 1;
 981 }
 982
 983 static unsigned int __devinit init_chipset_hpt366(struct pci_dev *dev, const char *name)
 984 {
 985         struct hpt_info *info   = kmalloc(sizeof(struct hpt_info), GFP_KERNEL);
 986         unsigned long io_base   = pci_resource_start(dev, 4);
 987         u8 pci_clk,  dpll_clk   = 0;    /* PCI and DPLL clock in MHz */
 988         u8 chip_type;
 989         enum ata_clock  clock;
 990
 991         if (info == NULL) {
 992                 printk(KERN_ERR "%s: out of memory!\n", name);
 993                 return -ENOMEM;
 994         }
 995
 996         /*
 997          * Copy everything from a static "template" structure
 998          * to just allocated per-chip hpt_info structure.
 999          */
1000         memcpy(info, pci_get_drvdata(dev), sizeof(struct hpt_info));
1001         chip_type = info->chip_type;
1002
1003         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
1004         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
1005         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
1006         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
1007
1008         /*
1009          * First, try to estimate the PCI clock frequency...
1010          */
1011         if (chip_type >= HPT370) {
1012                 u8  scr1  = 0;
1013                 u16 f_cnt = 0;
1014                 u32 temp  = 0;
1015
1016                 /* Interrupt force enable. */
1017                 pci_read_config_byte(dev, 0x5a, &scr1);
1018                 if (scr1 & 0x10)
1019                         pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
1020
1021                 /*
1022                  * HighPoint does this for HPT372A.
1023                  * NOTE: This register is only writeable via I/O space.
1024                  */
1025                 if (chip_type == HPT372A)
1026                         outb(0x0e, io_base + 0x9c);
1027
1028                 /*
1029                  * Default to PCI clock. Make sure MA15/16 are set to output
1030                  * to prevent drives having problems with 40-pin cables.
1031                  */
1032                 pci_write_config_byte(dev, 0x5b, 0x23);
1033
1034                 /*
1035                  * We'll have to read f_CNT value in order to determine
1036                  * the PCI clock frequency according to the following ratio:
1037                  *
1038                  * f_CNT = Fpci * 192 / Fdpll
1039                  *
1040                  * First try reading the register in which the HighPoint BIOS
1041                  * saves f_CNT value before  reprogramming the DPLL from its
1042                  * default setting (which differs for the various chips).
1043                  *
1044                  * NOTE: This register is only accessible via I/O space;
1045                  * HPT374 BIOS only saves it for the function 0, so we have to
1046                  * always read it from there -- no need to check the result of
1047                  * pci_get_slot() for the function 0 as the whole device has
1048                  * been already "pinned" (via function 1) in init_setup_hpt374()
1049                  */
1050                 if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1051                         struct pci_dev  *dev1 = pci_get_slot(dev->bus,
1052                                                              dev->devfn - 1);
1053                         unsigned long io_base = pci_resource_start(dev1, 4);
1054
1055                         temp =  inl(io_base + 0x90);
1056                         pci_dev_put(dev1);
1057                 } else
1058                         temp =  inl(io_base + 0x90);
1059
1060                 /*
1061                  * In case the signature check fails, we'll have to
1062                  * resort to reading the f_CNT register itself in hopes
1063                  * that nobody has touched the DPLL yet...
1064                  */
1065                 if ((temp & 0xFFFFF000) != 0xABCDE000) {
1066                         int i;
1067
1068                         printk(KERN_WARNING "%s: no clock data saved by BIOS\n",
1069                                name);
1070
1071                         /* Calculate the average value of f_CNT. */
1072                         for (temp = i = 0; i < 128; i++) {
1073                                 pci_read_config_word(dev, 0x78, &f_cnt);
1074                                 temp += f_cnt & 0x1ff;
1075                                 mdelay(1);
1076                         }
1077                         f_cnt = temp / 128;
1078                 } else
1079                         f_cnt = temp & 0x1ff;
1080
1081                 dpll_clk = info->dpll_clk;
1082                 pci_clk  = (f_cnt * dpll_clk) / 192;
1083
1084                 /* Clamp PCI clock to bands. */
1085                 if (pci_clk < 40)
1086                         pci_clk = 33;
1087                 else if(pci_clk < 45)
1088                         pci_clk = 40;
1089                 else if(pci_clk < 55)
1090                         pci_clk = 50;
1091                 else
1092                         pci_clk = 66;
1093
1094                 printk(KERN_INFO "%s: DPLL base: %d MHz, f_CNT: %d, "
1095                        "assuming %d MHz PCI\n", name, dpll_clk, f_cnt, pci_clk);
1096         } else {
1097                 u32 itr1 = 0;
1098
1099                 pci_read_config_dword(dev, 0x40, &itr1);
1100
1101                 /* Detect PCI clock by looking at cmd_high_time. */
1102                 switch((itr1 >> 8) & 0x07) {
1103                         case 0x09:
1104                                 pci_clk = 40;
1105                                 break;
1106                         case 0x05:
1107                                 pci_clk = 25;
1108                                 break;
1109                         case 0x07:
1110                         default:
1111                                 pci_clk = 33;
1112                                 break;
1113                 }
1114         }
1115
1116         /* Let's assume we'll use PCI clock for the ATA clock... */
1117         switch (pci_clk) {
1118                 case 25:
1119                         clock = ATA_CLOCK_25MHZ;
1120                         break;
1121                 case 33:
1122                 default:
1123                         clock = ATA_CLOCK_33MHZ;
1124                         break;
1125                 case 40:
1126                         clock = ATA_CLOCK_40MHZ;
1127                         break;
1128                 case 50:
1129                         clock = ATA_CLOCK_50MHZ;
1130                         break;
1131                 case 66:
1132                         clock = ATA_CLOCK_66MHZ;
1133                         break;
1134         }
1135
1136         /*
1137          * Only try the DPLL if we don't have a table for the PCI clock that
1138          * we are running at for HPT370/A, always use it  for anything newer...
1139          *
1140          * NOTE: Using the internal DPLL results in slow reads on 33 MHz PCI.
1141          * We also  don't like using  the DPLL because this causes glitches
1142          * on PRST-/SRST- when the state engine gets reset...
1143          */
1144         if (chip_type >= HPT374 || info->settings[clock] == NULL) {
1145                 u16 f_low, delta = pci_clk < 50 ? 2 : 4;
1146                 int adjust;
1147
1148                  /*
1149                   * Select 66 MHz DPLL clock only if UltraATA/133 mode is
1150                   * supported/enabled, use 50 MHz DPLL clock otherwise...
1151                   */
1152                 if (info->udma_mask == ATA_UDMA6) {
1153                         dpll_clk = 66;
1154                         clock = ATA_CLOCK_66MHZ;
1155                 } else if (dpll_clk) {  /* HPT36x chips don't have DPLL */
1156                         dpll_clk = 50;
1157                         clock = ATA_CLOCK_50MHZ;
1158                 }
1159
1160                 if (info->settings[clock] == NULL) {
1161                         printk(KERN_ERR "%s: unknown bus timing!\n", name);
1162                         kfree(info);
1163                         return -EIO;
1164                 }
1165
1166                 /* Select the DPLL clock. */
1167                 pci_write_config_byte(dev, 0x5b, 0x21);
1168
1169                 /*
1170                  * Adjust the DPLL based upon PCI clock, enable it,
1171                  * and wait for stabilization...
1172                  */
1173                 f_low = (pci_clk * 48) / dpll_clk;
1174
1175                 for (adjust = 0; adjust < 8; adjust++) {
1176                         if(hpt37x_calibrate_dpll(dev, f_low, f_low + delta))
1177                                 break;
1178
1179                         /*
1180                          * See if it'll settle at a fractionally different clock
1181                          */
1182                         if (adjust & 1)
1183                                 f_low -= adjust >> 1;
1184                         else
1185                                 f_low += adjust >> 1;
1186                 }
1187                 if (adjust == 8) {
1188                         printk(KERN_ERR "%s: DPLL did not stabilize!\n", name);
1189                         kfree(info);
1190                         return -EIO;
1191                 }
1192
1193                 printk("%s: using %d MHz DPLL clock\n", name, dpll_clk);
1194         } else {
1195                 /* Mark the fact that we're not using the DPLL. */
1196                 dpll_clk = 0;
1197
1198                 printk("%s: using %d MHz PCI clock\n", name, pci_clk);
1199         }
1200
1201         /*
1202          * Advance the table pointer to a slot which points to the list
1203          * of the register values settings matching the clock being used.
1204          */
1205         info->settings += clock;
1206
1207         /* Store the clock frequencies. */
1208         info->dpll_clk  = dpll_clk;
1209         info->pci_clk   = pci_clk;
1210
1211         /* Point to this chip's own instance of the hpt_info structure. */
1212         pci_set_drvdata(dev, info);
1213
1214         if (chip_type >= HPT370) {
1215                 u8  mcr1, mcr4;
1216
1217                 /*
1218                  * Reset the state engines.
1219                  * NOTE: Avoid accidentally enabling the disabled channels.
1220                  */
1221                 pci_read_config_byte (dev, 0x50, &mcr1);
1222                 pci_read_config_byte (dev, 0x54, &mcr4);
1223                 pci_write_config_byte(dev, 0x50, (mcr1 | 0x32));
1224                 pci_write_config_byte(dev, 0x54, (mcr4 | 0x32));
1225                 udelay(100);
1226         }
1227
1228         /*
1229          * On  HPT371N, if ATA clock is 66 MHz we must set bit 2 in
1230          * the MISC. register to stretch the UltraDMA Tss timing.
1231          * NOTE: This register is only writeable via I/O space.
1232          */
1233         if (chip_type == HPT371N && clock == ATA_CLOCK_66MHZ)
1234
1235                 outb(inb(io_base + 0x9c) | 0x04, io_base + 0x9c);
1236
1237         return dev->irq;
1238 }
1239
1240 static void __devinit init_hwif_hpt366(ide_hwif_t *hwif)
1241 {
1242         struct pci_dev  *dev    = hwif->pci_dev;
1243         struct hpt_info *info   = pci_get_drvdata(dev);
1244         int serialize           = HPT_SERIALIZE_IO;
1245         u8  scr1 = 0, ata66     = hwif->channel ? 0x01 : 0x02;
1246         u8  chip_type           = info->chip_type;
1247         u8  new_mcr, old_mcr    = 0;
1248
1249         /* Cache the channel's MISC. control registers' offset */
1250         hwif->select_data       = hwif->channel ? 0x54 : 0x50;
1251
1252         hwif->set_pio_mode      = &hpt3xx_set_pio_mode;
1253         hwif->set_dma_mode      = &hpt3xx_set_mode;
1254         hwif->quirkproc         = &hpt3xx_quirkproc;
1255         hwif->intrproc          = &hpt3xx_intrproc;
1256         hwif->maskproc          = &hpt3xx_maskproc;
1257         hwif->busproc           = &hpt3xx_busproc;
1258
1259         hwif->udma_filter       = &hpt3xx_udma_filter;
1260         hwif->mdma_filter       = &hpt3xx_mdma_filter;
1261
1262         /*
1263          * HPT3xxN chips have some complications:
1264          *
1265          * - on 33 MHz PCI we must clock switch
1266          * - on 66 MHz PCI we must NOT use the PCI clock
1267          */
1268         if (chip_type >= HPT372N && info->dpll_clk && info->pci_clk < 66) {
1269                 /*
1270                  * Clock is shared between the channels,
1271                  * so we'll have to serialize them... :-(
1272                  */
1273                 serialize = 1;
1274                 hwif->rw_disk = &hpt3xxn_rw_disk;
1275         }
1276
1277         /* Serialize access to this device if needed */
1278         if (serialize && hwif->mate)
1279                 hwif->serialized = hwif->mate->serialized = 1;
1280
1281         /*
1282          * Disable the "fast interrupt" prediction.  Don't hold off
1283          * on interrupts. (== 0x01 despite what the docs say)
1284          */
1285         pci_read_config_byte(dev, hwif->select_data + 1, &old_mcr);
1286
1287         if (info->chip_type >= HPT374)
1288                 new_mcr = old_mcr & ~0x07;
1289         else if (info->chip_type >= HPT370) {
1290                 new_mcr = old_mcr;
1291                 new_mcr &= ~0x02;
1292
1293 #ifdef HPT_DELAY_INTERRUPT
1294                 new_mcr &= ~0x01;
1295 #else
1296                 new_mcr |=  0x01;
1297 #endif
1298         } else                                  /* HPT366 and HPT368  */
1299                 new_mcr = old_mcr & ~0x80;
1300
1301         if (new_mcr != old_mcr)
1302                 pci_write_config_byte(dev, hwif->select_data + 1, new_mcr);
1303
1304         if (hwif->dma_base == 0)
1305                 return;
1306
1307         /*
1308          * The HPT37x uses the CBLID pins as outputs for MA15/MA16
1309          * address lines to access an external EEPROM.  To read valid
1310          * cable detect state the pins must be enabled as inputs.
1311          */
1312         if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1313                 /*
1314                  * HPT374 PCI function 1
1315                  * - set bit 15 of reg 0x52 to enable TCBLID as input
1316                  * - set bit 15 of reg 0x56 to enable FCBLID as input
1317                  */
1318                 u8  mcr_addr = hwif->select_data + 2;
1319                 u16 mcr;
1320
1321                 pci_read_config_word (dev, mcr_addr, &mcr);
1322                 pci_write_config_word(dev, mcr_addr, (mcr | 0x8000));
1323                 /* now read cable id register */
1324                 pci_read_config_byte (dev, 0x5a, &scr1);
1325                 pci_write_config_word(dev, mcr_addr, mcr);
1326         } else if (chip_type >= HPT370) {
1327                 /*
1328                  * HPT370/372 and 374 pcifn 0
1329                  * - clear bit 0 of reg 0x5b to enable P/SCBLID as inputs
1330                  */
1331                 u8 scr2 = 0;
1332
1333                 pci_read_config_byte (dev, 0x5b, &scr2);
1334                 pci_write_config_byte(dev, 0x5b, (scr2 & ~1));
1335                 /* now read cable id register */
1336                 pci_read_config_byte (dev, 0x5a, &scr1);
1337                 pci_write_config_byte(dev, 0x5b,  scr2);
1338         } else
1339                 pci_read_config_byte (dev, 0x5a, &scr1);
1340
1341         if (hwif->cbl != ATA_CBL_PATA40_SHORT)
1342                 hwif->cbl = (scr1 & ata66) ? ATA_CBL_PATA40 : ATA_CBL_PATA80;
1343
1344         if (chip_type >= HPT374) {
1345                 hwif->ide_dma_test_irq  = &hpt374_ide_dma_test_irq;
1346                 hwif->ide_dma_end       = &hpt374_ide_dma_end;
1347         } else if (chip_type >= HPT370) {
1348                 hwif->dma_start         = &hpt370_ide_dma_start;
1349                 hwif->ide_dma_end       = &hpt370_ide_dma_end;
1350                 hwif->dma_timeout       = &hpt370_dma_timeout;
1351         } else
1352                 hwif->dma_lost_irq      = &hpt366_dma_lost_irq;
1353 }
1354
1355 static void __devinit init_dma_hpt366(ide_hwif_t *hwif, unsigned long dmabase)
1356 {
1357         struct pci_dev  *dev            = hwif->pci_dev;
1358         u8 masterdma    = 0, slavedma   = 0;
1359         u8 dma_new      = 0, dma_old    = 0;
1360         unsigned long flags;
1361
1362         dma_old = inb(dmabase + 2);
1363
1364         local_irq_save(flags);
1365
1366         dma_new = dma_old;
1367         pci_read_config_byte(dev, hwif->channel ? 0x4b : 0x43, &masterdma);
1368         pci_read_config_byte(dev, hwif->channel ? 0x4f : 0x47,  &slavedma);
1369
1370         if (masterdma & 0x30)   dma_new |= 0x20;
1371         if ( slavedma & 0x30)   dma_new |= 0x40;
1372         if (dma_new != dma_old)
1373                 outb(dma_new, dmabase + 2);
1374
1375         local_irq_restore(flags);
1376
1377         ide_setup_dma(hwif, dmabase, 8);
1378 }
1379
1380 static void __devinit hpt374_init(struct pci_dev *dev, struct pci_dev *dev2)
1381 {
1382         if (dev2->irq != dev->irq) {
1383                 /* FIXME: we need a core pci_set_interrupt() */
1384                 dev2->irq = dev->irq;
1385                 printk(KERN_INFO "HPT374: PCI config space interrupt fixed\n");
1386         }
1387 }
1388
1389 static void __devinit hpt371_init(struct pci_dev *dev)
1390 {
1391         u8 mcr1 = 0;
1392
1393         /*
1394          * HPT371 chips physically have only one channel, the secondary one,
1395          * but the primary channel registers do exist!  Go figure...
1396          * So,  we manually disable the non-existing channel here
1397          * (if the BIOS hasn't done this already).
1398          */
1399         pci_read_config_byte(dev, 0x50, &mcr1);
1400         if (mcr1 & 0x04)
1401                 pci_write_config_byte(dev, 0x50, mcr1 & ~0x04);
1402 }
1403
1404 static int __devinit hpt36x_init(struct pci_dev *dev, struct pci_dev *dev2)
1405 {
1406         u8 mcr1 = 0, pin1 = 0, pin2 = 0;
1407
1408         /*
1409          * Now we'll have to force both channels enabled if
1410          * at least one of them has been enabled by BIOS...
1411          */
1412         pci_read_config_byte(dev, 0x50, &mcr1);
1413         if (mcr1 & 0x30)
1414                 pci_write_config_byte(dev, 0x50, mcr1 | 0x30);
1415
1416         pci_read_config_byte(dev,  PCI_INTERRUPT_PIN, &pin1);
1417         pci_read_config_byte(dev2, PCI_INTERRUPT_PIN, &pin2);
1418
1419         if (pin1 != pin2 && dev->irq == dev2->irq) {
1420                 printk(KERN_INFO "HPT36x: onboard version of chipset, "
1421                                  "pin1=%d pin2=%d\n", pin1, pin2);
1422                 return 1;
1423         }
1424
1425         return 0;
1426 }
1427
1428 static const struct ide_port_info hpt366_chipsets[] __devinitdata = {
1429         {       /* 0 */
1430                 .name           = "HPT36x",
1431                 .init_chipset   = init_chipset_hpt366,
1432                 .init_hwif      = init_hwif_hpt366,
1433                 .init_dma       = init_dma_hpt366,
1434                 /*
1435                  * HPT36x chips have one channel per function and have
1436                  * both channel enable bits located differently and visible
1437                  * to both functions -- really stupid design decision... :-(
1438                  * Bit 4 is for the primary channel, bit 5 for the secondary.
1439                  */
1440                 .enablebits     = {{0x50,0x10,0x10}, {0x54,0x04,0x04}},
1441                 .extra          = 240,
1442                 .host_flags     = IDE_HFLAG_SINGLE |
1443                                   IDE_HFLAG_NO_ATAPI_DMA |
1444                                   IDE_HFLAG_OFF_BOARD,
1445                 .pio_mask       = ATA_PIO4,
1446                 .mwdma_mask     = ATA_MWDMA2,
1447         },{     /* 1 */
1448                 .name           = "HPT372A",
1449                 .init_chipset   = init_chipset_hpt366,
1450                 .init_hwif      = init_hwif_hpt366,
1451                 .init_dma       = init_dma_hpt366,
1452                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1453                 .extra          = 240,
1454                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1455                 .pio_mask       = ATA_PIO4,
1456                 .mwdma_mask     = ATA_MWDMA2,
1457         },{     /* 2 */
1458                 .name           = "HPT302",
1459                 .init_chipset   = init_chipset_hpt366,
1460                 .init_hwif      = init_hwif_hpt366,
1461                 .init_dma       = init_dma_hpt366,
1462                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1463                 .extra          = 240,
1464                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1465                 .pio_mask       = ATA_PIO4,
1466                 .mwdma_mask     = ATA_MWDMA2,
1467         },{     /* 3 */
1468                 .name           = "HPT371",
1469                 .init_chipset   = init_chipset_hpt366,
1470                 .init_hwif      = init_hwif_hpt366,
1471                 .init_dma       = init_dma_hpt366,
1472                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1473                 .extra          = 240,
1474                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1475                 .pio_mask       = ATA_PIO4,
1476                 .mwdma_mask     = ATA_MWDMA2,
1477         },{     /* 4 */
1478                 .name           = "HPT374",
1479                 .init_chipset   = init_chipset_hpt366,
1480                 .init_hwif      = init_hwif_hpt366,
1481                 .init_dma       = init_dma_hpt366,
1482                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1483                 .udma_mask      = ATA_UDMA5,
1484                 .extra          = 240,
1485                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1486                 .pio_mask       = ATA_PIO4,
1487                 .mwdma_mask     = ATA_MWDMA2,
1488         },{     /* 5 */
1489                 .name           = "HPT372N",
1490                 .init_chipset   = init_chipset_hpt366,
1491                 .init_hwif      = init_hwif_hpt366,
1492                 .init_dma       = init_dma_hpt366,
1493                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1494                 .extra          = 240,
1495                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1496                 .pio_mask       = ATA_PIO4,
1497                 .mwdma_mask     = ATA_MWDMA2,
1498         }
1499 };
1500
1501 /**
1502  *      hpt366_init_one -       called when an HPT366 is found
1503  *      @dev: the hpt366 device
1504  *      @id: the matching pci id
1505  *
1506  *      Called when the PCI registration layer (or the IDE initialization)
1507  *      finds a device matching our IDE device tables.
1508  */
1509 static int __devinit hpt366_init_one(struct pci_dev *dev, const struct pci_device_id *id)
1510 {
1511         const struct hpt_info *info = NULL;
1512         struct pci_dev *dev2 = NULL;
1513         struct ide_port_info d;
1514         u8 idx = id->driver_data;
1515         u8 rev = dev->revision;
1516
1517         if ((idx == 0 || idx == 4) && (PCI_FUNC(dev->devfn) & 1))
1518                 return -ENODEV;
1519
1520         switch (idx) {
1521         case 0:
1522                 if (rev < 3)
1523                         info = &hpt36x;
1524                 else {
1525                         static const struct hpt_info *hpt37x_info[] =
1526                                 { &hpt370, &hpt370a, &hpt372, &hpt372n };
1527
1528                         info = hpt37x_info[min_t(u8, rev, 6) - 3];
1529                         idx++;
1530                 }
1531                 break;
1532         case 1:
1533                 info = (rev > 1) ? &hpt372n : &hpt372a;
1534                 break;
1535         case 2:
1536                 info = (rev > 1) ? &hpt302n : &hpt302;
1537                 break;
1538         case 3:
1539                 hpt371_init(dev);
1540                 info = (rev > 1) ? &hpt371n : &hpt371;
1541                 break;
1542         case 4:
1543                 info = &hpt374;
1544                 break;
1545         case 5:
1546                 info = &hpt372n;
1547                 break;
1548         }
1549
1550         d = hpt366_chipsets[idx];
1551
1552         d.name = info->chip_name;
1553         d.udma_mask = info->udma_mask;
1554
1555         pci_set_drvdata(dev, (void *)info);
1556
1557         if (info == &hpt36x || info == &hpt374)
1558                 dev2 = pci_get_slot(dev->bus, dev->devfn + 1);
1559
1560         if (dev2) {
1561                 int ret;
1562
1563                 pci_set_drvdata(dev2, (void *)info);
1564
1565                 if (info == &hpt374)
1566                         hpt374_init(dev, dev2);
1567                 else {
1568                         if (hpt36x_init(dev, dev2))
1569                                 d.host_flags |= IDE_HFLAG_BOOTABLE;
1570                 }
1571
1572                 ret = ide_setup_pci_devices(dev, dev2, &d);
1573                 if (ret < 0)
1574                         pci_dev_put(dev2);
1575                 return ret;
1576         }
1577
1578         return ide_setup_pci_device(dev, &d);
1579 }
1580
1581 static const struct pci_device_id hpt366_pci_tbl[] = {
1582         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT366),  0 },
1583         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372),  1 },
1584         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT302),  2 },
1585         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT371),  3 },
1586         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT374),  4 },
1587         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372N), 5 },
1588         { 0, },
1589 };
1590 MODULE_DEVICE_TABLE(pci, hpt366_pci_tbl);
1591
1592 static struct pci_driver driver = {
1593         .name           = "HPT366_IDE",
1594         .id_table       = hpt366_pci_tbl,
1595         .probe          = hpt366_init_one,
1596 };
1597
1598 static int __init hpt366_ide_init(void)
1599 {
1600         return ide_pci_register_driver(&driver);
1601 }
1602
1603 module_init(hpt366_ide_init);
1604
1605 MODULE_AUTHOR("Andre Hedrick");
1606 MODULE_DESCRIPTION("PCI driver module for Highpoint HPT366 IDE");
1607 MODULE_LICENSE("GPL");