git.oblomov.eu Git - linux-2.6/blob - drivers/ata/ata_piix.c

   1 /*
   2  *    ata_piix.c - Intel PATA/SATA controllers
   3  *
   4  *    Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *
   9  *      Copyright 2003-2005 Red Hat Inc
  10  *      Copyright 2003-2005 Jeff Garzik
  11  *
  12  *
  13  *      Copyright header from piix.c:
  14  *
  15  *  Copyright (C) 1998-1999 Andrzej Krzysztofowicz, Author and Maintainer
  16  *  Copyright (C) 1998-2000 Andre Hedrick <andre@linux-ide.org>
  17  *  Copyright (C) 2003 Red Hat Inc <alan@redhat.com>
  18  *
  19  *
  20  *  This program is free software; you can redistribute it and/or modify
  21  *  it under the terms of the GNU General Public License as published by
  22  *  the Free Software Foundation; either version 2, or (at your option)
  23  *  any later version.
  24  *
  25  *  This program is distributed in the hope that it will be useful,
  26  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  27  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  28  *  GNU General Public License for more details.
  29  *
  30  *  You should have received a copy of the GNU General Public License
  31  *  along with this program; see the file COPYING.  If not, write to
  32  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  33  *
  34  *
  35  *  libata documentation is available via 'make {ps|pdf}docs',
  36  *  as Documentation/DocBook/libata.*
  37  *
  38  *  Hardware documentation available at http://developer.intel.com/
  39  *
  40  * Documentation
  41  *      Publically available from Intel web site. Errata documentation
  42  * is also publically available. As an aide to anyone hacking on this
  43  * driver the list of errata that are relevant is below, going back to
  44  * PIIX4. Older device documentation is now a bit tricky to find.
  45  *
  46  * The chipsets all follow very much the same design. The orginal Triton
  47  * series chipsets do _not_ support independant device timings, but this
  48  * is fixed in Triton II. With the odd mobile exception the chips then
  49  * change little except in gaining more modes until SATA arrives. This
  50  * driver supports only the chips with independant timing (that is those
  51  * with SITRE and the 0x44 timing register). See pata_oldpiix and pata_mpiix
  52  * for the early chip drivers.
  53  *
  54  * Errata of note:
  55  *
  56  * Unfixable
  57  *      PIIX4    errata #9      - Only on ultra obscure hw
  58  *      ICH3     errata #13     - Not observed to affect real hw
  59  *                                by Intel
  60  *
  61  * Things we must deal with
  62  *      PIIX4   errata #10      - BM IDE hang with non UDMA
  63  *                                (must stop/start dma to recover)
  64  *      440MX   errata #15      - As PIIX4 errata #10
  65  *      PIIX4   errata #15      - Must not read control registers
  66  *                                during a PIO transfer
  67  *      440MX   errata #13      - As PIIX4 errata #15
  68  *      ICH2    errata #21      - DMA mode 0 doesn't work right
  69  *      ICH0/1  errata #55      - As ICH2 errata #21
  70  *      ICH2    spec c #9       - Extra operations needed to handle
  71  *                                drive hotswap [NOT YET SUPPORTED]
  72  *      ICH2    spec c #20      - IDE PRD must not cross a 64K boundary
  73  *                                and must be dword aligned
  74  *      ICH2    spec c #24      - UDMA mode 4,5 t85/86 should be 6ns not 3.3
  75  *
  76  * Should have been BIOS fixed:
  77  *      450NX:  errata #19      - DMA hangs on old 450NX
  78  *      450NX:  errata #20      - DMA hangs on old 450NX
  79  *      450NX:  errata #25      - Corruption with DMA on old 450NX
  80  *      ICH3    errata #15      - IDE deadlock under high load
  81  *                                (BIOS must set dev 31 fn 0 bit 23)
  82  *      ICH3    errata #18      - Don't use native mode
  83  */
  84
  85 #include <linux/kernel.h>
  86 #include <linux/module.h>
  87 #include <linux/pci.h>
  88 #include <linux/init.h>
  89 #include <linux/blkdev.h>
  90 #include <linux/delay.h>
  91 #include <linux/device.h>
  92 #include <scsi/scsi_host.h>
  93 #include <linux/libata.h>
  94 #include <linux/dmi.h>
  95
  96 #define DRV_NAME        "ata_piix"
  97 #define DRV_VERSION     "2.12"
  98
  99 enum {
 100         PIIX_IOCFG              = 0x54, /* IDE I/O configuration register */
 101         ICH5_PMR                = 0x90, /* port mapping register */
 102         ICH5_PCS                = 0x92, /* port control and status */
 103         PIIX_SCC                = 0x0A, /* sub-class code register */
 104         PIIX_SIDPR_BAR          = 5,
 105         PIIX_SIDPR_LEN          = 16,
 106         PIIX_SIDPR_IDX          = 0,
 107         PIIX_SIDPR_DATA         = 4,
 108
 109         PIIX_FLAG_AHCI          = (1 << 27), /* AHCI possible */
 110         PIIX_FLAG_CHECKINTR     = (1 << 28), /* make sure PCI INTx enabled */
 111         PIIX_FLAG_SIDPR         = (1 << 29), /* SATA idx/data pair regs */
 112
 113         PIIX_PATA_FLAGS         = ATA_FLAG_SLAVE_POSS,
 114         PIIX_SATA_FLAGS         = ATA_FLAG_SATA | PIIX_FLAG_CHECKINTR,
 115
 116         PIIX_80C_PRI            = (1 << 5) | (1 << 4),
 117         PIIX_80C_SEC            = (1 << 7) | (1 << 6),
 118
 119         /* constants for mapping table */
 120         P0                      = 0,  /* port 0 */
 121         P1                      = 1,  /* port 1 */
 122         P2                      = 2,  /* port 2 */
 123         P3                      = 3,  /* port 3 */
 124         IDE                     = -1, /* IDE */
 125         NA                      = -2, /* not avaliable */
 126         RV                      = -3, /* reserved */
 127
 128         PIIX_AHCI_DEVICE        = 6,
 129
 130         /* host->flags bits */
 131         PIIX_HOST_BROKEN_SUSPEND = (1 << 24),
 132 };
 133
 134 enum piix_controller_ids {
 135         /* controller IDs */
 136         piix_pata_mwdma,        /* PIIX3 MWDMA only */
 137         piix_pata_33,           /* PIIX4 at 33Mhz */
 138         ich_pata_33,            /* ICH up to UDMA 33 only */
 139         ich_pata_66,            /* ICH up to 66 Mhz */
 140         ich_pata_100,           /* ICH up to UDMA 100 */
 141         ich5_sata,
 142         ich6_sata,
 143         ich6_sata_ahci,
 144         ich6m_sata_ahci,
 145         ich8_sata_ahci,
 146         ich8_2port_sata,
 147         ich8m_apple_sata_ahci,  /* locks up on second port enable */
 148         tolapai_sata_ahci,
 149         piix_pata_vmw,                  /* PIIX4 for VMware, spurious DMA_ERR */
 150 };
 151
 152 struct piix_map_db {
 153         const u32 mask;
 154         const u16 port_enable;
 155         const int map[][4];
 156 };
 157
 158 struct piix_host_priv {
 159         const int *map;
 160         void __iomem *sidpr;
 161 };
 162
 163 static int piix_init_one(struct pci_dev *pdev,
 164                          const struct pci_device_id *ent);
 165 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline);
 166 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev);
 167 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev);
 168 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev);
 169 static int ich_pata_cable_detect(struct ata_port *ap);
 170 static u8 piix_vmw_bmdma_status(struct ata_port *ap);
 171 static int piix_sidpr_hardreset(struct ata_link *link, unsigned int *class,
 172                                 unsigned long deadline);
 173 static int piix_sidpr_scr_read(struct ata_port *ap, unsigned int reg, u32 *val);
 174 static int piix_sidpr_scr_write(struct ata_port *ap, unsigned int reg, u32 val);
 175 #ifdef CONFIG_PM
 176 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
 177 static int piix_pci_device_resume(struct pci_dev *pdev);
 178 #endif
 179
 180 static unsigned int in_module_init = 1;
 181
 182 static const struct pci_device_id piix_pci_tbl[] = {
 183         /* Intel PIIX3 for the 430HX etc */
 184         { 0x8086, 0x7010, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_mwdma },
 185         /* VMware ICH4 */
 186         { 0x8086, 0x7111, 0x15ad, 0x1976, 0, 0, piix_pata_vmw },
 187         /* Intel PIIX4 for the 430TX/440BX/MX chipset: UDMA 33 */
 188         /* Also PIIX4E (fn3 rev 2) and PIIX4M (fn3 rev 3) */
 189         { 0x8086, 0x7111, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 190         /* Intel PIIX4 */
 191         { 0x8086, 0x7199, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 192         /* Intel PIIX4 */
 193         { 0x8086, 0x7601, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 194         /* Intel PIIX */
 195         { 0x8086, 0x84CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, piix_pata_33 },
 196         /* Intel ICH (i810, i815, i840) UDMA 66*/
 197         { 0x8086, 0x2411, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_66 },
 198         /* Intel ICH0 : UDMA 33*/
 199         { 0x8086, 0x2421, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_33 },
 200         /* Intel ICH2M */
 201         { 0x8086, 0x244A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 202         /* Intel ICH2 (i810E2, i845, 850, 860) UDMA 100 */
 203         { 0x8086, 0x244B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 204         /*  Intel ICH3M */
 205         { 0x8086, 0x248A, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 206         /* Intel ICH3 (E7500/1) UDMA 100 */
 207         { 0x8086, 0x248B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 208         /* Intel ICH4 (i845GV, i845E, i852, i855) UDMA 100 */
 209         { 0x8086, 0x24CA, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 210         { 0x8086, 0x24CB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 211         /* Intel ICH5 */
 212         { 0x8086, 0x24DB, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 213         /* C-ICH (i810E2) */
 214         { 0x8086, 0x245B, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 215         /* ESB (855GME/875P + 6300ESB) UDMA 100  */
 216         { 0x8086, 0x25A2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 217         /* ICH6 (and 6) (i915) UDMA 100 */
 218         { 0x8086, 0x266F, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 219         /* ICH7/7-R (i945, i975) UDMA 100*/
 220         { 0x8086, 0x27DF, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 221         { 0x8086, 0x269E, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 222         /* ICH8 Mobile PATA Controller */
 223         { 0x8086, 0x2850, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich_pata_100 },
 224
 225         /* NOTE: The following PCI ids must be kept in sync with the
 226          * list in drivers/pci/quirks.c.
 227          */
 228
 229         /* 82801EB (ICH5) */
 230         { 0x8086, 0x24d1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 231         /* 82801EB (ICH5) */
 232         { 0x8086, 0x24df, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 233         /* 6300ESB (ICH5 variant with broken PCS present bits) */
 234         { 0x8086, 0x25a3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 235         /* 6300ESB pretending RAID */
 236         { 0x8086, 0x25b0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich5_sata },
 237         /* 82801FB/FW (ICH6/ICH6W) */
 238         { 0x8086, 0x2651, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata },
 239         /* 82801FR/FRW (ICH6R/ICH6RW) */
 240         { 0x8086, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 241         /* 82801FBM ICH6M (ICH6R with only port 0 and 2 implemented) */
 242         { 0x8086, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata_ahci },
 243         /* 82801GB/GR/GH (ICH7, identical to ICH6) */
 244         { 0x8086, 0x27c0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 245         /* 2801GBM/GHM (ICH7M, identical to ICH6M) */
 246         { 0x8086, 0x27c4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6m_sata_ahci },
 247         /* Enterprise Southbridge 2 (631xESB/632xESB) */
 248         { 0x8086, 0x2680, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich6_sata_ahci },
 249         /* SATA Controller 1 IDE (ICH8) */
 250         { 0x8086, 0x2820, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 251         /* SATA Controller 2 IDE (ICH8) */
 252         { 0x8086, 0x2825, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 253         /* Mobile SATA Controller IDE (ICH8M) */
 254         { 0x8086, 0x2828, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 255         /* Mobile SATA Controller IDE (ICH8M), Apple */
 256         { 0x8086, 0x2828, 0x106b, 0x00a0, 0, 0, ich8m_apple_sata_ahci },
 257         /* SATA Controller IDE (ICH9) */
 258         { 0x8086, 0x2920, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 259         /* SATA Controller IDE (ICH9) */
 260         { 0x8086, 0x2921, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 261         /* SATA Controller IDE (ICH9) */
 262         { 0x8086, 0x2926, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 263         /* SATA Controller IDE (ICH9M) */
 264         { 0x8086, 0x2928, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 265         /* SATA Controller IDE (ICH9M) */
 266         { 0x8086, 0x292d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 267         /* SATA Controller IDE (ICH9M) */
 268         { 0x8086, 0x292e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 269         /* SATA Controller IDE (Tolapai) */
 270         { 0x8086, 0x5028, PCI_ANY_ID, PCI_ANY_ID, 0, 0, tolapai_sata_ahci },
 271         /* SATA Controller IDE (ICH10) */
 272         { 0x8086, 0x3a00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 273         /* SATA Controller IDE (ICH10) */
 274         { 0x8086, 0x3a06, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 275         /* SATA Controller IDE (ICH10) */
 276         { 0x8086, 0x3a20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_sata_ahci },
 277         /* SATA Controller IDE (ICH10) */
 278         { 0x8086, 0x3a26, PCI_ANY_ID, PCI_ANY_ID, 0, 0, ich8_2port_sata },
 279
 280         { }     /* terminate list */
 281 };
 282
 283 static struct pci_driver piix_pci_driver = {
 284         .name                   = DRV_NAME,
 285         .id_table               = piix_pci_tbl,
 286         .probe                  = piix_init_one,
 287         .remove                 = ata_pci_remove_one,
 288 #ifdef CONFIG_PM
 289         .suspend                = piix_pci_device_suspend,
 290         .resume                 = piix_pci_device_resume,
 291 #endif
 292 };
 293
 294 static struct scsi_host_template piix_sht = {
 295         ATA_BMDMA_SHT(DRV_NAME),
 296 };
 297
 298 static struct ata_port_operations piix_pata_ops = {
 299         .inherits               = &ata_bmdma_port_ops,
 300         .cable_detect           = ata_cable_40wire,
 301         .set_piomode            = piix_set_piomode,
 302         .set_dmamode            = piix_set_dmamode,
 303         .prereset               = piix_pata_prereset,
 304 };
 305
 306 static struct ata_port_operations piix_vmw_ops = {
 307         .inherits               = &piix_pata_ops,
 308         .bmdma_status           = piix_vmw_bmdma_status,
 309 };
 310
 311 static struct ata_port_operations ich_pata_ops = {
 312         .inherits               = &piix_pata_ops,
 313         .cable_detect           = ich_pata_cable_detect,
 314         .set_dmamode            = ich_set_dmamode,
 315 };
 316
 317 static struct ata_port_operations piix_sata_ops = {
 318         .inherits               = &ata_bmdma_port_ops,
 319 };
 320
 321 static struct ata_port_operations piix_sidpr_sata_ops = {
 322         .inherits               = &piix_sata_ops,
 323         .hardreset              = piix_sidpr_hardreset,
 324         .scr_read               = piix_sidpr_scr_read,
 325         .scr_write              = piix_sidpr_scr_write,
 326 };
 327
 328 static const struct piix_map_db ich5_map_db = {
 329         .mask = 0x7,
 330         .port_enable = 0x3,
 331         .map = {
 332                 /* PM   PS   SM   SS       MAP  */
 333                 {  P0,  NA,  P1,  NA }, /* 000b */
 334                 {  P1,  NA,  P0,  NA }, /* 001b */
 335                 {  RV,  RV,  RV,  RV },
 336                 {  RV,  RV,  RV,  RV },
 337                 {  P0,  P1, IDE, IDE }, /* 100b */
 338                 {  P1,  P0, IDE, IDE }, /* 101b */
 339                 { IDE, IDE,  P0,  P1 }, /* 110b */
 340                 { IDE, IDE,  P1,  P0 }, /* 111b */
 341         },
 342 };
 343
 344 static const struct piix_map_db ich6_map_db = {
 345         .mask = 0x3,
 346         .port_enable = 0xf,
 347         .map = {
 348                 /* PM   PS   SM   SS       MAP */
 349                 {  P0,  P2,  P1,  P3 }, /* 00b */
 350                 { IDE, IDE,  P1,  P3 }, /* 01b */
 351                 {  P0,  P2, IDE, IDE }, /* 10b */
 352                 {  RV,  RV,  RV,  RV },
 353         },
 354 };
 355
 356 static const struct piix_map_db ich6m_map_db = {
 357         .mask = 0x3,
 358         .port_enable = 0x5,
 359
 360         /* Map 01b isn't specified in the doc but some notebooks use
 361          * it anyway.  MAP 01b have been spotted on both ICH6M and
 362          * ICH7M.
 363          */
 364         .map = {
 365                 /* PM   PS   SM   SS       MAP */
 366                 {  P0,  P2,  NA,  NA }, /* 00b */
 367                 { IDE, IDE,  P1,  P3 }, /* 01b */
 368                 {  P0,  P2, IDE, IDE }, /* 10b */
 369                 {  RV,  RV,  RV,  RV },
 370         },
 371 };
 372
 373 static const struct piix_map_db ich8_map_db = {
 374         .mask = 0x3,
 375         .port_enable = 0xf,
 376         .map = {
 377                 /* PM   PS   SM   SS       MAP */
 378                 {  P0,  P2,  P1,  P3 }, /* 00b (hardwired when in AHCI) */
 379                 {  RV,  RV,  RV,  RV },
 380                 {  P0,  P2, IDE, IDE }, /* 10b (IDE mode) */
 381                 {  RV,  RV,  RV,  RV },
 382         },
 383 };
 384
 385 static const struct piix_map_db ich8_2port_map_db = {
 386         .mask = 0x3,
 387         .port_enable = 0x3,
 388         .map = {
 389                 /* PM   PS   SM   SS       MAP */
 390                 {  P0,  NA,  P1,  NA }, /* 00b */
 391                 {  RV,  RV,  RV,  RV }, /* 01b */
 392                 {  RV,  RV,  RV,  RV }, /* 10b */
 393                 {  RV,  RV,  RV,  RV },
 394         },
 395 };
 396
 397 static const struct piix_map_db ich8m_apple_map_db = {
 398         .mask = 0x3,
 399         .port_enable = 0x1,
 400         .map = {
 401                 /* PM   PS   SM   SS       MAP */
 402                 {  P0,  NA,  NA,  NA }, /* 00b */
 403                 {  RV,  RV,  RV,  RV },
 404                 {  P0,  P2, IDE, IDE }, /* 10b */
 405                 {  RV,  RV,  RV,  RV },
 406         },
 407 };
 408
 409 static const struct piix_map_db tolapai_map_db = {
 410         .mask = 0x3,
 411         .port_enable = 0x3,
 412         .map = {
 413                 /* PM   PS   SM   SS       MAP */
 414                 {  P0,  NA,  P1,  NA }, /* 00b */
 415                 {  RV,  RV,  RV,  RV }, /* 01b */
 416                 {  RV,  RV,  RV,  RV }, /* 10b */
 417                 {  RV,  RV,  RV,  RV },
 418         },
 419 };
 420
 421 static const struct piix_map_db *piix_map_db_table[] = {
 422         [ich5_sata]             = &ich5_map_db,
 423         [ich6_sata]             = &ich6_map_db,
 424         [ich6_sata_ahci]        = &ich6_map_db,
 425         [ich6m_sata_ahci]       = &ich6m_map_db,
 426         [ich8_sata_ahci]        = &ich8_map_db,
 427         [ich8_2port_sata]       = &ich8_2port_map_db,
 428         [ich8m_apple_sata_ahci] = &ich8m_apple_map_db,
 429         [tolapai_sata_ahci]     = &tolapai_map_db,
 430 };
 431
 432 static struct ata_port_info piix_port_info[] = {
 433         [piix_pata_mwdma] =     /* PIIX3 MWDMA only */
 434         {
 435                 .flags          = PIIX_PATA_FLAGS,
 436                 .pio_mask       = 0x1f, /* pio0-4 */
 437                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 438                 .port_ops       = &piix_pata_ops,
 439         },
 440
 441         [piix_pata_33] =        /* PIIX4 at 33MHz */
 442         {
 443                 .flags          = PIIX_PATA_FLAGS,
 444                 .pio_mask       = 0x1f, /* pio0-4 */
 445                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 446                 .udma_mask      = ATA_UDMA_MASK_40C,
 447                 .port_ops       = &piix_pata_ops,
 448         },
 449
 450         [ich_pata_33] =         /* ICH0 - ICH at 33Mhz*/
 451         {
 452                 .flags          = PIIX_PATA_FLAGS,
 453                 .pio_mask       = 0x1f, /* pio 0-4 */
 454                 .mwdma_mask     = 0x06, /* Check: maybe 0x07  */
 455                 .udma_mask      = ATA_UDMA2, /* UDMA33 */
 456                 .port_ops       = &ich_pata_ops,
 457         },
 458
 459         [ich_pata_66] =         /* ICH controllers up to 66MHz */
 460         {
 461                 .flags          = PIIX_PATA_FLAGS,
 462                 .pio_mask       = 0x1f, /* pio 0-4 */
 463                 .mwdma_mask     = 0x06, /* MWDMA0 is broken on chip */
 464                 .udma_mask      = ATA_UDMA4,
 465                 .port_ops       = &ich_pata_ops,
 466         },
 467
 468         [ich_pata_100] =
 469         {
 470                 .flags          = PIIX_PATA_FLAGS | PIIX_FLAG_CHECKINTR,
 471                 .pio_mask       = 0x1f, /* pio0-4 */
 472                 .mwdma_mask     = 0x06, /* mwdma1-2 */
 473                 .udma_mask      = ATA_UDMA5, /* udma0-5 */
 474                 .port_ops       = &ich_pata_ops,
 475         },
 476
 477         [ich5_sata] =
 478         {
 479                 .flags          = PIIX_SATA_FLAGS,
 480                 .pio_mask       = 0x1f, /* pio0-4 */
 481                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 482                 .udma_mask      = ATA_UDMA6,
 483                 .port_ops       = &piix_sata_ops,
 484         },
 485
 486         [ich6_sata] =
 487         {
 488                 .flags          = PIIX_SATA_FLAGS,
 489                 .pio_mask       = 0x1f, /* pio0-4 */
 490                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 491                 .udma_mask      = ATA_UDMA6,
 492                 .port_ops       = &piix_sata_ops,
 493         },
 494
 495         [ich6_sata_ahci] =
 496         {
 497                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI,
 498                 .pio_mask       = 0x1f, /* pio0-4 */
 499                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 500                 .udma_mask      = ATA_UDMA6,
 501                 .port_ops       = &piix_sata_ops,
 502         },
 503
 504         [ich6m_sata_ahci] =
 505         {
 506                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI,
 507                 .pio_mask       = 0x1f, /* pio0-4 */
 508                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 509                 .udma_mask      = ATA_UDMA6,
 510                 .port_ops       = &piix_sata_ops,
 511         },
 512
 513         [ich8_sata_ahci] =
 514         {
 515                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI |
 516                                   PIIX_FLAG_SIDPR,
 517                 .pio_mask       = 0x1f, /* pio0-4 */
 518                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 519                 .udma_mask      = ATA_UDMA6,
 520                 .port_ops       = &piix_sata_ops,
 521         },
 522
 523         [ich8_2port_sata] =
 524         {
 525                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI |
 526                                   PIIX_FLAG_SIDPR,
 527                 .pio_mask       = 0x1f, /* pio0-4 */
 528                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 529                 .udma_mask      = ATA_UDMA6,
 530                 .port_ops       = &piix_sata_ops,
 531         },
 532
 533         [tolapai_sata_ahci] =
 534         {
 535                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI,
 536                 .pio_mask       = 0x1f, /* pio0-4 */
 537                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 538                 .udma_mask      = ATA_UDMA6,
 539                 .port_ops       = &piix_sata_ops,
 540         },
 541
 542         [ich8m_apple_sata_ahci] =
 543         {
 544                 .flags          = PIIX_SATA_FLAGS | PIIX_FLAG_AHCI |
 545                                   PIIX_FLAG_SIDPR,
 546                 .pio_mask       = 0x1f, /* pio0-4 */
 547                 .mwdma_mask     = 0x07, /* mwdma0-2 */
 548                 .udma_mask      = ATA_UDMA6,
 549                 .port_ops       = &piix_sata_ops,
 550         },
 551
 552         [piix_pata_vmw] =
 553         {
 554                 .flags          = PIIX_PATA_FLAGS,
 555                 .pio_mask       = 0x1f, /* pio0-4 */
 556                 .mwdma_mask     = 0x06, /* mwdma1-2 ?? CHECK 0 should be ok but slow */
 557                 .udma_mask      = ATA_UDMA_MASK_40C,
 558                 .port_ops       = &piix_vmw_ops,
 559         },
 560
 561 };
 562
 563 static struct pci_bits piix_enable_bits[] = {
 564         { 0x41U, 1U, 0x80UL, 0x80UL },  /* port 0 */
 565         { 0x43U, 1U, 0x80UL, 0x80UL },  /* port 1 */
 566 };
 567
 568 MODULE_AUTHOR("Andre Hedrick, Alan Cox, Andrzej Krzysztofowicz, Jeff Garzik");
 569 MODULE_DESCRIPTION("SCSI low-level driver for Intel PIIX/ICH ATA controllers");
 570 MODULE_LICENSE("GPL");
 571 MODULE_DEVICE_TABLE(pci, piix_pci_tbl);
 572 MODULE_VERSION(DRV_VERSION);
 573
 574 struct ich_laptop {
 575         u16 device;
 576         u16 subvendor;
 577         u16 subdevice;
 578 };
 579
 580 /*
 581  *      List of laptops that use short cables rather than 80 wire
 582  */
 583
 584 static const struct ich_laptop ich_laptop[] = {
 585         /* devid, subvendor, subdev */
 586         { 0x27DF, 0x0005, 0x0280 },     /* ICH7 on Acer 5602WLMi */
 587         { 0x27DF, 0x1025, 0x0102 },     /* ICH7 on Acer 5602aWLMi */
 588         { 0x27DF, 0x1025, 0x0110 },     /* ICH7 on Acer 3682WLMi */
 589         { 0x27DF, 0x1043, 0x1267 },     /* ICH7 on Asus W5F */
 590         { 0x27DF, 0x103C, 0x30A1 },     /* ICH7 on HP Compaq nc2400 */
 591         { 0x24CA, 0x1025, 0x0061 },     /* ICH4 on ACER Aspire 2023WLMi */
 592         /* end marker */
 593         { 0, }
 594 };
 595
 596 /**
 597  *      ich_pata_cable_detect - Probe host controller cable detect info
 598  *      @ap: Port for which cable detect info is desired
 599  *
 600  *      Read 80c cable indicator from ATA PCI device's PCI config
 601  *      register.  This register is normally set by firmware (BIOS).
 602  *
 603  *      LOCKING:
 604  *      None (inherited from caller).
 605  */
 606
 607 static int ich_pata_cable_detect(struct ata_port *ap)
 608 {
 609         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 610         const struct ich_laptop *lap = &ich_laptop[0];
 611         u8 tmp, mask;
 612
 613         /* Check for specials - Acer Aspire 5602WLMi */
 614         while (lap->device) {
 615                 if (lap->device == pdev->device &&
 616                     lap->subvendor == pdev->subsystem_vendor &&
 617                     lap->subdevice == pdev->subsystem_device)
 618                         return ATA_CBL_PATA40_SHORT;
 619
 620                 lap++;
 621         }
 622
 623         /* check BIOS cable detect results */
 624         mask = ap->port_no == 0 ? PIIX_80C_PRI : PIIX_80C_SEC;
 625         pci_read_config_byte(pdev, PIIX_IOCFG, &tmp);
 626         if ((tmp & mask) == 0)
 627                 return ATA_CBL_PATA40;
 628         return ATA_CBL_PATA80;
 629 }
 630
 631 /**
 632  *      piix_pata_prereset - prereset for PATA host controller
 633  *      @link: Target link
 634  *      @deadline: deadline jiffies for the operation
 635  *
 636  *      LOCKING:
 637  *      None (inherited from caller).
 638  */
 639 static int piix_pata_prereset(struct ata_link *link, unsigned long deadline)
 640 {
 641         struct ata_port *ap = link->ap;
 642         struct pci_dev *pdev = to_pci_dev(ap->host->dev);
 643
 644         if (!pci_test_config_bits(pdev, &piix_enable_bits[ap->port_no]))
 645                 return -ENOENT;
 646         return ata_std_prereset(link, deadline);
 647 }
 648
 649 /**
 650  *      piix_set_piomode - Initialize host controller PATA PIO timings
 651  *      @ap: Port whose timings we are configuring
 652  *      @adev: um
 653  *
 654  *      Set PIO mode for device, in host controller PCI config space.
 655  *
 656  *      LOCKING:
 657  *      None (inherited from caller).
 658  */
 659
 660 static void piix_set_piomode(struct ata_port *ap, struct ata_device *adev)
 661 {
 662         unsigned int pio        = adev->pio_mode - XFER_PIO_0;
 663         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 664         unsigned int is_slave   = (adev->devno != 0);
 665         unsigned int master_port= ap->port_no ? 0x42 : 0x40;
 666         unsigned int slave_port = 0x44;
 667         u16 master_data;
 668         u8 slave_data;
 669         u8 udma_enable;
 670         int control = 0;
 671
 672         /*
 673          *      See Intel Document 298600-004 for the timing programing rules
 674          *      for ICH controllers.
 675          */
 676
 677         static const     /* ISP  RTC */
 678         u8 timings[][2] = { { 0, 0 },
 679                             { 0, 0 },
 680                             { 1, 0 },
 681                             { 2, 1 },
 682                             { 2, 3 }, };
 683
 684         if (pio >= 2)
 685                 control |= 1;   /* TIME1 enable */
 686         if (ata_pio_need_iordy(adev))
 687                 control |= 2;   /* IE enable */
 688
 689         /* Intel specifies that the PPE functionality is for disk only */
 690         if (adev->class == ATA_DEV_ATA)
 691                 control |= 4;   /* PPE enable */
 692
 693         /* PIO configuration clears DTE unconditionally.  It will be
 694          * programmed in set_dmamode which is guaranteed to be called
 695          * after set_piomode if any DMA mode is available.
 696          */
 697         pci_read_config_word(dev, master_port, &master_data);
 698         if (is_slave) {
 699                 /* clear TIME1|IE1|PPE1|DTE1 */
 700                 master_data &= 0xff0f;
 701                 /* Enable SITRE (separate slave timing register) */
 702                 master_data |= 0x4000;
 703                 /* enable PPE1, IE1 and TIME1 as needed */
 704                 master_data |= (control << 4);
 705                 pci_read_config_byte(dev, slave_port, &slave_data);
 706                 slave_data &= (ap->port_no ? 0x0f : 0xf0);
 707                 /* Load the timing nibble for this slave */
 708                 slave_data |= ((timings[pio][0] << 2) | timings[pio][1])
 709                                                 << (ap->port_no ? 4 : 0);
 710         } else {
 711                 /* clear ISP|RCT|TIME0|IE0|PPE0|DTE0 */
 712                 master_data &= 0xccf0;
 713                 /* Enable PPE, IE and TIME as appropriate */
 714                 master_data |= control;
 715                 /* load ISP and RCT */
 716                 master_data |=
 717                         (timings[pio][0] << 12) |
 718                         (timings[pio][1] << 8);
 719         }
 720         pci_write_config_word(dev, master_port, master_data);
 721         if (is_slave)
 722                 pci_write_config_byte(dev, slave_port, slave_data);
 723
 724         /* Ensure the UDMA bit is off - it will be turned back on if
 725            UDMA is selected */
 726
 727         if (ap->udma_mask) {
 728                 pci_read_config_byte(dev, 0x48, &udma_enable);
 729                 udma_enable &= ~(1 << (2 * ap->port_no + adev->devno));
 730                 pci_write_config_byte(dev, 0x48, udma_enable);
 731         }
 732 }
 733
 734 /**
 735  *      do_pata_set_dmamode - Initialize host controller PATA PIO timings
 736  *      @ap: Port whose timings we are configuring
 737  *      @adev: Drive in question
 738  *      @udma: udma mode, 0 - 6
 739  *      @isich: set if the chip is an ICH device
 740  *
 741  *      Set UDMA mode for device, in host controller PCI config space.
 742  *
 743  *      LOCKING:
 744  *      None (inherited from caller).
 745  */
 746
 747 static void do_pata_set_dmamode(struct ata_port *ap, struct ata_device *adev, int isich)
 748 {
 749         struct pci_dev *dev     = to_pci_dev(ap->host->dev);
 750         u8 master_port          = ap->port_no ? 0x42 : 0x40;
 751         u16 master_data;
 752         u8 speed                = adev->dma_mode;
 753         int devid               = adev->devno + 2 * ap->port_no;
 754         u8 udma_enable          = 0;
 755
 756         static const     /* ISP  RTC */
 757         u8 timings[][2] = { { 0, 0 },
 758                             { 0, 0 },
 759                             { 1, 0 },
 760                             { 2, 1 },
 761                             { 2, 3 }, };
 762
 763         pci_read_config_word(dev, master_port, &master_data);
 764         if (ap->udma_mask)
 765                 pci_read_config_byte(dev, 0x48, &udma_enable);
 766
 767         if (speed >= XFER_UDMA_0) {
 768                 unsigned int udma = adev->dma_mode - XFER_UDMA_0;
 769                 u16 udma_timing;
 770                 u16 ideconf;
 771                 int u_clock, u_speed;
 772
 773                 /*
 774                  * UDMA is handled by a combination of clock switching and
 775                  * selection of dividers
 776                  *
 777                  * Handy rule: Odd modes are UDMATIMx 01, even are 02
 778                  *             except UDMA0 which is 00
 779                  */
 780                 u_speed = min(2 - (udma & 1), udma);
 781                 if (udma == 5)
 782                         u_clock = 0x1000;       /* 100Mhz */
 783                 else if (udma > 2)
 784                         u_clock = 1;            /* 66Mhz */
 785                 else
 786                         u_clock = 0;            /* 33Mhz */
 787
 788                 udma_enable |= (1 << devid);
 789
 790                 /* Load the CT/RP selection */
 791                 pci_read_config_word(dev, 0x4A, &udma_timing);
 792                 udma_timing &= ~(3 << (4 * devid));
 793                 udma_timing |= u_speed << (4 * devid);
 794                 pci_write_config_word(dev, 0x4A, udma_timing);
 795
 796                 if (isich) {
 797                         /* Select a 33/66/100Mhz clock */
 798                         pci_read_config_word(dev, 0x54, &ideconf);
 799                         ideconf &= ~(0x1001 << devid);
 800                         ideconf |= u_clock << devid;
 801                         /* For ICH or later we should set bit 10 for better
 802                            performance (WR_PingPong_En) */
 803                         pci_write_config_word(dev, 0x54, ideconf);
 804                 }
 805         } else {
 806                 /*
 807                  * MWDMA is driven by the PIO timings. We must also enable
 808                  * IORDY unconditionally along with TIME1. PPE has already
 809                  * been set when the PIO timing was set.
 810                  */
 811                 unsigned int mwdma      = adev->dma_mode - XFER_MW_DMA_0;
 812                 unsigned int control;
 813                 u8 slave_data;
 814                 const unsigned int needed_pio[3] = {
 815                         XFER_PIO_0, XFER_PIO_3, XFER_PIO_4
 816                 };
 817                 int pio = needed_pio[mwdma] - XFER_PIO_0;
 818
 819                 control = 3;    /* IORDY|TIME1 */
 820
 821                 /* If the drive MWDMA is faster than it can do PIO then
 822                    we must force PIO into PIO0 */
 823
 824                 if (adev->pio_mode < needed_pio[mwdma])
 825                         /* Enable DMA timing only */
 826                         control |= 8;   /* PIO cycles in PIO0 */
 827
 828                 if (adev->devno) {      /* Slave */
 829                         master_data &= 0xFF4F;  /* Mask out IORDY|TIME1|DMAONLY */
 830                         master_data |= control << 4;
 831                         pci_read_config_byte(dev, 0x44, &slave_data);
 832                         slave_data &= (ap->port_no ? 0x0f : 0xf0);
 833                         /* Load the matching timing */
 834                         slave_data |= ((timings[pio][0] << 2) | timings[pio][1]) << (ap->port_no ? 4 : 0);
 835                         pci_write_config_byte(dev, 0x44, slave_data);
 836                 } else {        /* Master */
 837                         master_data &= 0xCCF4;  /* Mask out IORDY|TIME1|DMAONLY
 838                                                    and master timing bits */
 839                         master_data |= control;
 840                         master_data |=
 841                                 (timings[pio][0] << 12) |
 842                                 (timings[pio][1] << 8);
 843                 }
 844
 845                 if (ap->udma_mask) {
 846                         udma_enable &= ~(1 << devid);
 847                         pci_write_config_word(dev, master_port, master_data);
 848                 }
 849         }
 850         /* Don't scribble on 0x48 if the controller does not support UDMA */
 851         if (ap->udma_mask)
 852                 pci_write_config_byte(dev, 0x48, udma_enable);
 853 }
 854
 855 /**
 856  *      piix_set_dmamode - Initialize host controller PATA DMA timings
 857  *      @ap: Port whose timings we are configuring
 858  *      @adev: um
 859  *
 860  *      Set MW/UDMA mode for device, in host controller PCI config space.
 861  *
 862  *      LOCKING:
 863  *      None (inherited from caller).
 864  */
 865
 866 static void piix_set_dmamode(struct ata_port *ap, struct ata_device *adev)
 867 {
 868         do_pata_set_dmamode(ap, adev, 0);
 869 }
 870
 871 /**
 872  *      ich_set_dmamode - Initialize host controller PATA DMA timings
 873  *      @ap: Port whose timings we are configuring
 874  *      @adev: um
 875  *
 876  *      Set MW/UDMA mode for device, in host controller PCI config space.
 877  *
 878  *      LOCKING:
 879  *      None (inherited from caller).
 880  */
 881
 882 static void ich_set_dmamode(struct ata_port *ap, struct ata_device *adev)
 883 {
 884         do_pata_set_dmamode(ap, adev, 1);
 885 }
 886
 887 /*
 888  * Serial ATA Index/Data Pair Superset Registers access
 889  *
 890  * Beginning from ICH8, there's a sane way to access SCRs using index
 891  * and data register pair located at BAR5.  This creates an
 892  * interesting problem of mapping two SCRs to one port.
 893  *
 894  * Although they have separate SCRs, the master and slave aren't
 895  * independent enough to be treated as separate links - e.g. softreset
 896  * resets both.  Also, there's no protocol defined for hard resetting
 897  * singled device sharing the virtual port (no defined way to acquire
 898  * device signature).  This is worked around by merging the SCR values
 899  * into one sensible value and requesting follow-up SRST after
 900  * hardreset.
 901  *
 902  * SCR merging is perfomed in nibbles which is the unit contents in
 903  * SCRs are organized.  If two values are equal, the value is used.
 904  * When they differ, merge table which lists precedence of possible
 905  * values is consulted and the first match or the last entry when
 906  * nothing matches is used.  When there's no merge table for the
 907  * specific nibble, value from the first port is used.
 908  */
 909 static const int piix_sidx_map[] = {
 910         [SCR_STATUS]    = 0,
 911         [SCR_ERROR]     = 2,
 912         [SCR_CONTROL]   = 1,
 913 };
 914
 915 static void piix_sidpr_sel(struct ata_device *dev, unsigned int reg)
 916 {
 917         struct ata_port *ap = dev->link->ap;
 918         struct piix_host_priv *hpriv = ap->host->private_data;
 919
 920         iowrite32(((ap->port_no * 2 + dev->devno) << 8) | piix_sidx_map[reg],
 921                   hpriv->sidpr + PIIX_SIDPR_IDX);
 922 }
 923
 924 static int piix_sidpr_read(struct ata_device *dev, unsigned int reg)
 925 {
 926         struct piix_host_priv *hpriv = dev->link->ap->host->private_data;
 927
 928         piix_sidpr_sel(dev, reg);
 929         return ioread32(hpriv->sidpr + PIIX_SIDPR_DATA);
 930 }
 931
 932 static void piix_sidpr_write(struct ata_device *dev, unsigned int reg, u32 val)
 933 {
 934         struct piix_host_priv *hpriv = dev->link->ap->host->private_data;
 935
 936         piix_sidpr_sel(dev, reg);
 937         iowrite32(val, hpriv->sidpr + PIIX_SIDPR_DATA);
 938 }
 939
 940 static u32 piix_merge_scr(u32 val0, u32 val1, const int * const *merge_tbl)
 941 {
 942         u32 val = 0;
 943         int i, mi;
 944
 945         for (i = 0, mi = 0; i < 32 / 4; i++) {
 946                 u8 c0 = (val0 >> (i * 4)) & 0xf;
 947                 u8 c1 = (val1 >> (i * 4)) & 0xf;
 948                 u8 merged = c0;
 949                 const int *cur;
 950
 951                 /* if no merge preference, assume the first value */
 952                 cur = merge_tbl[mi];
 953                 if (!cur)
 954                         goto done;
 955                 mi++;
 956
 957                 /* if two values equal, use it */
 958                 if (c0 == c1)
 959                         goto done;
 960
 961                 /* choose the first match or the last from the merge table */
 962                 while (*cur != -1) {
 963                         if (c0 == *cur || c1 == *cur)
 964                                 break;
 965                         cur++;
 966                 }
 967                 if (*cur == -1)
 968                         cur--;
 969                 merged = *cur;
 970         done:
 971                 val |= merged << (i * 4);
 972         }
 973
 974         return val;
 975 }
 976
 977 static int piix_sidpr_scr_read(struct ata_port *ap, unsigned int reg, u32 *val)
 978 {
 979         const int * const sstatus_merge_tbl[] = {
 980                 /* DET */ (const int []){ 1, 3, 0, 4, 3, -1 },
 981                 /* SPD */ (const int []){ 2, 1, 0, -1 },
 982                 /* IPM */ (const int []){ 6, 2, 1, 0, -1 },
 983                 NULL,
 984         };
 985         const int * const scontrol_merge_tbl[] = {
 986                 /* DET */ (const int []){ 1, 0, 4, 0, -1 },
 987                 /* SPD */ (const int []){ 0, 2, 1, 0, -1 },
 988                 /* IPM */ (const int []){ 0, 1, 2, 3, 0, -1 },
 989                 NULL,
 990         };
 991         u32 v0, v1;
 992
 993         if (reg >= ARRAY_SIZE(piix_sidx_map))
 994                 return -EINVAL;
 995
 996         if (!(ap->flags & ATA_FLAG_SLAVE_POSS)) {
 997                 *val = piix_sidpr_read(&ap->link.device[0], reg);
 998                 return 0;
 999         }
1000
1001         v0 = piix_sidpr_read(&ap->link.device[0], reg);
1002         v1 = piix_sidpr_read(&ap->link.device[1], reg);
1003
1004         switch (reg) {
1005         case SCR_STATUS:
1006                 *val = piix_merge_scr(v0, v1, sstatus_merge_tbl);
1007                 break;
1008         case SCR_ERROR:
1009                 *val = v0 | v1;
1010                 break;
1011         case SCR_CONTROL:
1012                 *val = piix_merge_scr(v0, v1, scontrol_merge_tbl);
1013                 break;
1014         }
1015
1016         return 0;
1017 }
1018
1019 static int piix_sidpr_scr_write(struct ata_port *ap, unsigned int reg, u32 val)
1020 {
1021         if (reg >= ARRAY_SIZE(piix_sidx_map))
1022                 return -EINVAL;
1023
1024         piix_sidpr_write(&ap->link.device[0], reg, val);
1025
1026         if (ap->flags & ATA_FLAG_SLAVE_POSS)
1027                 piix_sidpr_write(&ap->link.device[1], reg, val);
1028
1029         return 0;
1030 }
1031
1032 static int piix_sidpr_hardreset(struct ata_link *link, unsigned int *class,
1033                                 unsigned long deadline)
1034 {
1035         const unsigned long *timing = sata_ehc_deb_timing(&link->eh_context);
1036         int rc;
1037
1038         /* do hardreset */
1039         rc = sata_link_hardreset(link, timing, deadline);
1040         if (rc) {
1041                 ata_link_printk(link, KERN_ERR,
1042                                 "COMRESET failed (errno=%d)\n", rc);
1043                 return rc;
1044         }
1045
1046         /* TODO: phy layer with polling, timeouts, etc. */
1047         if (ata_link_offline(link)) {
1048                 *class = ATA_DEV_NONE;
1049                 return 0;
1050         }
1051
1052         return -EAGAIN;
1053 }
1054
1055 #ifdef CONFIG_PM
1056 static int piix_broken_suspend(void)
1057 {
1058         static const struct dmi_system_id sysids[] = {
1059                 {
1060                         .ident = "TECRA M3",
1061                         .matches = {
1062                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1063                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M3"),
1064                         },
1065                 },
1066                 {
1067                         .ident = "TECRA M3",
1068                         .matches = {
1069                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1070                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M3"),
1071                         },
1072                 },
1073                 {
1074                         .ident = "TECRA M4",
1075                         .matches = {
1076                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1077                                 DMI_MATCH(DMI_PRODUCT_NAME, "Tecra M4"),
1078                         },
1079                 },
1080                 {
1081                         .ident = "TECRA M5",
1082                         .matches = {
1083                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1084                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M5"),
1085                         },
1086                 },
1087                 {
1088                         .ident = "TECRA M6",
1089                         .matches = {
1090                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1091                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M6"),
1092                         },
1093                 },
1094                 {
1095                         .ident = "TECRA M7",
1096                         .matches = {
1097                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1098                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA M7"),
1099                         },
1100                 },
1101                 {
1102                         .ident = "TECRA A8",
1103                         .matches = {
1104                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1105                                 DMI_MATCH(DMI_PRODUCT_NAME, "TECRA A8"),
1106                         },
1107                 },
1108                 {
1109                         .ident = "Satellite R20",
1110                         .matches = {
1111                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1112                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R20"),
1113                         },
1114                 },
1115                 {
1116                         .ident = "Satellite R25",
1117                         .matches = {
1118                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1119                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite R25"),
1120                         },
1121                 },
1122                 {
1123                         .ident = "Satellite U200",
1124                         .matches = {
1125                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1126                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U200"),
1127                         },
1128                 },
1129                 {
1130                         .ident = "Satellite U200",
1131                         .matches = {
1132                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1133                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U200"),
1134                         },
1135                 },
1136                 {
1137                         .ident = "Satellite Pro U200",
1138                         .matches = {
1139                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1140                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE PRO U200"),
1141                         },
1142                 },
1143                 {
1144                         .ident = "Satellite U205",
1145                         .matches = {
1146                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1147                                 DMI_MATCH(DMI_PRODUCT_NAME, "Satellite U205"),
1148                         },
1149                 },
1150                 {
1151                         .ident = "SATELLITE U205",
1152                         .matches = {
1153                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1154                                 DMI_MATCH(DMI_PRODUCT_NAME, "SATELLITE U205"),
1155                         },
1156                 },
1157                 {
1158                         .ident = "Portege M500",
1159                         .matches = {
1160                                 DMI_MATCH(DMI_SYS_VENDOR, "TOSHIBA"),
1161                                 DMI_MATCH(DMI_PRODUCT_NAME, "PORTEGE M500"),
1162                         },
1163                 },
1164
1165                 { }     /* terminate list */
1166         };
1167         static const char *oemstrs[] = {
1168                 "Tecra M3,",
1169         };
1170         int i;
1171
1172         if (dmi_check_system(sysids))
1173                 return 1;
1174
1175         for (i = 0; i < ARRAY_SIZE(oemstrs); i++)
1176                 if (dmi_find_device(DMI_DEV_TYPE_OEM_STRING, oemstrs[i], NULL))
1177                         return 1;
1178
1179         return 0;
1180 }
1181
1182 static int piix_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1183 {
1184         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1185         unsigned long flags;
1186         int rc = 0;
1187
1188         rc = ata_host_suspend(host, mesg);
1189         if (rc)
1190                 return rc;
1191
1192         /* Some braindamaged ACPI suspend implementations expect the
1193          * controller to be awake on entry; otherwise, it burns cpu
1194          * cycles and power trying to do something to the sleeping
1195          * beauty.
1196          */
1197         if (piix_broken_suspend() && (mesg.event & PM_EVENT_SLEEP)) {
1198                 pci_save_state(pdev);
1199
1200                 /* mark its power state as "unknown", since we don't
1201                  * know if e.g. the BIOS will change its device state
1202                  * when we suspend.
1203                  */
1204                 if (pdev->current_state == PCI_D0)
1205                         pdev->current_state = PCI_UNKNOWN;
1206
1207                 /* tell resume that it's waking up from broken suspend */
1208                 spin_lock_irqsave(&host->lock, flags);
1209                 host->flags |= PIIX_HOST_BROKEN_SUSPEND;
1210                 spin_unlock_irqrestore(&host->lock, flags);
1211         } else
1212                 ata_pci_device_do_suspend(pdev, mesg);
1213
1214         return 0;
1215 }
1216
1217 static int piix_pci_device_resume(struct pci_dev *pdev)
1218 {
1219         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1220         unsigned long flags;
1221         int rc;
1222
1223         if (host->flags & PIIX_HOST_BROKEN_SUSPEND) {
1224                 spin_lock_irqsave(&host->lock, flags);
1225                 host->flags &= ~PIIX_HOST_BROKEN_SUSPEND;
1226                 spin_unlock_irqrestore(&host->lock, flags);
1227
1228                 pci_set_power_state(pdev, PCI_D0);
1229                 pci_restore_state(pdev);
1230
1231                 /* PCI device wasn't disabled during suspend.  Use
1232                  * pci_reenable_device() to avoid affecting the enable
1233                  * count.
1234                  */
1235                 rc = pci_reenable_device(pdev);
1236                 if (rc)
1237                         dev_printk(KERN_ERR, &pdev->dev, "failed to enable "
1238                                    "device after resume (%d)\n", rc);
1239         } else
1240                 rc = ata_pci_device_do_resume(pdev);
1241
1242         if (rc == 0)
1243                 ata_host_resume(host);
1244
1245         return rc;
1246 }
1247 #endif
1248
1249 static u8 piix_vmw_bmdma_status(struct ata_port *ap)
1250 {
1251         return ata_bmdma_status(ap) & ~ATA_DMA_ERR;
1252 }
1253
1254 #define AHCI_PCI_BAR 5
1255 #define AHCI_GLOBAL_CTL 0x04
1256 #define AHCI_ENABLE (1 << 31)
1257 static int piix_disable_ahci(struct pci_dev *pdev)
1258 {
1259         void __iomem *mmio;
1260         u32 tmp;
1261         int rc = 0;
1262
1263         /* BUG: pci_enable_device has not yet been called.  This
1264          * works because this device is usually set up by BIOS.
1265          */
1266
1267         if (!pci_resource_start(pdev, AHCI_PCI_BAR) ||
1268             !pci_resource_len(pdev, AHCI_PCI_BAR))
1269                 return 0;
1270
1271         mmio = pci_iomap(pdev, AHCI_PCI_BAR, 64);
1272         if (!mmio)
1273                 return -ENOMEM;
1274
1275         tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1276         if (tmp & AHCI_ENABLE) {
1277                 tmp &= ~AHCI_ENABLE;
1278                 iowrite32(tmp, mmio + AHCI_GLOBAL_CTL);
1279
1280                 tmp = ioread32(mmio + AHCI_GLOBAL_CTL);
1281                 if (tmp & AHCI_ENABLE)
1282                         rc = -EIO;
1283         }
1284
1285         pci_iounmap(pdev, mmio);
1286         return rc;
1287 }
1288
1289 /**
1290  *      piix_check_450nx_errata -       Check for problem 450NX setup
1291  *      @ata_dev: the PCI device to check
1292  *
1293  *      Check for the present of 450NX errata #19 and errata #25. If
1294  *      they are found return an error code so we can turn off DMA
1295  */
1296
1297 static int __devinit piix_check_450nx_errata(struct pci_dev *ata_dev)
1298 {
1299         struct pci_dev *pdev = NULL;
1300         u16 cfg;
1301         int no_piix_dma = 0;
1302
1303         while ((pdev = pci_get_device(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82454NX, pdev)) != NULL) {
1304                 /* Look for 450NX PXB. Check for problem configurations
1305                    A PCI quirk checks bit 6 already */
1306                 pci_read_config_word(pdev, 0x41, &cfg);
1307                 /* Only on the original revision: IDE DMA can hang */
1308                 if (pdev->revision == 0x00)
1309                         no_piix_dma = 1;
1310                 /* On all revisions below 5 PXB bus lock must be disabled for IDE */
1311                 else if (cfg & (1<<14) && pdev->revision < 5)
1312                         no_piix_dma = 2;
1313         }
1314         if (no_piix_dma)
1315                 dev_printk(KERN_WARNING, &ata_dev->dev, "450NX errata present, disabling IDE DMA.\n");
1316         if (no_piix_dma == 2)
1317                 dev_printk(KERN_WARNING, &ata_dev->dev, "A BIOS update may resolve this.\n");
1318         return no_piix_dma;
1319 }
1320
1321 static void __devinit piix_init_pcs(struct ata_host *host,
1322                                     const struct piix_map_db *map_db)
1323 {
1324         struct pci_dev *pdev = to_pci_dev(host->dev);
1325         u16 pcs, new_pcs;
1326
1327         pci_read_config_word(pdev, ICH5_PCS, &pcs);
1328
1329         new_pcs = pcs | map_db->port_enable;
1330
1331         if (new_pcs != pcs) {
1332                 DPRINTK("updating PCS from 0x%x to 0x%x\n", pcs, new_pcs);
1333                 pci_write_config_word(pdev, ICH5_PCS, new_pcs);
1334                 msleep(150);
1335         }
1336 }
1337
1338 static const int *__devinit piix_init_sata_map(struct pci_dev *pdev,
1339                                                struct ata_port_info *pinfo,
1340                                                const struct piix_map_db *map_db)
1341 {
1342         const int *map;
1343         int i, invalid_map = 0;
1344         u8 map_value;
1345
1346         pci_read_config_byte(pdev, ICH5_PMR, &map_value);
1347
1348         map = map_db->map[map_value & map_db->mask];
1349
1350         dev_printk(KERN_INFO, &pdev->dev, "MAP [");
1351         for (i = 0; i < 4; i++) {
1352                 switch (map[i]) {
1353                 case RV:
1354                         invalid_map = 1;
1355                         printk(" XX");
1356                         break;
1357
1358                 case NA:
1359                         printk(" --");
1360                         break;
1361
1362                 case IDE:
1363                         WARN_ON((i & 1) || map[i + 1] != IDE);
1364                         pinfo[i / 2] = piix_port_info[ich_pata_100];
1365                         i++;
1366                         printk(" IDE IDE");
1367                         break;
1368
1369                 default:
1370                         printk(" P%d", map[i]);
1371                         if (i & 1)
1372                                 pinfo[i / 2].flags |= ATA_FLAG_SLAVE_POSS;
1373                         break;
1374                 }
1375         }
1376         printk(" ]\n");
1377
1378         if (invalid_map)
1379                 dev_printk(KERN_ERR, &pdev->dev,
1380                            "invalid MAP value %u\n", map_value);
1381
1382         return map;
1383 }
1384
1385 static void __devinit piix_init_sidpr(struct ata_host *host)
1386 {
1387         struct pci_dev *pdev = to_pci_dev(host->dev);
1388         struct piix_host_priv *hpriv = host->private_data;
1389         int i;
1390
1391         /* check for availability */
1392         for (i = 0; i < 4; i++)
1393                 if (hpriv->map[i] == IDE)
1394                         return;
1395
1396         if (!(host->ports[0]->flags & PIIX_FLAG_SIDPR))
1397                 return;
1398
1399         if (pci_resource_start(pdev, PIIX_SIDPR_BAR) == 0 ||
1400             pci_resource_len(pdev, PIIX_SIDPR_BAR) != PIIX_SIDPR_LEN)
1401                 return;
1402
1403         if (pcim_iomap_regions(pdev, 1 << PIIX_SIDPR_BAR, DRV_NAME))
1404                 return;
1405
1406         hpriv->sidpr = pcim_iomap_table(pdev)[PIIX_SIDPR_BAR];
1407         host->ports[0]->ops = &piix_sidpr_sata_ops;
1408         host->ports[1]->ops = &piix_sidpr_sata_ops;
1409 }
1410
1411 static void piix_iocfg_bit18_quirk(struct pci_dev *pdev)
1412 {
1413         static const struct dmi_system_id sysids[] = {
1414                 {
1415                         /* Clevo M570U sets IOCFG bit 18 if the cdrom
1416                          * isn't used to boot the system which
1417                          * disables the channel.
1418                          */
1419                         .ident = "M570U",
1420                         .matches = {
1421                                 DMI_MATCH(DMI_SYS_VENDOR, "Clevo Co."),
1422                                 DMI_MATCH(DMI_PRODUCT_NAME, "M570U"),
1423                         },
1424                 },
1425
1426                 { }     /* terminate list */
1427         };
1428         u32 iocfg;
1429
1430         if (!dmi_check_system(sysids))
1431                 return;
1432
1433         /* The datasheet says that bit 18 is NOOP but certain systems
1434          * seem to use it to disable a channel.  Clear the bit on the
1435          * affected systems.
1436          */
1437         pci_read_config_dword(pdev, PIIX_IOCFG, &iocfg);
1438         if (iocfg & (1 << 18)) {
1439                 dev_printk(KERN_INFO, &pdev->dev,
1440                            "applying IOCFG bit18 quirk\n");
1441                 iocfg &= ~(1 << 18);
1442                 pci_write_config_dword(pdev, PIIX_IOCFG, iocfg);
1443         }
1444 }
1445
1446 /**
1447  *      piix_init_one - Register PIIX ATA PCI device with kernel services
1448  *      @pdev: PCI device to register
1449  *      @ent: Entry in piix_pci_tbl matching with @pdev
1450  *
1451  *      Called from kernel PCI layer.  We probe for combined mode (sigh),
1452  *      and then hand over control to libata, for it to do the rest.
1453  *
1454  *      LOCKING:
1455  *      Inherited from PCI layer (may sleep).
1456  *
1457  *      RETURNS:
1458  *      Zero on success, or -ERRNO value.
1459  */
1460
1461 static int __devinit piix_init_one(struct pci_dev *pdev,
1462                                    const struct pci_device_id *ent)
1463 {
1464         static int printed_version;
1465         struct device *dev = &pdev->dev;
1466         struct ata_port_info port_info[2];
1467         const struct ata_port_info *ppi[] = { &port_info[0], &port_info[1] };
1468         unsigned long port_flags;
1469         struct ata_host *host;
1470         struct piix_host_priv *hpriv;
1471         int rc;
1472
1473         if (!printed_version++)
1474                 dev_printk(KERN_DEBUG, &pdev->dev,
1475                            "version " DRV_VERSION "\n");
1476
1477         /* no hotplugging support (FIXME) */
1478         if (!in_module_init)
1479                 return -ENODEV;
1480
1481         port_info[0] = piix_port_info[ent->driver_data];
1482         port_info[1] = piix_port_info[ent->driver_data];
1483
1484         port_flags = port_info[0].flags;
1485
1486         /* enable device and prepare host */
1487         rc = pcim_enable_device(pdev);
1488         if (rc)
1489                 return rc;
1490
1491         /* SATA map init can change port_info, do it before prepping host */
1492         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1493         if (!hpriv)
1494                 return -ENOMEM;
1495
1496         if (port_flags & ATA_FLAG_SATA)
1497                 hpriv->map = piix_init_sata_map(pdev, port_info,
1498                                         piix_map_db_table[ent->driver_data]);
1499
1500         rc = ata_pci_prepare_sff_host(pdev, ppi, &host);
1501         if (rc)
1502                 return rc;
1503         host->private_data = hpriv;
1504
1505         /* initialize controller */
1506         if (port_flags & PIIX_FLAG_AHCI) {
1507                 u8 tmp;
1508                 pci_read_config_byte(pdev, PIIX_SCC, &tmp);
1509                 if (tmp == PIIX_AHCI_DEVICE) {
1510                         rc = piix_disable_ahci(pdev);
1511                         if (rc)
1512                                 return rc;
1513                 }
1514         }
1515
1516         if (port_flags & ATA_FLAG_SATA) {
1517                 piix_init_pcs(host, piix_map_db_table[ent->driver_data]);
1518                 piix_init_sidpr(host);
1519         }
1520
1521         /* apply IOCFG bit18 quirk */
1522         piix_iocfg_bit18_quirk(pdev);
1523
1524         /* On ICH5, some BIOSen disable the interrupt using the
1525          * PCI_COMMAND_INTX_DISABLE bit added in PCI 2.3.
1526          * On ICH6, this bit has the same effect, but only when
1527          * MSI is disabled (and it is disabled, as we don't use
1528          * message-signalled interrupts currently).
1529          */
1530         if (port_flags & PIIX_FLAG_CHECKINTR)
1531                 pci_intx(pdev, 1);
1532
1533         if (piix_check_450nx_errata(pdev)) {
1534                 /* This writes into the master table but it does not
1535                    really matter for this errata as we will apply it to
1536                    all the PIIX devices on the board */
1537                 host->ports[0]->mwdma_mask = 0;
1538                 host->ports[0]->udma_mask = 0;
1539                 host->ports[1]->mwdma_mask = 0;
1540                 host->ports[1]->udma_mask = 0;
1541         }
1542
1543         pci_set_master(pdev);
1544         return ata_pci_activate_sff_host(host, ata_interrupt, &piix_sht);
1545 }
1546
1547 static int __init piix_init(void)
1548 {
1549         int rc;
1550
1551         DPRINTK("pci_register_driver\n");
1552         rc = pci_register_driver(&piix_pci_driver);
1553         if (rc)
1554                 return rc;
1555
1556         in_module_init = 0;
1557
1558         DPRINTK("done\n");
1559         return 0;
1560 }
1561
1562 static void __exit piix_exit(void)
1563 {
1564         pci_unregister_driver(&piix_pci_driver);
1565 }
1566
1567 module_init(piix_init);
1568 module_exit(piix_exit);