git.oblomov.eu Git - linux-2.6/blob - arch/ppc/kernel/head.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *
   5  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   6  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   7  *  Adapted for Power Macintosh by Paul Mackerras.
   8  *  Low-level exception handlers and MMU support
   9  *  rewritten by Paul Mackerras.
  10  *    Copyright (C) 1996 Paul Mackerras.
  11  *  MPC8xx modifications Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  12  *  Amiga/APUS changes by Jesper Skov (jskov@cygnus.co.uk).
  13  *
  14  *  This file contains the low-level support and setup for the
  15  *  PowerPC platform, including trap and interrupt dispatch.
  16  *  (The PPC 8xx embedded CPUs use head_8xx.S instead.)
  17  *
  18  *  This program is free software; you can redistribute it and/or
  19  *  modify it under the terms of the GNU General Public License
  20  *  as published by the Free Software Foundation; either version
  21  *  2 of the License, or (at your option) any later version.
  22  *
  23  */
  24
  25 #include <linux/config.h>
  26 #include <asm/processor.h>
  27 #include <asm/page.h>
  28 #include <asm/mmu.h>
  29 #include <asm/pgtable.h>
  30 #include <asm/cputable.h>
  31 #include <asm/cache.h>
  32 #include <asm/thread_info.h>
  33 #include <asm/ppc_asm.h>
  34 #include <asm/asm-offsets.h>
  35
  36 #ifdef CONFIG_APUS
  37 #include <asm/amigappc.h>
  38 #endif
  39
  40 /* 601 only have IBAT; cr0.eq is set on 601 when using this macro */
  41 #define LOAD_BAT(n, reg, RA, RB)        \
  42         /* see the comment for clear_bats() -- Cort */ \
  43         li      RA,0;                   \
  44         mtspr   SPRN_IBAT##n##U,RA;     \
  45         mtspr   SPRN_DBAT##n##U,RA;     \
  46         lwz     RA,(n*16)+0(reg);       \
  47         lwz     RB,(n*16)+4(reg);       \
  48         mtspr   SPRN_IBAT##n##U,RA;     \
  49         mtspr   SPRN_IBAT##n##L,RB;     \
  50         beq     1f;                     \
  51         lwz     RA,(n*16)+8(reg);       \
  52         lwz     RB,(n*16)+12(reg);      \
  53         mtspr   SPRN_DBAT##n##U,RA;     \
  54         mtspr   SPRN_DBAT##n##L,RB;     \
  55 1:
  56
  57         .text
  58         .stabs  "arch/ppc/kernel/",N_SO,0,0,0f
  59         .stabs  "head.S",N_SO,0,0,0f
  60 0:
  61         .globl  _stext
  62 _stext:
  63
  64 /*
  65  * _start is defined this way because the XCOFF loader in the OpenFirmware
  66  * on the powermac expects the entry point to be a procedure descriptor.
  67  */
  68         .text
  69         .globl  _start
  70 _start:
  71         /*
  72          * These are here for legacy reasons, the kernel used to
  73          * need to look like a coff function entry for the pmac
  74          * but we're always started by some kind of bootloader now.
  75          *  -- Cort
  76          */
  77         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  78         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  79         nop
  80
  81 /* PMAC
  82  * Enter here with the kernel text, data and bss loaded starting at
  83  * 0, running with virtual == physical mapping.
  84  * r5 points to the prom entry point (the client interface handler
  85  * address).  Address translation is turned on, with the prom
  86  * managing the hash table.  Interrupts are disabled.  The stack
  87  * pointer (r1) points to just below the end of the half-meg region
  88  * from 0x380000 - 0x400000, which is mapped in already.
  89  *
  90  * If we are booted from MacOS via BootX, we enter with the kernel
  91  * image loaded somewhere, and the following values in registers:
  92  *  r3: 'BooX' (0x426f6f58)
  93  *  r4: virtual address of boot_infos_t
  94  *  r5: 0
  95  *
  96  * APUS
  97  *   r3: 'APUS'
  98  *   r4: physical address of memory base
  99  *   Linux/m68k style BootInfo structure at &_end.
 100  *
 101  * PREP
 102  * This is jumped to on prep systems right after the kernel is relocated
 103  * to its proper place in memory by the boot loader.  The expected layout
 104  * of the regs is:
 105  *   r3: ptr to residual data
 106  *   r4: initrd_start or if no initrd then 0
 107  *   r5: initrd_end - unused if r4 is 0
 108  *   r6: Start of command line string
 109  *   r7: End of command line string
 110  *
 111  * This just gets a minimal mmu environment setup so we can call
 112  * start_here() to do the real work.
 113  * -- Cort
 114  */
 115
 116         .globl  __start
 117 __start:
 118         mr      r31,r3                  /* save parameters */
 119         mr      r30,r4
 120         mr      r29,r5
 121         mr      r28,r6
 122         mr      r27,r7
 123         li      r24,0                   /* cpu # */
 124
 125 /*
 126  * early_init() does the early machine identification and does
 127  * the necessary low-level setup and clears the BSS
 128  *  -- Cort <cort@fsmlabs.com>
 129  */
 130         bl      early_init
 131
 132 #ifdef CONFIG_APUS
 133 /* On APUS the __va/__pa constants need to be set to the correct
 134  * values before continuing.
 135  */
 136         mr      r4,r30
 137         bl      fix_mem_constants
 138 #endif /* CONFIG_APUS */
 139
 140 /* Switch MMU off, clear BATs and flush TLB. At this point, r3 contains
 141  * the physical address we are running at, returned by early_init()
 142  */
 143         bl      mmu_off
 144 __after_mmu_off:
 145         bl      clear_bats
 146         bl      flush_tlbs
 147
 148         bl      initial_bats
 149 #if !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT)
 150         bl      setup_disp_bat
 151 #endif
 152
 153 /*
 154  * Call setup_cpu for CPU 0 and initialize 6xx Idle
 155  */
 156         bl      reloc_offset
 157         li      r24,0                   /* cpu# */
 158         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
 159 #ifdef CONFIG_6xx
 160         bl      reloc_offset
 161         bl      init_idle_6xx
 162 #endif /* CONFIG_6xx */
 163
 164
 165 #ifndef CONFIG_APUS
 166 /*
 167  * We need to run with _start at physical address 0.
 168  * If the MMU is already turned on, we copy stuff to KERNELBASE,
 169  * otherwise we copy it to 0.
 170  */
 171         bl      reloc_offset
 172         mr      r26,r3
 173         addis   r4,r3,KERNELBASE@h      /* current address of _start */
 174         cmpwi   0,r4,0                  /* are we already running at 0? */
 175         bne     relocate_kernel
 176 #endif /* CONFIG_APUS */
 177 /*
 178  * we now have the 1st 16M of ram mapped with the bats.
 179  * prep needs the mmu to be turned on here, but pmac already has it on.
 180  * this shouldn't bother the pmac since it just gets turned on again
 181  * as we jump to our code at KERNELBASE. -- Cort
 182  * Actually no, pmac doesn't have it on any more. BootX enters with MMU
 183  * off, and in other cases, we now turn it off before changing BATs above.
 184  */
 185 turn_on_mmu:
 186         mfmsr   r0
 187         ori     r0,r0,MSR_DR|MSR_IR
 188         mtspr   SPRN_SRR1,r0
 189         lis     r0,start_here@h
 190         ori     r0,r0,start_here@l
 191         mtspr   SPRN_SRR0,r0
 192         SYNC
 193         RFI                             /* enables MMU */
 194
 195 /*
 196  * We need __secondary_hold as a place to hold the other cpus on
 197  * an SMP machine, even when we are running a UP kernel.
 198  */
 199         . = 0xc0                        /* for prep bootloader */
 200         li      r3,1                    /* MTX only has 1 cpu */
 201         .globl  __secondary_hold
 202 __secondary_hold:
 203         /* tell the master we're here */
 204         stw     r3,4(0)
 205 #ifdef CONFIG_SMP
 206 100:    lwz     r4,0(0)
 207         /* wait until we're told to start */
 208         cmpw    0,r4,r3
 209         bne     100b
 210         /* our cpu # was at addr 0 - go */
 211         mr      r24,r3                  /* cpu # */
 212         b       __secondary_start
 213 #else
 214         b       .
 215 #endif /* CONFIG_SMP */
 216
 217 /*
 218  * Exception entry code.  This code runs with address translation
 219  * turned off, i.e. using physical addresses.
 220  * We assume sprg3 has the physical address of the current
 221  * task's thread_struct.
 222  */
 223 #define EXCEPTION_PROLOG        \
 224         mtspr   SPRN_SPRG0,r10; \
 225         mtspr   SPRN_SPRG1,r11; \
 226         mfcr    r10;            \
 227         EXCEPTION_PROLOG_1;     \
 228         EXCEPTION_PROLOG_2
 229
 230 #define EXCEPTION_PROLOG_1      \
 231         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 232         andi.   r11,r11,MSR_PR; \
 233         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 234         beq     1f;             \
 235         mfspr   r11,SPRN_SPRG3; \
 236         lwz     r11,THREAD_INFO-THREAD(r11);    \
 237         addi    r11,r11,THREAD_SIZE;    \
 238         tophys(r11,r11);        \
 239 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 240
 241
 242 #define EXCEPTION_PROLOG_2      \
 243         CLR_TOP32(r11);         \
 244         stw     r10,_CCR(r11);          /* save registers */ \
 245         stw     r12,GPR12(r11); \
 246         stw     r9,GPR9(r11);   \
 247         mfspr   r10,SPRN_SPRG0; \
 248         stw     r10,GPR10(r11); \
 249         mfspr   r12,SPRN_SPRG1; \
 250         stw     r12,GPR11(r11); \
 251         mflr    r10;            \
 252         stw     r10,_LINK(r11); \
 253         mfspr   r12,SPRN_SRR0;  \
 254         mfspr   r9,SPRN_SRR1;   \
 255         stw     r1,GPR1(r11);   \
 256         stw     r1,0(r11);      \
 257         tovirt(r1,r11);                 /* set new kernel sp */ \
 258         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 259         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 260         stw     r0,GPR0(r11);   \
 261         SAVE_4GPRS(3, r11);     \
 262         SAVE_2GPRS(7, r11)
 263
 264 /*
 265  * Note: code which follows this uses cr0.eq (set if from kernel),
 266  * r11, r12 (SRR0), and r9 (SRR1).
 267  *
 268  * Note2: once we have set r1 we are in a position to take exceptions
 269  * again, and we could thus set MSR:RI at that point.
 270  */
 271
 272 /*
 273  * Exception vectors.
 274  */
 275 #define EXCEPTION(n, label, hdlr, xfer)         \
 276         . = n;                                  \
 277 label:                                          \
 278         EXCEPTION_PROLOG;                       \
 279         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 280         xfer(n, hdlr)
 281
 282 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 283         li      r10,trap;                                       \
 284         stw     r10,TRAP(r11);                                  \
 285         li      r10,MSR_KERNEL;                                 \
 286         copyee(r10, r9);                                        \
 287         bl      tfer;                                           \
 288 i##n:                                                           \
 289         .long   hdlr;                                           \
 290         .long   ret
 291
 292 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 293 #define NOCOPY(d, s)
 294
 295 #define EXC_XFER_STD(n, hdlr)           \
 296         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 297                           ret_from_except_full)
 298
 299 #define EXC_XFER_LITE(n, hdlr)          \
 300         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 301                           ret_from_except)
 302
 303 #define EXC_XFER_EE(n, hdlr)            \
 304         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 305                           ret_from_except_full)
 306
 307 #define EXC_XFER_EE_LITE(n, hdlr)       \
 308         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 309                           ret_from_except)
 310
 311 /* System reset */
 312 /* core99 pmac starts the seconary here by changing the vector, and
 313    putting it back to what it was (unknown_exception) when done.  */
 314 #if defined(CONFIG_GEMINI) && defined(CONFIG_SMP)
 315         . = 0x100
 316         b       __secondary_start_gemini
 317 #else
 318         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 319 #endif
 320
 321 /* Machine check */
 322         . = 0x200
 323         mtspr   SPRN_SPRG0,r10
 324         mtspr   SPRN_SPRG1,r11
 325         mfcr    r10
 326         EXCEPTION_PROLOG_1
 327 7:      EXCEPTION_PROLOG_2
 328         addi    r3,r1,STACK_FRAME_OVERHEAD
 329         EXC_XFER_STD(0x200, machine_check_exception)
 330
 331 /* Data access exception. */
 332         . = 0x300
 333 DataAccess:
 334         EXCEPTION_PROLOG
 335         mfspr   r10,SPRN_DSISR
 336         andis.  r0,r10,0xa470           /* weird error? */
 337         bne     1f                      /* if not, try to put a PTE */
 338         mfspr   r4,SPRN_DAR             /* into the hash table */
 339         rlwinm  r3,r10,32-15,21,21      /* DSISR_STORE -> _PAGE_RW */
 340         bl      hash_page
 341 1:      stw     r10,_DSISR(r11)
 342         mr      r5,r10
 343         mfspr   r4,SPRN_DAR
 344         EXC_XFER_EE_LITE(0x300, handle_page_fault)
 345
 346 /* Instruction access exception. */
 347         . = 0x400
 348 InstructionAccess:
 349         EXCEPTION_PROLOG
 350         andis.  r0,r9,0x4000            /* no pte found? */
 351         beq     1f                      /* if so, try to put a PTE */
 352         li      r3,0                    /* into the hash table */
 353         mr      r4,r12                  /* SRR0 is fault address */
 354         bl      hash_page
 355 1:      mr      r4,r12
 356         mr      r5,r9
 357         EXC_XFER_EE_LITE(0x400, handle_page_fault)
 358
 359 /* External interrupt */
 360         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 361
 362 /* Alignment exception */
 363         . = 0x600
 364 Alignment:
 365         EXCEPTION_PROLOG
 366         mfspr   r4,SPRN_DAR
 367         stw     r4,_DAR(r11)
 368         mfspr   r5,SPRN_DSISR
 369         stw     r5,_DSISR(r11)
 370         addi    r3,r1,STACK_FRAME_OVERHEAD
 371         EXC_XFER_EE(0x600, alignment_exception)
 372
 373 /* Program check exception */
 374         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 375
 376 /* Floating-point unavailable */
 377         . = 0x800
 378 FPUnavailable:
 379         EXCEPTION_PROLOG
 380         bne     load_up_fpu             /* if from user, just load it up */
 381         addi    r3,r1,STACK_FRAME_OVERHEAD
 382         EXC_XFER_EE_LITE(0x800, kernel_fp_unavailable_exception)
 383
 384 /* Decrementer */
 385         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 386
 387         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 388         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 389
 390 /* System call */
 391         . = 0xc00
 392 SystemCall:
 393         EXCEPTION_PROLOG
 394         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 395
 396 /* Single step - not used on 601 */
 397         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 398         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 399
 400 /*
 401  * The Altivec unavailable trap is at 0x0f20.  Foo.
 402  * We effectively remap it to 0x3000.
 403  * We include an altivec unavailable exception vector even if
 404  * not configured for Altivec, so that you can't panic a
 405  * non-altivec kernel running on a machine with altivec just
 406  * by executing an altivec instruction.
 407  */
 408         . = 0xf00
 409         b       Trap_0f
 410
 411         . = 0xf20
 412         b       AltiVecUnavailable
 413
 414 Trap_0f:
 415         EXCEPTION_PROLOG
 416         addi    r3,r1,STACK_FRAME_OVERHEAD
 417         EXC_XFER_EE(0xf00, unknown_exception)
 418
 419 /*
 420  * Handle TLB miss for instruction on 603/603e.
 421  * Note: we get an alternate set of r0 - r3 to use automatically.
 422  */
 423         . = 0x1000
 424 InstructionTLBMiss:
 425 /*
 426  * r0:  stored ctr
 427  * r1:  linux style pte ( later becomes ppc hardware pte )
 428  * r2:  ptr to linux-style pte
 429  * r3:  scratch
 430  */
 431         mfctr   r0
 432         /* Get PTE (linux-style) and check access */
 433         mfspr   r3,SPRN_IMISS
 434         lis     r1,KERNELBASE@h         /* check if kernel address */
 435         cmplw   0,r3,r1
 436         mfspr   r2,SPRN_SPRG3
 437         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
 438         lwz     r2,PGDIR(r2)
 439         blt+    112f
 440         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 441         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 442         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 443         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 444 112:    tophys(r2,r2)
 445         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 446         lwz     r2,0(r2)                /* get pmd entry */
 447         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 448         beq-    InstructionAddressInvalid       /* return if no mapping */
 449         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 450         lwz     r3,0(r2)                /* get linux-style pte */
 451         andc.   r1,r1,r3                /* check access & ~permission */
 452         bne-    InstructionAddressInvalid /* return if access not permitted */
 453         ori     r3,r3,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
 454         /*
 455          * NOTE! We are assuming this is not an SMP system, otherwise
 456          * we would need to update the pte atomically with lwarx/stwcx.
 457          */
 458         stw     r3,0(r2)                /* update PTE (accessed bit) */
 459         /* Convert linux-style PTE to low word of PPC-style PTE */
 460         rlwinm  r1,r3,32-10,31,31       /* _PAGE_RW -> PP lsb */
 461         rlwinm  r2,r3,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
 462         and     r1,r1,r2                /* writable if _RW and _DIRTY */
 463         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 464         rlwimi  r3,r3,32-1,31,31        /* _PAGE_USER -> PP lsb */
 465         ori     r1,r1,0xe14             /* clear out reserved bits and M */
 466         andc    r1,r3,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
 467         mtspr   SPRN_RPA,r1
 468         mfspr   r3,SPRN_IMISS
 469         tlbli   r3
 470         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 471         mtcrf   0x80,r3
 472         rfi
 473 InstructionAddressInvalid:
 474         mfspr   r3,SPRN_SRR1
 475         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 476
 477         addis   r1,r1,0x2000
 478         mtspr   SPRN_DSISR,r1   /* (shouldn't be needed) */
 479         mtctr   r0              /* Restore CTR */
 480         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 481         or      r2,r2,r1
 482         mtspr   SPRN_SRR1,r2
 483         mfspr   r1,SPRN_IMISS   /* Get failing address */
 484         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 485         rlwimi  r2,r2,1,30,30   /* change 1 -> 3 */
 486         xor     r1,r1,r2
 487         mtspr   SPRN_DAR,r1     /* Set fault address */
 488         mfmsr   r0              /* Restore "normal" registers */
 489         xoris   r0,r0,MSR_TGPR>>16
 490         mtcrf   0x80,r3         /* Restore CR0 */
 491         mtmsr   r0
 492         b       InstructionAccess
 493
 494 /*
 495  * Handle TLB miss for DATA Load operation on 603/603e
 496  */
 497         . = 0x1100
 498 DataLoadTLBMiss:
 499 /*
 500  * r0:  stored ctr
 501  * r1:  linux style pte ( later becomes ppc hardware pte )
 502  * r2:  ptr to linux-style pte
 503  * r3:  scratch
 504  */
 505         mfctr   r0
 506         /* Get PTE (linux-style) and check access */
 507         mfspr   r3,SPRN_DMISS
 508         lis     r1,KERNELBASE@h         /* check if kernel address */
 509         cmplw   0,r3,r1
 510         mfspr   r2,SPRN_SPRG3
 511         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
 512         lwz     r2,PGDIR(r2)
 513         blt+    112f
 514         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 515         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 516         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 517         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 518 112:    tophys(r2,r2)
 519         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 520         lwz     r2,0(r2)                /* get pmd entry */
 521         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 522         beq-    DataAddressInvalid      /* return if no mapping */
 523         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 524         lwz     r3,0(r2)                /* get linux-style pte */
 525         andc.   r1,r1,r3                /* check access & ~permission */
 526         bne-    DataAddressInvalid      /* return if access not permitted */
 527         ori     r3,r3,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
 528         /*
 529          * NOTE! We are assuming this is not an SMP system, otherwise
 530          * we would need to update the pte atomically with lwarx/stwcx.
 531          */
 532         stw     r3,0(r2)                /* update PTE (accessed bit) */
 533         /* Convert linux-style PTE to low word of PPC-style PTE */
 534         rlwinm  r1,r3,32-10,31,31       /* _PAGE_RW -> PP lsb */
 535         rlwinm  r2,r3,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
 536         and     r1,r1,r2                /* writable if _RW and _DIRTY */
 537         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 538         rlwimi  r3,r3,32-1,31,31        /* _PAGE_USER -> PP lsb */
 539         ori     r1,r1,0xe14             /* clear out reserved bits and M */
 540         andc    r1,r3,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
 541         mtspr   SPRN_RPA,r1
 542         mfspr   r3,SPRN_DMISS
 543         tlbld   r3
 544         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 545         mtcrf   0x80,r3
 546         rfi
 547 DataAddressInvalid:
 548         mfspr   r3,SPRN_SRR1
 549         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 550         addis   r1,r1,0x2000
 551         mtspr   SPRN_DSISR,r1
 552         mtctr   r0              /* Restore CTR */
 553         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 554         mtspr   SPRN_SRR1,r2
 555         mfspr   r1,SPRN_DMISS   /* Get failing address */
 556         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 557         beq     20f             /* Jump if big endian */
 558         xori    r1,r1,3
 559 20:     mtspr   SPRN_DAR,r1     /* Set fault address */
 560         mfmsr   r0              /* Restore "normal" registers */
 561         xoris   r0,r0,MSR_TGPR>>16
 562         mtcrf   0x80,r3         /* Restore CR0 */
 563         mtmsr   r0
 564         b       DataAccess
 565
 566 /*
 567  * Handle TLB miss for DATA Store on 603/603e
 568  */
 569         . = 0x1200
 570 DataStoreTLBMiss:
 571 /*
 572  * r0:  stored ctr
 573  * r1:  linux style pte ( later becomes ppc hardware pte )
 574  * r2:  ptr to linux-style pte
 575  * r3:  scratch
 576  */
 577         mfctr   r0
 578         /* Get PTE (linux-style) and check access */
 579         mfspr   r3,SPRN_DMISS
 580         lis     r1,KERNELBASE@h         /* check if kernel address */
 581         cmplw   0,r3,r1
 582         mfspr   r2,SPRN_SPRG3
 583         li      r1,_PAGE_RW|_PAGE_USER|_PAGE_PRESENT /* access flags */
 584         lwz     r2,PGDIR(r2)
 585         blt+    112f
 586         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 587         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 588         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 589         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 590 112:    tophys(r2,r2)
 591         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 592         lwz     r2,0(r2)                /* get pmd entry */
 593         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 594         beq-    DataAddressInvalid      /* return if no mapping */
 595         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 596         lwz     r3,0(r2)                /* get linux-style pte */
 597         andc.   r1,r1,r3                /* check access & ~permission */
 598         bne-    DataAddressInvalid      /* return if access not permitted */
 599         ori     r3,r3,_PAGE_ACCESSED|_PAGE_DIRTY
 600         /*
 601          * NOTE! We are assuming this is not an SMP system, otherwise
 602          * we would need to update the pte atomically with lwarx/stwcx.
 603          */
 604         stw     r3,0(r2)                /* update PTE (accessed/dirty bits) */
 605         /* Convert linux-style PTE to low word of PPC-style PTE */
 606         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 607         li      r1,0xe15                /* clear out reserved bits and M */
 608         andc    r1,r3,r1                /* PP = user? 2: 0 */
 609         mtspr   SPRN_RPA,r1
 610         mfspr   r3,SPRN_DMISS
 611         tlbld   r3
 612         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 613         mtcrf   0x80,r3
 614         rfi
 615
 616 #ifndef CONFIG_ALTIVEC
 617 #define altivec_assist_exception        unknown_exception
 618 #endif
 619
 620         EXCEPTION(0x1300, Trap_13, instruction_breakpoint_exception, EXC_XFER_EE)
 621         EXCEPTION(0x1400, SMI, SMIException, EXC_XFER_EE)
 622         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 623         EXCEPTION(0x1600, Trap_16, altivec_assist_exception, EXC_XFER_EE)
 624         EXCEPTION(0x1700, Trap_17, TAUException, EXC_XFER_STD)
 625         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 626         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 627         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 628         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 629         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 630         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 631         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 632         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 633         EXCEPTION(0x2000, RunMode, RunModeException, EXC_XFER_EE)
 634         EXCEPTION(0x2100, Trap_21, unknown_exception, EXC_XFER_EE)
 635         EXCEPTION(0x2200, Trap_22, unknown_exception, EXC_XFER_EE)
 636         EXCEPTION(0x2300, Trap_23, unknown_exception, EXC_XFER_EE)
 637         EXCEPTION(0x2400, Trap_24, unknown_exception, EXC_XFER_EE)
 638         EXCEPTION(0x2500, Trap_25, unknown_exception, EXC_XFER_EE)
 639         EXCEPTION(0x2600, Trap_26, unknown_exception, EXC_XFER_EE)
 640         EXCEPTION(0x2700, Trap_27, unknown_exception, EXC_XFER_EE)
 641         EXCEPTION(0x2800, Trap_28, unknown_exception, EXC_XFER_EE)
 642         EXCEPTION(0x2900, Trap_29, unknown_exception, EXC_XFER_EE)
 643         EXCEPTION(0x2a00, Trap_2a, unknown_exception, EXC_XFER_EE)
 644         EXCEPTION(0x2b00, Trap_2b, unknown_exception, EXC_XFER_EE)
 645         EXCEPTION(0x2c00, Trap_2c, unknown_exception, EXC_XFER_EE)
 646         EXCEPTION(0x2d00, Trap_2d, unknown_exception, EXC_XFER_EE)
 647         EXCEPTION(0x2e00, Trap_2e, unknown_exception, EXC_XFER_EE)
 648         EXCEPTION(0x2f00, MOLTrampoline, unknown_exception, EXC_XFER_EE_LITE)
 649
 650         .globl mol_trampoline
 651         .set mol_trampoline, i0x2f00
 652
 653         . = 0x3000
 654
 655 AltiVecUnavailable:
 656         EXCEPTION_PROLOG
 657 #ifdef CONFIG_ALTIVEC
 658         bne     load_up_altivec         /* if from user, just load it up */
 659 #endif /* CONFIG_ALTIVEC */
 660         addi    r3,r1,STACK_FRAME_OVERHEAD
 661         EXC_XFER_EE_LITE(0xf20, altivec_unavailable_exception)
 662
 663 #ifdef CONFIG_ALTIVEC
 664 /* Note that the AltiVec support is closely modeled after the FP
 665  * support.  Changes to one are likely to be applicable to the
 666  * other!  */
 667 load_up_altivec:
 668 /*
 669  * Disable AltiVec for the task which had AltiVec previously,
 670  * and save its AltiVec registers in its thread_struct.
 671  * Enables AltiVec for use in the kernel on return.
 672  * On SMP we know the AltiVec units are free, since we give it up every
 673  * switch.  -- Kumar
 674  */
 675         mfmsr   r5
 676         oris    r5,r5,MSR_VEC@h
 677         MTMSRD(r5)                      /* enable use of AltiVec now */
 678         isync
 679 /*
 680  * For SMP, we don't do lazy AltiVec switching because it just gets too
 681  * horrendously complex, especially when a task switches from one CPU
 682  * to another.  Instead we call giveup_altivec in switch_to.
 683  */
 684 #ifndef CONFIG_SMP
 685         tophys(r6,0)
 686         addis   r3,r6,last_task_used_altivec@ha
 687         lwz     r4,last_task_used_altivec@l(r3)
 688         cmpwi   0,r4,0
 689         beq     1f
 690         add     r4,r4,r6
 691         addi    r4,r4,THREAD    /* want THREAD of last_task_used_altivec */
 692         SAVE_32VRS(0,r10,r4)
 693         mfvscr  vr0
 694         li      r10,THREAD_VSCR
 695         stvx    vr0,r10,r4
 696         lwz     r5,PT_REGS(r4)
 697         add     r5,r5,r6
 698         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 699         lis     r10,MSR_VEC@h
 700         andc    r4,r4,r10       /* disable altivec for previous task */
 701         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 702 1:
 703 #endif /* CONFIG_SMP */
 704         /* enable use of AltiVec after return */
 705         oris    r9,r9,MSR_VEC@h
 706         mfspr   r5,SPRN_SPRG3           /* current task's THREAD (phys) */
 707         li      r4,1
 708         li      r10,THREAD_VSCR
 709         stw     r4,THREAD_USED_VR(r5)
 710         lvx     vr0,r10,r5
 711         mtvscr  vr0
 712         REST_32VRS(0,r10,r5)
 713 #ifndef CONFIG_SMP
 714         subi    r4,r5,THREAD
 715         sub     r4,r4,r6
 716         stw     r4,last_task_used_altivec@l(r3)
 717 #endif /* CONFIG_SMP */
 718         /* restore registers and return */
 719         /* we haven't used ctr or xer or lr */
 720         b       fast_exception_return
 721
 722 /*
 723  * AltiVec unavailable trap from kernel - print a message, but let
 724  * the task use AltiVec in the kernel until it returns to user mode.
 725  */
 726 KernelAltiVec:
 727         lwz     r3,_MSR(r1)
 728         oris    r3,r3,MSR_VEC@h
 729         stw     r3,_MSR(r1)     /* enable use of AltiVec after return */
 730         lis     r3,87f@h
 731         ori     r3,r3,87f@l
 732         mr      r4,r2           /* current */
 733         lwz     r5,_NIP(r1)
 734         bl      printk
 735         b       ret_from_except
 736 87:     .string "AltiVec used in kernel  (task=%p, pc=%x)  \n"
 737         .align  4,0
 738
 739 /*
 740  * giveup_altivec(tsk)
 741  * Disable AltiVec for the task given as the argument,
 742  * and save the AltiVec registers in its thread_struct.
 743  * Enables AltiVec for use in the kernel on return.
 744  */
 745
 746         .globl  giveup_altivec
 747 giveup_altivec:
 748         mfmsr   r5
 749         oris    r5,r5,MSR_VEC@h
 750         SYNC
 751         MTMSRD(r5)                      /* enable use of AltiVec now */
 752         isync
 753         cmpwi   0,r3,0
 754         beqlr-                          /* if no previous owner, done */
 755         addi    r3,r3,THREAD            /* want THREAD of task */
 756         lwz     r5,PT_REGS(r3)
 757         cmpwi   0,r5,0
 758         SAVE_32VRS(0, r4, r3)
 759         mfvscr  vr0
 760         li      r4,THREAD_VSCR
 761         stvx    vr0,r4,r3
 762         beq     1f
 763         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 764         lis     r3,MSR_VEC@h
 765         andc    r4,r4,r3                /* disable AltiVec for previous task */
 766         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 767 1:
 768 #ifndef CONFIG_SMP
 769         li      r5,0
 770         lis     r4,last_task_used_altivec@ha
 771         stw     r5,last_task_used_altivec@l(r4)
 772 #endif /* CONFIG_SMP */
 773         blr
 774 #endif /* CONFIG_ALTIVEC */
 775
 776 /*
 777  * This code is jumped to from the startup code to copy
 778  * the kernel image to physical address 0.
 779  */
 780 relocate_kernel:
 781         addis   r9,r26,klimit@ha        /* fetch klimit */
 782         lwz     r25,klimit@l(r9)
 783         addis   r25,r25,-KERNELBASE@h
 784         li      r3,0                    /* Destination base address */
 785         li      r6,0                    /* Destination offset */
 786         li      r5,0x4000               /* # bytes of memory to copy */
 787         bl      copy_and_flush          /* copy the first 0x4000 bytes */
 788         addi    r0,r3,4f@l              /* jump to the address of 4f */
 789         mtctr   r0                      /* in copy and do the rest. */
 790         bctr                            /* jump to the copy */
 791 4:      mr      r5,r25
 792         bl      copy_and_flush          /* copy the rest */
 793         b       turn_on_mmu
 794
 795 /*
 796  * Copy routine used to copy the kernel to start at physical address 0
 797  * and flush and invalidate the caches as needed.
 798  * r3 = dest addr, r4 = source addr, r5 = copy limit, r6 = start offset
 799  * on exit, r3, r4, r5 are unchanged, r6 is updated to be >= r5.
 800  */
 801 copy_and_flush:
 802         addi    r5,r5,-4
 803         addi    r6,r6,-4
 804 4:      li      r0,L1_CACHE_BYTES/4
 805         mtctr   r0
 806 3:      addi    r6,r6,4                 /* copy a cache line */
 807         lwzx    r0,r6,r4
 808         stwx    r0,r6,r3
 809         bdnz    3b
 810         dcbst   r6,r3                   /* write it to memory */
 811         sync
 812         icbi    r6,r3                   /* flush the icache line */
 813         cmplw   0,r6,r5
 814         blt     4b
 815         sync                            /* additional sync needed on g4 */
 816         isync
 817         addi    r5,r5,4
 818         addi    r6,r6,4
 819         blr
 820
 821 #ifdef CONFIG_APUS
 822 /*
 823  * On APUS the physical base address of the kernel is not known at compile
 824  * time, which means the __pa/__va constants used are incorrect. In the
 825  * __init section is recorded the virtual addresses of instructions using
 826  * these constants, so all that has to be done is fix these before
 827  * continuing the kernel boot.
 828  *
 829  * r4 = The physical address of the kernel base.
 830  */
 831 fix_mem_constants:
 832         mr      r10,r4
 833         addis   r10,r10,-KERNELBASE@h    /* virt_to_phys constant */
 834         neg     r11,r10                  /* phys_to_virt constant */
 835
 836         lis     r12,__vtop_table_begin@h
 837         ori     r12,r12,__vtop_table_begin@l
 838         add     r12,r12,r10              /* table begin phys address */
 839         lis     r13,__vtop_table_end@h
 840         ori     r13,r13,__vtop_table_end@l
 841         add     r13,r13,r10              /* table end phys address */
 842         subi    r12,r12,4
 843         subi    r13,r13,4
 844 1:      lwzu    r14,4(r12)               /* virt address of instruction */
 845         add     r14,r14,r10              /* phys address of instruction */
 846         lwz     r15,0(r14)               /* instruction, now insert top */
 847         rlwimi  r15,r10,16,16,31         /* half of vp const in low half */
 848         stw     r15,0(r14)               /* of instruction and restore. */
 849         dcbst   r0,r14                   /* write it to memory */
 850         sync
 851         icbi    r0,r14                   /* flush the icache line */
 852         cmpw    r12,r13
 853         bne     1b
 854         sync                            /* additional sync needed on g4 */
 855         isync
 856
 857 /*
 858  * Map the memory where the exception handlers will
 859  * be copied to when hash constants have been patched.
 860  */
 861 #ifdef CONFIG_APUS_FAST_EXCEPT
 862         lis     r8,0xfff0
 863 #else
 864         lis     r8,0
 865 #endif
 866         ori     r8,r8,0x2               /* 128KB, supervisor */
 867         mtspr   SPRN_DBAT3U,r8
 868         mtspr   SPRN_DBAT3L,r8
 869
 870         lis     r12,__ptov_table_begin@h
 871         ori     r12,r12,__ptov_table_begin@l
 872         add     r12,r12,r10              /* table begin phys address */
 873         lis     r13,__ptov_table_end@h
 874         ori     r13,r13,__ptov_table_end@l
 875         add     r13,r13,r10              /* table end phys address */
 876         subi    r12,r12,4
 877         subi    r13,r13,4
 878 1:      lwzu    r14,4(r12)               /* virt address of instruction */
 879         add     r14,r14,r10              /* phys address of instruction */
 880         lwz     r15,0(r14)               /* instruction, now insert top */
 881         rlwimi  r15,r11,16,16,31         /* half of pv const in low half*/
 882         stw     r15,0(r14)               /* of instruction and restore. */
 883         dcbst   r0,r14                   /* write it to memory */
 884         sync
 885         icbi    r0,r14                   /* flush the icache line */
 886         cmpw    r12,r13
 887         bne     1b
 888
 889         sync                            /* additional sync needed on g4 */
 890         isync                           /* No speculative loading until now */
 891         blr
 892
 893 /***********************************************************************
 894  *  Please note that on APUS the exception handlers are located at the
 895  *  physical address 0xfff0000. For this reason, the exception handlers
 896  *  cannot use relative branches to access the code below.
 897  ***********************************************************************/
 898 #endif /* CONFIG_APUS */
 899
 900 #ifdef CONFIG_SMP
 901 #ifdef CONFIG_GEMINI
 902         .globl  __secondary_start_gemini
 903 __secondary_start_gemini:
 904         mfspr   r4,SPRN_HID0
 905         ori     r4,r4,HID0_ICFI
 906         li      r3,0
 907         ori     r3,r3,HID0_ICE
 908         andc    r4,r4,r3
 909         mtspr   SPRN_HID0,r4
 910         sync
 911         b       __secondary_start
 912 #endif /* CONFIG_GEMINI */
 913
 914         .globl  __secondary_start_pmac_0
 915 __secondary_start_pmac_0:
 916         /* NB the entries for cpus 0, 1, 2 must each occupy 8 bytes. */
 917         li      r24,0
 918         b       1f
 919         li      r24,1
 920         b       1f
 921         li      r24,2
 922         b       1f
 923         li      r24,3
 924 1:
 925         /* on powersurge, we come in here with IR=0 and DR=1, and DBAT 0
 926            set to map the 0xf0000000 - 0xffffffff region */
 927         mfmsr   r0
 928         rlwinm  r0,r0,0,28,26           /* clear DR (0x10) */
 929         SYNC
 930         mtmsr   r0
 931         isync
 932
 933         .globl  __secondary_start
 934 __secondary_start:
 935         /* Copy some CPU settings from CPU 0 */
 936         bl      __restore_cpu_setup
 937
 938         lis     r3,-KERNELBASE@h
 939         mr      r4,r24
 940         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
 941 #ifdef CONFIG_6xx
 942         lis     r3,-KERNELBASE@h
 943         bl      init_idle_6xx
 944 #endif /* CONFIG_6xx */
 945
 946         /* get current_thread_info and current */
 947         lis     r1,secondary_ti@ha
 948         tophys(r1,r1)
 949         lwz     r1,secondary_ti@l(r1)
 950         tophys(r2,r1)
 951         lwz     r2,TI_TASK(r2)
 952
 953         /* stack */
 954         addi    r1,r1,THREAD_SIZE-STACK_FRAME_OVERHEAD
 955         li      r0,0
 956         tophys(r3,r1)
 957         stw     r0,0(r3)
 958
 959         /* load up the MMU */
 960         bl      load_up_mmu
 961
 962         /* ptr to phys current thread */
 963         tophys(r4,r2)
 964         addi    r4,r4,THREAD    /* phys address of our thread_struct */
 965         CLR_TOP32(r4)
 966         mtspr   SPRN_SPRG3,r4
 967         li      r3,0
 968         mtspr   SPRN_SPRG2,r3   /* 0 => not in RTAS */
 969
 970         /* enable MMU and jump to start_secondary */
 971         li      r4,MSR_KERNEL
 972         FIX_SRR1(r4,r5)
 973         lis     r3,start_secondary@h
 974         ori     r3,r3,start_secondary@l
 975         mtspr   SPRN_SRR0,r3
 976         mtspr   SPRN_SRR1,r4
 977         SYNC
 978         RFI
 979 #endif /* CONFIG_SMP */
 980
 981 /*
 982  * Those generic dummy functions are kept for CPUs not
 983  * included in CONFIG_6xx
 984  */
 985 #if !defined(CONFIG_6xx)
 986 _GLOBAL(__save_cpu_setup)
 987         blr
 988 _GLOBAL(__restore_cpu_setup)
 989         blr
 990 #endif /* !defined(CONFIG_6xx) */
 991
 992
 993 /*
 994  * Load stuff into the MMU.  Intended to be called with
 995  * IR=0 and DR=0.
 996  */
 997 load_up_mmu:
 998         sync                    /* Force all PTE updates to finish */
 999         isync
1000         tlbia                   /* Clear all TLB entries */
1001         sync                    /* wait for tlbia/tlbie to finish */
1002         TLBSYNC                 /* ... on all CPUs */
1003         /* Load the SDR1 register (hash table base & size) */
1004         lis     r6,_SDR1@ha
1005         tophys(r6,r6)
1006         lwz     r6,_SDR1@l(r6)
1007         mtspr   SPRN_SDR1,r6
1008         li      r0,16           /* load up segment register values */
1009         mtctr   r0              /* for context 0 */
1010         lis     r3,0x2000       /* Ku = 1, VSID = 0 */
1011         li      r4,0
1012 3:      mtsrin  r3,r4
1013         addi    r3,r3,0x111     /* increment VSID */
1014         addis   r4,r4,0x1000    /* address of next segment */
1015         bdnz    3b
1016
1017 /* Load the BAT registers with the values set up by MMU_init.
1018    MMU_init takes care of whether we're on a 601 or not. */
1019         mfpvr   r3
1020         srwi    r3,r3,16
1021         cmpwi   r3,1
1022         lis     r3,BATS@ha
1023         addi    r3,r3,BATS@l
1024         tophys(r3,r3)
1025         LOAD_BAT(0,r3,r4,r5)
1026         LOAD_BAT(1,r3,r4,r5)
1027         LOAD_BAT(2,r3,r4,r5)
1028         LOAD_BAT(3,r3,r4,r5)
1029
1030         blr
1031
1032 /*
1033  * This is where the main kernel code starts.
1034  */
1035 start_here:
1036         /* ptr to current */
1037         lis     r2,init_task@h
1038         ori     r2,r2,init_task@l
1039         /* Set up for using our exception vectors */
1040         /* ptr to phys current thread */
1041         tophys(r4,r2)
1042         addi    r4,r4,THREAD    /* init task's THREAD */
1043         CLR_TOP32(r4)
1044         mtspr   SPRN_SPRG3,r4
1045         li      r3,0
1046         mtspr   SPRN_SPRG2,r3   /* 0 => not in RTAS */
1047
1048         /* stack */
1049         lis     r1,init_thread_union@ha
1050         addi    r1,r1,init_thread_union@l
1051         li      r0,0
1052         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
1053 /*
1054  * Do early bootinfo parsing, platform-specific initialization,
1055  * and set up the MMU.
1056  */
1057         mr      r3,r31
1058         mr      r4,r30
1059         mr      r5,r29
1060         mr      r6,r28
1061         mr      r7,r27
1062         bl      machine_init
1063         bl      MMU_init
1064
1065 #ifdef CONFIG_APUS
1066         /* Copy exception code to exception vector base on APUS. */
1067         lis     r4,KERNELBASE@h
1068 #ifdef CONFIG_APUS_FAST_EXCEPT
1069         lis     r3,0xfff0               /* Copy to 0xfff00000 */
1070 #else
1071         lis     r3,0                    /* Copy to 0x00000000 */
1072 #endif
1073         li      r5,0x4000               /* # bytes of memory to copy */
1074         li      r6,0
1075         bl      copy_and_flush          /* copy the first 0x4000 bytes */
1076 #endif  /* CONFIG_APUS */
1077
1078 /*
1079  * Go back to running unmapped so we can load up new values
1080  * for SDR1 (hash table pointer) and the segment registers
1081  * and change to using our exception vectors.
1082  */
1083         lis     r4,2f@h
1084         ori     r4,r4,2f@l
1085         tophys(r4,r4)
1086         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
1087         FIX_SRR1(r3,r5)
1088         mtspr   SPRN_SRR0,r4
1089         mtspr   SPRN_SRR1,r3
1090         SYNC
1091         RFI
1092 /* Load up the kernel context */
1093 2:      bl      load_up_mmu
1094
1095 #ifdef CONFIG_BDI_SWITCH
1096         /* Add helper information for the Abatron bdiGDB debugger.
1097          * We do this here because we know the mmu is disabled, and
1098          * will be enabled for real in just a few instructions.
1099          */
1100         lis     r5, abatron_pteptrs@h
1101         ori     r5, r5, abatron_pteptrs@l
1102         stw     r5, 0xf0(r0)    /* This much match your Abatron config */
1103         lis     r6, swapper_pg_dir@h
1104         ori     r6, r6, swapper_pg_dir@l
1105         tophys(r5, r5)
1106         stw     r6, 0(r5)
1107 #endif /* CONFIG_BDI_SWITCH */
1108
1109 /* Now turn on the MMU for real! */
1110         li      r4,MSR_KERNEL
1111         FIX_SRR1(r4,r5)
1112         lis     r3,start_kernel@h
1113         ori     r3,r3,start_kernel@l
1114         mtspr   SPRN_SRR0,r3
1115         mtspr   SPRN_SRR1,r4
1116         SYNC
1117         RFI
1118
1119 /*
1120  * Set up the segment registers for a new context.
1121  */
1122 _GLOBAL(set_context)
1123         mulli   r3,r3,897       /* multiply context by skew factor */
1124         rlwinm  r3,r3,4,8,27    /* VSID = (context & 0xfffff) << 4 */
1125         addis   r3,r3,0x6000    /* Set Ks, Ku bits */
1126         li      r0,NUM_USER_SEGMENTS
1127         mtctr   r0
1128
1129 #ifdef CONFIG_BDI_SWITCH
1130         /* Context switch the PTE pointer for the Abatron BDI2000.
1131          * The PGDIR is passed as second argument.
1132          */
1133         lis     r5, KERNELBASE@h
1134         lwz     r5, 0xf0(r5)
1135         stw     r4, 0x4(r5)
1136 #endif
1137         li      r4,0
1138         isync
1139 3:
1140         mtsrin  r3,r4
1141         addi    r3,r3,0x111     /* next VSID */
1142         rlwinm  r3,r3,0,8,3     /* clear out any overflow from VSID field */
1143         addis   r4,r4,0x1000    /* address of next segment */
1144         bdnz    3b
1145         sync
1146         isync
1147         blr
1148
1149 /*
1150  * An undocumented "feature" of 604e requires that the v bit
1151  * be cleared before changing BAT values.
1152  *
1153  * Also, newer IBM firmware does not clear bat3 and 4 so
1154  * this makes sure it's done.
1155  *  -- Cort
1156  */
1157 clear_bats:
1158         li      r10,0
1159         mfspr   r9,SPRN_PVR
1160         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1161         cmpwi   r9, 1
1162         beq     1f
1163
1164         mtspr   SPRN_DBAT0U,r10
1165         mtspr   SPRN_DBAT0L,r10
1166         mtspr   SPRN_DBAT1U,r10
1167         mtspr   SPRN_DBAT1L,r10
1168         mtspr   SPRN_DBAT2U,r10
1169         mtspr   SPRN_DBAT2L,r10
1170         mtspr   SPRN_DBAT3U,r10
1171         mtspr   SPRN_DBAT3L,r10
1172 1:
1173         mtspr   SPRN_IBAT0U,r10
1174         mtspr   SPRN_IBAT0L,r10
1175         mtspr   SPRN_IBAT1U,r10
1176         mtspr   SPRN_IBAT1L,r10
1177         mtspr   SPRN_IBAT2U,r10
1178         mtspr   SPRN_IBAT2L,r10
1179         mtspr   SPRN_IBAT3U,r10
1180         mtspr   SPRN_IBAT3L,r10
1181 BEGIN_FTR_SECTION
1182         /* Here's a tweak: at this point, CPU setup have
1183          * not been called yet, so HIGH_BAT_EN may not be
1184          * set in HID0 for the 745x processors. However, it
1185          * seems that doesn't affect our ability to actually
1186          * write to these SPRs.
1187          */
1188         mtspr   SPRN_DBAT4U,r10
1189         mtspr   SPRN_DBAT4L,r10
1190         mtspr   SPRN_DBAT5U,r10
1191         mtspr   SPRN_DBAT5L,r10
1192         mtspr   SPRN_DBAT6U,r10
1193         mtspr   SPRN_DBAT6L,r10
1194         mtspr   SPRN_DBAT7U,r10
1195         mtspr   SPRN_DBAT7L,r10
1196         mtspr   SPRN_IBAT4U,r10
1197         mtspr   SPRN_IBAT4L,r10
1198         mtspr   SPRN_IBAT5U,r10
1199         mtspr   SPRN_IBAT5L,r10
1200         mtspr   SPRN_IBAT6U,r10
1201         mtspr   SPRN_IBAT6L,r10
1202         mtspr   SPRN_IBAT7U,r10
1203         mtspr   SPRN_IBAT7L,r10
1204 END_FTR_SECTION_IFSET(CPU_FTR_HAS_HIGH_BATS)
1205         blr
1206
1207 flush_tlbs:
1208         lis     r10, 0x40
1209 1:      addic.  r10, r10, -0x1000
1210         tlbie   r10
1211         blt     1b
1212         sync
1213         blr
1214
1215 mmu_off:
1216         addi    r4, r3, __after_mmu_off - _start
1217         mfmsr   r3
1218         andi.   r0,r3,MSR_DR|MSR_IR             /* MMU enabled? */
1219         beqlr
1220         andc    r3,r3,r0
1221         mtspr   SPRN_SRR0,r4
1222         mtspr   SPRN_SRR1,r3
1223         sync
1224         RFI
1225
1226 /*
1227  * Use the first pair of BAT registers to map the 1st 16MB
1228  * of RAM to KERNELBASE.  From this point on we can't safely
1229  * call OF any more.
1230  */
1231 initial_bats:
1232         lis     r11,KERNELBASE@h
1233         mfspr   r9,SPRN_PVR
1234         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1235         cmpwi   0,r9,1
1236         bne     4f
1237         ori     r11,r11,4               /* set up BAT registers for 601 */
1238         li      r8,0x7f                 /* valid, block length = 8MB */
1239         oris    r9,r11,0x800000@h       /* set up BAT reg for 2nd 8M */
1240         oris    r10,r8,0x800000@h       /* set up BAT reg for 2nd 8M */
1241         mtspr   SPRN_IBAT0U,r11         /* N.B. 601 has valid bit in */
1242         mtspr   SPRN_IBAT0L,r8          /* lower BAT register */
1243         mtspr   SPRN_IBAT1U,r9
1244         mtspr   SPRN_IBAT1L,r10
1245         isync
1246         blr
1247
1248 4:      tophys(r8,r11)
1249 #ifdef CONFIG_SMP
1250         ori     r8,r8,0x12              /* R/W access, M=1 */
1251 #else
1252         ori     r8,r8,2                 /* R/W access */
1253 #endif /* CONFIG_SMP */
1254 #ifdef CONFIG_APUS
1255         ori     r11,r11,BL_8M<<2|0x2    /* set up 8MB BAT registers for 604 */
1256 #else
1257         ori     r11,r11,BL_256M<<2|0x2  /* set up BAT registers for 604 */
1258 #endif /* CONFIG_APUS */
1259
1260         mtspr   SPRN_DBAT0L,r8          /* N.B. 6xx (not 601) have valid */
1261         mtspr   SPRN_DBAT0U,r11         /* bit in upper BAT register */
1262         mtspr   SPRN_IBAT0L,r8
1263         mtspr   SPRN_IBAT0U,r11
1264         isync
1265         blr
1266
1267 #if !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT)
1268 setup_disp_bat:
1269         /*
1270          * setup the display bat prepared for us in prom.c
1271          */
1272         mflr    r8
1273         bl      reloc_offset
1274         mtlr    r8
1275         addis   r8,r3,disp_BAT@ha
1276         addi    r8,r8,disp_BAT@l
1277         lwz     r11,0(r8)
1278         lwz     r8,4(r8)
1279         mfspr   r9,SPRN_PVR
1280         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1281         cmpwi   0,r9,1
1282         beq     1f
1283         mtspr   SPRN_DBAT3L,r8
1284         mtspr   SPRN_DBAT3U,r11
1285         blr
1286 1:      mtspr   SPRN_IBAT3L,r8
1287         mtspr   SPRN_IBAT3U,r11
1288         blr
1289
1290 #endif /* !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT) */
1291
1292 #ifdef CONFIG_8260
1293 /* Jump into the system reset for the rom.
1294  * We first disable the MMU, and then jump to the ROM reset address.
1295  *
1296  * r3 is the board info structure, r4 is the location for starting.
1297  * I use this for building a small kernel that can load other kernels,
1298  * rather than trying to write or rely on a rom monitor that can tftp load.
1299  */
1300        .globl  m8260_gorom
1301 m8260_gorom:
1302         mfmsr   r0
1303         rlwinm  r0,r0,0,17,15   /* clear MSR_EE in r0 */
1304         sync
1305         mtmsr   r0
1306         sync
1307         mfspr   r11, SPRN_HID0
1308         lis     r10, 0
1309         ori     r10,r10,HID0_ICE|HID0_DCE
1310         andc    r11, r11, r10
1311         mtspr   SPRN_HID0, r11
1312         isync
1313         li      r5, MSR_ME|MSR_RI
1314         lis     r6,2f@h
1315         addis   r6,r6,-KERNELBASE@h
1316         ori     r6,r6,2f@l
1317         mtspr   SPRN_SRR0,r6
1318         mtspr   SPRN_SRR1,r5
1319         isync
1320         sync
1321         rfi
1322 2:
1323         mtlr    r4
1324         blr
1325 #endif
1326
1327
1328 /*
1329  * We put a few things here that have to be page-aligned.
1330  * This stuff goes at the beginning of the data segment,
1331  * which is page-aligned.
1332  */
1333         .data
1334         .globl  sdata
1335 sdata:
1336         .globl  empty_zero_page
1337 empty_zero_page:
1338         .space  4096
1339
1340         .globl  swapper_pg_dir
1341 swapper_pg_dir:
1342         .space  4096
1343
1344 /*
1345  * This space gets a copy of optional info passed to us by the bootstrap
1346  * Used to pass parameters into the kernel like root=/dev/sda1, etc.
1347  */
1348         .globl  cmd_line
1349 cmd_line:
1350         .space  512
1351
1352         .globl intercept_table
1353 intercept_table:
1354         .long 0, 0, i0x200, i0x300, i0x400, 0, i0x600, i0x700
1355         .long i0x800, 0, 0, 0, 0, i0xd00, 0, 0
1356         .long 0, 0, 0, i0x1300, 0, 0, 0, 0
1357         .long 0, 0, 0, 0, 0, 0, 0, 0
1358         .long 0, 0, 0, 0, 0, 0, 0, 0
1359         .long 0, 0, 0, 0, 0, 0, 0, 0
1360
1361 /* Room for two PTE pointers, usually the kernel and current user pointers
1362  * to their respective root page table.
1363  */
1364 abatron_pteptrs:
1365         .space  8