git.oblomov.eu Git - linux-2.6/blob - drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  24  */
  25
  26 /*
  27  * TODO
  28  *      - coalescing setting?
  29  *
  30  * TOTEST
  31  *      - speed setting
  32  *      - suspend/resume
  33  */
  34
  35 #include <linux/config.h>
  36 #include <linux/crc32.h>
  37 #include <linux/kernel.h>
  38 #include <linux/version.h>
  39 #include <linux/module.h>
  40 #include <linux/netdevice.h>
  41 #include <linux/dma-mapping.h>
  42 #include <linux/etherdevice.h>
  43 #include <linux/ethtool.h>
  44 #include <linux/pci.h>
  45 #include <linux/ip.h>
  46 #include <linux/tcp.h>
  47 #include <linux/in.h>
  48 #include <linux/delay.h>
  49 #include <linux/if_vlan.h>
  50 #include <linux/mii.h>
  51
  52 #include <asm/irq.h>
  53
  54 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  55 #define SKY2_VLAN_TAG_USED 1
  56 #endif
  57
  58 #include "sky2.h"
  59
  60 #define DRV_NAME                "sky2"
  61 #define DRV_VERSION             "0.7"
  62 #define PFX                     DRV_NAME " "
  63
  64 /*
  65  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  66  * that are organized into three (receive, transmit, status) different rings
  67  * similar to Tigon3. A transmit can require several elements;
  68  * a receive requires one (or two if using 64 bit dma).
  69  */
  70
  71 #define is_ec_a1(hw) \
  72         unlikely((hw)->chip_id == CHIP_ID_YUKON_EC && \
  73                  (hw)->chip_rev == CHIP_REV_YU_EC_A1)
  74
  75 #define RX_LE_SIZE              256
  76 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  77 #define RX_MAX_PENDING          (RX_LE_SIZE/2 - 2)
  78 #define RX_DEF_PENDING          128
  79 #define RX_COPY_THRESHOLD       256
  80
  81 #define TX_RING_SIZE            512
  82 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  83 #define TX_MIN_PENDING          64
  84 #define MAX_SKB_TX_LE           (4 + 2*MAX_SKB_FRAGS)
  85
  86 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  87 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  88 #define ETH_JUMBO_MTU           9000
  89 #define TX_WATCHDOG             (5 * HZ)
  90 #define NAPI_WEIGHT             64
  91 #define PHY_RETRIES             1000
  92
  93 static const u32 default_msg =
  94     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  95     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  96     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN | NETIF_MSG_INTR;
  97
  98 static int debug = -1;          /* defaults above */
  99 module_param(debug, int, 0);
 100 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
 101
 102 static const struct pci_device_id sky2_id_table[] = {
 103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) },
 104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) },
 105         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b01) },
 107         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) },
 108         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) },
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) },
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) },
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) },
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) },
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) },
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) },
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) },
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) },
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) },
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) },
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) },
 120         { 0 }
 121 };
 122
 123 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 124
 125 /* Avoid conditionals by using array */
 126 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 127 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 128
 129 static const char *yukon_name[] = {
 130         [CHIP_ID_YUKON_LITE - CHIP_ID_YUKON] = "Lite",  /* 0xb0 */
 131         [CHIP_ID_YUKON_LP - CHIP_ID_YUKON] = "LP",      /* 0xb2 */
 132         [CHIP_ID_YUKON_XL - CHIP_ID_YUKON] = "XL",      /* 0xb3 */
 133
 134         [CHIP_ID_YUKON_EC - CHIP_ID_YUKON] = "EC",      /* 0xb6 */
 135         [CHIP_ID_YUKON_FE - CHIP_ID_YUKON] = "FE",      /* 0xb7 */
 136 };
 137
 138
 139 /* Access to external PHY */
 140 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 141 {
 142         int i;
 143
 144         gma_write16(hw, port, GM_SMI_DATA, val);
 145         gma_write16(hw, port, GM_SMI_CTRL,
 146                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 147
 148         for (i = 0; i < PHY_RETRIES; i++) {
 149                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
 150                         return 0;
 151                 udelay(1);
 152         }
 153
 154         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
 155         return -ETIMEDOUT;
 156 }
 157
 158 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 159 {
 160         int i;
 161
 162         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 163                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 164
 165         for (i = 0; i < PHY_RETRIES; i++) {
 166                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
 167                         *val = gma_read16(hw, port, GM_SMI_DATA);
 168                         return 0;
 169                 }
 170
 171                 udelay(1);
 172         }
 173
 174         return -ETIMEDOUT;
 175 }
 176
 177 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 178 {
 179         u16 v;
 180
 181         if (__gm_phy_read(hw, port, reg, &v) != 0)
 182                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
 183         return v;
 184 }
 185
 186 static int sky2_set_power_state(struct sky2_hw *hw, pci_power_t state)
 187 {
 188         u16 power_control;
 189         u32 reg1;
 190         int vaux;
 191         int ret = 0;
 192
 193         pr_debug("sky2_set_power_state %d\n", state);
 194         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 195
 196         pci_read_config_word(hw->pdev, hw->pm_cap + PCI_PM_PMC, &power_control);
 197         vaux = (sky2_read8(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 198                 (power_control & PCI_PM_CAP_PME_D3cold);
 199
 200         pci_read_config_word(hw->pdev, hw->pm_cap + PCI_PM_CTRL, &power_control);
 201
 202         power_control |= PCI_PM_CTRL_PME_STATUS;
 203         power_control &= ~(PCI_PM_CTRL_STATE_MASK);
 204
 205         switch (state) {
 206         case PCI_D0:
 207                 /* switch power to VCC (WA for VAUX problem) */
 208                 sky2_write8(hw, B0_POWER_CTRL,
 209                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 210
 211                 /* disable Core Clock Division, */
 212                 sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 213
 214                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 215                         /* enable bits are inverted */
 216                         sky2_write8(hw, B2_Y2_CLK_GATE,
 217                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 218                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 219                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 220                 else
 221                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 222
 223                 /* Turn off phy power saving */
 224                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg1);
 225                 reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 226
 227                 /* looks like this XL is back asswards .. */
 228                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1) {
 229                         reg1 |= PCI_Y2_PHY1_COMA;
 230                         if (hw->ports > 1)
 231                                 reg1 |= PCI_Y2_PHY2_COMA;
 232                 }
 233                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg1);
 234                 break;
 235
 236         case PCI_D3hot:
 237         case PCI_D3cold:
 238                 /* Turn on phy power saving */
 239                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg1);
 240                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 241                         reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 242                 else
 243                         reg1 |= (PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 244                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg1);
 245
 246                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 247                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 248                 else
 249                         /* enable bits are inverted */
 250                         sky2_write8(hw, B2_Y2_CLK_GATE,
 251                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 252                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 253                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 254
 255                 /* switch power to VAUX */
 256                 if (vaux && state != PCI_D3cold)
 257                         sky2_write8(hw, B0_POWER_CTRL,
 258                                     (PC_VAUX_ENA | PC_VCC_ENA |
 259                                      PC_VAUX_ON | PC_VCC_OFF));
 260                 break;
 261         default:
 262                 printk(KERN_ERR PFX "Unknown power state %d\n", state);
 263                 ret = -1;
 264         }
 265
 266         pci_write_config_byte(hw->pdev, hw->pm_cap + PCI_PM_CTRL, power_control);
 267         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 268         return ret;
 269 }
 270
 271 static void sky2_phy_reset(struct sky2_hw *hw, unsigned port)
 272 {
 273         u16 reg;
 274
 275         /* disable all GMAC IRQ's */
 276         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 277         /* disable PHY IRQs */
 278         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
 279
 280         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 281         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 282         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 283         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 284
 285         reg = gma_read16(hw, port, GM_RX_CTRL);
 286         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 287         gma_write16(hw, port, GM_RX_CTRL, reg);
 288 }
 289
 290 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 291 {
 292         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 293         u16 ctrl, ct1000, adv, pg, ledctrl, ledover;
 294
 295         if (sky2->autoneg == AUTONEG_ENABLE && hw->chip_id != CHIP_ID_YUKON_XL) {
 296                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 297
 298                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 299                            PHY_M_EC_MAC_S_MSK);
 300                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 301
 302                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 303                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 304                 else
 305                         ectrl |= PHY_M_EC_M_DSC(2) | PHY_M_EC_S_DSC(3);
 306
 307                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 308         }
 309
 310         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 311         if (hw->copper) {
 312                 if (hw->chip_id == CHIP_ID_YUKON_FE) {
 313                         /* enable automatic crossover */
 314                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 315                 } else {
 316                         /* disable energy detect */
 317                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 318
 319                         /* enable automatic crossover */
 320                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 321
 322                         if (sky2->autoneg == AUTONEG_ENABLE &&
 323                             hw->chip_id == CHIP_ID_YUKON_XL) {
 324                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 325                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 326                         }
 327                 }
 328                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 329         } else {
 330                 /* workaround for deviation #4.88 (CRC errors) */
 331                 /* disable Automatic Crossover */
 332
 333                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 334                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 335
 336                 if (hw->chip_id == CHIP_ID_YUKON_XL) {
 337                         /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 338                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 339                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 340                         ctrl &= ~PHY_M_MAC_MD_MSK;
 341                         ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 342                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 343
 344                         /* select page 1 to access Fiber registers */
 345                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 346                 }
 347         }
 348
 349         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
 350         if (sky2->autoneg == AUTONEG_DISABLE)
 351                 ctrl &= ~PHY_CT_ANE;
 352         else
 353                 ctrl |= PHY_CT_ANE;
 354
 355         ctrl |= PHY_CT_RESET;
 356         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 357
 358         ctrl = 0;
 359         ct1000 = 0;
 360         adv = PHY_AN_CSMA;
 361
 362         if (sky2->autoneg == AUTONEG_ENABLE) {
 363                 if (hw->copper) {
 364                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 365                                 ct1000 |= PHY_M_1000C_AFD;
 366                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 367                                 ct1000 |= PHY_M_1000C_AHD;
 368                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 369                                 adv |= PHY_M_AN_100_FD;
 370                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 371                                 adv |= PHY_M_AN_100_HD;
 372                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 373                                 adv |= PHY_M_AN_10_FD;
 374                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 375                                 adv |= PHY_M_AN_10_HD;
 376                 } else          /* special defines for FIBER (88E1011S only) */
 377                         adv |= PHY_M_AN_1000X_AHD | PHY_M_AN_1000X_AFD;
 378
 379                 /* Set Flow-control capabilities */
 380                 if (sky2->tx_pause && sky2->rx_pause)
 381                         adv |= PHY_AN_PAUSE_CAP;        /* symmetric */
 382                 else if (sky2->rx_pause && !sky2->tx_pause)
 383                         adv |= PHY_AN_PAUSE_ASYM | PHY_AN_PAUSE_CAP;
 384                 else if (!sky2->rx_pause && sky2->tx_pause)
 385                         adv |= PHY_AN_PAUSE_ASYM;       /* local */
 386
 387                 /* Restart Auto-negotiation */
 388                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 389         } else {
 390                 /* forced speed/duplex settings */
 391                 ct1000 = PHY_M_1000C_MSE;
 392
 393                 if (sky2->duplex == DUPLEX_FULL)
 394                         ctrl |= PHY_CT_DUP_MD;
 395
 396                 switch (sky2->speed) {
 397                 case SPEED_1000:
 398                         ctrl |= PHY_CT_SP1000;
 399                         break;
 400                 case SPEED_100:
 401                         ctrl |= PHY_CT_SP100;
 402                         break;
 403                 }
 404
 405                 ctrl |= PHY_CT_RESET;
 406         }
 407
 408         if (hw->chip_id != CHIP_ID_YUKON_FE)
 409                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 410
 411         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 412         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 413
 414         /* Setup Phy LED's */
 415         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 416         ledover = 0;
 417
 418         switch (hw->chip_id) {
 419         case CHIP_ID_YUKON_FE:
 420                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 421                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 422
 423                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 424
 425                 /* delete ACT LED control bits */
 426                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 427                 /* change ACT LED control to blink mode */
 428                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 429                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 430                 break;
 431
 432         case CHIP_ID_YUKON_XL:
 433                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 434
 435                 /* select page 3 to access LED control register */
 436                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 437
 438                 /* set LED Function Control register */
 439                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, (PHY_M_LEDC_LOS_CTRL(1) |     /* LINK/ACT */
 440                                                            PHY_M_LEDC_INIT_CTRL(7) |    /* 10 Mbps */
 441                                                            PHY_M_LEDC_STA1_CTRL(7) |    /* 100 Mbps */
 442                                                            PHY_M_LEDC_STA0_CTRL(7)));   /* 1000 Mbps */
 443
 444                 /* set Polarity Control register */
 445                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 446                              (PHY_M_POLC_LS1_P_MIX(4) |
 447                               PHY_M_POLC_IS0_P_MIX(4) |
 448                               PHY_M_POLC_LOS_CTRL(2) |
 449                               PHY_M_POLC_INIT_CTRL(2) |
 450                               PHY_M_POLC_STA1_CTRL(2) |
 451                               PHY_M_POLC_STA0_CTRL(2)));
 452
 453                 /* restore page register */
 454                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 455                 break;
 456
 457         default:
 458                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 459                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 460                 /* turn off the Rx LED (LED_RX) */
 461                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 462         }
 463
 464         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 465
 466         if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 467                 /* turn on 100 Mbps LED (LED_LINK100) */
 468                 ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 469         }
 470
 471         if (ledover)
 472                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 473
 474         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 475         if (sky2->autoneg == AUTONEG_ENABLE)
 476                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 477         else
 478                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 479 }
 480
 481 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 482 {
 483         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 484         u16 reg;
 485         int i;
 486         const u8 *addr = hw->dev[port]->dev_addr;
 487
 488         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 489         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR|GPC_ENA_PAUSE);
 490
 491         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 492
 493         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 494                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 495                 /* clear GMAC 1 Control reset */
 496                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 497                 do {
 498                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 499                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 500                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 501                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 502                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 503         }
 504
 505         if (sky2->autoneg == AUTONEG_DISABLE) {
 506                 reg = gma_read16(hw, port, GM_GP_CTRL);
 507                 reg |= GM_GPCR_AU_ALL_DIS;
 508                 gma_write16(hw, port, GM_GP_CTRL, reg);
 509                 gma_read16(hw, port, GM_GP_CTRL);
 510
 511                 switch (sky2->speed) {
 512                 case SPEED_1000:
 513                         reg |= GM_GPCR_SPEED_1000;
 514                         /* fallthru */
 515                 case SPEED_100:
 516                         reg |= GM_GPCR_SPEED_100;
 517                 }
 518
 519                 if (sky2->duplex == DUPLEX_FULL)
 520                         reg |= GM_GPCR_DUP_FULL;
 521         } else
 522                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
 523
 524         if (!sky2->tx_pause && !sky2->rx_pause) {
 525                 sky2_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 526                 reg |=
 527                     GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 528         } else if (sky2->tx_pause && !sky2->rx_pause) {
 529                 /* disable Rx flow-control */
 530                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 531         }
 532
 533         gma_write16(hw, port, GM_GP_CTRL, reg);
 534
 535         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 536
 537         spin_lock_bh(&hw->phy_lock);
 538         sky2_phy_init(hw, port);
 539         spin_unlock_bh(&hw->phy_lock);
 540
 541         /* MIB clear */
 542         reg = gma_read16(hw, port, GM_PHY_ADDR);
 543         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 544
 545         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
 546                 gma_read16(hw, port, GM_MIB_CNT_BASE + 8 * i);
 547         gma_write16(hw, port, GM_PHY_ADDR, reg);
 548
 549         /* transmit control */
 550         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 551
 552         /* receive control reg: unicast + multicast + no FCS  */
 553         gma_write16(hw, port, GM_RX_CTRL,
 554                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 555
 556         /* transmit flow control */
 557         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 558
 559         /* transmit parameter */
 560         gma_write16(hw, port, GM_TX_PARAM,
 561                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 562                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 563                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 564                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 565
 566         /* serial mode register */
 567         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 568                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 569
 570         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 571                 reg |= GM_SMOD_JUMBO_ENA;
 572
 573         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 574
 575         /* virtual address for data */
 576         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 577
 578         /* physical address: used for pause frames */
 579         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 580
 581         /* ignore counter overflows */
 582         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 583         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 584         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 585
 586         /* Configure Rx MAC FIFO */
 587         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 588         sky2_write16(hw, SK_REG(port, RX_GMF_CTRL_T),
 589                      GMF_RX_CTRL_DEF);
 590
 591         /* Flush Rx MAC FIFO on any flow control or error */
 592         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 593
 594         /* Set threshold to 0xa (64 bytes)
 595          *  ASF disabled so no need to do WA dev #4.30
 596          */
 597         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF);
 598
 599         /* Configure Tx MAC FIFO */
 600         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 601         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 602 }
 603
 604 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, size_t len)
 605 {
 606         u32 end;
 607
 608         start /= 8;
 609         len /= 8;
 610         end = start + len - 1;
 611
 612         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 613         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 614         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 615         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 616         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 617
 618         if (q == Q_R1 || q == Q_R2) {
 619                 u32 rxup, rxlo;
 620
 621                 rxlo = len/2;
 622                 rxup = rxlo + len/4;
 623
 624                 /* Set thresholds on receive queue's */
 625                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), rxup);
 626                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), rxlo);
 627         } else {
 628                 /* Enable store & forward on Tx queue's because
 629                  * Tx FIFO is only 1K on Yukon
 630                  */
 631                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 632         }
 633
 634         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 635         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 636 }
 637
 638 /* Setup Bus Memory Interface */
 639 static void sky2_qset(struct sky2_hw *hw, u16 q, u32 wm)
 640 {
 641         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 642         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 643         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 644         sky2_write32(hw, Q_ADDR(q, Q_WM), wm);
 645 }
 646
 647 /* Setup prefetch unit registers. This is the interface between
 648  * hardware and driver list elements
 649  */
 650 static inline void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 651                                       u64 addr, u32 last)
 652 {
 653         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 654         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 655         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 656         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 657         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 658         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 659
 660         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 661 }
 662
 663 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 664 {
 665         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 666
 667         sky2->tx_prod = (sky2->tx_prod + 1) % TX_RING_SIZE;
 668         return le;
 669 }
 670
 671 /*
 672  * This is a workaround code taken from SysKonnect sk98lin driver
 673  * to deal with chip bug on Yukon EC rev 0 in the wraparound case.
 674  */
 675 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q,
 676                                 u16 idx, u16 *last, u16 size)
 677 {
 678         if (is_ec_a1(hw) && idx < *last) {
 679                 u16 hwget = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
 680
 681                 if (hwget == 0) {
 682                         /* Start prefetching again */
 683                         sky2_write8(hw, Y2_QADDR(q, PREF_UNIT_FIFO_WM), 0xe0);
 684                         goto setnew;
 685                 }
 686
 687                 if (hwget == size - 1) {
 688                         /* set watermark to one list element */
 689                         sky2_write8(hw, Y2_QADDR(q, PREF_UNIT_FIFO_WM), 8);
 690
 691                         /* set put index to first list element */
 692                         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), 0);
 693                 } else          /* have hardware go to end of list */
 694                         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX),
 695                                      size - 1);
 696         } else {
 697 setnew:
 698                 sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
 699         }
 700         *last = idx;
 701 }
 702
 703
 704 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 705 {
 706         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 707         sky2->rx_put = (sky2->rx_put + 1) % RX_LE_SIZE;
 708         return le;
 709 }
 710
 711 /* Build description to hardware about buffer */
 712 static inline void sky2_rx_add(struct sky2_port *sky2, struct ring_info *re)
 713 {
 714         struct sky2_rx_le *le;
 715         u32 hi = (re->mapaddr >> 16) >> 16;
 716
 717         re->idx = sky2->rx_put;
 718         if (sky2->rx_addr64 != hi) {
 719                 le = sky2_next_rx(sky2);
 720                 le->addr = cpu_to_le32(hi);
 721                 le->ctrl = 0;
 722                 le->opcode = OP_ADDR64 | HW_OWNER;
 723                 sky2->rx_addr64 = hi;
 724         }
 725
 726         le = sky2_next_rx(sky2);
 727         le->addr = cpu_to_le32((u32) re->mapaddr);
 728         le->length = cpu_to_le16(re->maplen);
 729         le->ctrl = 0;
 730         le->opcode = OP_PACKET | HW_OWNER;
 731 }
 732
 733
 734 /* Tell chip where to start receive checksum.
 735  * Actually has two checksums, but set both same to avoid possible byte
 736  * order problems.
 737  */
 738 static void rx_set_checksum(struct sky2_port *sky2)
 739 {
 740         struct sky2_rx_le *le;
 741
 742         le = sky2_next_rx(sky2);
 743         le->addr = (ETH_HLEN << 16) | ETH_HLEN;
 744         le->ctrl = 0;
 745         le->opcode = OP_TCPSTART | HW_OWNER;
 746
 747         sky2_write32(sky2->hw,
 748                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
 749                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
 750
 751 }
 752
 753 /*
 754  * The RX Stop command will not work for Yukon-2 if the BMU does not
 755  * reach the end of packet and since we can't make sure that we have
 756  * incoming data, we must reset the BMU while it is not doing a DMA
 757  * transfer. Since it is possible that the RX path is still active,
 758  * the RX RAM buffer will be stopped first, so any possible incoming
 759  * data will not trigger a DMA. After the RAM buffer is stopped, the
 760  * BMU is polled until any DMA in progress is ended and only then it
 761  * will be reset.
 762  */
 763 static void sky2_rx_stop(struct sky2_port *sky2)
 764 {
 765         struct sky2_hw *hw = sky2->hw;
 766         unsigned rxq = rxqaddr[sky2->port];
 767         int i;
 768
 769         /* disable the RAM Buffer receive queue */
 770         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
 771
 772         for (i = 0; i < 0xffff; i++)
 773                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
 774                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
 775                         goto stopped;
 776
 777         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
 778                sky2->netdev->name);
 779 stopped:
 780         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
 781
 782         /* reset the Rx prefetch unit */
 783         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 784 }
 785
 786 /* Clean out receive buffer area, assumes receiver hardware stopped */
 787 static void sky2_rx_clean(struct sky2_port *sky2)
 788 {
 789         unsigned i;
 790
 791         memset(sky2->rx_le, 0, RX_LE_BYTES);
 792         for (i = 0; i < sky2->rx_pending; i++) {
 793                 struct ring_info *re = sky2->rx_ring + i;
 794
 795                 if (re->skb) {
 796                         pci_unmap_single(sky2->hw->pdev,
 797                                          re->mapaddr, re->maplen,
 798                                          PCI_DMA_FROMDEVICE);
 799                         kfree_skb(re->skb);
 800                         re->skb = NULL;
 801                 }
 802         }
 803 }
 804
 805 /* Basic MII support */
 806 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
 807 {
 808         struct mii_ioctl_data *data = if_mii(ifr);
 809         struct sky2_port *sky2 = netdev_priv(dev);
 810         struct sky2_hw *hw = sky2->hw;
 811         int err = -EOPNOTSUPP;
 812
 813         if (!netif_running(dev))
 814                 return -ENODEV; /* Phy still in reset */
 815
 816         switch(cmd) {
 817         case SIOCGMIIPHY:
 818                 data->phy_id = PHY_ADDR_MARV;
 819
 820                 /* fallthru */
 821         case SIOCGMIIREG: {
 822                 u16 val = 0;
 823                 spin_lock_bh(&hw->phy_lock);
 824                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
 825                 spin_unlock_bh(&hw->phy_lock);
 826                 data->val_out = val;
 827                 break;
 828         }
 829
 830         case SIOCSMIIREG:
 831                 if (!capable(CAP_NET_ADMIN))
 832                         return -EPERM;
 833
 834                 spin_lock_bh(&hw->phy_lock);
 835                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
 836                                    data->val_in);
 837                 spin_unlock_bh(&hw->phy_lock);
 838                 break;
 839         }
 840         return err;
 841 }
 842
 843 #ifdef SKY2_VLAN_TAG_USED
 844 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
 845 {
 846         struct sky2_port *sky2 = netdev_priv(dev);
 847         struct sky2_hw *hw = sky2->hw;
 848         u16 port = sky2->port;
 849         unsigned long flags;
 850
 851         spin_lock_irqsave(&sky2->tx_lock, flags);
 852
 853         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_ON);
 854         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_ON);
 855         sky2->vlgrp = grp;
 856
 857         spin_unlock_irqrestore(&sky2->tx_lock, flags);
 858 }
 859
 860 static void sky2_vlan_rx_kill_vid(struct net_device *dev, unsigned short vid)
 861 {
 862         struct sky2_port *sky2 = netdev_priv(dev);
 863         struct sky2_hw *hw = sky2->hw;
 864         u16 port = sky2->port;
 865         unsigned long flags;
 866
 867         spin_lock_irqsave(&sky2->tx_lock, flags);
 868
 869         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_OFF);
 870         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_OFF);
 871         if (sky2->vlgrp)
 872                 sky2->vlgrp->vlan_devices[vid] = NULL;
 873
 874         spin_unlock_irqrestore(&sky2->tx_lock, flags);
 875 }
 876 #endif
 877
 878 #define roundup(x, y)   ((((x)+((y)-1))/(y))*(y))
 879 static inline unsigned rx_size(const struct sky2_port *sky2)
 880 {
 881         return roundup(sky2->netdev->mtu + ETH_HLEN + 4, 8);
 882 }
 883
 884 /*
 885  * Allocate and setup receiver buffer pool.
 886  * In case of 64 bit dma, there are 2X as many list elements
 887  * available as ring entries
 888  * and need to reserve one list element so we don't wrap around.
 889  *
 890  * It appears the hardware has a bug in the FIFO logic that
 891  * cause it to hang if the FIFO gets overrun and the receive buffer
 892  * is not aligned.  This means we can't use skb_reserve to align
 893  * the IP header.
 894  */
 895 static int sky2_rx_start(struct sky2_port *sky2)
 896 {
 897         struct sky2_hw *hw = sky2->hw;
 898         unsigned size = rx_size(sky2);
 899         unsigned rxq = rxqaddr[sky2->port];
 900         int i;
 901
 902         sky2->rx_put = sky2->rx_next = 0;
 903         sky2_qset(hw, rxq, is_pciex(hw) ? 0x80 : 0x600);
 904         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
 905
 906         rx_set_checksum(sky2);
 907         for (i = 0; i < sky2->rx_pending; i++) {
 908                 struct ring_info *re = sky2->rx_ring + i;
 909
 910                 re->skb = dev_alloc_skb(size);
 911                 if (!re->skb)
 912                         goto nomem;
 913
 914                 re->mapaddr = pci_map_single(hw->pdev, re->skb->data,
 915                                              size, PCI_DMA_FROMDEVICE);
 916                 re->maplen = size;
 917                 sky2_rx_add(sky2, re);
 918         }
 919
 920         /* Tell chip about available buffers */
 921         sky2_write16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX), sky2->rx_put);
 922         sky2->rx_last_put = sky2_read16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX));
 923         return 0;
 924 nomem:
 925         sky2_rx_clean(sky2);
 926         return -ENOMEM;
 927 }
 928
 929 /* Bring up network interface. */
 930 static int sky2_up(struct net_device *dev)
 931 {
 932         struct sky2_port *sky2 = netdev_priv(dev);
 933         struct sky2_hw *hw = sky2->hw;
 934         unsigned port = sky2->port;
 935         u32 ramsize, rxspace;
 936         int err = -ENOMEM;
 937
 938         if (netif_msg_ifup(sky2))
 939                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
 940
 941         /* must be power of 2 */
 942         sky2->tx_le = pci_alloc_consistent(hw->pdev,
 943                                            TX_RING_SIZE *
 944                                            sizeof(struct sky2_tx_le),
 945                                            &sky2->tx_le_map);
 946         if (!sky2->tx_le)
 947                 goto err_out;
 948
 949         sky2->tx_ring = kzalloc(TX_RING_SIZE * sizeof(struct ring_info),
 950                                 GFP_KERNEL);
 951         if (!sky2->tx_ring)
 952                 goto err_out;
 953         sky2->tx_prod = sky2->tx_cons = 0;
 954
 955         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
 956                                            &sky2->rx_le_map);
 957         if (!sky2->rx_le)
 958                 goto err_out;
 959         memset(sky2->rx_le, 0, RX_LE_BYTES);
 960
 961         sky2->rx_ring = kzalloc(sky2->rx_pending * sizeof(struct ring_info),
 962                                 GFP_KERNEL);
 963         if (!sky2->rx_ring)
 964                 goto err_out;
 965
 966         sky2_mac_init(hw, port);
 967
 968         /* Configure RAM buffers */
 969         if (hw->chip_id == CHIP_ID_YUKON_FE ||
 970             (hw->chip_id == CHIP_ID_YUKON_EC && hw->chip_rev == 2))
 971                 ramsize = 4096;
 972         else {
 973                 u8 e0 = sky2_read8(hw, B2_E_0);
 974                 ramsize = (e0 == 0) ? (128 * 1024) : (e0 * 4096);
 975         }
 976
 977         /* 2/3 for Rx */
 978         rxspace = (2 * ramsize) / 3;
 979         sky2_ramset(hw, rxqaddr[port], 0, rxspace);
 980         sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
 981
 982         /* Make sure SyncQ is disabled */
 983         sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
 984                     RB_RST_SET);
 985
 986         sky2_qset(hw, txqaddr[port], 0x600);
 987         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
 988                            TX_RING_SIZE - 1);
 989
 990         err = sky2_rx_start(sky2);
 991         if (err)
 992                 goto err_out;
 993
 994         /* Enable interrupts from phy/mac for port */
 995         hw->intr_mask |= (port == 0) ? Y2_IS_PORT_1 : Y2_IS_PORT_2;
 996         sky2_write32(hw, B0_IMSK, hw->intr_mask);
 997         return 0;
 998
 999 err_out:
1000         if (sky2->rx_le)
1001                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1002                                     sky2->rx_le, sky2->rx_le_map);
1003         if (sky2->tx_le)
1004                 pci_free_consistent(hw->pdev,
1005                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1006                                     sky2->tx_le, sky2->tx_le_map);
1007         if (sky2->tx_ring)
1008                 kfree(sky2->tx_ring);
1009         if (sky2->rx_ring)
1010                 kfree(sky2->rx_ring);
1011
1012         return err;
1013 }
1014
1015 /* Modular subtraction in ring */
1016 static inline int tx_dist(unsigned tail, unsigned head)
1017 {
1018         return (head >= tail ? head : head + TX_RING_SIZE) - tail;
1019 }
1020
1021 /* Number of list elements available for next tx */
1022 static inline int tx_avail(const struct sky2_port *sky2)
1023 {
1024         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1025 }
1026
1027 /* Estimate of number of transmit list elements required */
1028 static inline unsigned tx_le_req(const struct sk_buff *skb)
1029 {
1030         unsigned count;
1031
1032         count = sizeof(dma_addr_t) / sizeof(u32);
1033         count += skb_shinfo(skb)->nr_frags * count;
1034
1035         if (skb_shinfo(skb)->tso_size)
1036                 ++count;
1037
1038         if (skb->ip_summed)
1039                 ++count;
1040
1041         return count;
1042 }
1043
1044 /*
1045  * Put one packet in ring for transmit.
1046  * A single packet can generate multiple list elements, and
1047  * the number of ring elements will probably be less than the number
1048  * of list elements used.
1049  */
1050 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1051 {
1052         struct sky2_port *sky2 = netdev_priv(dev);
1053         struct sky2_hw *hw = sky2->hw;
1054         struct sky2_tx_le *le = NULL;
1055         struct ring_info *re;
1056         unsigned long flags;
1057         unsigned i, len;
1058         dma_addr_t mapping;
1059         u32 addr64;
1060         u16 mss;
1061         u8 ctrl;
1062
1063         local_irq_save(flags);
1064         if (!spin_trylock(&sky2->tx_lock)) {
1065                 local_irq_restore(flags);
1066                 return NETDEV_TX_LOCKED;
1067         }
1068
1069         if (unlikely(tx_avail(sky2) < tx_le_req(skb))) {
1070                 netif_stop_queue(dev);
1071                 spin_unlock_irqrestore(&sky2->tx_lock, flags);
1072
1073                 printk(KERN_WARNING PFX "%s: ring full when queue awake!\n",
1074                        dev->name);
1075                 return NETDEV_TX_BUSY;
1076         }
1077
1078         if (unlikely(netif_msg_tx_queued(sky2)))
1079                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1080                        dev->name, sky2->tx_prod, skb->len);
1081
1082         len = skb_headlen(skb);
1083         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1084         addr64 = (mapping >> 16) >> 16;
1085
1086         re = sky2->tx_ring + sky2->tx_prod;
1087
1088         /* Send high bits if changed */
1089         if (addr64 != sky2->tx_addr64) {
1090                 le = get_tx_le(sky2);
1091                 le->tx.addr = cpu_to_le32(addr64);
1092                 le->ctrl = 0;
1093                 le->opcode = OP_ADDR64 | HW_OWNER;
1094                 sky2->tx_addr64 = addr64;
1095         }
1096
1097         /* Check for TCP Segmentation Offload */
1098         mss = skb_shinfo(skb)->tso_size;
1099         if (mss != 0) {
1100                 /* just drop the packet if non-linear expansion fails */
1101                 if (skb_header_cloned(skb) &&
1102                     pskb_expand_head(skb, 0, 0, GFP_ATOMIC)) {
1103                         dev_kfree_skb_any(skb);
1104                         goto out_unlock;
1105                 }
1106
1107                 mss += ((skb->h.th->doff - 5) * 4);     /* TCP options */
1108                 mss += (skb->nh.iph->ihl * 4) + sizeof(struct tcphdr);
1109                 mss += ETH_HLEN;
1110         }
1111
1112         if (mss != sky2->tx_last_mss) {
1113                 le = get_tx_le(sky2);
1114                 le->tx.tso.size = cpu_to_le16(mss);
1115                 le->tx.tso.rsvd = 0;
1116                 le->opcode = OP_LRGLEN | HW_OWNER;
1117                 le->ctrl = 0;
1118                 sky2->tx_last_mss = mss;
1119         }
1120
1121         ctrl = 0;
1122 #ifdef SKY2_VLAN_TAG_USED
1123         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1124         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1125                 if (!le) {
1126                         le = get_tx_le(sky2);
1127                         le->tx.addr = 0;
1128                         le->opcode = OP_VLAN|HW_OWNER;
1129                         le->ctrl = 0;
1130                 } else
1131                         le->opcode |= OP_VLAN;
1132                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1133                 ctrl |= INS_VLAN;
1134         }
1135 #endif
1136
1137         /* Handle TCP checksum offload */
1138         if (skb->ip_summed == CHECKSUM_HW) {
1139                 u16 hdr = skb->h.raw - skb->data;
1140                 u16 offset = hdr + skb->csum;
1141
1142                 ctrl = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1143                 if (skb->nh.iph->protocol == IPPROTO_UDP)
1144                         ctrl |= UDPTCP;
1145
1146                 le = get_tx_le(sky2);
1147                 le->tx.csum.start = cpu_to_le16(hdr);
1148                 le->tx.csum.offset = cpu_to_le16(offset);
1149                 le->length = 0; /* initial checksum value */
1150                 le->ctrl = 1;   /* one packet */
1151                 le->opcode = OP_TCPLISW | HW_OWNER;
1152         }
1153
1154         le = get_tx_le(sky2);
1155         le->tx.addr = cpu_to_le32((u32) mapping);
1156         le->length = cpu_to_le16(len);
1157         le->ctrl = ctrl;
1158         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1159
1160         /* Record the transmit mapping info */
1161         re->skb = skb;
1162         re->mapaddr = mapping;
1163         re->maplen = len;
1164
1165         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1166                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1167                 struct ring_info *fre;
1168
1169                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1170                                        frag->size, PCI_DMA_TODEVICE);
1171                 addr64 = (mapping >> 16) >> 16;
1172                 if (addr64 != sky2->tx_addr64) {
1173                         le = get_tx_le(sky2);
1174                         le->tx.addr = cpu_to_le32(addr64);
1175                         le->ctrl = 0;
1176                         le->opcode = OP_ADDR64 | HW_OWNER;
1177                         sky2->tx_addr64 = addr64;
1178                 }
1179
1180                 le = get_tx_le(sky2);
1181                 le->tx.addr = cpu_to_le32((u32) mapping);
1182                 le->length = cpu_to_le16(frag->size);
1183                 le->ctrl = ctrl;
1184                 le->opcode = OP_BUFFER | HW_OWNER;
1185
1186                 fre = sky2->tx_ring
1187                     + ((re - sky2->tx_ring) + i + 1) % TX_RING_SIZE;
1188                 fre->skb = NULL;
1189                 fre->mapaddr = mapping;
1190                 fre->maplen = frag->size;
1191         }
1192         re->idx = sky2->tx_prod;
1193         le->ctrl |= EOP;
1194
1195         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod,
1196                      &sky2->tx_last_put, TX_RING_SIZE);
1197
1198         if (tx_avail(sky2) < MAX_SKB_TX_LE + 1)
1199                 netif_stop_queue(dev);
1200
1201 out_unlock:
1202         mmiowb();
1203         spin_unlock_irqrestore(&sky2->tx_lock, flags);
1204
1205         dev->trans_start = jiffies;
1206         return NETDEV_TX_OK;
1207 }
1208
1209 /*
1210  * Free ring elements from starting at tx_cons until "done"
1211  *
1212  * NB: the hardware will tell us about partial completion of multi-part
1213  *     buffers; these are deferred until completion.
1214  */
1215 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1216 {
1217         struct net_device *dev = sky2->netdev;
1218         unsigned i;
1219
1220         if (unlikely(netif_msg_tx_done(sky2)))
1221                 printk(KERN_DEBUG "%s: tx done, up to %u\n",
1222                        dev->name, done);
1223
1224         spin_lock(&sky2->tx_lock);
1225
1226         while (sky2->tx_cons != done) {
1227                 struct ring_info *re = sky2->tx_ring + sky2->tx_cons;
1228                 struct sk_buff *skb;
1229
1230                 /* Check for partial status */
1231                 if (tx_dist(sky2->tx_cons, done)
1232                     < tx_dist(sky2->tx_cons, re->idx))
1233                         goto out;
1234
1235                 skb = re->skb;
1236                 pci_unmap_single(sky2->hw->pdev,
1237                                  re->mapaddr, re->maplen, PCI_DMA_TODEVICE);
1238
1239                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1240                         struct ring_info *fre;
1241                         fre =
1242                             sky2->tx_ring + (sky2->tx_cons + i +
1243                                              1) % TX_RING_SIZE;
1244                         pci_unmap_page(sky2->hw->pdev, fre->mapaddr,
1245                                        fre->maplen, PCI_DMA_TODEVICE);
1246                 }
1247
1248                 dev_kfree_skb_any(skb);
1249
1250                 sky2->tx_cons = re->idx;
1251         }
1252 out:
1253
1254         if (netif_queue_stopped(dev) && tx_avail(sky2) > MAX_SKB_TX_LE)
1255                 netif_wake_queue(dev);
1256         spin_unlock(&sky2->tx_lock);
1257 }
1258
1259 /* Cleanup all untransmitted buffers, assume transmitter not running */
1260 static inline void sky2_tx_clean(struct sky2_port *sky2)
1261 {
1262         sky2_tx_complete(sky2, sky2->tx_prod);
1263 }
1264
1265 /* Network shutdown */
1266 static int sky2_down(struct net_device *dev)
1267 {
1268         struct sky2_port *sky2 = netdev_priv(dev);
1269         struct sky2_hw *hw = sky2->hw;
1270         unsigned port = sky2->port;
1271         u16 ctrl;
1272
1273         if (netif_msg_ifdown(sky2))
1274                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1275
1276         netif_stop_queue(dev);
1277
1278         sky2_phy_reset(hw, port);
1279
1280         /* Stop transmitter */
1281         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1282         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1283
1284         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1285                      RB_RST_SET | RB_DIS_OP_MD);
1286
1287         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1288         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1289         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1290
1291         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1292
1293         /* Workaround shared GMAC reset */
1294         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1295               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1296                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1297
1298         /* Disable Force Sync bit and Enable Alloc bit */
1299         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1300                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1301
1302         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1303         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1304         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1305
1306         /* Reset the PCI FIFO of the async Tx queue */
1307         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1308                      BMU_RST_SET | BMU_FIFO_RST);
1309
1310         /* Reset the Tx prefetch units */
1311         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1312                      PREF_UNIT_RST_SET);
1313
1314         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1315
1316         sky2_rx_stop(sky2);
1317
1318         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1319         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1320
1321         /* turn off LED's */
1322         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1323
1324         sky2_tx_clean(sky2);
1325         sky2_rx_clean(sky2);
1326
1327         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1328                             sky2->rx_le, sky2->rx_le_map);
1329         kfree(sky2->rx_ring);
1330
1331         pci_free_consistent(hw->pdev,
1332                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1333                             sky2->tx_le, sky2->tx_le_map);
1334         kfree(sky2->tx_ring);
1335
1336         return 0;
1337 }
1338
1339 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1340 {
1341         if (!hw->copper)
1342                 return SPEED_1000;
1343
1344         if (hw->chip_id == CHIP_ID_YUKON_FE)
1345                 return (aux & PHY_M_PS_SPEED_100) ? SPEED_100 : SPEED_10;
1346
1347         switch (aux & PHY_M_PS_SPEED_MSK) {
1348         case PHY_M_PS_SPEED_1000:
1349                 return SPEED_1000;
1350         case PHY_M_PS_SPEED_100:
1351                 return SPEED_100;
1352         default:
1353                 return SPEED_10;
1354         }
1355 }
1356
1357 static void sky2_link_up(struct sky2_port *sky2)
1358 {
1359         struct sky2_hw *hw = sky2->hw;
1360         unsigned port = sky2->port;
1361         u16 reg;
1362
1363         /* Enable Transmit FIFO Underrun */
1364         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
1365
1366         reg = gma_read16(hw, port, GM_GP_CTRL);
1367         if (sky2->duplex == DUPLEX_FULL || sky2->autoneg == AUTONEG_ENABLE)
1368                 reg |= GM_GPCR_DUP_FULL;
1369
1370         /* enable Rx/Tx */
1371         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1372         gma_write16(hw, port, GM_GP_CTRL, reg);
1373         gma_read16(hw, port, GM_GP_CTRL);
1374
1375         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1376
1377         netif_carrier_on(sky2->netdev);
1378         netif_wake_queue(sky2->netdev);
1379
1380         /* Turn on link LED */
1381         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1382                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1383
1384         if (hw->chip_id == CHIP_ID_YUKON_XL) {
1385                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1386
1387                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1388                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, PHY_M_LEDC_LOS_CTRL(1) |      /* LINK/ACT */
1389                              PHY_M_LEDC_INIT_CTRL(sky2->speed ==
1390                                                   SPEED_10 ? 7 : 0) |
1391                              PHY_M_LEDC_STA1_CTRL(sky2->speed ==
1392                                                   SPEED_100 ? 7 : 0) |
1393                              PHY_M_LEDC_STA0_CTRL(sky2->speed ==
1394                                                   SPEED_1000 ? 7 : 0));
1395                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1396         }
1397
1398         if (netif_msg_link(sky2))
1399                 printk(KERN_INFO PFX
1400                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1401                        sky2->netdev->name, sky2->speed,
1402                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1403                        (sky2->tx_pause && sky2->rx_pause) ? "both" :
1404                        sky2->tx_pause ? "tx" : sky2->rx_pause ? "rx" : "none");
1405 }
1406
1407 static void sky2_link_down(struct sky2_port *sky2)
1408 {
1409         struct sky2_hw *hw = sky2->hw;
1410         unsigned port = sky2->port;
1411         u16 reg;
1412
1413         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1414
1415         reg = gma_read16(hw, port, GM_GP_CTRL);
1416         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1417         gma_write16(hw, port, GM_GP_CTRL, reg);
1418         gma_read16(hw, port, GM_GP_CTRL);       /* PCI post */
1419
1420         if (sky2->rx_pause && !sky2->tx_pause) {
1421                 /* restore Asymmetric Pause bit */
1422                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1423                              gm_phy_read(hw, port, PHY_MARV_AUNE_ADV)
1424                              | PHY_M_AN_ASP);
1425         }
1426
1427         sky2_phy_reset(hw, port);
1428
1429         netif_carrier_off(sky2->netdev);
1430         netif_stop_queue(sky2->netdev);
1431
1432         /* Turn on link LED */
1433         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1434
1435         if (netif_msg_link(sky2))
1436                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1437         sky2_phy_init(hw, port);
1438 }
1439
1440 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1441 {
1442         struct sky2_hw *hw = sky2->hw;
1443         unsigned port = sky2->port;
1444         u16 lpa;
1445
1446         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1447
1448         if (lpa & PHY_M_AN_RF) {
1449                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1450                 return -1;
1451         }
1452
1453         if (hw->chip_id != CHIP_ID_YUKON_FE &&
1454             gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
1455                 printk(KERN_ERR PFX "%s: master/slave fault",
1456                        sky2->netdev->name);
1457                 return -1;
1458         }
1459
1460         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1461                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1462                        sky2->netdev->name);
1463                 return -1;
1464         }
1465
1466         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1467
1468         sky2->speed = sky2_phy_speed(hw, aux);
1469
1470         /* Pause bits are offset (9..8) */
1471         if (hw->chip_id == CHIP_ID_YUKON_XL)
1472                 aux >>= 6;
1473
1474         sky2->rx_pause = (aux & PHY_M_PS_RX_P_EN) != 0;
1475         sky2->tx_pause = (aux & PHY_M_PS_TX_P_EN) != 0;
1476
1477         if ((sky2->tx_pause || sky2->rx_pause)
1478             && !(sky2->speed < SPEED_1000 && sky2->duplex == DUPLEX_HALF))
1479                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1480         else
1481                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1482
1483         return 0;
1484 }
1485
1486 /*
1487  * Interrupt from PHY are handled in tasklet (soft irq)
1488  * because accessing phy registers requires spin wait which might
1489  * cause excess interrupt latency.
1490  */
1491 static void sky2_phy_task(unsigned long data)
1492 {
1493         struct sky2_port *sky2 = (struct sky2_port *)data;
1494         struct sky2_hw *hw = sky2->hw;
1495         u16 istatus, phystat;
1496
1497         spin_lock(&hw->phy_lock);
1498         istatus = gm_phy_read(hw, sky2->port, PHY_MARV_INT_STAT);
1499         phystat = gm_phy_read(hw, sky2->port, PHY_MARV_PHY_STAT);
1500
1501         if (netif_msg_intr(sky2))
1502                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1503                        sky2->netdev->name, istatus, phystat);
1504
1505         if (istatus & PHY_M_IS_AN_COMPL) {
1506                 if (sky2_autoneg_done(sky2, phystat) == 0)
1507                         sky2_link_up(sky2);
1508                 goto out;
1509         }
1510
1511         if (istatus & PHY_M_IS_LSP_CHANGE)
1512                 sky2->speed = sky2_phy_speed(hw, phystat);
1513
1514         if (istatus & PHY_M_IS_DUP_CHANGE)
1515                 sky2->duplex =
1516                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1517
1518         if (istatus & PHY_M_IS_LST_CHANGE) {
1519                 if (phystat & PHY_M_PS_LINK_UP)
1520                         sky2_link_up(sky2);
1521                 else
1522                         sky2_link_down(sky2);
1523         }
1524 out:
1525         spin_unlock(&hw->phy_lock);
1526
1527         local_irq_disable();
1528         hw->intr_mask |= (sky2->port == 0) ? Y2_IS_IRQ_PHY1 : Y2_IS_IRQ_PHY2;
1529         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1530         local_irq_enable();
1531 }
1532
1533 static void sky2_tx_timeout(struct net_device *dev)
1534 {
1535         struct sky2_port *sky2 = netdev_priv(dev);
1536
1537         if (netif_msg_timer(sky2))
1538                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1539
1540         sky2_write32(sky2->hw, Q_ADDR(txqaddr[sky2->port], Q_CSR), BMU_STOP);
1541         sky2_read32(sky2->hw, Q_ADDR(txqaddr[sky2->port], Q_CSR));
1542
1543         sky2_tx_clean(sky2);
1544 }
1545
1546 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1547 {
1548         struct sky2_port *sky2 = netdev_priv(dev);
1549         struct sky2_hw *hw = sky2->hw;
1550         int err;
1551         u16 ctl, mode;
1552
1553         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1554                 return -EINVAL;
1555
1556         if (!netif_running(dev)) {
1557                 dev->mtu = new_mtu;
1558                 return 0;
1559         }
1560
1561         local_irq_disable();
1562         sky2_write32(hw, B0_IMSK, 0);
1563
1564         ctl = gma_read16(hw, sky2->port, GM_GP_CTRL);
1565         gma_write16(hw, sky2->port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
1566         sky2_rx_stop(sky2);
1567         sky2_rx_clean(sky2);
1568
1569         dev->mtu = new_mtu;
1570         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
1571                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1572
1573         if (dev->mtu > ETH_DATA_LEN)
1574                 mode |= GM_SMOD_JUMBO_ENA;
1575
1576         gma_write16(hw, sky2->port, GM_SERIAL_MODE, mode);
1577
1578         sky2_write8(hw, RB_ADDR(rxqaddr[sky2->port], RB_CTRL), RB_ENA_OP_MD);
1579
1580         err = sky2_rx_start(sky2);
1581         gma_write16(hw, sky2->port, GM_GP_CTRL, ctl);
1582
1583         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1584         sky2_read32(hw, B0_IMSK);
1585         local_irq_enable();
1586         return err;
1587 }
1588
1589 /*
1590  * Receive one packet.
1591  * For small packets or errors, just reuse existing skb.
1592  * For larger packets, get new buffer.
1593  */
1594 static struct sk_buff *sky2_receive(struct sky2_port *sky2,
1595                                     u16 length, u32 status)
1596 {
1597         struct ring_info *re = sky2->rx_ring + sky2->rx_next;
1598         struct sk_buff *skb = NULL;
1599         struct net_device *dev;
1600         const unsigned int bufsize = rx_size(sky2);
1601
1602         if (unlikely(netif_msg_rx_status(sky2)))
1603                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
1604                        sky2->netdev->name, sky2->rx_next, status, length);
1605
1606         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
1607
1608         if (status & GMR_FS_ANY_ERR)
1609                 goto error;
1610
1611         if (!(status & GMR_FS_RX_OK))
1612                 goto resubmit;
1613
1614         if (length < RX_COPY_THRESHOLD) {
1615                 skb = alloc_skb(length + 2, GFP_ATOMIC);
1616                 if (!skb)
1617                         goto resubmit;
1618
1619                 skb_reserve(skb, 2);
1620                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->mapaddr,
1621                                             length, PCI_DMA_FROMDEVICE);
1622                 memcpy(skb->data, re->skb->data, length);
1623                 skb->ip_summed = re->skb->ip_summed;
1624                 skb->csum = re->skb->csum;
1625                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->mapaddr,
1626                                                length, PCI_DMA_FROMDEVICE);
1627         } else {
1628                 struct sk_buff *nskb;
1629
1630                 nskb = dev_alloc_skb(bufsize);
1631                 if (!nskb)
1632                         goto resubmit;
1633
1634                 skb = re->skb;
1635                 re->skb = nskb;
1636                 pci_unmap_single(sky2->hw->pdev, re->mapaddr,
1637                                  re->maplen, PCI_DMA_FROMDEVICE);
1638                 prefetch(skb->data);
1639
1640                 re->mapaddr = pci_map_single(sky2->hw->pdev, nskb->data,
1641                                              bufsize, PCI_DMA_FROMDEVICE);
1642                 re->maplen = bufsize;
1643         }
1644
1645         skb_put(skb, length);
1646         dev = sky2->netdev;
1647         skb->dev = dev;
1648         skb->protocol = eth_type_trans(skb, dev);
1649         dev->last_rx = jiffies;
1650
1651 resubmit:
1652         re->skb->ip_summed = CHECKSUM_NONE;
1653         sky2_rx_add(sky2, re);
1654
1655         /* Tell receiver about new buffers. */
1656         sky2_put_idx(sky2->hw, rxqaddr[sky2->port], sky2->rx_put,
1657                      &sky2->rx_last_put, RX_LE_SIZE);
1658
1659         return skb;
1660
1661 error:
1662         if (netif_msg_rx_err(sky2))
1663                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
1664                        sky2->netdev->name, status, length);
1665
1666         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
1667                 sky2->net_stats.rx_length_errors++;
1668         if (status & GMR_FS_FRAGMENT)
1669                 sky2->net_stats.rx_frame_errors++;
1670         if (status & GMR_FS_CRC_ERR)
1671                 sky2->net_stats.rx_crc_errors++;
1672         if (status & GMR_FS_RX_FF_OV)
1673                 sky2->net_stats.rx_fifo_errors++;
1674
1675         goto resubmit;
1676 }
1677
1678 /* Transmit ring index in reported status block is encoded as:
1679  *
1680  *   | TXS2 | TXA2 | TXS1 | TXA1
1681  */
1682 static inline u16 tx_index(u8 port, u32 status, u16 len)
1683 {
1684         if (port == 0)
1685                 return status & 0xfff;
1686         else
1687                 return ((status >> 24) & 0xff) | (len & 0xf) << 8;
1688 }
1689
1690 /*
1691  * Both ports share the same status interrupt, therefore there is only
1692  * one poll routine.
1693  */
1694 static int sky2_poll(struct net_device *dev0, int *budget)
1695 {
1696         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
1697         unsigned int to_do = min(dev0->quota, *budget);
1698         unsigned int work_done = 0;
1699         u16 hwidx;
1700
1701         hwidx = sky2_read16(hw, STAT_PUT_IDX);
1702         BUG_ON(hwidx >= STATUS_RING_SIZE);
1703         rmb();
1704
1705         do {
1706                 struct sky2_status_le *le = hw->st_le + hw->st_idx;
1707                 struct sky2_port *sky2;
1708                 struct sk_buff *skb;
1709                 u32 status;
1710                 u16 length;
1711
1712                 /* Are we done yet? */
1713                 if (hw->st_idx == hwidx) {
1714                         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
1715                         hwidx = sky2_read16(hw, STAT_PUT_IDX);
1716                         if (hwidx == hw->st_idx)
1717                                 break;
1718                 }
1719
1720                 hw->st_idx = (hw->st_idx + 1) % STATUS_RING_SIZE;
1721                 prefetch(&hw->st_le[hw->st_idx]);
1722
1723                 BUG_ON(le->link >= hw->ports || !hw->dev[le->link]);
1724
1725                 sky2 = netdev_priv(hw->dev[le->link]);
1726                 status = le32_to_cpu(le->status);
1727                 length = le16_to_cpu(le->length);
1728
1729                 switch (le->opcode & ~HW_OWNER) {
1730                 case OP_RXSTAT:
1731                         skb = sky2_receive(sky2, length, status);
1732                         if (!skb)
1733                                 break;
1734 #ifdef SKY2_VLAN_TAG_USED
1735                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
1736                                 vlan_hwaccel_receive_skb(skb,
1737                                                          sky2->vlgrp,
1738                                                          be16_to_cpu(sky2->rx_tag));
1739                         } else
1740 #endif
1741                                 netif_receive_skb(skb);
1742                         ++work_done;
1743                         break;
1744
1745 #ifdef SKY2_VLAN_TAG_USED
1746                 case OP_RXVLAN:
1747                         sky2->rx_tag = length;
1748                         break;
1749
1750                 case OP_RXCHKSVLAN:
1751                         sky2->rx_tag = length;
1752                         /* fall through */
1753 #endif
1754                 case OP_RXCHKS:
1755                         skb = sky2->rx_ring[sky2->rx_next].skb;
1756                         skb->ip_summed = CHECKSUM_HW;
1757                         skb->csum = le16_to_cpu(status);
1758                         break;
1759
1760                 case OP_TXINDEXLE:
1761                         sky2_tx_complete(sky2,
1762                                          tx_index(sky2->port, status, length));
1763                         break;
1764
1765                 default:
1766                         if (net_ratelimit())
1767                                 printk(KERN_WARNING PFX
1768                                        "unknown status opcode 0x%x\n",
1769                                        le->opcode);
1770                         break;
1771                 }
1772
1773                 le->opcode = 0; /* paranoia */
1774         } while (work_done < to_do);
1775
1776         mmiowb();
1777
1778         *budget -= work_done;
1779         dev0->quota -= work_done;
1780         if (work_done < to_do) {
1781                 /*
1782                  * Another chip workaround, need to restart TX timer if status
1783                  * LE was handled. WA_DEV_43_418
1784                  */
1785                 if (is_ec_a1(hw)) {
1786                         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
1787                         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
1788                 }
1789
1790                 netif_rx_complete(dev0);
1791                 hw->intr_mask |= Y2_IS_STAT_BMU;
1792                 sky2_write32(hw, B0_IMSK, hw->intr_mask);
1793                 sky2_read32(hw, B0_IMSK);
1794         }
1795
1796         return work_done >= to_do;
1797
1798 }
1799
1800 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
1801 {
1802         struct net_device *dev = hw->dev[port];
1803
1804         printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
1805                dev->name, status);
1806
1807         if (status & Y2_IS_PAR_RD1) {
1808                 printk(KERN_ERR PFX "%s: ram data read parity error\n",
1809                        dev->name);
1810                 /* Clear IRQ */
1811                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
1812         }
1813
1814         if (status & Y2_IS_PAR_WR1) {
1815                 printk(KERN_ERR PFX "%s: ram data write parity error\n",
1816                        dev->name);
1817
1818                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
1819         }
1820
1821         if (status & Y2_IS_PAR_MAC1) {
1822                 printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
1823                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
1824         }
1825
1826         if (status & Y2_IS_PAR_RX1) {
1827                 printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
1828                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
1829         }
1830
1831         if (status & Y2_IS_TCP_TXA1) {
1832                 printk(KERN_ERR PFX "%s: TCP segmentation error\n", dev->name);
1833                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
1834         }
1835 }
1836
1837 static void sky2_hw_intr(struct sky2_hw *hw)
1838 {
1839         u32 status = sky2_read32(hw, B0_HWE_ISRC);
1840
1841         if (status & Y2_IS_TIST_OV)
1842                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
1843
1844         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
1845                 u16 pci_err;
1846
1847                 pci_read_config_word(hw->pdev, PCI_STATUS, &pci_err);
1848                 printk(KERN_ERR PFX "%s: pci hw error (0x%x)\n",
1849                        pci_name(hw->pdev), pci_err);
1850
1851                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
1852                 pci_write_config_word(hw->pdev, PCI_STATUS,
1853                                       pci_err | PCI_STATUS_ERROR_BITS);
1854                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
1855         }
1856
1857         if (status & Y2_IS_PCI_EXP) {
1858                 /* PCI-Express uncorrectable Error occurred */
1859                 u32 pex_err;
1860
1861                 pci_read_config_dword(hw->pdev, PEX_UNC_ERR_STAT, &pex_err);
1862
1863                 printk(KERN_ERR PFX "%s: pci express error (0x%x)\n",
1864                        pci_name(hw->pdev), pex_err);
1865
1866                 /* clear the interrupt */
1867                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
1868                 pci_write_config_dword(hw->pdev, PEX_UNC_ERR_STAT,
1869                                        0xffffffffUL);
1870                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
1871
1872                 if (pex_err & PEX_FATAL_ERRORS) {
1873                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
1874                         hwmsk &= ~Y2_IS_PCI_EXP;
1875                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
1876                 }
1877         }
1878
1879         if (status & Y2_HWE_L1_MASK)
1880                 sky2_hw_error(hw, 0, status);
1881         status >>= 8;
1882         if (status & Y2_HWE_L1_MASK)
1883                 sky2_hw_error(hw, 1, status);
1884 }
1885
1886 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
1887 {
1888         struct net_device *dev = hw->dev[port];
1889         struct sky2_port *sky2 = netdev_priv(dev);
1890         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
1891
1892         if (netif_msg_intr(sky2))
1893                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
1894                        dev->name, status);
1895
1896         if (status & GM_IS_RX_FF_OR) {
1897                 ++sky2->net_stats.rx_fifo_errors;
1898                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
1899         }
1900
1901         if (status & GM_IS_TX_FF_UR) {
1902                 ++sky2->net_stats.tx_fifo_errors;
1903                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
1904         }
1905 }
1906
1907 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
1908 {
1909         struct net_device *dev = hw->dev[port];
1910         struct sky2_port *sky2 = netdev_priv(dev);
1911
1912         hw->intr_mask &= ~(port == 0 ? Y2_IS_IRQ_PHY1 : Y2_IS_IRQ_PHY2);
1913         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1914         tasklet_schedule(&sky2->phy_task);
1915 }
1916
1917 static irqreturn_t sky2_intr(int irq, void *dev_id, struct pt_regs *regs)
1918 {
1919         struct sky2_hw *hw = dev_id;
1920         struct net_device *dev0 = hw->dev[0];
1921         u32 status;
1922
1923         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
1924         if (status == 0 || status == ~0)
1925                 return IRQ_NONE;
1926
1927         if (status & Y2_IS_HW_ERR)
1928                 sky2_hw_intr(hw);
1929
1930         /* Do NAPI for Rx and Tx status */
1931         if (status & Y2_IS_STAT_BMU) {
1932                 hw->intr_mask &= ~Y2_IS_STAT_BMU;
1933                 sky2_write32(hw, B0_IMSK, hw->intr_mask);
1934                 prefetch(&hw->st_le[hw->st_idx]);
1935
1936                 if (netif_rx_schedule_test(dev0))
1937                         __netif_rx_schedule(dev0);
1938         }
1939
1940         if (status & Y2_IS_IRQ_PHY1)
1941                 sky2_phy_intr(hw, 0);
1942
1943         if (status & Y2_IS_IRQ_PHY2)
1944                 sky2_phy_intr(hw, 1);
1945
1946         if (status & Y2_IS_IRQ_MAC1)
1947                 sky2_mac_intr(hw, 0);
1948
1949         if (status & Y2_IS_IRQ_MAC2)
1950                 sky2_mac_intr(hw, 1);
1951
1952         sky2_write32(hw, B0_Y2_SP_ICR, 2);
1953
1954         sky2_read32(hw, B0_IMSK);
1955
1956         return IRQ_HANDLED;
1957 }
1958
1959 #ifdef CONFIG_NET_POLL_CONTROLLER
1960 static void sky2_netpoll(struct net_device *dev)
1961 {
1962         struct sky2_port *sky2 = netdev_priv(dev);
1963
1964         sky2_intr(sky2->hw->pdev->irq, sky2->hw, NULL);
1965 }
1966 #endif
1967
1968 /* Chip internal frequency for clock calculations */
1969 static inline u32 sky2_khz(const struct sky2_hw *hw)
1970 {
1971         switch (hw->chip_id) {
1972         case CHIP_ID_YUKON_EC:
1973                 return 125000;  /* 125 Mhz */
1974         case CHIP_ID_YUKON_FE:
1975                 return 100000;  /* 100 Mhz */
1976         default:                /* YUKON_XL */
1977                 return 156000;  /* 156 Mhz */
1978         }
1979 }
1980
1981 static inline u32 sky2_ms2clk(const struct sky2_hw *hw, u32 ms)
1982 {
1983         return sky2_khz(hw) * ms;
1984 }
1985
1986 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
1987 {
1988         return (sky2_khz(hw) * us) / 1000;
1989 }
1990
1991 static int sky2_reset(struct sky2_hw *hw)
1992 {
1993         u32 ctst;
1994         u16 status;
1995         u8 t8, pmd_type;
1996         int i;
1997
1998         ctst = sky2_read32(hw, B0_CTST);
1999
2000         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2001         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2002         if (hw->chip_id < CHIP_ID_YUKON_XL || hw->chip_id > CHIP_ID_YUKON_FE) {
2003                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
2004                        pci_name(hw->pdev), hw->chip_id);
2005                 return -EOPNOTSUPP;
2006         }
2007
2008         /* ring for status responses */
2009         hw->st_le = pci_alloc_consistent(hw->pdev, STATUS_LE_BYTES,
2010                                          &hw->st_dma);
2011         if (!hw->st_le)
2012                 return -ENOMEM;
2013
2014         /* disable ASF */
2015         if (hw->chip_id <= CHIP_ID_YUKON_EC) {
2016                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2017                 sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2018         }
2019
2020         /* do a SW reset */
2021         sky2_write8(hw, B0_CTST, CS_RST_SET);
2022         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2023
2024         /* clear PCI errors, if any */
2025         pci_read_config_word(hw->pdev, PCI_STATUS, &status);
2026         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2027         pci_write_config_word(hw->pdev, PCI_STATUS,
2028                               status | PCI_STATUS_ERROR_BITS);
2029
2030         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2031
2032         /* clear any PEX errors */
2033         if (is_pciex(hw)) {
2034                 u16 lstat;
2035                 pci_write_config_dword(hw->pdev, PEX_UNC_ERR_STAT,
2036                                        0xffffffffUL);
2037                 pci_read_config_word(hw->pdev, PEX_LNK_STAT, &lstat);
2038         }
2039
2040         pmd_type = sky2_read8(hw, B2_PMD_TYP);
2041         hw->copper = !(pmd_type == 'L' || pmd_type == 'S');
2042
2043         hw->ports = 1;
2044         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2045         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2046                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2047                         ++hw->ports;
2048         }
2049         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2050
2051         sky2_set_power_state(hw, PCI_D0);
2052
2053         for (i = 0; i < hw->ports; i++) {
2054                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2055                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2056         }
2057
2058         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2059
2060         /* Clear I2C IRQ noise */
2061         sky2_write32(hw, B2_I2C_IRQ, 1);
2062
2063         /* turn off hardware timer (unused) */
2064         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2065         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2066
2067         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2068
2069         /* Turn on descriptor polling (every 75us) */
2070         sky2_write32(hw, B28_DPT_INI, sky2_us2clk(hw, 75));
2071         sky2_write8(hw, B28_DPT_CTRL, DPT_START);
2072
2073         /* Turn off receive timestamp */
2074         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2075         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2076
2077         /* enable the Tx Arbiters */
2078         for (i = 0; i < hw->ports; i++)
2079                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2080
2081         /* Initialize ram interface */
2082         for (i = 0; i < hw->ports; i++) {
2083                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2084
2085                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2086                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2087                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2088                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2089                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2090                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2091                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2092                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2093                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2094                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2095                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2096                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2097         }
2098
2099         if (is_pciex(hw)) {
2100                 u16 pctrl;
2101
2102                 /* change Max. Read Request Size to 2048 bytes */
2103                 pci_read_config_word(hw->pdev, PEX_DEV_CTRL, &pctrl);
2104                 pctrl &= ~PEX_DC_MAX_RRS_MSK;
2105                 pctrl |= PEX_DC_MAX_RD_RQ_SIZE(4);
2106
2107
2108                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2109                 pci_write_config_word(hw->pdev, PEX_DEV_CTRL, pctrl);
2110                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2111         }
2112
2113         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2114
2115         spin_lock_bh(&hw->phy_lock);
2116         for (i = 0; i < hw->ports; i++)
2117                 sky2_phy_reset(hw, i);
2118         spin_unlock_bh(&hw->phy_lock);
2119
2120         memset(hw->st_le, 0, STATUS_LE_BYTES);
2121         hw->st_idx = 0;
2122
2123         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2124         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2125
2126         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2127         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2128
2129         /* Set the list last index */
2130         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2131
2132         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_ms2clk(hw, 10));
2133
2134         /* These status setup values are copied from SysKonnect's driver */
2135         if (is_ec_a1(hw)) {
2136                 /* WA for dev. #4.3 */
2137                 sky2_write16(hw, STAT_TX_IDX_TH, 0xfff);        /* Tx Threshold */
2138
2139                 /* set Status-FIFO watermark */
2140                 sky2_write8(hw, STAT_FIFO_WM, 0x21);    /* WA for dev. #4.18 */
2141
2142                 /* set Status-FIFO ISR watermark */
2143                 sky2_write8(hw, STAT_FIFO_ISR_WM, 0x07);        /* WA for dev. #4.18 */
2144
2145         } else {
2146                 sky2_write16(hw, STAT_TX_IDX_TH, 0x000a);
2147
2148                 /* set Status-FIFO watermark */
2149                 sky2_write8(hw, STAT_FIFO_WM, 0x10);
2150
2151                 /* set Status-FIFO ISR watermark */
2152                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2153                         sky2_write8(hw, STAT_FIFO_ISR_WM, 0x10);
2154
2155                 else            /* WA dev 4.109 */
2156                         sky2_write8(hw, STAT_FIFO_ISR_WM, 0x04);
2157
2158                 sky2_write32(hw, STAT_ISR_TIMER_INI, 0x0190);
2159         }
2160
2161         /* enable status unit */
2162         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2163
2164         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2165         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2166         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2167
2168         return 0;
2169 }
2170
2171 static inline u32 sky2_supported_modes(const struct sky2_hw *hw)
2172 {
2173         u32 modes;
2174         if (hw->copper) {
2175                 modes = SUPPORTED_10baseT_Half
2176                     | SUPPORTED_10baseT_Full
2177                     | SUPPORTED_100baseT_Half
2178                     | SUPPORTED_100baseT_Full
2179                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2180
2181                 if (hw->chip_id != CHIP_ID_YUKON_FE)
2182                         modes |= SUPPORTED_1000baseT_Half
2183                             | SUPPORTED_1000baseT_Full;
2184         } else
2185                 modes = SUPPORTED_1000baseT_Full | SUPPORTED_FIBRE
2186                     | SUPPORTED_Autoneg;
2187         return modes;
2188 }
2189
2190 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2191 {
2192         struct sky2_port *sky2 = netdev_priv(dev);
2193         struct sky2_hw *hw = sky2->hw;
2194
2195         ecmd->transceiver = XCVR_INTERNAL;
2196         ecmd->supported = sky2_supported_modes(hw);
2197         ecmd->phy_address = PHY_ADDR_MARV;
2198         if (hw->copper) {
2199                 ecmd->supported = SUPPORTED_10baseT_Half
2200                     | SUPPORTED_10baseT_Full
2201                     | SUPPORTED_100baseT_Half
2202                     | SUPPORTED_100baseT_Full
2203                     | SUPPORTED_1000baseT_Half
2204                     | SUPPORTED_1000baseT_Full
2205                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2206                 ecmd->port = PORT_TP;
2207         } else
2208                 ecmd->port = PORT_FIBRE;
2209
2210         ecmd->advertising = sky2->advertising;
2211         ecmd->autoneg = sky2->autoneg;
2212         ecmd->speed = sky2->speed;
2213         ecmd->duplex = sky2->duplex;
2214         return 0;
2215 }
2216
2217 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2218 {
2219         struct sky2_port *sky2 = netdev_priv(dev);
2220         const struct sky2_hw *hw = sky2->hw;
2221         u32 supported = sky2_supported_modes(hw);
2222
2223         if (ecmd->autoneg == AUTONEG_ENABLE) {
2224                 ecmd->advertising = supported;
2225                 sky2->duplex = -1;
2226                 sky2->speed = -1;
2227         } else {
2228                 u32 setting;
2229
2230                 switch (ecmd->speed) {
2231                 case SPEED_1000:
2232                         if (ecmd->duplex == DUPLEX_FULL)
2233                                 setting = SUPPORTED_1000baseT_Full;
2234                         else if (ecmd->duplex == DUPLEX_HALF)
2235                                 setting = SUPPORTED_1000baseT_Half;
2236                         else
2237                                 return -EINVAL;
2238                         break;
2239                 case SPEED_100:
2240                         if (ecmd->duplex == DUPLEX_FULL)
2241                                 setting = SUPPORTED_100baseT_Full;
2242                         else if (ecmd->duplex == DUPLEX_HALF)
2243                                 setting = SUPPORTED_100baseT_Half;
2244                         else
2245                                 return -EINVAL;
2246                         break;
2247
2248                 case SPEED_10:
2249                         if (ecmd->duplex == DUPLEX_FULL)
2250                                 setting = SUPPORTED_10baseT_Full;
2251                         else if (ecmd->duplex == DUPLEX_HALF)
2252                                 setting = SUPPORTED_10baseT_Half;
2253                         else
2254                                 return -EINVAL;
2255                         break;
2256                 default:
2257                         return -EINVAL;
2258                 }
2259
2260                 if ((setting & supported) == 0)
2261                         return -EINVAL;
2262
2263                 sky2->speed = ecmd->speed;
2264                 sky2->duplex = ecmd->duplex;
2265         }
2266
2267         sky2->autoneg = ecmd->autoneg;
2268         sky2->advertising = ecmd->advertising;
2269
2270         if (netif_running(dev)) {
2271                 sky2_down(dev);
2272                 sky2_up(dev);
2273         }
2274
2275         return 0;
2276 }
2277
2278 static void sky2_get_drvinfo(struct net_device *dev,
2279                              struct ethtool_drvinfo *info)
2280 {
2281         struct sky2_port *sky2 = netdev_priv(dev);
2282
2283         strcpy(info->driver, DRV_NAME);
2284         strcpy(info->version, DRV_VERSION);
2285         strcpy(info->fw_version, "N/A");
2286         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
2287 }
2288
2289 static const struct sky2_stat {
2290         char name[ETH_GSTRING_LEN];
2291         u16 offset;
2292 } sky2_stats[] = {
2293         { "tx_bytes",      GM_TXO_OK_HI },
2294         { "rx_bytes",      GM_RXO_OK_HI },
2295         { "tx_broadcast",  GM_TXF_BC_OK },
2296         { "rx_broadcast",  GM_RXF_BC_OK },
2297         { "tx_multicast",  GM_TXF_MC_OK },
2298         { "rx_multicast",  GM_RXF_MC_OK },
2299         { "tx_unicast",    GM_TXF_UC_OK },
2300         { "rx_unicast",    GM_RXF_UC_OK },
2301         { "tx_mac_pause",  GM_TXF_MPAUSE },
2302         { "rx_mac_pause",  GM_RXF_MPAUSE },
2303         { "collisions",    GM_TXF_SNG_COL },
2304         { "late_collision",GM_TXF_LAT_COL },
2305         { "aborted",       GM_TXF_ABO_COL },
2306         { "multi_collisions", GM_TXF_MUL_COL },
2307         { "fifo_underrun", GM_TXE_FIFO_UR },
2308         { "fifo_overflow", GM_RXE_FIFO_OV },
2309         { "rx_toolong",    GM_RXF_LNG_ERR },
2310         { "rx_jabber",     GM_RXF_JAB_PKT },
2311         { "rx_runt",       GM_RXE_FRAG },
2312         { "rx_too_long",   GM_RXF_LNG_ERR },
2313         { "rx_fcs_error",   GM_RXF_FCS_ERR },
2314 };
2315
2316 static u32 sky2_get_rx_csum(struct net_device *dev)
2317 {
2318         struct sky2_port *sky2 = netdev_priv(dev);
2319
2320         return sky2->rx_csum;
2321 }
2322
2323 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
2324 {
2325         struct sky2_port *sky2 = netdev_priv(dev);
2326
2327         sky2->rx_csum = data;
2328
2329         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2330                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
2331
2332         return 0;
2333 }
2334
2335 static u32 sky2_get_msglevel(struct net_device *netdev)
2336 {
2337         struct sky2_port *sky2 = netdev_priv(netdev);
2338         return sky2->msg_enable;
2339 }
2340
2341 static int sky2_nway_reset(struct net_device *dev)
2342 {
2343         struct sky2_port *sky2 = netdev_priv(dev);
2344         struct sky2_hw *hw = sky2->hw;
2345
2346         if (sky2->autoneg != AUTONEG_ENABLE)
2347                 return -EINVAL;
2348
2349         netif_stop_queue(dev);
2350
2351         spin_lock_irq(&hw->phy_lock);
2352         sky2_phy_reset(hw, sky2->port);
2353         sky2_phy_init(hw, sky2->port);
2354         spin_unlock_irq(&hw->phy_lock);
2355
2356         return 0;
2357 }
2358
2359 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
2360 {
2361         struct sky2_hw *hw = sky2->hw;
2362         unsigned port = sky2->port;
2363         int i;
2364
2365         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2366             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
2367         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2368             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
2369
2370         for (i = 2; i < count; i++)
2371                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
2372 }
2373
2374 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
2375 {
2376         struct sky2_port *sky2 = netdev_priv(netdev);
2377         sky2->msg_enable = value;
2378 }
2379
2380 static int sky2_get_stats_count(struct net_device *dev)
2381 {
2382         return ARRAY_SIZE(sky2_stats);
2383 }
2384
2385 static void sky2_get_ethtool_stats(struct net_device *dev,
2386                                    struct ethtool_stats *stats, u64 * data)
2387 {
2388         struct sky2_port *sky2 = netdev_priv(dev);
2389
2390         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
2391 }
2392
2393 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
2394 {
2395         int i;
2396
2397         switch (stringset) {
2398         case ETH_SS_STATS:
2399                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
2400                         memcpy(data + i * ETH_GSTRING_LEN,
2401                                sky2_stats[i].name, ETH_GSTRING_LEN);
2402                 break;
2403         }
2404 }
2405
2406 /* Use hardware MIB variables for critical path statistics and
2407  * transmit feedback not reported at interrupt.
2408  * Other errors are accounted for in interrupt handler.
2409  */
2410 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
2411 {
2412         struct sky2_port *sky2 = netdev_priv(dev);
2413         u64 data[13];
2414
2415         sky2_phy_stats(sky2, data, ARRAY_SIZE(data));
2416
2417         sky2->net_stats.tx_bytes = data[0];
2418         sky2->net_stats.rx_bytes = data[1];
2419         sky2->net_stats.tx_packets = data[2] + data[4] + data[6];
2420         sky2->net_stats.rx_packets = data[3] + data[5] + data[7];
2421         sky2->net_stats.multicast = data[5] + data[7];
2422         sky2->net_stats.collisions = data[10];
2423         sky2->net_stats.tx_aborted_errors = data[12];
2424
2425         return &sky2->net_stats;
2426 }
2427
2428 static int sky2_set_mac_address(struct net_device *dev, void *p)
2429 {
2430         struct sky2_port *sky2 = netdev_priv(dev);
2431         struct sockaddr *addr = p;
2432         int err = 0;
2433
2434         if (!is_valid_ether_addr(addr->sa_data))
2435                 return -EADDRNOTAVAIL;
2436
2437         sky2_down(dev);
2438         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2439         memcpy_toio(sky2->hw->regs + B2_MAC_1 + sky2->port * 8,
2440                     dev->dev_addr, ETH_ALEN);
2441         memcpy_toio(sky2->hw->regs + B2_MAC_2 + sky2->port * 8,
2442                     dev->dev_addr, ETH_ALEN);
2443         if (dev->flags & IFF_UP)
2444                 err = sky2_up(dev);
2445         return err;
2446 }
2447
2448 static void sky2_set_multicast(struct net_device *dev)
2449 {
2450         struct sky2_port *sky2 = netdev_priv(dev);
2451         struct sky2_hw *hw = sky2->hw;
2452         unsigned port = sky2->port;
2453         struct dev_mc_list *list = dev->mc_list;
2454         u16 reg;
2455         u8 filter[8];
2456
2457         memset(filter, 0, sizeof(filter));
2458
2459         reg = gma_read16(hw, port, GM_RX_CTRL);
2460         reg |= GM_RXCR_UCF_ENA;
2461
2462         if (dev->flags & IFF_PROMISC)   /* promiscuous */
2463                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2464         else if ((dev->flags & IFF_ALLMULTI) || dev->mc_count > 16)     /* all multicast */
2465                 memset(filter, 0xff, sizeof(filter));
2466         else if (dev->mc_count == 0)    /* no multicast */
2467                 reg &= ~GM_RXCR_MCF_ENA;
2468         else {
2469                 int i;
2470                 reg |= GM_RXCR_MCF_ENA;
2471
2472                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2473                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2474                         filter[bit / 8] |= 1 << (bit % 8);
2475                 }
2476         }
2477
2478         gma_write16(hw, port, GM_MC_ADDR_H1,
2479                     (u16) filter[0] | ((u16) filter[1] << 8));
2480         gma_write16(hw, port, GM_MC_ADDR_H2,
2481                     (u16) filter[2] | ((u16) filter[3] << 8));
2482         gma_write16(hw, port, GM_MC_ADDR_H3,
2483                     (u16) filter[4] | ((u16) filter[5] << 8));
2484         gma_write16(hw, port, GM_MC_ADDR_H4,
2485                     (u16) filter[6] | ((u16) filter[7] << 8));
2486
2487         gma_write16(hw, port, GM_RX_CTRL, reg);
2488 }
2489
2490 /* Can have one global because blinking is controlled by
2491  * ethtool and that is always under RTNL mutex
2492  */
2493 static inline void sky2_led(struct sky2_hw *hw, unsigned port, int on)
2494 {
2495         u16 pg;
2496
2497         spin_lock_bh(&hw->phy_lock);
2498         switch (hw->chip_id) {
2499         case CHIP_ID_YUKON_XL:
2500                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2501                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2502                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
2503                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
2504                                    PHY_M_LEDC_INIT_CTRL(7) |
2505                                    PHY_M_LEDC_STA1_CTRL(7) |
2506                                    PHY_M_LEDC_STA0_CTRL(7))
2507                              : 0);
2508
2509                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2510                 break;
2511
2512         default:
2513                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
2514                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
2515                              on ? PHY_M_LED_MO_DUP(MO_LED_ON) |
2516                              PHY_M_LED_MO_10(MO_LED_ON) |
2517                              PHY_M_LED_MO_100(MO_LED_ON) |
2518                              PHY_M_LED_MO_1000(MO_LED_ON) |
2519                              PHY_M_LED_MO_RX(MO_LED_ON)
2520                              : PHY_M_LED_MO_DUP(MO_LED_OFF) |
2521                              PHY_M_LED_MO_10(MO_LED_OFF) |
2522                              PHY_M_LED_MO_100(MO_LED_OFF) |
2523                              PHY_M_LED_MO_1000(MO_LED_OFF) |
2524                              PHY_M_LED_MO_RX(MO_LED_OFF));
2525
2526         }
2527         spin_unlock_bh(&hw->phy_lock);
2528 }
2529
2530 /* blink LED's for finding board */
2531 static int sky2_phys_id(struct net_device *dev, u32 data)
2532 {
2533         struct sky2_port *sky2 = netdev_priv(dev);
2534         struct sky2_hw *hw = sky2->hw;
2535         unsigned port = sky2->port;
2536         u16 ledctrl, ledover = 0;
2537         long ms;
2538         int onoff = 1;
2539
2540         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
2541                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
2542         else
2543                 ms = data * 1000;
2544
2545         /* save initial values */
2546         spin_lock_bh(&hw->phy_lock);
2547         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2548                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2549                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2550                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2551                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2552         } else {
2553                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
2554                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
2555         }
2556         spin_unlock_bh(&hw->phy_lock);
2557
2558         while (ms > 0) {
2559                 sky2_led(hw, port, onoff);
2560                 onoff = !onoff;
2561
2562                 if (msleep_interruptible(250))
2563                         break;  /* interrupted */
2564                 ms -= 250;
2565         }
2566
2567         /* resume regularly scheduled programming */
2568         spin_lock_bh(&hw->phy_lock);
2569         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2570                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2571                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2572                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
2573                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2574         } else {
2575                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
2576                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
2577         }
2578         spin_unlock_bh(&hw->phy_lock);
2579
2580         return 0;
2581 }
2582
2583 static void sky2_get_pauseparam(struct net_device *dev,
2584                                 struct ethtool_pauseparam *ecmd)
2585 {
2586         struct sky2_port *sky2 = netdev_priv(dev);
2587
2588         ecmd->tx_pause = sky2->tx_pause;
2589         ecmd->rx_pause = sky2->rx_pause;
2590         ecmd->autoneg = sky2->autoneg;
2591 }
2592
2593 static int sky2_set_pauseparam(struct net_device *dev,
2594                                struct ethtool_pauseparam *ecmd)
2595 {
2596         struct sky2_port *sky2 = netdev_priv(dev);
2597         int err = 0;
2598
2599         sky2->autoneg = ecmd->autoneg;
2600         sky2->tx_pause = ecmd->tx_pause != 0;
2601         sky2->rx_pause = ecmd->rx_pause != 0;
2602
2603         if (netif_running(dev)) {
2604                 sky2_down(dev);
2605                 err = sky2_up(dev);
2606         }
2607
2608         return err;
2609 }
2610
2611 #ifdef CONFIG_PM
2612 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2613 {
2614         struct sky2_port *sky2 = netdev_priv(dev);
2615
2616         wol->supported = WAKE_MAGIC;
2617         wol->wolopts = sky2->wol ? WAKE_MAGIC : 0;
2618 }
2619
2620 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2621 {
2622         struct sky2_port *sky2 = netdev_priv(dev);
2623         struct sky2_hw *hw = sky2->hw;
2624
2625         if (wol->wolopts != WAKE_MAGIC && wol->wolopts != 0)
2626                 return -EOPNOTSUPP;
2627
2628         sky2->wol = wol->wolopts == WAKE_MAGIC;
2629
2630         if (sky2->wol) {
2631                 memcpy_toio(hw->regs + WOL_MAC_ADDR, dev->dev_addr, ETH_ALEN);
2632
2633                 sky2_write16(hw, WOL_CTRL_STAT,
2634                              WOL_CTL_ENA_PME_ON_MAGIC_PKT |
2635                              WOL_CTL_ENA_MAGIC_PKT_UNIT);
2636         } else
2637                 sky2_write16(hw, WOL_CTRL_STAT, WOL_CTL_DEFAULT);
2638
2639         return 0;
2640 }
2641 #endif
2642
2643 static void sky2_get_ringparam(struct net_device *dev,
2644                                struct ethtool_ringparam *ering)
2645 {
2646         struct sky2_port *sky2 = netdev_priv(dev);
2647
2648         ering->rx_max_pending = RX_MAX_PENDING;
2649         ering->rx_mini_max_pending = 0;
2650         ering->rx_jumbo_max_pending = 0;
2651         ering->tx_max_pending = TX_RING_SIZE - 1;
2652
2653         ering->rx_pending = sky2->rx_pending;
2654         ering->rx_mini_pending = 0;
2655         ering->rx_jumbo_pending = 0;
2656         ering->tx_pending = sky2->tx_pending;
2657 }
2658
2659 static int sky2_set_ringparam(struct net_device *dev,
2660                               struct ethtool_ringparam *ering)
2661 {
2662         struct sky2_port *sky2 = netdev_priv(dev);
2663         int err = 0;
2664
2665         if (ering->rx_pending > RX_MAX_PENDING ||
2666             ering->rx_pending < 8 ||
2667             ering->tx_pending < MAX_SKB_TX_LE ||
2668             ering->tx_pending > TX_RING_SIZE - 1)
2669                 return -EINVAL;
2670
2671         if (netif_running(dev))
2672                 sky2_down(dev);
2673
2674         sky2->rx_pending = ering->rx_pending;
2675         sky2->tx_pending = ering->tx_pending;
2676
2677         if (netif_running(dev))
2678                 err = sky2_up(dev);
2679
2680         return err;
2681 }
2682
2683 static int sky2_get_regs_len(struct net_device *dev)
2684 {
2685         return 0x4000;
2686 }
2687
2688 /*
2689  * Returns copy of control register region
2690  * Note: access to the RAM address register set will cause timeouts.
2691  */
2692 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
2693                           void *p)
2694 {
2695         const struct sky2_port *sky2 = netdev_priv(dev);
2696         const void __iomem *io = sky2->hw->regs;
2697
2698         BUG_ON(regs->len < B3_RI_WTO_R1);
2699         regs->version = 1;
2700         memset(p, 0, regs->len);
2701
2702         memcpy_fromio(p, io, B3_RAM_ADDR);
2703
2704         memcpy_fromio(p + B3_RI_WTO_R1,
2705                       io + B3_RI_WTO_R1,
2706                       regs->len - B3_RI_WTO_R1);
2707 }
2708
2709 static struct ethtool_ops sky2_ethtool_ops = {
2710         .get_settings = sky2_get_settings,
2711         .set_settings = sky2_set_settings,
2712         .get_drvinfo = sky2_get_drvinfo,
2713         .get_msglevel = sky2_get_msglevel,
2714         .set_msglevel = sky2_set_msglevel,
2715         .nway_reset   = sky2_nway_reset,
2716         .get_regs_len = sky2_get_regs_len,
2717         .get_regs = sky2_get_regs,
2718         .get_link = ethtool_op_get_link,
2719         .get_sg = ethtool_op_get_sg,
2720         .set_sg = ethtool_op_set_sg,
2721         .get_tx_csum = ethtool_op_get_tx_csum,
2722         .set_tx_csum = ethtool_op_set_tx_csum,
2723         .get_tso = ethtool_op_get_tso,
2724         .set_tso = ethtool_op_set_tso,
2725         .get_rx_csum = sky2_get_rx_csum,
2726         .set_rx_csum = sky2_set_rx_csum,
2727         .get_strings = sky2_get_strings,
2728         .get_ringparam = sky2_get_ringparam,
2729         .set_ringparam = sky2_set_ringparam,
2730         .get_pauseparam = sky2_get_pauseparam,
2731         .set_pauseparam = sky2_set_pauseparam,
2732 #ifdef CONFIG_PM
2733         .get_wol = sky2_get_wol,
2734         .set_wol = sky2_set_wol,
2735 #endif
2736         .phys_id = sky2_phys_id,
2737         .get_stats_count = sky2_get_stats_count,
2738         .get_ethtool_stats = sky2_get_ethtool_stats,
2739         .get_perm_addr  = ethtool_op_get_perm_addr,
2740 };
2741
2742 /* Initialize network device */
2743 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
2744                                                      unsigned port, int highmem)
2745 {
2746         struct sky2_port *sky2;
2747         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
2748
2749         if (!dev) {
2750                 printk(KERN_ERR "sky2 etherdev alloc failed");
2751                 return NULL;
2752         }
2753
2754         SET_MODULE_OWNER(dev);
2755         SET_NETDEV_DEV(dev, &hw->pdev->dev);
2756         dev->irq = hw->pdev->irq;
2757         dev->open = sky2_up;
2758         dev->stop = sky2_down;
2759         dev->do_ioctl = sky2_ioctl;
2760         dev->hard_start_xmit = sky2_xmit_frame;
2761         dev->get_stats = sky2_get_stats;
2762         dev->set_multicast_list = sky2_set_multicast;
2763         dev->set_mac_address = sky2_set_mac_address;
2764         dev->change_mtu = sky2_change_mtu;
2765         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
2766         dev->tx_timeout = sky2_tx_timeout;
2767         dev->watchdog_timeo = TX_WATCHDOG;
2768         if (port == 0)
2769                 dev->poll = sky2_poll;
2770         dev->weight = NAPI_WEIGHT;
2771 #ifdef CONFIG_NET_POLL_CONTROLLER
2772         dev->poll_controller = sky2_netpoll;
2773 #endif
2774
2775         sky2 = netdev_priv(dev);
2776         sky2->netdev = dev;
2777         sky2->hw = hw;
2778         sky2->msg_enable = netif_msg_init(debug, default_msg);
2779
2780         spin_lock_init(&sky2->tx_lock);
2781         /* Auto speed and flow control */
2782         sky2->autoneg = AUTONEG_ENABLE;
2783         sky2->tx_pause = 0;
2784         sky2->rx_pause = 1;
2785         sky2->duplex = -1;
2786         sky2->speed = -1;
2787         sky2->advertising = sky2_supported_modes(hw);
2788         sky2->rx_csum = 1;
2789         tasklet_init(&sky2->phy_task, sky2_phy_task, (unsigned long)sky2);
2790         sky2->tx_pending = TX_DEF_PENDING;
2791         sky2->rx_pending = is_ec_a1(hw) ? 8 : RX_DEF_PENDING;
2792
2793         hw->dev[port] = dev;
2794
2795         sky2->port = port;
2796
2797         dev->features |= NETIF_F_LLTX | NETIF_F_TSO;
2798         if (highmem)
2799                 dev->features |= NETIF_F_HIGHDMA;
2800         dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
2801
2802 #ifdef SKY2_VLAN_TAG_USED
2803         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
2804         dev->vlan_rx_register = sky2_vlan_rx_register;
2805         dev->vlan_rx_kill_vid = sky2_vlan_rx_kill_vid;
2806 #endif
2807
2808         /* read the mac address */
2809         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
2810         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
2811
2812         /* device is off until link detection */
2813         netif_carrier_off(dev);
2814         netif_stop_queue(dev);
2815
2816         return dev;
2817 }
2818
2819 static inline void sky2_show_addr(struct net_device *dev)
2820 {
2821         const struct sky2_port *sky2 = netdev_priv(dev);
2822
2823         if (netif_msg_probe(sky2))
2824                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
2825                        dev->name,
2826                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
2827                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
2828 }
2829
2830 static int __devinit sky2_probe(struct pci_dev *pdev,
2831                                 const struct pci_device_id *ent)
2832 {
2833         struct net_device *dev, *dev1 = NULL;
2834         struct sky2_hw *hw;
2835         int err, pm_cap, using_dac = 0;
2836
2837         err = pci_enable_device(pdev);
2838         if (err) {
2839                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
2840                        pci_name(pdev));
2841                 goto err_out;
2842         }
2843
2844         err = pci_request_regions(pdev, DRV_NAME);
2845         if (err) {
2846                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
2847                        pci_name(pdev));
2848                 goto err_out;
2849         }
2850
2851         pci_set_master(pdev);
2852
2853         /* Find power-management capability. */
2854         pm_cap = pci_find_capability(pdev, PCI_CAP_ID_PM);
2855         if (pm_cap == 0) {
2856                 printk(KERN_ERR PFX "Cannot find PowerManagement capability, "
2857                        "aborting.\n");
2858                 err = -EIO;
2859                 goto err_out_free_regions;
2860         }
2861
2862         if (sizeof(dma_addr_t) > sizeof(u32)) {
2863                 err = pci_set_dma_mask(pdev, DMA_64BIT_MASK);
2864                 if (!err)
2865                         using_dac = 1;
2866         }
2867
2868         if (!using_dac) {
2869                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
2870                 if (err) {
2871                         printk(KERN_ERR PFX "%s no usable DMA configuration\n",
2872                                pci_name(pdev));
2873                         goto err_out_free_regions;
2874                 }
2875         }
2876 #ifdef __BIG_ENDIAN
2877         /* byte swap descriptors in hardware */
2878         {
2879                 u32 reg;
2880
2881                 pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
2882                 reg |= PCI_REV_DESC;
2883                 pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
2884         }
2885 #endif
2886
2887         err = -ENOMEM;
2888         hw = kmalloc(sizeof(*hw), GFP_KERNEL);
2889         if (!hw) {
2890                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
2891                        pci_name(pdev));
2892                 goto err_out_free_regions;
2893         }
2894
2895         memset(hw, 0, sizeof(*hw));
2896         hw->pdev = pdev;
2897         spin_lock_init(&hw->phy_lock);
2898
2899         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
2900         if (!hw->regs) {
2901                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
2902                        pci_name(pdev));
2903                 goto err_out_free_hw;
2904         }
2905         hw->pm_cap = pm_cap;
2906
2907         err = sky2_reset(hw);
2908         if (err)
2909                 goto err_out_iounmap;
2910
2911         printk(KERN_INFO PFX "addr 0x%lx irq %d Yukon-%s (0x%x) rev %d\n",
2912                pci_resource_start(pdev, 0), pdev->irq,
2913                yukon_name[hw->chip_id - CHIP_ID_YUKON],
2914                hw->chip_id, hw->chip_rev);
2915
2916         dev = sky2_init_netdev(hw, 0, using_dac);
2917         if (!dev)
2918                 goto err_out_free_pci;
2919
2920         err = register_netdev(dev);
2921         if (err) {
2922                 printk(KERN_ERR PFX "%s: cannot register net device\n",
2923                        pci_name(pdev));
2924                 goto err_out_free_netdev;
2925         }
2926
2927         sky2_show_addr(dev);
2928
2929         if (hw->ports > 1 && (dev1 = sky2_init_netdev(hw, 1, using_dac))) {
2930                 if (register_netdev(dev1) == 0)
2931                         sky2_show_addr(dev1);
2932                 else {
2933                         /* Failure to register second port need not be fatal */
2934                         printk(KERN_WARNING PFX
2935                                "register of second port failed\n");
2936                         hw->dev[1] = NULL;
2937                         free_netdev(dev1);
2938                 }
2939         }
2940
2941         err = request_irq(pdev->irq, sky2_intr, SA_SHIRQ, DRV_NAME, hw);
2942         if (err) {
2943                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
2944                        pci_name(pdev), pdev->irq);
2945                 goto err_out_unregister;
2946         }
2947
2948         hw->intr_mask = Y2_IS_BASE;
2949         sky2_write32(hw, B0_IMSK, hw->intr_mask);
2950
2951         pci_set_drvdata(pdev, hw);
2952
2953         return 0;
2954
2955 err_out_unregister:
2956         if (dev1) {
2957                 unregister_netdev(dev1);
2958                 free_netdev(dev1);
2959         }
2960         unregister_netdev(dev);
2961 err_out_free_netdev:
2962         free_netdev(dev);
2963 err_out_free_pci:
2964         sky2_write8(hw, B0_CTST, CS_RST_SET);
2965         pci_free_consistent(hw->pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
2966 err_out_iounmap:
2967         iounmap(hw->regs);
2968 err_out_free_hw:
2969         kfree(hw);
2970 err_out_free_regions:
2971         pci_release_regions(pdev);
2972         pci_disable_device(pdev);
2973 err_out:
2974         return err;
2975 }
2976
2977 static void __devexit sky2_remove(struct pci_dev *pdev)
2978 {
2979         struct sky2_hw *hw = pci_get_drvdata(pdev);
2980         struct net_device *dev0, *dev1;
2981
2982         if (!hw)
2983                 return;
2984
2985         dev0 = hw->dev[0];
2986         dev1 = hw->dev[1];
2987         if (dev1)
2988                 unregister_netdev(dev1);
2989         unregister_netdev(dev0);
2990
2991         sky2_write32(hw, B0_IMSK, 0);
2992         sky2_set_power_state(hw, PCI_D3hot);
2993         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
2994         sky2_write8(hw, B0_CTST, CS_RST_SET);
2995         sky2_read8(hw, B0_CTST);
2996
2997         free_irq(pdev->irq, hw);
2998         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
2999         pci_release_regions(pdev);
3000         pci_disable_device(pdev);
3001
3002         if (dev1)
3003                 free_netdev(dev1);
3004         free_netdev(dev0);
3005         iounmap(hw->regs);
3006         kfree(hw);
3007
3008         pci_set_drvdata(pdev, NULL);
3009 }
3010
3011 #ifdef CONFIG_PM
3012 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
3013 {
3014         struct sky2_hw *hw = pci_get_drvdata(pdev);
3015         int i;
3016
3017         for (i = 0; i < 2; i++) {
3018                 struct net_device *dev = hw->dev[i];
3019
3020                 if (dev) {
3021                         if (!netif_running(dev))
3022                                 continue;
3023
3024                         sky2_down(dev);
3025                         netif_device_detach(dev);
3026                 }
3027         }
3028
3029         return sky2_set_power_state(hw, pci_choose_state(pdev, state));
3030 }
3031
3032 static int sky2_resume(struct pci_dev *pdev)
3033 {
3034         struct sky2_hw *hw = pci_get_drvdata(pdev);
3035         int i;
3036
3037         pci_restore_state(pdev);
3038         pci_enable_wake(pdev, PCI_D0, 0);
3039         sky2_set_power_state(hw, PCI_D0);
3040
3041         sky2_reset(hw);
3042
3043         for (i = 0; i < 2; i++) {
3044                 struct net_device *dev = hw->dev[i];
3045                 if (dev) {
3046                         if (netif_running(dev)) {
3047                                 netif_device_attach(dev);
3048                                 sky2_up(dev);
3049                         }
3050                 }
3051         }
3052         return 0;
3053 }
3054 #endif
3055
3056 static struct pci_driver sky2_driver = {
3057         .name = DRV_NAME,
3058         .id_table = sky2_id_table,
3059         .probe = sky2_probe,
3060         .remove = __devexit_p(sky2_remove),
3061 #ifdef CONFIG_PM
3062         .suspend = sky2_suspend,
3063         .resume = sky2_resume,
3064 #endif
3065 };
3066
3067 static int __init sky2_init_module(void)
3068 {
3069         return pci_module_init(&sky2_driver);
3070 }
3071
3072 static void __exit sky2_cleanup_module(void)
3073 {
3074         pci_unregister_driver(&sky2_driver);
3075 }
3076
3077 module_init(sky2_init_module);
3078 module_exit(sky2_cleanup_module);
3079
3080 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
3081 MODULE_AUTHOR("Stephen Hemminger <shemminger@osdl.org>");
3082 MODULE_LICENSE("GPL");