Automatic merge of /spare/repo/netdev-2.6 branch orinoco-hch
[linux-2.6] / drivers / scsi / ahci.c
1 /*
2  *  ahci.c - AHCI SATA support
3  *
4  *  Copyright 2004 Red Hat, Inc.
5  *
6  *  The contents of this file are subject to the Open
7  *  Software License version 1.1 that can be found at
8  *  http://www.opensource.org/licenses/osl-1.1.txt and is included herein
9  *  by reference.
10  *
11  *  Alternatively, the contents of this file may be used under the terms
12  *  of the GNU General Public License version 2 (the "GPL") as distributed
13  *  in the kernel source COPYING file, in which case the provisions of
14  *  the GPL are applicable instead of the above.  If you wish to allow
15  *  the use of your version of this file only under the terms of the
16  *  GPL and not to allow others to use your version of this file under
17  *  the OSL, indicate your decision by deleting the provisions above and
18  *  replace them with the notice and other provisions required by the GPL.
19  *  If you do not delete the provisions above, a recipient may use your
20  *  version of this file under either the OSL or the GPL.
21  *
22  * Version 1.0 of the AHCI specification:
23  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
24  *
25  */
26
27 #include <linux/kernel.h>
28 #include <linux/module.h>
29 #include <linux/pci.h>
30 #include <linux/init.h>
31 #include <linux/blkdev.h>
32 #include <linux/delay.h>
33 #include <linux/interrupt.h>
34 #include <linux/sched.h>
35 #include <linux/dma-mapping.h>
36 #include "scsi.h"
37 #include <scsi/scsi_host.h>
38 #include <linux/libata.h>
39 #include <asm/io.h>
40
41 #define DRV_NAME        "ahci"
42 #define DRV_VERSION     "1.00"
43
44
45 enum {
46         AHCI_PCI_BAR            = 5,
47         AHCI_MAX_SG             = 168, /* hardware max is 64K */
48         AHCI_DMA_BOUNDARY       = 0xffffffff,
49         AHCI_USE_CLUSTERING     = 0,
50         AHCI_CMD_SLOT_SZ        = 32 * 32,
51         AHCI_RX_FIS_SZ          = 256,
52         AHCI_CMD_TBL_HDR        = 0x80,
53         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR + (AHCI_MAX_SG * 16),
54         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_SZ +
55                                   AHCI_RX_FIS_SZ,
56         AHCI_IRQ_ON_SG          = (1 << 31),
57         AHCI_CMD_ATAPI          = (1 << 5),
58         AHCI_CMD_WRITE          = (1 << 6),
59
60         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
61
62         board_ahci              = 0,
63
64         /* global controller registers */
65         HOST_CAP                = 0x00, /* host capabilities */
66         HOST_CTL                = 0x04, /* global host control */
67         HOST_IRQ_STAT           = 0x08, /* interrupt status */
68         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
69         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
70
71         /* HOST_CTL bits */
72         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
73         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
74         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
75
76         /* HOST_CAP bits */
77         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
78
79         /* registers for each SATA port */
80         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
81         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
82         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
83         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
84         PORT_IRQ_STAT           = 0x10, /* interrupt status */
85         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
86         PORT_CMD                = 0x18, /* port command */
87         PORT_TFDATA             = 0x20, /* taskfile data */
88         PORT_SIG                = 0x24, /* device TF signature */
89         PORT_CMD_ISSUE          = 0x38, /* command issue */
90         PORT_SCR                = 0x28, /* SATA phy register block */
91         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
92         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
93         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
94         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
95
96         /* PORT_IRQ_{STAT,MASK} bits */
97         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
98         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
99         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
100         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
101         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
102         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
103         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
104         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
105
106         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
107         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
108         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
109         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
110         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
111         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
112         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
113         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
114         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
115
116         PORT_IRQ_FATAL          = PORT_IRQ_TF_ERR |
117                                   PORT_IRQ_HBUS_ERR |
118                                   PORT_IRQ_HBUS_DATA_ERR |
119                                   PORT_IRQ_IF_ERR,
120         DEF_PORT_IRQ            = PORT_IRQ_FATAL | PORT_IRQ_PHYRDY |
121                                   PORT_IRQ_CONNECT | PORT_IRQ_SG_DONE |
122                                   PORT_IRQ_UNK_FIS | PORT_IRQ_SDB_FIS |
123                                   PORT_IRQ_DMAS_FIS | PORT_IRQ_PIOS_FIS |
124                                   PORT_IRQ_D2H_REG_FIS,
125
126         /* PORT_CMD bits */
127         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
128         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
129         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
130         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
131         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
132         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
133
134         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
135         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
136         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
137 };
138
139 struct ahci_cmd_hdr {
140         u32                     opts;
141         u32                     status;
142         u32                     tbl_addr;
143         u32                     tbl_addr_hi;
144         u32                     reserved[4];
145 };
146
147 struct ahci_sg {
148         u32                     addr;
149         u32                     addr_hi;
150         u32                     reserved;
151         u32                     flags_size;
152 };
153
154 struct ahci_host_priv {
155         unsigned long           flags;
156         u32                     cap;    /* cache of HOST_CAP register */
157         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
158 };
159
160 struct ahci_port_priv {
161         struct ahci_cmd_hdr     *cmd_slot;
162         dma_addr_t              cmd_slot_dma;
163         void                    *cmd_tbl;
164         dma_addr_t              cmd_tbl_dma;
165         struct ahci_sg          *cmd_tbl_sg;
166         void                    *rx_fis;
167         dma_addr_t              rx_fis_dma;
168 };
169
170 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
171 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
172 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
173 static int ahci_qc_issue(struct ata_queued_cmd *qc);
174 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
175 static void ahci_phy_reset(struct ata_port *ap);
176 static void ahci_irq_clear(struct ata_port *ap);
177 static void ahci_eng_timeout(struct ata_port *ap);
178 static int ahci_port_start(struct ata_port *ap);
179 static void ahci_port_stop(struct ata_port *ap);
180 static void ahci_host_stop(struct ata_host_set *host_set);
181 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
182 static void ahci_qc_prep(struct ata_queued_cmd *qc);
183 static u8 ahci_check_status(struct ata_port *ap);
184 static u8 ahci_check_err(struct ata_port *ap);
185 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc);
186
187 static Scsi_Host_Template ahci_sht = {
188         .module                 = THIS_MODULE,
189         .name                   = DRV_NAME,
190         .ioctl                  = ata_scsi_ioctl,
191         .queuecommand           = ata_scsi_queuecmd,
192         .eh_strategy_handler    = ata_scsi_error,
193         .can_queue              = ATA_DEF_QUEUE,
194         .this_id                = ATA_SHT_THIS_ID,
195         .sg_tablesize           = AHCI_MAX_SG,
196         .max_sectors            = ATA_MAX_SECTORS,
197         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
198         .emulated               = ATA_SHT_EMULATED,
199         .use_clustering         = AHCI_USE_CLUSTERING,
200         .proc_name              = DRV_NAME,
201         .dma_boundary           = AHCI_DMA_BOUNDARY,
202         .slave_configure        = ata_scsi_slave_config,
203         .bios_param             = ata_std_bios_param,
204         .ordered_flush          = 1,
205 };
206
207 static struct ata_port_operations ahci_ops = {
208         .port_disable           = ata_port_disable,
209
210         .check_status           = ahci_check_status,
211         .check_altstatus        = ahci_check_status,
212         .check_err              = ahci_check_err,
213         .dev_select             = ata_noop_dev_select,
214
215         .tf_read                = ahci_tf_read,
216
217         .phy_reset              = ahci_phy_reset,
218
219         .qc_prep                = ahci_qc_prep,
220         .qc_issue               = ahci_qc_issue,
221
222         .eng_timeout            = ahci_eng_timeout,
223
224         .irq_handler            = ahci_interrupt,
225         .irq_clear              = ahci_irq_clear,
226
227         .scr_read               = ahci_scr_read,
228         .scr_write              = ahci_scr_write,
229
230         .port_start             = ahci_port_start,
231         .port_stop              = ahci_port_stop,
232         .host_stop              = ahci_host_stop,
233 };
234
235 static struct ata_port_info ahci_port_info[] = {
236         /* board_ahci */
237         {
238                 .sht            = &ahci_sht,
239                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
240                                   ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
241                                   ATA_FLAG_PIO_DMA,
242                 .pio_mask       = 0x03, /* pio3-4 */
243                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
244                 .port_ops       = &ahci_ops,
245         },
246 };
247
248 static struct pci_device_id ahci_pci_tbl[] = {
249         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
250           board_ahci }, /* ICH6 */
251         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
252           board_ahci }, /* ICH6M */
253         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
254           board_ahci }, /* ICH7 */
255         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
256           board_ahci }, /* ICH7M */
257         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
258           board_ahci }, /* ICH7R */
259         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
260           board_ahci }, /* ULi M5288 */
261         { PCI_VENDOR_ID_INTEL, 0x2681, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
262           board_ahci }, /* ESB2 */
263         { PCI_VENDOR_ID_INTEL, 0x2682, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
264           board_ahci }, /* ESB2 */
265         { PCI_VENDOR_ID_INTEL, 0x2683, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
266           board_ahci }, /* ESB2 */
267         { }     /* terminate list */
268 };
269
270
271 static struct pci_driver ahci_pci_driver = {
272         .name                   = DRV_NAME,
273         .id_table               = ahci_pci_tbl,
274         .probe                  = ahci_init_one,
275         .remove                 = ata_pci_remove_one,
276 };
277
278
279 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
280 {
281         return base + 0x100 + (port * 0x80);
282 }
283
284 static inline void *ahci_port_base (void *base, unsigned int port)
285 {
286         return (void *) ahci_port_base_ul((unsigned long)base, port);
287 }
288
289 static void ahci_host_stop(struct ata_host_set *host_set)
290 {
291         struct ahci_host_priv *hpriv = host_set->private_data;
292         kfree(hpriv);
293
294         ata_host_stop(host_set);
295 }
296
297 static int ahci_port_start(struct ata_port *ap)
298 {
299         struct device *dev = ap->host_set->dev;
300         struct ahci_host_priv *hpriv = ap->host_set->private_data;
301         struct ahci_port_priv *pp;
302         int rc;
303         void *mem, *mmio = ap->host_set->mmio_base;
304         void *port_mmio = ahci_port_base(mmio, ap->port_no);
305         dma_addr_t mem_dma;
306
307         rc = ata_port_start(ap);
308         if (rc)
309                 return rc;
310
311         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
312         if (!pp) {
313                 rc = -ENOMEM;
314                 goto err_out;
315         }
316         memset(pp, 0, sizeof(*pp));
317
318         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
319         if (!mem) {
320                 rc = -ENOMEM;
321                 goto err_out_kfree;
322         }
323         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
324
325         /*
326          * First item in chunk of DMA memory: 32-slot command table,
327          * 32 bytes each in size
328          */
329         pp->cmd_slot = mem;
330         pp->cmd_slot_dma = mem_dma;
331
332         mem += AHCI_CMD_SLOT_SZ;
333         mem_dma += AHCI_CMD_SLOT_SZ;
334
335         /*
336          * Second item: Received-FIS area
337          */
338         pp->rx_fis = mem;
339         pp->rx_fis_dma = mem_dma;
340
341         mem += AHCI_RX_FIS_SZ;
342         mem_dma += AHCI_RX_FIS_SZ;
343
344         /*
345          * Third item: data area for storing a single command
346          * and its scatter-gather table
347          */
348         pp->cmd_tbl = mem;
349         pp->cmd_tbl_dma = mem_dma;
350
351         pp->cmd_tbl_sg = mem + AHCI_CMD_TBL_HDR;
352
353         ap->private_data = pp;
354
355         if (hpriv->cap & HOST_CAP_64)
356                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
357         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
358         readl(port_mmio + PORT_LST_ADDR); /* flush */
359
360         if (hpriv->cap & HOST_CAP_64)
361                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
362         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
363         readl(port_mmio + PORT_FIS_ADDR); /* flush */
364
365         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
366                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
367                PORT_CMD_START, port_mmio + PORT_CMD);
368         readl(port_mmio + PORT_CMD); /* flush */
369
370         return 0;
371
372 err_out_kfree:
373         kfree(pp);
374 err_out:
375         ata_port_stop(ap);
376         return rc;
377 }
378
379
380 static void ahci_port_stop(struct ata_port *ap)
381 {
382         struct device *dev = ap->host_set->dev;
383         struct ahci_port_priv *pp = ap->private_data;
384         void *mmio = ap->host_set->mmio_base;
385         void *port_mmio = ahci_port_base(mmio, ap->port_no);
386         u32 tmp;
387
388         tmp = readl(port_mmio + PORT_CMD);
389         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
390         writel(tmp, port_mmio + PORT_CMD);
391         readl(port_mmio + PORT_CMD); /* flush */
392
393         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
394          * this is slightly incorrect.
395          */
396         msleep(500);
397
398         ap->private_data = NULL;
399         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
400                           pp->cmd_slot, pp->cmd_slot_dma);
401         kfree(pp);
402         ata_port_stop(ap);
403 }
404
405 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
406 {
407         unsigned int sc_reg;
408
409         switch (sc_reg_in) {
410         case SCR_STATUS:        sc_reg = 0; break;
411         case SCR_CONTROL:       sc_reg = 1; break;
412         case SCR_ERROR:         sc_reg = 2; break;
413         case SCR_ACTIVE:        sc_reg = 3; break;
414         default:
415                 return 0xffffffffU;
416         }
417
418         return readl((void *) ap->ioaddr.scr_addr + (sc_reg * 4));
419 }
420
421
422 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
423                                u32 val)
424 {
425         unsigned int sc_reg;
426
427         switch (sc_reg_in) {
428         case SCR_STATUS:        sc_reg = 0; break;
429         case SCR_CONTROL:       sc_reg = 1; break;
430         case SCR_ERROR:         sc_reg = 2; break;
431         case SCR_ACTIVE:        sc_reg = 3; break;
432         default:
433                 return;
434         }
435
436         writel(val, (void *) ap->ioaddr.scr_addr + (sc_reg * 4));
437 }
438
439 static void ahci_phy_reset(struct ata_port *ap)
440 {
441         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
442         struct ata_taskfile tf;
443         struct ata_device *dev = &ap->device[0];
444         u32 tmp;
445
446         __sata_phy_reset(ap);
447
448         if (ap->flags & ATA_FLAG_PORT_DISABLED)
449                 return;
450
451         tmp = readl(port_mmio + PORT_SIG);
452         tf.lbah         = (tmp >> 24)   & 0xff;
453         tf.lbam         = (tmp >> 16)   & 0xff;
454         tf.lbal         = (tmp >> 8)    & 0xff;
455         tf.nsect        = (tmp)         & 0xff;
456
457         dev->class = ata_dev_classify(&tf);
458         if (!ata_dev_present(dev))
459                 ata_port_disable(ap);
460 }
461
462 static u8 ahci_check_status(struct ata_port *ap)
463 {
464         void *mmio = (void *) ap->ioaddr.cmd_addr;
465
466         return readl(mmio + PORT_TFDATA) & 0xFF;
467 }
468
469 static u8 ahci_check_err(struct ata_port *ap)
470 {
471         void *mmio = (void *) ap->ioaddr.cmd_addr;
472
473         return (readl(mmio + PORT_TFDATA) >> 8) & 0xFF;
474 }
475
476 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
477 {
478         struct ahci_port_priv *pp = ap->private_data;
479         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
480
481         ata_tf_from_fis(d2h_fis, tf);
482 }
483
484 static void ahci_fill_sg(struct ata_queued_cmd *qc)
485 {
486         struct ahci_port_priv *pp = qc->ap->private_data;
487         unsigned int i;
488
489         VPRINTK("ENTER\n");
490
491         /*
492          * Next, the S/G list.
493          */
494         for (i = 0; i < qc->n_elem; i++) {
495                 u32 sg_len;
496                 dma_addr_t addr;
497
498                 addr = sg_dma_address(&qc->sg[i]);
499                 sg_len = sg_dma_len(&qc->sg[i]);
500
501                 pp->cmd_tbl_sg[i].addr = cpu_to_le32(addr & 0xffffffff);
502                 pp->cmd_tbl_sg[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
503                 pp->cmd_tbl_sg[i].flags_size = cpu_to_le32(sg_len - 1);
504         }
505 }
506
507 static void ahci_qc_prep(struct ata_queued_cmd *qc)
508 {
509         struct ahci_port_priv *pp = qc->ap->private_data;
510         u32 opts;
511         const u32 cmd_fis_len = 5; /* five dwords */
512
513         /*
514          * Fill in command slot information (currently only one slot,
515          * slot 0, is currently since we don't do queueing)
516          */
517
518         opts = (qc->n_elem << 16) | cmd_fis_len;
519         if (qc->tf.flags & ATA_TFLAG_WRITE)
520                 opts |= AHCI_CMD_WRITE;
521
522         switch (qc->tf.protocol) {
523         case ATA_PROT_ATAPI:
524         case ATA_PROT_ATAPI_NODATA:
525         case ATA_PROT_ATAPI_DMA:
526                 opts |= AHCI_CMD_ATAPI;
527                 break;
528
529         default:
530                 /* do nothing */
531                 break;
532         }
533
534         pp->cmd_slot[0].opts = cpu_to_le32(opts);
535         pp->cmd_slot[0].status = 0;
536         pp->cmd_slot[0].tbl_addr = cpu_to_le32(pp->cmd_tbl_dma & 0xffffffff);
537         pp->cmd_slot[0].tbl_addr_hi = cpu_to_le32((pp->cmd_tbl_dma >> 16) >> 16);
538
539         /*
540          * Fill in command table information.  First, the header,
541          * a SATA Register - Host to Device command FIS.
542          */
543         ata_tf_to_fis(&qc->tf, pp->cmd_tbl, 0);
544
545         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
546                 return;
547
548         ahci_fill_sg(qc);
549 }
550
551 static void ahci_intr_error(struct ata_port *ap, u32 irq_stat)
552 {
553         void *mmio = ap->host_set->mmio_base;
554         void *port_mmio = ahci_port_base(mmio, ap->port_no);
555         u32 tmp;
556         int work;
557
558         /* stop DMA */
559         tmp = readl(port_mmio + PORT_CMD);
560         tmp &= ~PORT_CMD_START;
561         writel(tmp, port_mmio + PORT_CMD);
562
563         /* wait for engine to stop.  TODO: this could be
564          * as long as 500 msec
565          */
566         work = 1000;
567         while (work-- > 0) {
568                 tmp = readl(port_mmio + PORT_CMD);
569                 if ((tmp & PORT_CMD_LIST_ON) == 0)
570                         break;
571                 udelay(10);
572         }
573
574         /* clear SATA phy error, if any */
575         tmp = readl(port_mmio + PORT_SCR_ERR);
576         writel(tmp, port_mmio + PORT_SCR_ERR);
577
578         /* if DRQ/BSY is set, device needs to be reset.
579          * if so, issue COMRESET
580          */
581         tmp = readl(port_mmio + PORT_TFDATA);
582         if (tmp & (ATA_BUSY | ATA_DRQ)) {
583                 writel(0x301, port_mmio + PORT_SCR_CTL);
584                 readl(port_mmio + PORT_SCR_CTL); /* flush */
585                 udelay(10);
586                 writel(0x300, port_mmio + PORT_SCR_CTL);
587                 readl(port_mmio + PORT_SCR_CTL); /* flush */
588         }
589
590         /* re-start DMA */
591         tmp = readl(port_mmio + PORT_CMD);
592         tmp |= PORT_CMD_START;
593         writel(tmp, port_mmio + PORT_CMD);
594         readl(port_mmio + PORT_CMD); /* flush */
595
596         printk(KERN_WARNING "ata%u: error occurred, port reset\n", ap->id);
597 }
598
599 static void ahci_eng_timeout(struct ata_port *ap)
600 {
601         void *mmio = ap->host_set->mmio_base;
602         void *port_mmio = ahci_port_base(mmio, ap->port_no);
603         struct ata_queued_cmd *qc;
604
605         DPRINTK("ENTER\n");
606
607         ahci_intr_error(ap, readl(port_mmio + PORT_IRQ_STAT));
608
609         qc = ata_qc_from_tag(ap, ap->active_tag);
610         if (!qc) {
611                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
612                        ap->id);
613         } else {
614                 /* hack alert!  We cannot use the supplied completion
615                  * function from inside the ->eh_strategy_handler() thread.
616                  * libata is the only user of ->eh_strategy_handler() in
617                  * any kernel, so the default scsi_done() assumes it is
618                  * not being called from the SCSI EH.
619                  */
620                 qc->scsidone = scsi_finish_command;
621                 ata_qc_complete(qc, ATA_ERR);
622         }
623
624 }
625
626 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
627 {
628         void *mmio = ap->host_set->mmio_base;
629         void *port_mmio = ahci_port_base(mmio, ap->port_no);
630         u32 status, serr, ci;
631
632         serr = readl(port_mmio + PORT_SCR_ERR);
633         writel(serr, port_mmio + PORT_SCR_ERR);
634
635         status = readl(port_mmio + PORT_IRQ_STAT);
636         writel(status, port_mmio + PORT_IRQ_STAT);
637
638         ci = readl(port_mmio + PORT_CMD_ISSUE);
639         if (likely((ci & 0x1) == 0)) {
640                 if (qc) {
641                         ata_qc_complete(qc, 0);
642                         qc = NULL;
643                 }
644         }
645
646         if (status & PORT_IRQ_FATAL) {
647                 ahci_intr_error(ap, status);
648                 if (qc)
649                         ata_qc_complete(qc, ATA_ERR);
650         }
651
652         return 1;
653 }
654
655 static void ahci_irq_clear(struct ata_port *ap)
656 {
657         /* TODO */
658 }
659
660 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs)
661 {
662         struct ata_host_set *host_set = dev_instance;
663         struct ahci_host_priv *hpriv;
664         unsigned int i, handled = 0;
665         void *mmio;
666         u32 irq_stat, irq_ack = 0;
667
668         VPRINTK("ENTER\n");
669
670         hpriv = host_set->private_data;
671         mmio = host_set->mmio_base;
672
673         /* sigh.  0xffffffff is a valid return from h/w */
674         irq_stat = readl(mmio + HOST_IRQ_STAT);
675         irq_stat &= hpriv->port_map;
676         if (!irq_stat)
677                 return IRQ_NONE;
678
679         spin_lock(&host_set->lock);
680
681         for (i = 0; i < host_set->n_ports; i++) {
682                 struct ata_port *ap;
683                 u32 tmp;
684
685                 VPRINTK("port %u\n", i);
686                 ap = host_set->ports[i];
687                 tmp = irq_stat & (1 << i);
688                 if (tmp && ap) {
689                         struct ata_queued_cmd *qc;
690                         qc = ata_qc_from_tag(ap, ap->active_tag);
691                         if (ahci_host_intr(ap, qc))
692                                 irq_ack |= (1 << i);
693                 }
694         }
695
696         if (irq_ack) {
697                 writel(irq_ack, mmio + HOST_IRQ_STAT);
698                 handled = 1;
699         }
700
701         spin_unlock(&host_set->lock);
702
703         VPRINTK("EXIT\n");
704
705         return IRQ_RETVAL(handled);
706 }
707
708 static int ahci_qc_issue(struct ata_queued_cmd *qc)
709 {
710         struct ata_port *ap = qc->ap;
711         void *port_mmio = (void *) ap->ioaddr.cmd_addr;
712
713         writel(1, port_mmio + PORT_SCR_ACT);
714         readl(port_mmio + PORT_SCR_ACT);        /* flush */
715
716         writel(1, port_mmio + PORT_CMD_ISSUE);
717         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
718
719         return 0;
720 }
721
722 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
723                             unsigned int port_idx)
724 {
725         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
726         base = ahci_port_base_ul(base, port_idx);
727         VPRINTK("base now==0x%lx\n", base);
728
729         port->cmd_addr          = base;
730         port->scr_addr          = base + PORT_SCR;
731
732         VPRINTK("EXIT\n");
733 }
734
735 static int ahci_host_init(struct ata_probe_ent *probe_ent)
736 {
737         struct ahci_host_priv *hpriv = probe_ent->private_data;
738         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
739         void __iomem *mmio = probe_ent->mmio_base;
740         u32 tmp, cap_save;
741         u16 tmp16;
742         unsigned int i, j, using_dac;
743         int rc;
744         void __iomem *port_mmio;
745
746         cap_save = readl(mmio + HOST_CAP);
747         cap_save &= ( (1<<28) | (1<<17) );
748         cap_save |= (1 << 27);
749
750         /* global controller reset */
751         tmp = readl(mmio + HOST_CTL);
752         if ((tmp & HOST_RESET) == 0) {
753                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
754                 readl(mmio + HOST_CTL); /* flush */
755         }
756
757         /* reset must complete within 1 second, or
758          * the hardware should be considered fried.
759          */
760         ssleep(1);
761
762         tmp = readl(mmio + HOST_CTL);
763         if (tmp & HOST_RESET) {
764                 printk(KERN_ERR DRV_NAME "(%s): controller reset failed (0x%x)\n",
765                         pci_name(pdev), tmp);
766                 return -EIO;
767         }
768
769         writel(HOST_AHCI_EN, mmio + HOST_CTL);
770         (void) readl(mmio + HOST_CTL);  /* flush */
771         writel(cap_save, mmio + HOST_CAP);
772         writel(0xf, mmio + HOST_PORTS_IMPL);
773         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
774
775         pci_read_config_word(pdev, 0x92, &tmp16);
776         tmp16 |= 0xf;
777         pci_write_config_word(pdev, 0x92, tmp16);
778
779         hpriv->cap = readl(mmio + HOST_CAP);
780         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
781         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
782
783         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
784                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
785
786         using_dac = hpriv->cap & HOST_CAP_64;
787         if (using_dac &&
788             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
789                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
790                 if (rc) {
791                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
792                         if (rc) {
793                                 printk(KERN_ERR DRV_NAME "(%s): 64-bit DMA enable failed\n",
794                                         pci_name(pdev));
795                                 return rc;
796                         }
797                 }
798
799                 hpriv->flags |= HOST_CAP_64;
800         } else {
801                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
802                 if (rc) {
803                         printk(KERN_ERR DRV_NAME "(%s): 32-bit DMA enable failed\n",
804                                 pci_name(pdev));
805                         return rc;
806                 }
807                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
808                 if (rc) {
809                         printk(KERN_ERR DRV_NAME "(%s): 32-bit consistent DMA enable failed\n",
810                                 pci_name(pdev));
811                         return rc;
812                 }
813         }
814
815         for (i = 0; i < probe_ent->n_ports; i++) {
816 #if 0 /* BIOSen initialize this incorrectly */
817                 if (!(hpriv->port_map & (1 << i)))
818                         continue;
819 #endif
820
821                 port_mmio = ahci_port_base(mmio, i);
822                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
823
824                 ahci_setup_port(&probe_ent->port[i],
825                                 (unsigned long) mmio, i);
826
827                 /* make sure port is not active */
828                 tmp = readl(port_mmio + PORT_CMD);
829                 VPRINTK("PORT_CMD 0x%x\n", tmp);
830                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
831                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
832                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
833                                  PORT_CMD_FIS_RX | PORT_CMD_START);
834                         writel(tmp, port_mmio + PORT_CMD);
835                         readl(port_mmio + PORT_CMD); /* flush */
836
837                         /* spec says 500 msecs for each bit, so
838                          * this is slightly incorrect.
839                          */
840                         msleep(500);
841                 }
842
843                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
844
845                 j = 0;
846                 while (j < 100) {
847                         msleep(10);
848                         tmp = readl(port_mmio + PORT_SCR_STAT);
849                         if ((tmp & 0xf) == 0x3)
850                                 break;
851                         j++;
852                 }
853
854                 tmp = readl(port_mmio + PORT_SCR_ERR);
855                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
856                 writel(tmp, port_mmio + PORT_SCR_ERR);
857
858                 /* ack any pending irq events for this port */
859                 tmp = readl(port_mmio + PORT_IRQ_STAT);
860                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
861                 if (tmp)
862                         writel(tmp, port_mmio + PORT_IRQ_STAT);
863
864                 writel(1 << i, mmio + HOST_IRQ_STAT);
865
866                 /* set irq mask (enables interrupts) */
867                 writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
868         }
869
870         tmp = readl(mmio + HOST_CTL);
871         VPRINTK("HOST_CTL 0x%x\n", tmp);
872         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
873         tmp = readl(mmio + HOST_CTL);
874         VPRINTK("HOST_CTL 0x%x\n", tmp);
875
876         pci_set_master(pdev);
877
878         return 0;
879 }
880
881 /* move to PCI layer, integrate w/ MSI stuff */
882 static void pci_enable_intx(struct pci_dev *pdev)
883 {
884         u16 pci_command;
885
886         pci_read_config_word(pdev, PCI_COMMAND, &pci_command);
887         if (pci_command & PCI_COMMAND_INTX_DISABLE) {
888                 pci_command &= ~PCI_COMMAND_INTX_DISABLE;
889                 pci_write_config_word(pdev, PCI_COMMAND, pci_command);
890         }
891 }
892
893 static void ahci_print_info(struct ata_probe_ent *probe_ent)
894 {
895         struct ahci_host_priv *hpriv = probe_ent->private_data;
896         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
897         void *mmio = probe_ent->mmio_base;
898         u32 vers, cap, impl, speed;
899         const char *speed_s;
900         u16 cc;
901         const char *scc_s;
902
903         vers = readl(mmio + HOST_VERSION);
904         cap = hpriv->cap;
905         impl = hpriv->port_map;
906
907         speed = (cap >> 20) & 0xf;
908         if (speed == 1)
909                 speed_s = "1.5";
910         else if (speed == 2)
911                 speed_s = "3";
912         else
913                 speed_s = "?";
914
915         pci_read_config_word(pdev, 0x0a, &cc);
916         if (cc == 0x0101)
917                 scc_s = "IDE";
918         else if (cc == 0x0106)
919                 scc_s = "SATA";
920         else if (cc == 0x0104)
921                 scc_s = "RAID";
922         else
923                 scc_s = "unknown";
924
925         printk(KERN_INFO DRV_NAME "(%s) AHCI %02x%02x.%02x%02x "
926                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
927                 ,
928                 pci_name(pdev),
929
930                 (vers >> 24) & 0xff,
931                 (vers >> 16) & 0xff,
932                 (vers >> 8) & 0xff,
933                 vers & 0xff,
934
935                 ((cap >> 8) & 0x1f) + 1,
936                 (cap & 0x1f) + 1,
937                 speed_s,
938                 impl,
939                 scc_s);
940
941         printk(KERN_INFO DRV_NAME "(%s) flags: "
942                 "%s%s%s%s%s%s"
943                 "%s%s%s%s%s%s%s\n"
944                 ,
945                 pci_name(pdev),
946
947                 cap & (1 << 31) ? "64bit " : "",
948                 cap & (1 << 30) ? "ncq " : "",
949                 cap & (1 << 28) ? "ilck " : "",
950                 cap & (1 << 27) ? "stag " : "",
951                 cap & (1 << 26) ? "pm " : "",
952                 cap & (1 << 25) ? "led " : "",
953
954                 cap & (1 << 24) ? "clo " : "",
955                 cap & (1 << 19) ? "nz " : "",
956                 cap & (1 << 18) ? "only " : "",
957                 cap & (1 << 17) ? "pmp " : "",
958                 cap & (1 << 15) ? "pio " : "",
959                 cap & (1 << 14) ? "slum " : "",
960                 cap & (1 << 13) ? "part " : ""
961                 );
962 }
963
964 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
965 {
966         static int printed_version;
967         struct ata_probe_ent *probe_ent = NULL;
968         struct ahci_host_priv *hpriv;
969         unsigned long base;
970         void *mmio_base;
971         unsigned int board_idx = (unsigned int) ent->driver_data;
972         int pci_dev_busy = 0;
973         int rc;
974
975         VPRINTK("ENTER\n");
976
977         if (!printed_version++)
978                 printk(KERN_DEBUG DRV_NAME " version " DRV_VERSION "\n");
979
980         rc = pci_enable_device(pdev);
981         if (rc)
982                 return rc;
983
984         rc = pci_request_regions(pdev, DRV_NAME);
985         if (rc) {
986                 pci_dev_busy = 1;
987                 goto err_out;
988         }
989
990         pci_enable_intx(pdev);
991
992         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
993         if (probe_ent == NULL) {
994                 rc = -ENOMEM;
995                 goto err_out_regions;
996         }
997
998         memset(probe_ent, 0, sizeof(*probe_ent));
999         probe_ent->dev = pci_dev_to_dev(pdev);
1000         INIT_LIST_HEAD(&probe_ent->node);
1001
1002         mmio_base = ioremap(pci_resource_start(pdev, AHCI_PCI_BAR),
1003                             pci_resource_len(pdev, AHCI_PCI_BAR));
1004         if (mmio_base == NULL) {
1005                 rc = -ENOMEM;
1006                 goto err_out_free_ent;
1007         }
1008         base = (unsigned long) mmio_base;
1009
1010         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1011         if (!hpriv) {
1012                 rc = -ENOMEM;
1013                 goto err_out_iounmap;
1014         }
1015         memset(hpriv, 0, sizeof(*hpriv));
1016
1017         probe_ent->sht          = ahci_port_info[board_idx].sht;
1018         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1019         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1020         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1021         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1022
1023         probe_ent->irq = pdev->irq;
1024         probe_ent->irq_flags = SA_SHIRQ;
1025         probe_ent->mmio_base = mmio_base;
1026         probe_ent->private_data = hpriv;
1027
1028         /* initialize adapter */
1029         rc = ahci_host_init(probe_ent);
1030         if (rc)
1031                 goto err_out_hpriv;
1032
1033         ahci_print_info(probe_ent);
1034
1035         /* FIXME: check ata_device_add return value */
1036         ata_device_add(probe_ent);
1037         kfree(probe_ent);
1038
1039         return 0;
1040
1041 err_out_hpriv:
1042         kfree(hpriv);
1043 err_out_iounmap:
1044         iounmap(mmio_base);
1045 err_out_free_ent:
1046         kfree(probe_ent);
1047 err_out_regions:
1048         pci_release_regions(pdev);
1049 err_out:
1050         if (!pci_dev_busy)
1051                 pci_disable_device(pdev);
1052         return rc;
1053 }
1054
1055
1056 static int __init ahci_init(void)
1057 {
1058         return pci_module_init(&ahci_pci_driver);
1059 }
1060
1061
1062 static void __exit ahci_exit(void)
1063 {
1064         pci_unregister_driver(&ahci_pci_driver);
1065 }
1066
1067
1068 MODULE_AUTHOR("Jeff Garzik");
1069 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1070 MODULE_LICENSE("GPL");
1071 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1072
1073 module_init(ahci_init);
1074 module_exit(ahci_exit);