git.oblomov.eu Git - linux-2.6/blob - arch/powerpc/mm/hash_utils_64.c

   1 /*
   2  * PowerPC64 port by Mike Corrigan and Dave Engebretsen
   3  *   {mikejc|engebret}@us.ibm.com
   4  *
   5  *    Copyright (c) 2000 Mike Corrigan <mikejc@us.ibm.com>
   6  *
   7  * SMP scalability work:
   8  *    Copyright (C) 2001 Anton Blanchard <anton@au.ibm.com>, IBM
   9  *
  10  *    Module name: htab.c
  11  *
  12  *    Description:
  13  *      PowerPC Hashed Page Table functions
  14  *
  15  * This program is free software; you can redistribute it and/or
  16  * modify it under the terms of the GNU General Public License
  17  * as published by the Free Software Foundation; either version
  18  * 2 of the License, or (at your option) any later version.
  19  */
  20
  21 #undef DEBUG
  22 #undef DEBUG_LOW
  23
  24 #include <linux/spinlock.h>
  25 #include <linux/errno.h>
  26 #include <linux/sched.h>
  27 #include <linux/proc_fs.h>
  28 #include <linux/stat.h>
  29 #include <linux/sysctl.h>
  30 #include <linux/ctype.h>
  31 #include <linux/cache.h>
  32 #include <linux/init.h>
  33 #include <linux/signal.h>
  34
  35 #include <asm/processor.h>
  36 #include <asm/pgtable.h>
  37 #include <asm/mmu.h>
  38 #include <asm/mmu_context.h>
  39 #include <asm/page.h>
  40 #include <asm/types.h>
  41 #include <asm/system.h>
  42 #include <asm/uaccess.h>
  43 #include <asm/machdep.h>
  44 #include <asm/lmb.h>
  45 #include <asm/abs_addr.h>
  46 #include <asm/tlbflush.h>
  47 #include <asm/io.h>
  48 #include <asm/eeh.h>
  49 #include <asm/tlb.h>
  50 #include <asm/cacheflush.h>
  51 #include <asm/cputable.h>
  52 #include <asm/sections.h>
  53 #include <asm/spu.h>
  54 #include <asm/udbg.h>
  55
  56 #ifdef DEBUG
  57 #define DBG(fmt...) udbg_printf(fmt)
  58 #else
  59 #define DBG(fmt...)
  60 #endif
  61
  62 #ifdef DEBUG_LOW
  63 #define DBG_LOW(fmt...) udbg_printf(fmt)
  64 #else
  65 #define DBG_LOW(fmt...)
  66 #endif
  67
  68 #define KB (1024)
  69 #define MB (1024*KB)
  70
  71 /*
  72  * Note:  pte   --> Linux PTE
  73  *        HPTE  --> PowerPC Hashed Page Table Entry
  74  *
  75  * Execution context:
  76  *   htab_initialize is called with the MMU off (of course), but
  77  *   the kernel has been copied down to zero so it can directly
  78  *   reference global data.  At this point it is very difficult
  79  *   to print debug info.
  80  *
  81  */
  82
  83 #ifdef CONFIG_U3_DART
  84 extern unsigned long dart_tablebase;
  85 #endif /* CONFIG_U3_DART */
  86
  87 static unsigned long _SDR1;
  88 struct mmu_psize_def mmu_psize_defs[MMU_PAGE_COUNT];
  89
  90 struct hash_pte *htab_address;
  91 unsigned long htab_size_bytes;
  92 unsigned long htab_hash_mask;
  93 int mmu_linear_psize = MMU_PAGE_4K;
  94 int mmu_virtual_psize = MMU_PAGE_4K;
  95 int mmu_vmalloc_psize = MMU_PAGE_4K;
  96 int mmu_io_psize = MMU_PAGE_4K;
  97 int mmu_kernel_ssize = MMU_SEGSIZE_256M;
  98 int mmu_highuser_ssize = MMU_SEGSIZE_256M;
  99 u16 mmu_slb_size = 64;
 100 #ifdef CONFIG_HUGETLB_PAGE
 101 int mmu_huge_psize = MMU_PAGE_16M;
 102 unsigned int HPAGE_SHIFT;
 103 #endif
 104 #ifdef CONFIG_PPC_64K_PAGES
 105 int mmu_ci_restrictions;
 106 #endif
 107 #ifdef CONFIG_DEBUG_PAGEALLOC
 108 static u8 *linear_map_hash_slots;
 109 static unsigned long linear_map_hash_count;
 110 static DEFINE_SPINLOCK(linear_map_hash_lock);
 111 #endif /* CONFIG_DEBUG_PAGEALLOC */
 112
 113 /* There are definitions of page sizes arrays to be used when none
 114  * is provided by the firmware.
 115  */
 116
 117 /* Pre-POWER4 CPUs (4k pages only)
 118  */
 119 struct mmu_psize_def mmu_psize_defaults_old[] = {
 120         [MMU_PAGE_4K] = {
 121                 .shift  = 12,
 122                 .sllp   = 0,
 123                 .penc   = 0,
 124                 .avpnm  = 0,
 125                 .tlbiel = 0,
 126         },
 127 };
 128
 129 /* POWER4, GPUL, POWER5
 130  *
 131  * Support for 16Mb large pages
 132  */
 133 struct mmu_psize_def mmu_psize_defaults_gp[] = {
 134         [MMU_PAGE_4K] = {
 135                 .shift  = 12,
 136                 .sllp   = 0,
 137                 .penc   = 0,
 138                 .avpnm  = 0,
 139                 .tlbiel = 1,
 140         },
 141         [MMU_PAGE_16M] = {
 142                 .shift  = 24,
 143                 .sllp   = SLB_VSID_L,
 144                 .penc   = 0,
 145                 .avpnm  = 0x1UL,
 146                 .tlbiel = 0,
 147         },
 148 };
 149
 150
 151 int htab_bolt_mapping(unsigned long vstart, unsigned long vend,
 152                       unsigned long pstart, unsigned long mode,
 153                       int psize, int ssize)
 154 {
 155         unsigned long vaddr, paddr;
 156         unsigned int step, shift;
 157         unsigned long tmp_mode;
 158         int ret = 0;
 159
 160         shift = mmu_psize_defs[psize].shift;
 161         step = 1 << shift;
 162
 163         for (vaddr = vstart, paddr = pstart; vaddr < vend;
 164              vaddr += step, paddr += step) {
 165                 unsigned long hash, hpteg;
 166                 unsigned long vsid = get_kernel_vsid(vaddr, ssize);
 167                 unsigned long va = hpt_va(vaddr, vsid, ssize);
 168
 169                 tmp_mode = mode;
 170
 171                 /* Make non-kernel text non-executable */
 172                 if (!in_kernel_text(vaddr))
 173                         tmp_mode = mode | HPTE_R_N;
 174
 175                 hash = hpt_hash(va, shift, ssize);
 176                 hpteg = ((hash & htab_hash_mask) * HPTES_PER_GROUP);
 177
 178                 DBG("htab_bolt_mapping: calling %p\n", ppc_md.hpte_insert);
 179
 180                 BUG_ON(!ppc_md.hpte_insert);
 181                 ret = ppc_md.hpte_insert(hpteg, va, paddr,
 182                                 tmp_mode, HPTE_V_BOLTED, psize, ssize);
 183
 184                 if (ret < 0)
 185                         break;
 186 #ifdef CONFIG_DEBUG_PAGEALLOC
 187                 if ((paddr >> PAGE_SHIFT) < linear_map_hash_count)
 188                         linear_map_hash_slots[paddr >> PAGE_SHIFT] = ret | 0x80;
 189 #endif /* CONFIG_DEBUG_PAGEALLOC */
 190         }
 191         return ret < 0 ? ret : 0;
 192 }
 193
 194 static int __init htab_dt_scan_seg_sizes(unsigned long node,
 195                                          const char *uname, int depth,
 196                                          void *data)
 197 {
 198         char *type = of_get_flat_dt_prop(node, "device_type", NULL);
 199         u32 *prop;
 200         unsigned long size = 0;
 201
 202         /* We are scanning "cpu" nodes only */
 203         if (type == NULL || strcmp(type, "cpu") != 0)
 204                 return 0;
 205
 206         prop = (u32 *)of_get_flat_dt_prop(node, "ibm,processor-segment-sizes",
 207                                           &size);
 208         if (prop == NULL)
 209                 return 0;
 210         for (; size >= 4; size -= 4, ++prop) {
 211                 if (prop[0] == 40) {
 212                         DBG("1T segment support detected\n");
 213                         cur_cpu_spec->cpu_features |= CPU_FTR_1T_SEGMENT;
 214                         return 1;
 215                 }
 216         }
 217         cur_cpu_spec->cpu_features &= ~CPU_FTR_NO_SLBIE_B;
 218         return 0;
 219 }
 220
 221 static void __init htab_init_seg_sizes(void)
 222 {
 223         of_scan_flat_dt(htab_dt_scan_seg_sizes, NULL);
 224 }
 225
 226 static int __init htab_dt_scan_page_sizes(unsigned long node,
 227                                           const char *uname, int depth,
 228                                           void *data)
 229 {
 230         char *type = of_get_flat_dt_prop(node, "device_type", NULL);
 231         u32 *prop;
 232         unsigned long size = 0;
 233
 234         /* We are scanning "cpu" nodes only */
 235         if (type == NULL || strcmp(type, "cpu") != 0)
 236                 return 0;
 237
 238         prop = (u32 *)of_get_flat_dt_prop(node,
 239                                           "ibm,segment-page-sizes", &size);
 240         if (prop != NULL) {
 241                 DBG("Page sizes from device-tree:\n");
 242                 size /= 4;
 243                 cur_cpu_spec->cpu_features &= ~(CPU_FTR_16M_PAGE);
 244                 while(size > 0) {
 245                         unsigned int shift = prop[0];
 246                         unsigned int slbenc = prop[1];
 247                         unsigned int lpnum = prop[2];
 248                         unsigned int lpenc = 0;
 249                         struct mmu_psize_def *def;
 250                         int idx = -1;
 251
 252                         size -= 3; prop += 3;
 253                         while(size > 0 && lpnum) {
 254                                 if (prop[0] == shift)
 255                                         lpenc = prop[1];
 256                                 prop += 2; size -= 2;
 257                                 lpnum--;
 258                         }
 259                         switch(shift) {
 260                         case 0xc:
 261                                 idx = MMU_PAGE_4K;
 262                                 break;
 263                         case 0x10:
 264                                 idx = MMU_PAGE_64K;
 265                                 break;
 266                         case 0x14:
 267                                 idx = MMU_PAGE_1M;
 268                                 break;
 269                         case 0x18:
 270                                 idx = MMU_PAGE_16M;
 271                                 cur_cpu_spec->cpu_features |= CPU_FTR_16M_PAGE;
 272                                 break;
 273                         case 0x22:
 274                                 idx = MMU_PAGE_16G;
 275                                 break;
 276                         }
 277                         if (idx < 0)
 278                                 continue;
 279                         def = &mmu_psize_defs[idx];
 280                         def->shift = shift;
 281                         if (shift <= 23)
 282                                 def->avpnm = 0;
 283                         else
 284                                 def->avpnm = (1 << (shift - 23)) - 1;
 285                         def->sllp = slbenc;
 286                         def->penc = lpenc;
 287                         /* We don't know for sure what's up with tlbiel, so
 288                          * for now we only set it for 4K and 64K pages
 289                          */
 290                         if (idx == MMU_PAGE_4K || idx == MMU_PAGE_64K)
 291                                 def->tlbiel = 1;
 292                         else
 293                                 def->tlbiel = 0;
 294
 295                         DBG(" %d: shift=%02x, sllp=%04x, avpnm=%08x, "
 296                             "tlbiel=%d, penc=%d\n",
 297                             idx, shift, def->sllp, def->avpnm, def->tlbiel,
 298                             def->penc);
 299                 }
 300                 return 1;
 301         }
 302         return 0;
 303 }
 304
 305 static void __init htab_init_page_sizes(void)
 306 {
 307         int rc;
 308
 309         /* Default to 4K pages only */
 310         memcpy(mmu_psize_defs, mmu_psize_defaults_old,
 311                sizeof(mmu_psize_defaults_old));
 312
 313         /*
 314          * Try to find the available page sizes in the device-tree
 315          */
 316         rc = of_scan_flat_dt(htab_dt_scan_page_sizes, NULL);
 317         if (rc != 0)  /* Found */
 318                 goto found;
 319
 320         /*
 321          * Not in the device-tree, let's fallback on known size
 322          * list for 16M capable GP & GR
 323          */
 324         if (cpu_has_feature(CPU_FTR_16M_PAGE))
 325                 memcpy(mmu_psize_defs, mmu_psize_defaults_gp,
 326                        sizeof(mmu_psize_defaults_gp));
 327  found:
 328 #ifndef CONFIG_DEBUG_PAGEALLOC
 329         /*
 330          * Pick a size for the linear mapping. Currently, we only support
 331          * 16M, 1M and 4K which is the default
 332          */
 333         if (mmu_psize_defs[MMU_PAGE_16M].shift)
 334                 mmu_linear_psize = MMU_PAGE_16M;
 335         else if (mmu_psize_defs[MMU_PAGE_1M].shift)
 336                 mmu_linear_psize = MMU_PAGE_1M;
 337 #endif /* CONFIG_DEBUG_PAGEALLOC */
 338
 339 #ifdef CONFIG_PPC_64K_PAGES
 340         /*
 341          * Pick a size for the ordinary pages. Default is 4K, we support
 342          * 64K for user mappings and vmalloc if supported by the processor.
 343          * We only use 64k for ioremap if the processor
 344          * (and firmware) support cache-inhibited large pages.
 345          * If not, we use 4k and set mmu_ci_restrictions so that
 346          * hash_page knows to switch processes that use cache-inhibited
 347          * mappings to 4k pages.
 348          */
 349         if (mmu_psize_defs[MMU_PAGE_64K].shift) {
 350                 mmu_virtual_psize = MMU_PAGE_64K;
 351                 mmu_vmalloc_psize = MMU_PAGE_64K;
 352                 if (mmu_linear_psize == MMU_PAGE_4K)
 353                         mmu_linear_psize = MMU_PAGE_64K;
 354                 if (cpu_has_feature(CPU_FTR_CI_LARGE_PAGE))
 355                         mmu_io_psize = MMU_PAGE_64K;
 356                 else
 357                         mmu_ci_restrictions = 1;
 358         }
 359 #endif /* CONFIG_PPC_64K_PAGES */
 360
 361         printk(KERN_DEBUG "Page orders: linear mapping = %d, "
 362                "virtual = %d, io = %d\n",
 363                mmu_psize_defs[mmu_linear_psize].shift,
 364                mmu_psize_defs[mmu_virtual_psize].shift,
 365                mmu_psize_defs[mmu_io_psize].shift);
 366
 367 #ifdef CONFIG_HUGETLB_PAGE
 368         /* Init large page size. Currently, we pick 16M or 1M depending
 369          * on what is available
 370          */
 371         if (mmu_psize_defs[MMU_PAGE_16M].shift)
 372                 set_huge_psize(MMU_PAGE_16M);
 373         /* With 4k/4level pagetables, we can't (for now) cope with a
 374          * huge page size < PMD_SIZE */
 375         else if (mmu_psize_defs[MMU_PAGE_1M].shift)
 376                 set_huge_psize(MMU_PAGE_1M);
 377 #endif /* CONFIG_HUGETLB_PAGE */
 378 }
 379
 380 static int __init htab_dt_scan_pftsize(unsigned long node,
 381                                        const char *uname, int depth,
 382                                        void *data)
 383 {
 384         char *type = of_get_flat_dt_prop(node, "device_type", NULL);
 385         u32 *prop;
 386
 387         /* We are scanning "cpu" nodes only */
 388         if (type == NULL || strcmp(type, "cpu") != 0)
 389                 return 0;
 390
 391         prop = (u32 *)of_get_flat_dt_prop(node, "ibm,pft-size", NULL);
 392         if (prop != NULL) {
 393                 /* pft_size[0] is the NUMA CEC cookie */
 394                 ppc64_pft_size = prop[1];
 395                 return 1;
 396         }
 397         return 0;
 398 }
 399
 400 static unsigned long __init htab_get_table_size(void)
 401 {
 402         unsigned long mem_size, rnd_mem_size, pteg_count;
 403
 404         /* If hash size isn't already provided by the platform, we try to
 405          * retrieve it from the device-tree. If it's not there neither, we
 406          * calculate it now based on the total RAM size
 407          */
 408         if (ppc64_pft_size == 0)
 409                 of_scan_flat_dt(htab_dt_scan_pftsize, NULL);
 410         if (ppc64_pft_size)
 411                 return 1UL << ppc64_pft_size;
 412
 413         /* round mem_size up to next power of 2 */
 414         mem_size = lmb_phys_mem_size();
 415         rnd_mem_size = 1UL << __ilog2(mem_size);
 416         if (rnd_mem_size < mem_size)
 417                 rnd_mem_size <<= 1;
 418
 419         /* # pages / 2 */
 420         pteg_count = max(rnd_mem_size >> (12 + 1), 1UL << 11);
 421
 422         return pteg_count << 7;
 423 }
 424
 425 #ifdef CONFIG_MEMORY_HOTPLUG
 426 void create_section_mapping(unsigned long start, unsigned long end)
 427 {
 428                 BUG_ON(htab_bolt_mapping(start, end, __pa(start),
 429                         _PAGE_ACCESSED | _PAGE_DIRTY | _PAGE_COHERENT | PP_RWXX,
 430                         mmu_linear_psize, mmu_kernel_ssize));
 431 }
 432 #endif /* CONFIG_MEMORY_HOTPLUG */
 433
 434 static inline void make_bl(unsigned int *insn_addr, void *func)
 435 {
 436         unsigned long funcp = *((unsigned long *)func);
 437         int offset = funcp - (unsigned long)insn_addr;
 438
 439         *insn_addr = (unsigned int)(0x48000001 | (offset & 0x03fffffc));
 440         flush_icache_range((unsigned long)insn_addr, 4+
 441                            (unsigned long)insn_addr);
 442 }
 443
 444 static void __init htab_finish_init(void)
 445 {
 446         extern unsigned int *htab_call_hpte_insert1;
 447         extern unsigned int *htab_call_hpte_insert2;
 448         extern unsigned int *htab_call_hpte_remove;
 449         extern unsigned int *htab_call_hpte_updatepp;
 450
 451 #ifdef CONFIG_PPC_HAS_HASH_64K
 452         extern unsigned int *ht64_call_hpte_insert1;
 453         extern unsigned int *ht64_call_hpte_insert2;
 454         extern unsigned int *ht64_call_hpte_remove;
 455         extern unsigned int *ht64_call_hpte_updatepp;
 456
 457         make_bl(ht64_call_hpte_insert1, ppc_md.hpte_insert);
 458         make_bl(ht64_call_hpte_insert2, ppc_md.hpte_insert);
 459         make_bl(ht64_call_hpte_remove, ppc_md.hpte_remove);
 460         make_bl(ht64_call_hpte_updatepp, ppc_md.hpte_updatepp);
 461 #endif /* CONFIG_PPC_HAS_HASH_64K */
 462
 463         make_bl(htab_call_hpte_insert1, ppc_md.hpte_insert);
 464         make_bl(htab_call_hpte_insert2, ppc_md.hpte_insert);
 465         make_bl(htab_call_hpte_remove, ppc_md.hpte_remove);
 466         make_bl(htab_call_hpte_updatepp, ppc_md.hpte_updatepp);
 467 }
 468
 469 void __init htab_initialize(void)
 470 {
 471         unsigned long table;
 472         unsigned long pteg_count;
 473         unsigned long mode_rw;
 474         unsigned long base = 0, size = 0;
 475         int i;
 476
 477         extern unsigned long tce_alloc_start, tce_alloc_end;
 478
 479         DBG(" -> htab_initialize()\n");
 480
 481         /* Initialize segment sizes */
 482         htab_init_seg_sizes();
 483
 484         /* Initialize page sizes */
 485         htab_init_page_sizes();
 486
 487         if (cpu_has_feature(CPU_FTR_1T_SEGMENT)) {
 488                 mmu_kernel_ssize = MMU_SEGSIZE_1T;
 489                 mmu_highuser_ssize = MMU_SEGSIZE_1T;
 490                 printk(KERN_INFO "Using 1TB segments\n");
 491         }
 492
 493         /*
 494          * Calculate the required size of the htab.  We want the number of
 495          * PTEGs to equal one half the number of real pages.
 496          */
 497         htab_size_bytes = htab_get_table_size();
 498         pteg_count = htab_size_bytes >> 7;
 499
 500         htab_hash_mask = pteg_count - 1;
 501
 502         if (firmware_has_feature(FW_FEATURE_LPAR)) {
 503                 /* Using a hypervisor which owns the htab */
 504                 htab_address = NULL;
 505                 _SDR1 = 0;
 506         } else {
 507                 /* Find storage for the HPT.  Must be contiguous in
 508                  * the absolute address space.
 509                  */
 510                 table = lmb_alloc(htab_size_bytes, htab_size_bytes);
 511
 512                 DBG("Hash table allocated at %lx, size: %lx\n", table,
 513                     htab_size_bytes);
 514
 515                 htab_address = abs_to_virt(table);
 516
 517                 /* htab absolute addr + encoded htabsize */
 518                 _SDR1 = table + __ilog2(pteg_count) - 11;
 519
 520                 /* Initialize the HPT with no entries */
 521                 memset((void *)table, 0, htab_size_bytes);
 522
 523                 /* Set SDR1 */
 524                 mtspr(SPRN_SDR1, _SDR1);
 525         }
 526
 527         mode_rw = _PAGE_ACCESSED | _PAGE_DIRTY | _PAGE_COHERENT | PP_RWXX;
 528
 529 #ifdef CONFIG_DEBUG_PAGEALLOC
 530         linear_map_hash_count = lmb_end_of_DRAM() >> PAGE_SHIFT;
 531         linear_map_hash_slots = __va(lmb_alloc_base(linear_map_hash_count,
 532                                                     1, lmb.rmo_size));
 533         memset(linear_map_hash_slots, 0, linear_map_hash_count);
 534 #endif /* CONFIG_DEBUG_PAGEALLOC */
 535
 536         /* On U3 based machines, we need to reserve the DART area and
 537          * _NOT_ map it to avoid cache paradoxes as it's remapped non
 538          * cacheable later on
 539          */
 540
 541         /* create bolted the linear mapping in the hash table */
 542         for (i=0; i < lmb.memory.cnt; i++) {
 543                 base = (unsigned long)__va(lmb.memory.region[i].base);
 544                 size = lmb.memory.region[i].size;
 545
 546                 DBG("creating mapping for region: %lx : %lx\n", base, size);
 547
 548 #ifdef CONFIG_U3_DART
 549                 /* Do not map the DART space. Fortunately, it will be aligned
 550                  * in such a way that it will not cross two lmb regions and
 551                  * will fit within a single 16Mb page.
 552                  * The DART space is assumed to be a full 16Mb region even if
 553                  * we only use 2Mb of that space. We will use more of it later
 554                  * for AGP GART. We have to use a full 16Mb large page.
 555                  */
 556                 DBG("DART base: %lx\n", dart_tablebase);
 557
 558                 if (dart_tablebase != 0 && dart_tablebase >= base
 559                     && dart_tablebase < (base + size)) {
 560                         unsigned long dart_table_end = dart_tablebase + 16 * MB;
 561                         if (base != dart_tablebase)
 562                                 BUG_ON(htab_bolt_mapping(base, dart_tablebase,
 563                                                         __pa(base), mode_rw,
 564                                                         mmu_linear_psize,
 565                                                         mmu_kernel_ssize));
 566                         if ((base + size) > dart_table_end)
 567                                 BUG_ON(htab_bolt_mapping(dart_tablebase+16*MB,
 568                                                         base + size,
 569                                                         __pa(dart_table_end),
 570                                                          mode_rw,
 571                                                          mmu_linear_psize,
 572                                                          mmu_kernel_ssize));
 573                         continue;
 574                 }
 575 #endif /* CONFIG_U3_DART */
 576                 BUG_ON(htab_bolt_mapping(base, base + size, __pa(base),
 577                                 mode_rw, mmu_linear_psize, mmu_kernel_ssize));
 578        }
 579
 580         /*
 581          * If we have a memory_limit and we've allocated TCEs then we need to
 582          * explicitly map the TCE area at the top of RAM. We also cope with the
 583          * case that the TCEs start below memory_limit.
 584          * tce_alloc_start/end are 16MB aligned so the mapping should work
 585          * for either 4K or 16MB pages.
 586          */
 587         if (tce_alloc_start) {
 588                 tce_alloc_start = (unsigned long)__va(tce_alloc_start);
 589                 tce_alloc_end = (unsigned long)__va(tce_alloc_end);
 590
 591                 if (base + size >= tce_alloc_start)
 592                         tce_alloc_start = base + size + 1;
 593
 594                 BUG_ON(htab_bolt_mapping(tce_alloc_start, tce_alloc_end,
 595                                          __pa(tce_alloc_start), mode_rw,
 596                                          mmu_linear_psize, mmu_kernel_ssize));
 597         }
 598
 599         htab_finish_init();
 600
 601         DBG(" <- htab_initialize()\n");
 602 }
 603 #undef KB
 604 #undef MB
 605
 606 void htab_initialize_secondary(void)
 607 {
 608         if (!firmware_has_feature(FW_FEATURE_LPAR))
 609                 mtspr(SPRN_SDR1, _SDR1);
 610 }
 611
 612 /*
 613  * Called by asm hashtable.S for doing lazy icache flush
 614  */
 615 unsigned int hash_page_do_lazy_icache(unsigned int pp, pte_t pte, int trap)
 616 {
 617         struct page *page;
 618
 619         if (!pfn_valid(pte_pfn(pte)))
 620                 return pp;
 621
 622         page = pte_page(pte);
 623
 624         /* page is dirty */
 625         if (!test_bit(PG_arch_1, &page->flags) && !PageReserved(page)) {
 626                 if (trap == 0x400) {
 627                         __flush_dcache_icache(page_address(page));
 628                         set_bit(PG_arch_1, &page->flags);
 629                 } else
 630                         pp |= HPTE_R_N;
 631         }
 632         return pp;
 633 }
 634
 635 /*
 636  * Demote a segment to using 4k pages.
 637  * For now this makes the whole process use 4k pages.
 638  */
 639 #ifdef CONFIG_PPC_64K_PAGES
 640 static void demote_segment_4k(struct mm_struct *mm, unsigned long addr)
 641 {
 642         if (mm->context.user_psize == MMU_PAGE_4K)
 643                 return;
 644         slice_set_user_psize(mm, MMU_PAGE_4K);
 645 #ifdef CONFIG_SPU_BASE
 646         spu_flush_all_slbs(mm);
 647 #endif
 648 }
 649 #endif /* CONFIG_PPC_64K_PAGES */
 650
 651 /* Result code is:
 652  *  0 - handled
 653  *  1 - normal page fault
 654  * -1 - critical hash insertion error
 655  */
 656 int hash_page(unsigned long ea, unsigned long access, unsigned long trap)
 657 {
 658         void *pgdir;
 659         unsigned long vsid;
 660         struct mm_struct *mm;
 661         pte_t *ptep;
 662         cpumask_t tmp;
 663         int rc, user_region = 0, local = 0;
 664         int psize, ssize;
 665
 666         DBG_LOW("hash_page(ea=%016lx, access=%lx, trap=%lx\n",
 667                 ea, access, trap);
 668
 669         if ((ea & ~REGION_MASK) >= PGTABLE_RANGE) {
 670                 DBG_LOW(" out of pgtable range !\n");
 671                 return 1;
 672         }
 673
 674         /* Get region & vsid */
 675         switch (REGION_ID(ea)) {
 676         case USER_REGION_ID:
 677                 user_region = 1;
 678                 mm = current->mm;
 679                 if (! mm) {
 680                         DBG_LOW(" user region with no mm !\n");
 681                         return 1;
 682                 }
 683 #ifdef CONFIG_PPC_MM_SLICES
 684                 psize = get_slice_psize(mm, ea);
 685 #else
 686                 psize = mm->context.user_psize;
 687 #endif
 688                 ssize = user_segment_size(ea);
 689                 vsid = get_vsid(mm->context.id, ea, ssize);
 690                 break;
 691         case VMALLOC_REGION_ID:
 692                 mm = &init_mm;
 693                 vsid = get_kernel_vsid(ea, mmu_kernel_ssize);
 694                 if (ea < VMALLOC_END)
 695                         psize = mmu_vmalloc_psize;
 696                 else
 697                         psize = mmu_io_psize;
 698                 ssize = mmu_kernel_ssize;
 699                 break;
 700         default:
 701                 /* Not a valid range
 702                  * Send the problem up to do_page_fault
 703                  */
 704                 return 1;
 705         }
 706         DBG_LOW(" mm=%p, mm->pgdir=%p, vsid=%016lx\n", mm, mm->pgd, vsid);
 707
 708         /* Get pgdir */
 709         pgdir = mm->pgd;
 710         if (pgdir == NULL)
 711                 return 1;
 712
 713         /* Check CPU locality */
 714         tmp = cpumask_of_cpu(smp_processor_id());
 715         if (user_region && cpus_equal(mm->cpu_vm_mask, tmp))
 716                 local = 1;
 717
 718 #ifdef CONFIG_HUGETLB_PAGE
 719         /* Handle hugepage regions */
 720         if (HPAGE_SHIFT && psize == mmu_huge_psize) {
 721                 DBG_LOW(" -> huge page !\n");
 722                 return hash_huge_page(mm, access, ea, vsid, local, trap);
 723         }
 724 #endif /* CONFIG_HUGETLB_PAGE */
 725
 726 #ifndef CONFIG_PPC_64K_PAGES
 727         /* If we use 4K pages and our psize is not 4K, then we are hitting
 728          * a special driver mapping, we need to align the address before
 729          * we fetch the PTE
 730          */
 731         if (psize != MMU_PAGE_4K)
 732                 ea &= ~((1ul << mmu_psize_defs[psize].shift) - 1);
 733 #endif /* CONFIG_PPC_64K_PAGES */
 734
 735         /* Get PTE and page size from page tables */
 736         ptep = find_linux_pte(pgdir, ea);
 737         if (ptep == NULL || !pte_present(*ptep)) {
 738                 DBG_LOW(" no PTE !\n");
 739                 return 1;
 740         }
 741
 742 #ifndef CONFIG_PPC_64K_PAGES
 743         DBG_LOW(" i-pte: %016lx\n", pte_val(*ptep));
 744 #else
 745         DBG_LOW(" i-pte: %016lx %016lx\n", pte_val(*ptep),
 746                 pte_val(*(ptep + PTRS_PER_PTE)));
 747 #endif
 748         /* Pre-check access permissions (will be re-checked atomically
 749          * in __hash_page_XX but this pre-check is a fast path
 750          */
 751         if (access & ~pte_val(*ptep)) {
 752                 DBG_LOW(" no access !\n");
 753                 return 1;
 754         }
 755
 756         /* Do actual hashing */
 757 #ifdef CONFIG_PPC_64K_PAGES
 758         /* If _PAGE_4K_PFN is set, make sure this is a 4k segment */
 759         if (pte_val(*ptep) & _PAGE_4K_PFN) {
 760                 demote_segment_4k(mm, ea);
 761                 psize = MMU_PAGE_4K;
 762         }
 763
 764         /* If this PTE is non-cacheable and we have restrictions on
 765          * using non cacheable large pages, then we switch to 4k
 766          */
 767         if (mmu_ci_restrictions && psize == MMU_PAGE_64K &&
 768             (pte_val(*ptep) & _PAGE_NO_CACHE)) {
 769                 if (user_region) {
 770                         demote_segment_4k(mm, ea);
 771                         psize = MMU_PAGE_4K;
 772                 } else if (ea < VMALLOC_END) {
 773                         /*
 774                          * some driver did a non-cacheable mapping
 775                          * in vmalloc space, so switch vmalloc
 776                          * to 4k pages
 777                          */
 778                         printk(KERN_ALERT "Reducing vmalloc segment "
 779                                "to 4kB pages because of "
 780                                "non-cacheable mapping\n");
 781                         psize = mmu_vmalloc_psize = MMU_PAGE_4K;
 782 #ifdef CONFIG_SPU_BASE
 783                         spu_flush_all_slbs(mm);
 784 #endif
 785                 }
 786         }
 787         if (user_region) {
 788                 if (psize != get_paca()->context.user_psize) {
 789                         get_paca()->context = mm->context;
 790                         slb_flush_and_rebolt();
 791                 }
 792         } else if (get_paca()->vmalloc_sllp !=
 793                    mmu_psize_defs[mmu_vmalloc_psize].sllp) {
 794                 get_paca()->vmalloc_sllp =
 795                         mmu_psize_defs[mmu_vmalloc_psize].sllp;
 796                 slb_vmalloc_update();
 797         }
 798 #endif /* CONFIG_PPC_64K_PAGES */
 799
 800 #ifdef CONFIG_PPC_HAS_HASH_64K
 801         if (psize == MMU_PAGE_64K)
 802                 rc = __hash_page_64K(ea, access, vsid, ptep, trap, local, ssize);
 803         else
 804 #endif /* CONFIG_PPC_HAS_HASH_64K */
 805                 rc = __hash_page_4K(ea, access, vsid, ptep, trap, local, ssize);
 806
 807 #ifndef CONFIG_PPC_64K_PAGES
 808         DBG_LOW(" o-pte: %016lx\n", pte_val(*ptep));
 809 #else
 810         DBG_LOW(" o-pte: %016lx %016lx\n", pte_val(*ptep),
 811                 pte_val(*(ptep + PTRS_PER_PTE)));
 812 #endif
 813         DBG_LOW(" -> rc=%d\n", rc);
 814         return rc;
 815 }
 816 EXPORT_SYMBOL_GPL(hash_page);
 817
 818 void hash_preload(struct mm_struct *mm, unsigned long ea,
 819                   unsigned long access, unsigned long trap)
 820 {
 821         unsigned long vsid;
 822         void *pgdir;
 823         pte_t *ptep;
 824         cpumask_t mask;
 825         unsigned long flags;
 826         int local = 0;
 827         int ssize;
 828
 829         BUG_ON(REGION_ID(ea) != USER_REGION_ID);
 830
 831 #ifdef CONFIG_PPC_MM_SLICES
 832         /* We only prefault standard pages for now */
 833         if (unlikely(get_slice_psize(mm, ea) != mm->context.user_psize))
 834                 return;
 835 #endif
 836
 837         DBG_LOW("hash_preload(mm=%p, mm->pgdir=%p, ea=%016lx, access=%lx,"
 838                 " trap=%lx\n", mm, mm->pgd, ea, access, trap);
 839
 840         /* Get Linux PTE if available */
 841         pgdir = mm->pgd;
 842         if (pgdir == NULL)
 843                 return;
 844         ptep = find_linux_pte(pgdir, ea);
 845         if (!ptep)
 846                 return;
 847
 848 #ifdef CONFIG_PPC_64K_PAGES
 849         /* If either _PAGE_4K_PFN or _PAGE_NO_CACHE is set (and we are on
 850          * a 64K kernel), then we don't preload, hash_page() will take
 851          * care of it once we actually try to access the page.
 852          * That way we don't have to duplicate all of the logic for segment
 853          * page size demotion here
 854          */
 855         if (pte_val(*ptep) & (_PAGE_4K_PFN | _PAGE_NO_CACHE))
 856                 return;
 857 #endif /* CONFIG_PPC_64K_PAGES */
 858
 859         /* Get VSID */
 860         ssize = user_segment_size(ea);
 861         vsid = get_vsid(mm->context.id, ea, ssize);
 862
 863         /* Hash doesn't like irqs */
 864         local_irq_save(flags);
 865
 866         /* Is that local to this CPU ? */
 867         mask = cpumask_of_cpu(smp_processor_id());
 868         if (cpus_equal(mm->cpu_vm_mask, mask))
 869                 local = 1;
 870
 871         /* Hash it in */
 872 #ifdef CONFIG_PPC_HAS_HASH_64K
 873         if (mm->context.user_psize == MMU_PAGE_64K)
 874                 __hash_page_64K(ea, access, vsid, ptep, trap, local, ssize);
 875         else
 876 #endif /* CONFIG_PPC_HAS_HASH_64K */
 877                 __hash_page_4K(ea, access, vsid, ptep, trap, local, ssize);
 878
 879         local_irq_restore(flags);
 880 }
 881
 882 /* WARNING: This is called from hash_low_64.S, if you change this prototype,
 883  *          do not forget to update the assembly call site !
 884  */
 885 void flush_hash_page(unsigned long va, real_pte_t pte, int psize, int ssize,
 886                      int local)
 887 {
 888         unsigned long hash, index, shift, hidx, slot;
 889
 890         DBG_LOW("flush_hash_page(va=%016x)\n", va);
 891         pte_iterate_hashed_subpages(pte, psize, va, index, shift) {
 892                 hash = hpt_hash(va, shift, ssize);
 893                 hidx = __rpte_to_hidx(pte, index);
 894                 if (hidx & _PTEIDX_SECONDARY)
 895                         hash = ~hash;
 896                 slot = (hash & htab_hash_mask) * HPTES_PER_GROUP;
 897                 slot += hidx & _PTEIDX_GROUP_IX;
 898                 DBG_LOW(" sub %d: hash=%x, hidx=%x\n", index, slot, hidx);
 899                 ppc_md.hpte_invalidate(slot, va, psize, ssize, local);
 900         } pte_iterate_hashed_end();
 901 }
 902
 903 void flush_hash_range(unsigned long number, int local)
 904 {
 905         if (ppc_md.flush_hash_range)
 906                 ppc_md.flush_hash_range(number, local);
 907         else {
 908                 int i;
 909                 struct ppc64_tlb_batch *batch =
 910                         &__get_cpu_var(ppc64_tlb_batch);
 911
 912                 for (i = 0; i < number; i++)
 913                         flush_hash_page(batch->vaddr[i], batch->pte[i],
 914                                         batch->psize, batch->ssize, local);
 915         }
 916 }
 917
 918 /*
 919  * low_hash_fault is called when we the low level hash code failed
 920  * to instert a PTE due to an hypervisor error
 921  */
 922 void low_hash_fault(struct pt_regs *regs, unsigned long address)
 923 {
 924         if (user_mode(regs)) {
 925                 siginfo_t info;
 926
 927                 info.si_signo = SIGBUS;
 928                 info.si_errno = 0;
 929                 info.si_code = BUS_ADRERR;
 930                 info.si_addr = (void __user *)address;
 931                 force_sig_info(SIGBUS, &info, current);
 932                 return;
 933         }
 934         bad_page_fault(regs, address, SIGBUS);
 935 }
 936
 937 #ifdef CONFIG_DEBUG_PAGEALLOC
 938 static void kernel_map_linear_page(unsigned long vaddr, unsigned long lmi)
 939 {
 940         unsigned long hash, hpteg;
 941         unsigned long vsid = get_kernel_vsid(vaddr, mmu_kernel_ssize);
 942         unsigned long va = hpt_va(vaddr, vsid, mmu_kernel_ssize);
 943         unsigned long mode = _PAGE_ACCESSED | _PAGE_DIRTY |
 944                 _PAGE_COHERENT | PP_RWXX | HPTE_R_N;
 945         int ret;
 946
 947         hash = hpt_hash(va, PAGE_SHIFT, mmu_kernel_ssize);
 948         hpteg = ((hash & htab_hash_mask) * HPTES_PER_GROUP);
 949
 950         ret = ppc_md.hpte_insert(hpteg, va, __pa(vaddr),
 951                                  mode, HPTE_V_BOLTED,
 952                                  mmu_linear_psize, mmu_kernel_ssize);
 953         BUG_ON (ret < 0);
 954         spin_lock(&linear_map_hash_lock);
 955         BUG_ON(linear_map_hash_slots[lmi] & 0x80);
 956         linear_map_hash_slots[lmi] = ret | 0x80;
 957         spin_unlock(&linear_map_hash_lock);
 958 }
 959
 960 static void kernel_unmap_linear_page(unsigned long vaddr, unsigned long lmi)
 961 {
 962         unsigned long hash, hidx, slot;
 963         unsigned long vsid = get_kernel_vsid(vaddr, mmu_kernel_ssize);
 964         unsigned long va = hpt_va(vaddr, vsid, mmu_kernel_ssize);
 965
 966         hash = hpt_hash(va, PAGE_SHIFT, mmu_kernel_ssize);
 967         spin_lock(&linear_map_hash_lock);
 968         BUG_ON(!(linear_map_hash_slots[lmi] & 0x80));
 969         hidx = linear_map_hash_slots[lmi] & 0x7f;
 970         linear_map_hash_slots[lmi] = 0;
 971         spin_unlock(&linear_map_hash_lock);
 972         if (hidx & _PTEIDX_SECONDARY)
 973                 hash = ~hash;
 974         slot = (hash & htab_hash_mask) * HPTES_PER_GROUP;
 975         slot += hidx & _PTEIDX_GROUP_IX;
 976         ppc_md.hpte_invalidate(slot, va, mmu_linear_psize, mmu_kernel_ssize, 0);
 977 }
 978
 979 void kernel_map_pages(struct page *page, int numpages, int enable)
 980 {
 981         unsigned long flags, vaddr, lmi;
 982         int i;
 983
 984         local_irq_save(flags);
 985         for (i = 0; i < numpages; i++, page++) {
 986                 vaddr = (unsigned long)page_address(page);
 987                 lmi = __pa(vaddr) >> PAGE_SHIFT;
 988                 if (lmi >= linear_map_hash_count)
 989                         continue;
 990                 if (enable)
 991                         kernel_map_linear_page(vaddr, lmi);
 992                 else
 993                         kernel_unmap_linear_page(vaddr, lmi);
 994         }
 995         local_irq_restore(flags);
 996 }
 997 #endif /* CONFIG_DEBUG_PAGEALLOC */