git.oblomov.eu Git - linux-2.6/blob - arch/blackfin/mach-bf561/head.S

   1 /*
   2  * File:         arch/blackfin/mach-bf561/head.S
   3  * Based on:     arch/blackfin/mach-bf533/head.S
   4  * Author:
   5  *
   6  * Created:
   7  * Description:  BF561 startup file
   8  *
   9  * Modified:
  10  *               Copyright 2004-2006 Analog Devices Inc.
  11  *
  12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; either version 2 of the License, or
  17  * (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, see the file COPYING, or write
  26  * to the Free Software Foundation, Inc.,
  27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  28  */
  29
  30 #include <linux/linkage.h>
  31 #include <linux/init.h>
  32 #include <asm/blackfin.h>
  33 #include <asm/trace.h>
  34
  35 #if CONFIG_BFIN_KERNEL_CLOCK
  36 #include <asm/mach-common/clocks.h>
  37 #include <asm/mach/mem_init.h>
  38 #endif
  39
  40 .global __rambase
  41 .global __ramstart
  42 .global __ramend
  43 .extern ___bss_stop
  44 .extern ___bss_start
  45 .extern _bf53x_relocate_l1_mem
  46
  47 #define INITIAL_STACK   0xFFB01000
  48
  49 __INIT
  50
  51 ENTRY(__start)
  52         /* R0: argument of command line string, passed from uboot, save it */
  53         R7 = R0;
  54         /* Set the SYSCFG register:
  55          * Enable Cycle Counter and Nesting Of Interrupts (3rd Bit)
  56          */
  57         R0 = 0x36;
  58         SYSCFG = R0;
  59         R0 = 0;
  60
  61         /* Clear Out All the data and pointer Registers */
  62         R1 = R0;
  63         R2 = R0;
  64         R3 = R0;
  65         R4 = R0;
  66         R5 = R0;
  67         R6 = R0;
  68
  69         P0 = R0;
  70         P1 = R0;
  71         P2 = R0;
  72         P3 = R0;
  73         P4 = R0;
  74         P5 = R0;
  75
  76         LC0 = r0;
  77         LC1 = r0;
  78         L0 = r0;
  79         L1 = r0;
  80         L2 = r0;
  81         L3 = r0;
  82
  83         /* Clear Out All the DAG Registers */
  84         B0 = r0;
  85         B1 = r0;
  86         B2 = r0;
  87         B3 = r0;
  88
  89         I0 = r0;
  90         I1 = r0;
  91         I2 = r0;
  92         I3 = r0;
  93
  94         M0 = r0;
  95         M1 = r0;
  96         M2 = r0;
  97         M3 = r0;
  98
  99         trace_buffer_init(p0,r0);
 100         P0 = R1;
 101         R0 = R1;
 102
 103         /* Turn off the icache */
 104         p0.l = LO(IMEM_CONTROL);
 105         p0.h = HI(IMEM_CONTROL);
 106         R1 = [p0];
 107         R0 = ~ENICPLB;
 108         R0 = R0 & R1;
 109
 110 #if ANOMALY_05000125
 111         CLI R2;
 112         SSYNC;
 113 #endif
 114         [p0] = R0;
 115         SSYNC;
 116 #if ANOMALY_05000125
 117         STI R2;
 118 #endif
 119
 120         /* Turn off the dcache */
 121         p0.l = LO(DMEM_CONTROL);
 122         p0.h = HI(DMEM_CONTROL);
 123         R1 = [p0];
 124         R0 = ~ENDCPLB;
 125         R0 = R0 & R1;
 126
 127         /* Anomaly 05000125 */
 128 #if ANOMALY_05000125
 129         CLI R2;
 130         SSYNC;
 131 #endif
 132         [p0] = R0;
 133         SSYNC;
 134 #if ANOMALY_05000125
 135         STI R2;
 136 #endif
 137
 138         /* Initialise UART - when booting from u-boot, the UART is not disabled
 139          * so if we dont initalize here, our serial console gets hosed */
 140         p0.h = hi(UART_LCR);
 141         p0.l = lo(UART_LCR);
 142         r0 = 0x0(Z);
 143         w[p0] = r0.L;   /* To enable DLL writes */
 144         ssync;
 145
 146         p0.h = hi(UART_DLL);
 147         p0.l = lo(UART_DLL);
 148         r0 = 0x0(Z);
 149         w[p0] = r0.L;
 150         ssync;
 151
 152         p0.h = hi(UART_DLH);
 153         p0.l = lo(UART_DLH);
 154         r0 = 0x00(Z);
 155         w[p0] = r0.L;
 156         ssync;
 157
 158         p0.h = hi(UART_GCTL);
 159         p0.l = lo(UART_GCTL);
 160         r0 = 0x0(Z);
 161         w[p0] = r0.L;   /* To enable UART clock */
 162         ssync;
 163
 164         /* Initialize stack pointer */
 165         sp.l = lo(INITIAL_STACK);
 166         sp.h = hi(INITIAL_STACK);
 167         fp = sp;
 168         usp = sp;
 169
 170         /* Put The Code for PLL Programming and SDRAM Programming in L1 ISRAM */
 171         call _bf53x_relocate_l1_mem;
 172 #if CONFIG_BFIN_KERNEL_CLOCK
 173         call _start_dma_code;
 174 #endif
 175
 176         /* Code for initializing Async memory banks */
 177
 178         p2.h = hi(EBIU_AMBCTL1);
 179         p2.l = lo(EBIU_AMBCTL1);
 180         r0.h = hi(AMBCTL1VAL);
 181         r0.l = lo(AMBCTL1VAL);
 182         [p2] = r0;
 183         ssync;
 184
 185         p2.h = hi(EBIU_AMBCTL0);
 186         p2.l = lo(EBIU_AMBCTL0);
 187         r0.h = hi(AMBCTL0VAL);
 188         r0.l = lo(AMBCTL0VAL);
 189         [p2] = r0;
 190         ssync;
 191
 192         p2.h = hi(EBIU_AMGCTL);
 193         p2.l = lo(EBIU_AMGCTL);
 194         r0 = AMGCTLVAL;
 195         w[p2] = r0;
 196         ssync;
 197
 198         /* This section keeps the processor in supervisor mode
 199          * during kernel boot.  Switches to user mode at end of boot.
 200          * See page 3-9 of Hardware Reference manual for documentation.
 201          */
 202
 203         /* EVT15 = _real_start */
 204
 205         p0.l = lo(EVT15);
 206         p0.h = hi(EVT15);
 207         p1.l = _real_start;
 208         p1.h = _real_start;
 209         [p0] = p1;
 210         csync;
 211
 212         p0.l = lo(IMASK);
 213         p0.h = hi(IMASK);
 214         p1.l = IMASK_IVG15;
 215         p1.h = 0x0;
 216         [p0] = p1;
 217         csync;
 218
 219         raise 15;
 220         p0.l = .LWAIT_HERE;
 221         p0.h = .LWAIT_HERE;
 222         reti = p0;
 223 #if ANOMALY_05000281
 224         nop; nop; nop;
 225 #endif
 226         rti;
 227
 228 .LWAIT_HERE:
 229         jump .LWAIT_HERE;
 230 ENDPROC(__start)
 231
 232 ENTRY(_real_start)
 233         [ -- sp ] = reti;
 234         p0.l = lo(WDOGA_CTL);
 235         p0.h = hi(WDOGA_CTL);
 236         r0 = 0xAD6(z);
 237         w[p0] = r0;     /* watchdog off for now */
 238         ssync;
 239
 240         /* Code update for BSS size == 0
 241          * Zero out the bss region.
 242          */
 243
 244         p1.l = ___bss_start;
 245         p1.h = ___bss_start;
 246         p2.l = ___bss_stop;
 247         p2.h = ___bss_stop;
 248         r0 = 0;
 249         p2 -= p1;
 250         lsetup (.L_clear_bss, .L_clear_bss) lc0 = p2;
 251 .L_clear_bss:
 252         B[p1++] = r0;
 253
 254         /* In case there is a NULL pointer reference
 255          * Zero out region before stext
 256          */
 257
 258         p1.l = 0x0;
 259         p1.h = 0x0;
 260         r0.l = __stext;
 261         r0.h = __stext;
 262         r0 = r0 >> 1;
 263         p2 = r0;
 264         r0 = 0;
 265         lsetup (.L_clear_zero, .L_clear_zero) lc0 = p2;
 266 .L_clear_zero:
 267         W[p1++] = r0;
 268
 269         /* pass the uboot arguments to the global value command line */
 270         R0 = R7;
 271         call _cmdline_init;
 272
 273         p1.l = __rambase;
 274         p1.h = __rambase;
 275         r0.l = __sdata;
 276         r0.h = __sdata;
 277         [p1] = r0;
 278
 279         p1.l = __ramstart;
 280         p1.h = __ramstart;
 281         p3.l = ___bss_stop;
 282         p3.h = ___bss_stop;
 283
 284         r1 = p3;
 285         [p1] = r1;
 286
 287         /*
 288          * load the current thread pointer and stack
 289          */
 290         r1.l = _init_thread_union;
 291         r1.h = _init_thread_union;
 292
 293         r2.l = 0x2000;
 294         r2.h = 0x0000;
 295         r1 = r1 + r2;
 296         sp = r1;
 297         usp = sp;
 298         fp = sp;
 299         jump.l _start_kernel;
 300 ENDPROC(_real_start)
 301
 302 __FINIT
 303
 304 .section .l1.text
 305 #if CONFIG_BFIN_KERNEL_CLOCK
 306 ENTRY(_start_dma_code)
 307         p0.h = hi(SICA_IWR0);
 308         p0.l = lo(SICA_IWR0);
 309         r0.l = 0x1;
 310         [p0] = r0;
 311         SSYNC;
 312
 313         /*
 314          *  Set PLL_CTL
 315          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
 316          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
 317          *   - [7]     = output delay (add 200ps of delay to mem signals)
 318          *   - [6]     = input delay (add 200ps of input delay to mem signals)
 319          *   - [5]     = PDWN      : 1=All Clocks off
 320          *   - [3]     = STOPCK    : 1=Core Clock off
 321          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
 322          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
 323          *   all other bits set to zero
 324          */
 325
 326         p0.h = hi(PLL_LOCKCNT);
 327         p0.l = lo(PLL_LOCKCNT);
 328         r0 = 0x300(Z);
 329         w[p0] = r0.l;
 330         ssync;
 331
 332         P2.H = hi(EBIU_SDGCTL);
 333         P2.L = lo(EBIU_SDGCTL);
 334         R0 = [P2];
 335         BITSET (R0, 24);
 336         [P2] = R0;
 337         SSYNC;
 338
 339         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
 340         r0 = r0 << 9;                    /* Shift it over,                  */
 341         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
 342         r0 = r1 | r0;
 343         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
 344         r1 = r1 << 8;                    /* Shift it over                   */
 345         r0 = r1 | r0;                    /* add them all together           */
 346
 347         p0.h = hi(PLL_CTL);
 348         p0.l = lo(PLL_CTL);              /* Load the address                */
 349         cli r2;                          /* Disable interrupts              */
 350         ssync;
 351         w[p0] = r0.l;                    /* Set the value                   */
 352         idle;                            /* Wait for the PLL to stablize    */
 353         sti r2;                          /* Enable interrupts               */
 354
 355 .Lcheck_again:
 356         p0.h = hi(PLL_STAT);
 357         p0.l = lo(PLL_STAT);
 358         R0 = W[P0](Z);
 359         CC = BITTST(R0,5);
 360         if ! CC jump .Lcheck_again;
 361
 362         /* Configure SCLK & CCLK Dividers */
 363         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
 364         p0.h = hi(PLL_DIV);
 365         p0.l = lo(PLL_DIV);
 366         w[p0] = r0.l;
 367         ssync;
 368
 369         p0.l = lo(EBIU_SDRRC);
 370         p0.h = hi(EBIU_SDRRC);
 371         r0 = mem_SDRRC;
 372         w[p0] = r0.l;
 373         ssync;
 374
 375         p0.l = LO(EBIU_SDBCTL);
 376         p0.h = HI(EBIU_SDBCTL);     /* SDRAM Memory Bank Control Register */
 377         r0 = mem_SDBCTL;
 378         w[p0] = r0.l;
 379         ssync;
 380
 381         P2.H = hi(EBIU_SDGCTL);
 382         P2.L = lo(EBIU_SDGCTL);
 383         R0 = [P2];
 384         BITCLR (R0, 24);
 385         p0.h = hi(EBIU_SDSTAT);
 386         p0.l = lo(EBIU_SDSTAT);
 387         r2.l = w[p0];
 388         cc = bittst(r2,3);
 389         if !cc jump .Lskip;
 390         NOP;
 391         BITSET (R0, 23);
 392 .Lskip:
 393         [P2] = R0;
 394         SSYNC;
 395
 396         R0.L = lo(mem_SDGCTL);
 397         R0.H = hi(mem_SDGCTL);
 398         R1 = [p2];
 399         R1 = R1 | R0;
 400         [P2] = R1;
 401         SSYNC;
 402
 403         RTS;
 404 ENDPROC(_start_dma_code)
 405 #endif /* CONFIG_BFIN_KERNEL_CLOCK */
 406
 407 ENTRY(_bfin_reset)
 408         /* No more interrupts to be handled*/
 409         CLI R6;
 410         SSYNC;
 411
 412 #if defined(CONFIG_BFIN_SHARED_FLASH_ENET)
 413         p0.h = hi(FIO_INEN);
 414         p0.l = lo(FIO_INEN);
 415         r0.l = ~(PF1 | PF0);
 416         w[p0] = r0.l;
 417
 418         p0.h = hi(FIO_DIR);
 419         p0.l = lo(FIO_DIR);
 420         r0.l = (PF1 | PF0);
 421         w[p0] = r0.l;
 422
 423         p0.h = hi(FIO_FLAG_C);
 424         p0.l = lo(FIO_FLAG_C);
 425         r0.l = (PF1 | PF0);
 426         w[p0] = r0.l;
 427 #endif
 428
 429         /* Clear the IMASK register */
 430         p0.h = hi(IMASK);
 431         p0.l = lo(IMASK);
 432         r0 = 0x0;
 433         [p0] = r0;
 434
 435         /* Clear the ILAT register */
 436         p0.h = hi(ILAT);
 437         p0.l = lo(ILAT);
 438         r0 = [p0];
 439         [p0] = r0;
 440         SSYNC;
 441
 442         /* make sure SYSCR is set to use BMODE */
 443         P0.h = hi(SYSCR);
 444         P0.l = lo(SYSCR);
 445         R0.l = 0x20;            /* on BF561, disable core b */
 446         W[P0] = R0.l;
 447         SSYNC;
 448
 449         /* issue a system soft reset */
 450         P1.h = hi(SWRST);
 451         P1.l = lo(SWRST);
 452         R1.l = 0x0007;
 453         W[P1] = R1;
 454         SSYNC;
 455
 456         /* clear system soft reset */
 457         R0.l = 0x0000;
 458         W[P0] = R0;
 459         SSYNC;
 460
 461         /* issue core reset */
 462         raise 1;
 463
 464         RTS;
 465 ENDPROC(_bfin_reset)
 466
 467 .data
 468
 469 /*
 470  * Set up the usable of RAM stuff. Size of RAM is determined then
 471  * an initial stack set up at the end.
 472  */
 473
 474 .align 4
 475 __rambase:
 476 .long   0
 477 __ramstart:
 478 .long   0
 479 __ramend:
 480 .long   0