git.oblomov.eu Git - linux-2.6/blob - drivers/net/wan/dscc4.c

   1 /*
   2  * drivers/net/wan/dscc4/dscc4.c: a DSCC4 HDLC driver for Linux
   3  *
   4  * This software may be used and distributed according to the terms of the
   5  * GNU General Public License.
   6  *
   7  * The author may be reached as romieu@cogenit.fr.
   8  * Specific bug reports/asian food will be welcome.
   9  *
  10  * Special thanks to the nice people at CS-Telecom for the hardware and the
  11  * access to the test/measure tools.
  12  *
  13  *
  14  *                             Theory of Operation
  15  *
  16  * I. Board Compatibility
  17  *
  18  * This device driver is designed for the Siemens PEB20534 4 ports serial
  19  * controller as found on Etinc PCISYNC cards. The documentation for the
  20  * chipset is available at http://www.infineon.com:
  21  * - Data Sheet "DSCC4, DMA Supported Serial Communication Controller with
  22  * 4 Channels, PEB 20534 Version 2.1, PEF 20534 Version 2.1";
  23  * - Application Hint "Management of DSCC4 on-chip FIFO resources".
  24  * - Errata sheet DS5 (courtesy of Michael Skerritt).
  25  * Jens David has built an adapter based on the same chipset. Take a look
  26  * at http://www.afthd.tu-darmstadt.de/~dg1kjd/pciscc4 for a specific
  27  * driver.
  28  * Sample code (2 revisions) is available at Infineon.
  29  *
  30  * II. Board-specific settings
  31  *
  32  * Pcisync can transmit some clock signal to the outside world on the
  33  * *first two* ports provided you put a quartz and a line driver on it and
  34  * remove the jumpers. The operation is described on Etinc web site. If you
  35  * go DCE on these ports, don't forget to use an adequate cable.
  36  *
  37  * Sharing of the PCI interrupt line for this board is possible.
  38  *
  39  * III. Driver operation
  40  *
  41  * The rx/tx operations are based on a linked list of descriptors. The driver
  42  * doesn't use HOLD mode any more. HOLD mode is definitely buggy and the more
  43  * I tried to fix it, the more it started to look like (convoluted) software
  44  * mutation of LxDA method. Errata sheet DS5 suggests to use LxDA: consider
  45  * this a rfc2119 MUST.
  46  *
  47  * Tx direction
  48  * When the tx ring is full, the xmit routine issues a call to netdev_stop.
  49  * The device is supposed to be enabled again during an ALLS irq (we could
  50  * use HI but as it's easy to lose events, it's fscked).
  51  *
  52  * Rx direction
  53  * The received frames aren't supposed to span over multiple receiving areas.
  54  * I may implement it some day but it isn't the highest ranked item.
  55  *
  56  * IV. Notes
  57  * The current error (XDU, RFO) recovery code is untested.
  58  * So far, RDO takes his RX channel down and the right sequence to enable it
  59  * again is still a mistery. If RDO happens, plan a reboot. More details
  60  * in the code (NB: as this happens, TX still works).
  61  * Don't mess the cables during operation, especially on DTE ports. I don't
  62  * suggest it for DCE either but at least one can get some messages instead
  63  * of a complete instant freeze.
  64  * Tests are done on Rev. 20 of the silicium. The RDO handling changes with
  65  * the documentation/chipset releases.
  66  *
  67  * TODO:
  68  * - test X25.
  69  * - use polling at high irq/s,
  70  * - performance analysis,
  71  * - endianness.
  72  *
  73  * 2001/12/10   Daniela Squassoni  <daniela@cyclades.com>
  74  * - Contribution to support the new generic HDLC layer.
  75  *
  76  * 2002/01      Ueimor
  77  * - old style interface removal
  78  * - dscc4_release_ring fix (related to DMA mapping)
  79  * - hard_start_xmit fix (hint: TxSizeMax)
  80  * - misc crapectomy.
  81  */
  82
  83 #include <linux/module.h>
  84 #include <linux/types.h>
  85 #include <linux/errno.h>
  86 #include <linux/list.h>
  87 #include <linux/ioport.h>
  88 #include <linux/pci.h>
  89 #include <linux/kernel.h>
  90 #include <linux/mm.h>
  91
  92 #include <asm/system.h>
  93 #include <asm/cache.h>
  94 #include <asm/byteorder.h>
  95 #include <asm/uaccess.h>
  96 #include <asm/io.h>
  97 #include <asm/irq.h>
  98
  99 #include <linux/init.h>
 100 #include <linux/string.h>
 101
 102 #include <linux/if_arp.h>
 103 #include <linux/netdevice.h>
 104 #include <linux/skbuff.h>
 105 #include <linux/delay.h>
 106 #include <net/syncppp.h>
 107 #include <linux/hdlc.h>
 108 #include <linux/mutex.h>
 109
 110 /* Version */
 111 static const char version[] = "$Id: dscc4.c,v 1.173 2003/09/20 23:55:34 romieu Exp $ for Linux\n";
 112 static int debug;
 113 static int quartz;
 114
 115 #ifdef CONFIG_DSCC4_PCI_RST
 116 static DEFINE_MUTEX(dscc4_mutex);
 117 static u32 dscc4_pci_config_store[16];
 118 #endif
 119
 120 #define DRV_NAME        "dscc4"
 121
 122 #undef DSCC4_POLLING
 123
 124 /* Module parameters */
 125
 126 MODULE_AUTHOR("Maintainer: Francois Romieu <romieu@cogenit.fr>");
 127 MODULE_DESCRIPTION("Siemens PEB20534 PCI Controler");
 128 MODULE_LICENSE("GPL");
 129 module_param(debug, int, 0);
 130 MODULE_PARM_DESC(debug,"Enable/disable extra messages");
 131 module_param(quartz, int, 0);
 132 MODULE_PARM_DESC(quartz,"If present, on-board quartz frequency (Hz)");
 133
 134 /* Structures */
 135
 136 struct thingie {
 137         int define;
 138         u32 bits;
 139 };
 140
 141 struct TxFD {
 142         __le32 state;
 143         __le32 next;
 144         __le32 data;
 145         __le32 complete;
 146         u32 jiffies; /* Allows sizeof(TxFD) == sizeof(RxFD) + extra hack */
 147                      /* FWIW, datasheet calls that "dummy" and says that card
 148                       * never looks at it; neither does the driver */
 149 };
 150
 151 struct RxFD {
 152         __le32 state1;
 153         __le32 next;
 154         __le32 data;
 155         __le32 state2;
 156         __le32 end;
 157 };
 158
 159 #define DUMMY_SKB_SIZE          64
 160 #define TX_LOW                  8
 161 #define TX_RING_SIZE            32
 162 #define RX_RING_SIZE            32
 163 #define TX_TOTAL_SIZE           TX_RING_SIZE*sizeof(struct TxFD)
 164 #define RX_TOTAL_SIZE           RX_RING_SIZE*sizeof(struct RxFD)
 165 #define IRQ_RING_SIZE           64              /* Keep it a multiple of 32 */
 166 #define TX_TIMEOUT              (HZ/10)
 167 #define DSCC4_HZ_MAX            33000000
 168 #define BRR_DIVIDER_MAX         64*0x00004000   /* Cf errata DS5 p.10 */
 169 #define dev_per_card            4
 170 #define SCC_REGISTERS_MAX       23              /* Cf errata DS5 p.4 */
 171
 172 #define SOURCE_ID(flags)        (((flags) >> 28) & 0x03)
 173 #define TO_SIZE(state)          (((state) >> 16) & 0x1fff)
 174
 175 /*
 176  * Given the operating range of Linux HDLC, the 2 defines below could be
 177  * made simpler. However they are a fine reminder for the limitations of
 178  * the driver: it's better to stay < TxSizeMax and < RxSizeMax.
 179  */
 180 #define TO_STATE_TX(len)        cpu_to_le32(((len) & TxSizeMax) << 16)
 181 #define TO_STATE_RX(len)        cpu_to_le32((RX_MAX(len) % RxSizeMax) << 16)
 182 #define RX_MAX(len)             ((((len) >> 5) + 1) << 5)       /* Cf RLCR */
 183 #define SCC_REG_START(dpriv)    (SCC_START+(dpriv->dev_id)*SCC_OFFSET)
 184
 185 struct dscc4_pci_priv {
 186         __le32 *iqcfg;
 187         int cfg_cur;
 188         spinlock_t lock;
 189         struct pci_dev *pdev;
 190
 191         struct dscc4_dev_priv *root;
 192         dma_addr_t iqcfg_dma;
 193         u32 xtal_hz;
 194 };
 195
 196 struct dscc4_dev_priv {
 197         struct sk_buff *rx_skbuff[RX_RING_SIZE];
 198         struct sk_buff *tx_skbuff[TX_RING_SIZE];
 199
 200         struct RxFD *rx_fd;
 201         struct TxFD *tx_fd;
 202         __le32 *iqrx;
 203         __le32 *iqtx;
 204
 205         /* FIXME: check all the volatile are required */
 206         volatile u32 tx_current;
 207         u32 rx_current;
 208         u32 iqtx_current;
 209         u32 iqrx_current;
 210
 211         volatile u32 tx_dirty;
 212         volatile u32 ltda;
 213         u32 rx_dirty;
 214         u32 lrda;
 215
 216         dma_addr_t tx_fd_dma;
 217         dma_addr_t rx_fd_dma;
 218         dma_addr_t iqtx_dma;
 219         dma_addr_t iqrx_dma;
 220
 221         u32 scc_regs[SCC_REGISTERS_MAX]; /* Cf errata DS5 p.4 */
 222
 223         struct timer_list timer;
 224
 225         struct dscc4_pci_priv *pci_priv;
 226         spinlock_t lock;
 227
 228         int dev_id;
 229         volatile u32 flags;
 230         u32 timer_help;
 231
 232         unsigned short encoding;
 233         unsigned short parity;
 234         struct net_device *dev;
 235         sync_serial_settings settings;
 236         void __iomem *base_addr;
 237         u32 __pad __attribute__ ((aligned (4)));
 238 };
 239
 240 /* GLOBAL registers definitions */
 241 #define GCMDR   0x00
 242 #define GSTAR   0x04
 243 #define GMODE   0x08
 244 #define IQLENR0 0x0C
 245 #define IQLENR1 0x10
 246 #define IQRX0   0x14
 247 #define IQTX0   0x24
 248 #define IQCFG   0x3c
 249 #define FIFOCR1 0x44
 250 #define FIFOCR2 0x48
 251 #define FIFOCR3 0x4c
 252 #define FIFOCR4 0x34
 253 #define CH0CFG  0x50
 254 #define CH0BRDA 0x54
 255 #define CH0BTDA 0x58
 256 #define CH0FRDA 0x98
 257 #define CH0FTDA 0xb0
 258 #define CH0LRDA 0xc8
 259 #define CH0LTDA 0xe0
 260
 261 /* SCC registers definitions */
 262 #define SCC_START       0x0100
 263 #define SCC_OFFSET      0x80
 264 #define CMDR    0x00
 265 #define STAR    0x04
 266 #define CCR0    0x08
 267 #define CCR1    0x0c
 268 #define CCR2    0x10
 269 #define BRR     0x2C
 270 #define RLCR    0x40
 271 #define IMR     0x54
 272 #define ISR     0x58
 273
 274 #define GPDIR   0x0400
 275 #define GPDATA  0x0404
 276 #define GPIM    0x0408
 277
 278 /* Bit masks */
 279 #define EncodingMask    0x00700000
 280 #define CrcMask         0x00000003
 281
 282 #define IntRxScc0       0x10000000
 283 #define IntTxScc0       0x01000000
 284
 285 #define TxPollCmd       0x00000400
 286 #define RxActivate      0x08000000
 287 #define MTFi            0x04000000
 288 #define Rdr             0x00400000
 289 #define Rdt             0x00200000
 290 #define Idr             0x00100000
 291 #define Idt             0x00080000
 292 #define TxSccRes        0x01000000
 293 #define RxSccRes        0x00010000
 294 #define TxSizeMax       0x1fff          /* Datasheet DS1 - 11.1.1.1 */
 295 #define RxSizeMax       0x1ffc          /* Datasheet DS1 - 11.1.2.1 */
 296
 297 #define Ccr0ClockMask   0x0000003f
 298 #define Ccr1LoopMask    0x00000200
 299 #define IsrMask         0x000fffff
 300 #define BrrExpMask      0x00000f00
 301 #define BrrMultMask     0x0000003f
 302 #define EncodingMask    0x00700000
 303 #define Hold            cpu_to_le32(0x40000000)
 304 #define SccBusy         0x10000000
 305 #define PowerUp         0x80000000
 306 #define Vis             0x00001000
 307 #define FrameOk         (FrameVfr | FrameCrc)
 308 #define FrameVfr        0x80
 309 #define FrameRdo        0x40
 310 #define FrameCrc        0x20
 311 #define FrameRab        0x10
 312 #define FrameAborted    cpu_to_le32(0x00000200)
 313 #define FrameEnd        cpu_to_le32(0x80000000)
 314 #define DataComplete    cpu_to_le32(0x40000000)
 315 #define LengthCheck     0x00008000
 316 #define SccEvt          0x02000000
 317 #define NoAck           0x00000200
 318 #define Action          0x00000001
 319 #define HiDesc          cpu_to_le32(0x20000000)
 320
 321 /* SCC events */
 322 #define RxEvt           0xf0000000
 323 #define TxEvt           0x0f000000
 324 #define Alls            0x00040000
 325 #define Xdu             0x00010000
 326 #define Cts             0x00004000
 327 #define Xmr             0x00002000
 328 #define Xpr             0x00001000
 329 #define Rdo             0x00000080
 330 #define Rfs             0x00000040
 331 #define Cd              0x00000004
 332 #define Rfo             0x00000002
 333 #define Flex            0x00000001
 334
 335 /* DMA core events */
 336 #define Cfg             0x00200000
 337 #define Hi              0x00040000
 338 #define Fi              0x00020000
 339 #define Err             0x00010000
 340 #define Arf             0x00000002
 341 #define ArAck           0x00000001
 342
 343 /* State flags */
 344 #define Ready           0x00000000
 345 #define NeedIDR         0x00000001
 346 #define NeedIDT         0x00000002
 347 #define RdoSet          0x00000004
 348 #define FakeReset       0x00000008
 349
 350 /* Don't mask RDO. Ever. */
 351 #ifdef DSCC4_POLLING
 352 #define EventsMask      0xfffeef7f
 353 #else
 354 #define EventsMask      0xfffa8f7a
 355 #endif
 356
 357 /* Functions prototypes */
 358 static void dscc4_rx_irq(struct dscc4_pci_priv *, struct dscc4_dev_priv *);
 359 static void dscc4_tx_irq(struct dscc4_pci_priv *, struct dscc4_dev_priv *);
 360 static int dscc4_found1(struct pci_dev *, void __iomem *ioaddr);
 361 static int dscc4_init_one(struct pci_dev *, const struct pci_device_id *ent);
 362 static int dscc4_open(struct net_device *);
 363 static int dscc4_start_xmit(struct sk_buff *, struct net_device *);
 364 static int dscc4_close(struct net_device *);
 365 static int dscc4_ioctl(struct net_device *dev, struct ifreq *rq, int cmd);
 366 static int dscc4_init_ring(struct net_device *);
 367 static void dscc4_release_ring(struct dscc4_dev_priv *);
 368 static void dscc4_timer(unsigned long);
 369 static void dscc4_tx_timeout(struct net_device *);
 370 static irqreturn_t dscc4_irq(int irq, void *dev_id);
 371 static int dscc4_hdlc_attach(struct net_device *, unsigned short, unsigned short);
 372 static int dscc4_set_iface(struct dscc4_dev_priv *, struct net_device *);
 373 #ifdef DSCC4_POLLING
 374 static int dscc4_tx_poll(struct dscc4_dev_priv *, struct net_device *);
 375 #endif
 376
 377 static inline struct dscc4_dev_priv *dscc4_priv(struct net_device *dev)
 378 {
 379         return dev_to_hdlc(dev)->priv;
 380 }
 381
 382 static inline struct net_device *dscc4_to_dev(struct dscc4_dev_priv *p)
 383 {
 384         return p->dev;
 385 }
 386
 387 static void scc_patchl(u32 mask, u32 value, struct dscc4_dev_priv *dpriv,
 388                         struct net_device *dev, int offset)
 389 {
 390         u32 state;
 391
 392         /* Cf scc_writel for concern regarding thread-safety */
 393         state = dpriv->scc_regs[offset >> 2];
 394         state &= ~mask;
 395         state |= value;
 396         dpriv->scc_regs[offset >> 2] = state;
 397         writel(state, dpriv->base_addr + SCC_REG_START(dpriv) + offset);
 398 }
 399
 400 static void scc_writel(u32 bits, struct dscc4_dev_priv *dpriv,
 401                        struct net_device *dev, int offset)
 402 {
 403         /*
 404          * Thread-UNsafe.
 405          * As of 2002/02/16, there are no thread racing for access.
 406          */
 407         dpriv->scc_regs[offset >> 2] = bits;
 408         writel(bits, dpriv->base_addr + SCC_REG_START(dpriv) + offset);
 409 }
 410
 411 static inline u32 scc_readl(struct dscc4_dev_priv *dpriv, int offset)
 412 {
 413         return dpriv->scc_regs[offset >> 2];
 414 }
 415
 416 static u32 scc_readl_star(struct dscc4_dev_priv *dpriv, struct net_device *dev)
 417 {
 418         /* Cf errata DS5 p.4 */
 419         readl(dpriv->base_addr + SCC_REG_START(dpriv) + STAR);
 420         return readl(dpriv->base_addr + SCC_REG_START(dpriv) + STAR);
 421 }
 422
 423 static inline void dscc4_do_tx(struct dscc4_dev_priv *dpriv,
 424                                struct net_device *dev)
 425 {
 426         dpriv->ltda = dpriv->tx_fd_dma +
 427                       ((dpriv->tx_current-1)%TX_RING_SIZE)*sizeof(struct TxFD);
 428         writel(dpriv->ltda, dpriv->base_addr + CH0LTDA + dpriv->dev_id*4);
 429         /* Flush posted writes *NOW* */
 430         readl(dpriv->base_addr + CH0LTDA + dpriv->dev_id*4);
 431 }
 432
 433 static inline void dscc4_rx_update(struct dscc4_dev_priv *dpriv,
 434                                    struct net_device *dev)
 435 {
 436         dpriv->lrda = dpriv->rx_fd_dma +
 437                       ((dpriv->rx_dirty - 1)%RX_RING_SIZE)*sizeof(struct RxFD);
 438         writel(dpriv->lrda, dpriv->base_addr + CH0LRDA + dpriv->dev_id*4);
 439 }
 440
 441 static inline unsigned int dscc4_tx_done(struct dscc4_dev_priv *dpriv)
 442 {
 443         return dpriv->tx_current == dpriv->tx_dirty;
 444 }
 445
 446 static inline unsigned int dscc4_tx_quiescent(struct dscc4_dev_priv *dpriv,
 447                                               struct net_device *dev)
 448 {
 449         return readl(dpriv->base_addr + CH0FTDA + dpriv->dev_id*4) == dpriv->ltda;
 450 }
 451
 452 static int state_check(u32 state, struct dscc4_dev_priv *dpriv,
 453                        struct net_device *dev, const char *msg)
 454 {
 455         int ret = 0;
 456
 457         if (debug > 1) {
 458         if (SOURCE_ID(state) != dpriv->dev_id) {
 459                 printk(KERN_DEBUG "%s (%s): Source Id=%d, state=%08x\n",
 460                        dev->name, msg, SOURCE_ID(state), state );
 461                         ret = -1;
 462         }
 463         if (state & 0x0df80c00) {
 464                 printk(KERN_DEBUG "%s (%s): state=%08x (UFO alert)\n",
 465                        dev->name, msg, state);
 466                         ret = -1;
 467         }
 468         }
 469         return ret;
 470 }
 471
 472 static void dscc4_tx_print(struct net_device *dev,
 473                            struct dscc4_dev_priv *dpriv,
 474                            char *msg)
 475 {
 476         printk(KERN_DEBUG "%s: tx_current=%02d tx_dirty=%02d (%s)\n",
 477                dev->name, dpriv->tx_current, dpriv->tx_dirty, msg);
 478 }
 479
 480 static void dscc4_release_ring(struct dscc4_dev_priv *dpriv)
 481 {
 482         struct pci_dev *pdev = dpriv->pci_priv->pdev;
 483         struct TxFD *tx_fd = dpriv->tx_fd;
 484         struct RxFD *rx_fd = dpriv->rx_fd;
 485         struct sk_buff **skbuff;
 486         int i;
 487
 488         pci_free_consistent(pdev, TX_TOTAL_SIZE, tx_fd, dpriv->tx_fd_dma);
 489         pci_free_consistent(pdev, RX_TOTAL_SIZE, rx_fd, dpriv->rx_fd_dma);
 490
 491         skbuff = dpriv->tx_skbuff;
 492         for (i = 0; i < TX_RING_SIZE; i++) {
 493                 if (*skbuff) {
 494                         pci_unmap_single(pdev, le32_to_cpu(tx_fd->data),
 495                                 (*skbuff)->len, PCI_DMA_TODEVICE);
 496                         dev_kfree_skb(*skbuff);
 497                 }
 498                 skbuff++;
 499                 tx_fd++;
 500         }
 501
 502         skbuff = dpriv->rx_skbuff;
 503         for (i = 0; i < RX_RING_SIZE; i++) {
 504                 if (*skbuff) {
 505                         pci_unmap_single(pdev, le32_to_cpu(rx_fd->data),
 506                                 RX_MAX(HDLC_MAX_MRU), PCI_DMA_FROMDEVICE);
 507                         dev_kfree_skb(*skbuff);
 508                 }
 509                 skbuff++;
 510                 rx_fd++;
 511         }
 512 }
 513
 514 static inline int try_get_rx_skb(struct dscc4_dev_priv *dpriv,
 515                                  struct net_device *dev)
 516 {
 517         unsigned int dirty = dpriv->rx_dirty%RX_RING_SIZE;
 518         struct RxFD *rx_fd = dpriv->rx_fd + dirty;
 519         const int len = RX_MAX(HDLC_MAX_MRU);
 520         struct sk_buff *skb;
 521         int ret = 0;
 522
 523         skb = dev_alloc_skb(len);
 524         dpriv->rx_skbuff[dirty] = skb;
 525         if (skb) {
 526                 skb->protocol = hdlc_type_trans(skb, dev);
 527                 rx_fd->data = cpu_to_le32(pci_map_single(dpriv->pci_priv->pdev,
 528                                           skb->data, len, PCI_DMA_FROMDEVICE));
 529         } else {
 530                 rx_fd->data = 0;
 531                 ret = -1;
 532         }
 533         return ret;
 534 }
 535
 536 /*
 537  * IRQ/thread/whatever safe
 538  */
 539 static int dscc4_wait_ack_cec(struct dscc4_dev_priv *dpriv,
 540                               struct net_device *dev, char *msg)
 541 {
 542         s8 i = 0;
 543
 544         do {
 545                 if (!(scc_readl_star(dpriv, dev) & SccBusy)) {
 546                         printk(KERN_DEBUG "%s: %s ack (%d try)\n", dev->name,
 547                                msg, i);
 548                         goto done;
 549                 }
 550                 schedule_timeout_uninterruptible(10);
 551                 rmb();
 552         } while (++i > 0);
 553         printk(KERN_ERR "%s: %s timeout\n", dev->name, msg);
 554 done:
 555         return (i >= 0) ? i : -EAGAIN;
 556 }
 557
 558 static int dscc4_do_action(struct net_device *dev, char *msg)
 559 {
 560         void __iomem *ioaddr = dscc4_priv(dev)->base_addr;
 561         s16 i = 0;
 562
 563         writel(Action, ioaddr + GCMDR);
 564         ioaddr += GSTAR;
 565         do {
 566                 u32 state = readl(ioaddr);
 567
 568                 if (state & ArAck) {
 569                         printk(KERN_DEBUG "%s: %s ack\n", dev->name, msg);
 570                         writel(ArAck, ioaddr);
 571                         goto done;
 572                 } else if (state & Arf) {
 573                         printk(KERN_ERR "%s: %s failed\n", dev->name, msg);
 574                         writel(Arf, ioaddr);
 575                         i = -1;
 576                         goto done;
 577         }
 578                 rmb();
 579         } while (++i > 0);
 580         printk(KERN_ERR "%s: %s timeout\n", dev->name, msg);
 581 done:
 582         return i;
 583 }
 584
 585 static inline int dscc4_xpr_ack(struct dscc4_dev_priv *dpriv)
 586 {
 587         int cur = dpriv->iqtx_current%IRQ_RING_SIZE;
 588         s8 i = 0;
 589
 590         do {
 591                 if (!(dpriv->flags & (NeedIDR | NeedIDT)) ||
 592                     (dpriv->iqtx[cur] & cpu_to_le32(Xpr)))
 593                         break;
 594                 smp_rmb();
 595                 schedule_timeout_uninterruptible(10);
 596         } while (++i > 0);
 597
 598         return (i >= 0 ) ? i : -EAGAIN;
 599 }
 600
 601 #if 0 /* dscc4_{rx/tx}_reset are both unreliable - more tweak needed */
 602 static void dscc4_rx_reset(struct dscc4_dev_priv *dpriv, struct net_device *dev)
 603 {
 604         unsigned long flags;
 605
 606         spin_lock_irqsave(&dpriv->pci_priv->lock, flags);
 607         /* Cf errata DS5 p.6 */
 608         writel(0x00000000, dpriv->base_addr + CH0LRDA + dpriv->dev_id*4);
 609         scc_patchl(PowerUp, 0, dpriv, dev, CCR0);
 610         readl(dpriv->base_addr + CH0LRDA + dpriv->dev_id*4);
 611         writel(MTFi|Rdr, dpriv->base_addr + dpriv->dev_id*0x0c + CH0CFG);
 612         writel(Action, dpriv->base_addr + GCMDR);
 613         spin_unlock_irqrestore(&dpriv->pci_priv->lock, flags);
 614 }
 615
 616 #endif
 617
 618 #if 0
 619 static void dscc4_tx_reset(struct dscc4_dev_priv *dpriv, struct net_device *dev)
 620 {
 621         u16 i = 0;
 622
 623         /* Cf errata DS5 p.7 */
 624         scc_patchl(PowerUp, 0, dpriv, dev, CCR0);
 625         scc_writel(0x00050000, dpriv, dev, CCR2);
 626         /*
 627          * Must be longer than the time required to fill the fifo.
 628          */
 629         while (!dscc4_tx_quiescent(dpriv, dev) && ++i) {
 630                 udelay(1);
 631                 wmb();
 632         }
 633
 634         writel(MTFi|Rdt, dpriv->base_addr + dpriv->dev_id*0x0c + CH0CFG);
 635         if (dscc4_do_action(dev, "Rdt") < 0)
 636                 printk(KERN_ERR "%s: Tx reset failed\n", dev->name);
 637 }
 638 #endif
 639
 640 /* TODO: (ab)use this function to refill a completely depleted RX ring. */
 641 static inline void dscc4_rx_skb(struct dscc4_dev_priv *dpriv,
 642                                 struct net_device *dev)
 643 {
 644         struct RxFD *rx_fd = dpriv->rx_fd + dpriv->rx_current%RX_RING_SIZE;
 645         struct pci_dev *pdev = dpriv->pci_priv->pdev;
 646         struct sk_buff *skb;
 647         int pkt_len;
 648
 649         skb = dpriv->rx_skbuff[dpriv->rx_current++%RX_RING_SIZE];
 650         if (!skb) {
 651                 printk(KERN_DEBUG "%s: skb=0 (%s)\n", dev->name, __FUNCTION__);
 652                 goto refill;
 653         }
 654         pkt_len = TO_SIZE(le32_to_cpu(rx_fd->state2));
 655         pci_unmap_single(pdev, le32_to_cpu(rx_fd->data),
 656                          RX_MAX(HDLC_MAX_MRU), PCI_DMA_FROMDEVICE);
 657         if ((skb->data[--pkt_len] & FrameOk) == FrameOk) {
 658                 dev->stats.rx_packets++;
 659                 dev->stats.rx_bytes += pkt_len;
 660                 skb_put(skb, pkt_len);
 661                 if (netif_running(dev))
 662                         skb->protocol = hdlc_type_trans(skb, dev);
 663                 skb->dev->last_rx = jiffies;
 664                 netif_rx(skb);
 665         } else {
 666                 if (skb->data[pkt_len] & FrameRdo)
 667                         dev->stats.rx_fifo_errors++;
 668                 else if (!(skb->data[pkt_len] | ~FrameCrc))
 669                         dev->stats.rx_crc_errors++;
 670                 else if (!(skb->data[pkt_len] | ~(FrameVfr | FrameRab)))
 671                         dev->stats.rx_length_errors++;
 672                 else
 673                         dev->stats.rx_errors++;
 674                 dev_kfree_skb_irq(skb);
 675         }
 676 refill:
 677         while ((dpriv->rx_dirty - dpriv->rx_current) % RX_RING_SIZE) {
 678                 if (try_get_rx_skb(dpriv, dev) < 0)
 679                         break;
 680                 dpriv->rx_dirty++;
 681         }
 682         dscc4_rx_update(dpriv, dev);
 683         rx_fd->state2 = 0x00000000;
 684         rx_fd->end = cpu_to_le32(0xbabeface);
 685 }
 686
 687 static void dscc4_free1(struct pci_dev *pdev)
 688 {
 689         struct dscc4_pci_priv *ppriv;
 690         struct dscc4_dev_priv *root;
 691         int i;
 692
 693         ppriv = pci_get_drvdata(pdev);
 694         root = ppriv->root;
 695
 696         for (i = 0; i < dev_per_card; i++)
 697                 unregister_hdlc_device(dscc4_to_dev(root + i));
 698
 699         pci_set_drvdata(pdev, NULL);
 700
 701         for (i = 0; i < dev_per_card; i++)
 702                 free_netdev(root[i].dev);
 703         kfree(root);
 704         kfree(ppriv);
 705 }
 706
 707 static int __devinit dscc4_init_one(struct pci_dev *pdev,
 708                                   const struct pci_device_id *ent)
 709 {
 710         struct dscc4_pci_priv *priv;
 711         struct dscc4_dev_priv *dpriv;
 712         void __iomem *ioaddr;
 713         int i, rc;
 714
 715         printk(KERN_DEBUG "%s", version);
 716
 717         rc = pci_enable_device(pdev);
 718         if (rc < 0)
 719                 goto out;
 720
 721         rc = pci_request_region(pdev, 0, "registers");
 722         if (rc < 0) {
 723                 printk(KERN_ERR "%s: can't reserve MMIO region (regs)\n",
 724                         DRV_NAME);
 725                 goto err_disable_0;
 726         }
 727         rc = pci_request_region(pdev, 1, "LBI interface");
 728         if (rc < 0) {
 729                 printk(KERN_ERR "%s: can't reserve MMIO region (lbi)\n",
 730                         DRV_NAME);
 731                 goto err_free_mmio_region_1;
 732         }
 733
 734         ioaddr = ioremap(pci_resource_start(pdev, 0),
 735                                         pci_resource_len(pdev, 0));
 736         if (!ioaddr) {
 737                 printk(KERN_ERR "%s: cannot remap MMIO region %llx @ %llx\n",
 738                         DRV_NAME, (unsigned long long)pci_resource_len(pdev, 0),
 739                         (unsigned long long)pci_resource_start(pdev, 0));
 740                 rc = -EIO;
 741                 goto err_free_mmio_regions_2;
 742         }
 743         printk(KERN_DEBUG "Siemens DSCC4, MMIO at %#llx (regs), %#llx (lbi), IRQ %d\n",
 744                 (unsigned long long)pci_resource_start(pdev, 0),
 745                 (unsigned long long)pci_resource_start(pdev, 1), pdev->irq);
 746
 747         /* Cf errata DS5 p.2 */
 748         pci_write_config_byte(pdev, PCI_LATENCY_TIMER, 0xf8);
 749         pci_set_master(pdev);
 750
 751         rc = dscc4_found1(pdev, ioaddr);
 752         if (rc < 0)
 753                 goto err_iounmap_3;
 754
 755         priv = pci_get_drvdata(pdev);
 756
 757         rc = request_irq(pdev->irq, dscc4_irq, IRQF_SHARED, DRV_NAME, priv->root);
 758         if (rc < 0) {
 759                 printk(KERN_WARNING "%s: IRQ %d busy\n", DRV_NAME, pdev->irq);
 760                 goto err_release_4;
 761         }
 762
 763         /* power up/little endian/dma core controlled via lrda/ltda */
 764         writel(0x00000001, ioaddr + GMODE);
 765         /* Shared interrupt queue */
 766         {
 767                 u32 bits;
 768
 769                 bits = (IRQ_RING_SIZE >> 5) - 1;
 770                 bits |= bits << 4;
 771                 bits |= bits << 8;
 772                 bits |= bits << 16;
 773                 writel(bits, ioaddr + IQLENR0);
 774         }
 775         /* Global interrupt queue */
 776         writel((u32)(((IRQ_RING_SIZE >> 5) - 1) << 20), ioaddr + IQLENR1);
 777         priv->iqcfg = (__le32 *) pci_alloc_consistent(pdev,
 778                 IRQ_RING_SIZE*sizeof(__le32), &priv->iqcfg_dma);
 779         if (!priv->iqcfg)
 780                 goto err_free_irq_5;
 781         writel(priv->iqcfg_dma, ioaddr + IQCFG);
 782
 783         rc = -ENOMEM;
 784
 785         /*
 786          * SCC 0-3 private rx/tx irq structures
 787          * IQRX/TXi needs to be set soon. Learned it the hard way...
 788          */
 789         for (i = 0; i < dev_per_card; i++) {
 790                 dpriv = priv->root + i;
 791                 dpriv->iqtx = (__le32 *) pci_alloc_consistent(pdev,
 792                         IRQ_RING_SIZE*sizeof(u32), &dpriv->iqtx_dma);
 793                 if (!dpriv->iqtx)
 794                         goto err_free_iqtx_6;
 795                 writel(dpriv->iqtx_dma, ioaddr + IQTX0 + i*4);
 796         }
 797         for (i = 0; i < dev_per_card; i++) {
 798                 dpriv = priv->root + i;
 799                 dpriv->iqrx = (__le32 *) pci_alloc_consistent(pdev,
 800                         IRQ_RING_SIZE*sizeof(u32), &dpriv->iqrx_dma);
 801                 if (!dpriv->iqrx)
 802                         goto err_free_iqrx_7;
 803                 writel(dpriv->iqrx_dma, ioaddr + IQRX0 + i*4);
 804         }
 805
 806         /* Cf application hint. Beware of hard-lock condition on threshold. */
 807         writel(0x42104000, ioaddr + FIFOCR1);
 808         //writel(0x9ce69800, ioaddr + FIFOCR2);
 809         writel(0xdef6d800, ioaddr + FIFOCR2);
 810         //writel(0x11111111, ioaddr + FIFOCR4);
 811         writel(0x18181818, ioaddr + FIFOCR4);
 812         // FIXME: should depend on the chipset revision
 813         writel(0x0000000e, ioaddr + FIFOCR3);
 814
 815         writel(0xff200001, ioaddr + GCMDR);
 816
 817         rc = 0;
 818 out:
 819         return rc;
 820
 821 err_free_iqrx_7:
 822         while (--i >= 0) {
 823                 dpriv = priv->root + i;
 824                 pci_free_consistent(pdev, IRQ_RING_SIZE*sizeof(u32),
 825                                     dpriv->iqrx, dpriv->iqrx_dma);
 826         }
 827         i = dev_per_card;
 828 err_free_iqtx_6:
 829         while (--i >= 0) {
 830                 dpriv = priv->root + i;
 831                 pci_free_consistent(pdev, IRQ_RING_SIZE*sizeof(u32),
 832                                     dpriv->iqtx, dpriv->iqtx_dma);
 833         }
 834         pci_free_consistent(pdev, IRQ_RING_SIZE*sizeof(u32), priv->iqcfg,
 835                             priv->iqcfg_dma);
 836 err_free_irq_5:
 837         free_irq(pdev->irq, priv->root);
 838 err_release_4:
 839         dscc4_free1(pdev);
 840 err_iounmap_3:
 841         iounmap (ioaddr);
 842 err_free_mmio_regions_2:
 843         pci_release_region(pdev, 1);
 844 err_free_mmio_region_1:
 845         pci_release_region(pdev, 0);
 846 err_disable_0:
 847         pci_disable_device(pdev);
 848         goto out;
 849 };
 850
 851 /*
 852  * Let's hope the default values are decent enough to protect my
 853  * feet from the user's gun - Ueimor
 854  */
 855 static void dscc4_init_registers(struct dscc4_dev_priv *dpriv,
 856                                  struct net_device *dev)
 857 {
 858         /* No interrupts, SCC core disabled. Let's relax */
 859         scc_writel(0x00000000, dpriv, dev, CCR0);
 860
 861         scc_writel(LengthCheck | (HDLC_MAX_MRU >> 5), dpriv, dev, RLCR);
 862
 863         /*
 864          * No address recognition/crc-CCITT/cts enabled
 865          * Shared flags transmission disabled - cf errata DS5 p.11
 866          * Carrier detect disabled - cf errata p.14
 867          * FIXME: carrier detection/polarity may be handled more gracefully.
 868          */
 869         scc_writel(0x02408000, dpriv, dev, CCR1);
 870
 871         /* crc not forwarded - Cf errata DS5 p.11 */
 872         scc_writel(0x00050008 & ~RxActivate, dpriv, dev, CCR2);
 873         // crc forwarded
 874         //scc_writel(0x00250008 & ~RxActivate, dpriv, dev, CCR2);
 875 }
 876
 877 static inline int dscc4_set_quartz(struct dscc4_dev_priv *dpriv, int hz)
 878 {
 879         int ret = 0;
 880
 881         if ((hz < 0) || (hz > DSCC4_HZ_MAX))
 882                 ret = -EOPNOTSUPP;
 883         else
 884                 dpriv->pci_priv->xtal_hz = hz;
 885
 886         return ret;
 887 }
 888
 889 static int dscc4_found1(struct pci_dev *pdev, void __iomem *ioaddr)
 890 {
 891         struct dscc4_pci_priv *ppriv;
 892         struct dscc4_dev_priv *root;
 893         int i, ret = -ENOMEM;
 894
 895         root = kcalloc(dev_per_card, sizeof(*root), GFP_KERNEL);
 896         if (!root) {
 897                 printk(KERN_ERR "%s: can't allocate data\n", DRV_NAME);
 898                 goto err_out;
 899         }
 900
 901         for (i = 0; i < dev_per_card; i++) {
 902                 root[i].dev = alloc_hdlcdev(root + i);
 903                 if (!root[i].dev)
 904                         goto err_free_dev;
 905         }
 906
 907         ppriv = kzalloc(sizeof(*ppriv), GFP_KERNEL);
 908         if (!ppriv) {
 909                 printk(KERN_ERR "%s: can't allocate private data\n", DRV_NAME);
 910                 goto err_free_dev;
 911         }
 912
 913         ppriv->root = root;
 914         spin_lock_init(&ppriv->lock);
 915
 916         for (i = 0; i < dev_per_card; i++) {
 917                 struct dscc4_dev_priv *dpriv = root + i;
 918                 struct net_device *d = dscc4_to_dev(dpriv);
 919                 hdlc_device *hdlc = dev_to_hdlc(d);
 920
 921                 d->base_addr = (unsigned long)ioaddr;
 922                 d->init = NULL;
 923                 d->irq = pdev->irq;
 924                 d->open = dscc4_open;
 925                 d->stop = dscc4_close;
 926                 d->set_multicast_list = NULL;
 927                 d->do_ioctl = dscc4_ioctl;
 928                 d->tx_timeout = dscc4_tx_timeout;
 929                 d->watchdog_timeo = TX_TIMEOUT;
 930                 SET_NETDEV_DEV(d, &pdev->dev);
 931
 932                 dpriv->dev_id = i;
 933                 dpriv->pci_priv = ppriv;
 934                 dpriv->base_addr = ioaddr;
 935                 spin_lock_init(&dpriv->lock);
 936
 937                 hdlc->xmit = dscc4_start_xmit;
 938                 hdlc->attach = dscc4_hdlc_attach;
 939
 940                 dscc4_init_registers(dpriv, d);
 941                 dpriv->parity = PARITY_CRC16_PR0_CCITT;
 942                 dpriv->encoding = ENCODING_NRZ;
 943
 944                 ret = dscc4_init_ring(d);
 945                 if (ret < 0)
 946                         goto err_unregister;
 947
 948                 ret = register_hdlc_device(d);
 949                 if (ret < 0) {
 950                         printk(KERN_ERR "%s: unable to register\n", DRV_NAME);
 951                         dscc4_release_ring(dpriv);
 952                         goto err_unregister;
 953                 }
 954         }
 955
 956         ret = dscc4_set_quartz(root, quartz);
 957         if (ret < 0)
 958                 goto err_unregister;
 959
 960         pci_set_drvdata(pdev, ppriv);
 961         return ret;
 962
 963 err_unregister:
 964         while (i-- > 0) {
 965                 dscc4_release_ring(root + i);
 966                 unregister_hdlc_device(dscc4_to_dev(root + i));
 967         }
 968         kfree(ppriv);
 969         i = dev_per_card;
 970 err_free_dev:
 971         while (i-- > 0)
 972                 free_netdev(root[i].dev);
 973         kfree(root);
 974 err_out:
 975         return ret;
 976 };
 977
 978 /* FIXME: get rid of the unneeded code */
 979 static void dscc4_timer(unsigned long data)
 980 {
 981         struct net_device *dev = (struct net_device *)data;
 982         struct dscc4_dev_priv *dpriv = dscc4_priv(dev);
 983 //      struct dscc4_pci_priv *ppriv;
 984
 985         goto done;
 986 done:
 987         dpriv->timer.expires = jiffies + TX_TIMEOUT;
 988         add_timer(&dpriv->timer);
 989 }
 990
 991 static void dscc4_tx_timeout(struct net_device *dev)
 992 {
 993         /* FIXME: something is missing there */
 994 }
 995
 996 static int dscc4_loopback_check(struct dscc4_dev_priv *dpriv)
 997 {
 998         sync_serial_settings *settings = &dpriv->settings;
 999
1000         if (settings->loopback && (settings->clock_type != CLOCK_INT)) {
1001                 struct net_device *dev = dscc4_to_dev(dpriv);
1002
1003                 printk(KERN_INFO "%s: loopback requires clock\n", dev->name);
1004                 return -1;
1005         }
1006         return 0;
1007 }
1008
1009 #ifdef CONFIG_DSCC4_PCI_RST
1010 /*
1011  * Some DSCC4-based cards wires the GPIO port and the PCI #RST pin together
1012  * so as to provide a safe way to reset the asic while not the whole machine
1013  * rebooting.
1014  *
1015  * This code doesn't need to be efficient. Keep It Simple
1016  */
1017 static void dscc4_pci_reset(struct pci_dev *pdev, void __iomem *ioaddr)
1018 {
1019         int i;
1020
1021         mutex_lock(&dscc4_mutex);
1022         for (i = 0; i < 16; i++)
1023                 pci_read_config_dword(pdev, i << 2, dscc4_pci_config_store + i);
1024
1025         /* Maximal LBI clock divider (who cares ?) and whole GPIO range. */
1026         writel(0x001c0000, ioaddr + GMODE);
1027         /* Configure GPIO port as output */
1028         writel(0x0000ffff, ioaddr + GPDIR);
1029         /* Disable interruption */
1030         writel(0x0000ffff, ioaddr + GPIM);
1031
1032         writel(0x0000ffff, ioaddr + GPDATA);
1033         writel(0x00000000, ioaddr + GPDATA);
1034
1035         /* Flush posted writes */
1036         readl(ioaddr + GSTAR);
1037
1038         schedule_timeout_uninterruptible(10);
1039
1040         for (i = 0; i < 16; i++)
1041                 pci_write_config_dword(pdev, i << 2, dscc4_pci_config_store[i]);
1042         mutex_unlock(&dscc4_mutex);
1043 }
1044 #else
1045 #define dscc4_pci_reset(pdev,ioaddr)    do {} while (0)
1046 #endif /* CONFIG_DSCC4_PCI_RST */
1047
1048 static int dscc4_open(struct net_device *dev)
1049 {
1050         struct dscc4_dev_priv *dpriv = dscc4_priv(dev);
1051         struct dscc4_pci_priv *ppriv;
1052         int ret = -EAGAIN;
1053
1054         if ((dscc4_loopback_check(dpriv) < 0) || !dev->hard_start_xmit)
1055                 goto err;
1056
1057         if ((ret = hdlc_open(dev)))
1058                 goto err;
1059
1060         ppriv = dpriv->pci_priv;
1061
1062         /*
1063          * Due to various bugs, there is no way to reliably reset a
1064          * specific port (manufacturer's dependant special PCI #RST wiring
1065          * apart: it affects all ports). Thus the device goes in the best
1066          * silent mode possible at dscc4_close() time and simply claims to
1067          * be up if it's opened again. It still isn't possible to change
1068          * the HDLC configuration without rebooting but at least the ports
1069          * can be up/down ifconfig'ed without killing the host.
1070          */
1071         if (dpriv->flags & FakeReset) {
1072                 dpriv->flags &= ~FakeReset;
1073                 scc_patchl(0, PowerUp, dpriv, dev, CCR0);
1074                 scc_patchl(0, 0x00050000, dpriv, dev, CCR2);
1075                 scc_writel(EventsMask, dpriv, dev, IMR);
1076                 printk(KERN_INFO "%s: up again.\n", dev->name);
1077                 goto done;
1078         }
1079
1080         /* IDT+IDR during XPR */
1081         dpriv->flags = NeedIDR | NeedIDT;
1082
1083         scc_patchl(0, PowerUp | Vis, dpriv, dev, CCR0);
1084
1085         /*
1086          * The following is a bit paranoid...
1087          *
1088          * NB: the datasheet "...CEC will stay active if the SCC is in
1089          * power-down mode or..." and CCR2.RAC = 1 are two different
1090          * situations.
1091          */
1092         if (scc_readl_star(dpriv, dev) & SccBusy) {
1093                 printk(KERN_ERR "%s busy. Try later\n", dev->name);
1094                 ret = -EAGAIN;
1095                 goto err_out;
1096         } else
1097                 printk(KERN_INFO "%s: available. Good\n", dev->name);
1098
1099         scc_writel(EventsMask, dpriv, dev, IMR);
1100
1101         /* Posted write is flushed in the wait_ack loop */
1102         scc_writel(TxSccRes | RxSccRes, dpriv, dev, CMDR);
1103
1104         if ((ret = dscc4_wait_ack_cec(dpriv, dev, "Cec")) < 0)
1105                 goto err_disable_scc_events;
1106
1107         /*
1108          * I would expect XPR near CE completion (before ? after ?).
1109          * At worst, this code won't see a late XPR and people
1110          * will have to re-issue an ifconfig (this is harmless).
1111          * WARNING, a really missing XPR usually means a hardware
1112          * reset is needed. Suggestions anyone ?
1113          */
1114         if ((ret = dscc4_xpr_ack(dpriv)) < 0) {
1115                 printk(KERN_ERR "%s: %s timeout\n", DRV_NAME, "XPR");
1116                 goto err_disable_scc_events;
1117         }
1118
1119         if (debug > 2)
1120                 dscc4_tx_print(dev, dpriv, "Open");
1121
1122 done:
1123         netif_start_queue(dev);
1124
1125         init_timer(&dpriv->timer);
1126         dpriv->timer.expires = jiffies + 10*HZ;
1127         dpriv->timer.data = (unsigned long)dev;
1128         dpriv->timer.function = &dscc4_timer;
1129         add_timer(&dpriv->timer);
1130         netif_carrier_on(dev);
1131
1132         return 0;
1133
1134 err_disable_scc_events:
1135         scc_writel(0xffffffff, dpriv, dev, IMR);
1136         scc_patchl(PowerUp | Vis, 0, dpriv, dev, CCR0);
1137 err_out:
1138         hdlc_close(dev);
1139 err:
1140         return ret;
1141 }
1142
1143 #ifdef DSCC4_POLLING
1144 static int dscc4_tx_poll(struct dscc4_dev_priv *dpriv, struct net_device *dev)
1145 {
1146         /* FIXME: it's gonna be easy (TM), for sure */
1147 }
1148 #endif /* DSCC4_POLLING */
1149
1150 static int dscc4_start_xmit(struct sk_buff *skb, struct net_device *dev)
1151 {
1152         struct dscc4_dev_priv *dpriv = dscc4_priv(dev);
1153         struct dscc4_pci_priv *ppriv = dpriv->pci_priv;
1154         struct TxFD *tx_fd;
1155         int next;
1156
1157         next = dpriv->tx_current%TX_RING_SIZE;
1158         dpriv->tx_skbuff[next] = skb;
1159         tx_fd = dpriv->tx_fd + next;
1160         tx_fd->state = FrameEnd | TO_STATE_TX(skb->len);
1161         tx_fd->data = cpu_to_le32(pci_map_single(ppriv->pdev, skb->data, skb->len,
1162                                      PCI_DMA_TODEVICE));
1163         tx_fd->complete = 0x00000000;
1164         tx_fd->jiffies = jiffies;
1165         mb();
1166
1167 #ifdef DSCC4_POLLING
1168         spin_lock(&dpriv->lock);
1169         while (dscc4_tx_poll(dpriv, dev));
1170         spin_unlock(&dpriv->lock);
1171 #endif
1172
1173         dev->trans_start = jiffies;
1174
1175         if (debug > 2)
1176                 dscc4_tx_print(dev, dpriv, "Xmit");
1177         /* To be cleaned(unsigned int)/optimized. Later, ok ? */
1178         if (!((++dpriv->tx_current - dpriv->tx_dirty)%TX_RING_SIZE))
1179                 netif_stop_queue(dev);
1180
1181         if (dscc4_tx_quiescent(dpriv, dev))
1182                 dscc4_do_tx(dpriv, dev);
1183
1184         return 0;
1185 }
1186
1187 static int dscc4_close(struct net_device *dev)
1188 {
1189         struct dscc4_dev_priv *dpriv = dscc4_priv(dev);
1190
1191         del_timer_sync(&dpriv->timer);
1192         netif_stop_queue(dev);
1193
1194         scc_patchl(PowerUp | Vis, 0, dpriv, dev, CCR0);
1195         scc_patchl(0x00050000, 0, dpriv, dev, CCR2);
1196         scc_writel(0xffffffff, dpriv, dev, IMR);
1197
1198         dpriv->flags |= FakeReset;
1199
1200         hdlc_close(dev);
1201
1202         return 0;
1203 }
1204
1205 static inline int dscc4_check_clock_ability(int port)
1206 {
1207         int ret = 0;
1208
1209 #ifdef CONFIG_DSCC4_PCISYNC
1210         if (port >= 2)
1211                 ret = -1;
1212 #endif
1213         return ret;
1214 }
1215
1216 /*
1217  * DS1 p.137: "There are a total of 13 different clocking modes..."
1218  *                                  ^^
1219  * Design choices:
1220  * - by default, assume a clock is provided on pin RxClk/TxClk (clock mode 0a).
1221  *   Clock mode 3b _should_ work but the testing seems to make this point
1222  *   dubious (DIY testing requires setting CCR0 at 0x00000033).
1223  *   This is supposed to provide least surprise "DTE like" behavior.
1224  * - if line rate is specified, clocks are assumed to be locally generated.
1225  *   A quartz must be available (on pin XTAL1). Modes 6b/7b are used. Choosing
1226  *   between these it automagically done according on the required frequency
1227  *   scaling. Of course some rounding may take place.
1228  * - no high speed mode (40Mb/s). May be trivial to do but I don't have an
1229  *   appropriate external clocking device for testing.
1230  * - no time-slot/clock mode 5: shameless lazyness.
1231  *
1232  * The clock signals wiring can be (is ?) manufacturer dependant. Good luck.
1233  *
1234  * BIG FAT WARNING: if the device isn't provided enough clocking signal, it
1235  * won't pass the init sequence. For example, straight back-to-back DTE without
1236  * external clock will fail when dscc4_open() (<- 'ifconfig hdlcx xxx') is
1237  * called.
1238  *
1239  * Typos lurk in datasheet (missing divier in clock mode 7a figure 51 p.153
1240  * DS0 for example)
1241  *
1242  * Clock mode related bits of CCR0:
1243  *     +------------ TOE: output TxClk (0b/2b/3a/3b/6b/7a/7b only)
1244  *     | +---------- SSEL: sub-mode select 0 -> a, 1 -> b
1245  *     | | +-------- High Speed: say 0
1246  *     | | | +-+-+-- Clock Mode: 0..7
1247  *     | | | | | |
1248  * -+-+-+-+-+-+-+-+
1249  * x|x|5|4|3|2|1|0| lower bits
1250  *
1251  * Division factor of BRR: k = (N+1)x2^M (total divider = 16xk in mode 6b)
1252  *            +-+-+-+------------------ M (0..15)
1253  *            | | | |     +-+-+-+-+-+-- N (0..63)
1254  *    0 0 0 0 | | | | 0 0 | | | | | |
1255  * ...-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+-+
1256  *    f|e|d|c|b|a|9|8|7|6|5|4|3|2|1|0| lower bits
1257  *
1258  */
1259 static int dscc4_set_clock(struct net_device *dev, u32 *bps, u32 *state)
1260 {
1261         struct dscc4_dev_priv *dpriv = dscc4_priv(dev);
1262         int ret = -1;
1263         u32 brr;
1264
1265         *state &= ~Ccr0ClockMask;
1266         if (*bps) { /* Clock generated - required for DCE */
1267                 u32 n = 0, m = 0, divider;
1268                 int xtal;
1269
1270                 xtal = dpriv->pci_priv->xtal_hz;
1271                 if (!xtal)
1272                         goto done;
1273                 if (dscc4_check_clock_ability(dpriv->dev_id) < 0)
1274                         goto done;
1275                 divider = xtal / *bps;
1276                 if (divider > BRR_DIVIDER_MAX) {
1277                         divider >>= 4;
1278                         *state |= 0x00000036; /* Clock mode 6b (BRG/16) */
1279                 } else
1280                         *state |= 0x00000037; /* Clock mode 7b (BRG) */
1281                 if (divider >> 22) {
1282                         n = 63;
1283                         m = 15;
1284                 } else if (divider) {
1285                         /* Extraction of the 6 highest weighted bits */
1286                         m = 0;
1287                         while (0xffffffc0 & divider) {
1288                                 m++;
1289                                 divider >>= 1;
1290                         }
1291                         n = divider;
1292                 }
1293                 brr = (m << 8) | n;
1294                 divider = n << m;
1295                 if (!(*state & 0x00000001)) /* ?b mode mask => clock mode 6b */
1296                         divider <<= 4;
1297                 *bps = xtal / divider;
1298         } else {
1299                 /*
1300                  * External clock - DTE
1301                  * "state" already reflects Clock mode 0a (CCR0 = 0xzzzzzz00).
1302                  * Nothing more to be done
1303                  */
1304                 brr = 0;
1305         }
1306         scc_writel(brr, dpriv, dev, BRR);
1307         ret = 0;
1308 done:
1309         return ret;
1310 }
1311
1312 static int dscc4_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1313 {
1314         sync_serial_settings __user *line = ifr->ifr_settings.ifs_ifsu.sync;
1315         struct dscc4_dev_priv *dpriv = dscc4_priv(dev);
1316         const size_t size = sizeof(dpriv->settings);
1317         int ret = 0;
1318
1319         if (dev->flags & IFF_UP)
1320                 return -EBUSY;
1321
1322         if (cmd != SIOCWANDEV)
1323                 return -EOPNOTSUPP;
1324
1325         switch(ifr->ifr_settings.type) {
1326         case IF_GET_IFACE:
1327                 ifr->ifr_settings.type = IF_IFACE_SYNC_SERIAL;
1328                 if (ifr->ifr_settings.size < size) {
1329                         ifr->ifr_settings.size = size; /* data size wanted */
1330                         return -ENOBUFS;
1331                 }
1332                 if (copy_to_user(line, &dpriv->settings, size))
1333                         return -EFAULT;
1334                 break;
1335
1336         case IF_IFACE_SYNC_SERIAL:
1337                 if (!capable(CAP_NET_ADMIN))
1338                         return -EPERM;
1339
1340                 if (dpriv->flags & FakeReset) {
1341                         printk(KERN_INFO "%s: please reset the device"
1342                                " before this command\n", dev->name);
1343                         return -EPERM;
1344                 }
1345                 if (copy_from_user(&dpriv->settings, line, size))
1346                         return -EFAULT;
1347                 ret = dscc4_set_iface(dpriv, dev);
1348                 break;
1349
1350         default:
1351                 ret = hdlc_ioctl(dev, ifr, cmd);
1352                 break;
1353         }
1354
1355         return ret;
1356 }
1357
1358 static int dscc4_match(struct thingie *p, int value)
1359 {
1360         int i;
1361
1362         for (i = 0; p[i].define != -1; i++) {
1363                 if (value == p[i].define)
1364                         break;
1365         }
1366         if (p[i].define == -1)
1367                 return -1;
1368         else
1369                 return i;
1370 }
1371
1372 static int dscc4_clock_setting(struct dscc4_dev_priv *dpriv,
1373                                struct net_device *dev)
1374 {
1375         sync_serial_settings *settings = &dpriv->settings;
1376         int ret = -EOPNOTSUPP;
1377         u32 bps, state;
1378
1379         bps = settings->clock_rate;
1380         state = scc_readl(dpriv, CCR0);
1381         if (dscc4_set_clock(dev, &bps, &state) < 0)
1382                 goto done;
1383         if (bps) { /* DCE */
1384                 printk(KERN_DEBUG "%s: generated RxClk (DCE)\n", dev->name);
1385                 if (settings->clock_rate != bps) {
1386                         printk(KERN_DEBUG "%s: clock adjusted (%08d -> %08d)\n",
1387                                 dev->name, settings->clock_rate, bps);
1388                         settings->clock_rate = bps;
1389                 }
1390         } else { /* DTE */
1391                 state |= PowerUp | Vis;
1392                 printk(KERN_DEBUG "%s: external RxClk (DTE)\n", dev->name);
1393         }
1394         scc_writel(state, dpriv, dev, CCR0);
1395         ret = 0;
1396 done:
1397         return ret;
1398 }
1399
1400 static int dscc4_encoding_setting(struct dscc4_dev_priv *dpriv,
1401                                   struct net_device *dev)
1402 {
1403         struct thingie encoding[] = {
1404                 { ENCODING_NRZ,         0x00000000 },
1405                 { ENCODING_NRZI,        0x00200000 },
1406                 { ENCODING_FM_MARK,     0x00400000 },
1407                 { ENCODING_FM_SPACE,    0x00500000 },
1408                 { ENCODING_MANCHESTER,  0x00600000 },
1409                 { -1,                   0}
1410         };
1411         int i, ret = 0;
1412
1413         i = dscc4_match(encoding, dpriv->encoding);
1414         if (i >= 0)
1415                 scc_patchl(EncodingMask, encoding[i].bits, dpriv, dev, CCR0);
1416         else
1417                 ret = -EOPNOTSUPP;
1418         return ret;
1419 }
1420
1421 static int dscc4_loopback_setting(struct dscc4_dev_priv *dpriv,
1422                                   struct net_device *dev)
1423 {
1424         sync_serial_settings *settings = &dpriv->settings;
1425         u32 state;
1426
1427         state = scc_readl(dpriv, CCR1);
1428         if (settings->loopback) {
1429                 printk(KERN_DEBUG "%s: loopback\n", dev->name);
1430                 state |= 0x00000100;
1431         } else {
1432                 printk(KERN_DEBUG "%s: normal\n", dev->name);
1433                 state &= ~0x00000100;
1434         }
1435         scc_writel(state, dpriv, dev, CCR1);
1436         return 0;
1437 }
1438
1439 static int dscc4_crc_setting(struct dscc4_dev_priv *dpriv,
1440                              struct net_device *dev)
1441 {
1442         struct thingie crc[] = {
1443                 { PARITY_CRC16_PR0_CCITT,       0x00000010 },
1444                 { PARITY_CRC16_PR1_CCITT,       0x00000000 },
1445                 { PARITY_CRC32_PR0_CCITT,       0x00000011 },
1446                 { PARITY_CRC32_PR1_CCITT,       0x00000001 }
1447         };
1448         int i, ret = 0;
1449
1450         i = dscc4_match(crc, dpriv->parity);
1451         if (i >= 0)
1452                 scc_patchl(CrcMask, crc[i].bits, dpriv, dev, CCR1);
1453         else
1454                 ret = -EOPNOTSUPP;
1455         return ret;
1456 }
1457
1458 static int dscc4_set_iface(struct dscc4_dev_priv *dpriv, struct net_device *dev)
1459 {
1460         struct {
1461                 int (*action)(struct dscc4_dev_priv *, struct net_device *);
1462         } *p, do_setting[] = {
1463                 { dscc4_encoding_setting },
1464                 { dscc4_clock_setting },
1465                 { dscc4_loopback_setting },
1466                 { dscc4_crc_setting },
1467                 { NULL }
1468         };
1469         int ret = 0;
1470
1471         for (p = do_setting; p->action; p++) {
1472                 if ((ret = p->action(dpriv, dev)) < 0)
1473                         break;
1474         }
1475         return ret;
1476 }
1477
1478 static irqreturn_t dscc4_irq(int irq, void *token)
1479 {
1480         struct dscc4_dev_priv *root = token;
1481         struct dscc4_pci_priv *priv;
1482         struct net_device *dev;
1483         void __iomem *ioaddr;
1484         u32 state;
1485         unsigned long flags;
1486         int i, handled = 1;
1487
1488         priv = root->pci_priv;
1489         dev = dscc4_to_dev(root);
1490
1491         spin_lock_irqsave(&priv->lock, flags);
1492
1493         ioaddr = root->base_addr;
1494
1495         state = readl(ioaddr + GSTAR);
1496         if (!state) {
1497                 handled = 0;
1498                 goto out;
1499         }
1500         if (debug > 3)
1501                 printk(KERN_DEBUG "%s: GSTAR = 0x%08x\n", DRV_NAME, state);
1502         writel(state, ioaddr + GSTAR);
1503
1504         if (state & Arf) {
1505                 printk(KERN_ERR "%s: failure (Arf). Harass the maintener\n",
1506                        dev->name);
1507                 goto out;
1508         }
1509         state &= ~ArAck;
1510         if (state & Cfg) {
1511                 if (debug > 0)
1512                         printk(KERN_DEBUG "%s: CfgIV\n", DRV_NAME);
1513                 if (priv->iqcfg[priv->cfg_cur++%IRQ_RING_SIZE] & cpu_to_le32(Arf))
1514                         printk(KERN_ERR "%s: %s failed\n", dev->name, "CFG");
1515                 if (!(state &= ~Cfg))
1516                         goto out;
1517         }
1518         if (state & RxEvt) {
1519                 i = dev_per_card - 1;
1520                 do {
1521                         dscc4_rx_irq(priv, root + i);
1522                 } while (--i >= 0);
1523                 state &= ~RxEvt;
1524         }
1525         if (state & TxEvt) {
1526                 i = dev_per_card - 1;
1527                 do {
1528                         dscc4_tx_irq(priv, root + i);
1529                 } while (--i >= 0);
1530                 state &= ~TxEvt;
1531         }
1532 out:
1533         spin_unlock_irqrestore(&priv->lock, flags);
1534         return IRQ_RETVAL(handled);
1535 }
1536
1537 static void dscc4_tx_irq(struct dscc4_pci_priv *ppriv,
1538                                 struct dscc4_dev_priv *dpriv)
1539 {
1540         struct net_device *dev = dscc4_to_dev(dpriv);
1541         u32 state;
1542         int cur, loop = 0;
1543
1544 try:
1545         cur = dpriv->iqtx_current%IRQ_RING_SIZE;
1546         state = le32_to_cpu(dpriv->iqtx[cur]);
1547         if (!state) {
1548                 if (debug > 4)
1549                         printk(KERN_DEBUG "%s: Tx ISR = 0x%08x\n", dev->name,
1550                                state);
1551                 if ((debug > 1) && (loop > 1))
1552                         printk(KERN_DEBUG "%s: Tx irq loop=%d\n", dev->name, loop);
1553                 if (loop && netif_queue_stopped(dev))
1554                         if ((dpriv->tx_current - dpriv->tx_dirty)%TX_RING_SIZE)
1555                                 netif_wake_queue(dev);
1556
1557                 if (netif_running(dev) && dscc4_tx_quiescent(dpriv, dev) &&
1558                     !dscc4_tx_done(dpriv))
1559                                 dscc4_do_tx(dpriv, dev);
1560                 return;
1561         }
1562         loop++;
1563         dpriv->iqtx[cur] = 0;
1564         dpriv->iqtx_current++;
1565
1566         if (state_check(state, dpriv, dev, "Tx") < 0)
1567                 return;
1568
1569         if (state & SccEvt) {
1570                 if (state & Alls) {
1571                         struct sk_buff *skb;
1572                         struct TxFD *tx_fd;
1573
1574                         if (debug > 2)
1575                                 dscc4_tx_print(dev, dpriv, "Alls");
1576                         /*
1577                          * DataComplete can't be trusted for Tx completion.
1578                          * Cf errata DS5 p.8
1579                          */
1580                         cur = dpriv->tx_dirty%TX_RING_SIZE;
1581                         tx_fd = dpriv->tx_fd + cur;
1582                         skb = dpriv->tx_skbuff[cur];
1583                         if (skb) {
1584                                 pci_unmap_single(ppriv->pdev, le32_to_cpu(tx_fd->data),
1585                                                  skb->len, PCI_DMA_TODEVICE);
1586                                 if (tx_fd->state & FrameEnd) {
1587                                         dev->stats.tx_packets++;
1588                                         dev->stats.tx_bytes += skb->len;
1589                                 }
1590                                 dev_kfree_skb_irq(skb);
1591                                 dpriv->tx_skbuff[cur] = NULL;
1592                                 ++dpriv->tx_dirty;
1593                         } else {
1594                                 if (debug > 1)
1595                                         printk(KERN_ERR "%s Tx: NULL skb %d\n",
1596                                                 dev->name, cur);
1597                         }
1598                         /*
1599                          * If the driver ends sending crap on the wire, it
1600                          * will be way easier to diagnose than the (not so)
1601                          * random freeze induced by null sized tx frames.
1602                          */
1603                         tx_fd->data = tx_fd->next;
1604                         tx_fd->state = FrameEnd | TO_STATE_TX(2*DUMMY_SKB_SIZE);
1605                         tx_fd->complete = 0x00000000;
1606                         tx_fd->jiffies = 0;
1607
1608                         if (!(state &= ~Alls))
1609                                 goto try;
1610                 }
1611                 /*
1612                  * Transmit Data Underrun
1613                  */
1614                 if (state & Xdu) {
1615                         printk(KERN_ERR "%s: XDU. Ask maintainer\n", DRV_NAME);
1616                         dpriv->flags = NeedIDT;
1617                         /* Tx reset */
1618                         writel(MTFi | Rdt,
1619                                dpriv->base_addr + 0x0c*dpriv->dev_id + CH0CFG);
1620                         writel(Action, dpriv->base_addr + GCMDR);
1621                         return;
1622                 }
1623                 if (state & Cts) {
1624                         printk(KERN_INFO "%s: CTS transition\n", dev->name);
1625                         if (!(state &= ~Cts)) /* DEBUG */
1626                                 goto try;
1627                 }
1628                 if (state & Xmr) {
1629                         /* Frame needs to be sent again - FIXME */
1630                         printk(KERN_ERR "%s: Xmr. Ask maintainer\n", DRV_NAME);
1631                         if (!(state &= ~Xmr)) /* DEBUG */
1632                                 goto try;
1633                 }
1634                 if (state & Xpr) {
1635                         void __iomem *scc_addr;
1636                         unsigned long ring;
1637                         int i;
1638
1639                         /*
1640                          * - the busy condition happens (sometimes);
1641                          * - it doesn't seem to make the handler unreliable.
1642                          */
1643                         for (i = 1; i; i <<= 1) {
1644                                 if (!(scc_readl_star(dpriv, dev) & SccBusy))
1645                                         break;
1646                         }
1647                         if (!i)
1648                                 printk(KERN_INFO "%s busy in irq\n", dev->name);
1649
1650                         scc_addr = dpriv->base_addr + 0x0c*dpriv->dev_id;
1651                         /* Keep this order: IDT before IDR */
1652                         if (dpriv->flags & NeedIDT) {
1653                                 if (debug > 2)
1654                                         dscc4_tx_print(dev, dpriv, "Xpr");
1655                                 ring = dpriv->tx_fd_dma +
1656                                        (dpriv->tx_dirty%TX_RING_SIZE)*
1657                                        sizeof(struct TxFD);
1658                                 writel(ring, scc_addr + CH0BTDA);
1659                                 dscc4_do_tx(dpriv, dev);
1660                                 writel(MTFi | Idt, scc_addr + CH0CFG);
1661                                 if (dscc4_do_action(dev, "IDT") < 0)
1662                                         goto err_xpr;
1663                                 dpriv->flags &= ~NeedIDT;
1664                         }
1665                         if (dpriv->flags & NeedIDR) {
1666                                 ring = dpriv->rx_fd_dma +
1667                                        (dpriv->rx_current%RX_RING_SIZE)*
1668                                        sizeof(struct RxFD);
1669                                 writel(ring, scc_addr + CH0BRDA);
1670                                 dscc4_rx_update(dpriv, dev);
1671                                 writel(MTFi | Idr, scc_addr + CH0CFG);
1672                                 if (dscc4_do_action(dev, "IDR") < 0)
1673                                         goto err_xpr;
1674                                 dpriv->flags &= ~NeedIDR;
1675                                 smp_wmb();
1676                                 /* Activate receiver and misc */
1677                                 scc_writel(0x08050008, dpriv, dev, CCR2);
1678                         }
1679                 err_xpr:
1680                         if (!(state &= ~Xpr))
1681                                 goto try;
1682                 }
1683                 if (state & Cd) {
1684                         if (debug > 0)
1685                                 printk(KERN_INFO "%s: CD transition\n", dev->name);
1686                         if (!(state &= ~Cd)) /* DEBUG */
1687                                 goto try;
1688                 }
1689         } else { /* ! SccEvt */
1690                 if (state & Hi) {
1691 #ifdef DSCC4_POLLING
1692                         while (!dscc4_tx_poll(dpriv, dev));
1693 #endif
1694                         printk(KERN_INFO "%s: Tx Hi\n", dev->name);
1695                         state &= ~Hi;
1696                 }
1697                 if (state & Err) {
1698                         printk(KERN_INFO "%s: Tx ERR\n", dev->name);
1699                         dev->stats.tx_errors++;
1700                         state &= ~Err;
1701                 }
1702         }
1703         goto try;
1704 }
1705
1706 static void dscc4_rx_irq(struct dscc4_pci_priv *priv,
1707                                     struct dscc4_dev_priv *dpriv)
1708 {
1709         struct net_device *dev = dscc4_to_dev(dpriv);
1710         u32 state;
1711         int cur;
1712
1713 try:
1714         cur = dpriv->iqrx_current%IRQ_RING_SIZE;
1715         state = le32_to_cpu(dpriv->iqrx[cur]);
1716         if (!state)
1717                 return;
1718         dpriv->iqrx[cur] = 0;
1719         dpriv->iqrx_current++;
1720
1721         if (state_check(state, dpriv, dev, "Rx") < 0)
1722                 return;
1723
1724         if (!(state & SccEvt)){
1725                 struct RxFD *rx_fd;
1726
1727                 if (debug > 4)
1728                         printk(KERN_DEBUG "%s: Rx ISR = 0x%08x\n", dev->name,
1729                                state);
1730                 state &= 0x00ffffff;
1731                 if (state & Err) { /* Hold or reset */
1732                         printk(KERN_DEBUG "%s: Rx ERR\n", dev->name);
1733                         cur = dpriv->rx_current%RX_RING_SIZE;
1734                         rx_fd = dpriv->rx_fd + cur;
1735                         /*
1736                          * Presume we're not facing a DMAC receiver reset.
1737                          * As We use the rx size-filtering feature of the
1738                          * DSCC4, the beginning of a new frame is waiting in
1739                          * the rx fifo. I bet a Receive Data Overflow will
1740                          * happen most of time but let's try and avoid it.
1741                          * Btw (as for RDO) if one experiences ERR whereas
1742                          * the system looks rather idle, there may be a
1743                          * problem with latency. In this case, increasing
1744                          * RX_RING_SIZE may help.
1745                          */
1746                         //while (dpriv->rx_needs_refill) {
1747                                 while (!(rx_fd->state1 & Hold)) {
1748                                         rx_fd++;
1749                                         cur++;
1750                                         if (!(cur = cur%RX_RING_SIZE))
1751                                                 rx_fd = dpriv->rx_fd;
1752                                 }
1753                                 //dpriv->rx_needs_refill--;
1754                                 try_get_rx_skb(dpriv, dev);
1755                                 if (!rx_fd->data)
1756                                         goto try;
1757                                 rx_fd->state1 &= ~Hold;
1758                                 rx_fd->state2 = 0x00000000;
1759                                 rx_fd->end = cpu_to_le32(0xbabeface);
1760                         //}
1761                         goto try;
1762                 }
1763                 if (state & Fi) {
1764                         dscc4_rx_skb(dpriv, dev);
1765                         goto try;
1766                 }
1767                 if (state & Hi ) { /* HI bit */
1768                         printk(KERN_INFO "%s: Rx Hi\n", dev->name);
1769                         state &= ~Hi;
1770                         goto try;
1771                 }
1772         } else { /* SccEvt */
1773                 if (debug > 1) {
1774                         //FIXME: verifier la presence de tous les evenements
1775                 static struct {
1776                         u32 mask;
1777                         const char *irq_name;
1778                 } evts[] = {
1779                         { 0x00008000, "TIN"},
1780                         { 0x00000020, "RSC"},
1781                         { 0x00000010, "PCE"},
1782                         { 0x00000008, "PLLA"},
1783                         { 0, NULL}
1784                 }, *evt;
1785
1786                 for (evt = evts; evt->irq_name; evt++) {
1787                         if (state & evt->mask) {
1788                                         printk(KERN_DEBUG "%s: %s\n",
1789                                                 dev->name, evt->irq_name);
1790                                 if (!(state &= ~evt->mask))
1791                                         goto try;
1792                         }
1793                 }
1794                 } else {
1795                         if (!(state &= ~0x0000c03c))
1796                                 goto try;
1797                 }
1798                 if (state & Cts) {
1799                         printk(KERN_INFO "%s: CTS transition\n", dev->name);
1800                         if (!(state &= ~Cts)) /* DEBUG */
1801                                 goto try;
1802                 }
1803                 /*
1804                  * Receive Data Overflow (FIXME: fscked)
1805                  */
1806                 if (state & Rdo) {
1807                         struct RxFD *rx_fd;
1808                         void __iomem *scc_addr;
1809                         int cur;
1810
1811                         //if (debug)
1812                         //      dscc4_rx_dump(dpriv);
1813                         scc_addr = dpriv->base_addr + 0x0c*dpriv->dev_id;
1814
1815                         scc_patchl(RxActivate, 0, dpriv, dev, CCR2);
1816                         /*
1817                          * This has no effect. Why ?
1818                          * ORed with TxSccRes, one sees the CFG ack (for
1819                          * the TX part only).
1820                          */
1821                         scc_writel(RxSccRes, dpriv, dev, CMDR);
1822                         dpriv->flags |= RdoSet;
1823
1824                         /*
1825                          * Let's try and save something in the received data.
1826                          * rx_current must be incremented at least once to
1827                          * avoid HOLD in the BRDA-to-be-pointed desc.
1828                          */
1829                         do {
1830                                 cur = dpriv->rx_current++%RX_RING_SIZE;
1831                                 rx_fd = dpriv->rx_fd + cur;
1832                                 if (!(rx_fd->state2 & DataComplete))
1833                                         break;
1834                                 if (rx_fd->state2 & FrameAborted) {
1835                                         dev->stats.rx_over_errors++;
1836                                         rx_fd->state1 |= Hold;
1837                                         rx_fd->state2 = 0x00000000;
1838                                         rx_fd->end = cpu_to_le32(0xbabeface);
1839                                 } else
1840                                         dscc4_rx_skb(dpriv, dev);
1841                         } while (1);
1842
1843                         if (debug > 0) {
1844                                 if (dpriv->flags & RdoSet)
1845                                         printk(KERN_DEBUG
1846                                                "%s: no RDO in Rx data\n", DRV_NAME);
1847                         }
1848 #ifdef DSCC4_RDO_EXPERIMENTAL_RECOVERY
1849                         /*
1850                          * FIXME: must the reset be this violent ?
1851                          */
1852 #warning "FIXME: CH0BRDA"
1853                         writel(dpriv->rx_fd_dma +
1854                                (dpriv->rx_current%RX_RING_SIZE)*
1855                                sizeof(struct RxFD), scc_addr + CH0BRDA);
1856                         writel(MTFi|Rdr|Idr, scc_addr + CH0CFG);
1857                         if (dscc4_do_action(dev, "RDR") < 0) {
1858                                 printk(KERN_ERR "%s: RDO recovery failed(%s)\n",
1859                                        dev->name, "RDR");
1860                                 goto rdo_end;
1861                         }
1862                         writel(MTFi|Idr, scc_addr + CH0CFG);
1863                         if (dscc4_do_action(dev, "IDR") < 0) {
1864                                 printk(KERN_ERR "%s: RDO recovery failed(%s)\n",
1865                                        dev->name, "IDR");
1866                                 goto rdo_end;
1867                         }
1868                 rdo_end:
1869 #endif
1870                         scc_patchl(0, RxActivate, dpriv, dev, CCR2);
1871                         goto try;
1872                 }
1873                 if (state & Cd) {
1874                         printk(KERN_INFO "%s: CD transition\n", dev->name);
1875                         if (!(state &= ~Cd)) /* DEBUG */
1876                                 goto try;
1877                 }
1878                 if (state & Flex) {
1879                         printk(KERN_DEBUG "%s: Flex. Ttttt...\n", DRV_NAME);
1880                         if (!(state &= ~Flex))
1881                                 goto try;
1882                 }
1883         }
1884 }
1885
1886 /*
1887  * I had expected the following to work for the first descriptor
1888  * (tx_fd->state = 0xc0000000)
1889  * - Hold=1 (don't try and branch to the next descripto);
1890  * - No=0 (I want an empty data section, i.e. size=0);
1891  * - Fe=1 (required by No=0 or we got an Err irq and must reset).
1892  * It failed and locked solid. Thus the introduction of a dummy skb.
1893  * Problem is acknowledged in errata sheet DS5. Joy :o/
1894  */
1895 static struct sk_buff *dscc4_init_dummy_skb(struct dscc4_dev_priv *dpriv)
1896 {
1897         struct sk_buff *skb;
1898
1899         skb = dev_alloc_skb(DUMMY_SKB_SIZE);
1900         if (skb) {
1901                 int last = dpriv->tx_dirty%TX_RING_SIZE;
1902                 struct TxFD *tx_fd = dpriv->tx_fd + last;
1903
1904                 skb->len = DUMMY_SKB_SIZE;
1905                 skb_copy_to_linear_data(skb, version,
1906                                         strlen(version) % DUMMY_SKB_SIZE);
1907                 tx_fd->state = FrameEnd | TO_STATE_TX(DUMMY_SKB_SIZE);
1908                 tx_fd->data = cpu_to_le32(pci_map_single(dpriv->pci_priv->pdev,
1909                                              skb->data, DUMMY_SKB_SIZE,
1910                                              PCI_DMA_TODEVICE));
1911                 dpriv->tx_skbuff[last] = skb;
1912         }
1913         return skb;
1914 }
1915
1916 static int dscc4_init_ring(struct net_device *dev)
1917 {
1918         struct dscc4_dev_priv *dpriv = dscc4_priv(dev);
1919         struct pci_dev *pdev = dpriv->pci_priv->pdev;
1920         struct TxFD *tx_fd;
1921         struct RxFD *rx_fd;
1922         void *ring;
1923         int i;
1924
1925         ring = pci_alloc_consistent(pdev, RX_TOTAL_SIZE, &dpriv->rx_fd_dma);
1926         if (!ring)
1927                 goto err_out;
1928         dpriv->rx_fd = rx_fd = (struct RxFD *) ring;
1929
1930         ring = pci_alloc_consistent(pdev, TX_TOTAL_SIZE, &dpriv->tx_fd_dma);
1931         if (!ring)
1932                 goto err_free_dma_rx;
1933         dpriv->tx_fd = tx_fd = (struct TxFD *) ring;
1934
1935         memset(dpriv->tx_skbuff, 0, sizeof(struct sk_buff *)*TX_RING_SIZE);
1936         dpriv->tx_dirty = 0xffffffff;
1937         i = dpriv->tx_current = 0;
1938         do {
1939                 tx_fd->state = FrameEnd | TO_STATE_TX(2*DUMMY_SKB_SIZE);
1940                 tx_fd->complete = 0x00000000;
1941                 /* FIXME: NULL should be ok - to be tried */
1942                 tx_fd->data = cpu_to_le32(dpriv->tx_fd_dma);
1943                 (tx_fd++)->next = cpu_to_le32(dpriv->tx_fd_dma +
1944                                         (++i%TX_RING_SIZE)*sizeof(*tx_fd));
1945         } while (i < TX_RING_SIZE);
1946
1947         if (!dscc4_init_dummy_skb(dpriv))
1948                 goto err_free_dma_tx;
1949
1950         memset(dpriv->rx_skbuff, 0, sizeof(struct sk_buff *)*RX_RING_SIZE);
1951         i = dpriv->rx_dirty = dpriv->rx_current = 0;
1952         do {
1953                 /* size set by the host. Multiple of 4 bytes please */
1954                 rx_fd->state1 = HiDesc;
1955                 rx_fd->state2 = 0x00000000;
1956                 rx_fd->end = cpu_to_le32(0xbabeface);
1957                 rx_fd->state1 |= TO_STATE_RX(HDLC_MAX_MRU);
1958                 // FIXME: return value verifiee mais traitement suspect
1959                 if (try_get_rx_skb(dpriv, dev) >= 0)
1960                         dpriv->rx_dirty++;
1961                 (rx_fd++)->next = cpu_to_le32(dpriv->rx_fd_dma +
1962                                         (++i%RX_RING_SIZE)*sizeof(*rx_fd));
1963         } while (i < RX_RING_SIZE);
1964
1965         return 0;
1966
1967 err_free_dma_tx:
1968         pci_free_consistent(pdev, TX_TOTAL_SIZE, ring, dpriv->tx_fd_dma);
1969 err_free_dma_rx:
1970         pci_free_consistent(pdev, RX_TOTAL_SIZE, rx_fd, dpriv->rx_fd_dma);
1971 err_out:
1972         return -ENOMEM;
1973 }
1974
1975 static void __devexit dscc4_remove_one(struct pci_dev *pdev)
1976 {
1977         struct dscc4_pci_priv *ppriv;
1978         struct dscc4_dev_priv *root;
1979         void __iomem *ioaddr;
1980         int i;
1981
1982         ppriv = pci_get_drvdata(pdev);
1983         root = ppriv->root;
1984
1985         ioaddr = root->base_addr;
1986
1987         dscc4_pci_reset(pdev, ioaddr);
1988
1989         free_irq(pdev->irq, root);
1990         pci_free_consistent(pdev, IRQ_RING_SIZE*sizeof(u32), ppriv->iqcfg,
1991                             ppriv->iqcfg_dma);
1992         for (i = 0; i < dev_per_card; i++) {
1993                 struct dscc4_dev_priv *dpriv = root + i;
1994
1995                 dscc4_release_ring(dpriv);
1996                 pci_free_consistent(pdev, IRQ_RING_SIZE*sizeof(u32),
1997                                     dpriv->iqrx, dpriv->iqrx_dma);
1998                 pci_free_consistent(pdev, IRQ_RING_SIZE*sizeof(u32),
1999                                     dpriv->iqtx, dpriv->iqtx_dma);
2000         }
2001
2002         dscc4_free1(pdev);
2003
2004         iounmap(ioaddr);
2005
2006         pci_release_region(pdev, 1);
2007         pci_release_region(pdev, 0);
2008
2009         pci_disable_device(pdev);
2010 }
2011
2012 static int dscc4_hdlc_attach(struct net_device *dev, unsigned short encoding,
2013         unsigned short parity)
2014 {
2015         struct dscc4_dev_priv *dpriv = dscc4_priv(dev);
2016
2017         if (encoding != ENCODING_NRZ &&
2018             encoding != ENCODING_NRZI &&
2019             encoding != ENCODING_FM_MARK &&
2020             encoding != ENCODING_FM_SPACE &&
2021             encoding != ENCODING_MANCHESTER)
2022                 return -EINVAL;
2023
2024         if (parity != PARITY_NONE &&
2025             parity != PARITY_CRC16_PR0_CCITT &&
2026             parity != PARITY_CRC16_PR1_CCITT &&
2027             parity != PARITY_CRC32_PR0_CCITT &&
2028             parity != PARITY_CRC32_PR1_CCITT)
2029                 return -EINVAL;
2030
2031         dpriv->encoding = encoding;
2032         dpriv->parity = parity;
2033         return 0;
2034 }
2035
2036 #ifndef MODULE
2037 static int __init dscc4_setup(char *str)
2038 {
2039         int *args[] = { &debug, &quartz, NULL }, **p = args;
2040
2041         while (*p && (get_option(&str, *p) == 2))
2042                 p++;
2043         return 1;
2044 }
2045
2046 __setup("dscc4.setup=", dscc4_setup);
2047 #endif
2048
2049 static struct pci_device_id dscc4_pci_tbl[] = {
2050         { PCI_VENDOR_ID_SIEMENS, PCI_DEVICE_ID_SIEMENS_DSCC4,
2051                 PCI_ANY_ID, PCI_ANY_ID, },
2052         { 0,}
2053 };
2054 MODULE_DEVICE_TABLE(pci, dscc4_pci_tbl);
2055
2056 static struct pci_driver dscc4_driver = {
2057         .name           = DRV_NAME,
2058         .id_table       = dscc4_pci_tbl,
2059         .probe          = dscc4_init_one,
2060         .remove         = __devexit_p(dscc4_remove_one),
2061 };
2062
2063 static int __init dscc4_init_module(void)
2064 {
2065         return pci_register_driver(&dscc4_driver);
2066 }
2067
2068 static void __exit dscc4_cleanup_module(void)
2069 {
2070         pci_unregister_driver(&dscc4_driver);
2071 }
2072
2073 module_init(dscc4_init_module);
2074 module_exit(dscc4_cleanup_module);