git.oblomov.eu Git - linux-2.6/blob - arch/powerpc/kernel/head_32.S

   1 /*
   2  *  PowerPC version
   3  *    Copyright (C) 1995-1996 Gary Thomas (gdt@linuxppc.org)
   4  *
   5  *  Rewritten by Cort Dougan (cort@cs.nmt.edu) for PReP
   6  *    Copyright (C) 1996 Cort Dougan <cort@cs.nmt.edu>
   7  *  Adapted for Power Macintosh by Paul Mackerras.
   8  *  Low-level exception handlers and MMU support
   9  *  rewritten by Paul Mackerras.
  10  *    Copyright (C) 1996 Paul Mackerras.
  11  *  MPC8xx modifications Copyright (C) 1997 Dan Malek (dmalek@jlc.net).
  12  *  Amiga/APUS changes by Jesper Skov (jskov@cygnus.co.uk).
  13  *
  14  *  This file contains the low-level support and setup for the
  15  *  PowerPC platform, including trap and interrupt dispatch.
  16  *  (The PPC 8xx embedded CPUs use head_8xx.S instead.)
  17  *
  18  *  This program is free software; you can redistribute it and/or
  19  *  modify it under the terms of the GNU General Public License
  20  *  as published by the Free Software Foundation; either version
  21  *  2 of the License, or (at your option) any later version.
  22  *
  23  */
  24
  25 #include <asm/reg.h>
  26 #include <asm/page.h>
  27 #include <asm/mmu.h>
  28 #include <asm/pgtable.h>
  29 #include <asm/cputable.h>
  30 #include <asm/cache.h>
  31 #include <asm/thread_info.h>
  32 #include <asm/ppc_asm.h>
  33 #include <asm/asm-offsets.h>
  34
  35 #ifdef CONFIG_APUS
  36 #include <asm/amigappc.h>
  37 #endif
  38
  39 /* 601 only have IBAT; cr0.eq is set on 601 when using this macro */
  40 #define LOAD_BAT(n, reg, RA, RB)        \
  41         /* see the comment for clear_bats() -- Cort */ \
  42         li      RA,0;                   \
  43         mtspr   SPRN_IBAT##n##U,RA;     \
  44         mtspr   SPRN_DBAT##n##U,RA;     \
  45         lwz     RA,(n*16)+0(reg);       \
  46         lwz     RB,(n*16)+4(reg);       \
  47         mtspr   SPRN_IBAT##n##U,RA;     \
  48         mtspr   SPRN_IBAT##n##L,RB;     \
  49         beq     1f;                     \
  50         lwz     RA,(n*16)+8(reg);       \
  51         lwz     RB,(n*16)+12(reg);      \
  52         mtspr   SPRN_DBAT##n##U,RA;     \
  53         mtspr   SPRN_DBAT##n##L,RB;     \
  54 1:
  55
  56         .text
  57         .stabs  "arch/powerpc/kernel/",N_SO,0,0,0f
  58         .stabs  "head_32.S",N_SO,0,0,0f
  59 0:
  60         .globl  _stext
  61 _stext:
  62
  63 /*
  64  * _start is defined this way because the XCOFF loader in the OpenFirmware
  65  * on the powermac expects the entry point to be a procedure descriptor.
  66  */
  67         .text
  68         .globl  _start
  69 _start:
  70         /*
  71          * These are here for legacy reasons, the kernel used to
  72          * need to look like a coff function entry for the pmac
  73          * but we're always started by some kind of bootloader now.
  74          *  -- Cort
  75          */
  76         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  77         nop     /* used by __secondary_hold on prep (mtx) and chrp smp */
  78         nop
  79
  80 /* PMAC
  81  * Enter here with the kernel text, data and bss loaded starting at
  82  * 0, running with virtual == physical mapping.
  83  * r5 points to the prom entry point (the client interface handler
  84  * address).  Address translation is turned on, with the prom
  85  * managing the hash table.  Interrupts are disabled.  The stack
  86  * pointer (r1) points to just below the end of the half-meg region
  87  * from 0x380000 - 0x400000, which is mapped in already.
  88  *
  89  * If we are booted from MacOS via BootX, we enter with the kernel
  90  * image loaded somewhere, and the following values in registers:
  91  *  r3: 'BooX' (0x426f6f58)
  92  *  r4: virtual address of boot_infos_t
  93  *  r5: 0
  94  *
  95  * APUS
  96  *   r3: 'APUS'
  97  *   r4: physical address of memory base
  98  *   Linux/m68k style BootInfo structure at &_end.
  99  *
 100  * PREP
 101  * This is jumped to on prep systems right after the kernel is relocated
 102  * to its proper place in memory by the boot loader.  The expected layout
 103  * of the regs is:
 104  *   r3: ptr to residual data
 105  *   r4: initrd_start or if no initrd then 0
 106  *   r5: initrd_end - unused if r4 is 0
 107  *   r6: Start of command line string
 108  *   r7: End of command line string
 109  *
 110  * This just gets a minimal mmu environment setup so we can call
 111  * start_here() to do the real work.
 112  * -- Cort
 113  */
 114
 115         .globl  __start
 116 __start:
 117 /*
 118  * We have to do any OF calls before we map ourselves to KERNELBASE,
 119  * because OF may have I/O devices mapped into that area
 120  * (particularly on CHRP).
 121  */
 122 #ifdef CONFIG_PPC_MULTIPLATFORM
 123         cmpwi   0,r5,0
 124         beq     1f
 125         bl      prom_init
 126         trap
 127 #endif
 128
 129 /*
 130  * Check for BootX signature when supporting PowerMac and branch to
 131  * appropriate trampoline if it's present
 132  */
 133 #ifdef CONFIG_PPC_PMAC
 134 1:      lis     r31,0x426f
 135         ori     r31,r31,0x6f58
 136         cmpw    0,r3,r31
 137         bne     1f
 138         bl      bootx_init
 139         trap
 140 #endif /* CONFIG_PPC_PMAC */
 141
 142 1:      mr      r31,r3                  /* save parameters */
 143         mr      r30,r4
 144         li      r24,0                   /* cpu # */
 145
 146 /*
 147  * early_init() does the early machine identification and does
 148  * the necessary low-level setup and clears the BSS
 149  *  -- Cort <cort@fsmlabs.com>
 150  */
 151         bl      early_init
 152
 153 #ifdef CONFIG_APUS
 154 /* On APUS the __va/__pa constants need to be set to the correct
 155  * values before continuing.
 156  */
 157         mr      r4,r30
 158         bl      fix_mem_constants
 159 #endif /* CONFIG_APUS */
 160
 161 /* Switch MMU off, clear BATs and flush TLB. At this point, r3 contains
 162  * the physical address we are running at, returned by early_init()
 163  */
 164         bl      mmu_off
 165 __after_mmu_off:
 166         bl      clear_bats
 167         bl      flush_tlbs
 168
 169         bl      initial_bats
 170 #if !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT)
 171         bl      setup_disp_bat
 172 #endif
 173
 174 /*
 175  * Call setup_cpu for CPU 0 and initialize 6xx Idle
 176  */
 177         bl      reloc_offset
 178         li      r24,0                   /* cpu# */
 179         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
 180 #ifdef CONFIG_6xx
 181         bl      reloc_offset
 182         bl      init_idle_6xx
 183 #endif /* CONFIG_6xx */
 184
 185
 186 #ifndef CONFIG_APUS
 187 /*
 188  * We need to run with _start at physical address 0.
 189  * On CHRP, we are loaded at 0x10000 since OF on CHRP uses
 190  * the exception vectors at 0 (and therefore this copy
 191  * overwrites OF's exception vectors with our own).
 192  * The MMU is off at this point.
 193  */
 194         bl      reloc_offset
 195         mr      r26,r3
 196         addis   r4,r3,KERNELBASE@h      /* current address of _start */
 197         cmpwi   0,r4,0                  /* are we already running at 0? */
 198         bne     relocate_kernel
 199 #endif /* CONFIG_APUS */
 200 /*
 201  * we now have the 1st 16M of ram mapped with the bats.
 202  * prep needs the mmu to be turned on here, but pmac already has it on.
 203  * this shouldn't bother the pmac since it just gets turned on again
 204  * as we jump to our code at KERNELBASE. -- Cort
 205  * Actually no, pmac doesn't have it on any more. BootX enters with MMU
 206  * off, and in other cases, we now turn it off before changing BATs above.
 207  */
 208 turn_on_mmu:
 209         mfmsr   r0
 210         ori     r0,r0,MSR_DR|MSR_IR
 211         mtspr   SPRN_SRR1,r0
 212         lis     r0,start_here@h
 213         ori     r0,r0,start_here@l
 214         mtspr   SPRN_SRR0,r0
 215         SYNC
 216         RFI                             /* enables MMU */
 217
 218 /*
 219  * We need __secondary_hold as a place to hold the other cpus on
 220  * an SMP machine, even when we are running a UP kernel.
 221  */
 222         . = 0xc0                        /* for prep bootloader */
 223         li      r3,1                    /* MTX only has 1 cpu */
 224         .globl  __secondary_hold
 225 __secondary_hold:
 226         /* tell the master we're here */
 227         stw     r3,__secondary_hold_acknowledge@l(0)
 228 #ifdef CONFIG_SMP
 229 100:    lwz     r4,0(0)
 230         /* wait until we're told to start */
 231         cmpw    0,r4,r3
 232         bne     100b
 233         /* our cpu # was at addr 0 - go */
 234         mr      r24,r3                  /* cpu # */
 235         b       __secondary_start
 236 #else
 237         b       .
 238 #endif /* CONFIG_SMP */
 239
 240         .globl  __secondary_hold_spinloop
 241 __secondary_hold_spinloop:
 242         .long   0
 243         .globl  __secondary_hold_acknowledge
 244 __secondary_hold_acknowledge:
 245         .long   -1
 246
 247 /*
 248  * Exception entry code.  This code runs with address translation
 249  * turned off, i.e. using physical addresses.
 250  * We assume sprg3 has the physical address of the current
 251  * task's thread_struct.
 252  */
 253 #define EXCEPTION_PROLOG        \
 254         mtspr   SPRN_SPRG0,r10; \
 255         mtspr   SPRN_SPRG1,r11; \
 256         mfcr    r10;            \
 257         EXCEPTION_PROLOG_1;     \
 258         EXCEPTION_PROLOG_2
 259
 260 #define EXCEPTION_PROLOG_1      \
 261         mfspr   r11,SPRN_SRR1;          /* check whether user or kernel */ \
 262         andi.   r11,r11,MSR_PR; \
 263         tophys(r11,r1);                 /* use tophys(r1) if kernel */ \
 264         beq     1f;             \
 265         mfspr   r11,SPRN_SPRG3; \
 266         lwz     r11,THREAD_INFO-THREAD(r11);    \
 267         addi    r11,r11,THREAD_SIZE;    \
 268         tophys(r11,r11);        \
 269 1:      subi    r11,r11,INT_FRAME_SIZE  /* alloc exc. frame */
 270
 271
 272 #define EXCEPTION_PROLOG_2      \
 273         CLR_TOP32(r11);         \
 274         stw     r10,_CCR(r11);          /* save registers */ \
 275         stw     r12,GPR12(r11); \
 276         stw     r9,GPR9(r11);   \
 277         mfspr   r10,SPRN_SPRG0; \
 278         stw     r10,GPR10(r11); \
 279         mfspr   r12,SPRN_SPRG1; \
 280         stw     r12,GPR11(r11); \
 281         mflr    r10;            \
 282         stw     r10,_LINK(r11); \
 283         mfspr   r12,SPRN_SRR0;  \
 284         mfspr   r9,SPRN_SRR1;   \
 285         stw     r1,GPR1(r11);   \
 286         stw     r1,0(r11);      \
 287         tovirt(r1,r11);                 /* set new kernel sp */ \
 288         li      r10,MSR_KERNEL & ~(MSR_IR|MSR_DR); /* can take exceptions */ \
 289         MTMSRD(r10);                    /* (except for mach check in rtas) */ \
 290         stw     r0,GPR0(r11);   \
 291         lis     r10,0x7265;             /* put exception frame marker */ \
 292         addi    r10,r10,0x6773; \
 293         stw     r10,8(r11);     \
 294         SAVE_4GPRS(3, r11);     \
 295         SAVE_2GPRS(7, r11)
 296
 297 /*
 298  * Note: code which follows this uses cr0.eq (set if from kernel),
 299  * r11, r12 (SRR0), and r9 (SRR1).
 300  *
 301  * Note2: once we have set r1 we are in a position to take exceptions
 302  * again, and we could thus set MSR:RI at that point.
 303  */
 304
 305 /*
 306  * Exception vectors.
 307  */
 308 #define EXCEPTION(n, label, hdlr, xfer)         \
 309         . = n;                                  \
 310 label:                                          \
 311         EXCEPTION_PROLOG;                       \
 312         addi    r3,r1,STACK_FRAME_OVERHEAD;     \
 313         xfer(n, hdlr)
 314
 315 #define EXC_XFER_TEMPLATE(n, hdlr, trap, copyee, tfer, ret)     \
 316         li      r10,trap;                                       \
 317         stw     r10,_TRAP(r11);                                 \
 318         li      r10,MSR_KERNEL;                                 \
 319         copyee(r10, r9);                                        \
 320         bl      tfer;                                           \
 321 i##n:                                                           \
 322         .long   hdlr;                                           \
 323         .long   ret
 324
 325 #define COPY_EE(d, s)           rlwimi d,s,0,16,16
 326 #define NOCOPY(d, s)
 327
 328 #define EXC_XFER_STD(n, hdlr)           \
 329         EXC_XFER_TEMPLATE(n, hdlr, n, NOCOPY, transfer_to_handler_full, \
 330                           ret_from_except_full)
 331
 332 #define EXC_XFER_LITE(n, hdlr)          \
 333         EXC_XFER_TEMPLATE(n, hdlr, n+1, NOCOPY, transfer_to_handler, \
 334                           ret_from_except)
 335
 336 #define EXC_XFER_EE(n, hdlr)            \
 337         EXC_XFER_TEMPLATE(n, hdlr, n, COPY_EE, transfer_to_handler_full, \
 338                           ret_from_except_full)
 339
 340 #define EXC_XFER_EE_LITE(n, hdlr)       \
 341         EXC_XFER_TEMPLATE(n, hdlr, n+1, COPY_EE, transfer_to_handler, \
 342                           ret_from_except)
 343
 344 /* System reset */
 345 /* core99 pmac starts the seconary here by changing the vector, and
 346    putting it back to what it was (unknown_exception) when done.  */
 347 #if defined(CONFIG_GEMINI) && defined(CONFIG_SMP)
 348         . = 0x100
 349         b       __secondary_start_gemini
 350 #else
 351         EXCEPTION(0x100, Reset, unknown_exception, EXC_XFER_STD)
 352 #endif
 353
 354 /* Machine check */
 355 /*
 356  * On CHRP, this is complicated by the fact that we could get a
 357  * machine check inside RTAS, and we have no guarantee that certain
 358  * critical registers will have the values we expect.  The set of
 359  * registers that might have bad values includes all the GPRs
 360  * and all the BATs.  We indicate that we are in RTAS by putting
 361  * a non-zero value, the address of the exception frame to use,
 362  * in SPRG2.  The machine check handler checks SPRG2 and uses its
 363  * value if it is non-zero.  If we ever needed to free up SPRG2,
 364  * we could use a field in the thread_info or thread_struct instead.
 365  * (Other exception handlers assume that r1 is a valid kernel stack
 366  * pointer when we take an exception from supervisor mode.)
 367  *      -- paulus.
 368  */
 369         . = 0x200
 370         mtspr   SPRN_SPRG0,r10
 371         mtspr   SPRN_SPRG1,r11
 372         mfcr    r10
 373 #ifdef CONFIG_PPC_CHRP
 374         mfspr   r11,SPRN_SPRG2
 375         cmpwi   0,r11,0
 376         bne     7f
 377 #endif /* CONFIG_PPC_CHRP */
 378         EXCEPTION_PROLOG_1
 379 7:      EXCEPTION_PROLOG_2
 380         addi    r3,r1,STACK_FRAME_OVERHEAD
 381 #ifdef CONFIG_PPC_CHRP
 382         mfspr   r4,SPRN_SPRG2
 383         cmpwi   cr1,r4,0
 384         bne     cr1,1f
 385 #endif
 386         EXC_XFER_STD(0x200, machine_check_exception)
 387 #ifdef CONFIG_PPC_CHRP
 388 1:      b       machine_check_in_rtas
 389 #endif
 390
 391 /* Data access exception. */
 392         . = 0x300
 393 DataAccess:
 394         EXCEPTION_PROLOG
 395         mfspr   r10,SPRN_DSISR
 396         andis.  r0,r10,0xa470           /* weird error? */
 397         bne     1f                      /* if not, try to put a PTE */
 398         mfspr   r4,SPRN_DAR             /* into the hash table */
 399         rlwinm  r3,r10,32-15,21,21      /* DSISR_STORE -> _PAGE_RW */
 400         bl      hash_page
 401 1:      stw     r10,_DSISR(r11)
 402         mr      r5,r10
 403         mfspr   r4,SPRN_DAR
 404         EXC_XFER_EE_LITE(0x300, handle_page_fault)
 405
 406
 407 /* Instruction access exception. */
 408         . = 0x400
 409 InstructionAccess:
 410         EXCEPTION_PROLOG
 411         andis.  r0,r9,0x4000            /* no pte found? */
 412         beq     1f                      /* if so, try to put a PTE */
 413         li      r3,0                    /* into the hash table */
 414         mr      r4,r12                  /* SRR0 is fault address */
 415         bl      hash_page
 416 1:      mr      r4,r12
 417         mr      r5,r9
 418         EXC_XFER_EE_LITE(0x400, handle_page_fault)
 419
 420 /* External interrupt */
 421         EXCEPTION(0x500, HardwareInterrupt, do_IRQ, EXC_XFER_LITE)
 422
 423 /* Alignment exception */
 424         . = 0x600
 425 Alignment:
 426         EXCEPTION_PROLOG
 427         mfspr   r4,SPRN_DAR
 428         stw     r4,_DAR(r11)
 429         mfspr   r5,SPRN_DSISR
 430         stw     r5,_DSISR(r11)
 431         addi    r3,r1,STACK_FRAME_OVERHEAD
 432         EXC_XFER_EE(0x600, alignment_exception)
 433
 434 /* Program check exception */
 435         EXCEPTION(0x700, ProgramCheck, program_check_exception, EXC_XFER_STD)
 436
 437 /* Floating-point unavailable */
 438         . = 0x800
 439 FPUnavailable:
 440 BEGIN_FTR_SECTION
 441 /*
 442  * Certain Freescale cores don't have a FPU and treat fp instructions
 443  * as a FP Unavailable exception.  Redirect to illegal/emulation handling.
 444  */
 445         b       ProgramCheck
 446 END_FTR_SECTION_IFSET(CPU_FTR_FPU_UNAVAILABLE)
 447         EXCEPTION_PROLOG
 448         bne     load_up_fpu             /* if from user, just load it up */
 449         addi    r3,r1,STACK_FRAME_OVERHEAD
 450         EXC_XFER_EE_LITE(0x800, kernel_fp_unavailable_exception)
 451
 452 /* Decrementer */
 453         EXCEPTION(0x900, Decrementer, timer_interrupt, EXC_XFER_LITE)
 454
 455         EXCEPTION(0xa00, Trap_0a, unknown_exception, EXC_XFER_EE)
 456         EXCEPTION(0xb00, Trap_0b, unknown_exception, EXC_XFER_EE)
 457
 458 /* System call */
 459         . = 0xc00
 460 SystemCall:
 461         EXCEPTION_PROLOG
 462         EXC_XFER_EE_LITE(0xc00, DoSyscall)
 463
 464 /* Single step - not used on 601 */
 465         EXCEPTION(0xd00, SingleStep, single_step_exception, EXC_XFER_STD)
 466         EXCEPTION(0xe00, Trap_0e, unknown_exception, EXC_XFER_EE)
 467
 468 /*
 469  * The Altivec unavailable trap is at 0x0f20.  Foo.
 470  * We effectively remap it to 0x3000.
 471  * We include an altivec unavailable exception vector even if
 472  * not configured for Altivec, so that you can't panic a
 473  * non-altivec kernel running on a machine with altivec just
 474  * by executing an altivec instruction.
 475  */
 476         . = 0xf00
 477         b       PerformanceMonitor
 478
 479         . = 0xf20
 480         b       AltiVecUnavailable
 481
 482 /*
 483  * Handle TLB miss for instruction on 603/603e.
 484  * Note: we get an alternate set of r0 - r3 to use automatically.
 485  */
 486         . = 0x1000
 487 InstructionTLBMiss:
 488 /*
 489  * r0:  stored ctr
 490  * r1:  linux style pte ( later becomes ppc hardware pte )
 491  * r2:  ptr to linux-style pte
 492  * r3:  scratch
 493  */
 494         mfctr   r0
 495         /* Get PTE (linux-style) and check access */
 496         mfspr   r3,SPRN_IMISS
 497         lis     r1,KERNELBASE@h         /* check if kernel address */
 498         cmplw   0,r3,r1
 499         mfspr   r2,SPRN_SPRG3
 500         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
 501         lwz     r2,PGDIR(r2)
 502         blt+    112f
 503         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 504         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 505         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 506         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 507 112:    tophys(r2,r2)
 508         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 509         lwz     r2,0(r2)                /* get pmd entry */
 510         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 511         beq-    InstructionAddressInvalid       /* return if no mapping */
 512         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 513         lwz     r3,0(r2)                /* get linux-style pte */
 514         andc.   r1,r1,r3                /* check access & ~permission */
 515         bne-    InstructionAddressInvalid /* return if access not permitted */
 516         ori     r3,r3,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
 517         /*
 518          * NOTE! We are assuming this is not an SMP system, otherwise
 519          * we would need to update the pte atomically with lwarx/stwcx.
 520          */
 521         stw     r3,0(r2)                /* update PTE (accessed bit) */
 522         /* Convert linux-style PTE to low word of PPC-style PTE */
 523         rlwinm  r1,r3,32-10,31,31       /* _PAGE_RW -> PP lsb */
 524         rlwinm  r2,r3,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
 525         and     r1,r1,r2                /* writable if _RW and _DIRTY */
 526         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 527         rlwimi  r3,r3,32-1,31,31        /* _PAGE_USER -> PP lsb */
 528         ori     r1,r1,0xe14             /* clear out reserved bits and M */
 529         andc    r1,r3,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
 530         mtspr   SPRN_RPA,r1
 531         mfspr   r3,SPRN_IMISS
 532         tlbli   r3
 533         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 534         mtcrf   0x80,r3
 535         rfi
 536 InstructionAddressInvalid:
 537         mfspr   r3,SPRN_SRR1
 538         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 539
 540         addis   r1,r1,0x2000
 541         mtspr   SPRN_DSISR,r1   /* (shouldn't be needed) */
 542         mtctr   r0              /* Restore CTR */
 543         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 544         or      r2,r2,r1
 545         mtspr   SPRN_SRR1,r2
 546         mfspr   r1,SPRN_IMISS   /* Get failing address */
 547         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 548         rlwimi  r2,r2,1,30,30   /* change 1 -> 3 */
 549         xor     r1,r1,r2
 550         mtspr   SPRN_DAR,r1     /* Set fault address */
 551         mfmsr   r0              /* Restore "normal" registers */
 552         xoris   r0,r0,MSR_TGPR>>16
 553         mtcrf   0x80,r3         /* Restore CR0 */
 554         mtmsr   r0
 555         b       InstructionAccess
 556
 557 /*
 558  * Handle TLB miss for DATA Load operation on 603/603e
 559  */
 560         . = 0x1100
 561 DataLoadTLBMiss:
 562 /*
 563  * r0:  stored ctr
 564  * r1:  linux style pte ( later becomes ppc hardware pte )
 565  * r2:  ptr to linux-style pte
 566  * r3:  scratch
 567  */
 568         mfctr   r0
 569         /* Get PTE (linux-style) and check access */
 570         mfspr   r3,SPRN_DMISS
 571         lis     r1,KERNELBASE@h         /* check if kernel address */
 572         cmplw   0,r3,r1
 573         mfspr   r2,SPRN_SPRG3
 574         li      r1,_PAGE_USER|_PAGE_PRESENT /* low addresses tested as user */
 575         lwz     r2,PGDIR(r2)
 576         blt+    112f
 577         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 578         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 579         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 580         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 581 112:    tophys(r2,r2)
 582         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 583         lwz     r2,0(r2)                /* get pmd entry */
 584         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 585         beq-    DataAddressInvalid      /* return if no mapping */
 586         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 587         lwz     r3,0(r2)                /* get linux-style pte */
 588         andc.   r1,r1,r3                /* check access & ~permission */
 589         bne-    DataAddressInvalid      /* return if access not permitted */
 590         ori     r3,r3,_PAGE_ACCESSED    /* set _PAGE_ACCESSED in pte */
 591         /*
 592          * NOTE! We are assuming this is not an SMP system, otherwise
 593          * we would need to update the pte atomically with lwarx/stwcx.
 594          */
 595         stw     r3,0(r2)                /* update PTE (accessed bit) */
 596         /* Convert linux-style PTE to low word of PPC-style PTE */
 597         rlwinm  r1,r3,32-10,31,31       /* _PAGE_RW -> PP lsb */
 598         rlwinm  r2,r3,32-7,31,31        /* _PAGE_DIRTY -> PP lsb */
 599         and     r1,r1,r2                /* writable if _RW and _DIRTY */
 600         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 601         rlwimi  r3,r3,32-1,31,31        /* _PAGE_USER -> PP lsb */
 602         ori     r1,r1,0xe14             /* clear out reserved bits and M */
 603         andc    r1,r3,r1                /* PP = user? (rw&dirty? 2: 3): 0 */
 604         mtspr   SPRN_RPA,r1
 605         mfspr   r3,SPRN_DMISS
 606         tlbld   r3
 607         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 608         mtcrf   0x80,r3
 609         rfi
 610 DataAddressInvalid:
 611         mfspr   r3,SPRN_SRR1
 612         rlwinm  r1,r3,9,6,6     /* Get load/store bit */
 613         addis   r1,r1,0x2000
 614         mtspr   SPRN_DSISR,r1
 615         mtctr   r0              /* Restore CTR */
 616         andi.   r2,r3,0xFFFF    /* Clear upper bits of SRR1 */
 617         mtspr   SPRN_SRR1,r2
 618         mfspr   r1,SPRN_DMISS   /* Get failing address */
 619         rlwinm. r2,r2,0,31,31   /* Check for little endian access */
 620         beq     20f             /* Jump if big endian */
 621         xori    r1,r1,3
 622 20:     mtspr   SPRN_DAR,r1     /* Set fault address */
 623         mfmsr   r0              /* Restore "normal" registers */
 624         xoris   r0,r0,MSR_TGPR>>16
 625         mtcrf   0x80,r3         /* Restore CR0 */
 626         mtmsr   r0
 627         b       DataAccess
 628
 629 /*
 630  * Handle TLB miss for DATA Store on 603/603e
 631  */
 632         . = 0x1200
 633 DataStoreTLBMiss:
 634 /*
 635  * r0:  stored ctr
 636  * r1:  linux style pte ( later becomes ppc hardware pte )
 637  * r2:  ptr to linux-style pte
 638  * r3:  scratch
 639  */
 640         mfctr   r0
 641         /* Get PTE (linux-style) and check access */
 642         mfspr   r3,SPRN_DMISS
 643         lis     r1,KERNELBASE@h         /* check if kernel address */
 644         cmplw   0,r3,r1
 645         mfspr   r2,SPRN_SPRG3
 646         li      r1,_PAGE_RW|_PAGE_USER|_PAGE_PRESENT /* access flags */
 647         lwz     r2,PGDIR(r2)
 648         blt+    112f
 649         lis     r2,swapper_pg_dir@ha    /* if kernel address, use */
 650         addi    r2,r2,swapper_pg_dir@l  /* kernel page table */
 651         mfspr   r1,SPRN_SRR1            /* and MSR_PR bit from SRR1 */
 652         rlwinm  r1,r1,32-12,29,29       /* shift MSR_PR to _PAGE_USER posn */
 653 112:    tophys(r2,r2)
 654         rlwimi  r2,r3,12,20,29          /* insert top 10 bits of address */
 655         lwz     r2,0(r2)                /* get pmd entry */
 656         rlwinm. r2,r2,0,0,19            /* extract address of pte page */
 657         beq-    DataAddressInvalid      /* return if no mapping */
 658         rlwimi  r2,r3,22,20,29          /* insert next 10 bits of address */
 659         lwz     r3,0(r2)                /* get linux-style pte */
 660         andc.   r1,r1,r3                /* check access & ~permission */
 661         bne-    DataAddressInvalid      /* return if access not permitted */
 662         ori     r3,r3,_PAGE_ACCESSED|_PAGE_DIRTY
 663         /*
 664          * NOTE! We are assuming this is not an SMP system, otherwise
 665          * we would need to update the pte atomically with lwarx/stwcx.
 666          */
 667         stw     r3,0(r2)                /* update PTE (accessed/dirty bits) */
 668         /* Convert linux-style PTE to low word of PPC-style PTE */
 669         rlwimi  r3,r3,32-1,30,30        /* _PAGE_USER -> PP msb */
 670         li      r1,0xe15                /* clear out reserved bits and M */
 671         andc    r1,r3,r1                /* PP = user? 2: 0 */
 672         mtspr   SPRN_RPA,r1
 673         mfspr   r3,SPRN_DMISS
 674         tlbld   r3
 675         mfspr   r3,SPRN_SRR1            /* Need to restore CR0 */
 676         mtcrf   0x80,r3
 677         rfi
 678
 679 #ifndef CONFIG_ALTIVEC
 680 #define altivec_assist_exception        unknown_exception
 681 #endif
 682
 683         EXCEPTION(0x1300, Trap_13, instruction_breakpoint_exception, EXC_XFER_EE)
 684         EXCEPTION(0x1400, SMI, SMIException, EXC_XFER_EE)
 685         EXCEPTION(0x1500, Trap_15, unknown_exception, EXC_XFER_EE)
 686         EXCEPTION(0x1600, Trap_16, altivec_assist_exception, EXC_XFER_EE)
 687         EXCEPTION(0x1700, Trap_17, TAUException, EXC_XFER_STD)
 688         EXCEPTION(0x1800, Trap_18, unknown_exception, EXC_XFER_EE)
 689         EXCEPTION(0x1900, Trap_19, unknown_exception, EXC_XFER_EE)
 690         EXCEPTION(0x1a00, Trap_1a, unknown_exception, EXC_XFER_EE)
 691         EXCEPTION(0x1b00, Trap_1b, unknown_exception, EXC_XFER_EE)
 692         EXCEPTION(0x1c00, Trap_1c, unknown_exception, EXC_XFER_EE)
 693         EXCEPTION(0x1d00, Trap_1d, unknown_exception, EXC_XFER_EE)
 694         EXCEPTION(0x1e00, Trap_1e, unknown_exception, EXC_XFER_EE)
 695         EXCEPTION(0x1f00, Trap_1f, unknown_exception, EXC_XFER_EE)
 696         EXCEPTION(0x2000, RunMode, RunModeException, EXC_XFER_EE)
 697         EXCEPTION(0x2100, Trap_21, unknown_exception, EXC_XFER_EE)
 698         EXCEPTION(0x2200, Trap_22, unknown_exception, EXC_XFER_EE)
 699         EXCEPTION(0x2300, Trap_23, unknown_exception, EXC_XFER_EE)
 700         EXCEPTION(0x2400, Trap_24, unknown_exception, EXC_XFER_EE)
 701         EXCEPTION(0x2500, Trap_25, unknown_exception, EXC_XFER_EE)
 702         EXCEPTION(0x2600, Trap_26, unknown_exception, EXC_XFER_EE)
 703         EXCEPTION(0x2700, Trap_27, unknown_exception, EXC_XFER_EE)
 704         EXCEPTION(0x2800, Trap_28, unknown_exception, EXC_XFER_EE)
 705         EXCEPTION(0x2900, Trap_29, unknown_exception, EXC_XFER_EE)
 706         EXCEPTION(0x2a00, Trap_2a, unknown_exception, EXC_XFER_EE)
 707         EXCEPTION(0x2b00, Trap_2b, unknown_exception, EXC_XFER_EE)
 708         EXCEPTION(0x2c00, Trap_2c, unknown_exception, EXC_XFER_EE)
 709         EXCEPTION(0x2d00, Trap_2d, unknown_exception, EXC_XFER_EE)
 710         EXCEPTION(0x2e00, Trap_2e, unknown_exception, EXC_XFER_EE)
 711         EXCEPTION(0x2f00, MOLTrampoline, unknown_exception, EXC_XFER_EE_LITE)
 712
 713         .globl mol_trampoline
 714         .set mol_trampoline, i0x2f00
 715
 716         . = 0x3000
 717
 718 AltiVecUnavailable:
 719         EXCEPTION_PROLOG
 720 #ifdef CONFIG_ALTIVEC
 721         bne     load_up_altivec         /* if from user, just load it up */
 722 #endif /* CONFIG_ALTIVEC */
 723         addi    r3,r1,STACK_FRAME_OVERHEAD
 724         EXC_XFER_EE_LITE(0xf20, altivec_unavailable_exception)
 725
 726 PerformanceMonitor:
 727         EXCEPTION_PROLOG
 728         addi    r3,r1,STACK_FRAME_OVERHEAD
 729         EXC_XFER_STD(0xf00, performance_monitor_exception)
 730
 731 #ifdef CONFIG_ALTIVEC
 732 /* Note that the AltiVec support is closely modeled after the FP
 733  * support.  Changes to one are likely to be applicable to the
 734  * other!  */
 735 load_up_altivec:
 736 /*
 737  * Disable AltiVec for the task which had AltiVec previously,
 738  * and save its AltiVec registers in its thread_struct.
 739  * Enables AltiVec for use in the kernel on return.
 740  * On SMP we know the AltiVec units are free, since we give it up every
 741  * switch.  -- Kumar
 742  */
 743         mfmsr   r5
 744         oris    r5,r5,MSR_VEC@h
 745         MTMSRD(r5)                      /* enable use of AltiVec now */
 746         isync
 747 /*
 748  * For SMP, we don't do lazy AltiVec switching because it just gets too
 749  * horrendously complex, especially when a task switches from one CPU
 750  * to another.  Instead we call giveup_altivec in switch_to.
 751  */
 752 #ifndef CONFIG_SMP
 753         tophys(r6,0)
 754         addis   r3,r6,last_task_used_altivec@ha
 755         lwz     r4,last_task_used_altivec@l(r3)
 756         cmpwi   0,r4,0
 757         beq     1f
 758         add     r4,r4,r6
 759         addi    r4,r4,THREAD    /* want THREAD of last_task_used_altivec */
 760         SAVE_32VRS(0,r10,r4)
 761         mfvscr  vr0
 762         li      r10,THREAD_VSCR
 763         stvx    vr0,r10,r4
 764         lwz     r5,PT_REGS(r4)
 765         add     r5,r5,r6
 766         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 767         lis     r10,MSR_VEC@h
 768         andc    r4,r4,r10       /* disable altivec for previous task */
 769         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 770 1:
 771 #endif /* CONFIG_SMP */
 772         /* enable use of AltiVec after return */
 773         oris    r9,r9,MSR_VEC@h
 774         mfspr   r5,SPRN_SPRG3           /* current task's THREAD (phys) */
 775         li      r4,1
 776         li      r10,THREAD_VSCR
 777         stw     r4,THREAD_USED_VR(r5)
 778         lvx     vr0,r10,r5
 779         mtvscr  vr0
 780         REST_32VRS(0,r10,r5)
 781 #ifndef CONFIG_SMP
 782         subi    r4,r5,THREAD
 783         sub     r4,r4,r6
 784         stw     r4,last_task_used_altivec@l(r3)
 785 #endif /* CONFIG_SMP */
 786         /* restore registers and return */
 787         /* we haven't used ctr or xer or lr */
 788         b       fast_exception_return
 789
 790 /*
 791  * AltiVec unavailable trap from kernel - print a message, but let
 792  * the task use AltiVec in the kernel until it returns to user mode.
 793  */
 794 KernelAltiVec:
 795         lwz     r3,_MSR(r1)
 796         oris    r3,r3,MSR_VEC@h
 797         stw     r3,_MSR(r1)     /* enable use of AltiVec after return */
 798         lis     r3,87f@h
 799         ori     r3,r3,87f@l
 800         mr      r4,r2           /* current */
 801         lwz     r5,_NIP(r1)
 802         bl      printk
 803         b       ret_from_except
 804 87:     .string "AltiVec used in kernel  (task=%p, pc=%x)  \n"
 805         .align  4,0
 806
 807 /*
 808  * giveup_altivec(tsk)
 809  * Disable AltiVec for the task given as the argument,
 810  * and save the AltiVec registers in its thread_struct.
 811  * Enables AltiVec for use in the kernel on return.
 812  */
 813
 814         .globl  giveup_altivec
 815 giveup_altivec:
 816         mfmsr   r5
 817         oris    r5,r5,MSR_VEC@h
 818         SYNC
 819         MTMSRD(r5)                      /* enable use of AltiVec now */
 820         isync
 821         cmpwi   0,r3,0
 822         beqlr-                          /* if no previous owner, done */
 823         addi    r3,r3,THREAD            /* want THREAD of task */
 824         lwz     r5,PT_REGS(r3)
 825         cmpwi   0,r5,0
 826         SAVE_32VRS(0, r4, r3)
 827         mfvscr  vr0
 828         li      r4,THREAD_VSCR
 829         stvx    vr0,r4,r3
 830         beq     1f
 831         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 832         lis     r3,MSR_VEC@h
 833         andc    r4,r4,r3                /* disable AltiVec for previous task */
 834         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 835 1:
 836 #ifndef CONFIG_SMP
 837         li      r5,0
 838         lis     r4,last_task_used_altivec@ha
 839         stw     r5,last_task_used_altivec@l(r4)
 840 #endif /* CONFIG_SMP */
 841         blr
 842 #endif /* CONFIG_ALTIVEC */
 843
 844 /*
 845  * This code is jumped to from the startup code to copy
 846  * the kernel image to physical address 0.
 847  */
 848 relocate_kernel:
 849         addis   r9,r26,klimit@ha        /* fetch klimit */
 850         lwz     r25,klimit@l(r9)
 851         addis   r25,r25,-KERNELBASE@h
 852         li      r3,0                    /* Destination base address */
 853         li      r6,0                    /* Destination offset */
 854         li      r5,0x4000               /* # bytes of memory to copy */
 855         bl      copy_and_flush          /* copy the first 0x4000 bytes */
 856         addi    r0,r3,4f@l              /* jump to the address of 4f */
 857         mtctr   r0                      /* in copy and do the rest. */
 858         bctr                            /* jump to the copy */
 859 4:      mr      r5,r25
 860         bl      copy_and_flush          /* copy the rest */
 861         b       turn_on_mmu
 862
 863 /*
 864  * Copy routine used to copy the kernel to start at physical address 0
 865  * and flush and invalidate the caches as needed.
 866  * r3 = dest addr, r4 = source addr, r5 = copy limit, r6 = start offset
 867  * on exit, r3, r4, r5 are unchanged, r6 is updated to be >= r5.
 868  */
 869 _GLOBAL(copy_and_flush)
 870         addi    r5,r5,-4
 871         addi    r6,r6,-4
 872 4:      li      r0,L1_CACHE_BYTES/4
 873         mtctr   r0
 874 3:      addi    r6,r6,4                 /* copy a cache line */
 875         lwzx    r0,r6,r4
 876         stwx    r0,r6,r3
 877         bdnz    3b
 878         dcbst   r6,r3                   /* write it to memory */
 879         sync
 880         icbi    r6,r3                   /* flush the icache line */
 881         cmplw   0,r6,r5
 882         blt     4b
 883         sync                            /* additional sync needed on g4 */
 884         isync
 885         addi    r5,r5,4
 886         addi    r6,r6,4
 887         blr
 888
 889 #ifdef CONFIG_APUS
 890 /*
 891  * On APUS the physical base address of the kernel is not known at compile
 892  * time, which means the __pa/__va constants used are incorrect. In the
 893  * __init section is recorded the virtual addresses of instructions using
 894  * these constants, so all that has to be done is fix these before
 895  * continuing the kernel boot.
 896  *
 897  * r4 = The physical address of the kernel base.
 898  */
 899 fix_mem_constants:
 900         mr      r10,r4
 901         addis   r10,r10,-KERNELBASE@h    /* virt_to_phys constant */
 902         neg     r11,r10                  /* phys_to_virt constant */
 903
 904         lis     r12,__vtop_table_begin@h
 905         ori     r12,r12,__vtop_table_begin@l
 906         add     r12,r12,r10              /* table begin phys address */
 907         lis     r13,__vtop_table_end@h
 908         ori     r13,r13,__vtop_table_end@l
 909         add     r13,r13,r10              /* table end phys address */
 910         subi    r12,r12,4
 911         subi    r13,r13,4
 912 1:      lwzu    r14,4(r12)               /* virt address of instruction */
 913         add     r14,r14,r10              /* phys address of instruction */
 914         lwz     r15,0(r14)               /* instruction, now insert top */
 915         rlwimi  r15,r10,16,16,31         /* half of vp const in low half */
 916         stw     r15,0(r14)               /* of instruction and restore. */
 917         dcbst   r0,r14                   /* write it to memory */
 918         sync
 919         icbi    r0,r14                   /* flush the icache line */
 920         cmpw    r12,r13
 921         bne     1b
 922         sync                            /* additional sync needed on g4 */
 923         isync
 924
 925 /*
 926  * Map the memory where the exception handlers will
 927  * be copied to when hash constants have been patched.
 928  */
 929 #ifdef CONFIG_APUS_FAST_EXCEPT
 930         lis     r8,0xfff0
 931 #else
 932         lis     r8,0
 933 #endif
 934         ori     r8,r8,0x2               /* 128KB, supervisor */
 935         mtspr   SPRN_DBAT3U,r8
 936         mtspr   SPRN_DBAT3L,r8
 937
 938         lis     r12,__ptov_table_begin@h
 939         ori     r12,r12,__ptov_table_begin@l
 940         add     r12,r12,r10              /* table begin phys address */
 941         lis     r13,__ptov_table_end@h
 942         ori     r13,r13,__ptov_table_end@l
 943         add     r13,r13,r10              /* table end phys address */
 944         subi    r12,r12,4
 945         subi    r13,r13,4
 946 1:      lwzu    r14,4(r12)               /* virt address of instruction */
 947         add     r14,r14,r10              /* phys address of instruction */
 948         lwz     r15,0(r14)               /* instruction, now insert top */
 949         rlwimi  r15,r11,16,16,31         /* half of pv const in low half*/
 950         stw     r15,0(r14)               /* of instruction and restore. */
 951         dcbst   r0,r14                   /* write it to memory */
 952         sync
 953         icbi    r0,r14                   /* flush the icache line */
 954         cmpw    r12,r13
 955         bne     1b
 956
 957         sync                            /* additional sync needed on g4 */
 958         isync                           /* No speculative loading until now */
 959         blr
 960
 961 /***********************************************************************
 962  *  Please note that on APUS the exception handlers are located at the
 963  *  physical address 0xfff0000. For this reason, the exception handlers
 964  *  cannot use relative branches to access the code below.
 965  ***********************************************************************/
 966 #endif /* CONFIG_APUS */
 967
 968 #ifdef CONFIG_SMP
 969 #ifdef CONFIG_GEMINI
 970         .globl  __secondary_start_gemini
 971 __secondary_start_gemini:
 972         mfspr   r4,SPRN_HID0
 973         ori     r4,r4,HID0_ICFI
 974         li      r3,0
 975         ori     r3,r3,HID0_ICE
 976         andc    r4,r4,r3
 977         mtspr   SPRN_HID0,r4
 978         sync
 979         b       __secondary_start
 980 #endif /* CONFIG_GEMINI */
 981
 982         .globl __secondary_start_mpc86xx
 983 __secondary_start_mpc86xx:
 984         mfspr   r3, SPRN_PIR
 985         stw     r3, __secondary_hold_acknowledge@l(0)
 986         mr      r24, r3                 /* cpu # */
 987         b       __secondary_start
 988
 989         .globl  __secondary_start_pmac_0
 990 __secondary_start_pmac_0:
 991         /* NB the entries for cpus 0, 1, 2 must each occupy 8 bytes. */
 992         li      r24,0
 993         b       1f
 994         li      r24,1
 995         b       1f
 996         li      r24,2
 997         b       1f
 998         li      r24,3
 999 1:
1000         /* on powersurge, we come in here with IR=0 and DR=1, and DBAT 0
1001            set to map the 0xf0000000 - 0xffffffff region */
1002         mfmsr   r0
1003         rlwinm  r0,r0,0,28,26           /* clear DR (0x10) */
1004         SYNC
1005         mtmsr   r0
1006         isync
1007
1008         .globl  __secondary_start
1009 __secondary_start:
1010         /* Copy some CPU settings from CPU 0 */
1011         bl      __restore_cpu_setup
1012
1013         lis     r3,-KERNELBASE@h
1014         mr      r4,r24
1015         bl      call_setup_cpu          /* Call setup_cpu for this CPU */
1016 #ifdef CONFIG_6xx
1017         lis     r3,-KERNELBASE@h
1018         bl      init_idle_6xx
1019 #endif /* CONFIG_6xx */
1020
1021         /* get current_thread_info and current */
1022         lis     r1,secondary_ti@ha
1023         tophys(r1,r1)
1024         lwz     r1,secondary_ti@l(r1)
1025         tophys(r2,r1)
1026         lwz     r2,TI_TASK(r2)
1027
1028         /* stack */
1029         addi    r1,r1,THREAD_SIZE-STACK_FRAME_OVERHEAD
1030         li      r0,0
1031         tophys(r3,r1)
1032         stw     r0,0(r3)
1033
1034         /* load up the MMU */
1035         bl      load_up_mmu
1036
1037         /* ptr to phys current thread */
1038         tophys(r4,r2)
1039         addi    r4,r4,THREAD    /* phys address of our thread_struct */
1040         CLR_TOP32(r4)
1041         mtspr   SPRN_SPRG3,r4
1042         li      r3,0
1043         mtspr   SPRN_SPRG2,r3   /* 0 => not in RTAS */
1044
1045         /* enable MMU and jump to start_secondary */
1046         li      r4,MSR_KERNEL
1047         FIX_SRR1(r4,r5)
1048         lis     r3,start_secondary@h
1049         ori     r3,r3,start_secondary@l
1050         mtspr   SPRN_SRR0,r3
1051         mtspr   SPRN_SRR1,r4
1052         SYNC
1053         RFI
1054 #endif /* CONFIG_SMP */
1055
1056 /*
1057  * Those generic dummy functions are kept for CPUs not
1058  * included in CONFIG_6xx
1059  */
1060 #if !defined(CONFIG_6xx)
1061 _GLOBAL(__save_cpu_setup)
1062         blr
1063 _GLOBAL(__restore_cpu_setup)
1064         blr
1065 #endif /* !defined(CONFIG_6xx) */
1066
1067
1068 /*
1069  * Load stuff into the MMU.  Intended to be called with
1070  * IR=0 and DR=0.
1071  */
1072 load_up_mmu:
1073         sync                    /* Force all PTE updates to finish */
1074         isync
1075         tlbia                   /* Clear all TLB entries */
1076         sync                    /* wait for tlbia/tlbie to finish */
1077         TLBSYNC                 /* ... on all CPUs */
1078         /* Load the SDR1 register (hash table base & size) */
1079         lis     r6,_SDR1@ha
1080         tophys(r6,r6)
1081         lwz     r6,_SDR1@l(r6)
1082         mtspr   SPRN_SDR1,r6
1083         li      r0,16           /* load up segment register values */
1084         mtctr   r0              /* for context 0 */
1085         lis     r3,0x2000       /* Ku = 1, VSID = 0 */
1086         li      r4,0
1087 3:      mtsrin  r3,r4
1088         addi    r3,r3,0x111     /* increment VSID */
1089         addis   r4,r4,0x1000    /* address of next segment */
1090         bdnz    3b
1091
1092 /* Load the BAT registers with the values set up by MMU_init.
1093    MMU_init takes care of whether we're on a 601 or not. */
1094         mfpvr   r3
1095         srwi    r3,r3,16
1096         cmpwi   r3,1
1097         lis     r3,BATS@ha
1098         addi    r3,r3,BATS@l
1099         tophys(r3,r3)
1100         LOAD_BAT(0,r3,r4,r5)
1101         LOAD_BAT(1,r3,r4,r5)
1102         LOAD_BAT(2,r3,r4,r5)
1103         LOAD_BAT(3,r3,r4,r5)
1104 BEGIN_FTR_SECTION
1105         LOAD_BAT(4,r3,r4,r5)
1106         LOAD_BAT(5,r3,r4,r5)
1107         LOAD_BAT(6,r3,r4,r5)
1108         LOAD_BAT(7,r3,r4,r5)
1109 END_FTR_SECTION_IFSET(CPU_FTR_HAS_HIGH_BATS)
1110         blr
1111
1112 /*
1113  * This is where the main kernel code starts.
1114  */
1115 start_here:
1116         /* ptr to current */
1117         lis     r2,init_task@h
1118         ori     r2,r2,init_task@l
1119         /* Set up for using our exception vectors */
1120         /* ptr to phys current thread */
1121         tophys(r4,r2)
1122         addi    r4,r4,THREAD    /* init task's THREAD */
1123         CLR_TOP32(r4)
1124         mtspr   SPRN_SPRG3,r4
1125         li      r3,0
1126         mtspr   SPRN_SPRG2,r3   /* 0 => not in RTAS */
1127
1128         /* stack */
1129         lis     r1,init_thread_union@ha
1130         addi    r1,r1,init_thread_union@l
1131         li      r0,0
1132         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
1133 /*
1134  * Do early platform-specific initialization,
1135  * and set up the MMU.
1136  */
1137         mr      r3,r31
1138         mr      r4,r30
1139         bl      machine_init
1140         bl      __save_cpu_setup
1141         bl      MMU_init
1142
1143 #ifdef CONFIG_APUS
1144         /* Copy exception code to exception vector base on APUS. */
1145         lis     r4,KERNELBASE@h
1146 #ifdef CONFIG_APUS_FAST_EXCEPT
1147         lis     r3,0xfff0               /* Copy to 0xfff00000 */
1148 #else
1149         lis     r3,0                    /* Copy to 0x00000000 */
1150 #endif
1151         li      r5,0x4000               /* # bytes of memory to copy */
1152         li      r6,0
1153         bl      copy_and_flush          /* copy the first 0x4000 bytes */
1154 #endif  /* CONFIG_APUS */
1155
1156 /*
1157  * Go back to running unmapped so we can load up new values
1158  * for SDR1 (hash table pointer) and the segment registers
1159  * and change to using our exception vectors.
1160  */
1161         lis     r4,2f@h
1162         ori     r4,r4,2f@l
1163         tophys(r4,r4)
1164         li      r3,MSR_KERNEL & ~(MSR_IR|MSR_DR)
1165         FIX_SRR1(r3,r5)
1166         mtspr   SPRN_SRR0,r4
1167         mtspr   SPRN_SRR1,r3
1168         SYNC
1169         RFI
1170 /* Load up the kernel context */
1171 2:      bl      load_up_mmu
1172
1173 #ifdef CONFIG_BDI_SWITCH
1174         /* Add helper information for the Abatron bdiGDB debugger.
1175          * We do this here because we know the mmu is disabled, and
1176          * will be enabled for real in just a few instructions.
1177          */
1178         lis     r5, abatron_pteptrs@h
1179         ori     r5, r5, abatron_pteptrs@l
1180         stw     r5, 0xf0(r0)    /* This much match your Abatron config */
1181         lis     r6, swapper_pg_dir@h
1182         ori     r6, r6, swapper_pg_dir@l
1183         tophys(r5, r5)
1184         stw     r6, 0(r5)
1185 #endif /* CONFIG_BDI_SWITCH */
1186
1187 /* Now turn on the MMU for real! */
1188         li      r4,MSR_KERNEL
1189         FIX_SRR1(r4,r5)
1190         lis     r3,start_kernel@h
1191         ori     r3,r3,start_kernel@l
1192         mtspr   SPRN_SRR0,r3
1193         mtspr   SPRN_SRR1,r4
1194         SYNC
1195         RFI
1196
1197 /*
1198  * Set up the segment registers for a new context.
1199  */
1200 _GLOBAL(set_context)
1201         mulli   r3,r3,897       /* multiply context by skew factor */
1202         rlwinm  r3,r3,4,8,27    /* VSID = (context & 0xfffff) << 4 */
1203         addis   r3,r3,0x6000    /* Set Ks, Ku bits */
1204         li      r0,NUM_USER_SEGMENTS
1205         mtctr   r0
1206
1207 #ifdef CONFIG_BDI_SWITCH
1208         /* Context switch the PTE pointer for the Abatron BDI2000.
1209          * The PGDIR is passed as second argument.
1210          */
1211         lis     r5, KERNELBASE@h
1212         lwz     r5, 0xf0(r5)
1213         stw     r4, 0x4(r5)
1214 #endif
1215         li      r4,0
1216         isync
1217 3:
1218         mtsrin  r3,r4
1219         addi    r3,r3,0x111     /* next VSID */
1220         rlwinm  r3,r3,0,8,3     /* clear out any overflow from VSID field */
1221         addis   r4,r4,0x1000    /* address of next segment */
1222         bdnz    3b
1223         sync
1224         isync
1225         blr
1226
1227 /*
1228  * An undocumented "feature" of 604e requires that the v bit
1229  * be cleared before changing BAT values.
1230  *
1231  * Also, newer IBM firmware does not clear bat3 and 4 so
1232  * this makes sure it's done.
1233  *  -- Cort
1234  */
1235 clear_bats:
1236         li      r10,0
1237         mfspr   r9,SPRN_PVR
1238         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1239         cmpwi   r9, 1
1240         beq     1f
1241
1242         mtspr   SPRN_DBAT0U,r10
1243         mtspr   SPRN_DBAT0L,r10
1244         mtspr   SPRN_DBAT1U,r10
1245         mtspr   SPRN_DBAT1L,r10
1246         mtspr   SPRN_DBAT2U,r10
1247         mtspr   SPRN_DBAT2L,r10
1248         mtspr   SPRN_DBAT3U,r10
1249         mtspr   SPRN_DBAT3L,r10
1250 1:
1251         mtspr   SPRN_IBAT0U,r10
1252         mtspr   SPRN_IBAT0L,r10
1253         mtspr   SPRN_IBAT1U,r10
1254         mtspr   SPRN_IBAT1L,r10
1255         mtspr   SPRN_IBAT2U,r10
1256         mtspr   SPRN_IBAT2L,r10
1257         mtspr   SPRN_IBAT3U,r10
1258         mtspr   SPRN_IBAT3L,r10
1259 BEGIN_FTR_SECTION
1260         /* Here's a tweak: at this point, CPU setup have
1261          * not been called yet, so HIGH_BAT_EN may not be
1262          * set in HID0 for the 745x processors. However, it
1263          * seems that doesn't affect our ability to actually
1264          * write to these SPRs.
1265          */
1266         mtspr   SPRN_DBAT4U,r10
1267         mtspr   SPRN_DBAT4L,r10
1268         mtspr   SPRN_DBAT5U,r10
1269         mtspr   SPRN_DBAT5L,r10
1270         mtspr   SPRN_DBAT6U,r10
1271         mtspr   SPRN_DBAT6L,r10
1272         mtspr   SPRN_DBAT7U,r10
1273         mtspr   SPRN_DBAT7L,r10
1274         mtspr   SPRN_IBAT4U,r10
1275         mtspr   SPRN_IBAT4L,r10
1276         mtspr   SPRN_IBAT5U,r10
1277         mtspr   SPRN_IBAT5L,r10
1278         mtspr   SPRN_IBAT6U,r10
1279         mtspr   SPRN_IBAT6L,r10
1280         mtspr   SPRN_IBAT7U,r10
1281         mtspr   SPRN_IBAT7L,r10
1282 END_FTR_SECTION_IFSET(CPU_FTR_HAS_HIGH_BATS)
1283         blr
1284
1285 flush_tlbs:
1286         lis     r10, 0x40
1287 1:      addic.  r10, r10, -0x1000
1288         tlbie   r10
1289         blt     1b
1290         sync
1291         blr
1292
1293 mmu_off:
1294         addi    r4, r3, __after_mmu_off - _start
1295         mfmsr   r3
1296         andi.   r0,r3,MSR_DR|MSR_IR             /* MMU enabled? */
1297         beqlr
1298         andc    r3,r3,r0
1299         mtspr   SPRN_SRR0,r4
1300         mtspr   SPRN_SRR1,r3
1301         sync
1302         RFI
1303
1304 /*
1305  * Use the first pair of BAT registers to map the 1st 16MB
1306  * of RAM to KERNELBASE.  From this point on we can't safely
1307  * call OF any more.
1308  */
1309 initial_bats:
1310         lis     r11,KERNELBASE@h
1311         mfspr   r9,SPRN_PVR
1312         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1313         cmpwi   0,r9,1
1314         bne     4f
1315         ori     r11,r11,4               /* set up BAT registers for 601 */
1316         li      r8,0x7f                 /* valid, block length = 8MB */
1317         oris    r9,r11,0x800000@h       /* set up BAT reg for 2nd 8M */
1318         oris    r10,r8,0x800000@h       /* set up BAT reg for 2nd 8M */
1319         mtspr   SPRN_IBAT0U,r11         /* N.B. 601 has valid bit in */
1320         mtspr   SPRN_IBAT0L,r8          /* lower BAT register */
1321         mtspr   SPRN_IBAT1U,r9
1322         mtspr   SPRN_IBAT1L,r10
1323         isync
1324         blr
1325
1326 4:      tophys(r8,r11)
1327 #ifdef CONFIG_SMP
1328         ori     r8,r8,0x12              /* R/W access, M=1 */
1329 #else
1330         ori     r8,r8,2                 /* R/W access */
1331 #endif /* CONFIG_SMP */
1332 #ifdef CONFIG_APUS
1333         ori     r11,r11,BL_8M<<2|0x2    /* set up 8MB BAT registers for 604 */
1334 #else
1335         ori     r11,r11,BL_256M<<2|0x2  /* set up BAT registers for 604 */
1336 #endif /* CONFIG_APUS */
1337
1338         mtspr   SPRN_DBAT0L,r8          /* N.B. 6xx (not 601) have valid */
1339         mtspr   SPRN_DBAT0U,r11         /* bit in upper BAT register */
1340         mtspr   SPRN_IBAT0L,r8
1341         mtspr   SPRN_IBAT0U,r11
1342         isync
1343         blr
1344
1345
1346 #if !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT)
1347 setup_disp_bat:
1348         /*
1349          * setup the display bat prepared for us in prom.c
1350          */
1351         mflr    r8
1352         bl      reloc_offset
1353         mtlr    r8
1354         addis   r8,r3,disp_BAT@ha
1355         addi    r8,r8,disp_BAT@l
1356         cmpwi   cr0,r8,0
1357         beqlr
1358         lwz     r11,0(r8)
1359         lwz     r8,4(r8)
1360         mfspr   r9,SPRN_PVR
1361         rlwinm  r9,r9,16,16,31          /* r9 = 1 for 601, 4 for 604 */
1362         cmpwi   0,r9,1
1363         beq     1f
1364         mtspr   SPRN_DBAT3L,r8
1365         mtspr   SPRN_DBAT3U,r11
1366         blr
1367 1:      mtspr   SPRN_IBAT3L,r8
1368         mtspr   SPRN_IBAT3U,r11
1369         blr
1370 #endif /* !defined(CONFIG_APUS) && defined(CONFIG_BOOTX_TEXT) */
1371
1372 #ifdef CONFIG_8260
1373 /* Jump into the system reset for the rom.
1374  * We first disable the MMU, and then jump to the ROM reset address.
1375  *
1376  * r3 is the board info structure, r4 is the location for starting.
1377  * I use this for building a small kernel that can load other kernels,
1378  * rather than trying to write or rely on a rom monitor that can tftp load.
1379  */
1380        .globl  m8260_gorom
1381 m8260_gorom:
1382         mfmsr   r0
1383         rlwinm  r0,r0,0,17,15   /* clear MSR_EE in r0 */
1384         sync
1385         mtmsr   r0
1386         sync
1387         mfspr   r11, SPRN_HID0
1388         lis     r10, 0
1389         ori     r10,r10,HID0_ICE|HID0_DCE
1390         andc    r11, r11, r10
1391         mtspr   SPRN_HID0, r11
1392         isync
1393         li      r5, MSR_ME|MSR_RI
1394         lis     r6,2f@h
1395         addis   r6,r6,-KERNELBASE@h
1396         ori     r6,r6,2f@l
1397         mtspr   SPRN_SRR0,r6
1398         mtspr   SPRN_SRR1,r5
1399         isync
1400         sync
1401         rfi
1402 2:
1403         mtlr    r4
1404         blr
1405 #endif
1406
1407
1408 /*
1409  * We put a few things here that have to be page-aligned.
1410  * This stuff goes at the beginning of the data segment,
1411  * which is page-aligned.
1412  */
1413         .data
1414         .globl  sdata
1415 sdata:
1416         .globl  empty_zero_page
1417 empty_zero_page:
1418         .space  4096
1419
1420         .globl  swapper_pg_dir
1421 swapper_pg_dir:
1422         .space  4096
1423
1424 /*
1425  * This space gets a copy of optional info passed to us by the bootstrap
1426  * Used to pass parameters into the kernel like root=/dev/sda1, etc.
1427  */
1428         .globl  cmd_line
1429 cmd_line:
1430         .space  512
1431
1432         .globl intercept_table
1433 intercept_table:
1434         .long 0, 0, i0x200, i0x300, i0x400, 0, i0x600, i0x700
1435         .long i0x800, 0, 0, 0, 0, i0xd00, 0, 0
1436         .long 0, 0, 0, i0x1300, 0, 0, 0, 0
1437         .long 0, 0, 0, 0, 0, 0, 0, 0
1438         .long 0, 0, 0, 0, 0, 0, 0, 0
1439         .long 0, 0, 0, 0, 0, 0, 0, 0
1440
1441 /* Room for two PTE pointers, usually the kernel and current user pointers
1442  * to their respective root page table.
1443  */
1444 abatron_pteptrs:
1445         .space  8