git.oblomov.eu Git - linux-2.6/blob - drivers/ide/ppc/pmac.c

   1 /*
   2  * Support for IDE interfaces on PowerMacs.
   3  *
   4  * These IDE interfaces are memory-mapped and have a DBDMA channel
   5  * for doing DMA.
   6  *
   7  *  Copyright (C) 1998-2003 Paul Mackerras & Ben. Herrenschmidt
   8  *  Copyright (C)      2007 Bartlomiej Zolnierkiewicz
   9  *
  10  *  This program is free software; you can redistribute it and/or
  11  *  modify it under the terms of the GNU General Public License
  12  *  as published by the Free Software Foundation; either version
  13  *  2 of the License, or (at your option) any later version.
  14  *
  15  * Some code taken from drivers/ide/ide-dma.c:
  16  *
  17  *  Copyright (c) 1995-1998  Mark Lord
  18  *
  19  * TODO: - Use pre-calculated (kauai) timing tables all the time and
  20  * get rid of the "rounded" tables used previously, so we have the
  21  * same table format for all controllers and can then just have one
  22  * big table
  23  *
  24  */
  25 #include <linux/types.h>
  26 #include <linux/kernel.h>
  27 #include <linux/init.h>
  28 #include <linux/delay.h>
  29 #include <linux/ide.h>
  30 #include <linux/notifier.h>
  31 #include <linux/reboot.h>
  32 #include <linux/pci.h>
  33 #include <linux/adb.h>
  34 #include <linux/pmu.h>
  35 #include <linux/scatterlist.h>
  36
  37 #include <asm/prom.h>
  38 #include <asm/io.h>
  39 #include <asm/dbdma.h>
  40 #include <asm/ide.h>
  41 #include <asm/pci-bridge.h>
  42 #include <asm/machdep.h>
  43 #include <asm/pmac_feature.h>
  44 #include <asm/sections.h>
  45 #include <asm/irq.h>
  46
  47 #ifndef CONFIG_PPC64
  48 #include <asm/mediabay.h>
  49 #endif
  50
  51 #include "../ide-timing.h"
  52
  53 #undef IDE_PMAC_DEBUG
  54
  55 #define DMA_WAIT_TIMEOUT        50
  56
  57 typedef struct pmac_ide_hwif {
  58         unsigned long                   regbase;
  59         int                             irq;
  60         int                             kind;
  61         int                             aapl_bus_id;
  62         unsigned                        mediabay : 1;
  63         unsigned                        broken_dma : 1;
  64         unsigned                        broken_dma_warn : 1;
  65         struct device_node*             node;
  66         struct macio_dev                *mdev;
  67         u32                             timings[4];
  68         volatile u32 __iomem *          *kauai_fcr;
  69 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
  70         /* Those fields are duplicating what is in hwif. We currently
  71          * can't use the hwif ones because of some assumptions that are
  72          * beeing done by the generic code about the kind of dma controller
  73          * and format of the dma table. This will have to be fixed though.
  74          */
  75         volatile struct dbdma_regs __iomem *    dma_regs;
  76         struct dbdma_cmd*               dma_table_cpu;
  77 #endif
  78
  79 } pmac_ide_hwif_t;
  80
  81 enum {
  82         controller_ohare,       /* OHare based */
  83         controller_heathrow,    /* Heathrow/Paddington */
  84         controller_kl_ata3,     /* KeyLargo ATA-3 */
  85         controller_kl_ata4,     /* KeyLargo ATA-4 */
  86         controller_un_ata6,     /* UniNorth2 ATA-6 */
  87         controller_k2_ata6,     /* K2 ATA-6 */
  88         controller_sh_ata6,     /* Shasta ATA-6 */
  89 };
  90
  91 static const char* model_name[] = {
  92         "OHare ATA",            /* OHare based */
  93         "Heathrow ATA",         /* Heathrow/Paddington */
  94         "KeyLargo ATA-3",       /* KeyLargo ATA-3 (MDMA only) */
  95         "KeyLargo ATA-4",       /* KeyLargo ATA-4 (UDMA/66) */
  96         "UniNorth ATA-6",       /* UniNorth2 ATA-6 (UDMA/100) */
  97         "K2 ATA-6",             /* K2 ATA-6 (UDMA/100) */
  98         "Shasta ATA-6",         /* Shasta ATA-6 (UDMA/133) */
  99 };
 100
 101 /*
 102  * Extra registers, both 32-bit little-endian
 103  */
 104 #define IDE_TIMING_CONFIG       0x200
 105 #define IDE_INTERRUPT           0x300
 106
 107 /* Kauai (U2) ATA has different register setup */
 108 #define IDE_KAUAI_PIO_CONFIG    0x200
 109 #define IDE_KAUAI_ULTRA_CONFIG  0x210
 110 #define IDE_KAUAI_POLL_CONFIG   0x220
 111
 112 /*
 113  * Timing configuration register definitions
 114  */
 115
 116 /* Number of IDE_SYSCLK_NS ticks, argument is in nanoseconds */
 117 #define SYSCLK_TICKS(t)         (((t) + IDE_SYSCLK_NS - 1) / IDE_SYSCLK_NS)
 118 #define SYSCLK_TICKS_66(t)      (((t) + IDE_SYSCLK_66_NS - 1) / IDE_SYSCLK_66_NS)
 119 #define IDE_SYSCLK_NS           30      /* 33Mhz cell */
 120 #define IDE_SYSCLK_66_NS        15      /* 66Mhz cell */
 121
 122 /* 133Mhz cell, found in shasta.
 123  * See comments about 100 Mhz Uninorth 2...
 124  * Note that PIO_MASK and MDMA_MASK seem to overlap
 125  */
 126 #define TR_133_PIOREG_PIO_MASK          0xff000fff
 127 #define TR_133_PIOREG_MDMA_MASK         0x00fff800
 128 #define TR_133_UDMAREG_UDMA_MASK        0x0003ffff
 129 #define TR_133_UDMAREG_UDMA_EN          0x00000001
 130
 131 /* 100Mhz cell, found in Uninorth 2. I don't have much infos about
 132  * this one yet, it appears as a pci device (106b/0033) on uninorth
 133  * internal PCI bus and it's clock is controlled like gem or fw. It
 134  * appears to be an evolution of keylargo ATA4 with a timing register
 135  * extended to 2 32bits registers and a similar DBDMA channel. Other
 136  * registers seem to exist but I can't tell much about them.
 137  *
 138  * So far, I'm using pre-calculated tables for this extracted from
 139  * the values used by the MacOS X driver.
 140  *
 141  * The "PIO" register controls PIO and MDMA timings, the "ULTRA"
 142  * register controls the UDMA timings. At least, it seems bit 0
 143  * of this one enables UDMA vs. MDMA, and bits 4..7 are the
 144  * cycle time in units of 10ns. Bits 8..15 are used by I don't
 145  * know their meaning yet
 146  */
 147 #define TR_100_PIOREG_PIO_MASK          0xff000fff
 148 #define TR_100_PIOREG_MDMA_MASK         0x00fff000
 149 #define TR_100_UDMAREG_UDMA_MASK        0x0000ffff
 150 #define TR_100_UDMAREG_UDMA_EN          0x00000001
 151
 152
 153 /* 66Mhz cell, found in KeyLargo. Can do ultra mode 0 to 2 on
 154  * 40 connector cable and to 4 on 80 connector one.
 155  * Clock unit is 15ns (66Mhz)
 156  *
 157  * 3 Values can be programmed:
 158  *  - Write data setup, which appears to match the cycle time. They
 159  *    also call it DIOW setup.
 160  *  - Ready to pause time (from spec)
 161  *  - Address setup. That one is weird. I don't see where exactly
 162  *    it fits in UDMA cycles, I got it's name from an obscure piece
 163  *    of commented out code in Darwin. They leave it to 0, we do as
 164  *    well, despite a comment that would lead to think it has a
 165  *    min value of 45ns.
 166  * Apple also add 60ns to the write data setup (or cycle time ?) on
 167  * reads.
 168  */
 169 #define TR_66_UDMA_MASK                 0xfff00000
 170 #define TR_66_UDMA_EN                   0x00100000 /* Enable Ultra mode for DMA */
 171 #define TR_66_UDMA_ADDRSETUP_MASK       0xe0000000 /* Address setup */
 172 #define TR_66_UDMA_ADDRSETUP_SHIFT      29
 173 #define TR_66_UDMA_RDY2PAUS_MASK        0x1e000000 /* Ready 2 pause time */
 174 #define TR_66_UDMA_RDY2PAUS_SHIFT       25
 175 #define TR_66_UDMA_WRDATASETUP_MASK     0x01e00000 /* Write data setup time */
 176 #define TR_66_UDMA_WRDATASETUP_SHIFT    21
 177 #define TR_66_MDMA_MASK                 0x000ffc00
 178 #define TR_66_MDMA_RECOVERY_MASK        0x000f8000
 179 #define TR_66_MDMA_RECOVERY_SHIFT       15
 180 #define TR_66_MDMA_ACCESS_MASK          0x00007c00
 181 #define TR_66_MDMA_ACCESS_SHIFT         10
 182 #define TR_66_PIO_MASK                  0x000003ff
 183 #define TR_66_PIO_RECOVERY_MASK         0x000003e0
 184 #define TR_66_PIO_RECOVERY_SHIFT        5
 185 #define TR_66_PIO_ACCESS_MASK           0x0000001f
 186 #define TR_66_PIO_ACCESS_SHIFT          0
 187
 188 /* 33Mhz cell, found in OHare, Heathrow (& Paddington) and KeyLargo
 189  * Can do pio & mdma modes, clock unit is 30ns (33Mhz)
 190  *
 191  * The access time and recovery time can be programmed. Some older
 192  * Darwin code base limit OHare to 150ns cycle time. I decided to do
 193  * the same here fore safety against broken old hardware ;)
 194  * The HalfTick bit, when set, adds half a clock (15ns) to the access
 195  * time and removes one from recovery. It's not supported on KeyLargo
 196  * implementation afaik. The E bit appears to be set for PIO mode 0 and
 197  * is used to reach long timings used in this mode.
 198  */
 199 #define TR_33_MDMA_MASK                 0x003ff800
 200 #define TR_33_MDMA_RECOVERY_MASK        0x001f0000
 201 #define TR_33_MDMA_RECOVERY_SHIFT       16
 202 #define TR_33_MDMA_ACCESS_MASK          0x0000f800
 203 #define TR_33_MDMA_ACCESS_SHIFT         11
 204 #define TR_33_MDMA_HALFTICK             0x00200000
 205 #define TR_33_PIO_MASK                  0x000007ff
 206 #define TR_33_PIO_E                     0x00000400
 207 #define TR_33_PIO_RECOVERY_MASK         0x000003e0
 208 #define TR_33_PIO_RECOVERY_SHIFT        5
 209 #define TR_33_PIO_ACCESS_MASK           0x0000001f
 210 #define TR_33_PIO_ACCESS_SHIFT          0
 211
 212 /*
 213  * Interrupt register definitions
 214  */
 215 #define IDE_INTR_DMA                    0x80000000
 216 #define IDE_INTR_DEVICE                 0x40000000
 217
 218 /*
 219  * FCR Register on Kauai. Not sure what bit 0x4 is  ...
 220  */
 221 #define KAUAI_FCR_UATA_MAGIC            0x00000004
 222 #define KAUAI_FCR_UATA_RESET_N          0x00000002
 223 #define KAUAI_FCR_UATA_ENABLE           0x00000001
 224
 225 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 226
 227 /* Rounded Multiword DMA timings
 228  *
 229  * I gave up finding a generic formula for all controller
 230  * types and instead, built tables based on timing values
 231  * used by Apple in Darwin's implementation.
 232  */
 233 struct mdma_timings_t {
 234         int     accessTime;
 235         int     recoveryTime;
 236         int     cycleTime;
 237 };
 238
 239 struct mdma_timings_t mdma_timings_33[] =
 240 {
 241     { 240, 240, 480 },
 242     { 180, 180, 360 },
 243     { 135, 135, 270 },
 244     { 120, 120, 240 },
 245     { 105, 105, 210 },
 246     {  90,  90, 180 },
 247     {  75,  75, 150 },
 248     {  75,  45, 120 },
 249     {   0,   0,   0 }
 250 };
 251
 252 struct mdma_timings_t mdma_timings_33k[] =
 253 {
 254     { 240, 240, 480 },
 255     { 180, 180, 360 },
 256     { 150, 150, 300 },
 257     { 120, 120, 240 },
 258     {  90, 120, 210 },
 259     {  90,  90, 180 },
 260     {  90,  60, 150 },
 261     {  90,  30, 120 },
 262     {   0,   0,   0 }
 263 };
 264
 265 struct mdma_timings_t mdma_timings_66[] =
 266 {
 267     { 240, 240, 480 },
 268     { 180, 180, 360 },
 269     { 135, 135, 270 },
 270     { 120, 120, 240 },
 271     { 105, 105, 210 },
 272     {  90,  90, 180 },
 273     {  90,  75, 165 },
 274     {  75,  45, 120 },
 275     {   0,   0,   0 }
 276 };
 277
 278 /* KeyLargo ATA-4 Ultra DMA timings (rounded) */
 279 struct {
 280         int     addrSetup; /* ??? */
 281         int     rdy2pause;
 282         int     wrDataSetup;
 283 } kl66_udma_timings[] =
 284 {
 285     {   0, 180,  120 }, /* Mode 0 */
 286     {   0, 150,  90 },  /*      1 */
 287     {   0, 120,  60 },  /*      2 */
 288     {   0, 90,   45 },  /*      3 */
 289     {   0, 90,   30 }   /*      4 */
 290 };
 291
 292 /* UniNorth 2 ATA/100 timings */
 293 struct kauai_timing {
 294         int     cycle_time;
 295         u32     timing_reg;
 296 };
 297
 298 static struct kauai_timing      kauai_pio_timings[] =
 299 {
 300         { 930   , 0x08000fff },
 301         { 600   , 0x08000a92 },
 302         { 383   , 0x0800060f },
 303         { 360   , 0x08000492 },
 304         { 330   , 0x0800048f },
 305         { 300   , 0x080003cf },
 306         { 270   , 0x080003cc },
 307         { 240   , 0x0800038b },
 308         { 239   , 0x0800030c },
 309         { 180   , 0x05000249 },
 310         { 120   , 0x04000148 },
 311         { 0     , 0 },
 312 };
 313
 314 static struct kauai_timing      kauai_mdma_timings[] =
 315 {
 316         { 1260  , 0x00fff000 },
 317         { 480   , 0x00618000 },
 318         { 360   , 0x00492000 },
 319         { 270   , 0x0038e000 },
 320         { 240   , 0x0030c000 },
 321         { 210   , 0x002cb000 },
 322         { 180   , 0x00249000 },
 323         { 150   , 0x00209000 },
 324         { 120   , 0x00148000 },
 325         { 0     , 0 },
 326 };
 327
 328 static struct kauai_timing      kauai_udma_timings[] =
 329 {
 330         { 120   , 0x000070c0 },
 331         { 90    , 0x00005d80 },
 332         { 60    , 0x00004a60 },
 333         { 45    , 0x00003a50 },
 334         { 30    , 0x00002a30 },
 335         { 20    , 0x00002921 },
 336         { 0     , 0 },
 337 };
 338
 339 static struct kauai_timing      shasta_pio_timings[] =
 340 {
 341         { 930   , 0x08000fff },
 342         { 600   , 0x0A000c97 },
 343         { 383   , 0x07000712 },
 344         { 360   , 0x040003cd },
 345         { 330   , 0x040003cd },
 346         { 300   , 0x040003cd },
 347         { 270   , 0x040003cd },
 348         { 240   , 0x040003cd },
 349         { 239   , 0x040003cd },
 350         { 180   , 0x0400028b },
 351         { 120   , 0x0400010a },
 352         { 0     , 0 },
 353 };
 354
 355 static struct kauai_timing      shasta_mdma_timings[] =
 356 {
 357         { 1260  , 0x00fff000 },
 358         { 480   , 0x00820800 },
 359         { 360   , 0x00820800 },
 360         { 270   , 0x00820800 },
 361         { 240   , 0x00820800 },
 362         { 210   , 0x00820800 },
 363         { 180   , 0x00820800 },
 364         { 150   , 0x0028b000 },
 365         { 120   , 0x001ca000 },
 366         { 0     , 0 },
 367 };
 368
 369 static struct kauai_timing      shasta_udma133_timings[] =
 370 {
 371         { 120   , 0x00035901, },
 372         { 90    , 0x000348b1, },
 373         { 60    , 0x00033881, },
 374         { 45    , 0x00033861, },
 375         { 30    , 0x00033841, },
 376         { 20    , 0x00033031, },
 377         { 15    , 0x00033021, },
 378         { 0     , 0 },
 379 };
 380
 381
 382 static inline u32
 383 kauai_lookup_timing(struct kauai_timing* table, int cycle_time)
 384 {
 385         int i;
 386
 387         for (i=0; table[i].cycle_time; i++)
 388                 if (cycle_time > table[i+1].cycle_time)
 389                         return table[i].timing_reg;
 390         BUG();
 391         return 0;
 392 }
 393
 394 /* allow up to 256 DBDMA commands per xfer */
 395 #define MAX_DCMDS               256
 396
 397 /*
 398  * Wait 1s for disk to answer on IDE bus after a hard reset
 399  * of the device (via GPIO/FCR).
 400  *
 401  * Some devices seem to "pollute" the bus even after dropping
 402  * the BSY bit (typically some combo drives slave on the UDMA
 403  * bus) after a hard reset. Since we hard reset all drives on
 404  * KeyLargo ATA66, we have to keep that delay around. I may end
 405  * up not hard resetting anymore on these and keep the delay only
 406  * for older interfaces instead (we have to reset when coming
 407  * from MacOS...) --BenH.
 408  */
 409 #define IDE_WAKEUP_DELAY        (1*HZ)
 410
 411 static int pmac_ide_init_dma(ide_hwif_t *, const struct ide_port_info *);
 412 static int pmac_ide_build_dmatable(ide_drive_t *drive, struct request *rq);
 413 static void pmac_ide_selectproc(ide_drive_t *drive);
 414 static void pmac_ide_kauai_selectproc(ide_drive_t *drive);
 415
 416 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
 417
 418 #define PMAC_IDE_REG(x) \
 419         ((void __iomem *)((drive)->hwif->io_ports.data_addr + (x)))
 420
 421 /*
 422  * Apply the timings of the proper unit (master/slave) to the shared
 423  * timing register when selecting that unit. This version is for
 424  * ASICs with a single timing register
 425  */
 426 static void
 427 pmac_ide_selectproc(ide_drive_t *drive)
 428 {
 429         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 430
 431         if (pmif == NULL)
 432                 return;
 433
 434         if (drive->select.b.unit & 0x01)
 435                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 436         else
 437                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 438         (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
 439 }
 440
 441 /*
 442  * Apply the timings of the proper unit (master/slave) to the shared
 443  * timing register when selecting that unit. This version is for
 444  * ASICs with a dual timing register (Kauai)
 445  */
 446 static void
 447 pmac_ide_kauai_selectproc(ide_drive_t *drive)
 448 {
 449         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 450
 451         if (pmif == NULL)
 452                 return;
 453
 454         if (drive->select.b.unit & 0x01) {
 455                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 456                 writel(pmif->timings[3], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 457         } else {
 458                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 459                 writel(pmif->timings[2], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 460         }
 461         (void)readl(PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 462 }
 463
 464 /*
 465  * Force an update of controller timing values for a given drive
 466  */
 467 static void
 468 pmac_ide_do_update_timings(ide_drive_t *drive)
 469 {
 470         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 471
 472         if (pmif == NULL)
 473                 return;
 474
 475         if (pmif->kind == controller_sh_ata6 ||
 476             pmif->kind == controller_un_ata6 ||
 477             pmif->kind == controller_k2_ata6)
 478                 pmac_ide_kauai_selectproc(drive);
 479         else
 480                 pmac_ide_selectproc(drive);
 481 }
 482
 483 static void
 484 pmac_outbsync(ide_drive_t *drive, u8 value, unsigned long port)
 485 {
 486         u32 tmp;
 487
 488         writeb(value, (void __iomem *) port);
 489         tmp = readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
 490 }
 491
 492 /*
 493  * Old tuning functions (called on hdparm -p), sets up drive PIO timings
 494  */
 495 static void
 496 pmac_ide_set_pio_mode(ide_drive_t *drive, const u8 pio)
 497 {
 498         u32 *timings, t;
 499         unsigned accessTicks, recTicks;
 500         unsigned accessTime, recTime;
 501         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 502         unsigned int cycle_time;
 503
 504         if (pmif == NULL)
 505                 return;
 506
 507         /* which drive is it ? */
 508         timings = &pmif->timings[drive->select.b.unit & 0x01];
 509         t = *timings;
 510
 511         cycle_time = ide_pio_cycle_time(drive, pio);
 512
 513         switch (pmif->kind) {
 514         case controller_sh_ata6: {
 515                 /* 133Mhz cell */
 516                 u32 tr = kauai_lookup_timing(shasta_pio_timings, cycle_time);
 517                 t = (t & ~TR_133_PIOREG_PIO_MASK) | tr;
 518                 break;
 519                 }
 520         case controller_un_ata6:
 521         case controller_k2_ata6: {
 522                 /* 100Mhz cell */
 523                 u32 tr = kauai_lookup_timing(kauai_pio_timings, cycle_time);
 524                 t = (t & ~TR_100_PIOREG_PIO_MASK) | tr;
 525                 break;
 526                 }
 527         case controller_kl_ata4:
 528                 /* 66Mhz cell */
 529                 recTime = cycle_time - ide_pio_timings[pio].active_time
 530                                 - ide_pio_timings[pio].setup_time;
 531                 recTime = max(recTime, 150U);
 532                 accessTime = ide_pio_timings[pio].active_time;
 533                 accessTime = max(accessTime, 150U);
 534                 accessTicks = SYSCLK_TICKS_66(accessTime);
 535                 accessTicks = min(accessTicks, 0x1fU);
 536                 recTicks = SYSCLK_TICKS_66(recTime);
 537                 recTicks = min(recTicks, 0x1fU);
 538                 t = (t & ~TR_66_PIO_MASK) |
 539                         (accessTicks << TR_66_PIO_ACCESS_SHIFT) |
 540                         (recTicks << TR_66_PIO_RECOVERY_SHIFT);
 541                 break;
 542         default: {
 543                 /* 33Mhz cell */
 544                 int ebit = 0;
 545                 recTime = cycle_time - ide_pio_timings[pio].active_time
 546                                 - ide_pio_timings[pio].setup_time;
 547                 recTime = max(recTime, 150U);
 548                 accessTime = ide_pio_timings[pio].active_time;
 549                 accessTime = max(accessTime, 150U);
 550                 accessTicks = SYSCLK_TICKS(accessTime);
 551                 accessTicks = min(accessTicks, 0x1fU);
 552                 accessTicks = max(accessTicks, 4U);
 553                 recTicks = SYSCLK_TICKS(recTime);
 554                 recTicks = min(recTicks, 0x1fU);
 555                 recTicks = max(recTicks, 5U) - 4;
 556                 if (recTicks > 9) {
 557                         recTicks--; /* guess, but it's only for PIO0, so... */
 558                         ebit = 1;
 559                 }
 560                 t = (t & ~TR_33_PIO_MASK) |
 561                                 (accessTicks << TR_33_PIO_ACCESS_SHIFT) |
 562                                 (recTicks << TR_33_PIO_RECOVERY_SHIFT);
 563                 if (ebit)
 564                         t |= TR_33_PIO_E;
 565                 break;
 566                 }
 567         }
 568
 569 #ifdef IDE_PMAC_DEBUG
 570         printk(KERN_ERR "%s: Set PIO timing for mode %d, reg: 0x%08x\n",
 571                 drive->name, pio,  *timings);
 572 #endif
 573
 574         *timings = t;
 575         pmac_ide_do_update_timings(drive);
 576 }
 577
 578 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 579
 580 /*
 581  * Calculate KeyLargo ATA/66 UDMA timings
 582  */
 583 static int
 584 set_timings_udma_ata4(u32 *timings, u8 speed)
 585 {
 586         unsigned rdyToPauseTicks, wrDataSetupTicks, addrTicks;
 587
 588         if (speed > XFER_UDMA_4)
 589                 return 1;
 590
 591         rdyToPauseTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].rdy2pause);
 592         wrDataSetupTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].wrDataSetup);
 593         addrTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].addrSetup);
 594
 595         *timings = ((*timings) & ~(TR_66_UDMA_MASK | TR_66_MDMA_MASK)) |
 596                         (wrDataSetupTicks << TR_66_UDMA_WRDATASETUP_SHIFT) |
 597                         (rdyToPauseTicks << TR_66_UDMA_RDY2PAUS_SHIFT) |
 598                         (addrTicks <<TR_66_UDMA_ADDRSETUP_SHIFT) |
 599                         TR_66_UDMA_EN;
 600 #ifdef IDE_PMAC_DEBUG
 601         printk(KERN_ERR "ide_pmac: Set UDMA timing for mode %d, reg: 0x%08x\n",
 602                 speed & 0xf,  *timings);
 603 #endif
 604
 605         return 0;
 606 }
 607
 608 /*
 609  * Calculate Kauai ATA/100 UDMA timings
 610  */
 611 static int
 612 set_timings_udma_ata6(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 613 {
 614         struct ide_timing *t = ide_timing_find_mode(speed);
 615         u32 tr;
 616
 617         if (speed > XFER_UDMA_5 || t == NULL)
 618                 return 1;
 619         tr = kauai_lookup_timing(kauai_udma_timings, (int)t->udma);
 620         *ultra_timings = ((*ultra_timings) & ~TR_100_UDMAREG_UDMA_MASK) | tr;
 621         *ultra_timings = (*ultra_timings) | TR_100_UDMAREG_UDMA_EN;
 622
 623         return 0;
 624 }
 625
 626 /*
 627  * Calculate Shasta ATA/133 UDMA timings
 628  */
 629 static int
 630 set_timings_udma_shasta(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 631 {
 632         struct ide_timing *t = ide_timing_find_mode(speed);
 633         u32 tr;
 634
 635         if (speed > XFER_UDMA_6 || t == NULL)
 636                 return 1;
 637         tr = kauai_lookup_timing(shasta_udma133_timings, (int)t->udma);
 638         *ultra_timings = ((*ultra_timings) & ~TR_133_UDMAREG_UDMA_MASK) | tr;
 639         *ultra_timings = (*ultra_timings) | TR_133_UDMAREG_UDMA_EN;
 640
 641         return 0;
 642 }
 643
 644 /*
 645  * Calculate MDMA timings for all cells
 646  */
 647 static void
 648 set_timings_mdma(ide_drive_t *drive, int intf_type, u32 *timings, u32 *timings2,
 649                         u8 speed)
 650 {
 651         int cycleTime, accessTime = 0, recTime = 0;
 652         unsigned accessTicks, recTicks;
 653         struct hd_driveid *id = drive->id;
 654         struct mdma_timings_t* tm = NULL;
 655         int i;
 656
 657         /* Get default cycle time for mode */
 658         switch(speed & 0xf) {
 659                 case 0: cycleTime = 480; break;
 660                 case 1: cycleTime = 150; break;
 661                 case 2: cycleTime = 120; break;
 662                 default:
 663                         BUG();
 664                         break;
 665         }
 666
 667         /* Check if drive provides explicit DMA cycle time */
 668         if ((id->field_valid & 2) && id->eide_dma_time)
 669                 cycleTime = max_t(int, id->eide_dma_time, cycleTime);
 670
 671         /* OHare limits according to some old Apple sources */
 672         if ((intf_type == controller_ohare) && (cycleTime < 150))
 673                 cycleTime = 150;
 674         /* Get the proper timing array for this controller */
 675         switch(intf_type) {
 676                 case controller_sh_ata6:
 677                 case controller_un_ata6:
 678                 case controller_k2_ata6:
 679                         break;
 680                 case controller_kl_ata4:
 681                         tm = mdma_timings_66;
 682                         break;
 683                 case controller_kl_ata3:
 684                         tm = mdma_timings_33k;
 685                         break;
 686                 default:
 687                         tm = mdma_timings_33;
 688                         break;
 689         }
 690         if (tm != NULL) {
 691                 /* Lookup matching access & recovery times */
 692                 i = -1;
 693                 for (;;) {
 694                         if (tm[i+1].cycleTime < cycleTime)
 695                                 break;
 696                         i++;
 697                 }
 698                 cycleTime = tm[i].cycleTime;
 699                 accessTime = tm[i].accessTime;
 700                 recTime = tm[i].recoveryTime;
 701
 702 #ifdef IDE_PMAC_DEBUG
 703                 printk(KERN_ERR "%s: MDMA, cycleTime: %d, accessTime: %d, recTime: %d\n",
 704                         drive->name, cycleTime, accessTime, recTime);
 705 #endif
 706         }
 707         switch(intf_type) {
 708         case controller_sh_ata6: {
 709                 /* 133Mhz cell */
 710                 u32 tr = kauai_lookup_timing(shasta_mdma_timings, cycleTime);
 711                 *timings = ((*timings) & ~TR_133_PIOREG_MDMA_MASK) | tr;
 712                 *timings2 = (*timings2) & ~TR_133_UDMAREG_UDMA_EN;
 713                 }
 714         case controller_un_ata6:
 715         case controller_k2_ata6: {
 716                 /* 100Mhz cell */
 717                 u32 tr = kauai_lookup_timing(kauai_mdma_timings, cycleTime);
 718                 *timings = ((*timings) & ~TR_100_PIOREG_MDMA_MASK) | tr;
 719                 *timings2 = (*timings2) & ~TR_100_UDMAREG_UDMA_EN;
 720                 }
 721                 break;
 722         case controller_kl_ata4:
 723                 /* 66Mhz cell */
 724                 accessTicks = SYSCLK_TICKS_66(accessTime);
 725                 accessTicks = min(accessTicks, 0x1fU);
 726                 accessTicks = max(accessTicks, 0x1U);
 727                 recTicks = SYSCLK_TICKS_66(recTime);
 728                 recTicks = min(recTicks, 0x1fU);
 729                 recTicks = max(recTicks, 0x3U);
 730                 /* Clear out mdma bits and disable udma */
 731                 *timings = ((*timings) & ~(TR_66_MDMA_MASK | TR_66_UDMA_MASK)) |
 732                         (accessTicks << TR_66_MDMA_ACCESS_SHIFT) |
 733                         (recTicks << TR_66_MDMA_RECOVERY_SHIFT);
 734                 break;
 735         case controller_kl_ata3:
 736                 /* 33Mhz cell on KeyLargo */
 737                 accessTicks = SYSCLK_TICKS(accessTime);
 738                 accessTicks = max(accessTicks, 1U);
 739                 accessTicks = min(accessTicks, 0x1fU);
 740                 accessTime = accessTicks * IDE_SYSCLK_NS;
 741                 recTicks = SYSCLK_TICKS(recTime);
 742                 recTicks = max(recTicks, 1U);
 743                 recTicks = min(recTicks, 0x1fU);
 744                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 745                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 746                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 747                 break;
 748         default: {
 749                 /* 33Mhz cell on others */
 750                 int halfTick = 0;
 751                 int origAccessTime = accessTime;
 752                 int origRecTime = recTime;
 753
 754                 accessTicks = SYSCLK_TICKS(accessTime);
 755                 accessTicks = max(accessTicks, 1U);
 756                 accessTicks = min(accessTicks, 0x1fU);
 757                 accessTime = accessTicks * IDE_SYSCLK_NS;
 758                 recTicks = SYSCLK_TICKS(recTime);
 759                 recTicks = max(recTicks, 2U) - 1;
 760                 recTicks = min(recTicks, 0x1fU);
 761                 recTime = (recTicks + 1) * IDE_SYSCLK_NS;
 762                 if ((accessTicks > 1) &&
 763                     ((accessTime - IDE_SYSCLK_NS/2) >= origAccessTime) &&
 764                     ((recTime - IDE_SYSCLK_NS/2) >= origRecTime)) {
 765                         halfTick = 1;
 766                         accessTicks--;
 767                 }
 768                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 769                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 770                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 771                 if (halfTick)
 772                         *timings |= TR_33_MDMA_HALFTICK;
 773                 }
 774         }
 775 #ifdef IDE_PMAC_DEBUG
 776         printk(KERN_ERR "%s: Set MDMA timing for mode %d, reg: 0x%08x\n",
 777                 drive->name, speed & 0xf,  *timings);
 778 #endif
 779 }
 780 #endif /* #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC */
 781
 782 static void pmac_ide_set_dma_mode(ide_drive_t *drive, const u8 speed)
 783 {
 784         int unit = (drive->select.b.unit & 0x01);
 785         int ret = 0;
 786         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 787         u32 *timings, *timings2, tl[2];
 788
 789         timings = &pmif->timings[unit];
 790         timings2 = &pmif->timings[unit+2];
 791
 792         /* Copy timings to local image */
 793         tl[0] = *timings;
 794         tl[1] = *timings2;
 795
 796 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 797         if (speed >= XFER_UDMA_0) {
 798                 if (pmif->kind == controller_kl_ata4)
 799                         ret = set_timings_udma_ata4(&tl[0], speed);
 800                 else if (pmif->kind == controller_un_ata6
 801                          || pmif->kind == controller_k2_ata6)
 802                         ret = set_timings_udma_ata6(&tl[0], &tl[1], speed);
 803                 else if (pmif->kind == controller_sh_ata6)
 804                         ret = set_timings_udma_shasta(&tl[0], &tl[1], speed);
 805                 else
 806                         ret = -1;
 807         } else
 808                 set_timings_mdma(drive, pmif->kind, &tl[0], &tl[1], speed);
 809 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
 810         if (ret)
 811                 return;
 812
 813         /* Apply timings to controller */
 814         *timings = tl[0];
 815         *timings2 = tl[1];
 816
 817         pmac_ide_do_update_timings(drive);
 818 }
 819
 820 /*
 821  * Blast some well known "safe" values to the timing registers at init or
 822  * wakeup from sleep time, before we do real calculation
 823  */
 824 static void
 825 sanitize_timings(pmac_ide_hwif_t *pmif)
 826 {
 827         unsigned int value, value2 = 0;
 828
 829         switch(pmif->kind) {
 830                 case controller_sh_ata6:
 831                         value = 0x0a820c97;
 832                         value2 = 0x00033031;
 833                         break;
 834                 case controller_un_ata6:
 835                 case controller_k2_ata6:
 836                         value = 0x08618a92;
 837                         value2 = 0x00002921;
 838                         break;
 839                 case controller_kl_ata4:
 840                         value = 0x0008438c;
 841                         break;
 842                 case controller_kl_ata3:
 843                         value = 0x00084526;
 844                         break;
 845                 case controller_heathrow:
 846                 case controller_ohare:
 847                 default:
 848                         value = 0x00074526;
 849                         break;
 850         }
 851         pmif->timings[0] = pmif->timings[1] = value;
 852         pmif->timings[2] = pmif->timings[3] = value2;
 853 }
 854
 855 /* Suspend call back, should be called after the child devices
 856  * have actually been suspended
 857  */
 858 static int
 859 pmac_ide_do_suspend(ide_hwif_t *hwif)
 860 {
 861         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
 862
 863         /* We clear the timings */
 864         pmif->timings[0] = 0;
 865         pmif->timings[1] = 0;
 866
 867         disable_irq(pmif->irq);
 868
 869         /* The media bay will handle itself just fine */
 870         if (pmif->mediabay)
 871                 return 0;
 872
 873         /* Kauai has bus control FCRs directly here */
 874         if (pmif->kauai_fcr) {
 875                 u32 fcr = readl(pmif->kauai_fcr);
 876                 fcr &= ~(KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE);
 877                 writel(fcr, pmif->kauai_fcr);
 878         }
 879
 880         /* Disable the bus on older machines and the cell on kauai */
 881         ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id,
 882                             0);
 883
 884         return 0;
 885 }
 886
 887 /* Resume call back, should be called before the child devices
 888  * are resumed
 889  */
 890 static int
 891 pmac_ide_do_resume(ide_hwif_t *hwif)
 892 {
 893         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
 894
 895         /* Hard reset & re-enable controller (do we really need to reset ? -BenH) */
 896         if (!pmif->mediabay) {
 897                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 1);
 898                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id, 1);
 899                 msleep(10);
 900                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 0);
 901
 902                 /* Kauai has it different */
 903                 if (pmif->kauai_fcr) {
 904                         u32 fcr = readl(pmif->kauai_fcr);
 905                         fcr |= KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE;
 906                         writel(fcr, pmif->kauai_fcr);
 907                 }
 908
 909                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
 910         }
 911
 912         /* Sanitize drive timings */
 913         sanitize_timings(pmif);
 914
 915         enable_irq(pmif->irq);
 916
 917         return 0;
 918 }
 919
 920 static u8 pmac_ide_cable_detect(ide_hwif_t *hwif)
 921 {
 922         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)ide_get_hwifdata(hwif);
 923         struct device_node *np = pmif->node;
 924         const char *cable = of_get_property(np, "cable-type", NULL);
 925
 926         /* Get cable type from device-tree. */
 927         if (cable && !strncmp(cable, "80-", 3))
 928                 return ATA_CBL_PATA80;
 929
 930         /*
 931          * G5's seem to have incorrect cable type in device-tree.
 932          * Let's assume they have a 80 conductor cable, this seem
 933          * to be always the case unless the user mucked around.
 934          */
 935         if (of_device_is_compatible(np, "K2-UATA") ||
 936             of_device_is_compatible(np, "shasta-ata"))
 937                 return ATA_CBL_PATA80;
 938
 939         return ATA_CBL_PATA40;
 940 }
 941
 942 static const struct ide_port_ops pmac_ide_ata6_port_ops = {
 943         .set_pio_mode           = pmac_ide_set_pio_mode,
 944         .set_dma_mode           = pmac_ide_set_dma_mode,
 945         .selectproc             = pmac_ide_kauai_selectproc,
 946         .cable_detect           = pmac_ide_cable_detect,
 947 };
 948
 949 static const struct ide_port_ops pmac_ide_ata4_port_ops = {
 950         .set_pio_mode           = pmac_ide_set_pio_mode,
 951         .set_dma_mode           = pmac_ide_set_dma_mode,
 952         .selectproc             = pmac_ide_selectproc,
 953         .cable_detect           = pmac_ide_cable_detect,
 954 };
 955
 956 static const struct ide_port_ops pmac_ide_port_ops = {
 957         .set_pio_mode           = pmac_ide_set_pio_mode,
 958         .set_dma_mode           = pmac_ide_set_dma_mode,
 959         .selectproc             = pmac_ide_selectproc,
 960 };
 961
 962 static const struct ide_dma_ops pmac_dma_ops;
 963
 964 static const struct ide_port_info pmac_port_info = {
 965         .init_dma               = pmac_ide_init_dma,
 966         .chipset                = ide_pmac,
 967 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 968         .dma_ops                = &pmac_dma_ops,
 969 #endif
 970         .port_ops               = &pmac_ide_port_ops,
 971         .host_flags             = IDE_HFLAG_SET_PIO_MODE_KEEP_DMA |
 972                                   IDE_HFLAG_POST_SET_MODE |
 973                                   IDE_HFLAG_MMIO |
 974                                   IDE_HFLAG_UNMASK_IRQS,
 975         .pio_mask               = ATA_PIO4,
 976         .mwdma_mask             = ATA_MWDMA2,
 977 };
 978
 979 /*
 980  * Setup, register & probe an IDE channel driven by this driver, this is
 981  * called by one of the 2 probe functions (macio or PCI).
 982  */
 983 static int __devinit
 984 pmac_ide_setup_device(pmac_ide_hwif_t *pmif, ide_hwif_t *hwif, hw_regs_t *hw)
 985 {
 986         struct device_node *np = pmif->node;
 987         const int *bidp;
 988         u8 idx[4] = { 0xff, 0xff, 0xff, 0xff };
 989         struct ide_port_info d = pmac_port_info;
 990
 991         pmif->broken_dma = pmif->broken_dma_warn = 0;
 992         if (of_device_is_compatible(np, "shasta-ata")) {
 993                 pmif->kind = controller_sh_ata6;
 994                 d.port_ops = &pmac_ide_ata6_port_ops;
 995                 d.udma_mask = ATA_UDMA6;
 996         } else if (of_device_is_compatible(np, "kauai-ata")) {
 997                 pmif->kind = controller_un_ata6;
 998                 d.port_ops = &pmac_ide_ata6_port_ops;
 999                 d.udma_mask = ATA_UDMA5;
1000         } else if (of_device_is_compatible(np, "K2-UATA")) {
1001                 pmif->kind = controller_k2_ata6;
1002                 d.port_ops = &pmac_ide_ata6_port_ops;
1003                 d.udma_mask = ATA_UDMA5;
1004         } else if (of_device_is_compatible(np, "keylargo-ata")) {
1005                 if (strcmp(np->name, "ata-4") == 0) {
1006                         pmif->kind = controller_kl_ata4;
1007                         d.port_ops = &pmac_ide_ata4_port_ops;
1008                         d.udma_mask = ATA_UDMA4;
1009                 } else
1010                         pmif->kind = controller_kl_ata3;
1011         } else if (of_device_is_compatible(np, "heathrow-ata")) {
1012                 pmif->kind = controller_heathrow;
1013         } else {
1014                 pmif->kind = controller_ohare;
1015                 pmif->broken_dma = 1;
1016         }
1017
1018         bidp = of_get_property(np, "AAPL,bus-id", NULL);
1019         pmif->aapl_bus_id =  bidp ? *bidp : 0;
1020
1021         /* On Kauai-type controllers, we make sure the FCR is correct */
1022         if (pmif->kauai_fcr)
1023                 writel(KAUAI_FCR_UATA_MAGIC |
1024                        KAUAI_FCR_UATA_RESET_N |
1025                        KAUAI_FCR_UATA_ENABLE, pmif->kauai_fcr);
1026
1027         pmif->mediabay = 0;
1028
1029         /* Make sure we have sane timings */
1030         sanitize_timings(pmif);
1031
1032 #ifndef CONFIG_PPC64
1033         /* XXX FIXME: Media bay stuff need re-organizing */
1034         if (np->parent && np->parent->name
1035             && strcasecmp(np->parent->name, "media-bay") == 0) {
1036 #ifdef CONFIG_PMAC_MEDIABAY
1037                 media_bay_set_ide_infos(np->parent, pmif->regbase, pmif->irq,
1038                                         hwif);
1039 #endif /* CONFIG_PMAC_MEDIABAY */
1040                 pmif->mediabay = 1;
1041                 if (!bidp)
1042                         pmif->aapl_bus_id = 1;
1043         } else if (pmif->kind == controller_ohare) {
1044                 /* The code below is having trouble on some ohare machines
1045                  * (timing related ?). Until I can put my hand on one of these
1046                  * units, I keep the old way
1047                  */
1048                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, 0, 1);
1049         } else
1050 #endif
1051         {
1052                 /* This is necessary to enable IDE when net-booting */
1053                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 1);
1054                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, pmif->aapl_bus_id, 1);
1055                 msleep(10);
1056                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 0);
1057                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
1058         }
1059
1060         /* Setup MMIO ops */
1061         default_hwif_mmiops(hwif);
1062         hwif->OUTBSYNC = pmac_outbsync;
1063
1064         hwif->hwif_data = pmif;
1065         ide_init_port_hw(hwif, hw);
1066
1067         printk(KERN_INFO "ide%d: Found Apple %s controller, bus ID %d%s, irq %d\n",
1068                hwif->index, model_name[pmif->kind], pmif->aapl_bus_id,
1069                pmif->mediabay ? " (mediabay)" : "", hwif->irq);
1070
1071         if (pmif->mediabay) {
1072 #ifdef CONFIG_PMAC_MEDIABAY
1073                 if (check_media_bay_by_base(pmif->regbase, MB_CD)) {
1074 #else
1075                 if (1) {
1076 #endif
1077                         hwif->drives[0].noprobe = 1;
1078                         hwif->drives[1].noprobe = 1;
1079                 }
1080         }
1081
1082         idx[0] = hwif->index;
1083
1084         ide_device_add(idx, &d);
1085
1086         return 0;
1087 }
1088
1089 static void __devinit pmac_ide_init_ports(hw_regs_t *hw, unsigned long base)
1090 {
1091         int i;
1092
1093         for (i = 0; i < 8; ++i)
1094                 hw->io_ports_array[i] = base + i * 0x10;
1095
1096         hw->io_ports.ctl_addr = base + 0x160;
1097 }
1098
1099 /*
1100  * Attach to a macio probed interface
1101  */
1102 static int __devinit
1103 pmac_ide_macio_attach(struct macio_dev *mdev, const struct of_device_id *match)
1104 {
1105         void __iomem *base;
1106         unsigned long regbase;
1107         ide_hwif_t *hwif;
1108         pmac_ide_hwif_t *pmif;
1109         int irq, rc;
1110         hw_regs_t hw;
1111
1112         pmif = kzalloc(sizeof(*pmif), GFP_KERNEL);
1113         if (pmif == NULL)
1114                 return -ENOMEM;
1115
1116         hwif = ide_find_port();
1117         if (hwif == NULL) {
1118                 printk(KERN_ERR "ide-pmac: MacIO interface attach with no slot\n");
1119                 printk(KERN_ERR "          %s\n", mdev->ofdev.node->full_name);
1120                 rc = -ENODEV;
1121                 goto out_free_pmif;
1122         }
1123
1124         if (macio_resource_count(mdev) == 0) {
1125                 printk(KERN_WARNING "ide-pmac: no address for %s\n",
1126                                     mdev->ofdev.node->full_name);
1127                 rc = -ENXIO;
1128                 goto out_free_pmif;
1129         }
1130
1131         /* Request memory resource for IO ports */
1132         if (macio_request_resource(mdev, 0, "ide-pmac (ports)")) {
1133                 printk(KERN_ERR "ide-pmac: can't request MMIO resource for "
1134                                 "%s!\n", mdev->ofdev.node->full_name);
1135                 rc = -EBUSY;
1136                 goto out_free_pmif;
1137         }
1138
1139         /* XXX This is bogus. Should be fixed in the registry by checking
1140          * the kind of host interrupt controller, a bit like gatwick
1141          * fixes in irq.c. That works well enough for the single case
1142          * where that happens though...
1143          */
1144         if (macio_irq_count(mdev) == 0) {
1145                 printk(KERN_WARNING "ide-pmac: no intrs for device %s, using "
1146                                     "13\n", mdev->ofdev.node->full_name);
1147                 irq = irq_create_mapping(NULL, 13);
1148         } else
1149                 irq = macio_irq(mdev, 0);
1150
1151         base = ioremap(macio_resource_start(mdev, 0), 0x400);
1152         regbase = (unsigned long) base;
1153
1154         hwif->dev = &mdev->bus->pdev->dev;
1155
1156         pmif->mdev = mdev;
1157         pmif->node = mdev->ofdev.node;
1158         pmif->regbase = regbase;
1159         pmif->irq = irq;
1160         pmif->kauai_fcr = NULL;
1161 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1162         if (macio_resource_count(mdev) >= 2) {
1163                 if (macio_request_resource(mdev, 1, "ide-pmac (dma)"))
1164                         printk(KERN_WARNING "ide-pmac: can't request DMA "
1165                                             "resource for %s!\n",
1166                                             mdev->ofdev.node->full_name);
1167                 else
1168                         pmif->dma_regs = ioremap(macio_resource_start(mdev, 1), 0x1000);
1169         } else
1170                 pmif->dma_regs = NULL;
1171 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1172         dev_set_drvdata(&mdev->ofdev.dev, hwif);
1173
1174         memset(&hw, 0, sizeof(hw));
1175         pmac_ide_init_ports(&hw, pmif->regbase);
1176         hw.irq = irq;
1177         hw.dev = &mdev->ofdev.dev;
1178
1179         rc = pmac_ide_setup_device(pmif, hwif, &hw);
1180         if (rc != 0) {
1181                 /* The inteface is released to the common IDE layer */
1182                 dev_set_drvdata(&mdev->ofdev.dev, NULL);
1183                 iounmap(base);
1184                 if (pmif->dma_regs) {
1185                         iounmap(pmif->dma_regs);
1186                         macio_release_resource(mdev, 1);
1187                 }
1188                 macio_release_resource(mdev, 0);
1189                 kfree(pmif);
1190         }
1191
1192         return rc;
1193
1194 out_free_pmif:
1195         kfree(pmif);
1196         return rc;
1197 }
1198
1199 static int
1200 pmac_ide_macio_suspend(struct macio_dev *mdev, pm_message_t mesg)
1201 {
1202         ide_hwif_t      *hwif = (ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1203         int             rc = 0;
1204
1205         if (mesg.event != mdev->ofdev.dev.power.power_state.event
1206                         && (mesg.event & PM_EVENT_SLEEP)) {
1207                 rc = pmac_ide_do_suspend(hwif);
1208                 if (rc == 0)
1209                         mdev->ofdev.dev.power.power_state = mesg;
1210         }
1211
1212         return rc;
1213 }
1214
1215 static int
1216 pmac_ide_macio_resume(struct macio_dev *mdev)
1217 {
1218         ide_hwif_t      *hwif = (ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1219         int             rc = 0;
1220
1221         if (mdev->ofdev.dev.power.power_state.event != PM_EVENT_ON) {
1222                 rc = pmac_ide_do_resume(hwif);
1223                 if (rc == 0)
1224                         mdev->ofdev.dev.power.power_state = PMSG_ON;
1225         }
1226
1227         return rc;
1228 }
1229
1230 /*
1231  * Attach to a PCI probed interface
1232  */
1233 static int __devinit
1234 pmac_ide_pci_attach(struct pci_dev *pdev, const struct pci_device_id *id)
1235 {
1236         ide_hwif_t *hwif;
1237         struct device_node *np;
1238         pmac_ide_hwif_t *pmif;
1239         void __iomem *base;
1240         unsigned long rbase, rlen;
1241         int rc;
1242         hw_regs_t hw;
1243
1244         np = pci_device_to_OF_node(pdev);
1245         if (np == NULL) {
1246                 printk(KERN_ERR "ide-pmac: cannot find MacIO node for Kauai ATA interface\n");
1247                 return -ENODEV;
1248         }
1249
1250         pmif = kzalloc(sizeof(*pmif), GFP_KERNEL);
1251         if (pmif == NULL)
1252                 return -ENOMEM;
1253
1254         hwif = ide_find_port();
1255         if (hwif == NULL) {
1256                 printk(KERN_ERR "ide-pmac: PCI interface attach with no slot\n");
1257                 printk(KERN_ERR "          %s\n", np->full_name);
1258                 rc = -ENODEV;
1259                 goto out_free_pmif;
1260         }
1261
1262         if (pci_enable_device(pdev)) {
1263                 printk(KERN_WARNING "ide-pmac: Can't enable PCI device for "
1264                                     "%s\n", np->full_name);
1265                 rc = -ENXIO;
1266                 goto out_free_pmif;
1267         }
1268         pci_set_master(pdev);
1269
1270         if (pci_request_regions(pdev, "Kauai ATA")) {
1271                 printk(KERN_ERR "ide-pmac: Cannot obtain PCI resources for "
1272                                 "%s\n", np->full_name);
1273                 rc = -ENXIO;
1274                 goto out_free_pmif;
1275         }
1276
1277         hwif->dev = &pdev->dev;
1278         pmif->mdev = NULL;
1279         pmif->node = np;
1280
1281         rbase = pci_resource_start(pdev, 0);
1282         rlen = pci_resource_len(pdev, 0);
1283
1284         base = ioremap(rbase, rlen);
1285         pmif->regbase = (unsigned long) base + 0x2000;
1286 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1287         pmif->dma_regs = base + 0x1000;
1288 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1289         pmif->kauai_fcr = base;
1290         pmif->irq = pdev->irq;
1291
1292         pci_set_drvdata(pdev, hwif);
1293
1294         memset(&hw, 0, sizeof(hw));
1295         pmac_ide_init_ports(&hw, pmif->regbase);
1296         hw.irq = pdev->irq;
1297         hw.dev = &pdev->dev;
1298
1299         rc = pmac_ide_setup_device(pmif, hwif, &hw);
1300         if (rc != 0) {
1301                 /* The inteface is released to the common IDE layer */
1302                 pci_set_drvdata(pdev, NULL);
1303                 iounmap(base);
1304                 pci_release_regions(pdev);
1305                 kfree(pmif);
1306         }
1307
1308         return rc;
1309
1310 out_free_pmif:
1311         kfree(pmif);
1312         return rc;
1313 }
1314
1315 static int
1316 pmac_ide_pci_suspend(struct pci_dev *pdev, pm_message_t mesg)
1317 {
1318         ide_hwif_t      *hwif = (ide_hwif_t *)pci_get_drvdata(pdev);
1319         int             rc = 0;
1320
1321         if (mesg.event != pdev->dev.power.power_state.event
1322                         && (mesg.event & PM_EVENT_SLEEP)) {
1323                 rc = pmac_ide_do_suspend(hwif);
1324                 if (rc == 0)
1325                         pdev->dev.power.power_state = mesg;
1326         }
1327
1328         return rc;
1329 }
1330
1331 static int
1332 pmac_ide_pci_resume(struct pci_dev *pdev)
1333 {
1334         ide_hwif_t      *hwif = (ide_hwif_t *)pci_get_drvdata(pdev);
1335         int             rc = 0;
1336
1337         if (pdev->dev.power.power_state.event != PM_EVENT_ON) {
1338                 rc = pmac_ide_do_resume(hwif);
1339                 if (rc == 0)
1340                         pdev->dev.power.power_state = PMSG_ON;
1341         }
1342
1343         return rc;
1344 }
1345
1346 static struct of_device_id pmac_ide_macio_match[] =
1347 {
1348         {
1349         .name           = "IDE",
1350         },
1351         {
1352         .name           = "ATA",
1353         },
1354         {
1355         .type           = "ide",
1356         },
1357         {
1358         .type           = "ata",
1359         },
1360         {},
1361 };
1362
1363 static struct macio_driver pmac_ide_macio_driver =
1364 {
1365         .name           = "ide-pmac",
1366         .match_table    = pmac_ide_macio_match,
1367         .probe          = pmac_ide_macio_attach,
1368         .suspend        = pmac_ide_macio_suspend,
1369         .resume         = pmac_ide_macio_resume,
1370 };
1371
1372 static const struct pci_device_id pmac_ide_pci_match[] = {
1373         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_UNI_N_ATA),    0 },
1374         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID_ATA100),  0 },
1375         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_K2_ATA100),    0 },
1376         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_SH_ATA),       0 },
1377         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID2_ATA),    0 },
1378         {},
1379 };
1380
1381 static struct pci_driver pmac_ide_pci_driver = {
1382         .name           = "ide-pmac",
1383         .id_table       = pmac_ide_pci_match,
1384         .probe          = pmac_ide_pci_attach,
1385         .suspend        = pmac_ide_pci_suspend,
1386         .resume         = pmac_ide_pci_resume,
1387 };
1388 MODULE_DEVICE_TABLE(pci, pmac_ide_pci_match);
1389
1390 int __init pmac_ide_probe(void)
1391 {
1392         int error;
1393
1394         if (!machine_is(powermac))
1395                 return -ENODEV;
1396
1397 #ifdef CONFIG_BLK_DEV_IDE_PMAC_ATA100FIRST
1398         error = pci_register_driver(&pmac_ide_pci_driver);
1399         if (error)
1400                 goto out;
1401         error = macio_register_driver(&pmac_ide_macio_driver);
1402         if (error) {
1403                 pci_unregister_driver(&pmac_ide_pci_driver);
1404                 goto out;
1405         }
1406 #else
1407         error = macio_register_driver(&pmac_ide_macio_driver);
1408         if (error)
1409                 goto out;
1410         error = pci_register_driver(&pmac_ide_pci_driver);
1411         if (error) {
1412                 macio_unregister_driver(&pmac_ide_macio_driver);
1413                 goto out;
1414         }
1415 #endif
1416 out:
1417         return error;
1418 }
1419
1420 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1421
1422 /*
1423  * pmac_ide_build_dmatable builds the DBDMA command list
1424  * for a transfer and sets the DBDMA channel to point to it.
1425  */
1426 static int
1427 pmac_ide_build_dmatable(ide_drive_t *drive, struct request *rq)
1428 {
1429         struct dbdma_cmd *table;
1430         int i, count = 0;
1431         ide_hwif_t *hwif = HWIF(drive);
1432         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
1433         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1434         struct scatterlist *sg;
1435         int wr = (rq_data_dir(rq) == WRITE);
1436
1437         /* DMA table is already aligned */
1438         table = (struct dbdma_cmd *) pmif->dma_table_cpu;
1439
1440         /* Make sure DMA controller is stopped (necessary ?) */
1441         writel((RUN|PAUSE|FLUSH|WAKE|DEAD) << 16, &dma->control);
1442         while (readl(&dma->status) & RUN)
1443                 udelay(1);
1444
1445         hwif->sg_nents = i = ide_build_sglist(drive, rq);
1446
1447         if (!i)
1448                 return 0;
1449
1450         /* Build DBDMA commands list */
1451         sg = hwif->sg_table;
1452         while (i && sg_dma_len(sg)) {
1453                 u32 cur_addr;
1454                 u32 cur_len;
1455
1456                 cur_addr = sg_dma_address(sg);
1457                 cur_len = sg_dma_len(sg);
1458
1459                 if (pmif->broken_dma && cur_addr & (L1_CACHE_BYTES - 1)) {
1460                         if (pmif->broken_dma_warn == 0) {
1461                                 printk(KERN_WARNING "%s: DMA on non aligned address, "
1462                                        "switching to PIO on Ohare chipset\n", drive->name);
1463                                 pmif->broken_dma_warn = 1;
1464                         }
1465                         goto use_pio_instead;
1466                 }
1467                 while (cur_len) {
1468                         unsigned int tc = (cur_len < 0xfe00)? cur_len: 0xfe00;
1469
1470                         if (count++ >= MAX_DCMDS) {
1471                                 printk(KERN_WARNING "%s: DMA table too small\n",
1472                                        drive->name);
1473                                 goto use_pio_instead;
1474                         }
1475                         st_le16(&table->command, wr? OUTPUT_MORE: INPUT_MORE);
1476                         st_le16(&table->req_count, tc);
1477                         st_le32(&table->phy_addr, cur_addr);
1478                         table->cmd_dep = 0;
1479                         table->xfer_status = 0;
1480                         table->res_count = 0;
1481                         cur_addr += tc;
1482                         cur_len -= tc;
1483                         ++table;
1484                 }
1485                 sg = sg_next(sg);
1486                 i--;
1487         }
1488
1489         /* convert the last command to an input/output last command */
1490         if (count) {
1491                 st_le16(&table[-1].command, wr? OUTPUT_LAST: INPUT_LAST);
1492                 /* add the stop command to the end of the list */
1493                 memset(table, 0, sizeof(struct dbdma_cmd));
1494                 st_le16(&table->command, DBDMA_STOP);
1495                 mb();
1496                 writel(hwif->dmatable_dma, &dma->cmdptr);
1497                 return 1;
1498         }
1499
1500         printk(KERN_DEBUG "%s: empty DMA table?\n", drive->name);
1501
1502 use_pio_instead:
1503         ide_destroy_dmatable(drive);
1504
1505         return 0; /* revert to PIO for this request */
1506 }
1507
1508 /* Teardown mappings after DMA has completed.  */
1509 static void
1510 pmac_ide_destroy_dmatable (ide_drive_t *drive)
1511 {
1512         ide_hwif_t *hwif = drive->hwif;
1513
1514         if (hwif->sg_nents) {
1515                 ide_destroy_dmatable(drive);
1516                 hwif->sg_nents = 0;
1517         }
1518 }
1519
1520 /*
1521  * Prepare a DMA transfer. We build the DMA table, adjust the timings for
1522  * a read on KeyLargo ATA/66 and mark us as waiting for DMA completion
1523  */
1524 static int
1525 pmac_ide_dma_setup(ide_drive_t *drive)
1526 {
1527         ide_hwif_t *hwif = HWIF(drive);
1528         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
1529         struct request *rq = HWGROUP(drive)->rq;
1530         u8 unit = (drive->select.b.unit & 0x01);
1531         u8 ata4;
1532
1533         if (pmif == NULL)
1534                 return 1;
1535         ata4 = (pmif->kind == controller_kl_ata4);
1536
1537         if (!pmac_ide_build_dmatable(drive, rq)) {
1538                 ide_map_sg(drive, rq);
1539                 return 1;
1540         }
1541
1542         /* Apple adds 60ns to wrDataSetup on reads */
1543         if (ata4 && (pmif->timings[unit] & TR_66_UDMA_EN)) {
1544                 writel(pmif->timings[unit] + (!rq_data_dir(rq) ? 0x00800000UL : 0),
1545                         PMAC_IDE_REG(IDE_TIMING_CONFIG));
1546                 (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
1547         }
1548
1549         drive->waiting_for_dma = 1;
1550
1551         return 0;
1552 }
1553
1554 static void
1555 pmac_ide_dma_exec_cmd(ide_drive_t *drive, u8 command)
1556 {
1557         /* issue cmd to drive */
1558         ide_execute_command(drive, command, &ide_dma_intr, 2*WAIT_CMD, NULL);
1559 }
1560
1561 /*
1562  * Kick the DMA controller into life after the DMA command has been issued
1563  * to the drive.
1564  */
1565 static void
1566 pmac_ide_dma_start(ide_drive_t *drive)
1567 {
1568         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1569         volatile struct dbdma_regs __iomem *dma;
1570
1571         dma = pmif->dma_regs;
1572
1573         writel((RUN << 16) | RUN, &dma->control);
1574         /* Make sure it gets to the controller right now */
1575         (void)readl(&dma->control);
1576 }
1577
1578 /*
1579  * After a DMA transfer, make sure the controller is stopped
1580  */
1581 static int
1582 pmac_ide_dma_end (ide_drive_t *drive)
1583 {
1584         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1585         volatile struct dbdma_regs __iomem *dma;
1586         u32 dstat;
1587
1588         if (pmif == NULL)
1589                 return 0;
1590         dma = pmif->dma_regs;
1591
1592         drive->waiting_for_dma = 0;
1593         dstat = readl(&dma->status);
1594         writel(((RUN|WAKE|DEAD) << 16), &dma->control);
1595         pmac_ide_destroy_dmatable(drive);
1596         /* verify good dma status. we don't check for ACTIVE beeing 0. We should...
1597          * in theory, but with ATAPI decices doing buffer underruns, that would
1598          * cause us to disable DMA, which isn't what we want
1599          */
1600         return (dstat & (RUN|DEAD)) != RUN;
1601 }
1602
1603 /*
1604  * Check out that the interrupt we got was for us. We can't always know this
1605  * for sure with those Apple interfaces (well, we could on the recent ones but
1606  * that's not implemented yet), on the other hand, we don't have shared interrupts
1607  * so it's not really a problem
1608  */
1609 static int
1610 pmac_ide_dma_test_irq (ide_drive_t *drive)
1611 {
1612         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1613         volatile struct dbdma_regs __iomem *dma;
1614         unsigned long status, timeout;
1615
1616         if (pmif == NULL)
1617                 return 0;
1618         dma = pmif->dma_regs;
1619
1620         /* We have to things to deal with here:
1621          *
1622          * - The dbdma won't stop if the command was started
1623          * but completed with an error without transferring all
1624          * datas. This happens when bad blocks are met during
1625          * a multi-block transfer.
1626          *
1627          * - The dbdma fifo hasn't yet finished flushing to
1628          * to system memory when the disk interrupt occurs.
1629          *
1630          */
1631
1632         /* If ACTIVE is cleared, the STOP command have passed and
1633          * transfer is complete.
1634          */
1635         status = readl(&dma->status);
1636         if (!(status & ACTIVE))
1637                 return 1;
1638         if (!drive->waiting_for_dma)
1639                 printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1640                         called while not waiting\n", HWIF(drive)->index);
1641
1642         /* If dbdma didn't execute the STOP command yet, the
1643          * active bit is still set. We consider that we aren't
1644          * sharing interrupts (which is hopefully the case with
1645          * those controllers) and so we just try to flush the
1646          * channel for pending data in the fifo
1647          */
1648         udelay(1);
1649         writel((FLUSH << 16) | FLUSH, &dma->control);
1650         timeout = 0;
1651         for (;;) {
1652                 udelay(1);
1653                 status = readl(&dma->status);
1654                 if ((status & FLUSH) == 0)
1655                         break;
1656                 if (++timeout > 100) {
1657                         printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1658                         timeout flushing channel\n", HWIF(drive)->index);
1659                         break;
1660                 }
1661         }
1662         return 1;
1663 }
1664
1665 static void pmac_ide_dma_host_set(ide_drive_t *drive, int on)
1666 {
1667 }
1668
1669 static void
1670 pmac_ide_dma_lost_irq (ide_drive_t *drive)
1671 {
1672         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1673         volatile struct dbdma_regs __iomem *dma;
1674         unsigned long status;
1675
1676         if (pmif == NULL)
1677                 return;
1678         dma = pmif->dma_regs;
1679
1680         status = readl(&dma->status);
1681         printk(KERN_ERR "ide-pmac lost interrupt, dma status: %lx\n", status);
1682 }
1683
1684 static const struct ide_dma_ops pmac_dma_ops = {
1685         .dma_host_set           = pmac_ide_dma_host_set,
1686         .dma_setup              = pmac_ide_dma_setup,
1687         .dma_exec_cmd           = pmac_ide_dma_exec_cmd,
1688         .dma_start              = pmac_ide_dma_start,
1689         .dma_end                = pmac_ide_dma_end,
1690         .dma_test_irq           = pmac_ide_dma_test_irq,
1691         .dma_timeout            = ide_dma_timeout,
1692         .dma_lost_irq           = pmac_ide_dma_lost_irq,
1693 };
1694
1695 /*
1696  * Allocate the data structures needed for using DMA with an interface
1697  * and fill the proper list of functions pointers
1698  */
1699 static int __devinit pmac_ide_init_dma(ide_hwif_t *hwif,
1700                                        const struct ide_port_info *d)
1701 {
1702         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
1703         struct pci_dev *dev = to_pci_dev(hwif->dev);
1704
1705         /* We won't need pci_dev if we switch to generic consistent
1706          * DMA routines ...
1707          */
1708         if (dev == NULL || pmif->dma_regs == 0)
1709                 return -ENODEV;
1710         /*
1711          * Allocate space for the DBDMA commands.
1712          * The +2 is +1 for the stop command and +1 to allow for
1713          * aligning the start address to a multiple of 16 bytes.
1714          */
1715         pmif->dma_table_cpu = (struct dbdma_cmd*)pci_alloc_consistent(
1716                 dev,
1717                 (MAX_DCMDS + 2) * sizeof(struct dbdma_cmd),
1718                 &hwif->dmatable_dma);
1719         if (pmif->dma_table_cpu == NULL) {
1720                 printk(KERN_ERR "%s: unable to allocate DMA command list\n",
1721                        hwif->name);
1722                 return -ENOMEM;
1723         }
1724
1725         hwif->sg_max_nents = MAX_DCMDS;
1726
1727         return 0;
1728 }
1729 #else
1730 static int __devinit pmac_ide_init_dma(ide_hwif_t *hwif,
1731                                        const struct ide_port_info *d)
1732 {
1733         return -EOPNOTSUPP;
1734 }
1735 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1736
1737 module_init(pmac_ide_probe);
1738
1739 MODULE_LICENSE("GPL");