git.oblomov.eu Git - linux-2.6/blob - drivers/ide/ppc/pmac.c

   1 /*
   2  * linux/drivers/ide/ppc/pmac.c
   3  *
   4  * Support for IDE interfaces on PowerMacs.
   5  * These IDE interfaces are memory-mapped and have a DBDMA channel
   6  * for doing DMA.
   7  *
   8  *  Copyright (C) 1998-2003 Paul Mackerras & Ben. Herrenschmidt
   9  *  Copyright (C)      2007 Bartlomiej Zolnierkiewicz
  10  *
  11  *  This program is free software; you can redistribute it and/or
  12  *  modify it under the terms of the GNU General Public License
  13  *  as published by the Free Software Foundation; either version
  14  *  2 of the License, or (at your option) any later version.
  15  *
  16  * Some code taken from drivers/ide/ide-dma.c:
  17  *
  18  *  Copyright (c) 1995-1998  Mark Lord
  19  *
  20  * TODO: - Use pre-calculated (kauai) timing tables all the time and
  21  * get rid of the "rounded" tables used previously, so we have the
  22  * same table format for all controllers and can then just have one
  23  * big table
  24  *
  25  */
  26 #include <linux/types.h>
  27 #include <linux/kernel.h>
  28 #include <linux/init.h>
  29 #include <linux/delay.h>
  30 #include <linux/ide.h>
  31 #include <linux/notifier.h>
  32 #include <linux/reboot.h>
  33 #include <linux/pci.h>
  34 #include <linux/adb.h>
  35 #include <linux/pmu.h>
  36 #include <linux/scatterlist.h>
  37
  38 #include <asm/prom.h>
  39 #include <asm/io.h>
  40 #include <asm/dbdma.h>
  41 #include <asm/ide.h>
  42 #include <asm/pci-bridge.h>
  43 #include <asm/machdep.h>
  44 #include <asm/pmac_feature.h>
  45 #include <asm/sections.h>
  46 #include <asm/irq.h>
  47
  48 #ifndef CONFIG_PPC64
  49 #include <asm/mediabay.h>
  50 #endif
  51
  52 #include "../ide-timing.h"
  53
  54 #undef IDE_PMAC_DEBUG
  55
  56 #define DMA_WAIT_TIMEOUT        50
  57
  58 typedef struct pmac_ide_hwif {
  59         unsigned long                   regbase;
  60         int                             irq;
  61         int                             kind;
  62         int                             aapl_bus_id;
  63         unsigned                        cable_80 : 1;
  64         unsigned                        mediabay : 1;
  65         unsigned                        broken_dma : 1;
  66         unsigned                        broken_dma_warn : 1;
  67         struct device_node*             node;
  68         struct macio_dev                *mdev;
  69         u32                             timings[4];
  70         volatile u32 __iomem *          *kauai_fcr;
  71 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
  72         /* Those fields are duplicating what is in hwif. We currently
  73          * can't use the hwif ones because of some assumptions that are
  74          * beeing done by the generic code about the kind of dma controller
  75          * and format of the dma table. This will have to be fixed though.
  76          */
  77         volatile struct dbdma_regs __iomem *    dma_regs;
  78         struct dbdma_cmd*               dma_table_cpu;
  79 #endif
  80
  81 } pmac_ide_hwif_t;
  82
  83 static pmac_ide_hwif_t pmac_ide[MAX_HWIFS];
  84 static int pmac_ide_count;
  85
  86 enum {
  87         controller_ohare,       /* OHare based */
  88         controller_heathrow,    /* Heathrow/Paddington */
  89         controller_kl_ata3,     /* KeyLargo ATA-3 */
  90         controller_kl_ata4,     /* KeyLargo ATA-4 */
  91         controller_un_ata6,     /* UniNorth2 ATA-6 */
  92         controller_k2_ata6,     /* K2 ATA-6 */
  93         controller_sh_ata6,     /* Shasta ATA-6 */
  94 };
  95
  96 static const char* model_name[] = {
  97         "OHare ATA",            /* OHare based */
  98         "Heathrow ATA",         /* Heathrow/Paddington */
  99         "KeyLargo ATA-3",       /* KeyLargo ATA-3 (MDMA only) */
 100         "KeyLargo ATA-4",       /* KeyLargo ATA-4 (UDMA/66) */
 101         "UniNorth ATA-6",       /* UniNorth2 ATA-6 (UDMA/100) */
 102         "K2 ATA-6",             /* K2 ATA-6 (UDMA/100) */
 103         "Shasta ATA-6",         /* Shasta ATA-6 (UDMA/133) */
 104 };
 105
 106 /*
 107  * Extra registers, both 32-bit little-endian
 108  */
 109 #define IDE_TIMING_CONFIG       0x200
 110 #define IDE_INTERRUPT           0x300
 111
 112 /* Kauai (U2) ATA has different register setup */
 113 #define IDE_KAUAI_PIO_CONFIG    0x200
 114 #define IDE_KAUAI_ULTRA_CONFIG  0x210
 115 #define IDE_KAUAI_POLL_CONFIG   0x220
 116
 117 /*
 118  * Timing configuration register definitions
 119  */
 120
 121 /* Number of IDE_SYSCLK_NS ticks, argument is in nanoseconds */
 122 #define SYSCLK_TICKS(t)         (((t) + IDE_SYSCLK_NS - 1) / IDE_SYSCLK_NS)
 123 #define SYSCLK_TICKS_66(t)      (((t) + IDE_SYSCLK_66_NS - 1) / IDE_SYSCLK_66_NS)
 124 #define IDE_SYSCLK_NS           30      /* 33Mhz cell */
 125 #define IDE_SYSCLK_66_NS        15      /* 66Mhz cell */
 126
 127 /* 133Mhz cell, found in shasta.
 128  * See comments about 100 Mhz Uninorth 2...
 129  * Note that PIO_MASK and MDMA_MASK seem to overlap
 130  */
 131 #define TR_133_PIOREG_PIO_MASK          0xff000fff
 132 #define TR_133_PIOREG_MDMA_MASK         0x00fff800
 133 #define TR_133_UDMAREG_UDMA_MASK        0x0003ffff
 134 #define TR_133_UDMAREG_UDMA_EN          0x00000001
 135
 136 /* 100Mhz cell, found in Uninorth 2. I don't have much infos about
 137  * this one yet, it appears as a pci device (106b/0033) on uninorth
 138  * internal PCI bus and it's clock is controlled like gem or fw. It
 139  * appears to be an evolution of keylargo ATA4 with a timing register
 140  * extended to 2 32bits registers and a similar DBDMA channel. Other
 141  * registers seem to exist but I can't tell much about them.
 142  *
 143  * So far, I'm using pre-calculated tables for this extracted from
 144  * the values used by the MacOS X driver.
 145  *
 146  * The "PIO" register controls PIO and MDMA timings, the "ULTRA"
 147  * register controls the UDMA timings. At least, it seems bit 0
 148  * of this one enables UDMA vs. MDMA, and bits 4..7 are the
 149  * cycle time in units of 10ns. Bits 8..15 are used by I don't
 150  * know their meaning yet
 151  */
 152 #define TR_100_PIOREG_PIO_MASK          0xff000fff
 153 #define TR_100_PIOREG_MDMA_MASK         0x00fff000
 154 #define TR_100_UDMAREG_UDMA_MASK        0x0000ffff
 155 #define TR_100_UDMAREG_UDMA_EN          0x00000001
 156
 157
 158 /* 66Mhz cell, found in KeyLargo. Can do ultra mode 0 to 2 on
 159  * 40 connector cable and to 4 on 80 connector one.
 160  * Clock unit is 15ns (66Mhz)
 161  *
 162  * 3 Values can be programmed:
 163  *  - Write data setup, which appears to match the cycle time. They
 164  *    also call it DIOW setup.
 165  *  - Ready to pause time (from spec)
 166  *  - Address setup. That one is weird. I don't see where exactly
 167  *    it fits in UDMA cycles, I got it's name from an obscure piece
 168  *    of commented out code in Darwin. They leave it to 0, we do as
 169  *    well, despite a comment that would lead to think it has a
 170  *    min value of 45ns.
 171  * Apple also add 60ns to the write data setup (or cycle time ?) on
 172  * reads.
 173  */
 174 #define TR_66_UDMA_MASK                 0xfff00000
 175 #define TR_66_UDMA_EN                   0x00100000 /* Enable Ultra mode for DMA */
 176 #define TR_66_UDMA_ADDRSETUP_MASK       0xe0000000 /* Address setup */
 177 #define TR_66_UDMA_ADDRSETUP_SHIFT      29
 178 #define TR_66_UDMA_RDY2PAUS_MASK        0x1e000000 /* Ready 2 pause time */
 179 #define TR_66_UDMA_RDY2PAUS_SHIFT       25
 180 #define TR_66_UDMA_WRDATASETUP_MASK     0x01e00000 /* Write data setup time */
 181 #define TR_66_UDMA_WRDATASETUP_SHIFT    21
 182 #define TR_66_MDMA_MASK                 0x000ffc00
 183 #define TR_66_MDMA_RECOVERY_MASK        0x000f8000
 184 #define TR_66_MDMA_RECOVERY_SHIFT       15
 185 #define TR_66_MDMA_ACCESS_MASK          0x00007c00
 186 #define TR_66_MDMA_ACCESS_SHIFT         10
 187 #define TR_66_PIO_MASK                  0x000003ff
 188 #define TR_66_PIO_RECOVERY_MASK         0x000003e0
 189 #define TR_66_PIO_RECOVERY_SHIFT        5
 190 #define TR_66_PIO_ACCESS_MASK           0x0000001f
 191 #define TR_66_PIO_ACCESS_SHIFT          0
 192
 193 /* 33Mhz cell, found in OHare, Heathrow (& Paddington) and KeyLargo
 194  * Can do pio & mdma modes, clock unit is 30ns (33Mhz)
 195  *
 196  * The access time and recovery time can be programmed. Some older
 197  * Darwin code base limit OHare to 150ns cycle time. I decided to do
 198  * the same here fore safety against broken old hardware ;)
 199  * The HalfTick bit, when set, adds half a clock (15ns) to the access
 200  * time and removes one from recovery. It's not supported on KeyLargo
 201  * implementation afaik. The E bit appears to be set for PIO mode 0 and
 202  * is used to reach long timings used in this mode.
 203  */
 204 #define TR_33_MDMA_MASK                 0x003ff800
 205 #define TR_33_MDMA_RECOVERY_MASK        0x001f0000
 206 #define TR_33_MDMA_RECOVERY_SHIFT       16
 207 #define TR_33_MDMA_ACCESS_MASK          0x0000f800
 208 #define TR_33_MDMA_ACCESS_SHIFT         11
 209 #define TR_33_MDMA_HALFTICK             0x00200000
 210 #define TR_33_PIO_MASK                  0x000007ff
 211 #define TR_33_PIO_E                     0x00000400
 212 #define TR_33_PIO_RECOVERY_MASK         0x000003e0
 213 #define TR_33_PIO_RECOVERY_SHIFT        5
 214 #define TR_33_PIO_ACCESS_MASK           0x0000001f
 215 #define TR_33_PIO_ACCESS_SHIFT          0
 216
 217 /*
 218  * Interrupt register definitions
 219  */
 220 #define IDE_INTR_DMA                    0x80000000
 221 #define IDE_INTR_DEVICE                 0x40000000
 222
 223 /*
 224  * FCR Register on Kauai. Not sure what bit 0x4 is  ...
 225  */
 226 #define KAUAI_FCR_UATA_MAGIC            0x00000004
 227 #define KAUAI_FCR_UATA_RESET_N          0x00000002
 228 #define KAUAI_FCR_UATA_ENABLE           0x00000001
 229
 230 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 231
 232 /* Rounded Multiword DMA timings
 233  *
 234  * I gave up finding a generic formula for all controller
 235  * types and instead, built tables based on timing values
 236  * used by Apple in Darwin's implementation.
 237  */
 238 struct mdma_timings_t {
 239         int     accessTime;
 240         int     recoveryTime;
 241         int     cycleTime;
 242 };
 243
 244 struct mdma_timings_t mdma_timings_33[] =
 245 {
 246     { 240, 240, 480 },
 247     { 180, 180, 360 },
 248     { 135, 135, 270 },
 249     { 120, 120, 240 },
 250     { 105, 105, 210 },
 251     {  90,  90, 180 },
 252     {  75,  75, 150 },
 253     {  75,  45, 120 },
 254     {   0,   0,   0 }
 255 };
 256
 257 struct mdma_timings_t mdma_timings_33k[] =
 258 {
 259     { 240, 240, 480 },
 260     { 180, 180, 360 },
 261     { 150, 150, 300 },
 262     { 120, 120, 240 },
 263     {  90, 120, 210 },
 264     {  90,  90, 180 },
 265     {  90,  60, 150 },
 266     {  90,  30, 120 },
 267     {   0,   0,   0 }
 268 };
 269
 270 struct mdma_timings_t mdma_timings_66[] =
 271 {
 272     { 240, 240, 480 },
 273     { 180, 180, 360 },
 274     { 135, 135, 270 },
 275     { 120, 120, 240 },
 276     { 105, 105, 210 },
 277     {  90,  90, 180 },
 278     {  90,  75, 165 },
 279     {  75,  45, 120 },
 280     {   0,   0,   0 }
 281 };
 282
 283 /* KeyLargo ATA-4 Ultra DMA timings (rounded) */
 284 struct {
 285         int     addrSetup; /* ??? */
 286         int     rdy2pause;
 287         int     wrDataSetup;
 288 } kl66_udma_timings[] =
 289 {
 290     {   0, 180,  120 }, /* Mode 0 */
 291     {   0, 150,  90 },  /*      1 */
 292     {   0, 120,  60 },  /*      2 */
 293     {   0, 90,   45 },  /*      3 */
 294     {   0, 90,   30 }   /*      4 */
 295 };
 296
 297 /* UniNorth 2 ATA/100 timings */
 298 struct kauai_timing {
 299         int     cycle_time;
 300         u32     timing_reg;
 301 };
 302
 303 static struct kauai_timing      kauai_pio_timings[] =
 304 {
 305         { 930   , 0x08000fff },
 306         { 600   , 0x08000a92 },
 307         { 383   , 0x0800060f },
 308         { 360   , 0x08000492 },
 309         { 330   , 0x0800048f },
 310         { 300   , 0x080003cf },
 311         { 270   , 0x080003cc },
 312         { 240   , 0x0800038b },
 313         { 239   , 0x0800030c },
 314         { 180   , 0x05000249 },
 315         { 120   , 0x04000148 },
 316         { 0     , 0 },
 317 };
 318
 319 static struct kauai_timing      kauai_mdma_timings[] =
 320 {
 321         { 1260  , 0x00fff000 },
 322         { 480   , 0x00618000 },
 323         { 360   , 0x00492000 },
 324         { 270   , 0x0038e000 },
 325         { 240   , 0x0030c000 },
 326         { 210   , 0x002cb000 },
 327         { 180   , 0x00249000 },
 328         { 150   , 0x00209000 },
 329         { 120   , 0x00148000 },
 330         { 0     , 0 },
 331 };
 332
 333 static struct kauai_timing      kauai_udma_timings[] =
 334 {
 335         { 120   , 0x000070c0 },
 336         { 90    , 0x00005d80 },
 337         { 60    , 0x00004a60 },
 338         { 45    , 0x00003a50 },
 339         { 30    , 0x00002a30 },
 340         { 20    , 0x00002921 },
 341         { 0     , 0 },
 342 };
 343
 344 static struct kauai_timing      shasta_pio_timings[] =
 345 {
 346         { 930   , 0x08000fff },
 347         { 600   , 0x0A000c97 },
 348         { 383   , 0x07000712 },
 349         { 360   , 0x040003cd },
 350         { 330   , 0x040003cd },
 351         { 300   , 0x040003cd },
 352         { 270   , 0x040003cd },
 353         { 240   , 0x040003cd },
 354         { 239   , 0x040003cd },
 355         { 180   , 0x0400028b },
 356         { 120   , 0x0400010a },
 357         { 0     , 0 },
 358 };
 359
 360 static struct kauai_timing      shasta_mdma_timings[] =
 361 {
 362         { 1260  , 0x00fff000 },
 363         { 480   , 0x00820800 },
 364         { 360   , 0x00820800 },
 365         { 270   , 0x00820800 },
 366         { 240   , 0x00820800 },
 367         { 210   , 0x00820800 },
 368         { 180   , 0x00820800 },
 369         { 150   , 0x0028b000 },
 370         { 120   , 0x001ca000 },
 371         { 0     , 0 },
 372 };
 373
 374 static struct kauai_timing      shasta_udma133_timings[] =
 375 {
 376         { 120   , 0x00035901, },
 377         { 90    , 0x000348b1, },
 378         { 60    , 0x00033881, },
 379         { 45    , 0x00033861, },
 380         { 30    , 0x00033841, },
 381         { 20    , 0x00033031, },
 382         { 15    , 0x00033021, },
 383         { 0     , 0 },
 384 };
 385
 386
 387 static inline u32
 388 kauai_lookup_timing(struct kauai_timing* table, int cycle_time)
 389 {
 390         int i;
 391
 392         for (i=0; table[i].cycle_time; i++)
 393                 if (cycle_time > table[i+1].cycle_time)
 394                         return table[i].timing_reg;
 395         BUG();
 396         return 0;
 397 }
 398
 399 /* allow up to 256 DBDMA commands per xfer */
 400 #define MAX_DCMDS               256
 401
 402 /*
 403  * Wait 1s for disk to answer on IDE bus after a hard reset
 404  * of the device (via GPIO/FCR).
 405  *
 406  * Some devices seem to "pollute" the bus even after dropping
 407  * the BSY bit (typically some combo drives slave on the UDMA
 408  * bus) after a hard reset. Since we hard reset all drives on
 409  * KeyLargo ATA66, we have to keep that delay around. I may end
 410  * up not hard resetting anymore on these and keep the delay only
 411  * for older interfaces instead (we have to reset when coming
 412  * from MacOS...) --BenH.
 413  */
 414 #define IDE_WAKEUP_DELAY        (1*HZ)
 415
 416 static void pmac_ide_setup_dma(pmac_ide_hwif_t *pmif, ide_hwif_t *hwif);
 417 static int pmac_ide_build_dmatable(ide_drive_t *drive, struct request *rq);
 418 static void pmac_ide_selectproc(ide_drive_t *drive);
 419 static void pmac_ide_kauai_selectproc(ide_drive_t *drive);
 420
 421 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
 422
 423 /*
 424  * N.B. this can't be an initfunc, because the media-bay task can
 425  * call ide_[un]register at any time.
 426  */
 427 void
 428 pmac_ide_init_hwif_ports(hw_regs_t *hw,
 429                               unsigned long data_port, unsigned long ctrl_port,
 430                               int *irq)
 431 {
 432         int i, ix;
 433
 434         if (data_port == 0)
 435                 return;
 436
 437         for (ix = 0; ix < MAX_HWIFS; ++ix)
 438                 if (data_port == pmac_ide[ix].regbase)
 439                         break;
 440
 441         if (ix >= MAX_HWIFS) {
 442                 /* Probably a PCI interface... */
 443                 for (i = IDE_DATA_OFFSET; i <= IDE_STATUS_OFFSET; ++i)
 444                         hw->io_ports[i] = data_port + i - IDE_DATA_OFFSET;
 445                 hw->io_ports[IDE_CONTROL_OFFSET] = ctrl_port;
 446                 return;
 447         }
 448
 449         for (i = 0; i < 8; ++i)
 450                 hw->io_ports[i] = data_port + i * 0x10;
 451         hw->io_ports[8] = data_port + 0x160;
 452
 453         if (irq != NULL)
 454                 *irq = pmac_ide[ix].irq;
 455
 456         hw->dev = &pmac_ide[ix].mdev->ofdev.dev;
 457 }
 458
 459 #define PMAC_IDE_REG(x) ((void __iomem *)(IDE_DATA_REG+(x)))
 460
 461 /*
 462  * Apply the timings of the proper unit (master/slave) to the shared
 463  * timing register when selecting that unit. This version is for
 464  * ASICs with a single timing register
 465  */
 466 static void
 467 pmac_ide_selectproc(ide_drive_t *drive)
 468 {
 469         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 470
 471         if (pmif == NULL)
 472                 return;
 473
 474         if (drive->select.b.unit & 0x01)
 475                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 476         else
 477                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 478         (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
 479 }
 480
 481 /*
 482  * Apply the timings of the proper unit (master/slave) to the shared
 483  * timing register when selecting that unit. This version is for
 484  * ASICs with a dual timing register (Kauai)
 485  */
 486 static void
 487 pmac_ide_kauai_selectproc(ide_drive_t *drive)
 488 {
 489         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 490
 491         if (pmif == NULL)
 492                 return;
 493
 494         if (drive->select.b.unit & 0x01) {
 495                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 496                 writel(pmif->timings[3], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 497         } else {
 498                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 499                 writel(pmif->timings[2], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 500         }
 501         (void)readl(PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 502 }
 503
 504 /*
 505  * Force an update of controller timing values for a given drive
 506  */
 507 static void
 508 pmac_ide_do_update_timings(ide_drive_t *drive)
 509 {
 510         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 511
 512         if (pmif == NULL)
 513                 return;
 514
 515         if (pmif->kind == controller_sh_ata6 ||
 516             pmif->kind == controller_un_ata6 ||
 517             pmif->kind == controller_k2_ata6)
 518                 pmac_ide_kauai_selectproc(drive);
 519         else
 520                 pmac_ide_selectproc(drive);
 521 }
 522
 523 static void
 524 pmac_outbsync(ide_drive_t *drive, u8 value, unsigned long port)
 525 {
 526         u32 tmp;
 527
 528         writeb(value, (void __iomem *) port);
 529         tmp = readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
 530 }
 531
 532 /*
 533  * Old tuning functions (called on hdparm -p), sets up drive PIO timings
 534  */
 535 static void
 536 pmac_ide_set_pio_mode(ide_drive_t *drive, const u8 pio)
 537 {
 538         u32 *timings, t;
 539         unsigned accessTicks, recTicks;
 540         unsigned accessTime, recTime;
 541         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 542         unsigned int cycle_time;
 543
 544         if (pmif == NULL)
 545                 return;
 546
 547         /* which drive is it ? */
 548         timings = &pmif->timings[drive->select.b.unit & 0x01];
 549         t = *timings;
 550
 551         cycle_time = ide_pio_cycle_time(drive, pio);
 552
 553         switch (pmif->kind) {
 554         case controller_sh_ata6: {
 555                 /* 133Mhz cell */
 556                 u32 tr = kauai_lookup_timing(shasta_pio_timings, cycle_time);
 557                 t = (t & ~TR_133_PIOREG_PIO_MASK) | tr;
 558                 break;
 559                 }
 560         case controller_un_ata6:
 561         case controller_k2_ata6: {
 562                 /* 100Mhz cell */
 563                 u32 tr = kauai_lookup_timing(kauai_pio_timings, cycle_time);
 564                 t = (t & ~TR_100_PIOREG_PIO_MASK) | tr;
 565                 break;
 566                 }
 567         case controller_kl_ata4:
 568                 /* 66Mhz cell */
 569                 recTime = cycle_time - ide_pio_timings[pio].active_time
 570                                 - ide_pio_timings[pio].setup_time;
 571                 recTime = max(recTime, 150U);
 572                 accessTime = ide_pio_timings[pio].active_time;
 573                 accessTime = max(accessTime, 150U);
 574                 accessTicks = SYSCLK_TICKS_66(accessTime);
 575                 accessTicks = min(accessTicks, 0x1fU);
 576                 recTicks = SYSCLK_TICKS_66(recTime);
 577                 recTicks = min(recTicks, 0x1fU);
 578                 t = (t & ~TR_66_PIO_MASK) |
 579                         (accessTicks << TR_66_PIO_ACCESS_SHIFT) |
 580                         (recTicks << TR_66_PIO_RECOVERY_SHIFT);
 581                 break;
 582         default: {
 583                 /* 33Mhz cell */
 584                 int ebit = 0;
 585                 recTime = cycle_time - ide_pio_timings[pio].active_time
 586                                 - ide_pio_timings[pio].setup_time;
 587                 recTime = max(recTime, 150U);
 588                 accessTime = ide_pio_timings[pio].active_time;
 589                 accessTime = max(accessTime, 150U);
 590                 accessTicks = SYSCLK_TICKS(accessTime);
 591                 accessTicks = min(accessTicks, 0x1fU);
 592                 accessTicks = max(accessTicks, 4U);
 593                 recTicks = SYSCLK_TICKS(recTime);
 594                 recTicks = min(recTicks, 0x1fU);
 595                 recTicks = max(recTicks, 5U) - 4;
 596                 if (recTicks > 9) {
 597                         recTicks--; /* guess, but it's only for PIO0, so... */
 598                         ebit = 1;
 599                 }
 600                 t = (t & ~TR_33_PIO_MASK) |
 601                                 (accessTicks << TR_33_PIO_ACCESS_SHIFT) |
 602                                 (recTicks << TR_33_PIO_RECOVERY_SHIFT);
 603                 if (ebit)
 604                         t |= TR_33_PIO_E;
 605                 break;
 606                 }
 607         }
 608
 609 #ifdef IDE_PMAC_DEBUG
 610         printk(KERN_ERR "%s: Set PIO timing for mode %d, reg: 0x%08x\n",
 611                 drive->name, pio,  *timings);
 612 #endif
 613
 614         *timings = t;
 615         pmac_ide_do_update_timings(drive);
 616 }
 617
 618 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 619
 620 /*
 621  * Calculate KeyLargo ATA/66 UDMA timings
 622  */
 623 static int
 624 set_timings_udma_ata4(u32 *timings, u8 speed)
 625 {
 626         unsigned rdyToPauseTicks, wrDataSetupTicks, addrTicks;
 627
 628         if (speed > XFER_UDMA_4)
 629                 return 1;
 630
 631         rdyToPauseTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].rdy2pause);
 632         wrDataSetupTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].wrDataSetup);
 633         addrTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].addrSetup);
 634
 635         *timings = ((*timings) & ~(TR_66_UDMA_MASK | TR_66_MDMA_MASK)) |
 636                         (wrDataSetupTicks << TR_66_UDMA_WRDATASETUP_SHIFT) |
 637                         (rdyToPauseTicks << TR_66_UDMA_RDY2PAUS_SHIFT) |
 638                         (addrTicks <<TR_66_UDMA_ADDRSETUP_SHIFT) |
 639                         TR_66_UDMA_EN;
 640 #ifdef IDE_PMAC_DEBUG
 641         printk(KERN_ERR "ide_pmac: Set UDMA timing for mode %d, reg: 0x%08x\n",
 642                 speed & 0xf,  *timings);
 643 #endif
 644
 645         return 0;
 646 }
 647
 648 /*
 649  * Calculate Kauai ATA/100 UDMA timings
 650  */
 651 static int
 652 set_timings_udma_ata6(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 653 {
 654         struct ide_timing *t = ide_timing_find_mode(speed);
 655         u32 tr;
 656
 657         if (speed > XFER_UDMA_5 || t == NULL)
 658                 return 1;
 659         tr = kauai_lookup_timing(kauai_udma_timings, (int)t->udma);
 660         *ultra_timings = ((*ultra_timings) & ~TR_100_UDMAREG_UDMA_MASK) | tr;
 661         *ultra_timings = (*ultra_timings) | TR_100_UDMAREG_UDMA_EN;
 662
 663         return 0;
 664 }
 665
 666 /*
 667  * Calculate Shasta ATA/133 UDMA timings
 668  */
 669 static int
 670 set_timings_udma_shasta(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 671 {
 672         struct ide_timing *t = ide_timing_find_mode(speed);
 673         u32 tr;
 674
 675         if (speed > XFER_UDMA_6 || t == NULL)
 676                 return 1;
 677         tr = kauai_lookup_timing(shasta_udma133_timings, (int)t->udma);
 678         *ultra_timings = ((*ultra_timings) & ~TR_133_UDMAREG_UDMA_MASK) | tr;
 679         *ultra_timings = (*ultra_timings) | TR_133_UDMAREG_UDMA_EN;
 680
 681         return 0;
 682 }
 683
 684 /*
 685  * Calculate MDMA timings for all cells
 686  */
 687 static void
 688 set_timings_mdma(ide_drive_t *drive, int intf_type, u32 *timings, u32 *timings2,
 689                         u8 speed)
 690 {
 691         int cycleTime, accessTime = 0, recTime = 0;
 692         unsigned accessTicks, recTicks;
 693         struct hd_driveid *id = drive->id;
 694         struct mdma_timings_t* tm = NULL;
 695         int i;
 696
 697         /* Get default cycle time for mode */
 698         switch(speed & 0xf) {
 699                 case 0: cycleTime = 480; break;
 700                 case 1: cycleTime = 150; break;
 701                 case 2: cycleTime = 120; break;
 702                 default:
 703                         BUG();
 704                         break;
 705         }
 706
 707         /* Check if drive provides explicit DMA cycle time */
 708         if ((id->field_valid & 2) && id->eide_dma_time)
 709                 cycleTime = max_t(int, id->eide_dma_time, cycleTime);
 710
 711         /* OHare limits according to some old Apple sources */
 712         if ((intf_type == controller_ohare) && (cycleTime < 150))
 713                 cycleTime = 150;
 714         /* Get the proper timing array for this controller */
 715         switch(intf_type) {
 716                 case controller_sh_ata6:
 717                 case controller_un_ata6:
 718                 case controller_k2_ata6:
 719                         break;
 720                 case controller_kl_ata4:
 721                         tm = mdma_timings_66;
 722                         break;
 723                 case controller_kl_ata3:
 724                         tm = mdma_timings_33k;
 725                         break;
 726                 default:
 727                         tm = mdma_timings_33;
 728                         break;
 729         }
 730         if (tm != NULL) {
 731                 /* Lookup matching access & recovery times */
 732                 i = -1;
 733                 for (;;) {
 734                         if (tm[i+1].cycleTime < cycleTime)
 735                                 break;
 736                         i++;
 737                 }
 738                 cycleTime = tm[i].cycleTime;
 739                 accessTime = tm[i].accessTime;
 740                 recTime = tm[i].recoveryTime;
 741
 742 #ifdef IDE_PMAC_DEBUG
 743                 printk(KERN_ERR "%s: MDMA, cycleTime: %d, accessTime: %d, recTime: %d\n",
 744                         drive->name, cycleTime, accessTime, recTime);
 745 #endif
 746         }
 747         switch(intf_type) {
 748         case controller_sh_ata6: {
 749                 /* 133Mhz cell */
 750                 u32 tr = kauai_lookup_timing(shasta_mdma_timings, cycleTime);
 751                 *timings = ((*timings) & ~TR_133_PIOREG_MDMA_MASK) | tr;
 752                 *timings2 = (*timings2) & ~TR_133_UDMAREG_UDMA_EN;
 753                 }
 754         case controller_un_ata6:
 755         case controller_k2_ata6: {
 756                 /* 100Mhz cell */
 757                 u32 tr = kauai_lookup_timing(kauai_mdma_timings, cycleTime);
 758                 *timings = ((*timings) & ~TR_100_PIOREG_MDMA_MASK) | tr;
 759                 *timings2 = (*timings2) & ~TR_100_UDMAREG_UDMA_EN;
 760                 }
 761                 break;
 762         case controller_kl_ata4:
 763                 /* 66Mhz cell */
 764                 accessTicks = SYSCLK_TICKS_66(accessTime);
 765                 accessTicks = min(accessTicks, 0x1fU);
 766                 accessTicks = max(accessTicks, 0x1U);
 767                 recTicks = SYSCLK_TICKS_66(recTime);
 768                 recTicks = min(recTicks, 0x1fU);
 769                 recTicks = max(recTicks, 0x3U);
 770                 /* Clear out mdma bits and disable udma */
 771                 *timings = ((*timings) & ~(TR_66_MDMA_MASK | TR_66_UDMA_MASK)) |
 772                         (accessTicks << TR_66_MDMA_ACCESS_SHIFT) |
 773                         (recTicks << TR_66_MDMA_RECOVERY_SHIFT);
 774                 break;
 775         case controller_kl_ata3:
 776                 /* 33Mhz cell on KeyLargo */
 777                 accessTicks = SYSCLK_TICKS(accessTime);
 778                 accessTicks = max(accessTicks, 1U);
 779                 accessTicks = min(accessTicks, 0x1fU);
 780                 accessTime = accessTicks * IDE_SYSCLK_NS;
 781                 recTicks = SYSCLK_TICKS(recTime);
 782                 recTicks = max(recTicks, 1U);
 783                 recTicks = min(recTicks, 0x1fU);
 784                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 785                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 786                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 787                 break;
 788         default: {
 789                 /* 33Mhz cell on others */
 790                 int halfTick = 0;
 791                 int origAccessTime = accessTime;
 792                 int origRecTime = recTime;
 793
 794                 accessTicks = SYSCLK_TICKS(accessTime);
 795                 accessTicks = max(accessTicks, 1U);
 796                 accessTicks = min(accessTicks, 0x1fU);
 797                 accessTime = accessTicks * IDE_SYSCLK_NS;
 798                 recTicks = SYSCLK_TICKS(recTime);
 799                 recTicks = max(recTicks, 2U) - 1;
 800                 recTicks = min(recTicks, 0x1fU);
 801                 recTime = (recTicks + 1) * IDE_SYSCLK_NS;
 802                 if ((accessTicks > 1) &&
 803                     ((accessTime - IDE_SYSCLK_NS/2) >= origAccessTime) &&
 804                     ((recTime - IDE_SYSCLK_NS/2) >= origRecTime)) {
 805                         halfTick = 1;
 806                         accessTicks--;
 807                 }
 808                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 809                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 810                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 811                 if (halfTick)
 812                         *timings |= TR_33_MDMA_HALFTICK;
 813                 }
 814         }
 815 #ifdef IDE_PMAC_DEBUG
 816         printk(KERN_ERR "%s: Set MDMA timing for mode %d, reg: 0x%08x\n",
 817                 drive->name, speed & 0xf,  *timings);
 818 #endif
 819 }
 820 #endif /* #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC */
 821
 822 static void pmac_ide_set_dma_mode(ide_drive_t *drive, const u8 speed)
 823 {
 824         int unit = (drive->select.b.unit & 0x01);
 825         int ret = 0;
 826         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
 827         u32 *timings, *timings2, tl[2];
 828
 829         timings = &pmif->timings[unit];
 830         timings2 = &pmif->timings[unit+2];
 831
 832         /* Copy timings to local image */
 833         tl[0] = *timings;
 834         tl[1] = *timings2;
 835
 836         switch(speed) {
 837 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 838                 case XFER_UDMA_6:
 839                 case XFER_UDMA_5:
 840                 case XFER_UDMA_4:
 841                 case XFER_UDMA_3:
 842                 case XFER_UDMA_2:
 843                 case XFER_UDMA_1:
 844                 case XFER_UDMA_0:
 845                         if (pmif->kind == controller_kl_ata4)
 846                                 ret = set_timings_udma_ata4(&tl[0], speed);
 847                         else if (pmif->kind == controller_un_ata6
 848                                  || pmif->kind == controller_k2_ata6)
 849                                 ret = set_timings_udma_ata6(&tl[0], &tl[1], speed);
 850                         else if (pmif->kind == controller_sh_ata6)
 851                                 ret = set_timings_udma_shasta(&tl[0], &tl[1], speed);
 852                         else
 853                                 ret = 1;
 854                         break;
 855                 case XFER_MW_DMA_2:
 856                 case XFER_MW_DMA_1:
 857                 case XFER_MW_DMA_0:
 858                         set_timings_mdma(drive, pmif->kind, &tl[0], &tl[1], speed);
 859                         break;
 860                 case XFER_SW_DMA_2:
 861                 case XFER_SW_DMA_1:
 862                 case XFER_SW_DMA_0:
 863                         return;
 864 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
 865                 default:
 866                         ret = 1;
 867         }
 868         if (ret)
 869                 return;
 870
 871         /* Apply timings to controller */
 872         *timings = tl[0];
 873         *timings2 = tl[1];
 874
 875         pmac_ide_do_update_timings(drive);
 876 }
 877
 878 /*
 879  * Blast some well known "safe" values to the timing registers at init or
 880  * wakeup from sleep time, before we do real calculation
 881  */
 882 static void
 883 sanitize_timings(pmac_ide_hwif_t *pmif)
 884 {
 885         unsigned int value, value2 = 0;
 886
 887         switch(pmif->kind) {
 888                 case controller_sh_ata6:
 889                         value = 0x0a820c97;
 890                         value2 = 0x00033031;
 891                         break;
 892                 case controller_un_ata6:
 893                 case controller_k2_ata6:
 894                         value = 0x08618a92;
 895                         value2 = 0x00002921;
 896                         break;
 897                 case controller_kl_ata4:
 898                         value = 0x0008438c;
 899                         break;
 900                 case controller_kl_ata3:
 901                         value = 0x00084526;
 902                         break;
 903                 case controller_heathrow:
 904                 case controller_ohare:
 905                 default:
 906                         value = 0x00074526;
 907                         break;
 908         }
 909         pmif->timings[0] = pmif->timings[1] = value;
 910         pmif->timings[2] = pmif->timings[3] = value2;
 911 }
 912
 913 unsigned long
 914 pmac_ide_get_base(int index)
 915 {
 916         return pmac_ide[index].regbase;
 917 }
 918
 919 int
 920 pmac_ide_check_base(unsigned long base)
 921 {
 922         int ix;
 923
 924         for (ix = 0; ix < MAX_HWIFS; ++ix)
 925                 if (base == pmac_ide[ix].regbase)
 926                         return ix;
 927         return -1;
 928 }
 929
 930 int
 931 pmac_ide_get_irq(unsigned long base)
 932 {
 933         int ix;
 934
 935         for (ix = 0; ix < MAX_HWIFS; ++ix)
 936                 if (base == pmac_ide[ix].regbase)
 937                         return pmac_ide[ix].irq;
 938         return 0;
 939 }
 940
 941 static int ide_majors[] = { 3, 22, 33, 34, 56, 57 };
 942
 943 dev_t __init
 944 pmac_find_ide_boot(char *bootdevice, int n)
 945 {
 946         int i;
 947
 948         /*
 949          * Look through the list of IDE interfaces for this one.
 950          */
 951         for (i = 0; i < pmac_ide_count; ++i) {
 952                 char *name;
 953                 if (!pmac_ide[i].node || !pmac_ide[i].node->full_name)
 954                         continue;
 955                 name = pmac_ide[i].node->full_name;
 956                 if (memcmp(name, bootdevice, n) == 0 && name[n] == 0) {
 957                         /* XXX should cope with the 2nd drive as well... */
 958                         return MKDEV(ide_majors[i], 0);
 959                 }
 960         }
 961
 962         return 0;
 963 }
 964
 965 /* Suspend call back, should be called after the child devices
 966  * have actually been suspended
 967  */
 968 static int
 969 pmac_ide_do_suspend(ide_hwif_t *hwif)
 970 {
 971         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
 972
 973         /* We clear the timings */
 974         pmif->timings[0] = 0;
 975         pmif->timings[1] = 0;
 976
 977         disable_irq(pmif->irq);
 978
 979         /* The media bay will handle itself just fine */
 980         if (pmif->mediabay)
 981                 return 0;
 982
 983         /* Kauai has bus control FCRs directly here */
 984         if (pmif->kauai_fcr) {
 985                 u32 fcr = readl(pmif->kauai_fcr);
 986                 fcr &= ~(KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE);
 987                 writel(fcr, pmif->kauai_fcr);
 988         }
 989
 990         /* Disable the bus on older machines and the cell on kauai */
 991         ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id,
 992                             0);
 993
 994         return 0;
 995 }
 996
 997 /* Resume call back, should be called before the child devices
 998  * are resumed
 999  */
1000 static int
1001 pmac_ide_do_resume(ide_hwif_t *hwif)
1002 {
1003         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
1004
1005         /* Hard reset & re-enable controller (do we really need to reset ? -BenH) */
1006         if (!pmif->mediabay) {
1007                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 1);
1008                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id, 1);
1009                 msleep(10);
1010                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 0);
1011
1012                 /* Kauai has it different */
1013                 if (pmif->kauai_fcr) {
1014                         u32 fcr = readl(pmif->kauai_fcr);
1015                         fcr |= KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE;
1016                         writel(fcr, pmif->kauai_fcr);
1017                 }
1018
1019                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
1020         }
1021
1022         /* Sanitize drive timings */
1023         sanitize_timings(pmif);
1024
1025         enable_irq(pmif->irq);
1026
1027         return 0;
1028 }
1029
1030 /*
1031  * Setup, register & probe an IDE channel driven by this driver, this is
1032  * called by one of the 2 probe functions (macio or PCI). Note that a channel
1033  * that ends up beeing free of any device is not kept around by this driver
1034  * (it is kept in 2.4). This introduce an interface numbering change on some
1035  * rare machines unfortunately, but it's better this way.
1036  */
1037 static int
1038 pmac_ide_setup_device(pmac_ide_hwif_t *pmif, ide_hwif_t *hwif)
1039 {
1040         struct device_node *np = pmif->node;
1041         const int *bidp;
1042         u8 idx[4] = { 0xff, 0xff, 0xff, 0xff };
1043         hw_regs_t hw;
1044
1045         pmif->cable_80 = 0;
1046         pmif->broken_dma = pmif->broken_dma_warn = 0;
1047         if (of_device_is_compatible(np, "shasta-ata"))
1048                 pmif->kind = controller_sh_ata6;
1049         else if (of_device_is_compatible(np, "kauai-ata"))
1050                 pmif->kind = controller_un_ata6;
1051         else if (of_device_is_compatible(np, "K2-UATA"))
1052                 pmif->kind = controller_k2_ata6;
1053         else if (of_device_is_compatible(np, "keylargo-ata")) {
1054                 if (strcmp(np->name, "ata-4") == 0)
1055                         pmif->kind = controller_kl_ata4;
1056                 else
1057                         pmif->kind = controller_kl_ata3;
1058         } else if (of_device_is_compatible(np, "heathrow-ata"))
1059                 pmif->kind = controller_heathrow;
1060         else {
1061                 pmif->kind = controller_ohare;
1062                 pmif->broken_dma = 1;
1063         }
1064
1065         bidp = of_get_property(np, "AAPL,bus-id", NULL);
1066         pmif->aapl_bus_id =  bidp ? *bidp : 0;
1067
1068         /* Get cable type from device-tree */
1069         if (pmif->kind == controller_kl_ata4 || pmif->kind == controller_un_ata6
1070             || pmif->kind == controller_k2_ata6
1071             || pmif->kind == controller_sh_ata6) {
1072                 const char* cable = of_get_property(np, "cable-type", NULL);
1073                 if (cable && !strncmp(cable, "80-", 3))
1074                         pmif->cable_80 = 1;
1075         }
1076         /* G5's seem to have incorrect cable type in device-tree. Let's assume
1077          * they have a 80 conductor cable, this seem to be always the case unless
1078          * the user mucked around
1079          */
1080         if (of_device_is_compatible(np, "K2-UATA") ||
1081             of_device_is_compatible(np, "shasta-ata"))
1082                 pmif->cable_80 = 1;
1083
1084         /* On Kauai-type controllers, we make sure the FCR is correct */
1085         if (pmif->kauai_fcr)
1086                 writel(KAUAI_FCR_UATA_MAGIC |
1087                        KAUAI_FCR_UATA_RESET_N |
1088                        KAUAI_FCR_UATA_ENABLE, pmif->kauai_fcr);
1089
1090         pmif->mediabay = 0;
1091
1092         /* Make sure we have sane timings */
1093         sanitize_timings(pmif);
1094
1095 #ifndef CONFIG_PPC64
1096         /* XXX FIXME: Media bay stuff need re-organizing */
1097         if (np->parent && np->parent->name
1098             && strcasecmp(np->parent->name, "media-bay") == 0) {
1099 #ifdef CONFIG_PMAC_MEDIABAY
1100                 media_bay_set_ide_infos(np->parent, pmif->regbase, pmif->irq, hwif->index);
1101 #endif /* CONFIG_PMAC_MEDIABAY */
1102                 pmif->mediabay = 1;
1103                 if (!bidp)
1104                         pmif->aapl_bus_id = 1;
1105         } else if (pmif->kind == controller_ohare) {
1106                 /* The code below is having trouble on some ohare machines
1107                  * (timing related ?). Until I can put my hand on one of these
1108                  * units, I keep the old way
1109                  */
1110                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, 0, 1);
1111         } else
1112 #endif
1113         {
1114                 /* This is necessary to enable IDE when net-booting */
1115                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 1);
1116                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, pmif->aapl_bus_id, 1);
1117                 msleep(10);
1118                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 0);
1119                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
1120         }
1121
1122         /* Setup MMIO ops */
1123         default_hwif_mmiops(hwif);
1124         hwif->OUTBSYNC = pmac_outbsync;
1125
1126         /* Tell common code _not_ to mess with resources */
1127         hwif->mmio = 1;
1128         hwif->hwif_data = pmif;
1129         memset(&hw, 0, sizeof(hw));
1130         pmac_ide_init_hwif_ports(&hw, pmif->regbase, 0, &hwif->irq);
1131         memcpy(hwif->io_ports, hw.io_ports, sizeof(hwif->io_ports));
1132         hwif->chipset = ide_pmac;
1133         hwif->noprobe = !hwif->io_ports[IDE_DATA_OFFSET] || pmif->mediabay;
1134         hwif->hold = pmif->mediabay;
1135         hwif->cbl = pmif->cable_80 ? ATA_CBL_PATA80 : ATA_CBL_PATA40;
1136         hwif->drives[0].unmask = 1;
1137         hwif->drives[1].unmask = 1;
1138         hwif->drives[0].autotune = IDE_TUNE_AUTO;
1139         hwif->drives[1].autotune = IDE_TUNE_AUTO;
1140         hwif->host_flags = IDE_HFLAG_SET_PIO_MODE_KEEP_DMA |
1141                            IDE_HFLAG_POST_SET_MODE;
1142         hwif->pio_mask = ATA_PIO4;
1143         hwif->set_pio_mode = pmac_ide_set_pio_mode;
1144         if (pmif->kind == controller_un_ata6
1145             || pmif->kind == controller_k2_ata6
1146             || pmif->kind == controller_sh_ata6)
1147                 hwif->selectproc = pmac_ide_kauai_selectproc;
1148         else
1149                 hwif->selectproc = pmac_ide_selectproc;
1150         hwif->set_dma_mode = pmac_ide_set_dma_mode;
1151
1152         printk(KERN_INFO "ide%d: Found Apple %s controller, bus ID %d%s, irq %d\n",
1153                hwif->index, model_name[pmif->kind], pmif->aapl_bus_id,
1154                pmif->mediabay ? " (mediabay)" : "", hwif->irq);
1155
1156 #ifdef CONFIG_PMAC_MEDIABAY
1157         if (pmif->mediabay && check_media_bay_by_base(pmif->regbase, MB_CD) == 0)
1158                 hwif->noprobe = 0;
1159 #endif /* CONFIG_PMAC_MEDIABAY */
1160
1161         hwif->sg_max_nents = MAX_DCMDS;
1162
1163 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1164         /* has a DBDMA controller channel */
1165         if (pmif->dma_regs)
1166                 pmac_ide_setup_dma(pmif, hwif);
1167 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1168
1169         idx[0] = hwif->index;
1170
1171         ide_device_add(idx);
1172
1173         return 0;
1174 }
1175
1176 /*
1177  * Attach to a macio probed interface
1178  */
1179 static int __devinit
1180 pmac_ide_macio_attach(struct macio_dev *mdev, const struct of_device_id *match)
1181 {
1182         void __iomem *base;
1183         unsigned long regbase;
1184         int irq;
1185         ide_hwif_t *hwif;
1186         pmac_ide_hwif_t *pmif;
1187         int i, rc;
1188
1189         i = 0;
1190         while (i < MAX_HWIFS && (ide_hwifs[i].io_ports[IDE_DATA_OFFSET] != 0
1191             || pmac_ide[i].node != NULL))
1192                 ++i;
1193         if (i >= MAX_HWIFS) {
1194                 printk(KERN_ERR "ide-pmac: MacIO interface attach with no slot\n");
1195                 printk(KERN_ERR "          %s\n", mdev->ofdev.node->full_name);
1196                 return -ENODEV;
1197         }
1198
1199         pmif = &pmac_ide[i];
1200         hwif = &ide_hwifs[i];
1201
1202         if (macio_resource_count(mdev) == 0) {
1203                 printk(KERN_WARNING "ide%d: no address for %s\n",
1204                        i, mdev->ofdev.node->full_name);
1205                 return -ENXIO;
1206         }
1207
1208         /* Request memory resource for IO ports */
1209         if (macio_request_resource(mdev, 0, "ide-pmac (ports)")) {
1210                 printk(KERN_ERR "ide%d: can't request mmio resource !\n", i);
1211                 return -EBUSY;
1212         }
1213
1214         /* XXX This is bogus. Should be fixed in the registry by checking
1215          * the kind of host interrupt controller, a bit like gatwick
1216          * fixes in irq.c. That works well enough for the single case
1217          * where that happens though...
1218          */
1219         if (macio_irq_count(mdev) == 0) {
1220                 printk(KERN_WARNING "ide%d: no intrs for device %s, using 13\n",
1221                         i, mdev->ofdev.node->full_name);
1222                 irq = irq_create_mapping(NULL, 13);
1223         } else
1224                 irq = macio_irq(mdev, 0);
1225
1226         base = ioremap(macio_resource_start(mdev, 0), 0x400);
1227         regbase = (unsigned long) base;
1228
1229         hwif->pci_dev = mdev->bus->pdev;
1230         hwif->gendev.parent = &mdev->ofdev.dev;
1231
1232         pmif->mdev = mdev;
1233         pmif->node = mdev->ofdev.node;
1234         pmif->regbase = regbase;
1235         pmif->irq = irq;
1236         pmif->kauai_fcr = NULL;
1237 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1238         if (macio_resource_count(mdev) >= 2) {
1239                 if (macio_request_resource(mdev, 1, "ide-pmac (dma)"))
1240                         printk(KERN_WARNING "ide%d: can't request DMA resource !\n", i);
1241                 else
1242                         pmif->dma_regs = ioremap(macio_resource_start(mdev, 1), 0x1000);
1243         } else
1244                 pmif->dma_regs = NULL;
1245 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1246         dev_set_drvdata(&mdev->ofdev.dev, hwif);
1247
1248         rc = pmac_ide_setup_device(pmif, hwif);
1249         if (rc != 0) {
1250                 /* The inteface is released to the common IDE layer */
1251                 dev_set_drvdata(&mdev->ofdev.dev, NULL);
1252                 iounmap(base);
1253                 if (pmif->dma_regs)
1254                         iounmap(pmif->dma_regs);
1255                 memset(pmif, 0, sizeof(*pmif));
1256                 macio_release_resource(mdev, 0);
1257                 if (pmif->dma_regs)
1258                         macio_release_resource(mdev, 1);
1259         }
1260
1261         return rc;
1262 }
1263
1264 static int
1265 pmac_ide_macio_suspend(struct macio_dev *mdev, pm_message_t mesg)
1266 {
1267         ide_hwif_t      *hwif = (ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1268         int             rc = 0;
1269
1270         if (mesg.event != mdev->ofdev.dev.power.power_state.event
1271                         && mesg.event == PM_EVENT_SUSPEND) {
1272                 rc = pmac_ide_do_suspend(hwif);
1273                 if (rc == 0)
1274                         mdev->ofdev.dev.power.power_state = mesg;
1275         }
1276
1277         return rc;
1278 }
1279
1280 static int
1281 pmac_ide_macio_resume(struct macio_dev *mdev)
1282 {
1283         ide_hwif_t      *hwif = (ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1284         int             rc = 0;
1285
1286         if (mdev->ofdev.dev.power.power_state.event != PM_EVENT_ON) {
1287                 rc = pmac_ide_do_resume(hwif);
1288                 if (rc == 0)
1289                         mdev->ofdev.dev.power.power_state = PMSG_ON;
1290         }
1291
1292         return rc;
1293 }
1294
1295 /*
1296  * Attach to a PCI probed interface
1297  */
1298 static int __devinit
1299 pmac_ide_pci_attach(struct pci_dev *pdev, const struct pci_device_id *id)
1300 {
1301         ide_hwif_t *hwif;
1302         struct device_node *np;
1303         pmac_ide_hwif_t *pmif;
1304         void __iomem *base;
1305         unsigned long rbase, rlen;
1306         int i, rc;
1307
1308         np = pci_device_to_OF_node(pdev);
1309         if (np == NULL) {
1310                 printk(KERN_ERR "ide-pmac: cannot find MacIO node for Kauai ATA interface\n");
1311                 return -ENODEV;
1312         }
1313         i = 0;
1314         while (i < MAX_HWIFS && (ide_hwifs[i].io_ports[IDE_DATA_OFFSET] != 0
1315             || pmac_ide[i].node != NULL))
1316                 ++i;
1317         if (i >= MAX_HWIFS) {
1318                 printk(KERN_ERR "ide-pmac: PCI interface attach with no slot\n");
1319                 printk(KERN_ERR "          %s\n", np->full_name);
1320                 return -ENODEV;
1321         }
1322
1323         pmif = &pmac_ide[i];
1324         hwif = &ide_hwifs[i];
1325
1326         if (pci_enable_device(pdev)) {
1327                 printk(KERN_WARNING "ide%i: Can't enable PCI device for %s\n",
1328                         i, np->full_name);
1329                 return -ENXIO;
1330         }
1331         pci_set_master(pdev);
1332
1333         if (pci_request_regions(pdev, "Kauai ATA")) {
1334                 printk(KERN_ERR "ide%d: Cannot obtain PCI resources for %s\n",
1335                         i, np->full_name);
1336                 return -ENXIO;
1337         }
1338
1339         hwif->pci_dev = pdev;
1340         hwif->gendev.parent = &pdev->dev;
1341         pmif->mdev = NULL;
1342         pmif->node = np;
1343
1344         rbase = pci_resource_start(pdev, 0);
1345         rlen = pci_resource_len(pdev, 0);
1346
1347         base = ioremap(rbase, rlen);
1348         pmif->regbase = (unsigned long) base + 0x2000;
1349 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1350         pmif->dma_regs = base + 0x1000;
1351 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1352         pmif->kauai_fcr = base;
1353         pmif->irq = pdev->irq;
1354
1355         pci_set_drvdata(pdev, hwif);
1356
1357         rc = pmac_ide_setup_device(pmif, hwif);
1358         if (rc != 0) {
1359                 /* The inteface is released to the common IDE layer */
1360                 pci_set_drvdata(pdev, NULL);
1361                 iounmap(base);
1362                 memset(pmif, 0, sizeof(*pmif));
1363                 pci_release_regions(pdev);
1364         }
1365
1366         return rc;
1367 }
1368
1369 static int
1370 pmac_ide_pci_suspend(struct pci_dev *pdev, pm_message_t mesg)
1371 {
1372         ide_hwif_t      *hwif = (ide_hwif_t *)pci_get_drvdata(pdev);
1373         int             rc = 0;
1374
1375         if (mesg.event != pdev->dev.power.power_state.event
1376                         && mesg.event == PM_EVENT_SUSPEND) {
1377                 rc = pmac_ide_do_suspend(hwif);
1378                 if (rc == 0)
1379                         pdev->dev.power.power_state = mesg;
1380         }
1381
1382         return rc;
1383 }
1384
1385 static int
1386 pmac_ide_pci_resume(struct pci_dev *pdev)
1387 {
1388         ide_hwif_t      *hwif = (ide_hwif_t *)pci_get_drvdata(pdev);
1389         int             rc = 0;
1390
1391         if (pdev->dev.power.power_state.event != PM_EVENT_ON) {
1392                 rc = pmac_ide_do_resume(hwif);
1393                 if (rc == 0)
1394                         pdev->dev.power.power_state = PMSG_ON;
1395         }
1396
1397         return rc;
1398 }
1399
1400 static struct of_device_id pmac_ide_macio_match[] =
1401 {
1402         {
1403         .name           = "IDE",
1404         },
1405         {
1406         .name           = "ATA",
1407         },
1408         {
1409         .type           = "ide",
1410         },
1411         {
1412         .type           = "ata",
1413         },
1414         {},
1415 };
1416
1417 static struct macio_driver pmac_ide_macio_driver =
1418 {
1419         .name           = "ide-pmac",
1420         .match_table    = pmac_ide_macio_match,
1421         .probe          = pmac_ide_macio_attach,
1422         .suspend        = pmac_ide_macio_suspend,
1423         .resume         = pmac_ide_macio_resume,
1424 };
1425
1426 static const struct pci_device_id pmac_ide_pci_match[] = {
1427         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_UNI_N_ATA),    0 },
1428         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID_ATA100),  0 },
1429         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_K2_ATA100),    0 },
1430         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_SH_ATA),       0 },
1431         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID2_ATA),    0 },
1432         {},
1433 };
1434
1435 static struct pci_driver pmac_ide_pci_driver = {
1436         .name           = "ide-pmac",
1437         .id_table       = pmac_ide_pci_match,
1438         .probe          = pmac_ide_pci_attach,
1439         .suspend        = pmac_ide_pci_suspend,
1440         .resume         = pmac_ide_pci_resume,
1441 };
1442 MODULE_DEVICE_TABLE(pci, pmac_ide_pci_match);
1443
1444 int __init pmac_ide_probe(void)
1445 {
1446         int error;
1447
1448         if (!machine_is(powermac))
1449                 return -ENODEV;
1450
1451 #ifdef CONFIG_BLK_DEV_IDE_PMAC_ATA100FIRST
1452         error = pci_register_driver(&pmac_ide_pci_driver);
1453         if (error)
1454                 goto out;
1455         error = macio_register_driver(&pmac_ide_macio_driver);
1456         if (error) {
1457                 pci_unregister_driver(&pmac_ide_pci_driver);
1458                 goto out;
1459         }
1460 #else
1461         error = macio_register_driver(&pmac_ide_macio_driver);
1462         if (error)
1463                 goto out;
1464         error = pci_register_driver(&pmac_ide_pci_driver);
1465         if (error) {
1466                 macio_unregister_driver(&pmac_ide_macio_driver);
1467                 goto out;
1468         }
1469 #endif
1470 out:
1471         return error;
1472 }
1473
1474 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1475
1476 /*
1477  * pmac_ide_build_dmatable builds the DBDMA command list
1478  * for a transfer and sets the DBDMA channel to point to it.
1479  */
1480 static int
1481 pmac_ide_build_dmatable(ide_drive_t *drive, struct request *rq)
1482 {
1483         struct dbdma_cmd *table;
1484         int i, count = 0;
1485         ide_hwif_t *hwif = HWIF(drive);
1486         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
1487         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1488         struct scatterlist *sg;
1489         int wr = (rq_data_dir(rq) == WRITE);
1490
1491         /* DMA table is already aligned */
1492         table = (struct dbdma_cmd *) pmif->dma_table_cpu;
1493
1494         /* Make sure DMA controller is stopped (necessary ?) */
1495         writel((RUN|PAUSE|FLUSH|WAKE|DEAD) << 16, &dma->control);
1496         while (readl(&dma->status) & RUN)
1497                 udelay(1);
1498
1499         hwif->sg_nents = i = ide_build_sglist(drive, rq);
1500
1501         if (!i)
1502                 return 0;
1503
1504         /* Build DBDMA commands list */
1505         sg = hwif->sg_table;
1506         while (i && sg_dma_len(sg)) {
1507                 u32 cur_addr;
1508                 u32 cur_len;
1509
1510                 cur_addr = sg_dma_address(sg);
1511                 cur_len = sg_dma_len(sg);
1512
1513                 if (pmif->broken_dma && cur_addr & (L1_CACHE_BYTES - 1)) {
1514                         if (pmif->broken_dma_warn == 0) {
1515                                 printk(KERN_WARNING "%s: DMA on non aligned address,"
1516                                        "switching to PIO on Ohare chipset\n", drive->name);
1517                                 pmif->broken_dma_warn = 1;
1518                         }
1519                         goto use_pio_instead;
1520                 }
1521                 while (cur_len) {
1522                         unsigned int tc = (cur_len < 0xfe00)? cur_len: 0xfe00;
1523
1524                         if (count++ >= MAX_DCMDS) {
1525                                 printk(KERN_WARNING "%s: DMA table too small\n",
1526                                        drive->name);
1527                                 goto use_pio_instead;
1528                         }
1529                         st_le16(&table->command, wr? OUTPUT_MORE: INPUT_MORE);
1530                         st_le16(&table->req_count, tc);
1531                         st_le32(&table->phy_addr, cur_addr);
1532                         table->cmd_dep = 0;
1533                         table->xfer_status = 0;
1534                         table->res_count = 0;
1535                         cur_addr += tc;
1536                         cur_len -= tc;
1537                         ++table;
1538                 }
1539                 sg = sg_next(sg);
1540                 i--;
1541         }
1542
1543         /* convert the last command to an input/output last command */
1544         if (count) {
1545                 st_le16(&table[-1].command, wr? OUTPUT_LAST: INPUT_LAST);
1546                 /* add the stop command to the end of the list */
1547                 memset(table, 0, sizeof(struct dbdma_cmd));
1548                 st_le16(&table->command, DBDMA_STOP);
1549                 mb();
1550                 writel(hwif->dmatable_dma, &dma->cmdptr);
1551                 return 1;
1552         }
1553
1554         printk(KERN_DEBUG "%s: empty DMA table?\n", drive->name);
1555  use_pio_instead:
1556         pci_unmap_sg(hwif->pci_dev,
1557                      hwif->sg_table,
1558                      hwif->sg_nents,
1559                      hwif->sg_dma_direction);
1560         return 0; /* revert to PIO for this request */
1561 }
1562
1563 /* Teardown mappings after DMA has completed.  */
1564 static void
1565 pmac_ide_destroy_dmatable (ide_drive_t *drive)
1566 {
1567         ide_hwif_t *hwif = drive->hwif;
1568         struct pci_dev *dev = HWIF(drive)->pci_dev;
1569         struct scatterlist *sg = hwif->sg_table;
1570         int nents = hwif->sg_nents;
1571
1572         if (nents) {
1573                 pci_unmap_sg(dev, sg, nents, hwif->sg_dma_direction);
1574                 hwif->sg_nents = 0;
1575         }
1576 }
1577
1578 /*
1579  * Prepare a DMA transfer. We build the DMA table, adjust the timings for
1580  * a read on KeyLargo ATA/66 and mark us as waiting for DMA completion
1581  */
1582 static int
1583 pmac_ide_dma_setup(ide_drive_t *drive)
1584 {
1585         ide_hwif_t *hwif = HWIF(drive);
1586         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)hwif->hwif_data;
1587         struct request *rq = HWGROUP(drive)->rq;
1588         u8 unit = (drive->select.b.unit & 0x01);
1589         u8 ata4;
1590
1591         if (pmif == NULL)
1592                 return 1;
1593         ata4 = (pmif->kind == controller_kl_ata4);
1594
1595         if (!pmac_ide_build_dmatable(drive, rq)) {
1596                 ide_map_sg(drive, rq);
1597                 return 1;
1598         }
1599
1600         /* Apple adds 60ns to wrDataSetup on reads */
1601         if (ata4 && (pmif->timings[unit] & TR_66_UDMA_EN)) {
1602                 writel(pmif->timings[unit] + (!rq_data_dir(rq) ? 0x00800000UL : 0),
1603                         PMAC_IDE_REG(IDE_TIMING_CONFIG));
1604                 (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
1605         }
1606
1607         drive->waiting_for_dma = 1;
1608
1609         return 0;
1610 }
1611
1612 static void
1613 pmac_ide_dma_exec_cmd(ide_drive_t *drive, u8 command)
1614 {
1615         /* issue cmd to drive */
1616         ide_execute_command(drive, command, &ide_dma_intr, 2*WAIT_CMD, NULL);
1617 }
1618
1619 /*
1620  * Kick the DMA controller into life after the DMA command has been issued
1621  * to the drive.
1622  */
1623 static void
1624 pmac_ide_dma_start(ide_drive_t *drive)
1625 {
1626         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1627         volatile struct dbdma_regs __iomem *dma;
1628
1629         dma = pmif->dma_regs;
1630
1631         writel((RUN << 16) | RUN, &dma->control);
1632         /* Make sure it gets to the controller right now */
1633         (void)readl(&dma->control);
1634 }
1635
1636 /*
1637  * After a DMA transfer, make sure the controller is stopped
1638  */
1639 static int
1640 pmac_ide_dma_end (ide_drive_t *drive)
1641 {
1642         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1643         volatile struct dbdma_regs __iomem *dma;
1644         u32 dstat;
1645
1646         if (pmif == NULL)
1647                 return 0;
1648         dma = pmif->dma_regs;
1649
1650         drive->waiting_for_dma = 0;
1651         dstat = readl(&dma->status);
1652         writel(((RUN|WAKE|DEAD) << 16), &dma->control);
1653         pmac_ide_destroy_dmatable(drive);
1654         /* verify good dma status. we don't check for ACTIVE beeing 0. We should...
1655          * in theory, but with ATAPI decices doing buffer underruns, that would
1656          * cause us to disable DMA, which isn't what we want
1657          */
1658         return (dstat & (RUN|DEAD)) != RUN;
1659 }
1660
1661 /*
1662  * Check out that the interrupt we got was for us. We can't always know this
1663  * for sure with those Apple interfaces (well, we could on the recent ones but
1664  * that's not implemented yet), on the other hand, we don't have shared interrupts
1665  * so it's not really a problem
1666  */
1667 static int
1668 pmac_ide_dma_test_irq (ide_drive_t *drive)
1669 {
1670         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1671         volatile struct dbdma_regs __iomem *dma;
1672         unsigned long status, timeout;
1673
1674         if (pmif == NULL)
1675                 return 0;
1676         dma = pmif->dma_regs;
1677
1678         /* We have to things to deal with here:
1679          *
1680          * - The dbdma won't stop if the command was started
1681          * but completed with an error without transferring all
1682          * datas. This happens when bad blocks are met during
1683          * a multi-block transfer.
1684          *
1685          * - The dbdma fifo hasn't yet finished flushing to
1686          * to system memory when the disk interrupt occurs.
1687          *
1688          */
1689
1690         /* If ACTIVE is cleared, the STOP command have passed and
1691          * transfer is complete.
1692          */
1693         status = readl(&dma->status);
1694         if (!(status & ACTIVE))
1695                 return 1;
1696         if (!drive->waiting_for_dma)
1697                 printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1698                         called while not waiting\n", HWIF(drive)->index);
1699
1700         /* If dbdma didn't execute the STOP command yet, the
1701          * active bit is still set. We consider that we aren't
1702          * sharing interrupts (which is hopefully the case with
1703          * those controllers) and so we just try to flush the
1704          * channel for pending data in the fifo
1705          */
1706         udelay(1);
1707         writel((FLUSH << 16) | FLUSH, &dma->control);
1708         timeout = 0;
1709         for (;;) {
1710                 udelay(1);
1711                 status = readl(&dma->status);
1712                 if ((status & FLUSH) == 0)
1713                         break;
1714                 if (++timeout > 100) {
1715                         printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1716                         timeout flushing channel\n", HWIF(drive)->index);
1717                         break;
1718                 }
1719         }
1720         return 1;
1721 }
1722
1723 static void pmac_ide_dma_host_off(ide_drive_t *drive)
1724 {
1725 }
1726
1727 static void pmac_ide_dma_host_on(ide_drive_t *drive)
1728 {
1729 }
1730
1731 static void
1732 pmac_ide_dma_lost_irq (ide_drive_t *drive)
1733 {
1734         pmac_ide_hwif_t* pmif = (pmac_ide_hwif_t *)HWIF(drive)->hwif_data;
1735         volatile struct dbdma_regs __iomem *dma;
1736         unsigned long status;
1737
1738         if (pmif == NULL)
1739                 return;
1740         dma = pmif->dma_regs;
1741
1742         status = readl(&dma->status);
1743         printk(KERN_ERR "ide-pmac lost interrupt, dma status: %lx\n", status);
1744 }
1745
1746 /*
1747  * Allocate the data structures needed for using DMA with an interface
1748  * and fill the proper list of functions pointers
1749  */
1750 static void __init
1751 pmac_ide_setup_dma(pmac_ide_hwif_t *pmif, ide_hwif_t *hwif)
1752 {
1753         /* We won't need pci_dev if we switch to generic consistent
1754          * DMA routines ...
1755          */
1756         if (hwif->pci_dev == NULL)
1757                 return;
1758         /*
1759          * Allocate space for the DBDMA commands.
1760          * The +2 is +1 for the stop command and +1 to allow for
1761          * aligning the start address to a multiple of 16 bytes.
1762          */
1763         pmif->dma_table_cpu = (struct dbdma_cmd*)pci_alloc_consistent(
1764                 hwif->pci_dev,
1765                 (MAX_DCMDS + 2) * sizeof(struct dbdma_cmd),
1766                 &hwif->dmatable_dma);
1767         if (pmif->dma_table_cpu == NULL) {
1768                 printk(KERN_ERR "%s: unable to allocate DMA command list\n",
1769                        hwif->name);
1770                 return;
1771         }
1772
1773         hwif->dma_off_quietly = &ide_dma_off_quietly;
1774         hwif->ide_dma_on = &__ide_dma_on;
1775         hwif->dma_setup = &pmac_ide_dma_setup;
1776         hwif->dma_exec_cmd = &pmac_ide_dma_exec_cmd;
1777         hwif->dma_start = &pmac_ide_dma_start;
1778         hwif->ide_dma_end = &pmac_ide_dma_end;
1779         hwif->ide_dma_test_irq = &pmac_ide_dma_test_irq;
1780         hwif->dma_host_off = &pmac_ide_dma_host_off;
1781         hwif->dma_host_on = &pmac_ide_dma_host_on;
1782         hwif->dma_timeout = &ide_dma_timeout;
1783         hwif->dma_lost_irq = &pmac_ide_dma_lost_irq;
1784
1785         switch(pmif->kind) {
1786                 case controller_sh_ata6:
1787                         hwif->ultra_mask = pmif->cable_80 ? 0x7f : 0x07;
1788                         hwif->mwdma_mask = 0x07;
1789                         hwif->swdma_mask = 0x00;
1790                         break;
1791                 case controller_un_ata6:
1792                 case controller_k2_ata6:
1793                         hwif->ultra_mask = pmif->cable_80 ? 0x3f : 0x07;
1794                         hwif->mwdma_mask = 0x07;
1795                         hwif->swdma_mask = 0x00;
1796                         break;
1797                 case controller_kl_ata4:
1798                         hwif->ultra_mask = pmif->cable_80 ? 0x1f : 0x07;
1799                         hwif->mwdma_mask = 0x07;
1800                         hwif->swdma_mask = 0x00;
1801                         break;
1802                 default:
1803                         hwif->ultra_mask = 0x00;
1804                         hwif->mwdma_mask = 0x07;
1805                         hwif->swdma_mask = 0x00;
1806                         break;
1807         }
1808 }
1809
1810 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */