[PATCH] sata_mv: deal with interrupt coalescing interrupts
[linux-2.6] / drivers / scsi / sata_mv.c
1 /*
2  * sata_mv.c - Marvell SATA support
3  *
4  * Copyright 2005: EMC Corporation, all rights reserved.
5  * Copyright 2005 Red Hat, Inc.  All rights reserved.
6  *
7  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
8  *
9  * This program is free software; you can redistribute it and/or modify
10  * it under the terms of the GNU General Public License as published by
11  * the Free Software Foundation; version 2 of the License.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
21  *
22  */
23
24 #include <linux/kernel.h>
25 #include <linux/module.h>
26 #include <linux/pci.h>
27 #include <linux/init.h>
28 #include <linux/blkdev.h>
29 #include <linux/delay.h>
30 #include <linux/interrupt.h>
31 #include <linux/sched.h>
32 #include <linux/dma-mapping.h>
33 #include <linux/device.h>
34 #include <scsi/scsi_host.h>
35 #include <scsi/scsi_cmnd.h>
36 #include <linux/libata.h>
37 #include <asm/io.h>
38
39 #define DRV_NAME        "sata_mv"
40 #define DRV_VERSION     "0.6"
41
42 enum {
43         /* BAR's are enumerated in terms of pci_resource_start() terms */
44         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
45         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
46         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
47
48         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
49         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
50
51         MV_PCI_REG_BASE         = 0,
52         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
53         MV_IRQ_COAL_CAUSE               = (MV_IRQ_COAL_REG_BASE + 0x08),
54         MV_IRQ_COAL_CAUSE_LO            = (MV_IRQ_COAL_REG_BASE + 0x88),
55         MV_IRQ_COAL_CAUSE_HI            = (MV_IRQ_COAL_REG_BASE + 0x8c),
56         MV_IRQ_COAL_THRESHOLD           = (MV_IRQ_COAL_REG_BASE + 0xcc),
57         MV_IRQ_COAL_TIME_THRESHOLD      = (MV_IRQ_COAL_REG_BASE + 0xd0),
58
59         MV_SATAHC0_REG_BASE     = 0x20000,
60         MV_FLASH_CTL            = 0x1046c,
61         MV_GPIO_PORT_CTL        = 0x104f0,
62         MV_RESET_CFG            = 0x180d8,
63
64         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
65         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
66         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
67         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
68
69         MV_USE_Q_DEPTH          = ATA_DEF_QUEUE,
70
71         MV_MAX_Q_DEPTH          = 32,
72         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
73
74         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
75          * CRPB needs alignment on a 256B boundary. Size == 256B
76          * SG count of 176 leads to MV_PORT_PRIV_DMA_SZ == 4KB
77          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
78          */
79         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
80         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
81         MV_MAX_SG_CT            = 176,
82         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
83         MV_PORT_PRIV_DMA_SZ     = (MV_CRQB_Q_SZ + MV_CRPB_Q_SZ + MV_SG_TBL_SZ),
84
85         MV_PORTS_PER_HC         = 4,
86         /* == (port / MV_PORTS_PER_HC) to determine HC from 0-7 port */
87         MV_PORT_HC_SHIFT        = 2,
88         /* == (port % MV_PORTS_PER_HC) to determine hard port from 0-7 port */
89         MV_PORT_MASK            = 3,
90
91         /* Host Flags */
92         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
93         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
94         MV_COMMON_FLAGS         = (ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
95                                    ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
96                                    ATA_FLAG_NO_ATAPI),
97         MV_6XXX_FLAGS           = MV_FLAG_IRQ_COALESCE,
98
99         CRQB_FLAG_READ          = (1 << 0),
100         CRQB_TAG_SHIFT          = 1,
101         CRQB_CMD_ADDR_SHIFT     = 8,
102         CRQB_CMD_CS             = (0x2 << 11),
103         CRQB_CMD_LAST           = (1 << 15),
104
105         CRPB_FLAG_STATUS_SHIFT  = 8,
106
107         EPRD_FLAG_END_OF_TBL    = (1 << 31),
108
109         /* PCI interface registers */
110
111         PCI_COMMAND_OFS         = 0xc00,
112
113         PCI_MAIN_CMD_STS_OFS    = 0xd30,
114         STOP_PCI_MASTER         = (1 << 2),
115         PCI_MASTER_EMPTY        = (1 << 3),
116         GLOB_SFT_RST            = (1 << 4),
117
118         MV_PCI_MODE             = 0xd00,
119         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
120         MV_PCI_DISC_TIMER       = 0xd04,
121         MV_PCI_MSI_TRIGGER      = 0xc38,
122         MV_PCI_SERR_MASK        = 0xc28,
123         MV_PCI_XBAR_TMOUT       = 0x1d04,
124         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
125         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
126         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
127         MV_PCI_ERR_COMMAND      = 0x1d50,
128
129         PCI_IRQ_CAUSE_OFS               = 0x1d58,
130         PCI_IRQ_MASK_OFS                = 0x1d5c,
131         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
132
133         HC_MAIN_IRQ_CAUSE_OFS   = 0x1d60,
134         HC_MAIN_IRQ_MASK_OFS    = 0x1d64,
135         PORT0_ERR               = (1 << 0),     /* shift by port # */
136         PORT0_DONE              = (1 << 1),     /* shift by port # */
137         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
138         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
139         PCI_ERR                 = (1 << 18),
140         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
141         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
142         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
143         GPIO_INT                = (1 << 22),
144         SELF_INT                = (1 << 23),
145         TWSI_INT                = (1 << 24),
146         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
147         HC_MAIN_MASKED_IRQS     = (TRAN_LO_DONE | TRAN_HI_DONE |
148                                    PORTS_0_7_COAL_DONE | GPIO_INT | TWSI_INT |
149                                    HC_MAIN_RSVD),
150
151         /* SATAHC registers */
152         HC_CFG_OFS              = 0,
153
154         HC_IRQ_CAUSE_OFS        = 0x14,
155         CRPB_DMA_DONE           = (1 << 0),     /* shift by port # */
156         HC_IRQ_COAL             = (1 << 4),     /* IRQ coalescing */
157         DEV_IRQ                 = (1 << 8),     /* shift by port # */
158
159         /* Shadow block registers */
160         SHD_BLK_OFS             = 0x100,
161         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
162
163         /* SATA registers */
164         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
165         SATA_ACTIVE_OFS         = 0x350,
166         PHY_MODE3               = 0x310,
167         PHY_MODE4               = 0x314,
168         PHY_MODE2               = 0x330,
169         MV5_PHY_MODE            = 0x74,
170         MV5_LT_MODE             = 0x30,
171         MV5_PHY_CTL             = 0x0C,
172         SATA_INTERFACE_CTL      = 0x050,
173
174         MV_M2_PREAMP_MASK       = 0x7e0,
175
176         /* Port registers */
177         EDMA_CFG_OFS            = 0,
178         EDMA_CFG_Q_DEPTH        = 0,                    /* queueing disabled */
179         EDMA_CFG_NCQ            = (1 << 5),
180         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),            /* continue on error */
181         EDMA_CFG_RD_BRST_EXT    = (1 << 11),            /* read burst 512B */
182         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),            /* write buffer 512B */
183
184         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
185         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
186         EDMA_ERR_D_PAR          = (1 << 0),
187         EDMA_ERR_PRD_PAR        = (1 << 1),
188         EDMA_ERR_DEV            = (1 << 2),
189         EDMA_ERR_DEV_DCON       = (1 << 3),
190         EDMA_ERR_DEV_CON        = (1 << 4),
191         EDMA_ERR_SERR           = (1 << 5),
192         EDMA_ERR_SELF_DIS       = (1 << 7),
193         EDMA_ERR_BIST_ASYNC     = (1 << 8),
194         EDMA_ERR_CRBQ_PAR       = (1 << 9),
195         EDMA_ERR_CRPB_PAR       = (1 << 10),
196         EDMA_ERR_INTRL_PAR      = (1 << 11),
197         EDMA_ERR_IORDY          = (1 << 12),
198         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),
199         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),
200         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),
201         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21),
202         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26),
203         EDMA_ERR_TRANS_PROTO    = (1 << 31),
204         EDMA_ERR_FATAL          = (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
205                                    EDMA_ERR_DEV_DCON | EDMA_ERR_CRBQ_PAR |
206                                    EDMA_ERR_CRPB_PAR | EDMA_ERR_INTRL_PAR |
207                                    EDMA_ERR_IORDY | EDMA_ERR_LNK_CTRL_RX_2 |
208                                    EDMA_ERR_LNK_DATA_RX |
209                                    EDMA_ERR_LNK_DATA_TX |
210                                    EDMA_ERR_TRANS_PROTO),
211
212         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
213         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
214
215         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
216         EDMA_REQ_Q_PTR_SHIFT    = 5,
217
218         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
219         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
220         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
221         EDMA_RSP_Q_PTR_SHIFT    = 3,
222
223         EDMA_CMD_OFS            = 0x28,
224         EDMA_EN                 = (1 << 0),
225         EDMA_DS                 = (1 << 1),
226         ATA_RST                 = (1 << 2),
227
228         EDMA_IORDY_TMOUT        = 0x34,
229         EDMA_ARB_CFG            = 0x38,
230
231         /* Host private flags (hp_flags) */
232         MV_HP_FLAG_MSI          = (1 << 0),
233         MV_HP_ERRATA_50XXB0     = (1 << 1),
234         MV_HP_ERRATA_50XXB2     = (1 << 2),
235         MV_HP_ERRATA_60X1B2     = (1 << 3),
236         MV_HP_ERRATA_60X1C0     = (1 << 4),
237         MV_HP_ERRATA_XX42A0     = (1 << 5),
238         MV_HP_50XX              = (1 << 6),
239         MV_HP_GEN_IIE           = (1 << 7),
240
241         /* Port private flags (pp_flags) */
242         MV_PP_FLAG_EDMA_EN      = (1 << 0),
243         MV_PP_FLAG_EDMA_DS_ACT  = (1 << 1),
244 };
245
246 #define IS_50XX(hpriv) ((hpriv)->hp_flags & MV_HP_50XX)
247 #define IS_60XX(hpriv) (((hpriv)->hp_flags & MV_HP_50XX) == 0)
248 #define IS_GEN_I(hpriv) IS_50XX(hpriv)
249 #define IS_GEN_II(hpriv) IS_60XX(hpriv)
250 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
251
252 enum {
253         /* Our DMA boundary is determined by an ePRD being unable to handle
254          * anything larger than 64KB
255          */
256         MV_DMA_BOUNDARY         = 0xffffU,
257
258         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
259
260         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
261 };
262
263 enum chip_type {
264         chip_504x,
265         chip_508x,
266         chip_5080,
267         chip_604x,
268         chip_608x,
269         chip_6042,
270         chip_7042,
271 };
272
273 /* Command ReQuest Block: 32B */
274 struct mv_crqb {
275         u32                     sg_addr;
276         u32                     sg_addr_hi;
277         u16                     ctrl_flags;
278         u16                     ata_cmd[11];
279 };
280
281 struct mv_crqb_iie {
282         u32                     addr;
283         u32                     addr_hi;
284         u32                     flags;
285         u32                     len;
286         u32                     ata_cmd[4];
287 };
288
289 /* Command ResPonse Block: 8B */
290 struct mv_crpb {
291         u16                     id;
292         u16                     flags;
293         u32                     tmstmp;
294 };
295
296 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
297 struct mv_sg {
298         u32                     addr;
299         u32                     flags_size;
300         u32                     addr_hi;
301         u32                     reserved;
302 };
303
304 struct mv_port_priv {
305         struct mv_crqb          *crqb;
306         dma_addr_t              crqb_dma;
307         struct mv_crpb          *crpb;
308         dma_addr_t              crpb_dma;
309         struct mv_sg            *sg_tbl;
310         dma_addr_t              sg_tbl_dma;
311
312         unsigned                req_producer;           /* cp of req_in_ptr */
313         unsigned                rsp_consumer;           /* cp of rsp_out_ptr */
314         u32                     pp_flags;
315 };
316
317 struct mv_port_signal {
318         u32                     amps;
319         u32                     pre;
320 };
321
322 struct mv_host_priv;
323 struct mv_hw_ops {
324         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
325                            unsigned int port);
326         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
327         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
328                            void __iomem *mmio);
329         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
330                         unsigned int n_hc);
331         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
332         void (*reset_bus)(struct pci_dev *pdev, void __iomem *mmio);
333 };
334
335 struct mv_host_priv {
336         u32                     hp_flags;
337         struct mv_port_signal   signal[8];
338         const struct mv_hw_ops  *ops;
339 };
340
341 static void mv_irq_clear(struct ata_port *ap);
342 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in);
343 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
344 static u32 mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in);
345 static void mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
346 static void mv_phy_reset(struct ata_port *ap);
347 static void __mv_phy_reset(struct ata_port *ap, int can_sleep);
348 static void mv_host_stop(struct ata_host_set *host_set);
349 static int mv_port_start(struct ata_port *ap);
350 static void mv_port_stop(struct ata_port *ap);
351 static void mv_qc_prep(struct ata_queued_cmd *qc);
352 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
353 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
354 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
355                                 struct pt_regs *regs);
356 static void mv_eng_timeout(struct ata_port *ap);
357 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent);
358
359 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
360                            unsigned int port);
361 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
362 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
363                            void __iomem *mmio);
364 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
365                         unsigned int n_hc);
366 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
367 static void mv5_reset_bus(struct pci_dev *pdev, void __iomem *mmio);
368
369 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
370                            unsigned int port);
371 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
372 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
373                            void __iomem *mmio);
374 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
375                         unsigned int n_hc);
376 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
377 static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio);
378 static void mv_channel_reset(struct mv_host_priv *hpriv, void __iomem *mmio,
379                              unsigned int port_no);
380 static void mv_stop_and_reset(struct ata_port *ap);
381
382 static struct scsi_host_template mv_sht = {
383         .module                 = THIS_MODULE,
384         .name                   = DRV_NAME,
385         .ioctl                  = ata_scsi_ioctl,
386         .queuecommand           = ata_scsi_queuecmd,
387         .can_queue              = MV_USE_Q_DEPTH,
388         .this_id                = ATA_SHT_THIS_ID,
389         .sg_tablesize           = MV_MAX_SG_CT / 2,
390         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
391         .emulated               = ATA_SHT_EMULATED,
392         .use_clustering         = ATA_SHT_USE_CLUSTERING,
393         .proc_name              = DRV_NAME,
394         .dma_boundary           = MV_DMA_BOUNDARY,
395         .slave_configure        = ata_scsi_slave_config,
396         .bios_param             = ata_std_bios_param,
397 };
398
399 static const struct ata_port_operations mv5_ops = {
400         .port_disable           = ata_port_disable,
401
402         .tf_load                = ata_tf_load,
403         .tf_read                = ata_tf_read,
404         .check_status           = ata_check_status,
405         .exec_command           = ata_exec_command,
406         .dev_select             = ata_std_dev_select,
407
408         .phy_reset              = mv_phy_reset,
409
410         .qc_prep                = mv_qc_prep,
411         .qc_issue               = mv_qc_issue,
412
413         .eng_timeout            = mv_eng_timeout,
414
415         .irq_handler            = mv_interrupt,
416         .irq_clear              = mv_irq_clear,
417
418         .scr_read               = mv5_scr_read,
419         .scr_write              = mv5_scr_write,
420
421         .port_start             = mv_port_start,
422         .port_stop              = mv_port_stop,
423         .host_stop              = mv_host_stop,
424 };
425
426 static const struct ata_port_operations mv6_ops = {
427         .port_disable           = ata_port_disable,
428
429         .tf_load                = ata_tf_load,
430         .tf_read                = ata_tf_read,
431         .check_status           = ata_check_status,
432         .exec_command           = ata_exec_command,
433         .dev_select             = ata_std_dev_select,
434
435         .phy_reset              = mv_phy_reset,
436
437         .qc_prep                = mv_qc_prep,
438         .qc_issue               = mv_qc_issue,
439
440         .eng_timeout            = mv_eng_timeout,
441
442         .irq_handler            = mv_interrupt,
443         .irq_clear              = mv_irq_clear,
444
445         .scr_read               = mv_scr_read,
446         .scr_write              = mv_scr_write,
447
448         .port_start             = mv_port_start,
449         .port_stop              = mv_port_stop,
450         .host_stop              = mv_host_stop,
451 };
452
453 static const struct ata_port_operations mv_iie_ops = {
454         .port_disable           = ata_port_disable,
455
456         .tf_load                = ata_tf_load,
457         .tf_read                = ata_tf_read,
458         .check_status           = ata_check_status,
459         .exec_command           = ata_exec_command,
460         .dev_select             = ata_std_dev_select,
461
462         .phy_reset              = mv_phy_reset,
463
464         .qc_prep                = mv_qc_prep_iie,
465         .qc_issue               = mv_qc_issue,
466
467         .eng_timeout            = mv_eng_timeout,
468
469         .irq_handler            = mv_interrupt,
470         .irq_clear              = mv_irq_clear,
471
472         .scr_read               = mv_scr_read,
473         .scr_write              = mv_scr_write,
474
475         .port_start             = mv_port_start,
476         .port_stop              = mv_port_stop,
477         .host_stop              = mv_host_stop,
478 };
479
480 static const struct ata_port_info mv_port_info[] = {
481         {  /* chip_504x */
482                 .sht            = &mv_sht,
483                 .host_flags     = MV_COMMON_FLAGS,
484                 .pio_mask       = 0x1f, /* pio0-4 */
485                 .udma_mask      = 0x7f, /* udma0-6 */
486                 .port_ops       = &mv5_ops,
487         },
488         {  /* chip_508x */
489                 .sht            = &mv_sht,
490                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
491                 .pio_mask       = 0x1f, /* pio0-4 */
492                 .udma_mask      = 0x7f, /* udma0-6 */
493                 .port_ops       = &mv5_ops,
494         },
495         {  /* chip_5080 */
496                 .sht            = &mv_sht,
497                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
498                 .pio_mask       = 0x1f, /* pio0-4 */
499                 .udma_mask      = 0x7f, /* udma0-6 */
500                 .port_ops       = &mv5_ops,
501         },
502         {  /* chip_604x */
503                 .sht            = &mv_sht,
504                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS),
505                 .pio_mask       = 0x1f, /* pio0-4 */
506                 .udma_mask      = 0x7f, /* udma0-6 */
507                 .port_ops       = &mv6_ops,
508         },
509         {  /* chip_608x */
510                 .sht            = &mv_sht,
511                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS |
512                                    MV_FLAG_DUAL_HC),
513                 .pio_mask       = 0x1f, /* pio0-4 */
514                 .udma_mask      = 0x7f, /* udma0-6 */
515                 .port_ops       = &mv6_ops,
516         },
517         {  /* chip_6042 */
518                 .sht            = &mv_sht,
519                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS),
520                 .pio_mask       = 0x1f, /* pio0-4 */
521                 .udma_mask      = 0x7f, /* udma0-6 */
522                 .port_ops       = &mv_iie_ops,
523         },
524         {  /* chip_7042 */
525                 .sht            = &mv_sht,
526                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS |
527                                    MV_FLAG_DUAL_HC),
528                 .pio_mask       = 0x1f, /* pio0-4 */
529                 .udma_mask      = 0x7f, /* udma0-6 */
530                 .port_ops       = &mv_iie_ops,
531         },
532 };
533
534 static const struct pci_device_id mv_pci_tbl[] = {
535         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5040), 0, 0, chip_504x},
536         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5041), 0, 0, chip_504x},
537         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5080), 0, 0, chip_5080},
538         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5081), 0, 0, chip_508x},
539
540         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6040), 0, 0, chip_604x},
541         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6041), 0, 0, chip_604x},
542         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6042), 0, 0, chip_6042},
543         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6080), 0, 0, chip_608x},
544         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6081), 0, 0, chip_608x},
545
546         {PCI_DEVICE(PCI_VENDOR_ID_ADAPTEC2, 0x0241), 0, 0, chip_604x},
547         {}                      /* terminate list */
548 };
549
550 static struct pci_driver mv_pci_driver = {
551         .name                   = DRV_NAME,
552         .id_table               = mv_pci_tbl,
553         .probe                  = mv_init_one,
554         .remove                 = ata_pci_remove_one,
555 };
556
557 static const struct mv_hw_ops mv5xxx_ops = {
558         .phy_errata             = mv5_phy_errata,
559         .enable_leds            = mv5_enable_leds,
560         .read_preamp            = mv5_read_preamp,
561         .reset_hc               = mv5_reset_hc,
562         .reset_flash            = mv5_reset_flash,
563         .reset_bus              = mv5_reset_bus,
564 };
565
566 static const struct mv_hw_ops mv6xxx_ops = {
567         .phy_errata             = mv6_phy_errata,
568         .enable_leds            = mv6_enable_leds,
569         .read_preamp            = mv6_read_preamp,
570         .reset_hc               = mv6_reset_hc,
571         .reset_flash            = mv6_reset_flash,
572         .reset_bus              = mv_reset_pci_bus,
573 };
574
575 /*
576  * module options
577  */
578 static int msi;       /* Use PCI msi; either zero (off, default) or non-zero */
579
580
581 /*
582  * Functions
583  */
584
585 static inline void writelfl(unsigned long data, void __iomem *addr)
586 {
587         writel(data, addr);
588         (void) readl(addr);     /* flush to avoid PCI posted write */
589 }
590
591 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
592 {
593         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
594 }
595
596 static inline unsigned int mv_hc_from_port(unsigned int port)
597 {
598         return port >> MV_PORT_HC_SHIFT;
599 }
600
601 static inline unsigned int mv_hardport_from_port(unsigned int port)
602 {
603         return port & MV_PORT_MASK;
604 }
605
606 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
607                                                  unsigned int port)
608 {
609         return mv_hc_base(base, mv_hc_from_port(port));
610 }
611
612 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
613 {
614         return  mv_hc_base_from_port(base, port) +
615                 MV_SATAHC_ARBTR_REG_SZ +
616                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
617 }
618
619 static inline void __iomem *mv_ap_base(struct ata_port *ap)
620 {
621         return mv_port_base(ap->host_set->mmio_base, ap->port_no);
622 }
623
624 static inline int mv_get_hc_count(unsigned long host_flags)
625 {
626         return ((host_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
627 }
628
629 static void mv_irq_clear(struct ata_port *ap)
630 {
631 }
632
633 /**
634  *      mv_start_dma - Enable eDMA engine
635  *      @base: port base address
636  *      @pp: port private data
637  *
638  *      Verify the local cache of the eDMA state is accurate with a
639  *      WARN_ON.
640  *
641  *      LOCKING:
642  *      Inherited from caller.
643  */
644 static void mv_start_dma(void __iomem *base, struct mv_port_priv *pp)
645 {
646         if (!(MV_PP_FLAG_EDMA_EN & pp->pp_flags)) {
647                 writelfl(EDMA_EN, base + EDMA_CMD_OFS);
648                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
649         }
650         WARN_ON(!(EDMA_EN & readl(base + EDMA_CMD_OFS)));
651 }
652
653 /**
654  *      mv_stop_dma - Disable eDMA engine
655  *      @ap: ATA channel to manipulate
656  *
657  *      Verify the local cache of the eDMA state is accurate with a
658  *      WARN_ON.
659  *
660  *      LOCKING:
661  *      Inherited from caller.
662  */
663 static void mv_stop_dma(struct ata_port *ap)
664 {
665         void __iomem *port_mmio = mv_ap_base(ap);
666         struct mv_port_priv *pp = ap->private_data;
667         u32 reg;
668         int i;
669
670         if (MV_PP_FLAG_EDMA_EN & pp->pp_flags) {
671                 /* Disable EDMA if active.   The disable bit auto clears.
672                  */
673                 writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
674                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
675         } else {
676                 WARN_ON(EDMA_EN & readl(port_mmio + EDMA_CMD_OFS));
677         }
678
679         /* now properly wait for the eDMA to stop */
680         for (i = 1000; i > 0; i--) {
681                 reg = readl(port_mmio + EDMA_CMD_OFS);
682                 if (!(EDMA_EN & reg)) {
683                         break;
684                 }
685                 udelay(100);
686         }
687
688         if (EDMA_EN & reg) {
689                 printk(KERN_ERR "ata%u: Unable to stop eDMA\n", ap->id);
690                 /* FIXME: Consider doing a reset here to recover */
691         }
692 }
693
694 #ifdef ATA_DEBUG
695 static void mv_dump_mem(void __iomem *start, unsigned bytes)
696 {
697         int b, w;
698         for (b = 0; b < bytes; ) {
699                 DPRINTK("%p: ", start + b);
700                 for (w = 0; b < bytes && w < 4; w++) {
701                         printk("%08x ",readl(start + b));
702                         b += sizeof(u32);
703                 }
704                 printk("\n");
705         }
706 }
707 #endif
708
709 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
710 {
711 #ifdef ATA_DEBUG
712         int b, w;
713         u32 dw;
714         for (b = 0; b < bytes; ) {
715                 DPRINTK("%02x: ", b);
716                 for (w = 0; b < bytes && w < 4; w++) {
717                         (void) pci_read_config_dword(pdev,b,&dw);
718                         printk("%08x ",dw);
719                         b += sizeof(u32);
720                 }
721                 printk("\n");
722         }
723 #endif
724 }
725 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
726                              struct pci_dev *pdev)
727 {
728 #ifdef ATA_DEBUG
729         void __iomem *hc_base = mv_hc_base(mmio_base,
730                                            port >> MV_PORT_HC_SHIFT);
731         void __iomem *port_base;
732         int start_port, num_ports, p, start_hc, num_hcs, hc;
733
734         if (0 > port) {
735                 start_hc = start_port = 0;
736                 num_ports = 8;          /* shld be benign for 4 port devs */
737                 num_hcs = 2;
738         } else {
739                 start_hc = port >> MV_PORT_HC_SHIFT;
740                 start_port = port;
741                 num_ports = num_hcs = 1;
742         }
743         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
744                 num_ports > 1 ? num_ports - 1 : start_port);
745
746         if (NULL != pdev) {
747                 DPRINTK("PCI config space regs:\n");
748                 mv_dump_pci_cfg(pdev, 0x68);
749         }
750         DPRINTK("PCI regs:\n");
751         mv_dump_mem(mmio_base+0xc00, 0x3c);
752         mv_dump_mem(mmio_base+0xd00, 0x34);
753         mv_dump_mem(mmio_base+0xf00, 0x4);
754         mv_dump_mem(mmio_base+0x1d00, 0x6c);
755         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
756                 hc_base = mv_hc_base(mmio_base, hc);
757                 DPRINTK("HC regs (HC %i):\n", hc);
758                 mv_dump_mem(hc_base, 0x1c);
759         }
760         for (p = start_port; p < start_port + num_ports; p++) {
761                 port_base = mv_port_base(mmio_base, p);
762                 DPRINTK("EDMA regs (port %i):\n",p);
763                 mv_dump_mem(port_base, 0x54);
764                 DPRINTK("SATA regs (port %i):\n",p);
765                 mv_dump_mem(port_base+0x300, 0x60);
766         }
767 #endif
768 }
769
770 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
771 {
772         unsigned int ofs;
773
774         switch (sc_reg_in) {
775         case SCR_STATUS:
776         case SCR_CONTROL:
777         case SCR_ERROR:
778                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
779                 break;
780         case SCR_ACTIVE:
781                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
782                 break;
783         default:
784                 ofs = 0xffffffffU;
785                 break;
786         }
787         return ofs;
788 }
789
790 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in)
791 {
792         unsigned int ofs = mv_scr_offset(sc_reg_in);
793
794         if (0xffffffffU != ofs) {
795                 return readl(mv_ap_base(ap) + ofs);
796         } else {
797                 return (u32) ofs;
798         }
799 }
800
801 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
802 {
803         unsigned int ofs = mv_scr_offset(sc_reg_in);
804
805         if (0xffffffffU != ofs) {
806                 writelfl(val, mv_ap_base(ap) + ofs);
807         }
808 }
809
810 /**
811  *      mv_host_stop - Host specific cleanup/stop routine.
812  *      @host_set: host data structure
813  *
814  *      Disable ints, cleanup host memory, call general purpose
815  *      host_stop.
816  *
817  *      LOCKING:
818  *      Inherited from caller.
819  */
820 static void mv_host_stop(struct ata_host_set *host_set)
821 {
822         struct mv_host_priv *hpriv = host_set->private_data;
823         struct pci_dev *pdev = to_pci_dev(host_set->dev);
824
825         if (hpriv->hp_flags & MV_HP_FLAG_MSI) {
826                 pci_disable_msi(pdev);
827         } else {
828                 pci_intx(pdev, 0);
829         }
830         kfree(hpriv);
831         ata_host_stop(host_set);
832 }
833
834 static inline void mv_priv_free(struct mv_port_priv *pp, struct device *dev)
835 {
836         dma_free_coherent(dev, MV_PORT_PRIV_DMA_SZ, pp->crpb, pp->crpb_dma);
837 }
838
839 static void mv_edma_cfg(struct mv_host_priv *hpriv, void __iomem *port_mmio)
840 {
841         u32 cfg = readl(port_mmio + EDMA_CFG_OFS);
842
843         /* set up non-NCQ EDMA configuration */
844         cfg &= ~0x1f;           /* clear queue depth */
845         cfg &= ~EDMA_CFG_NCQ;   /* clear NCQ mode */
846         cfg &= ~(1 << 9);       /* disable equeue */
847
848         if (IS_GEN_I(hpriv))
849                 cfg |= (1 << 8);        /* enab config burst size mask */
850
851         else if (IS_GEN_II(hpriv))
852                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
853
854         else if (IS_GEN_IIE(hpriv)) {
855                 cfg |= (1 << 23);       /* dis RX PM port mask */
856                 cfg &= ~(1 << 16);      /* dis FIS-based switching (for now) */
857                 cfg &= ~(1 << 19);      /* dis 128-entry queue (for now?) */
858                 cfg |= (1 << 18);       /* enab early completion */
859                 cfg |= (1 << 17);       /* enab host q cache */
860                 cfg |= (1 << 22);       /* enab cutthrough */
861         }
862
863         writelfl(cfg, port_mmio + EDMA_CFG_OFS);
864 }
865
866 /**
867  *      mv_port_start - Port specific init/start routine.
868  *      @ap: ATA channel to manipulate
869  *
870  *      Allocate and point to DMA memory, init port private memory,
871  *      zero indices.
872  *
873  *      LOCKING:
874  *      Inherited from caller.
875  */
876 static int mv_port_start(struct ata_port *ap)
877 {
878         struct device *dev = ap->host_set->dev;
879         struct mv_host_priv *hpriv = ap->host_set->private_data;
880         struct mv_port_priv *pp;
881         void __iomem *port_mmio = mv_ap_base(ap);
882         void *mem;
883         dma_addr_t mem_dma;
884         int rc = -ENOMEM;
885
886         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
887         if (!pp)
888                 goto err_out;
889         memset(pp, 0, sizeof(*pp));
890
891         mem = dma_alloc_coherent(dev, MV_PORT_PRIV_DMA_SZ, &mem_dma,
892                                  GFP_KERNEL);
893         if (!mem)
894                 goto err_out_pp;
895         memset(mem, 0, MV_PORT_PRIV_DMA_SZ);
896
897         rc = ata_pad_alloc(ap, dev);
898         if (rc)
899                 goto err_out_priv;
900
901         /* First item in chunk of DMA memory:
902          * 32-slot command request table (CRQB), 32 bytes each in size
903          */
904         pp->crqb = mem;
905         pp->crqb_dma = mem_dma;
906         mem += MV_CRQB_Q_SZ;
907         mem_dma += MV_CRQB_Q_SZ;
908
909         /* Second item:
910          * 32-slot command response table (CRPB), 8 bytes each in size
911          */
912         pp->crpb = mem;
913         pp->crpb_dma = mem_dma;
914         mem += MV_CRPB_Q_SZ;
915         mem_dma += MV_CRPB_Q_SZ;
916
917         /* Third item:
918          * Table of scatter-gather descriptors (ePRD), 16 bytes each
919          */
920         pp->sg_tbl = mem;
921         pp->sg_tbl_dma = mem_dma;
922
923         mv_edma_cfg(hpriv, port_mmio);
924
925         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
926         writelfl(pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK,
927                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
928
929         if (hpriv->hp_flags & MV_HP_ERRATA_XX42A0)
930                 writelfl(pp->crqb_dma & 0xffffffff,
931                          port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
932         else
933                 writelfl(0, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
934
935         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
936
937         if (hpriv->hp_flags & MV_HP_ERRATA_XX42A0)
938                 writelfl(pp->crpb_dma & 0xffffffff,
939                          port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
940         else
941                 writelfl(0, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
942
943         writelfl(pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK,
944                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
945
946         pp->req_producer = pp->rsp_consumer = 0;
947
948         /* Don't turn on EDMA here...do it before DMA commands only.  Else
949          * we'll be unable to send non-data, PIO, etc due to restricted access
950          * to shadow regs.
951          */
952         ap->private_data = pp;
953         return 0;
954
955 err_out_priv:
956         mv_priv_free(pp, dev);
957 err_out_pp:
958         kfree(pp);
959 err_out:
960         return rc;
961 }
962
963 /**
964  *      mv_port_stop - Port specific cleanup/stop routine.
965  *      @ap: ATA channel to manipulate
966  *
967  *      Stop DMA, cleanup port memory.
968  *
969  *      LOCKING:
970  *      This routine uses the host_set lock to protect the DMA stop.
971  */
972 static void mv_port_stop(struct ata_port *ap)
973 {
974         struct device *dev = ap->host_set->dev;
975         struct mv_port_priv *pp = ap->private_data;
976         unsigned long flags;
977
978         spin_lock_irqsave(&ap->host_set->lock, flags);
979         mv_stop_dma(ap);
980         spin_unlock_irqrestore(&ap->host_set->lock, flags);
981
982         ap->private_data = NULL;
983         ata_pad_free(ap, dev);
984         mv_priv_free(pp, dev);
985         kfree(pp);
986 }
987
988 /**
989  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
990  *      @qc: queued command whose SG list to source from
991  *
992  *      Populate the SG list and mark the last entry.
993  *
994  *      LOCKING:
995  *      Inherited from caller.
996  */
997 static void mv_fill_sg(struct ata_queued_cmd *qc)
998 {
999         struct mv_port_priv *pp = qc->ap->private_data;
1000         unsigned int i = 0;
1001         struct scatterlist *sg;
1002
1003         ata_for_each_sg(sg, qc) {
1004                 dma_addr_t addr;
1005                 u32 sg_len, len, offset;
1006
1007                 addr = sg_dma_address(sg);
1008                 sg_len = sg_dma_len(sg);
1009
1010                 while (sg_len) {
1011                         offset = addr & MV_DMA_BOUNDARY;
1012                         len = sg_len;
1013                         if ((offset + sg_len) > 0x10000)
1014                                 len = 0x10000 - offset;
1015
1016                         pp->sg_tbl[i].addr = cpu_to_le32(addr & 0xffffffff);
1017                         pp->sg_tbl[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
1018                         pp->sg_tbl[i].flags_size = cpu_to_le32(len & 0xffff);
1019
1020                         sg_len -= len;
1021                         addr += len;
1022
1023                         if (!sg_len && ata_sg_is_last(sg, qc))
1024                                 pp->sg_tbl[i].flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1025
1026                         i++;
1027                 }
1028         }
1029 }
1030
1031 static inline unsigned mv_inc_q_index(unsigned *index)
1032 {
1033         *index = (*index + 1) & MV_MAX_Q_DEPTH_MASK;
1034         return *index;
1035 }
1036
1037 static inline void mv_crqb_pack_cmd(u16 *cmdw, u8 data, u8 addr, unsigned last)
1038 {
1039         *cmdw = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1040                 (last ? CRQB_CMD_LAST : 0);
1041 }
1042
1043 /**
1044  *      mv_qc_prep - Host specific command preparation.
1045  *      @qc: queued command to prepare
1046  *
1047  *      This routine simply redirects to the general purpose routine
1048  *      if command is not DMA.  Else, it handles prep of the CRQB
1049  *      (command request block), does some sanity checking, and calls
1050  *      the SG load routine.
1051  *
1052  *      LOCKING:
1053  *      Inherited from caller.
1054  */
1055 static void mv_qc_prep(struct ata_queued_cmd *qc)
1056 {
1057         struct ata_port *ap = qc->ap;
1058         struct mv_port_priv *pp = ap->private_data;
1059         u16 *cw;
1060         struct ata_taskfile *tf;
1061         u16 flags = 0;
1062
1063         if (ATA_PROT_DMA != qc->tf.protocol)
1064                 return;
1065
1066         /* the req producer index should be the same as we remember it */
1067         WARN_ON(((readl(mv_ap_base(qc->ap) + EDMA_REQ_Q_IN_PTR_OFS) >>
1068                   EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) !=
1069                 pp->req_producer);
1070
1071         /* Fill in command request block
1072          */
1073         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1074                 flags |= CRQB_FLAG_READ;
1075         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1076         flags |= qc->tag << CRQB_TAG_SHIFT;
1077
1078         pp->crqb[pp->req_producer].sg_addr =
1079                 cpu_to_le32(pp->sg_tbl_dma & 0xffffffff);
1080         pp->crqb[pp->req_producer].sg_addr_hi =
1081                 cpu_to_le32((pp->sg_tbl_dma >> 16) >> 16);
1082         pp->crqb[pp->req_producer].ctrl_flags = cpu_to_le16(flags);
1083
1084         cw = &pp->crqb[pp->req_producer].ata_cmd[0];
1085         tf = &qc->tf;
1086
1087         /* Sadly, the CRQB cannot accomodate all registers--there are
1088          * only 11 bytes...so we must pick and choose required
1089          * registers based on the command.  So, we drop feature and
1090          * hob_feature for [RW] DMA commands, but they are needed for
1091          * NCQ.  NCQ will drop hob_nsect.
1092          */
1093         switch (tf->command) {
1094         case ATA_CMD_READ:
1095         case ATA_CMD_READ_EXT:
1096         case ATA_CMD_WRITE:
1097         case ATA_CMD_WRITE_EXT:
1098         case ATA_CMD_WRITE_FUA_EXT:
1099                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1100                 break;
1101 #ifdef LIBATA_NCQ               /* FIXME: remove this line when NCQ added */
1102         case ATA_CMD_FPDMA_READ:
1103         case ATA_CMD_FPDMA_WRITE:
1104                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1105                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1106                 break;
1107 #endif                          /* FIXME: remove this line when NCQ added */
1108         default:
1109                 /* The only other commands EDMA supports in non-queued and
1110                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1111                  * of which are defined/used by Linux.  If we get here, this
1112                  * driver needs work.
1113                  *
1114                  * FIXME: modify libata to give qc_prep a return value and
1115                  * return error here.
1116                  */
1117                 BUG_ON(tf->command);
1118                 break;
1119         }
1120         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1121         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1122         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1123         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1124         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1125         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1126         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1127         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1128         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1129
1130         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1131                 return;
1132         mv_fill_sg(qc);
1133 }
1134
1135 /**
1136  *      mv_qc_prep_iie - Host specific command preparation.
1137  *      @qc: queued command to prepare
1138  *
1139  *      This routine simply redirects to the general purpose routine
1140  *      if command is not DMA.  Else, it handles prep of the CRQB
1141  *      (command request block), does some sanity checking, and calls
1142  *      the SG load routine.
1143  *
1144  *      LOCKING:
1145  *      Inherited from caller.
1146  */
1147 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1148 {
1149         struct ata_port *ap = qc->ap;
1150         struct mv_port_priv *pp = ap->private_data;
1151         struct mv_crqb_iie *crqb;
1152         struct ata_taskfile *tf;
1153         u32 flags = 0;
1154
1155         if (ATA_PROT_DMA != qc->tf.protocol)
1156                 return;
1157
1158         /* the req producer index should be the same as we remember it */
1159         WARN_ON(((readl(mv_ap_base(qc->ap) + EDMA_REQ_Q_IN_PTR_OFS) >>
1160                   EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) !=
1161                 pp->req_producer);
1162
1163         /* Fill in Gen IIE command request block
1164          */
1165         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1166                 flags |= CRQB_FLAG_READ;
1167
1168         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1169         flags |= qc->tag << CRQB_TAG_SHIFT;
1170
1171         crqb = (struct mv_crqb_iie *) &pp->crqb[pp->req_producer];
1172         crqb->addr = cpu_to_le32(pp->sg_tbl_dma & 0xffffffff);
1173         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma >> 16) >> 16);
1174         crqb->flags = cpu_to_le32(flags);
1175
1176         tf = &qc->tf;
1177         crqb->ata_cmd[0] = cpu_to_le32(
1178                         (tf->command << 16) |
1179                         (tf->feature << 24)
1180                 );
1181         crqb->ata_cmd[1] = cpu_to_le32(
1182                         (tf->lbal << 0) |
1183                         (tf->lbam << 8) |
1184                         (tf->lbah << 16) |
1185                         (tf->device << 24)
1186                 );
1187         crqb->ata_cmd[2] = cpu_to_le32(
1188                         (tf->hob_lbal << 0) |
1189                         (tf->hob_lbam << 8) |
1190                         (tf->hob_lbah << 16) |
1191                         (tf->hob_feature << 24)
1192                 );
1193         crqb->ata_cmd[3] = cpu_to_le32(
1194                         (tf->nsect << 0) |
1195                         (tf->hob_nsect << 8)
1196                 );
1197
1198         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1199                 return;
1200         mv_fill_sg(qc);
1201 }
1202
1203 /**
1204  *      mv_qc_issue - Initiate a command to the host
1205  *      @qc: queued command to start
1206  *
1207  *      This routine simply redirects to the general purpose routine
1208  *      if command is not DMA.  Else, it sanity checks our local
1209  *      caches of the request producer/consumer indices then enables
1210  *      DMA and bumps the request producer index.
1211  *
1212  *      LOCKING:
1213  *      Inherited from caller.
1214  */
1215 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
1216 {
1217         void __iomem *port_mmio = mv_ap_base(qc->ap);
1218         struct mv_port_priv *pp = qc->ap->private_data;
1219         u32 in_ptr;
1220
1221         if (ATA_PROT_DMA != qc->tf.protocol) {
1222                 /* We're about to send a non-EDMA capable command to the
1223                  * port.  Turn off EDMA so there won't be problems accessing
1224                  * shadow block, etc registers.
1225                  */
1226                 mv_stop_dma(qc->ap);
1227                 return ata_qc_issue_prot(qc);
1228         }
1229
1230         in_ptr = readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1231
1232         /* the req producer index should be the same as we remember it */
1233         WARN_ON(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) !=
1234                 pp->req_producer);
1235         /* until we do queuing, the queue should be empty at this point */
1236         WARN_ON(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) !=
1237                 ((readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS) >>
1238                   EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK));
1239
1240         mv_inc_q_index(&pp->req_producer);      /* now incr producer index */
1241
1242         mv_start_dma(port_mmio, pp);
1243
1244         /* and write the request in pointer to kick the EDMA to life */
1245         in_ptr &= EDMA_REQ_Q_BASE_LO_MASK;
1246         in_ptr |= pp->req_producer << EDMA_REQ_Q_PTR_SHIFT;
1247         writelfl(in_ptr, port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1248
1249         return 0;
1250 }
1251
1252 /**
1253  *      mv_get_crpb_status - get status from most recently completed cmd
1254  *      @ap: ATA channel to manipulate
1255  *
1256  *      This routine is for use when the port is in DMA mode, when it
1257  *      will be using the CRPB (command response block) method of
1258  *      returning command completion information.  We check indices
1259  *      are good, grab status, and bump the response consumer index to
1260  *      prove that we're up to date.
1261  *
1262  *      LOCKING:
1263  *      Inherited from caller.
1264  */
1265 static u8 mv_get_crpb_status(struct ata_port *ap)
1266 {
1267         void __iomem *port_mmio = mv_ap_base(ap);
1268         struct mv_port_priv *pp = ap->private_data;
1269         u32 out_ptr;
1270         u8 ata_status;
1271
1272         out_ptr = readl(port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1273
1274         /* the response consumer index should be the same as we remember it */
1275         WARN_ON(((out_ptr >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) !=
1276                 pp->rsp_consumer);
1277
1278         ata_status = pp->crpb[pp->rsp_consumer].flags >> CRPB_FLAG_STATUS_SHIFT;
1279
1280         /* increment our consumer index... */
1281         pp->rsp_consumer = mv_inc_q_index(&pp->rsp_consumer);
1282
1283         /* and, until we do NCQ, there should only be 1 CRPB waiting */
1284         WARN_ON(((readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS) >>
1285                   EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) !=
1286                 pp->rsp_consumer);
1287
1288         /* write out our inc'd consumer index so EDMA knows we're caught up */
1289         out_ptr &= EDMA_RSP_Q_BASE_LO_MASK;
1290         out_ptr |= pp->rsp_consumer << EDMA_RSP_Q_PTR_SHIFT;
1291         writelfl(out_ptr, port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1292
1293         /* Return ATA status register for completed CRPB */
1294         return ata_status;
1295 }
1296
1297 /**
1298  *      mv_err_intr - Handle error interrupts on the port
1299  *      @ap: ATA channel to manipulate
1300  *      @reset_allowed: bool: 0 == don't trigger from reset here
1301  *
1302  *      In most cases, just clear the interrupt and move on.  However,
1303  *      some cases require an eDMA reset, which is done right before
1304  *      the COMRESET in mv_phy_reset().  The SERR case requires a
1305  *      clear of pending errors in the SATA SERROR register.  Finally,
1306  *      if the port disabled DMA, update our cached copy to match.
1307  *
1308  *      LOCKING:
1309  *      Inherited from caller.
1310  */
1311 static void mv_err_intr(struct ata_port *ap, int reset_allowed)
1312 {
1313         void __iomem *port_mmio = mv_ap_base(ap);
1314         u32 edma_err_cause, serr = 0;
1315
1316         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1317
1318         if (EDMA_ERR_SERR & edma_err_cause) {
1319                 serr = scr_read(ap, SCR_ERROR);
1320                 scr_write_flush(ap, SCR_ERROR, serr);
1321         }
1322         if (EDMA_ERR_SELF_DIS & edma_err_cause) {
1323                 struct mv_port_priv *pp = ap->private_data;
1324                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1325         }
1326         DPRINTK(KERN_ERR "ata%u: port error; EDMA err cause: 0x%08x "
1327                 "SERR: 0x%08x\n", ap->id, edma_err_cause, serr);
1328
1329         /* Clear EDMA now that SERR cleanup done */
1330         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1331
1332         /* check for fatal here and recover if needed */
1333         if (reset_allowed && (EDMA_ERR_FATAL & edma_err_cause))
1334                 mv_stop_and_reset(ap);
1335 }
1336
1337 /**
1338  *      mv_host_intr - Handle all interrupts on the given host controller
1339  *      @host_set: host specific structure
1340  *      @relevant: port error bits relevant to this host controller
1341  *      @hc: which host controller we're to look at
1342  *
1343  *      Read then write clear the HC interrupt status then walk each
1344  *      port connected to the HC and see if it needs servicing.  Port
1345  *      success ints are reported in the HC interrupt status reg, the
1346  *      port error ints are reported in the higher level main
1347  *      interrupt status register and thus are passed in via the
1348  *      'relevant' argument.
1349  *
1350  *      LOCKING:
1351  *      Inherited from caller.
1352  */
1353 static void mv_host_intr(struct ata_host_set *host_set, u32 relevant,
1354                          unsigned int hc)
1355 {
1356         void __iomem *mmio = host_set->mmio_base;
1357         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1358         struct ata_queued_cmd *qc;
1359         u32 hc_irq_cause;
1360         int shift, port, port0, hard_port, handled;
1361         unsigned int err_mask;
1362
1363         if (hc == 0) {
1364                 port0 = 0;
1365         } else {
1366                 port0 = MV_PORTS_PER_HC;
1367         }
1368
1369         /* we'll need the HC success int register in most cases */
1370         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
1371         if (hc_irq_cause) {
1372                 writelfl(~hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
1373         }
1374
1375         VPRINTK("ENTER, hc%u relevant=0x%08x HC IRQ cause=0x%08x\n",
1376                 hc,relevant,hc_irq_cause);
1377
1378         for (port = port0; port < port0 + MV_PORTS_PER_HC; port++) {
1379                 u8 ata_status = 0;
1380                 struct ata_port *ap = host_set->ports[port];
1381                 struct mv_port_priv *pp = ap->private_data;
1382
1383                 hard_port = port & MV_PORT_MASK;        /* range 0-3 */
1384                 handled = 0;    /* ensure ata_status is set if handled++ */
1385
1386                 /* Note that DEV_IRQ might happen spuriously during EDMA,
1387                  * and should be ignored in such cases.  We could mask it,
1388                  * but it's pretty rare and may not be worth the overhead.
1389                  */ 
1390                 if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
1391                         /* EDMA: check for response queue interrupt */
1392                         if ((CRPB_DMA_DONE << hard_port) & hc_irq_cause) {
1393                                 ata_status = mv_get_crpb_status(ap);
1394                                 handled = 1;
1395                         }
1396                 } else {
1397                         /* PIO: check for device (drive) interrupt */
1398                         if ((DEV_IRQ << hard_port) & hc_irq_cause) {
1399                                 ata_status = readb((void __iomem *)
1400                                            ap->ioaddr.status_addr);
1401                                 handled = 1;
1402                         }
1403                 }
1404
1405                 if (ap->flags & (ATA_FLAG_PORT_DISABLED | ATA_FLAG_NOINTR))
1406                         continue;
1407
1408                 err_mask = ac_err_mask(ata_status);
1409
1410                 shift = port << 1;              /* (port * 2) */
1411                 if (port >= MV_PORTS_PER_HC) {
1412                         shift++;        /* skip bit 8 in the HC Main IRQ reg */
1413                 }
1414                 if ((PORT0_ERR << shift) & relevant) {
1415                         mv_err_intr(ap, 1);
1416                         err_mask |= AC_ERR_OTHER;
1417                         handled = 1;
1418                 }
1419
1420                 if (handled) {
1421                         qc = ata_qc_from_tag(ap, ap->active_tag);
1422                         if (qc && (qc->flags & ATA_QCFLAG_ACTIVE)) {
1423                                 VPRINTK("port %u IRQ found for qc, "
1424                                         "ata_status 0x%x\n", port,ata_status);
1425                                 /* mark qc status appropriately */
1426                                 if (!(qc->tf.ctl & ATA_NIEN)) {
1427                                         qc->err_mask |= err_mask;
1428                                         ata_qc_complete(qc);
1429                                 }
1430                         }
1431                 }
1432         }
1433         VPRINTK("EXIT\n");
1434 }
1435
1436 /**
1437  *      mv_interrupt -
1438  *      @irq: unused
1439  *      @dev_instance: private data; in this case the host structure
1440  *      @regs: unused
1441  *
1442  *      Read the read only register to determine if any host
1443  *      controllers have pending interrupts.  If so, call lower level
1444  *      routine to handle.  Also check for PCI errors which are only
1445  *      reported here.
1446  *
1447  *      LOCKING:
1448  *      This routine holds the host_set lock while processing pending
1449  *      interrupts.
1450  */
1451 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
1452                                 struct pt_regs *regs)
1453 {
1454         struct ata_host_set *host_set = dev_instance;
1455         unsigned int hc, handled = 0, n_hcs;
1456         void __iomem *mmio = host_set->mmio_base;
1457         struct mv_host_priv *hpriv;
1458         u32 irq_stat;
1459
1460         irq_stat = readl(mmio + HC_MAIN_IRQ_CAUSE_OFS);
1461
1462         /* check the cases where we either have nothing pending or have read
1463          * a bogus register value which can indicate HW removal or PCI fault
1464          */
1465         if (!irq_stat || (0xffffffffU == irq_stat)) {
1466                 return IRQ_NONE;
1467         }
1468
1469         n_hcs = mv_get_hc_count(host_set->ports[0]->flags);
1470         spin_lock(&host_set->lock);
1471
1472         for (hc = 0; hc < n_hcs; hc++) {
1473                 u32 relevant = irq_stat & (HC0_IRQ_PEND << (hc * HC_SHIFT));
1474                 if (relevant) {
1475                         mv_host_intr(host_set, relevant, hc);
1476                         handled++;
1477                 }
1478         }
1479
1480         hpriv = host_set->private_data;
1481         if (IS_60XX(hpriv)) {
1482                 /* deal with the interrupt coalescing bits */
1483                 if (irq_stat & (TRAN_LO_DONE | TRAN_HI_DONE | PORTS_0_7_COAL_DONE)) {
1484                         writelfl(0, mmio + MV_IRQ_COAL_CAUSE_LO);
1485                         writelfl(0, mmio + MV_IRQ_COAL_CAUSE_HI);
1486                         writelfl(0, mmio + MV_IRQ_COAL_CAUSE);
1487                 }
1488         }
1489
1490         if (PCI_ERR & irq_stat) {
1491                 printk(KERN_ERR DRV_NAME ": PCI ERROR; PCI IRQ cause=0x%08x\n",
1492                        readl(mmio + PCI_IRQ_CAUSE_OFS));
1493
1494                 DPRINTK("All regs @ PCI error\n");
1495                 mv_dump_all_regs(mmio, -1, to_pci_dev(host_set->dev));
1496
1497                 writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
1498                 handled++;
1499         }
1500         spin_unlock(&host_set->lock);
1501
1502         return IRQ_RETVAL(handled);
1503 }
1504
1505 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
1506 {
1507         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
1508         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
1509
1510         return hc_mmio + ofs;
1511 }
1512
1513 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
1514 {
1515         unsigned int ofs;
1516
1517         switch (sc_reg_in) {
1518         case SCR_STATUS:
1519         case SCR_ERROR:
1520         case SCR_CONTROL:
1521                 ofs = sc_reg_in * sizeof(u32);
1522                 break;
1523         default:
1524                 ofs = 0xffffffffU;
1525                 break;
1526         }
1527         return ofs;
1528 }
1529
1530 static u32 mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in)
1531 {
1532         void __iomem *mmio = mv5_phy_base(ap->host_set->mmio_base, ap->port_no);
1533         unsigned int ofs = mv5_scr_offset(sc_reg_in);
1534
1535         if (ofs != 0xffffffffU)
1536                 return readl(mmio + ofs);
1537         else
1538                 return (u32) ofs;
1539 }
1540
1541 static void mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
1542 {
1543         void __iomem *mmio = mv5_phy_base(ap->host_set->mmio_base, ap->port_no);
1544         unsigned int ofs = mv5_scr_offset(sc_reg_in);
1545
1546         if (ofs != 0xffffffffU)
1547                 writelfl(val, mmio + ofs);
1548 }
1549
1550 static void mv5_reset_bus(struct pci_dev *pdev, void __iomem *mmio)
1551 {
1552         u8 rev_id;
1553         int early_5080;
1554
1555         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
1556
1557         early_5080 = (pdev->device == 0x5080) && (rev_id == 0);
1558
1559         if (!early_5080) {
1560                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1561                 tmp |= (1 << 0);
1562                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1563         }
1564
1565         mv_reset_pci_bus(pdev, mmio);
1566 }
1567
1568 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
1569 {
1570         writel(0x0fcfffff, mmio + MV_FLASH_CTL);
1571 }
1572
1573 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
1574                            void __iomem *mmio)
1575 {
1576         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
1577         u32 tmp;
1578
1579         tmp = readl(phy_mmio + MV5_PHY_MODE);
1580
1581         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
1582         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
1583 }
1584
1585 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1586 {
1587         u32 tmp;
1588
1589         writel(0, mmio + MV_GPIO_PORT_CTL);
1590
1591         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
1592
1593         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1594         tmp |= ~(1 << 0);
1595         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1596 }
1597
1598 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
1599                            unsigned int port)
1600 {
1601         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
1602         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
1603         u32 tmp;
1604         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
1605
1606         if (fix_apm_sq) {
1607                 tmp = readl(phy_mmio + MV5_LT_MODE);
1608                 tmp |= (1 << 19);
1609                 writel(tmp, phy_mmio + MV5_LT_MODE);
1610
1611                 tmp = readl(phy_mmio + MV5_PHY_CTL);
1612                 tmp &= ~0x3;
1613                 tmp |= 0x1;
1614                 writel(tmp, phy_mmio + MV5_PHY_CTL);
1615         }
1616
1617         tmp = readl(phy_mmio + MV5_PHY_MODE);
1618         tmp &= ~mask;
1619         tmp |= hpriv->signal[port].pre;
1620         tmp |= hpriv->signal[port].amps;
1621         writel(tmp, phy_mmio + MV5_PHY_MODE);
1622 }
1623
1624
1625 #undef ZERO
1626 #define ZERO(reg) writel(0, port_mmio + (reg))
1627 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
1628                              unsigned int port)
1629 {
1630         void __iomem *port_mmio = mv_port_base(mmio, port);
1631
1632         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
1633
1634         mv_channel_reset(hpriv, mmio, port);
1635
1636         ZERO(0x028);    /* command */
1637         writel(0x11f, port_mmio + EDMA_CFG_OFS);
1638         ZERO(0x004);    /* timer */
1639         ZERO(0x008);    /* irq err cause */
1640         ZERO(0x00c);    /* irq err mask */
1641         ZERO(0x010);    /* rq bah */
1642         ZERO(0x014);    /* rq inp */
1643         ZERO(0x018);    /* rq outp */
1644         ZERO(0x01c);    /* respq bah */
1645         ZERO(0x024);    /* respq outp */
1646         ZERO(0x020);    /* respq inp */
1647         ZERO(0x02c);    /* test control */
1648         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT);
1649 }
1650 #undef ZERO
1651
1652 #define ZERO(reg) writel(0, hc_mmio + (reg))
1653 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1654                         unsigned int hc)
1655 {
1656         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1657         u32 tmp;
1658
1659         ZERO(0x00c);
1660         ZERO(0x010);
1661         ZERO(0x014);
1662         ZERO(0x018);
1663
1664         tmp = readl(hc_mmio + 0x20);
1665         tmp &= 0x1c1c1c1c;
1666         tmp |= 0x03030303;
1667         writel(tmp, hc_mmio + 0x20);
1668 }
1669 #undef ZERO
1670
1671 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1672                         unsigned int n_hc)
1673 {
1674         unsigned int hc, port;
1675
1676         for (hc = 0; hc < n_hc; hc++) {
1677                 for (port = 0; port < MV_PORTS_PER_HC; port++)
1678                         mv5_reset_hc_port(hpriv, mmio,
1679                                           (hc * MV_PORTS_PER_HC) + port);
1680
1681                 mv5_reset_one_hc(hpriv, mmio, hc);
1682         }
1683
1684         return 0;
1685 }
1686
1687 #undef ZERO
1688 #define ZERO(reg) writel(0, mmio + (reg))
1689 static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio)
1690 {
1691         u32 tmp;
1692
1693         tmp = readl(mmio + MV_PCI_MODE);
1694         tmp &= 0xff00ffff;
1695         writel(tmp, mmio + MV_PCI_MODE);
1696
1697         ZERO(MV_PCI_DISC_TIMER);
1698         ZERO(MV_PCI_MSI_TRIGGER);
1699         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT);
1700         ZERO(HC_MAIN_IRQ_MASK_OFS);
1701         ZERO(MV_PCI_SERR_MASK);
1702         ZERO(PCI_IRQ_CAUSE_OFS);
1703         ZERO(PCI_IRQ_MASK_OFS);
1704         ZERO(MV_PCI_ERR_LOW_ADDRESS);
1705         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
1706         ZERO(MV_PCI_ERR_ATTRIBUTE);
1707         ZERO(MV_PCI_ERR_COMMAND);
1708 }
1709 #undef ZERO
1710
1711 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
1712 {
1713         u32 tmp;
1714
1715         mv5_reset_flash(hpriv, mmio);
1716
1717         tmp = readl(mmio + MV_GPIO_PORT_CTL);
1718         tmp &= 0x3;
1719         tmp |= (1 << 5) | (1 << 6);
1720         writel(tmp, mmio + MV_GPIO_PORT_CTL);
1721 }
1722
1723 /**
1724  *      mv6_reset_hc - Perform the 6xxx global soft reset
1725  *      @mmio: base address of the HBA
1726  *
1727  *      This routine only applies to 6xxx parts.
1728  *
1729  *      LOCKING:
1730  *      Inherited from caller.
1731  */
1732 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1733                         unsigned int n_hc)
1734 {
1735         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
1736         int i, rc = 0;
1737         u32 t;
1738
1739         /* Following procedure defined in PCI "main command and status
1740          * register" table.
1741          */
1742         t = readl(reg);
1743         writel(t | STOP_PCI_MASTER, reg);
1744
1745         for (i = 0; i < 1000; i++) {
1746                 udelay(1);
1747                 t = readl(reg);
1748                 if (PCI_MASTER_EMPTY & t) {
1749                         break;
1750                 }
1751         }
1752         if (!(PCI_MASTER_EMPTY & t)) {
1753                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
1754                 rc = 1;
1755                 goto done;
1756         }
1757
1758         /* set reset */
1759         i = 5;
1760         do {
1761                 writel(t | GLOB_SFT_RST, reg);
1762                 t = readl(reg);
1763                 udelay(1);
1764         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
1765
1766         if (!(GLOB_SFT_RST & t)) {
1767                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
1768                 rc = 1;
1769                 goto done;
1770         }
1771
1772         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
1773         i = 5;
1774         do {
1775                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
1776                 t = readl(reg);
1777                 udelay(1);
1778         } while ((GLOB_SFT_RST & t) && (i-- > 0));
1779
1780         if (GLOB_SFT_RST & t) {
1781                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
1782                 rc = 1;
1783         }
1784 done:
1785         return rc;
1786 }
1787
1788 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
1789                            void __iomem *mmio)
1790 {
1791         void __iomem *port_mmio;
1792         u32 tmp;
1793
1794         tmp = readl(mmio + MV_RESET_CFG);
1795         if ((tmp & (1 << 0)) == 0) {
1796                 hpriv->signal[idx].amps = 0x7 << 8;
1797                 hpriv->signal[idx].pre = 0x1 << 5;
1798                 return;
1799         }
1800
1801         port_mmio = mv_port_base(mmio, idx);
1802         tmp = readl(port_mmio + PHY_MODE2);
1803
1804         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
1805         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
1806 }
1807
1808 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1809 {
1810         writel(0x00000060, mmio + MV_GPIO_PORT_CTL);
1811 }
1812
1813 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
1814                            unsigned int port)
1815 {
1816         void __iomem *port_mmio = mv_port_base(mmio, port);
1817
1818         u32 hp_flags = hpriv->hp_flags;
1819         int fix_phy_mode2 =
1820                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
1821         int fix_phy_mode4 =
1822                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
1823         u32 m2, tmp;
1824
1825         if (fix_phy_mode2) {
1826                 m2 = readl(port_mmio + PHY_MODE2);
1827                 m2 &= ~(1 << 16);
1828                 m2 |= (1 << 31);
1829                 writel(m2, port_mmio + PHY_MODE2);
1830
1831                 udelay(200);
1832
1833                 m2 = readl(port_mmio + PHY_MODE2);
1834                 m2 &= ~((1 << 16) | (1 << 31));
1835                 writel(m2, port_mmio + PHY_MODE2);
1836
1837                 udelay(200);
1838         }
1839
1840         /* who knows what this magic does */
1841         tmp = readl(port_mmio + PHY_MODE3);
1842         tmp &= ~0x7F800000;
1843         tmp |= 0x2A800000;
1844         writel(tmp, port_mmio + PHY_MODE3);
1845
1846         if (fix_phy_mode4) {
1847                 u32 m4;
1848
1849                 m4 = readl(port_mmio + PHY_MODE4);
1850
1851                 if (hp_flags & MV_HP_ERRATA_60X1B2)
1852                         tmp = readl(port_mmio + 0x310);
1853
1854                 m4 = (m4 & ~(1 << 1)) | (1 << 0);
1855
1856                 writel(m4, port_mmio + PHY_MODE4);
1857
1858                 if (hp_flags & MV_HP_ERRATA_60X1B2)
1859                         writel(tmp, port_mmio + 0x310);
1860         }
1861
1862         /* Revert values of pre-emphasis and signal amps to the saved ones */
1863         m2 = readl(port_mmio + PHY_MODE2);
1864
1865         m2 &= ~MV_M2_PREAMP_MASK;
1866         m2 |= hpriv->signal[port].amps;
1867         m2 |= hpriv->signal[port].pre;
1868         m2 &= ~(1 << 16);
1869
1870         /* according to mvSata 3.6.1, some IIE values are fixed */
1871         if (IS_GEN_IIE(hpriv)) {
1872                 m2 &= ~0xC30FF01F;
1873                 m2 |= 0x0000900F;
1874         }
1875
1876         writel(m2, port_mmio + PHY_MODE2);
1877 }
1878
1879 static void mv_channel_reset(struct mv_host_priv *hpriv, void __iomem *mmio,
1880                              unsigned int port_no)
1881 {
1882         void __iomem *port_mmio = mv_port_base(mmio, port_no);
1883
1884         writelfl(ATA_RST, port_mmio + EDMA_CMD_OFS);
1885
1886         if (IS_60XX(hpriv)) {
1887                 u32 ifctl = readl(port_mmio + SATA_INTERFACE_CTL);
1888                 ifctl |= (1 << 12) | (1 << 7);
1889                 writelfl(ifctl, port_mmio + SATA_INTERFACE_CTL);
1890         }
1891
1892         udelay(25);             /* allow reset propagation */
1893
1894         /* Spec never mentions clearing the bit.  Marvell's driver does
1895          * clear the bit, however.
1896          */
1897         writelfl(0, port_mmio + EDMA_CMD_OFS);
1898
1899         hpriv->ops->phy_errata(hpriv, mmio, port_no);
1900
1901         if (IS_50XX(hpriv))
1902                 mdelay(1);
1903 }
1904
1905 static void mv_stop_and_reset(struct ata_port *ap)
1906 {
1907         struct mv_host_priv *hpriv = ap->host_set->private_data;
1908         void __iomem *mmio = ap->host_set->mmio_base;
1909
1910         mv_stop_dma(ap);
1911
1912         mv_channel_reset(hpriv, mmio, ap->port_no);
1913
1914         __mv_phy_reset(ap, 0);
1915 }
1916
1917 static inline void __msleep(unsigned int msec, int can_sleep)
1918 {
1919         if (can_sleep)
1920                 msleep(msec);
1921         else
1922                 mdelay(msec);
1923 }
1924
1925 /**
1926  *      __mv_phy_reset - Perform eDMA reset followed by COMRESET
1927  *      @ap: ATA channel to manipulate
1928  *
1929  *      Part of this is taken from __sata_phy_reset and modified to
1930  *      not sleep since this routine gets called from interrupt level.
1931  *
1932  *      LOCKING:
1933  *      Inherited from caller.  This is coded to safe to call at
1934  *      interrupt level, i.e. it does not sleep.
1935  */
1936 static void __mv_phy_reset(struct ata_port *ap, int can_sleep)
1937 {
1938         struct mv_port_priv *pp = ap->private_data;
1939         struct mv_host_priv *hpriv = ap->host_set->private_data;
1940         void __iomem *port_mmio = mv_ap_base(ap);
1941         struct ata_taskfile tf;
1942         struct ata_device *dev = &ap->device[0];
1943         unsigned long timeout;
1944         int retry = 5;
1945         u32 sstatus;
1946
1947         VPRINTK("ENTER, port %u, mmio 0x%p\n", ap->port_no, port_mmio);
1948
1949         DPRINTK("S-regs after ATA_RST: SStat 0x%08x SErr 0x%08x "
1950                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1951                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1952
1953         /* Issue COMRESET via SControl */
1954 comreset_retry:
1955         scr_write_flush(ap, SCR_CONTROL, 0x301);
1956         __msleep(1, can_sleep);
1957
1958         scr_write_flush(ap, SCR_CONTROL, 0x300);
1959         __msleep(20, can_sleep);
1960
1961         timeout = jiffies + msecs_to_jiffies(200);
1962         do {
1963                 sstatus = scr_read(ap, SCR_STATUS) & 0x3;
1964                 if ((sstatus == 3) || (sstatus == 0))
1965                         break;
1966
1967                 __msleep(1, can_sleep);
1968         } while (time_before(jiffies, timeout));
1969
1970         /* work around errata */
1971         if (IS_60XX(hpriv) &&
1972             (sstatus != 0x0) && (sstatus != 0x113) && (sstatus != 0x123) &&
1973             (retry-- > 0))
1974                 goto comreset_retry;
1975
1976         DPRINTK("S-regs after PHY wake: SStat 0x%08x SErr 0x%08x "
1977                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1978                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1979
1980         if (sata_dev_present(ap)) {
1981                 ata_port_probe(ap);
1982         } else {
1983                 printk(KERN_INFO "ata%u: no device found (phy stat %08x)\n",
1984                        ap->id, scr_read(ap, SCR_STATUS));
1985                 ata_port_disable(ap);
1986                 return;
1987         }
1988         ap->cbl = ATA_CBL_SATA;
1989
1990         /* even after SStatus reflects that device is ready,
1991          * it seems to take a while for link to be fully
1992          * established (and thus Status no longer 0x80/0x7F),
1993          * so we poll a bit for that, here.
1994          */
1995         retry = 20;
1996         while (1) {
1997                 u8 drv_stat = ata_check_status(ap);
1998                 if ((drv_stat != 0x80) && (drv_stat != 0x7f))
1999                         break;
2000                 __msleep(500, can_sleep);
2001                 if (retry-- <= 0)
2002                         break;
2003         }
2004
2005         tf.lbah = readb((void __iomem *) ap->ioaddr.lbah_addr);
2006         tf.lbam = readb((void __iomem *) ap->ioaddr.lbam_addr);
2007         tf.lbal = readb((void __iomem *) ap->ioaddr.lbal_addr);
2008         tf.nsect = readb((void __iomem *) ap->ioaddr.nsect_addr);
2009
2010         dev->class = ata_dev_classify(&tf);
2011         if (!ata_dev_present(dev)) {
2012                 VPRINTK("Port disabled post-sig: No device present.\n");
2013                 ata_port_disable(ap);
2014         }
2015
2016         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2017
2018         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2019
2020         VPRINTK("EXIT\n");
2021 }
2022
2023 static void mv_phy_reset(struct ata_port *ap)
2024 {
2025         __mv_phy_reset(ap, 1);
2026 }
2027
2028 /**
2029  *      mv_eng_timeout - Routine called by libata when SCSI times out I/O
2030  *      @ap: ATA channel to manipulate
2031  *
2032  *      Intent is to clear all pending error conditions, reset the
2033  *      chip/bus, fail the command, and move on.
2034  *
2035  *      LOCKING:
2036  *      This routine holds the host_set lock while failing the command.
2037  */
2038 static void mv_eng_timeout(struct ata_port *ap)
2039 {
2040         struct ata_queued_cmd *qc;
2041
2042         printk(KERN_ERR "ata%u: Entering mv_eng_timeout\n",ap->id);
2043         DPRINTK("All regs @ start of eng_timeout\n");
2044         mv_dump_all_regs(ap->host_set->mmio_base, ap->port_no,
2045                          to_pci_dev(ap->host_set->dev));
2046
2047         qc = ata_qc_from_tag(ap, ap->active_tag);
2048         printk(KERN_ERR "mmio_base %p ap %p qc %p scsi_cmnd %p &cmnd %p\n",
2049                ap->host_set->mmio_base, ap, qc, qc->scsicmd,
2050                &qc->scsicmd->cmnd);
2051
2052         mv_err_intr(ap, 0);
2053         mv_stop_and_reset(ap);
2054
2055         WARN_ON(!(qc->flags & ATA_QCFLAG_ACTIVE));
2056         if (qc->flags & ATA_QCFLAG_ACTIVE) {
2057                 qc->err_mask |= AC_ERR_TIMEOUT;
2058                 ata_eh_qc_complete(qc);
2059         }
2060 }
2061
2062 /**
2063  *      mv_port_init - Perform some early initialization on a single port.
2064  *      @port: libata data structure storing shadow register addresses
2065  *      @port_mmio: base address of the port
2066  *
2067  *      Initialize shadow register mmio addresses, clear outstanding
2068  *      interrupts on the port, and unmask interrupts for the future
2069  *      start of the port.
2070  *
2071  *      LOCKING:
2072  *      Inherited from caller.
2073  */
2074 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
2075 {
2076         unsigned long shd_base = (unsigned long) port_mmio + SHD_BLK_OFS;
2077         unsigned serr_ofs;
2078
2079         /* PIO related setup
2080          */
2081         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
2082         port->error_addr =
2083                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
2084         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
2085         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
2086         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
2087         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
2088         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
2089         port->status_addr =
2090                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
2091         /* special case: control/altstatus doesn't have ATA_REG_ address */
2092         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
2093
2094         /* unused: */
2095         port->cmd_addr = port->bmdma_addr = port->scr_addr = 0;
2096
2097         /* Clear any currently outstanding port interrupt conditions */
2098         serr_ofs = mv_scr_offset(SCR_ERROR);
2099         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
2100         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2101
2102         /* unmask all EDMA error interrupts */
2103         writelfl(~0, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
2104
2105         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
2106                 readl(port_mmio + EDMA_CFG_OFS),
2107                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
2108                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
2109 }
2110
2111 static int mv_chip_id(struct pci_dev *pdev, struct mv_host_priv *hpriv,
2112                       unsigned int board_idx)
2113 {
2114         u8 rev_id;
2115         u32 hp_flags = hpriv->hp_flags;
2116
2117         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
2118
2119         switch(board_idx) {
2120         case chip_5080:
2121                 hpriv->ops = &mv5xxx_ops;
2122                 hp_flags |= MV_HP_50XX;
2123
2124                 switch (rev_id) {
2125                 case 0x1:
2126                         hp_flags |= MV_HP_ERRATA_50XXB0;
2127                         break;
2128                 case 0x3:
2129                         hp_flags |= MV_HP_ERRATA_50XXB2;
2130                         break;
2131                 default:
2132                         dev_printk(KERN_WARNING, &pdev->dev,
2133                            "Applying 50XXB2 workarounds to unknown rev\n");
2134                         hp_flags |= MV_HP_ERRATA_50XXB2;
2135                         break;
2136                 }
2137                 break;
2138
2139         case chip_504x:
2140         case chip_508x:
2141                 hpriv->ops = &mv5xxx_ops;
2142                 hp_flags |= MV_HP_50XX;
2143
2144                 switch (rev_id) {
2145                 case 0x0:
2146                         hp_flags |= MV_HP_ERRATA_50XXB0;
2147                         break;
2148                 case 0x3:
2149                         hp_flags |= MV_HP_ERRATA_50XXB2;
2150                         break;
2151                 default:
2152                         dev_printk(KERN_WARNING, &pdev->dev,
2153                            "Applying B2 workarounds to unknown rev\n");
2154                         hp_flags |= MV_HP_ERRATA_50XXB2;
2155                         break;
2156                 }
2157                 break;
2158
2159         case chip_604x:
2160         case chip_608x:
2161                 hpriv->ops = &mv6xxx_ops;
2162
2163                 switch (rev_id) {
2164                 case 0x7:
2165                         hp_flags |= MV_HP_ERRATA_60X1B2;
2166                         break;
2167                 case 0x9:
2168                         hp_flags |= MV_HP_ERRATA_60X1C0;
2169                         break;
2170                 default:
2171                         dev_printk(KERN_WARNING, &pdev->dev,
2172                                    "Applying B2 workarounds to unknown rev\n");
2173                         hp_flags |= MV_HP_ERRATA_60X1B2;
2174                         break;
2175                 }
2176                 break;
2177
2178         case chip_7042:
2179         case chip_6042:
2180                 hpriv->ops = &mv6xxx_ops;
2181
2182                 hp_flags |= MV_HP_GEN_IIE;
2183
2184                 switch (rev_id) {
2185                 case 0x0:
2186                         hp_flags |= MV_HP_ERRATA_XX42A0;
2187                         break;
2188                 case 0x1:
2189                         hp_flags |= MV_HP_ERRATA_60X1C0;
2190                         break;
2191                 default:
2192                         dev_printk(KERN_WARNING, &pdev->dev,
2193                            "Applying 60X1C0 workarounds to unknown rev\n");
2194                         hp_flags |= MV_HP_ERRATA_60X1C0;
2195                         break;
2196                 }
2197                 break;
2198
2199         default:
2200                 printk(KERN_ERR DRV_NAME ": BUG: invalid board index %u\n", board_idx);
2201                 return 1;
2202         }
2203
2204         hpriv->hp_flags = hp_flags;
2205
2206         return 0;
2207 }
2208
2209 /**
2210  *      mv_init_host - Perform some early initialization of the host.
2211  *      @pdev: host PCI device
2212  *      @probe_ent: early data struct representing the host
2213  *
2214  *      If possible, do an early global reset of the host.  Then do
2215  *      our port init and clear/unmask all/relevant host interrupts.
2216  *
2217  *      LOCKING:
2218  *      Inherited from caller.
2219  */
2220 static int mv_init_host(struct pci_dev *pdev, struct ata_probe_ent *probe_ent,
2221                         unsigned int board_idx)
2222 {
2223         int rc = 0, n_hc, port, hc;
2224         void __iomem *mmio = probe_ent->mmio_base;
2225         struct mv_host_priv *hpriv = probe_ent->private_data;
2226
2227         /* global interrupt mask */
2228         writel(0, mmio + HC_MAIN_IRQ_MASK_OFS);
2229
2230         rc = mv_chip_id(pdev, hpriv, board_idx);
2231         if (rc)
2232                 goto done;
2233
2234         n_hc = mv_get_hc_count(probe_ent->host_flags);
2235         probe_ent->n_ports = MV_PORTS_PER_HC * n_hc;
2236
2237         for (port = 0; port < probe_ent->n_ports; port++)
2238                 hpriv->ops->read_preamp(hpriv, port, mmio);
2239
2240         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
2241         if (rc)
2242                 goto done;
2243
2244         hpriv->ops->reset_flash(hpriv, mmio);
2245         hpriv->ops->reset_bus(pdev, mmio);
2246         hpriv->ops->enable_leds(hpriv, mmio);
2247
2248         for (port = 0; port < probe_ent->n_ports; port++) {
2249                 if (IS_60XX(hpriv)) {
2250                         void __iomem *port_mmio = mv_port_base(mmio, port);
2251
2252                         u32 ifctl = readl(port_mmio + SATA_INTERFACE_CTL);
2253                         ifctl |= (1 << 12);
2254                         writelfl(ifctl, port_mmio + SATA_INTERFACE_CTL);
2255                 }
2256
2257                 hpriv->ops->phy_errata(hpriv, mmio, port);
2258         }
2259
2260         for (port = 0; port < probe_ent->n_ports; port++) {
2261                 void __iomem *port_mmio = mv_port_base(mmio, port);
2262                 mv_port_init(&probe_ent->port[port], port_mmio);
2263         }
2264
2265         for (hc = 0; hc < n_hc; hc++) {
2266                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
2267
2268                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
2269                         "(before clear)=0x%08x\n", hc,
2270                         readl(hc_mmio + HC_CFG_OFS),
2271                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
2272
2273                 /* Clear any currently outstanding hc interrupt conditions */
2274                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
2275         }
2276
2277         /* Clear any currently outstanding host interrupt conditions */
2278         writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
2279
2280         /* and unmask interrupt generation for host regs */
2281         writelfl(PCI_UNMASK_ALL_IRQS, mmio + PCI_IRQ_MASK_OFS);
2282         writelfl(~HC_MAIN_MASKED_IRQS, mmio + HC_MAIN_IRQ_MASK_OFS);
2283
2284         VPRINTK("HC MAIN IRQ cause/mask=0x%08x/0x%08x "
2285                 "PCI int cause/mask=0x%08x/0x%08x\n",
2286                 readl(mmio + HC_MAIN_IRQ_CAUSE_OFS),
2287                 readl(mmio + HC_MAIN_IRQ_MASK_OFS),
2288                 readl(mmio + PCI_IRQ_CAUSE_OFS),
2289                 readl(mmio + PCI_IRQ_MASK_OFS));
2290
2291 done:
2292         return rc;
2293 }
2294
2295 /**
2296  *      mv_print_info - Dump key info to kernel log for perusal.
2297  *      @probe_ent: early data struct representing the host
2298  *
2299  *      FIXME: complete this.
2300  *
2301  *      LOCKING:
2302  *      Inherited from caller.
2303  */
2304 static void mv_print_info(struct ata_probe_ent *probe_ent)
2305 {
2306         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
2307         struct mv_host_priv *hpriv = probe_ent->private_data;
2308         u8 rev_id, scc;
2309         const char *scc_s;
2310
2311         /* Use this to determine the HW stepping of the chip so we know
2312          * what errata to workaround
2313          */
2314         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
2315
2316         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
2317         if (scc == 0)
2318                 scc_s = "SCSI";
2319         else if (scc == 0x01)
2320                 scc_s = "RAID";
2321         else
2322                 scc_s = "unknown";
2323
2324         dev_printk(KERN_INFO, &pdev->dev,
2325                "%u slots %u ports %s mode IRQ via %s\n",
2326                (unsigned)MV_MAX_Q_DEPTH, probe_ent->n_ports,
2327                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
2328 }
2329
2330 /**
2331  *      mv_init_one - handle a positive probe of a Marvell host
2332  *      @pdev: PCI device found
2333  *      @ent: PCI device ID entry for the matched host
2334  *
2335  *      LOCKING:
2336  *      Inherited from caller.
2337  */
2338 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
2339 {
2340         static int printed_version = 0;
2341         struct ata_probe_ent *probe_ent = NULL;
2342         struct mv_host_priv *hpriv;
2343         unsigned int board_idx = (unsigned int)ent->driver_data;
2344         void __iomem *mmio_base;
2345         int pci_dev_busy = 0, rc;
2346
2347         if (!printed_version++)
2348                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
2349
2350         rc = pci_enable_device(pdev);
2351         if (rc) {
2352                 return rc;
2353         }
2354
2355         rc = pci_request_regions(pdev, DRV_NAME);
2356         if (rc) {
2357                 pci_dev_busy = 1;
2358                 goto err_out;
2359         }
2360
2361         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
2362         if (probe_ent == NULL) {
2363                 rc = -ENOMEM;
2364                 goto err_out_regions;
2365         }
2366
2367         memset(probe_ent, 0, sizeof(*probe_ent));
2368         probe_ent->dev = pci_dev_to_dev(pdev);
2369         INIT_LIST_HEAD(&probe_ent->node);
2370
2371         mmio_base = pci_iomap(pdev, MV_PRIMARY_BAR, 0);
2372         if (mmio_base == NULL) {
2373                 rc = -ENOMEM;
2374                 goto err_out_free_ent;
2375         }
2376
2377         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
2378         if (!hpriv) {
2379                 rc = -ENOMEM;
2380                 goto err_out_iounmap;
2381         }
2382         memset(hpriv, 0, sizeof(*hpriv));
2383
2384         probe_ent->sht = mv_port_info[board_idx].sht;
2385         probe_ent->host_flags = mv_port_info[board_idx].host_flags;
2386         probe_ent->pio_mask = mv_port_info[board_idx].pio_mask;
2387         probe_ent->udma_mask = mv_port_info[board_idx].udma_mask;
2388         probe_ent->port_ops = mv_port_info[board_idx].port_ops;
2389
2390         probe_ent->irq = pdev->irq;
2391         probe_ent->irq_flags = SA_SHIRQ;
2392         probe_ent->mmio_base = mmio_base;
2393         probe_ent->private_data = hpriv;
2394
2395         /* initialize adapter */
2396         rc = mv_init_host(pdev, probe_ent, board_idx);
2397         if (rc) {
2398                 goto err_out_hpriv;
2399         }
2400
2401         /* Enable interrupts */
2402         if (msi && pci_enable_msi(pdev) == 0) {
2403                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
2404         } else {
2405                 pci_intx(pdev, 1);
2406         }
2407
2408         mv_dump_pci_cfg(pdev, 0x68);
2409         mv_print_info(probe_ent);
2410
2411         if (ata_device_add(probe_ent) == 0) {
2412                 rc = -ENODEV;           /* No devices discovered */
2413                 goto err_out_dev_add;
2414         }
2415
2416         kfree(probe_ent);
2417         return 0;
2418
2419 err_out_dev_add:
2420         if (MV_HP_FLAG_MSI & hpriv->hp_flags) {
2421                 pci_disable_msi(pdev);
2422         } else {
2423                 pci_intx(pdev, 0);
2424         }
2425 err_out_hpriv:
2426         kfree(hpriv);
2427 err_out_iounmap:
2428         pci_iounmap(pdev, mmio_base);
2429 err_out_free_ent:
2430         kfree(probe_ent);
2431 err_out_regions:
2432         pci_release_regions(pdev);
2433 err_out:
2434         if (!pci_dev_busy) {
2435                 pci_disable_device(pdev);
2436         }
2437
2438         return rc;
2439 }
2440
2441 static int __init mv_init(void)
2442 {
2443         return pci_module_init(&mv_pci_driver);
2444 }
2445
2446 static void __exit mv_exit(void)
2447 {
2448         pci_unregister_driver(&mv_pci_driver);
2449 }
2450
2451 MODULE_AUTHOR("Brett Russ");
2452 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
2453 MODULE_LICENSE("GPL");
2454 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
2455 MODULE_VERSION(DRV_VERSION);
2456
2457 module_param(msi, int, 0444);
2458 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
2459
2460 module_init(mv_init);
2461 module_exit(mv_exit);