Merge branch 'master' of git://git.kernel.org/pub/scm/linux/kernel/git/davem/net-2.6
[linux-2.6] / arch / arm / mach-orion5x / addr-map.c
1 /*
2  * arch/arm/mach-orion5x/addr-map.c
3  *
4  * Address map functions for Marvell Orion 5x SoCs
5  *
6  * Maintainer: Tzachi Perelstein <tzachi@marvell.com>
7  *
8  * This file is licensed under the terms of the GNU General Public
9  * License version 2.  This program is licensed "as is" without any
10  * warranty of any kind, whether express or implied.
11  */
12
13 #include <linux/kernel.h>
14 #include <linux/init.h>
15 #include <linux/mbus.h>
16 #include <asm/hardware.h>
17 #include <asm/io.h>
18 #include "common.h"
19
20 /*
21  * The Orion has fully programable address map. There's a separate address
22  * map for each of the device _master_ interfaces, e.g. CPU, PCI, PCIe, USB,
23  * Gigabit Ethernet, DMA/XOR engines, etc. Each interface has its own
24  * address decode windows that allow it to access any of the Orion resources.
25  *
26  * CPU address decoding --
27  * Linux assumes that it is the boot loader that already setup the access to
28  * DDR and internal registers.
29  * Setup access to PCI and PCIe IO/MEM space is issued by this file.
30  * Setup access to various devices located on the device bus interface (e.g.
31  * flashes, RTC, etc) should be issued by machine-setup.c according to
32  * specific board population (by using orion5x_setup_*_win()).
33  *
34  * Non-CPU Masters address decoding --
35  * Unlike the CPU, we setup the access from Orion's master interfaces to DDR
36  * banks only (the typical use case).
37  * Setup access for each master to DDR is issued by platform device setup.
38  */
39
40 /*
41  * Generic Address Decode Windows bit settings
42  */
43 #define TARGET_DDR              0
44 #define TARGET_DEV_BUS          1
45 #define TARGET_PCI              3
46 #define TARGET_PCIE             4
47 #define ATTR_PCIE_MEM           0x59
48 #define ATTR_PCIE_IO            0x51
49 #define ATTR_PCIE_WA            0x79
50 #define ATTR_PCI_MEM            0x59
51 #define ATTR_PCI_IO             0x51
52 #define ATTR_DEV_CS0            0x1e
53 #define ATTR_DEV_CS1            0x1d
54 #define ATTR_DEV_CS2            0x1b
55 #define ATTR_DEV_BOOT           0xf
56
57 /*
58  * Helpers to get DDR bank info
59  */
60 #define DDR_BASE_CS(n)          ORION5X_DDR_REG(0x1500 + ((n) << 3))
61 #define DDR_SIZE_CS(n)          ORION5X_DDR_REG(0x1504 + ((n) << 3))
62
63 /*
64  * CPU Address Decode Windows registers
65  */
66 #define CPU_WIN_CTRL(n)         ORION5X_BRIDGE_REG(0x000 | ((n) << 4))
67 #define CPU_WIN_BASE(n)         ORION5X_BRIDGE_REG(0x004 | ((n) << 4))
68 #define CPU_WIN_REMAP_LO(n)     ORION5X_BRIDGE_REG(0x008 | ((n) << 4))
69 #define CPU_WIN_REMAP_HI(n)     ORION5X_BRIDGE_REG(0x00c | ((n) << 4))
70
71
72 struct mbus_dram_target_info orion5x_mbus_dram_info;
73
74 static int __init orion5x_cpu_win_can_remap(int win)
75 {
76         u32 dev, rev;
77
78         orion5x_pcie_id(&dev, &rev);
79         if ((dev == MV88F5281_DEV_ID && win < 4)
80             || (dev == MV88F5182_DEV_ID && win < 2)
81             || (dev == MV88F5181_DEV_ID && win < 2))
82                 return 1;
83
84         return 0;
85 }
86
87 static void __init setup_cpu_win(int win, u32 base, u32 size,
88                                  u8 target, u8 attr, int remap)
89 {
90         orion5x_write(CPU_WIN_BASE(win), base & 0xffff0000);
91         orion5x_write(CPU_WIN_CTRL(win),
92                 ((size - 1) & 0xffff0000) | (attr << 8) | (target << 4) | 1);
93
94         if (orion5x_cpu_win_can_remap(win)) {
95                 if (remap < 0)
96                         remap = base;
97
98                 orion5x_write(CPU_WIN_REMAP_LO(win), remap & 0xffff0000);
99                 orion5x_write(CPU_WIN_REMAP_HI(win), 0);
100         }
101 }
102
103 void __init orion5x_setup_cpu_mbus_bridge(void)
104 {
105         int i;
106         int cs;
107
108         /*
109          * First, disable and clear windows.
110          */
111         for (i = 0; i < 8; i++) {
112                 orion5x_write(CPU_WIN_BASE(i), 0);
113                 orion5x_write(CPU_WIN_CTRL(i), 0);
114                 if (orion5x_cpu_win_can_remap(i)) {
115                         orion5x_write(CPU_WIN_REMAP_LO(i), 0);
116                         orion5x_write(CPU_WIN_REMAP_HI(i), 0);
117                 }
118         }
119
120         /*
121          * Setup windows for PCI+PCIe IO+MEM space.
122          */
123         setup_cpu_win(0, ORION5X_PCIE_IO_PHYS_BASE, ORION5X_PCIE_IO_SIZE,
124                 TARGET_PCIE, ATTR_PCIE_IO, ORION5X_PCIE_IO_BUS_BASE);
125         setup_cpu_win(1, ORION5X_PCI_IO_PHYS_BASE, ORION5X_PCI_IO_SIZE,
126                 TARGET_PCI, ATTR_PCI_IO, ORION5X_PCI_IO_BUS_BASE);
127         setup_cpu_win(2, ORION5X_PCIE_MEM_PHYS_BASE, ORION5X_PCIE_MEM_SIZE,
128                 TARGET_PCIE, ATTR_PCIE_MEM, -1);
129         setup_cpu_win(3, ORION5X_PCI_MEM_PHYS_BASE, ORION5X_PCI_MEM_SIZE,
130                 TARGET_PCI, ATTR_PCI_MEM, -1);
131
132         /*
133          * Setup MBUS dram target info.
134          */
135         orion5x_mbus_dram_info.mbus_dram_target_id = TARGET_DDR;
136
137         for (i = 0, cs = 0; i < 4; i++) {
138                 u32 base = readl(DDR_BASE_CS(i));
139                 u32 size = readl(DDR_SIZE_CS(i));
140
141                 /*
142                  * Chip select enabled?
143                  */
144                 if (size & 1) {
145                         struct mbus_dram_window *w;
146
147                         w = &orion5x_mbus_dram_info.cs[cs++];
148                         w->cs_index = i;
149                         w->mbus_attr = 0xf & ~(1 << i);
150                         w->base = base & 0xff000000;
151                         w->size = (size | 0x00ffffff) + 1;
152                 }
153         }
154         orion5x_mbus_dram_info.num_cs = cs;
155 }
156
157 void __init orion5x_setup_dev_boot_win(u32 base, u32 size)
158 {
159         setup_cpu_win(4, base, size, TARGET_DEV_BUS, ATTR_DEV_BOOT, -1);
160 }
161
162 void __init orion5x_setup_dev0_win(u32 base, u32 size)
163 {
164         setup_cpu_win(5, base, size, TARGET_DEV_BUS, ATTR_DEV_CS0, -1);
165 }
166
167 void __init orion5x_setup_dev1_win(u32 base, u32 size)
168 {
169         setup_cpu_win(6, base, size, TARGET_DEV_BUS, ATTR_DEV_CS1, -1);
170 }
171
172 void __init orion5x_setup_dev2_win(u32 base, u32 size)
173 {
174         setup_cpu_win(7, base, size, TARGET_DEV_BUS, ATTR_DEV_CS2, -1);
175 }
176
177 void __init orion5x_setup_pcie_wa_win(u32 base, u32 size)
178 {
179         setup_cpu_win(7, base, size, TARGET_PCIE, ATTR_PCIE_WA, -1);
180 }