git.oblomov.eu Git - linux-2.6/blob - drivers/scsi/sata_mv.c

   1 /*
   2  * sata_mv.c - Marvell SATA support
   3  *
   4  * Copyright 2005: EMC Corporation, all rights reserved.
   5  *
   6  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License as published by
  10  * the Free Software Foundation; version 2 of the License.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  20  *
  21  */
  22
  23 #include <linux/kernel.h>
  24 #include <linux/module.h>
  25 #include <linux/pci.h>
  26 #include <linux/init.h>
  27 #include <linux/blkdev.h>
  28 #include <linux/delay.h>
  29 #include <linux/interrupt.h>
  30 #include <linux/sched.h>
  31 #include <linux/dma-mapping.h>
  32 #include <linux/device.h>
  33 #include <scsi/scsi_host.h>
  34 #include <scsi/scsi_cmnd.h>
  35 #include <linux/libata.h>
  36 #include <asm/io.h>
  37
  38 #define DRV_NAME        "sata_mv"
  39 #define DRV_VERSION     "0.25"
  40
  41 enum {
  42         /* BAR's are enumerated in terms of pci_resource_start() terms */
  43         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
  44         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
  45         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
  46
  47         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
  48         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
  49
  50         MV_PCI_REG_BASE         = 0,
  51         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
  52         MV_SATAHC0_REG_BASE     = 0x20000,
  53         MV_FLASH_CTL            = 0x1046c,
  54         MV_GPIO_PORT_CTL        = 0x104f0,
  55         MV_RESET_CFG            = 0x180d8,
  56
  57         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
  58         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
  59         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
  60         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
  61
  62         MV_USE_Q_DEPTH          = ATA_DEF_QUEUE,
  63
  64         MV_MAX_Q_DEPTH          = 32,
  65         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
  66
  67         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
  68          * CRPB needs alignment on a 256B boundary. Size == 256B
  69          * SG count of 176 leads to MV_PORT_PRIV_DMA_SZ == 4KB
  70          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
  71          */
  72         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
  73         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
  74         MV_MAX_SG_CT            = 176,
  75         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
  76         MV_PORT_PRIV_DMA_SZ     = (MV_CRQB_Q_SZ + MV_CRPB_Q_SZ + MV_SG_TBL_SZ),
  77
  78         MV_PORTS_PER_HC         = 4,
  79         /* == (port / MV_PORTS_PER_HC) to determine HC from 0-7 port */
  80         MV_PORT_HC_SHIFT        = 2,
  81         /* == (port % MV_PORTS_PER_HC) to determine hard port from 0-7 port */
  82         MV_PORT_MASK            = 3,
  83
  84         /* Host Flags */
  85         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
  86         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
  87         MV_COMMON_FLAGS         = (ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
  88                                    ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO),
  89         MV_6XXX_FLAGS           = MV_FLAG_IRQ_COALESCE,
  90
  91         CRQB_FLAG_READ          = (1 << 0),
  92         CRQB_TAG_SHIFT          = 1,
  93         CRQB_CMD_ADDR_SHIFT     = 8,
  94         CRQB_CMD_CS             = (0x2 << 11),
  95         CRQB_CMD_LAST           = (1 << 15),
  96
  97         CRPB_FLAG_STATUS_SHIFT  = 8,
  98
  99         EPRD_FLAG_END_OF_TBL    = (1 << 31),
 100
 101         /* PCI interface registers */
 102
 103         PCI_COMMAND_OFS         = 0xc00,
 104
 105         PCI_MAIN_CMD_STS_OFS    = 0xd30,
 106         STOP_PCI_MASTER         = (1 << 2),
 107         PCI_MASTER_EMPTY        = (1 << 3),
 108         GLOB_SFT_RST            = (1 << 4),
 109
 110         MV_PCI_MODE             = 0xd00,
 111         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
 112         MV_PCI_DISC_TIMER       = 0xd04,
 113         MV_PCI_MSI_TRIGGER      = 0xc38,
 114         MV_PCI_SERR_MASK        = 0xc28,
 115         MV_PCI_XBAR_TMOUT       = 0x1d04,
 116         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
 117         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
 118         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
 119         MV_PCI_ERR_COMMAND      = 0x1d50,
 120
 121         PCI_IRQ_CAUSE_OFS               = 0x1d58,
 122         PCI_IRQ_MASK_OFS                = 0x1d5c,
 123         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
 124
 125         HC_MAIN_IRQ_CAUSE_OFS   = 0x1d60,
 126         HC_MAIN_IRQ_MASK_OFS    = 0x1d64,
 127         PORT0_ERR               = (1 << 0),     /* shift by port # */
 128         PORT0_DONE              = (1 << 1),     /* shift by port # */
 129         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
 130         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
 131         PCI_ERR                 = (1 << 18),
 132         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
 133         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
 134         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
 135         GPIO_INT                = (1 << 22),
 136         SELF_INT                = (1 << 23),
 137         TWSI_INT                = (1 << 24),
 138         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
 139         HC_MAIN_MASKED_IRQS     = (TRAN_LO_DONE | TRAN_HI_DONE |
 140                                    PORTS_0_7_COAL_DONE | GPIO_INT | TWSI_INT |
 141                                    HC_MAIN_RSVD),
 142
 143         /* SATAHC registers */
 144         HC_CFG_OFS              = 0,
 145
 146         HC_IRQ_CAUSE_OFS        = 0x14,
 147         CRPB_DMA_DONE           = (1 << 0),     /* shift by port # */
 148         HC_IRQ_COAL             = (1 << 4),     /* IRQ coalescing */
 149         DEV_IRQ                 = (1 << 8),     /* shift by port # */
 150
 151         /* Shadow block registers */
 152         SHD_BLK_OFS             = 0x100,
 153         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
 154
 155         /* SATA registers */
 156         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
 157         SATA_ACTIVE_OFS         = 0x350,
 158         PHY_MODE3               = 0x310,
 159         PHY_MODE4               = 0x314,
 160         PHY_MODE2               = 0x330,
 161         MV5_PHY_MODE            = 0x74,
 162         MV5_LT_MODE             = 0x30,
 163         MV5_PHY_CTL             = 0x0C,
 164         SATA_INTERFACE_CTL      = 0x050,
 165
 166         MV_M2_PREAMP_MASK       = 0x7e0,
 167
 168         /* Port registers */
 169         EDMA_CFG_OFS            = 0,
 170         EDMA_CFG_Q_DEPTH        = 0,                    /* queueing disabled */
 171         EDMA_CFG_NCQ            = (1 << 5),
 172         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),            /* continue on error */
 173         EDMA_CFG_RD_BRST_EXT    = (1 << 11),            /* read burst 512B */
 174         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),            /* write buffer 512B */
 175
 176         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
 177         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
 178         EDMA_ERR_D_PAR          = (1 << 0),
 179         EDMA_ERR_PRD_PAR        = (1 << 1),
 180         EDMA_ERR_DEV            = (1 << 2),
 181         EDMA_ERR_DEV_DCON       = (1 << 3),
 182         EDMA_ERR_DEV_CON        = (1 << 4),
 183         EDMA_ERR_SERR           = (1 << 5),
 184         EDMA_ERR_SELF_DIS       = (1 << 7),
 185         EDMA_ERR_BIST_ASYNC     = (1 << 8),
 186         EDMA_ERR_CRBQ_PAR       = (1 << 9),
 187         EDMA_ERR_CRPB_PAR       = (1 << 10),
 188         EDMA_ERR_INTRL_PAR      = (1 << 11),
 189         EDMA_ERR_IORDY          = (1 << 12),
 190         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),
 191         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),
 192         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),
 193         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21),
 194         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26),
 195         EDMA_ERR_TRANS_PROTO    = (1 << 31),
 196         EDMA_ERR_FATAL          = (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
 197                                    EDMA_ERR_DEV_DCON | EDMA_ERR_CRBQ_PAR |
 198                                    EDMA_ERR_CRPB_PAR | EDMA_ERR_INTRL_PAR |
 199                                    EDMA_ERR_IORDY | EDMA_ERR_LNK_CTRL_RX_2 |
 200                                    EDMA_ERR_LNK_DATA_RX |
 201                                    EDMA_ERR_LNK_DATA_TX |
 202                                    EDMA_ERR_TRANS_PROTO),
 203
 204         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
 205         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
 206
 207         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
 208         EDMA_REQ_Q_PTR_SHIFT    = 5,
 209
 210         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
 211         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
 212         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
 213         EDMA_RSP_Q_PTR_SHIFT    = 3,
 214
 215         EDMA_CMD_OFS            = 0x28,
 216         EDMA_EN                 = (1 << 0),
 217         EDMA_DS                 = (1 << 1),
 218         ATA_RST                 = (1 << 2),
 219
 220         EDMA_IORDY_TMOUT        = 0x34,
 221         EDMA_ARB_CFG            = 0x38,
 222
 223         /* Host private flags (hp_flags) */
 224         MV_HP_FLAG_MSI          = (1 << 0),
 225         MV_HP_ERRATA_50XXB0     = (1 << 1),
 226         MV_HP_ERRATA_50XXB2     = (1 << 2),
 227         MV_HP_ERRATA_60X1B2     = (1 << 3),
 228         MV_HP_ERRATA_60X1C0     = (1 << 4),
 229         MV_HP_50XX              = (1 << 5),
 230
 231         /* Port private flags (pp_flags) */
 232         MV_PP_FLAG_EDMA_EN      = (1 << 0),
 233         MV_PP_FLAG_EDMA_DS_ACT  = (1 << 1),
 234 };
 235
 236 #define IS_50XX(hpriv) ((hpriv)->hp_flags & MV_HP_50XX)
 237 #define IS_60XX(hpriv) (((hpriv)->hp_flags & MV_HP_50XX) == 0)
 238
 239 enum {
 240         /* Our DMA boundary is determined by an ePRD being unable to handle
 241          * anything larger than 64KB
 242          */
 243         MV_DMA_BOUNDARY         = 0xffffU,
 244
 245         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
 246
 247         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
 248 };
 249
 250 enum chip_type {
 251         chip_504x,
 252         chip_508x,
 253         chip_5080,
 254         chip_604x,
 255         chip_608x,
 256 };
 257
 258 /* Command ReQuest Block: 32B */
 259 struct mv_crqb {
 260         u32                     sg_addr;
 261         u32                     sg_addr_hi;
 262         u16                     ctrl_flags;
 263         u16                     ata_cmd[11];
 264 };
 265
 266 /* Command ResPonse Block: 8B */
 267 struct mv_crpb {
 268         u16                     id;
 269         u16                     flags;
 270         u32                     tmstmp;
 271 };
 272
 273 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
 274 struct mv_sg {
 275         u32                     addr;
 276         u32                     flags_size;
 277         u32                     addr_hi;
 278         u32                     reserved;
 279 };
 280
 281 struct mv_port_priv {
 282         struct mv_crqb          *crqb;
 283         dma_addr_t              crqb_dma;
 284         struct mv_crpb          *crpb;
 285         dma_addr_t              crpb_dma;
 286         struct mv_sg            *sg_tbl;
 287         dma_addr_t              sg_tbl_dma;
 288
 289         unsigned                req_producer;           /* cp of req_in_ptr */
 290         unsigned                rsp_consumer;           /* cp of rsp_out_ptr */
 291         u32                     pp_flags;
 292 };
 293
 294 struct mv_port_signal {
 295         u32                     amps;
 296         u32                     pre;
 297 };
 298
 299 struct mv_host_priv;
 300 struct mv_hw_ops {
 301         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
 302                            unsigned int port);
 303         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
 304         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
 305                            void __iomem *mmio);
 306         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
 307                         unsigned int n_hc);
 308         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
 309         void (*reset_bus)(struct pci_dev *pdev, void __iomem *mmio);
 310 };
 311
 312 struct mv_host_priv {
 313         u32                     hp_flags;
 314         struct mv_port_signal   signal[8];
 315         const struct mv_hw_ops  *ops;
 316 };
 317
 318 static void mv_irq_clear(struct ata_port *ap);
 319 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in);
 320 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
 321 static u32 mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in);
 322 static void mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
 323 static void mv_phy_reset(struct ata_port *ap);
 324 static void __mv_phy_reset(struct ata_port *ap, int can_sleep);
 325 static void mv_host_stop(struct ata_host_set *host_set);
 326 static int mv_port_start(struct ata_port *ap);
 327 static void mv_port_stop(struct ata_port *ap);
 328 static void mv_qc_prep(struct ata_queued_cmd *qc);
 329 static int mv_qc_issue(struct ata_queued_cmd *qc);
 330 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
 331                                 struct pt_regs *regs);
 332 static void mv_eng_timeout(struct ata_port *ap);
 333 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent);
 334
 335 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 336                            unsigned int port);
 337 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 338 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
 339                            void __iomem *mmio);
 340 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 341                         unsigned int n_hc);
 342 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 343 static void mv5_reset_bus(struct pci_dev *pdev, void __iomem *mmio);
 344
 345 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 346                            unsigned int port);
 347 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 348 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
 349                            void __iomem *mmio);
 350 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 351                         unsigned int n_hc);
 352 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 353 static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio);
 354 static void mv_channel_reset(struct mv_host_priv *hpriv, void __iomem *mmio,
 355                              unsigned int port_no);
 356 static void mv_stop_and_reset(struct ata_port *ap);
 357
 358 static struct scsi_host_template mv_sht = {
 359         .module                 = THIS_MODULE,
 360         .name                   = DRV_NAME,
 361         .ioctl                  = ata_scsi_ioctl,
 362         .queuecommand           = ata_scsi_queuecmd,
 363         .eh_strategy_handler    = ata_scsi_error,
 364         .can_queue              = MV_USE_Q_DEPTH,
 365         .this_id                = ATA_SHT_THIS_ID,
 366         .sg_tablesize           = MV_MAX_SG_CT / 2,
 367         .max_sectors            = ATA_MAX_SECTORS,
 368         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 369         .emulated               = ATA_SHT_EMULATED,
 370         .use_clustering         = ATA_SHT_USE_CLUSTERING,
 371         .proc_name              = DRV_NAME,
 372         .dma_boundary           = MV_DMA_BOUNDARY,
 373         .slave_configure        = ata_scsi_slave_config,
 374         .bios_param             = ata_std_bios_param,
 375         .ordered_flush          = 1,
 376 };
 377
 378 static const struct ata_port_operations mv5_ops = {
 379         .port_disable           = ata_port_disable,
 380
 381         .tf_load                = ata_tf_load,
 382         .tf_read                = ata_tf_read,
 383         .check_status           = ata_check_status,
 384         .exec_command           = ata_exec_command,
 385         .dev_select             = ata_std_dev_select,
 386
 387         .phy_reset              = mv_phy_reset,
 388
 389         .qc_prep                = mv_qc_prep,
 390         .qc_issue               = mv_qc_issue,
 391
 392         .eng_timeout            = mv_eng_timeout,
 393
 394         .irq_handler            = mv_interrupt,
 395         .irq_clear              = mv_irq_clear,
 396
 397         .scr_read               = mv5_scr_read,
 398         .scr_write              = mv5_scr_write,
 399
 400         .port_start             = mv_port_start,
 401         .port_stop              = mv_port_stop,
 402         .host_stop              = mv_host_stop,
 403 };
 404
 405 static const struct ata_port_operations mv6_ops = {
 406         .port_disable           = ata_port_disable,
 407
 408         .tf_load                = ata_tf_load,
 409         .tf_read                = ata_tf_read,
 410         .check_status           = ata_check_status,
 411         .exec_command           = ata_exec_command,
 412         .dev_select             = ata_std_dev_select,
 413
 414         .phy_reset              = mv_phy_reset,
 415
 416         .qc_prep                = mv_qc_prep,
 417         .qc_issue               = mv_qc_issue,
 418
 419         .eng_timeout            = mv_eng_timeout,
 420
 421         .irq_handler            = mv_interrupt,
 422         .irq_clear              = mv_irq_clear,
 423
 424         .scr_read               = mv_scr_read,
 425         .scr_write              = mv_scr_write,
 426
 427         .port_start             = mv_port_start,
 428         .port_stop              = mv_port_stop,
 429         .host_stop              = mv_host_stop,
 430 };
 431
 432 static struct ata_port_info mv_port_info[] = {
 433         {  /* chip_504x */
 434                 .sht            = &mv_sht,
 435                 .host_flags     = MV_COMMON_FLAGS,
 436                 .pio_mask       = 0x1f, /* pio0-4 */
 437                 .udma_mask      = 0x7f, /* udma0-6 */
 438                 .port_ops       = &mv5_ops,
 439         },
 440         {  /* chip_508x */
 441                 .sht            = &mv_sht,
 442                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
 443                 .pio_mask       = 0x1f, /* pio0-4 */
 444                 .udma_mask      = 0x7f, /* udma0-6 */
 445                 .port_ops       = &mv5_ops,
 446         },
 447         {  /* chip_5080 */
 448                 .sht            = &mv_sht,
 449                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
 450                 .pio_mask       = 0x1f, /* pio0-4 */
 451                 .udma_mask      = 0x7f, /* udma0-6 */
 452                 .port_ops       = &mv5_ops,
 453         },
 454         {  /* chip_604x */
 455                 .sht            = &mv_sht,
 456                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS),
 457                 .pio_mask       = 0x1f, /* pio0-4 */
 458                 .udma_mask      = 0x7f, /* udma0-6 */
 459                 .port_ops       = &mv6_ops,
 460         },
 461         {  /* chip_608x */
 462                 .sht            = &mv_sht,
 463                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 464                                    MV_FLAG_DUAL_HC),
 465                 .pio_mask       = 0x1f, /* pio0-4 */
 466                 .udma_mask      = 0x7f, /* udma0-6 */
 467                 .port_ops       = &mv6_ops,
 468         },
 469 };
 470
 471 static const struct pci_device_id mv_pci_tbl[] = {
 472         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5040), 0, 0, chip_504x},
 473         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5041), 0, 0, chip_504x},
 474         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5080), 0, 0, chip_5080},
 475         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5081), 0, 0, chip_508x},
 476
 477         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6040), 0, 0, chip_604x},
 478         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6041), 0, 0, chip_604x},
 479         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6080), 0, 0, chip_608x},
 480         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6081), 0, 0, chip_608x},
 481
 482         {PCI_DEVICE(PCI_VENDOR_ID_ADAPTEC2, 0x0241), 0, 0, chip_604x},
 483         {}                      /* terminate list */
 484 };
 485
 486 static struct pci_driver mv_pci_driver = {
 487         .name                   = DRV_NAME,
 488         .id_table               = mv_pci_tbl,
 489         .probe                  = mv_init_one,
 490         .remove                 = ata_pci_remove_one,
 491 };
 492
 493 static const struct mv_hw_ops mv5xxx_ops = {
 494         .phy_errata             = mv5_phy_errata,
 495         .enable_leds            = mv5_enable_leds,
 496         .read_preamp            = mv5_read_preamp,
 497         .reset_hc               = mv5_reset_hc,
 498         .reset_flash            = mv5_reset_flash,
 499         .reset_bus              = mv5_reset_bus,
 500 };
 501
 502 static const struct mv_hw_ops mv6xxx_ops = {
 503         .phy_errata             = mv6_phy_errata,
 504         .enable_leds            = mv6_enable_leds,
 505         .read_preamp            = mv6_read_preamp,
 506         .reset_hc               = mv6_reset_hc,
 507         .reset_flash            = mv6_reset_flash,
 508         .reset_bus              = mv_reset_pci_bus,
 509 };
 510
 511 /*
 512  * Functions
 513  */
 514
 515 static inline void writelfl(unsigned long data, void __iomem *addr)
 516 {
 517         writel(data, addr);
 518         (void) readl(addr);     /* flush to avoid PCI posted write */
 519 }
 520
 521 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
 522 {
 523         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
 524 }
 525
 526 static inline unsigned int mv_hc_from_port(unsigned int port)
 527 {
 528         return port >> MV_PORT_HC_SHIFT;
 529 }
 530
 531 static inline unsigned int mv_hardport_from_port(unsigned int port)
 532 {
 533         return port & MV_PORT_MASK;
 534 }
 535
 536 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
 537                                                  unsigned int port)
 538 {
 539         return mv_hc_base(base, mv_hc_from_port(port));
 540 }
 541
 542 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
 543 {
 544         return  mv_hc_base_from_port(base, port) +
 545                 MV_SATAHC_ARBTR_REG_SZ +
 546                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
 547 }
 548
 549 static inline void __iomem *mv_ap_base(struct ata_port *ap)
 550 {
 551         return mv_port_base(ap->host_set->mmio_base, ap->port_no);
 552 }
 553
 554 static inline int mv_get_hc_count(unsigned long host_flags)
 555 {
 556         return ((host_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
 557 }
 558
 559 static void mv_irq_clear(struct ata_port *ap)
 560 {
 561 }
 562
 563 /**
 564  *      mv_start_dma - Enable eDMA engine
 565  *      @base: port base address
 566  *      @pp: port private data
 567  *
 568  *      Verify the local cache of the eDMA state is accurate with an
 569  *      assert.
 570  *
 571  *      LOCKING:
 572  *      Inherited from caller.
 573  */
 574 static void mv_start_dma(void __iomem *base, struct mv_port_priv *pp)
 575 {
 576         if (!(MV_PP_FLAG_EDMA_EN & pp->pp_flags)) {
 577                 writelfl(EDMA_EN, base + EDMA_CMD_OFS);
 578                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
 579         }
 580         assert(EDMA_EN & readl(base + EDMA_CMD_OFS));
 581 }
 582
 583 /**
 584  *      mv_stop_dma - Disable eDMA engine
 585  *      @ap: ATA channel to manipulate
 586  *
 587  *      Verify the local cache of the eDMA state is accurate with an
 588  *      assert.
 589  *
 590  *      LOCKING:
 591  *      Inherited from caller.
 592  */
 593 static void mv_stop_dma(struct ata_port *ap)
 594 {
 595         void __iomem *port_mmio = mv_ap_base(ap);
 596         struct mv_port_priv *pp = ap->private_data;
 597         u32 reg;
 598         int i;
 599
 600         if (MV_PP_FLAG_EDMA_EN & pp->pp_flags) {
 601                 /* Disable EDMA if active.   The disable bit auto clears.
 602                  */
 603                 writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
 604                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
 605         } else {
 606                 assert(!(EDMA_EN & readl(port_mmio + EDMA_CMD_OFS)));
 607         }
 608
 609         /* now properly wait for the eDMA to stop */
 610         for (i = 1000; i > 0; i--) {
 611                 reg = readl(port_mmio + EDMA_CMD_OFS);
 612                 if (!(EDMA_EN & reg)) {
 613                         break;
 614                 }
 615                 udelay(100);
 616         }
 617
 618         if (EDMA_EN & reg) {
 619                 printk(KERN_ERR "ata%u: Unable to stop eDMA\n", ap->id);
 620                 /* FIXME: Consider doing a reset here to recover */
 621         }
 622 }
 623
 624 #ifdef ATA_DEBUG
 625 static void mv_dump_mem(void __iomem *start, unsigned bytes)
 626 {
 627         int b, w;
 628         for (b = 0; b < bytes; ) {
 629                 DPRINTK("%p: ", start + b);
 630                 for (w = 0; b < bytes && w < 4; w++) {
 631                         printk("%08x ",readl(start + b));
 632                         b += sizeof(u32);
 633                 }
 634                 printk("\n");
 635         }
 636 }
 637 #endif
 638
 639 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
 640 {
 641 #ifdef ATA_DEBUG
 642         int b, w;
 643         u32 dw;
 644         for (b = 0; b < bytes; ) {
 645                 DPRINTK("%02x: ", b);
 646                 for (w = 0; b < bytes && w < 4; w++) {
 647                         (void) pci_read_config_dword(pdev,b,&dw);
 648                         printk("%08x ",dw);
 649                         b += sizeof(u32);
 650                 }
 651                 printk("\n");
 652         }
 653 #endif
 654 }
 655 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
 656                              struct pci_dev *pdev)
 657 {
 658 #ifdef ATA_DEBUG
 659         void __iomem *hc_base = mv_hc_base(mmio_base,
 660                                            port >> MV_PORT_HC_SHIFT);
 661         void __iomem *port_base;
 662         int start_port, num_ports, p, start_hc, num_hcs, hc;
 663
 664         if (0 > port) {
 665                 start_hc = start_port = 0;
 666                 num_ports = 8;          /* shld be benign for 4 port devs */
 667                 num_hcs = 2;
 668         } else {
 669                 start_hc = port >> MV_PORT_HC_SHIFT;
 670                 start_port = port;
 671                 num_ports = num_hcs = 1;
 672         }
 673         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
 674                 num_ports > 1 ? num_ports - 1 : start_port);
 675
 676         if (NULL != pdev) {
 677                 DPRINTK("PCI config space regs:\n");
 678                 mv_dump_pci_cfg(pdev, 0x68);
 679         }
 680         DPRINTK("PCI regs:\n");
 681         mv_dump_mem(mmio_base+0xc00, 0x3c);
 682         mv_dump_mem(mmio_base+0xd00, 0x34);
 683         mv_dump_mem(mmio_base+0xf00, 0x4);
 684         mv_dump_mem(mmio_base+0x1d00, 0x6c);
 685         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
 686                 hc_base = mv_hc_base(mmio_base, port >> MV_PORT_HC_SHIFT);
 687                 DPRINTK("HC regs (HC %i):\n", hc);
 688                 mv_dump_mem(hc_base, 0x1c);
 689         }
 690         for (p = start_port; p < start_port + num_ports; p++) {
 691                 port_base = mv_port_base(mmio_base, p);
 692                 DPRINTK("EDMA regs (port %i):\n",p);
 693                 mv_dump_mem(port_base, 0x54);
 694                 DPRINTK("SATA regs (port %i):\n",p);
 695                 mv_dump_mem(port_base+0x300, 0x60);
 696         }
 697 #endif
 698 }
 699
 700 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
 701 {
 702         unsigned int ofs;
 703
 704         switch (sc_reg_in) {
 705         case SCR_STATUS:
 706         case SCR_CONTROL:
 707         case SCR_ERROR:
 708                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
 709                 break;
 710         case SCR_ACTIVE:
 711                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
 712                 break;
 713         default:
 714                 ofs = 0xffffffffU;
 715                 break;
 716         }
 717         return ofs;
 718 }
 719
 720 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in)
 721 {
 722         unsigned int ofs = mv_scr_offset(sc_reg_in);
 723
 724         if (0xffffffffU != ofs) {
 725                 return readl(mv_ap_base(ap) + ofs);
 726         } else {
 727                 return (u32) ofs;
 728         }
 729 }
 730
 731 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
 732 {
 733         unsigned int ofs = mv_scr_offset(sc_reg_in);
 734
 735         if (0xffffffffU != ofs) {
 736                 writelfl(val, mv_ap_base(ap) + ofs);
 737         }
 738 }
 739
 740 /**
 741  *      mv_host_stop - Host specific cleanup/stop routine.
 742  *      @host_set: host data structure
 743  *
 744  *      Disable ints, cleanup host memory, call general purpose
 745  *      host_stop.
 746  *
 747  *      LOCKING:
 748  *      Inherited from caller.
 749  */
 750 static void mv_host_stop(struct ata_host_set *host_set)
 751 {
 752         struct mv_host_priv *hpriv = host_set->private_data;
 753         struct pci_dev *pdev = to_pci_dev(host_set->dev);
 754
 755         if (hpriv->hp_flags & MV_HP_FLAG_MSI) {
 756                 pci_disable_msi(pdev);
 757         } else {
 758                 pci_intx(pdev, 0);
 759         }
 760         kfree(hpriv);
 761         ata_host_stop(host_set);
 762 }
 763
 764 static inline void mv_priv_free(struct mv_port_priv *pp, struct device *dev)
 765 {
 766         dma_free_coherent(dev, MV_PORT_PRIV_DMA_SZ, pp->crpb, pp->crpb_dma);
 767 }
 768
 769 /**
 770  *      mv_port_start - Port specific init/start routine.
 771  *      @ap: ATA channel to manipulate
 772  *
 773  *      Allocate and point to DMA memory, init port private memory,
 774  *      zero indices.
 775  *
 776  *      LOCKING:
 777  *      Inherited from caller.
 778  */
 779 static int mv_port_start(struct ata_port *ap)
 780 {
 781         struct device *dev = ap->host_set->dev;
 782         struct mv_port_priv *pp;
 783         void __iomem *port_mmio = mv_ap_base(ap);
 784         void *mem;
 785         dma_addr_t mem_dma;
 786         int rc = -ENOMEM;
 787
 788         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 789         if (!pp)
 790                 goto err_out;
 791         memset(pp, 0, sizeof(*pp));
 792
 793         mem = dma_alloc_coherent(dev, MV_PORT_PRIV_DMA_SZ, &mem_dma,
 794                                  GFP_KERNEL);
 795         if (!mem)
 796                 goto err_out_pp;
 797         memset(mem, 0, MV_PORT_PRIV_DMA_SZ);
 798
 799         rc = ata_pad_alloc(ap, dev);
 800         if (rc)
 801                 goto err_out_priv;
 802
 803         /* First item in chunk of DMA memory:
 804          * 32-slot command request table (CRQB), 32 bytes each in size
 805          */
 806         pp->crqb = mem;
 807         pp->crqb_dma = mem_dma;
 808         mem += MV_CRQB_Q_SZ;
 809         mem_dma += MV_CRQB_Q_SZ;
 810
 811         /* Second item:
 812          * 32-slot command response table (CRPB), 8 bytes each in size
 813          */
 814         pp->crpb = mem;
 815         pp->crpb_dma = mem_dma;
 816         mem += MV_CRPB_Q_SZ;
 817         mem_dma += MV_CRPB_Q_SZ;
 818
 819         /* Third item:
 820          * Table of scatter-gather descriptors (ePRD), 16 bytes each
 821          */
 822         pp->sg_tbl = mem;
 823         pp->sg_tbl_dma = mem_dma;
 824
 825         writelfl(EDMA_CFG_Q_DEPTH | EDMA_CFG_RD_BRST_EXT |
 826                  EDMA_CFG_WR_BUFF_LEN, port_mmio + EDMA_CFG_OFS);
 827
 828         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
 829         writelfl(pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK,
 830                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 831
 832         writelfl(0, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 833         writelfl(0, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 834
 835         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
 836         writelfl(pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK,
 837                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
 838
 839         pp->req_producer = pp->rsp_consumer = 0;
 840
 841         /* Don't turn on EDMA here...do it before DMA commands only.  Else
 842          * we'll be unable to send non-data, PIO, etc due to restricted access
 843          * to shadow regs.
 844          */
 845         ap->private_data = pp;
 846         return 0;
 847
 848 err_out_priv:
 849         mv_priv_free(pp, dev);
 850 err_out_pp:
 851         kfree(pp);
 852 err_out:
 853         return rc;
 854 }
 855
 856 /**
 857  *      mv_port_stop - Port specific cleanup/stop routine.
 858  *      @ap: ATA channel to manipulate
 859  *
 860  *      Stop DMA, cleanup port memory.
 861  *
 862  *      LOCKING:
 863  *      This routine uses the host_set lock to protect the DMA stop.
 864  */
 865 static void mv_port_stop(struct ata_port *ap)
 866 {
 867         struct device *dev = ap->host_set->dev;
 868         struct mv_port_priv *pp = ap->private_data;
 869         unsigned long flags;
 870
 871         spin_lock_irqsave(&ap->host_set->lock, flags);
 872         mv_stop_dma(ap);
 873         spin_unlock_irqrestore(&ap->host_set->lock, flags);
 874
 875         ap->private_data = NULL;
 876         ata_pad_free(ap, dev);
 877         mv_priv_free(pp, dev);
 878         kfree(pp);
 879 }
 880
 881 /**
 882  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
 883  *      @qc: queued command whose SG list to source from
 884  *
 885  *      Populate the SG list and mark the last entry.
 886  *
 887  *      LOCKING:
 888  *      Inherited from caller.
 889  */
 890 static void mv_fill_sg(struct ata_queued_cmd *qc)
 891 {
 892         struct mv_port_priv *pp = qc->ap->private_data;
 893         unsigned int i = 0;
 894         struct scatterlist *sg;
 895
 896         ata_for_each_sg(sg, qc) {
 897                 dma_addr_t addr;
 898                 u32 sg_len, len, offset;
 899
 900                 addr = sg_dma_address(sg);
 901                 sg_len = sg_dma_len(sg);
 902
 903                 while (sg_len) {
 904                         offset = addr & MV_DMA_BOUNDARY;
 905                         len = sg_len;
 906                         if ((offset + sg_len) > 0x10000)
 907                                 len = 0x10000 - offset;
 908
 909                         pp->sg_tbl[i].addr = cpu_to_le32(addr & 0xffffffff);
 910                         pp->sg_tbl[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
 911                         pp->sg_tbl[i].flags_size = cpu_to_le32(len);
 912
 913                         sg_len -= len;
 914                         addr += len;
 915
 916                         if (!sg_len && ata_sg_is_last(sg, qc))
 917                                 pp->sg_tbl[i].flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
 918
 919                         i++;
 920                 }
 921         }
 922 }
 923
 924 static inline unsigned mv_inc_q_index(unsigned *index)
 925 {
 926         *index = (*index + 1) & MV_MAX_Q_DEPTH_MASK;
 927         return *index;
 928 }
 929
 930 static inline void mv_crqb_pack_cmd(u16 *cmdw, u8 data, u8 addr, unsigned last)
 931 {
 932         *cmdw = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
 933                 (last ? CRQB_CMD_LAST : 0);
 934 }
 935
 936 /**
 937  *      mv_qc_prep - Host specific command preparation.
 938  *      @qc: queued command to prepare
 939  *
 940  *      This routine simply redirects to the general purpose routine
 941  *      if command is not DMA.  Else, it handles prep of the CRQB
 942  *      (command request block), does some sanity checking, and calls
 943  *      the SG load routine.
 944  *
 945  *      LOCKING:
 946  *      Inherited from caller.
 947  */
 948 static void mv_qc_prep(struct ata_queued_cmd *qc)
 949 {
 950         struct ata_port *ap = qc->ap;
 951         struct mv_port_priv *pp = ap->private_data;
 952         u16 *cw;
 953         struct ata_taskfile *tf;
 954         u16 flags = 0;
 955
 956         if (ATA_PROT_DMA != qc->tf.protocol) {
 957                 return;
 958         }
 959
 960         /* the req producer index should be the same as we remember it */
 961         assert(((readl(mv_ap_base(qc->ap) + EDMA_REQ_Q_IN_PTR_OFS) >>
 962                  EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
 963                pp->req_producer);
 964
 965         /* Fill in command request block
 966          */
 967         if (!(qc->tf.flags & ATA_TFLAG_WRITE)) {
 968                 flags |= CRQB_FLAG_READ;
 969         }
 970         assert(MV_MAX_Q_DEPTH > qc->tag);
 971         flags |= qc->tag << CRQB_TAG_SHIFT;
 972
 973         pp->crqb[pp->req_producer].sg_addr =
 974                 cpu_to_le32(pp->sg_tbl_dma & 0xffffffff);
 975         pp->crqb[pp->req_producer].sg_addr_hi =
 976                 cpu_to_le32((pp->sg_tbl_dma >> 16) >> 16);
 977         pp->crqb[pp->req_producer].ctrl_flags = cpu_to_le16(flags);
 978
 979         cw = &pp->crqb[pp->req_producer].ata_cmd[0];
 980         tf = &qc->tf;
 981
 982         /* Sadly, the CRQB cannot accomodate all registers--there are
 983          * only 11 bytes...so we must pick and choose required
 984          * registers based on the command.  So, we drop feature and
 985          * hob_feature for [RW] DMA commands, but they are needed for
 986          * NCQ.  NCQ will drop hob_nsect.
 987          */
 988         switch (tf->command) {
 989         case ATA_CMD_READ:
 990         case ATA_CMD_READ_EXT:
 991         case ATA_CMD_WRITE:
 992         case ATA_CMD_WRITE_EXT:
 993                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
 994                 break;
 995 #ifdef LIBATA_NCQ               /* FIXME: remove this line when NCQ added */
 996         case ATA_CMD_FPDMA_READ:
 997         case ATA_CMD_FPDMA_WRITE:
 998                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
 999                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1000                 break;
1001 #endif                          /* FIXME: remove this line when NCQ added */
1002         default:
1003                 /* The only other commands EDMA supports in non-queued and
1004                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1005                  * of which are defined/used by Linux.  If we get here, this
1006                  * driver needs work.
1007                  *
1008                  * FIXME: modify libata to give qc_prep a return value and
1009                  * return error here.
1010                  */
1011                 BUG_ON(tf->command);
1012                 break;
1013         }
1014         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1015         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1016         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1017         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1018         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1019         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1020         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1021         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1022         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1023
1024         if (!(qc->flags & ATA_QCFLAG_DMAMAP)) {
1025                 return;
1026         }
1027         mv_fill_sg(qc);
1028 }
1029
1030 /**
1031  *      mv_qc_issue - Initiate a command to the host
1032  *      @qc: queued command to start
1033  *
1034  *      This routine simply redirects to the general purpose routine
1035  *      if command is not DMA.  Else, it sanity checks our local
1036  *      caches of the request producer/consumer indices then enables
1037  *      DMA and bumps the request producer index.
1038  *
1039  *      LOCKING:
1040  *      Inherited from caller.
1041  */
1042 static int mv_qc_issue(struct ata_queued_cmd *qc)
1043 {
1044         void __iomem *port_mmio = mv_ap_base(qc->ap);
1045         struct mv_port_priv *pp = qc->ap->private_data;
1046         u32 in_ptr;
1047
1048         if (ATA_PROT_DMA != qc->tf.protocol) {
1049                 /* We're about to send a non-EDMA capable command to the
1050                  * port.  Turn off EDMA so there won't be problems accessing
1051                  * shadow block, etc registers.
1052                  */
1053                 mv_stop_dma(qc->ap);
1054                 return ata_qc_issue_prot(qc);
1055         }
1056
1057         in_ptr = readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1058
1059         /* the req producer index should be the same as we remember it */
1060         assert(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1061                pp->req_producer);
1062         /* until we do queuing, the queue should be empty at this point */
1063         assert(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1064                ((readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS) >>
1065                  EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK));
1066
1067         mv_inc_q_index(&pp->req_producer);      /* now incr producer index */
1068
1069         mv_start_dma(port_mmio, pp);
1070
1071         /* and write the request in pointer to kick the EDMA to life */
1072         in_ptr &= EDMA_REQ_Q_BASE_LO_MASK;
1073         in_ptr |= pp->req_producer << EDMA_REQ_Q_PTR_SHIFT;
1074         writelfl(in_ptr, port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1075
1076         return 0;
1077 }
1078
1079 /**
1080  *      mv_get_crpb_status - get status from most recently completed cmd
1081  *      @ap: ATA channel to manipulate
1082  *
1083  *      This routine is for use when the port is in DMA mode, when it
1084  *      will be using the CRPB (command response block) method of
1085  *      returning command completion information.  We assert indices
1086  *      are good, grab status, and bump the response consumer index to
1087  *      prove that we're up to date.
1088  *
1089  *      LOCKING:
1090  *      Inherited from caller.
1091  */
1092 static u8 mv_get_crpb_status(struct ata_port *ap)
1093 {
1094         void __iomem *port_mmio = mv_ap_base(ap);
1095         struct mv_port_priv *pp = ap->private_data;
1096         u32 out_ptr;
1097
1098         out_ptr = readl(port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1099
1100         /* the response consumer index should be the same as we remember it */
1101         assert(((out_ptr >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1102                pp->rsp_consumer);
1103
1104         /* increment our consumer index... */
1105         pp->rsp_consumer = mv_inc_q_index(&pp->rsp_consumer);
1106
1107         /* and, until we do NCQ, there should only be 1 CRPB waiting */
1108         assert(((readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS) >>
1109                  EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) ==
1110                pp->rsp_consumer);
1111
1112         /* write out our inc'd consumer index so EDMA knows we're caught up */
1113         out_ptr &= EDMA_RSP_Q_BASE_LO_MASK;
1114         out_ptr |= pp->rsp_consumer << EDMA_RSP_Q_PTR_SHIFT;
1115         writelfl(out_ptr, port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1116
1117         /* Return ATA status register for completed CRPB */
1118         return (pp->crpb[pp->rsp_consumer].flags >> CRPB_FLAG_STATUS_SHIFT);
1119 }
1120
1121 /**
1122  *      mv_err_intr - Handle error interrupts on the port
1123  *      @ap: ATA channel to manipulate
1124  *
1125  *      In most cases, just clear the interrupt and move on.  However,
1126  *      some cases require an eDMA reset, which is done right before
1127  *      the COMRESET in mv_phy_reset().  The SERR case requires a
1128  *      clear of pending errors in the SATA SERROR register.  Finally,
1129  *      if the port disabled DMA, update our cached copy to match.
1130  *
1131  *      LOCKING:
1132  *      Inherited from caller.
1133  */
1134 static void mv_err_intr(struct ata_port *ap)
1135 {
1136         void __iomem *port_mmio = mv_ap_base(ap);
1137         u32 edma_err_cause, serr = 0;
1138
1139         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1140
1141         if (EDMA_ERR_SERR & edma_err_cause) {
1142                 serr = scr_read(ap, SCR_ERROR);
1143                 scr_write_flush(ap, SCR_ERROR, serr);
1144         }
1145         if (EDMA_ERR_SELF_DIS & edma_err_cause) {
1146                 struct mv_port_priv *pp = ap->private_data;
1147                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1148         }
1149         DPRINTK(KERN_ERR "ata%u: port error; EDMA err cause: 0x%08x "
1150                 "SERR: 0x%08x\n", ap->id, edma_err_cause, serr);
1151
1152         /* Clear EDMA now that SERR cleanup done */
1153         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1154
1155         /* check for fatal here and recover if needed */
1156         if (EDMA_ERR_FATAL & edma_err_cause) {
1157                 mv_stop_and_reset(ap);
1158         }
1159 }
1160
1161 /**
1162  *      mv_host_intr - Handle all interrupts on the given host controller
1163  *      @host_set: host specific structure
1164  *      @relevant: port error bits relevant to this host controller
1165  *      @hc: which host controller we're to look at
1166  *
1167  *      Read then write clear the HC interrupt status then walk each
1168  *      port connected to the HC and see if it needs servicing.  Port
1169  *      success ints are reported in the HC interrupt status reg, the
1170  *      port error ints are reported in the higher level main
1171  *      interrupt status register and thus are passed in via the
1172  *      'relevant' argument.
1173  *
1174  *      LOCKING:
1175  *      Inherited from caller.
1176  */
1177 static void mv_host_intr(struct ata_host_set *host_set, u32 relevant,
1178                          unsigned int hc)
1179 {
1180         void __iomem *mmio = host_set->mmio_base;
1181         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1182         struct ata_port *ap;
1183         struct ata_queued_cmd *qc;
1184         u32 hc_irq_cause;
1185         int shift, port, port0, hard_port, handled;
1186         unsigned int err_mask;
1187         u8 ata_status = 0;
1188
1189         if (hc == 0) {
1190                 port0 = 0;
1191         } else {
1192                 port0 = MV_PORTS_PER_HC;
1193         }
1194
1195         /* we'll need the HC success int register in most cases */
1196         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
1197         if (hc_irq_cause) {
1198                 writelfl(~hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
1199         }
1200
1201         VPRINTK("ENTER, hc%u relevant=0x%08x HC IRQ cause=0x%08x\n",
1202                 hc,relevant,hc_irq_cause);
1203
1204         for (port = port0; port < port0 + MV_PORTS_PER_HC; port++) {
1205                 ap = host_set->ports[port];
1206                 hard_port = port & MV_PORT_MASK;        /* range 0-3 */
1207                 handled = 0;    /* ensure ata_status is set if handled++ */
1208
1209                 if ((CRPB_DMA_DONE << hard_port) & hc_irq_cause) {
1210                         /* new CRPB on the queue; just one at a time until NCQ
1211                          */
1212                         ata_status = mv_get_crpb_status(ap);
1213                         handled++;
1214                 } else if ((DEV_IRQ << hard_port) & hc_irq_cause) {
1215                         /* received ATA IRQ; read the status reg to clear INTRQ
1216                          */
1217                         ata_status = readb((void __iomem *)
1218                                            ap->ioaddr.status_addr);
1219                         handled++;
1220                 }
1221
1222                 if (ap &&
1223                     (ap->flags & (ATA_FLAG_PORT_DISABLED | ATA_FLAG_NOINTR)))
1224                         continue;
1225
1226                 err_mask = ac_err_mask(ata_status);
1227
1228                 shift = port << 1;              /* (port * 2) */
1229                 if (port >= MV_PORTS_PER_HC) {
1230                         shift++;        /* skip bit 8 in the HC Main IRQ reg */
1231                 }
1232                 if ((PORT0_ERR << shift) & relevant) {
1233                         mv_err_intr(ap);
1234                         err_mask |= AC_ERR_OTHER;
1235                         handled++;
1236                 }
1237
1238                 if (handled && ap) {
1239                         qc = ata_qc_from_tag(ap, ap->active_tag);
1240                         if (NULL != qc) {
1241                                 VPRINTK("port %u IRQ found for qc, "
1242                                         "ata_status 0x%x\n", port,ata_status);
1243                                 /* mark qc status appropriately */
1244                                 if (!(qc->tf.ctl & ATA_NIEN))
1245                                         ata_qc_complete(qc, err_mask);
1246                         }
1247                 }
1248         }
1249         VPRINTK("EXIT\n");
1250 }
1251
1252 /**
1253  *      mv_interrupt -
1254  *      @irq: unused
1255  *      @dev_instance: private data; in this case the host structure
1256  *      @regs: unused
1257  *
1258  *      Read the read only register to determine if any host
1259  *      controllers have pending interrupts.  If so, call lower level
1260  *      routine to handle.  Also check for PCI errors which are only
1261  *      reported here.
1262  *
1263  *      LOCKING:
1264  *      This routine holds the host_set lock while processing pending
1265  *      interrupts.
1266  */
1267 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
1268                                 struct pt_regs *regs)
1269 {
1270         struct ata_host_set *host_set = dev_instance;
1271         unsigned int hc, handled = 0, n_hcs;
1272         void __iomem *mmio = host_set->mmio_base;
1273         u32 irq_stat;
1274
1275         irq_stat = readl(mmio + HC_MAIN_IRQ_CAUSE_OFS);
1276
1277         /* check the cases where we either have nothing pending or have read
1278          * a bogus register value which can indicate HW removal or PCI fault
1279          */
1280         if (!irq_stat || (0xffffffffU == irq_stat)) {
1281                 return IRQ_NONE;
1282         }
1283
1284         n_hcs = mv_get_hc_count(host_set->ports[0]->flags);
1285         spin_lock(&host_set->lock);
1286
1287         for (hc = 0; hc < n_hcs; hc++) {
1288                 u32 relevant = irq_stat & (HC0_IRQ_PEND << (hc * HC_SHIFT));
1289                 if (relevant) {
1290                         mv_host_intr(host_set, relevant, hc);
1291                         handled++;
1292                 }
1293         }
1294         if (PCI_ERR & irq_stat) {
1295                 printk(KERN_ERR DRV_NAME ": PCI ERROR; PCI IRQ cause=0x%08x\n",
1296                        readl(mmio + PCI_IRQ_CAUSE_OFS));
1297
1298                 DPRINTK("All regs @ PCI error\n");
1299                 mv_dump_all_regs(mmio, -1, to_pci_dev(host_set->dev));
1300
1301                 writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
1302                 handled++;
1303         }
1304         spin_unlock(&host_set->lock);
1305
1306         return IRQ_RETVAL(handled);
1307 }
1308
1309 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
1310 {
1311         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
1312         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
1313
1314         return hc_mmio + ofs;
1315 }
1316
1317 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
1318 {
1319         unsigned int ofs;
1320
1321         switch (sc_reg_in) {
1322         case SCR_STATUS:
1323         case SCR_ERROR:
1324         case SCR_CONTROL:
1325                 ofs = sc_reg_in * sizeof(u32);
1326                 break;
1327         default:
1328                 ofs = 0xffffffffU;
1329                 break;
1330         }
1331         return ofs;
1332 }
1333
1334 static u32 mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in)
1335 {
1336         void __iomem *mmio = mv5_phy_base(ap->host_set->mmio_base, ap->port_no);
1337         unsigned int ofs = mv5_scr_offset(sc_reg_in);
1338
1339         if (ofs != 0xffffffffU)
1340                 return readl(mmio + ofs);
1341         else
1342                 return (u32) ofs;
1343 }
1344
1345 static void mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
1346 {
1347         void __iomem *mmio = mv5_phy_base(ap->host_set->mmio_base, ap->port_no);
1348         unsigned int ofs = mv5_scr_offset(sc_reg_in);
1349
1350         if (ofs != 0xffffffffU)
1351                 writelfl(val, mmio + ofs);
1352 }
1353
1354 static void mv5_reset_bus(struct pci_dev *pdev, void __iomem *mmio)
1355 {
1356         u8 rev_id;
1357         int early_5080;
1358
1359         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
1360
1361         early_5080 = (pdev->device == 0x5080) && (rev_id == 0);
1362
1363         if (!early_5080) {
1364                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1365                 tmp |= (1 << 0);
1366                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1367         }
1368
1369         mv_reset_pci_bus(pdev, mmio);
1370 }
1371
1372 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
1373 {
1374         writel(0x0fcfffff, mmio + MV_FLASH_CTL);
1375 }
1376
1377 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
1378                            void __iomem *mmio)
1379 {
1380         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
1381         u32 tmp;
1382
1383         tmp = readl(phy_mmio + MV5_PHY_MODE);
1384
1385         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
1386         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
1387 }
1388
1389 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1390 {
1391         u32 tmp;
1392
1393         writel(0, mmio + MV_GPIO_PORT_CTL);
1394
1395         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
1396
1397         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1398         tmp |= ~(1 << 0);
1399         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1400 }
1401
1402 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
1403                            unsigned int port)
1404 {
1405         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
1406         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
1407         u32 tmp;
1408         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
1409
1410         if (fix_apm_sq) {
1411                 tmp = readl(phy_mmio + MV5_LT_MODE);
1412                 tmp |= (1 << 19);
1413                 writel(tmp, phy_mmio + MV5_LT_MODE);
1414
1415                 tmp = readl(phy_mmio + MV5_PHY_CTL);
1416                 tmp &= ~0x3;
1417                 tmp |= 0x1;
1418                 writel(tmp, phy_mmio + MV5_PHY_CTL);
1419         }
1420
1421         tmp = readl(phy_mmio + MV5_PHY_MODE);
1422         tmp &= ~mask;
1423         tmp |= hpriv->signal[port].pre;
1424         tmp |= hpriv->signal[port].amps;
1425         writel(tmp, phy_mmio + MV5_PHY_MODE);
1426 }
1427
1428
1429 #undef ZERO
1430 #define ZERO(reg) writel(0, port_mmio + (reg))
1431 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
1432                              unsigned int port)
1433 {
1434         void __iomem *port_mmio = mv_port_base(mmio, port);
1435
1436         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
1437
1438         mv_channel_reset(hpriv, mmio, port);
1439
1440         ZERO(0x028);    /* command */
1441         writel(0x11f, port_mmio + EDMA_CFG_OFS);
1442         ZERO(0x004);    /* timer */
1443         ZERO(0x008);    /* irq err cause */
1444         ZERO(0x00c);    /* irq err mask */
1445         ZERO(0x010);    /* rq bah */
1446         ZERO(0x014);    /* rq inp */
1447         ZERO(0x018);    /* rq outp */
1448         ZERO(0x01c);    /* respq bah */
1449         ZERO(0x024);    /* respq outp */
1450         ZERO(0x020);    /* respq inp */
1451         ZERO(0x02c);    /* test control */
1452         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT);
1453 }
1454 #undef ZERO
1455
1456 #define ZERO(reg) writel(0, hc_mmio + (reg))
1457 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1458                         unsigned int hc)
1459 {
1460         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1461         u32 tmp;
1462
1463         ZERO(0x00c);
1464         ZERO(0x010);
1465         ZERO(0x014);
1466         ZERO(0x018);
1467
1468         tmp = readl(hc_mmio + 0x20);
1469         tmp &= 0x1c1c1c1c;
1470         tmp |= 0x03030303;
1471         writel(tmp, hc_mmio + 0x20);
1472 }
1473 #undef ZERO
1474
1475 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1476                         unsigned int n_hc)
1477 {
1478         unsigned int hc, port;
1479
1480         for (hc = 0; hc < n_hc; hc++) {
1481                 for (port = 0; port < MV_PORTS_PER_HC; port++)
1482                         mv5_reset_hc_port(hpriv, mmio,
1483                                           (hc * MV_PORTS_PER_HC) + port);
1484
1485                 mv5_reset_one_hc(hpriv, mmio, hc);
1486         }
1487
1488         return 0;
1489 }
1490
1491 #undef ZERO
1492 #define ZERO(reg) writel(0, mmio + (reg))
1493 static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio)
1494 {
1495         u32 tmp;
1496
1497         tmp = readl(mmio + MV_PCI_MODE);
1498         tmp &= 0xff00ffff;
1499         writel(tmp, mmio + MV_PCI_MODE);
1500
1501         ZERO(MV_PCI_DISC_TIMER);
1502         ZERO(MV_PCI_MSI_TRIGGER);
1503         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT);
1504         ZERO(HC_MAIN_IRQ_MASK_OFS);
1505         ZERO(MV_PCI_SERR_MASK);
1506         ZERO(PCI_IRQ_CAUSE_OFS);
1507         ZERO(PCI_IRQ_MASK_OFS);
1508         ZERO(MV_PCI_ERR_LOW_ADDRESS);
1509         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
1510         ZERO(MV_PCI_ERR_ATTRIBUTE);
1511         ZERO(MV_PCI_ERR_COMMAND);
1512 }
1513 #undef ZERO
1514
1515 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
1516 {
1517         u32 tmp;
1518
1519         mv5_reset_flash(hpriv, mmio);
1520
1521         tmp = readl(mmio + MV_GPIO_PORT_CTL);
1522         tmp &= 0x3;
1523         tmp |= (1 << 5) | (1 << 6);
1524         writel(tmp, mmio + MV_GPIO_PORT_CTL);
1525 }
1526
1527 /**
1528  *      mv6_reset_hc - Perform the 6xxx global soft reset
1529  *      @mmio: base address of the HBA
1530  *
1531  *      This routine only applies to 6xxx parts.
1532  *
1533  *      LOCKING:
1534  *      Inherited from caller.
1535  */
1536 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1537                         unsigned int n_hc)
1538 {
1539         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
1540         int i, rc = 0;
1541         u32 t;
1542
1543         /* Following procedure defined in PCI "main command and status
1544          * register" table.
1545          */
1546         t = readl(reg);
1547         writel(t | STOP_PCI_MASTER, reg);
1548
1549         for (i = 0; i < 1000; i++) {
1550                 udelay(1);
1551                 t = readl(reg);
1552                 if (PCI_MASTER_EMPTY & t) {
1553                         break;
1554                 }
1555         }
1556         if (!(PCI_MASTER_EMPTY & t)) {
1557                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
1558                 rc = 1;
1559                 goto done;
1560         }
1561
1562         /* set reset */
1563         i = 5;
1564         do {
1565                 writel(t | GLOB_SFT_RST, reg);
1566                 t = readl(reg);
1567                 udelay(1);
1568         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
1569
1570         if (!(GLOB_SFT_RST & t)) {
1571                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
1572                 rc = 1;
1573                 goto done;
1574         }
1575
1576         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
1577         i = 5;
1578         do {
1579                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
1580                 t = readl(reg);
1581                 udelay(1);
1582         } while ((GLOB_SFT_RST & t) && (i-- > 0));
1583
1584         if (GLOB_SFT_RST & t) {
1585                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
1586                 rc = 1;
1587         }
1588 done:
1589         return rc;
1590 }
1591
1592 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
1593                            void __iomem *mmio)
1594 {
1595         void __iomem *port_mmio;
1596         u32 tmp;
1597
1598         tmp = readl(mmio + MV_RESET_CFG);
1599         if ((tmp & (1 << 0)) == 0) {
1600                 hpriv->signal[idx].amps = 0x7 << 8;
1601                 hpriv->signal[idx].pre = 0x1 << 5;
1602                 return;
1603         }
1604
1605         port_mmio = mv_port_base(mmio, idx);
1606         tmp = readl(port_mmio + PHY_MODE2);
1607
1608         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
1609         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
1610 }
1611
1612 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1613 {
1614         writel(0x00000060, mmio + MV_GPIO_PORT_CTL);
1615 }
1616
1617 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
1618                            unsigned int port)
1619 {
1620         void __iomem *port_mmio = mv_port_base(mmio, port);
1621
1622         u32 hp_flags = hpriv->hp_flags;
1623         int fix_phy_mode2 =
1624                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
1625         int fix_phy_mode4 =
1626                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
1627         u32 m2, tmp;
1628
1629         if (fix_phy_mode2) {
1630                 m2 = readl(port_mmio + PHY_MODE2);
1631                 m2 &= ~(1 << 16);
1632                 m2 |= (1 << 31);
1633                 writel(m2, port_mmio + PHY_MODE2);
1634
1635                 udelay(200);
1636
1637                 m2 = readl(port_mmio + PHY_MODE2);
1638                 m2 &= ~((1 << 16) | (1 << 31));
1639                 writel(m2, port_mmio + PHY_MODE2);
1640
1641                 udelay(200);
1642         }
1643
1644         /* who knows what this magic does */
1645         tmp = readl(port_mmio + PHY_MODE3);
1646         tmp &= ~0x7F800000;
1647         tmp |= 0x2A800000;
1648         writel(tmp, port_mmio + PHY_MODE3);
1649
1650         if (fix_phy_mode4) {
1651                 u32 m4;
1652
1653                 m4 = readl(port_mmio + PHY_MODE4);
1654
1655                 if (hp_flags & MV_HP_ERRATA_60X1B2)
1656                         tmp = readl(port_mmio + 0x310);
1657
1658                 m4 = (m4 & ~(1 << 1)) | (1 << 0);
1659
1660                 writel(m4, port_mmio + PHY_MODE4);
1661
1662                 if (hp_flags & MV_HP_ERRATA_60X1B2)
1663                         writel(tmp, port_mmio + 0x310);
1664         }
1665
1666         /* Revert values of pre-emphasis and signal amps to the saved ones */
1667         m2 = readl(port_mmio + PHY_MODE2);
1668
1669         m2 &= ~MV_M2_PREAMP_MASK;
1670         m2 |= hpriv->signal[port].amps;
1671         m2 |= hpriv->signal[port].pre;
1672         m2 &= ~(1 << 16);
1673
1674         writel(m2, port_mmio + PHY_MODE2);
1675 }
1676
1677 static void mv_channel_reset(struct mv_host_priv *hpriv, void __iomem *mmio,
1678                              unsigned int port_no)
1679 {
1680         void __iomem *port_mmio = mv_port_base(mmio, port_no);
1681
1682         writelfl(ATA_RST, port_mmio + EDMA_CMD_OFS);
1683
1684         if (IS_60XX(hpriv)) {
1685                 u32 ifctl = readl(port_mmio + SATA_INTERFACE_CTL);
1686                 ifctl |= (1 << 12) | (1 << 7);
1687                 writelfl(ifctl, port_mmio + SATA_INTERFACE_CTL);
1688         }
1689
1690         udelay(25);             /* allow reset propagation */
1691
1692         /* Spec never mentions clearing the bit.  Marvell's driver does
1693          * clear the bit, however.
1694          */
1695         writelfl(0, port_mmio + EDMA_CMD_OFS);
1696
1697         hpriv->ops->phy_errata(hpriv, mmio, port_no);
1698
1699         if (IS_50XX(hpriv))
1700                 mdelay(1);
1701 }
1702
1703 static void mv_stop_and_reset(struct ata_port *ap)
1704 {
1705         struct mv_host_priv *hpriv = ap->host_set->private_data;
1706         void __iomem *mmio = ap->host_set->mmio_base;
1707
1708         mv_stop_dma(ap);
1709
1710         mv_channel_reset(hpriv, mmio, ap->port_no);
1711
1712         __mv_phy_reset(ap, 0);
1713 }
1714
1715 static inline void __msleep(unsigned int msec, int can_sleep)
1716 {
1717         if (can_sleep)
1718                 msleep(msec);
1719         else
1720                 mdelay(msec);
1721 }
1722
1723 /**
1724  *      __mv_phy_reset - Perform eDMA reset followed by COMRESET
1725  *      @ap: ATA channel to manipulate
1726  *
1727  *      Part of this is taken from __sata_phy_reset and modified to
1728  *      not sleep since this routine gets called from interrupt level.
1729  *
1730  *      LOCKING:
1731  *      Inherited from caller.  This is coded to safe to call at
1732  *      interrupt level, i.e. it does not sleep.
1733  */
1734 static void __mv_phy_reset(struct ata_port *ap, int can_sleep)
1735 {
1736         struct mv_port_priv *pp = ap->private_data;
1737         struct mv_host_priv *hpriv = ap->host_set->private_data;
1738         void __iomem *port_mmio = mv_ap_base(ap);
1739         struct ata_taskfile tf;
1740         struct ata_device *dev = &ap->device[0];
1741         unsigned long timeout;
1742         int retry = 5;
1743         u32 sstatus;
1744
1745         VPRINTK("ENTER, port %u, mmio 0x%p\n", ap->port_no, port_mmio);
1746
1747         DPRINTK("S-regs after ATA_RST: SStat 0x%08x SErr 0x%08x "
1748                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1749                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1750
1751         /* Issue COMRESET via SControl */
1752 comreset_retry:
1753         scr_write_flush(ap, SCR_CONTROL, 0x301);
1754         __msleep(1, can_sleep);
1755
1756         scr_write_flush(ap, SCR_CONTROL, 0x300);
1757         __msleep(20, can_sleep);
1758
1759         timeout = jiffies + msecs_to_jiffies(200);
1760         do {
1761                 sstatus = scr_read(ap, SCR_STATUS) & 0x3;
1762                 if ((sstatus == 3) || (sstatus == 0))
1763                         break;
1764
1765                 __msleep(1, can_sleep);
1766         } while (time_before(jiffies, timeout));
1767
1768         /* work around errata */
1769         if (IS_60XX(hpriv) &&
1770             (sstatus != 0x0) && (sstatus != 0x113) && (sstatus != 0x123) &&
1771             (retry-- > 0))
1772                 goto comreset_retry;
1773
1774         DPRINTK("S-regs after PHY wake: SStat 0x%08x SErr 0x%08x "
1775                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1776                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1777
1778         if (sata_dev_present(ap)) {
1779                 ata_port_probe(ap);
1780         } else {
1781                 printk(KERN_INFO "ata%u: no device found (phy stat %08x)\n",
1782                        ap->id, scr_read(ap, SCR_STATUS));
1783                 ata_port_disable(ap);
1784                 return;
1785         }
1786         ap->cbl = ATA_CBL_SATA;
1787
1788         /* even after SStatus reflects that device is ready,
1789          * it seems to take a while for link to be fully
1790          * established (and thus Status no longer 0x80/0x7F),
1791          * so we poll a bit for that, here.
1792          */
1793         retry = 20;
1794         while (1) {
1795                 u8 drv_stat = ata_check_status(ap);
1796                 if ((drv_stat != 0x80) && (drv_stat != 0x7f))
1797                         break;
1798                 __msleep(500, can_sleep);
1799                 if (retry-- <= 0)
1800                         break;
1801         }
1802
1803         tf.lbah = readb((void __iomem *) ap->ioaddr.lbah_addr);
1804         tf.lbam = readb((void __iomem *) ap->ioaddr.lbam_addr);
1805         tf.lbal = readb((void __iomem *) ap->ioaddr.lbal_addr);
1806         tf.nsect = readb((void __iomem *) ap->ioaddr.nsect_addr);
1807
1808         dev->class = ata_dev_classify(&tf);
1809         if (!ata_dev_present(dev)) {
1810                 VPRINTK("Port disabled post-sig: No device present.\n");
1811                 ata_port_disable(ap);
1812         }
1813
1814         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1815
1816         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1817
1818         VPRINTK("EXIT\n");
1819 }
1820
1821 static void mv_phy_reset(struct ata_port *ap)
1822 {
1823         __mv_phy_reset(ap, 1);
1824 }
1825
1826 /**
1827  *      mv_eng_timeout - Routine called by libata when SCSI times out I/O
1828  *      @ap: ATA channel to manipulate
1829  *
1830  *      Intent is to clear all pending error conditions, reset the
1831  *      chip/bus, fail the command, and move on.
1832  *
1833  *      LOCKING:
1834  *      This routine holds the host_set lock while failing the command.
1835  */
1836 static void mv_eng_timeout(struct ata_port *ap)
1837 {
1838         struct ata_queued_cmd *qc;
1839         unsigned long flags;
1840
1841         printk(KERN_ERR "ata%u: Entering mv_eng_timeout\n",ap->id);
1842         DPRINTK("All regs @ start of eng_timeout\n");
1843         mv_dump_all_regs(ap->host_set->mmio_base, ap->port_no,
1844                          to_pci_dev(ap->host_set->dev));
1845
1846         qc = ata_qc_from_tag(ap, ap->active_tag);
1847         printk(KERN_ERR "mmio_base %p ap %p qc %p scsi_cmnd %p &cmnd %p\n",
1848                ap->host_set->mmio_base, ap, qc, qc->scsicmd,
1849                &qc->scsicmd->cmnd);
1850
1851         mv_err_intr(ap);
1852         mv_stop_and_reset(ap);
1853
1854         if (!qc) {
1855                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
1856                        ap->id);
1857         } else {
1858                 /* hack alert!  We cannot use the supplied completion
1859                  * function from inside the ->eh_strategy_handler() thread.
1860                  * libata is the only user of ->eh_strategy_handler() in
1861                  * any kernel, so the default scsi_done() assumes it is
1862                  * not being called from the SCSI EH.
1863                  */
1864                 spin_lock_irqsave(&ap->host_set->lock, flags);
1865                 qc->scsidone = scsi_finish_command;
1866                 ata_qc_complete(qc, AC_ERR_OTHER);
1867                 spin_unlock_irqrestore(&ap->host_set->lock, flags);
1868         }
1869 }
1870
1871 /**
1872  *      mv_port_init - Perform some early initialization on a single port.
1873  *      @port: libata data structure storing shadow register addresses
1874  *      @port_mmio: base address of the port
1875  *
1876  *      Initialize shadow register mmio addresses, clear outstanding
1877  *      interrupts on the port, and unmask interrupts for the future
1878  *      start of the port.
1879  *
1880  *      LOCKING:
1881  *      Inherited from caller.
1882  */
1883 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
1884 {
1885         unsigned long shd_base = (unsigned long) port_mmio + SHD_BLK_OFS;
1886         unsigned serr_ofs;
1887
1888         /* PIO related setup
1889          */
1890         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
1891         port->error_addr =
1892                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
1893         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
1894         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
1895         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
1896         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
1897         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
1898         port->status_addr =
1899                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
1900         /* special case: control/altstatus doesn't have ATA_REG_ address */
1901         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
1902
1903         /* unused: */
1904         port->cmd_addr = port->bmdma_addr = port->scr_addr = 0;
1905
1906         /* Clear any currently outstanding port interrupt conditions */
1907         serr_ofs = mv_scr_offset(SCR_ERROR);
1908         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
1909         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1910
1911         /* unmask all EDMA error interrupts */
1912         writelfl(~0, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
1913
1914         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
1915                 readl(port_mmio + EDMA_CFG_OFS),
1916                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
1917                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
1918 }
1919
1920 static int mv_chip_id(struct pci_dev *pdev, struct mv_host_priv *hpriv,
1921                       unsigned int board_idx)
1922 {
1923         u8 rev_id;
1924         u32 hp_flags = hpriv->hp_flags;
1925
1926         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
1927
1928         switch(board_idx) {
1929         case chip_5080:
1930                 hpriv->ops = &mv5xxx_ops;
1931                 hp_flags |= MV_HP_50XX;
1932
1933                 switch (rev_id) {
1934                 case 0x1:
1935                         hp_flags |= MV_HP_ERRATA_50XXB0;
1936                         break;
1937                 case 0x3:
1938                         hp_flags |= MV_HP_ERRATA_50XXB2;
1939                         break;
1940                 default:
1941                         dev_printk(KERN_WARNING, &pdev->dev,
1942                            "Applying 50XXB2 workarounds to unknown rev\n");
1943                         hp_flags |= MV_HP_ERRATA_50XXB2;
1944                         break;
1945                 }
1946                 break;
1947
1948         case chip_504x:
1949         case chip_508x:
1950                 hpriv->ops = &mv5xxx_ops;
1951                 hp_flags |= MV_HP_50XX;
1952
1953                 switch (rev_id) {
1954                 case 0x0:
1955                         hp_flags |= MV_HP_ERRATA_50XXB0;
1956                         break;
1957                 case 0x3:
1958                         hp_flags |= MV_HP_ERRATA_50XXB2;
1959                         break;
1960                 default:
1961                         dev_printk(KERN_WARNING, &pdev->dev,
1962                            "Applying B2 workarounds to unknown rev\n");
1963                         hp_flags |= MV_HP_ERRATA_50XXB2;
1964                         break;
1965                 }
1966                 break;
1967
1968         case chip_604x:
1969         case chip_608x:
1970                 hpriv->ops = &mv6xxx_ops;
1971
1972                 switch (rev_id) {
1973                 case 0x7:
1974                         hp_flags |= MV_HP_ERRATA_60X1B2;
1975                         break;
1976                 case 0x9:
1977                         hp_flags |= MV_HP_ERRATA_60X1C0;
1978                         break;
1979                 default:
1980                         dev_printk(KERN_WARNING, &pdev->dev,
1981                                    "Applying B2 workarounds to unknown rev\n");
1982                         hp_flags |= MV_HP_ERRATA_60X1B2;
1983                         break;
1984                 }
1985                 break;
1986
1987         default:
1988                 printk(KERN_ERR DRV_NAME ": BUG: invalid board index %u\n", board_idx);
1989                 return 1;
1990         }
1991
1992         hpriv->hp_flags = hp_flags;
1993
1994         return 0;
1995 }
1996
1997 /**
1998  *      mv_init_host - Perform some early initialization of the host.
1999  *      @pdev: host PCI device
2000  *      @probe_ent: early data struct representing the host
2001  *
2002  *      If possible, do an early global reset of the host.  Then do
2003  *      our port init and clear/unmask all/relevant host interrupts.
2004  *
2005  *      LOCKING:
2006  *      Inherited from caller.
2007  */
2008 static int mv_init_host(struct pci_dev *pdev, struct ata_probe_ent *probe_ent,
2009                         unsigned int board_idx)
2010 {
2011         int rc = 0, n_hc, port, hc;
2012         void __iomem *mmio = probe_ent->mmio_base;
2013         struct mv_host_priv *hpriv = probe_ent->private_data;
2014
2015         /* global interrupt mask */
2016         writel(0, mmio + HC_MAIN_IRQ_MASK_OFS);
2017
2018         rc = mv_chip_id(pdev, hpriv, board_idx);
2019         if (rc)
2020                 goto done;
2021
2022         n_hc = mv_get_hc_count(probe_ent->host_flags);
2023         probe_ent->n_ports = MV_PORTS_PER_HC * n_hc;
2024
2025         for (port = 0; port < probe_ent->n_ports; port++)
2026                 hpriv->ops->read_preamp(hpriv, port, mmio);
2027
2028         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
2029         if (rc)
2030                 goto done;
2031
2032         hpriv->ops->reset_flash(hpriv, mmio);
2033         hpriv->ops->reset_bus(pdev, mmio);
2034         hpriv->ops->enable_leds(hpriv, mmio);
2035
2036         for (port = 0; port < probe_ent->n_ports; port++) {
2037                 if (IS_60XX(hpriv)) {
2038                         void __iomem *port_mmio = mv_port_base(mmio, port);
2039
2040                         u32 ifctl = readl(port_mmio + SATA_INTERFACE_CTL);
2041                         ifctl |= (1 << 12);
2042                         writelfl(ifctl, port_mmio + SATA_INTERFACE_CTL);
2043                 }
2044
2045                 hpriv->ops->phy_errata(hpriv, mmio, port);
2046         }
2047
2048         for (port = 0; port < probe_ent->n_ports; port++) {
2049                 void __iomem *port_mmio = mv_port_base(mmio, port);
2050                 mv_port_init(&probe_ent->port[port], port_mmio);
2051         }
2052
2053         for (hc = 0; hc < n_hc; hc++) {
2054                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
2055
2056                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
2057                         "(before clear)=0x%08x\n", hc,
2058                         readl(hc_mmio + HC_CFG_OFS),
2059                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
2060
2061                 /* Clear any currently outstanding hc interrupt conditions */
2062                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
2063         }
2064
2065         /* Clear any currently outstanding host interrupt conditions */
2066         writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
2067
2068         /* and unmask interrupt generation for host regs */
2069         writelfl(PCI_UNMASK_ALL_IRQS, mmio + PCI_IRQ_MASK_OFS);
2070         writelfl(~HC_MAIN_MASKED_IRQS, mmio + HC_MAIN_IRQ_MASK_OFS);
2071
2072         VPRINTK("HC MAIN IRQ cause/mask=0x%08x/0x%08x "
2073                 "PCI int cause/mask=0x%08x/0x%08x\n",
2074                 readl(mmio + HC_MAIN_IRQ_CAUSE_OFS),
2075                 readl(mmio + HC_MAIN_IRQ_MASK_OFS),
2076                 readl(mmio + PCI_IRQ_CAUSE_OFS),
2077                 readl(mmio + PCI_IRQ_MASK_OFS));
2078
2079 done:
2080         return rc;
2081 }
2082
2083 /**
2084  *      mv_print_info - Dump key info to kernel log for perusal.
2085  *      @probe_ent: early data struct representing the host
2086  *
2087  *      FIXME: complete this.
2088  *
2089  *      LOCKING:
2090  *      Inherited from caller.
2091  */
2092 static void mv_print_info(struct ata_probe_ent *probe_ent)
2093 {
2094         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
2095         struct mv_host_priv *hpriv = probe_ent->private_data;
2096         u8 rev_id, scc;
2097         const char *scc_s;
2098
2099         /* Use this to determine the HW stepping of the chip so we know
2100          * what errata to workaround
2101          */
2102         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
2103
2104         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
2105         if (scc == 0)
2106                 scc_s = "SCSI";
2107         else if (scc == 0x01)
2108                 scc_s = "RAID";
2109         else
2110                 scc_s = "unknown";
2111
2112         dev_printk(KERN_INFO, &pdev->dev,
2113                "%u slots %u ports %s mode IRQ via %s\n",
2114                (unsigned)MV_MAX_Q_DEPTH, probe_ent->n_ports,
2115                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
2116 }
2117
2118 /**
2119  *      mv_init_one - handle a positive probe of a Marvell host
2120  *      @pdev: PCI device found
2121  *      @ent: PCI device ID entry for the matched host
2122  *
2123  *      LOCKING:
2124  *      Inherited from caller.
2125  */
2126 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
2127 {
2128         static int printed_version = 0;
2129         struct ata_probe_ent *probe_ent = NULL;
2130         struct mv_host_priv *hpriv;
2131         unsigned int board_idx = (unsigned int)ent->driver_data;
2132         void __iomem *mmio_base;
2133         int pci_dev_busy = 0, rc;
2134
2135         if (!printed_version++)
2136                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
2137
2138         rc = pci_enable_device(pdev);
2139         if (rc) {
2140                 return rc;
2141         }
2142
2143         rc = pci_request_regions(pdev, DRV_NAME);
2144         if (rc) {
2145                 pci_dev_busy = 1;
2146                 goto err_out;
2147         }
2148
2149         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
2150         if (probe_ent == NULL) {
2151                 rc = -ENOMEM;
2152                 goto err_out_regions;
2153         }
2154
2155         memset(probe_ent, 0, sizeof(*probe_ent));
2156         probe_ent->dev = pci_dev_to_dev(pdev);
2157         INIT_LIST_HEAD(&probe_ent->node);
2158
2159         mmio_base = pci_iomap(pdev, MV_PRIMARY_BAR, 0);
2160         if (mmio_base == NULL) {
2161                 rc = -ENOMEM;
2162                 goto err_out_free_ent;
2163         }
2164
2165         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
2166         if (!hpriv) {
2167                 rc = -ENOMEM;
2168                 goto err_out_iounmap;
2169         }
2170         memset(hpriv, 0, sizeof(*hpriv));
2171
2172         probe_ent->sht = mv_port_info[board_idx].sht;
2173         probe_ent->host_flags = mv_port_info[board_idx].host_flags;
2174         probe_ent->pio_mask = mv_port_info[board_idx].pio_mask;
2175         probe_ent->udma_mask = mv_port_info[board_idx].udma_mask;
2176         probe_ent->port_ops = mv_port_info[board_idx].port_ops;
2177
2178         probe_ent->irq = pdev->irq;
2179         probe_ent->irq_flags = SA_SHIRQ;
2180         probe_ent->mmio_base = mmio_base;
2181         probe_ent->private_data = hpriv;
2182
2183         /* initialize adapter */
2184         rc = mv_init_host(pdev, probe_ent, board_idx);
2185         if (rc) {
2186                 goto err_out_hpriv;
2187         }
2188
2189         /* Enable interrupts */
2190         if (pci_enable_msi(pdev) == 0) {
2191                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
2192         } else {
2193                 pci_intx(pdev, 1);
2194         }
2195
2196         mv_dump_pci_cfg(pdev, 0x68);
2197         mv_print_info(probe_ent);
2198
2199         if (ata_device_add(probe_ent) == 0) {
2200                 rc = -ENODEV;           /* No devices discovered */
2201                 goto err_out_dev_add;
2202         }
2203
2204         kfree(probe_ent);
2205         return 0;
2206
2207 err_out_dev_add:
2208         if (MV_HP_FLAG_MSI & hpriv->hp_flags) {
2209                 pci_disable_msi(pdev);
2210         } else {
2211                 pci_intx(pdev, 0);
2212         }
2213 err_out_hpriv:
2214         kfree(hpriv);
2215 err_out_iounmap:
2216         pci_iounmap(pdev, mmio_base);
2217 err_out_free_ent:
2218         kfree(probe_ent);
2219 err_out_regions:
2220         pci_release_regions(pdev);
2221 err_out:
2222         if (!pci_dev_busy) {
2223                 pci_disable_device(pdev);
2224         }
2225
2226         return rc;
2227 }
2228
2229 static int __init mv_init(void)
2230 {
2231         return pci_module_init(&mv_pci_driver);
2232 }
2233
2234 static void __exit mv_exit(void)
2235 {
2236         pci_unregister_driver(&mv_pci_driver);
2237 }
2238
2239 MODULE_AUTHOR("Brett Russ");
2240 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
2241 MODULE_LICENSE("GPL");
2242 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
2243 MODULE_VERSION(DRV_VERSION);
2244
2245 module_init(mv_init);
2246 module_exit(mv_exit);