[libata] Remove ->irq_ack() hook, and ata_dummy_irq_on()
[linux-2.6] / drivers / ata / ahci.c
1 /*
2  *  ahci.c - AHCI SATA support
3  *
4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
6  *                  on emails.
7  *
8  *  Copyright 2004-2005 Red Hat, Inc.
9  *
10  *
11  *  This program is free software; you can redistribute it and/or modify
12  *  it under the terms of the GNU General Public License as published by
13  *  the Free Software Foundation; either version 2, or (at your option)
14  *  any later version.
15  *
16  *  This program is distributed in the hope that it will be useful,
17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
19  *  GNU General Public License for more details.
20  *
21  *  You should have received a copy of the GNU General Public License
22  *  along with this program; see the file COPYING.  If not, write to
23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
24  *
25  *
26  * libata documentation is available via 'make {ps|pdf}docs',
27  * as Documentation/DocBook/libata.*
28  *
29  * AHCI hardware documentation:
30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
32  *
33  */
34
35 #include <linux/kernel.h>
36 #include <linux/module.h>
37 #include <linux/pci.h>
38 #include <linux/init.h>
39 #include <linux/blkdev.h>
40 #include <linux/delay.h>
41 #include <linux/interrupt.h>
42 #include <linux/dma-mapping.h>
43 #include <linux/device.h>
44 #include <scsi/scsi_host.h>
45 #include <scsi/scsi_cmnd.h>
46 #include <linux/libata.h>
47
48 #define DRV_NAME        "ahci"
49 #define DRV_VERSION     "2.3"
50
51
52 enum {
53         AHCI_PCI_BAR            = 5,
54         AHCI_MAX_PORTS          = 32,
55         AHCI_MAX_SG             = 168, /* hardware max is 64K */
56         AHCI_DMA_BOUNDARY       = 0xffffffff,
57         AHCI_USE_CLUSTERING     = 1,
58         AHCI_MAX_CMDS           = 32,
59         AHCI_CMD_SZ             = 32,
60         AHCI_CMD_SLOT_SZ        = AHCI_MAX_CMDS * AHCI_CMD_SZ,
61         AHCI_RX_FIS_SZ          = 256,
62         AHCI_CMD_TBL_CDB        = 0x40,
63         AHCI_CMD_TBL_HDR_SZ     = 0x80,
64         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR_SZ + (AHCI_MAX_SG * 16),
65         AHCI_CMD_TBL_AR_SZ      = AHCI_CMD_TBL_SZ * AHCI_MAX_CMDS,
66         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_AR_SZ +
67                                   AHCI_RX_FIS_SZ,
68         AHCI_IRQ_ON_SG          = (1 << 31),
69         AHCI_CMD_ATAPI          = (1 << 5),
70         AHCI_CMD_WRITE          = (1 << 6),
71         AHCI_CMD_PREFETCH       = (1 << 7),
72         AHCI_CMD_RESET          = (1 << 8),
73         AHCI_CMD_CLR_BUSY       = (1 << 10),
74
75         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
76         RX_FIS_SDB              = 0x58, /* offset of SDB FIS data */
77         RX_FIS_UNK              = 0x60, /* offset of Unknown FIS data */
78
79         board_ahci              = 0,
80         board_ahci_pi           = 1,
81         board_ahci_vt8251       = 2,
82         board_ahci_ign_iferr    = 3,
83         board_ahci_sb600        = 4,
84         board_ahci_mv           = 5,
85
86         /* global controller registers */
87         HOST_CAP                = 0x00, /* host capabilities */
88         HOST_CTL                = 0x04, /* global host control */
89         HOST_IRQ_STAT           = 0x08, /* interrupt status */
90         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
91         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
92
93         /* HOST_CTL bits */
94         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
95         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
96         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
97
98         /* HOST_CAP bits */
99         HOST_CAP_SSC            = (1 << 14), /* Slumber capable */
100         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
101         HOST_CAP_SSS            = (1 << 27), /* Staggered Spin-up */
102         HOST_CAP_SNTF           = (1 << 29), /* SNotification register */
103         HOST_CAP_NCQ            = (1 << 30), /* Native Command Queueing */
104         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
105
106         /* registers for each SATA port */
107         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
108         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
109         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
110         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
111         PORT_IRQ_STAT           = 0x10, /* interrupt status */
112         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
113         PORT_CMD                = 0x18, /* port command */
114         PORT_TFDATA             = 0x20, /* taskfile data */
115         PORT_SIG                = 0x24, /* device TF signature */
116         PORT_CMD_ISSUE          = 0x38, /* command issue */
117         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
118         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
119         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
120         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
121         PORT_SCR_NTF            = 0x3c, /* SATA phy register: SNotification */
122
123         /* PORT_IRQ_{STAT,MASK} bits */
124         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
125         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
126         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
127         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
128         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
129         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
130         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
131         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
132
133         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
134         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
135         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
136         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
137         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
138         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
139         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
140         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
141         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
142
143         PORT_IRQ_FREEZE         = PORT_IRQ_HBUS_ERR |
144                                   PORT_IRQ_IF_ERR |
145                                   PORT_IRQ_CONNECT |
146                                   PORT_IRQ_PHYRDY |
147                                   PORT_IRQ_UNK_FIS,
148         PORT_IRQ_ERROR          = PORT_IRQ_FREEZE |
149                                   PORT_IRQ_TF_ERR |
150                                   PORT_IRQ_HBUS_DATA_ERR,
151         DEF_PORT_IRQ            = PORT_IRQ_ERROR | PORT_IRQ_SG_DONE |
152                                   PORT_IRQ_SDB_FIS | PORT_IRQ_DMAS_FIS |
153                                   PORT_IRQ_PIOS_FIS | PORT_IRQ_D2H_REG_FIS,
154
155         /* PORT_CMD bits */
156         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
157         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
158         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
159         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
160         PORT_CMD_CLO            = (1 << 3), /* Command list override */
161         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
162         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
163         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
164
165         PORT_CMD_ICC_MASK       = (0xf << 28), /* i/f ICC state mask */
166         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
167         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
168         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
169
170         /* ap->flags bits */
171         AHCI_FLAG_NO_NCQ                = (1 << 24),
172         AHCI_FLAG_IGN_IRQ_IF_ERR        = (1 << 25), /* ignore IRQ_IF_ERR */
173         AHCI_FLAG_HONOR_PI              = (1 << 26), /* honor PORTS_IMPL */
174         AHCI_FLAG_IGN_SERR_INTERNAL     = (1 << 27), /* ignore SERR_INTERNAL */
175         AHCI_FLAG_32BIT_ONLY            = (1 << 28), /* force 32bit */
176         AHCI_FLAG_MV_PATA               = (1 << 29), /* PATA port */
177         AHCI_FLAG_NO_MSI                = (1 << 30), /* no PCI MSI */
178         AHCI_FLAG_NO_HOTPLUG            = (1 << 31), /* ignore PxSERR.DIAG.N */
179
180         AHCI_FLAG_COMMON                = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
181                                           ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
182                                           ATA_FLAG_ACPI_SATA,
183         AHCI_LFLAG_COMMON               = ATA_LFLAG_SKIP_D2H_BSY,
184 };
185
186 struct ahci_cmd_hdr {
187         u32                     opts;
188         u32                     status;
189         u32                     tbl_addr;
190         u32                     tbl_addr_hi;
191         u32                     reserved[4];
192 };
193
194 struct ahci_sg {
195         u32                     addr;
196         u32                     addr_hi;
197         u32                     reserved;
198         u32                     flags_size;
199 };
200
201 struct ahci_host_priv {
202         u32                     cap;            /* cap to use */
203         u32                     port_map;       /* port map to use */
204         u32                     saved_cap;      /* saved initial cap */
205         u32                     saved_port_map; /* saved initial port_map */
206 };
207
208 struct ahci_port_priv {
209         struct ahci_cmd_hdr     *cmd_slot;
210         dma_addr_t              cmd_slot_dma;
211         void                    *cmd_tbl;
212         dma_addr_t              cmd_tbl_dma;
213         void                    *rx_fis;
214         dma_addr_t              rx_fis_dma;
215         /* for NCQ spurious interrupt analysis */
216         unsigned int            ncq_saw_d2h:1;
217         unsigned int            ncq_saw_dmas:1;
218         unsigned int            ncq_saw_sdb:1;
219         u32                     intr_mask;      /* interrupts to enable */
220 };
221
222 static int ahci_scr_read(struct ata_port *ap, unsigned int sc_reg, u32 *val);
223 static int ahci_scr_write(struct ata_port *ap, unsigned int sc_reg, u32 val);
224 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
225 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
226 static void ahci_irq_clear(struct ata_port *ap);
227 static int ahci_port_start(struct ata_port *ap);
228 static void ahci_port_stop(struct ata_port *ap);
229 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
230 static void ahci_qc_prep(struct ata_queued_cmd *qc);
231 static u8 ahci_check_status(struct ata_port *ap);
232 static void ahci_freeze(struct ata_port *ap);
233 static void ahci_thaw(struct ata_port *ap);
234 static void ahci_error_handler(struct ata_port *ap);
235 static void ahci_vt8251_error_handler(struct ata_port *ap);
236 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc);
237 static int ahci_port_resume(struct ata_port *ap);
238 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl);
239 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
240                                u32 opts);
241 #ifdef CONFIG_PM
242 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg);
243 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
244 static int ahci_pci_device_resume(struct pci_dev *pdev);
245 #endif
246
247 static struct scsi_host_template ahci_sht = {
248         .module                 = THIS_MODULE,
249         .name                   = DRV_NAME,
250         .ioctl                  = ata_scsi_ioctl,
251         .queuecommand           = ata_scsi_queuecmd,
252         .change_queue_depth     = ata_scsi_change_queue_depth,
253         .can_queue              = AHCI_MAX_CMDS - 1,
254         .this_id                = ATA_SHT_THIS_ID,
255         .sg_tablesize           = AHCI_MAX_SG,
256         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
257         .emulated               = ATA_SHT_EMULATED,
258         .use_clustering         = AHCI_USE_CLUSTERING,
259         .proc_name              = DRV_NAME,
260         .dma_boundary           = AHCI_DMA_BOUNDARY,
261         .slave_configure        = ata_scsi_slave_config,
262         .slave_destroy          = ata_scsi_slave_destroy,
263         .bios_param             = ata_std_bios_param,
264 };
265
266 static const struct ata_port_operations ahci_ops = {
267         .port_disable           = ata_port_disable,
268
269         .check_status           = ahci_check_status,
270         .check_altstatus        = ahci_check_status,
271         .dev_select             = ata_noop_dev_select,
272
273         .tf_read                = ahci_tf_read,
274
275         .qc_prep                = ahci_qc_prep,
276         .qc_issue               = ahci_qc_issue,
277
278         .irq_clear              = ahci_irq_clear,
279
280         .scr_read               = ahci_scr_read,
281         .scr_write              = ahci_scr_write,
282
283         .freeze                 = ahci_freeze,
284         .thaw                   = ahci_thaw,
285
286         .error_handler          = ahci_error_handler,
287         .post_internal_cmd      = ahci_post_internal_cmd,
288
289 #ifdef CONFIG_PM
290         .port_suspend           = ahci_port_suspend,
291         .port_resume            = ahci_port_resume,
292 #endif
293
294         .port_start             = ahci_port_start,
295         .port_stop              = ahci_port_stop,
296 };
297
298 static const struct ata_port_operations ahci_vt8251_ops = {
299         .port_disable           = ata_port_disable,
300
301         .check_status           = ahci_check_status,
302         .check_altstatus        = ahci_check_status,
303         .dev_select             = ata_noop_dev_select,
304
305         .tf_read                = ahci_tf_read,
306
307         .qc_prep                = ahci_qc_prep,
308         .qc_issue               = ahci_qc_issue,
309
310         .irq_clear              = ahci_irq_clear,
311
312         .scr_read               = ahci_scr_read,
313         .scr_write              = ahci_scr_write,
314
315         .freeze                 = ahci_freeze,
316         .thaw                   = ahci_thaw,
317
318         .error_handler          = ahci_vt8251_error_handler,
319         .post_internal_cmd      = ahci_post_internal_cmd,
320
321 #ifdef CONFIG_PM
322         .port_suspend           = ahci_port_suspend,
323         .port_resume            = ahci_port_resume,
324 #endif
325
326         .port_start             = ahci_port_start,
327         .port_stop              = ahci_port_stop,
328 };
329
330 static const struct ata_port_info ahci_port_info[] = {
331         /* board_ahci */
332         {
333                 .flags          = AHCI_FLAG_COMMON,
334                 .link_flags     = AHCI_LFLAG_COMMON,
335                 .pio_mask       = 0x1f, /* pio0-4 */
336                 .udma_mask      = ATA_UDMA6,
337                 .port_ops       = &ahci_ops,
338         },
339         /* board_ahci_pi */
340         {
341                 .flags          = AHCI_FLAG_COMMON | AHCI_FLAG_HONOR_PI,
342                 .link_flags     = AHCI_LFLAG_COMMON,
343                 .pio_mask       = 0x1f, /* pio0-4 */
344                 .udma_mask      = ATA_UDMA6,
345                 .port_ops       = &ahci_ops,
346         },
347         /* board_ahci_vt8251 */
348         {
349                 .flags          = AHCI_FLAG_COMMON | AHCI_FLAG_NO_NCQ,
350                 .link_flags     = AHCI_LFLAG_COMMON | ATA_LFLAG_HRST_TO_RESUME,
351                 .pio_mask       = 0x1f, /* pio0-4 */
352                 .udma_mask      = ATA_UDMA6,
353                 .port_ops       = &ahci_vt8251_ops,
354         },
355         /* board_ahci_ign_iferr */
356         {
357                 .flags          = AHCI_FLAG_COMMON | AHCI_FLAG_IGN_IRQ_IF_ERR,
358                 .link_flags     = AHCI_LFLAG_COMMON,
359                 .pio_mask       = 0x1f, /* pio0-4 */
360                 .udma_mask      = ATA_UDMA6,
361                 .port_ops       = &ahci_ops,
362         },
363         /* board_ahci_sb600 */
364         {
365                 .flags          = AHCI_FLAG_COMMON |
366                                   AHCI_FLAG_IGN_SERR_INTERNAL |
367                                   AHCI_FLAG_32BIT_ONLY,
368                 .link_flags     = AHCI_LFLAG_COMMON,
369                 .pio_mask       = 0x1f, /* pio0-4 */
370                 .udma_mask      = ATA_UDMA6,
371                 .port_ops       = &ahci_ops,
372         },
373         /* board_ahci_mv */
374         {
375                 .sht            = &ahci_sht,
376                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
377                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
378                                   AHCI_FLAG_HONOR_PI | AHCI_FLAG_NO_NCQ |
379                                   AHCI_FLAG_NO_MSI | AHCI_FLAG_MV_PATA,
380                 .link_flags     = AHCI_LFLAG_COMMON,
381                 .pio_mask       = 0x1f, /* pio0-4 */
382                 .udma_mask      = ATA_UDMA6,
383                 .port_ops       = &ahci_ops,
384         },
385 };
386
387 static const struct pci_device_id ahci_pci_tbl[] = {
388         /* Intel */
389         { PCI_VDEVICE(INTEL, 0x2652), board_ahci }, /* ICH6 */
390         { PCI_VDEVICE(INTEL, 0x2653), board_ahci }, /* ICH6M */
391         { PCI_VDEVICE(INTEL, 0x27c1), board_ahci }, /* ICH7 */
392         { PCI_VDEVICE(INTEL, 0x27c5), board_ahci }, /* ICH7M */
393         { PCI_VDEVICE(INTEL, 0x27c3), board_ahci }, /* ICH7R */
394         { PCI_VDEVICE(AL, 0x5288), board_ahci_ign_iferr }, /* ULi M5288 */
395         { PCI_VDEVICE(INTEL, 0x2681), board_ahci }, /* ESB2 */
396         { PCI_VDEVICE(INTEL, 0x2682), board_ahci }, /* ESB2 */
397         { PCI_VDEVICE(INTEL, 0x2683), board_ahci }, /* ESB2 */
398         { PCI_VDEVICE(INTEL, 0x27c6), board_ahci }, /* ICH7-M DH */
399         { PCI_VDEVICE(INTEL, 0x2821), board_ahci_pi }, /* ICH8 */
400         { PCI_VDEVICE(INTEL, 0x2822), board_ahci_pi }, /* ICH8 */
401         { PCI_VDEVICE(INTEL, 0x2824), board_ahci_pi }, /* ICH8 */
402         { PCI_VDEVICE(INTEL, 0x2829), board_ahci_pi }, /* ICH8M */
403         { PCI_VDEVICE(INTEL, 0x282a), board_ahci_pi }, /* ICH8M */
404         { PCI_VDEVICE(INTEL, 0x2922), board_ahci_pi }, /* ICH9 */
405         { PCI_VDEVICE(INTEL, 0x2923), board_ahci_pi }, /* ICH9 */
406         { PCI_VDEVICE(INTEL, 0x2924), board_ahci_pi }, /* ICH9 */
407         { PCI_VDEVICE(INTEL, 0x2925), board_ahci_pi }, /* ICH9 */
408         { PCI_VDEVICE(INTEL, 0x2927), board_ahci_pi }, /* ICH9 */
409         { PCI_VDEVICE(INTEL, 0x2929), board_ahci_pi }, /* ICH9M */
410         { PCI_VDEVICE(INTEL, 0x292a), board_ahci_pi }, /* ICH9M */
411         { PCI_VDEVICE(INTEL, 0x292b), board_ahci_pi }, /* ICH9M */
412         { PCI_VDEVICE(INTEL, 0x292c), board_ahci_pi }, /* ICH9M */
413         { PCI_VDEVICE(INTEL, 0x292f), board_ahci_pi }, /* ICH9M */
414         { PCI_VDEVICE(INTEL, 0x294d), board_ahci_pi }, /* ICH9 */
415         { PCI_VDEVICE(INTEL, 0x294e), board_ahci_pi }, /* ICH9M */
416
417         /* JMicron 360/1/3/5/6, match class to avoid IDE function */
418         { PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
419           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci_ign_iferr },
420
421         /* ATI */
422         { PCI_VDEVICE(ATI, 0x4380), board_ahci_sb600 }, /* ATI SB600 */
423         { PCI_VDEVICE(ATI, 0x4390), board_ahci_sb600 }, /* ATI SB700/800 */
424         { PCI_VDEVICE(ATI, 0x4391), board_ahci_sb600 }, /* ATI SB700/800 */
425         { PCI_VDEVICE(ATI, 0x4392), board_ahci_sb600 }, /* ATI SB700/800 */
426         { PCI_VDEVICE(ATI, 0x4393), board_ahci_sb600 }, /* ATI SB700/800 */
427         { PCI_VDEVICE(ATI, 0x4394), board_ahci_sb600 }, /* ATI SB700/800 */
428         { PCI_VDEVICE(ATI, 0x4395), board_ahci_sb600 }, /* ATI SB700/800 */
429
430         /* VIA */
431         { PCI_VDEVICE(VIA, 0x3349), board_ahci_vt8251 }, /* VIA VT8251 */
432         { PCI_VDEVICE(VIA, 0x6287), board_ahci_vt8251 }, /* VIA VT8251 */
433
434         /* NVIDIA */
435         { PCI_VDEVICE(NVIDIA, 0x044c), board_ahci },            /* MCP65 */
436         { PCI_VDEVICE(NVIDIA, 0x044d), board_ahci },            /* MCP65 */
437         { PCI_VDEVICE(NVIDIA, 0x044e), board_ahci },            /* MCP65 */
438         { PCI_VDEVICE(NVIDIA, 0x044f), board_ahci },            /* MCP65 */
439         { PCI_VDEVICE(NVIDIA, 0x045c), board_ahci },            /* MCP65 */
440         { PCI_VDEVICE(NVIDIA, 0x045d), board_ahci },            /* MCP65 */
441         { PCI_VDEVICE(NVIDIA, 0x045e), board_ahci },            /* MCP65 */
442         { PCI_VDEVICE(NVIDIA, 0x045f), board_ahci },            /* MCP65 */
443         { PCI_VDEVICE(NVIDIA, 0x0550), board_ahci },            /* MCP67 */
444         { PCI_VDEVICE(NVIDIA, 0x0551), board_ahci },            /* MCP67 */
445         { PCI_VDEVICE(NVIDIA, 0x0552), board_ahci },            /* MCP67 */
446         { PCI_VDEVICE(NVIDIA, 0x0553), board_ahci },            /* MCP67 */
447         { PCI_VDEVICE(NVIDIA, 0x0554), board_ahci },            /* MCP67 */
448         { PCI_VDEVICE(NVIDIA, 0x0555), board_ahci },            /* MCP67 */
449         { PCI_VDEVICE(NVIDIA, 0x0556), board_ahci },            /* MCP67 */
450         { PCI_VDEVICE(NVIDIA, 0x0557), board_ahci },            /* MCP67 */
451         { PCI_VDEVICE(NVIDIA, 0x0558), board_ahci },            /* MCP67 */
452         { PCI_VDEVICE(NVIDIA, 0x0559), board_ahci },            /* MCP67 */
453         { PCI_VDEVICE(NVIDIA, 0x055a), board_ahci },            /* MCP67 */
454         { PCI_VDEVICE(NVIDIA, 0x055b), board_ahci },            /* MCP67 */
455         { PCI_VDEVICE(NVIDIA, 0x07f0), board_ahci },            /* MCP73 */
456         { PCI_VDEVICE(NVIDIA, 0x07f1), board_ahci },            /* MCP73 */
457         { PCI_VDEVICE(NVIDIA, 0x07f2), board_ahci },            /* MCP73 */
458         { PCI_VDEVICE(NVIDIA, 0x07f3), board_ahci },            /* MCP73 */
459         { PCI_VDEVICE(NVIDIA, 0x07f4), board_ahci },            /* MCP73 */
460         { PCI_VDEVICE(NVIDIA, 0x07f5), board_ahci },            /* MCP73 */
461         { PCI_VDEVICE(NVIDIA, 0x07f6), board_ahci },            /* MCP73 */
462         { PCI_VDEVICE(NVIDIA, 0x07f7), board_ahci },            /* MCP73 */
463         { PCI_VDEVICE(NVIDIA, 0x07f8), board_ahci },            /* MCP73 */
464         { PCI_VDEVICE(NVIDIA, 0x07f9), board_ahci },            /* MCP73 */
465         { PCI_VDEVICE(NVIDIA, 0x07fa), board_ahci },            /* MCP73 */
466         { PCI_VDEVICE(NVIDIA, 0x07fb), board_ahci },            /* MCP73 */
467         { PCI_VDEVICE(NVIDIA, 0x0ad0), board_ahci },            /* MCP77 */
468         { PCI_VDEVICE(NVIDIA, 0x0ad1), board_ahci },            /* MCP77 */
469         { PCI_VDEVICE(NVIDIA, 0x0ad2), board_ahci },            /* MCP77 */
470         { PCI_VDEVICE(NVIDIA, 0x0ad3), board_ahci },            /* MCP77 */
471         { PCI_VDEVICE(NVIDIA, 0x0ad4), board_ahci },            /* MCP77 */
472         { PCI_VDEVICE(NVIDIA, 0x0ad5), board_ahci },            /* MCP77 */
473         { PCI_VDEVICE(NVIDIA, 0x0ad6), board_ahci },            /* MCP77 */
474         { PCI_VDEVICE(NVIDIA, 0x0ad7), board_ahci },            /* MCP77 */
475         { PCI_VDEVICE(NVIDIA, 0x0ad8), board_ahci },            /* MCP77 */
476         { PCI_VDEVICE(NVIDIA, 0x0ad9), board_ahci },            /* MCP77 */
477         { PCI_VDEVICE(NVIDIA, 0x0ada), board_ahci },            /* MCP77 */
478         { PCI_VDEVICE(NVIDIA, 0x0adb), board_ahci },            /* MCP77 */
479
480         /* SiS */
481         { PCI_VDEVICE(SI, 0x1184), board_ahci }, /* SiS 966 */
482         { PCI_VDEVICE(SI, 0x1185), board_ahci }, /* SiS 966 */
483         { PCI_VDEVICE(SI, 0x0186), board_ahci }, /* SiS 968 */
484
485         /* Marvell */
486         { PCI_VDEVICE(MARVELL, 0x6145), board_ahci_mv },        /* 6145 */
487
488         /* Generic, PCI class code for AHCI */
489         { PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
490           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci },
491
492         { }     /* terminate list */
493 };
494
495
496 static struct pci_driver ahci_pci_driver = {
497         .name                   = DRV_NAME,
498         .id_table               = ahci_pci_tbl,
499         .probe                  = ahci_init_one,
500         .remove                 = ata_pci_remove_one,
501 #ifdef CONFIG_PM
502         .suspend                = ahci_pci_device_suspend,
503         .resume                 = ahci_pci_device_resume,
504 #endif
505 };
506
507
508 static inline int ahci_nr_ports(u32 cap)
509 {
510         return (cap & 0x1f) + 1;
511 }
512
513 static inline void __iomem *__ahci_port_base(struct ata_host *host,
514                                              unsigned int port_no)
515 {
516         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
517
518         return mmio + 0x100 + (port_no * 0x80);
519 }
520
521 static inline void __iomem *ahci_port_base(struct ata_port *ap)
522 {
523         return __ahci_port_base(ap->host, ap->port_no);
524 }
525
526 /**
527  *      ahci_save_initial_config - Save and fixup initial config values
528  *      @pdev: target PCI device
529  *      @pi: associated ATA port info
530  *      @hpriv: host private area to store config values
531  *
532  *      Some registers containing configuration info might be setup by
533  *      BIOS and might be cleared on reset.  This function saves the
534  *      initial values of those registers into @hpriv such that they
535  *      can be restored after controller reset.
536  *
537  *      If inconsistent, config values are fixed up by this function.
538  *
539  *      LOCKING:
540  *      None.
541  */
542 static void ahci_save_initial_config(struct pci_dev *pdev,
543                                      const struct ata_port_info *pi,
544                                      struct ahci_host_priv *hpriv)
545 {
546         void __iomem *mmio = pcim_iomap_table(pdev)[AHCI_PCI_BAR];
547         u32 cap, port_map;
548         int i;
549
550         /* Values prefixed with saved_ are written back to host after
551          * reset.  Values without are used for driver operation.
552          */
553         hpriv->saved_cap = cap = readl(mmio + HOST_CAP);
554         hpriv->saved_port_map = port_map = readl(mmio + HOST_PORTS_IMPL);
555
556         /* some chips have errata preventing 64bit use */
557         if ((cap & HOST_CAP_64) && (pi->flags & AHCI_FLAG_32BIT_ONLY)) {
558                 dev_printk(KERN_INFO, &pdev->dev,
559                            "controller can't do 64bit DMA, forcing 32bit\n");
560                 cap &= ~HOST_CAP_64;
561         }
562
563         if ((cap & HOST_CAP_NCQ) && (pi->flags & AHCI_FLAG_NO_NCQ)) {
564                 dev_printk(KERN_INFO, &pdev->dev,
565                            "controller can't do NCQ, turning off CAP_NCQ\n");
566                 cap &= ~HOST_CAP_NCQ;
567         }
568
569         /* fixup zero port_map */
570         if (!port_map) {
571                 port_map = (1 << ahci_nr_ports(cap)) - 1;
572                 dev_printk(KERN_WARNING, &pdev->dev,
573                            "PORTS_IMPL is zero, forcing 0x%x\n", port_map);
574
575                 /* write the fixed up value to the PI register */
576                 hpriv->saved_port_map = port_map;
577         }
578
579         /*
580          * Temporary Marvell 6145 hack: PATA port presence
581          * is asserted through the standard AHCI port
582          * presence register, as bit 4 (counting from 0)
583          */
584         if (pi->flags & AHCI_FLAG_MV_PATA) {
585                 dev_printk(KERN_ERR, &pdev->dev,
586                            "MV_AHCI HACK: port_map %x -> %x\n",
587                            hpriv->port_map,
588                            hpriv->port_map & 0xf);
589
590                 port_map &= 0xf;
591         }
592
593         /* cross check port_map and cap.n_ports */
594         if (pi->flags & AHCI_FLAG_HONOR_PI) {
595                 u32 tmp_port_map = port_map;
596                 int n_ports = ahci_nr_ports(cap);
597
598                 for (i = 0; i < AHCI_MAX_PORTS && n_ports; i++) {
599                         if (tmp_port_map & (1 << i)) {
600                                 n_ports--;
601                                 tmp_port_map &= ~(1 << i);
602                         }
603                 }
604
605                 /* Whine if inconsistent.  No need to update cap.
606                  * port_map is used to determine number of ports.
607                  */
608                 if (n_ports || tmp_port_map)
609                         dev_printk(KERN_WARNING, &pdev->dev,
610                                    "nr_ports (%u) and implemented port map "
611                                    "(0x%x) don't match\n",
612                                    ahci_nr_ports(cap), port_map);
613         } else {
614                 /* fabricate port_map from cap.nr_ports */
615                 port_map = (1 << ahci_nr_ports(cap)) - 1;
616         }
617
618         /* record values to use during operation */
619         hpriv->cap = cap;
620         hpriv->port_map = port_map;
621 }
622
623 /**
624  *      ahci_restore_initial_config - Restore initial config
625  *      @host: target ATA host
626  *
627  *      Restore initial config stored by ahci_save_initial_config().
628  *
629  *      LOCKING:
630  *      None.
631  */
632 static void ahci_restore_initial_config(struct ata_host *host)
633 {
634         struct ahci_host_priv *hpriv = host->private_data;
635         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
636
637         writel(hpriv->saved_cap, mmio + HOST_CAP);
638         writel(hpriv->saved_port_map, mmio + HOST_PORTS_IMPL);
639         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
640 }
641
642 static unsigned ahci_scr_offset(struct ata_port *ap, unsigned int sc_reg)
643 {
644         static const int offset[] = {
645                 [SCR_STATUS]            = PORT_SCR_STAT,
646                 [SCR_CONTROL]           = PORT_SCR_CTL,
647                 [SCR_ERROR]             = PORT_SCR_ERR,
648                 [SCR_ACTIVE]            = PORT_SCR_ACT,
649                 [SCR_NOTIFICATION]      = PORT_SCR_NTF,
650         };
651         struct ahci_host_priv *hpriv = ap->host->private_data;
652
653         if (sc_reg < ARRAY_SIZE(offset) &&
654             (sc_reg != SCR_NOTIFICATION || (hpriv->cap & HOST_CAP_SNTF)))
655                 return offset[sc_reg];
656         return 0;
657 }
658
659 static int ahci_scr_read(struct ata_port *ap, unsigned int sc_reg, u32 *val)
660 {
661         void __iomem *port_mmio = ahci_port_base(ap);
662         int offset = ahci_scr_offset(ap, sc_reg);
663
664         if (offset) {
665                 *val = readl(port_mmio + offset);
666                 return 0;
667         }
668         return -EINVAL;
669 }
670
671 static int ahci_scr_write(struct ata_port *ap, unsigned int sc_reg, u32 val)
672 {
673         void __iomem *port_mmio = ahci_port_base(ap);
674         int offset = ahci_scr_offset(ap, sc_reg);
675
676         if (offset) {
677                 writel(val, port_mmio + offset);
678                 return 0;
679         }
680         return -EINVAL;
681 }
682
683 static void ahci_start_engine(struct ata_port *ap)
684 {
685         void __iomem *port_mmio = ahci_port_base(ap);
686         u32 tmp;
687
688         /* start DMA */
689         tmp = readl(port_mmio + PORT_CMD);
690         tmp |= PORT_CMD_START;
691         writel(tmp, port_mmio + PORT_CMD);
692         readl(port_mmio + PORT_CMD); /* flush */
693 }
694
695 static int ahci_stop_engine(struct ata_port *ap)
696 {
697         void __iomem *port_mmio = ahci_port_base(ap);
698         u32 tmp;
699
700         tmp = readl(port_mmio + PORT_CMD);
701
702         /* check if the HBA is idle */
703         if ((tmp & (PORT_CMD_START | PORT_CMD_LIST_ON)) == 0)
704                 return 0;
705
706         /* setting HBA to idle */
707         tmp &= ~PORT_CMD_START;
708         writel(tmp, port_mmio + PORT_CMD);
709
710         /* wait for engine to stop. This could be as long as 500 msec */
711         tmp = ata_wait_register(port_mmio + PORT_CMD,
712                                 PORT_CMD_LIST_ON, PORT_CMD_LIST_ON, 1, 500);
713         if (tmp & PORT_CMD_LIST_ON)
714                 return -EIO;
715
716         return 0;
717 }
718
719 static void ahci_start_fis_rx(struct ata_port *ap)
720 {
721         void __iomem *port_mmio = ahci_port_base(ap);
722         struct ahci_host_priv *hpriv = ap->host->private_data;
723         struct ahci_port_priv *pp = ap->private_data;
724         u32 tmp;
725
726         /* set FIS registers */
727         if (hpriv->cap & HOST_CAP_64)
728                 writel((pp->cmd_slot_dma >> 16) >> 16,
729                        port_mmio + PORT_LST_ADDR_HI);
730         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
731
732         if (hpriv->cap & HOST_CAP_64)
733                 writel((pp->rx_fis_dma >> 16) >> 16,
734                        port_mmio + PORT_FIS_ADDR_HI);
735         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
736
737         /* enable FIS reception */
738         tmp = readl(port_mmio + PORT_CMD);
739         tmp |= PORT_CMD_FIS_RX;
740         writel(tmp, port_mmio + PORT_CMD);
741
742         /* flush */
743         readl(port_mmio + PORT_CMD);
744 }
745
746 static int ahci_stop_fis_rx(struct ata_port *ap)
747 {
748         void __iomem *port_mmio = ahci_port_base(ap);
749         u32 tmp;
750
751         /* disable FIS reception */
752         tmp = readl(port_mmio + PORT_CMD);
753         tmp &= ~PORT_CMD_FIS_RX;
754         writel(tmp, port_mmio + PORT_CMD);
755
756         /* wait for completion, spec says 500ms, give it 1000 */
757         tmp = ata_wait_register(port_mmio + PORT_CMD, PORT_CMD_FIS_ON,
758                                 PORT_CMD_FIS_ON, 10, 1000);
759         if (tmp & PORT_CMD_FIS_ON)
760                 return -EBUSY;
761
762         return 0;
763 }
764
765 static void ahci_power_up(struct ata_port *ap)
766 {
767         struct ahci_host_priv *hpriv = ap->host->private_data;
768         void __iomem *port_mmio = ahci_port_base(ap);
769         u32 cmd;
770
771         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
772
773         /* spin up device */
774         if (hpriv->cap & HOST_CAP_SSS) {
775                 cmd |= PORT_CMD_SPIN_UP;
776                 writel(cmd, port_mmio + PORT_CMD);
777         }
778
779         /* wake up link */
780         writel(cmd | PORT_CMD_ICC_ACTIVE, port_mmio + PORT_CMD);
781 }
782
783 #ifdef CONFIG_PM
784 static void ahci_power_down(struct ata_port *ap)
785 {
786         struct ahci_host_priv *hpriv = ap->host->private_data;
787         void __iomem *port_mmio = ahci_port_base(ap);
788         u32 cmd, scontrol;
789
790         if (!(hpriv->cap & HOST_CAP_SSS))
791                 return;
792
793         /* put device into listen mode, first set PxSCTL.DET to 0 */
794         scontrol = readl(port_mmio + PORT_SCR_CTL);
795         scontrol &= ~0xf;
796         writel(scontrol, port_mmio + PORT_SCR_CTL);
797
798         /* then set PxCMD.SUD to 0 */
799         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
800         cmd &= ~PORT_CMD_SPIN_UP;
801         writel(cmd, port_mmio + PORT_CMD);
802 }
803 #endif
804
805 static void ahci_start_port(struct ata_port *ap)
806 {
807         /* enable FIS reception */
808         ahci_start_fis_rx(ap);
809
810         /* enable DMA */
811         ahci_start_engine(ap);
812 }
813
814 static int ahci_deinit_port(struct ata_port *ap, const char **emsg)
815 {
816         int rc;
817
818         /* disable DMA */
819         rc = ahci_stop_engine(ap);
820         if (rc) {
821                 *emsg = "failed to stop engine";
822                 return rc;
823         }
824
825         /* disable FIS reception */
826         rc = ahci_stop_fis_rx(ap);
827         if (rc) {
828                 *emsg = "failed stop FIS RX";
829                 return rc;
830         }
831
832         return 0;
833 }
834
835 static int ahci_reset_controller(struct ata_host *host)
836 {
837         struct pci_dev *pdev = to_pci_dev(host->dev);
838         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
839         u32 tmp;
840
841         /* global controller reset */
842         tmp = readl(mmio + HOST_CTL);
843         if ((tmp & HOST_RESET) == 0) {
844                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
845                 readl(mmio + HOST_CTL); /* flush */
846         }
847
848         /* reset must complete within 1 second, or
849          * the hardware should be considered fried.
850          */
851         ssleep(1);
852
853         tmp = readl(mmio + HOST_CTL);
854         if (tmp & HOST_RESET) {
855                 dev_printk(KERN_ERR, host->dev,
856                            "controller reset failed (0x%x)\n", tmp);
857                 return -EIO;
858         }
859
860         /* turn on AHCI mode */
861         writel(HOST_AHCI_EN, mmio + HOST_CTL);
862         (void) readl(mmio + HOST_CTL);  /* flush */
863
864         /* some registers might be cleared on reset.  restore initial values */
865         ahci_restore_initial_config(host);
866
867         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
868                 u16 tmp16;
869
870                 /* configure PCS */
871                 pci_read_config_word(pdev, 0x92, &tmp16);
872                 tmp16 |= 0xf;
873                 pci_write_config_word(pdev, 0x92, tmp16);
874         }
875
876         return 0;
877 }
878
879 static void ahci_port_init(struct pci_dev *pdev, struct ata_port *ap,
880                            int port_no, void __iomem *mmio,
881                            void __iomem *port_mmio)
882 {
883         const char *emsg = NULL;
884         int rc;
885         u32 tmp;
886
887         /* make sure port is not active */
888         rc = ahci_deinit_port(ap, &emsg);
889         if (rc)
890                 dev_printk(KERN_WARNING, &pdev->dev,
891                            "%s (%d)\n", emsg, rc);
892
893         /* clear SError */
894         tmp = readl(port_mmio + PORT_SCR_ERR);
895         VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
896         writel(tmp, port_mmio + PORT_SCR_ERR);
897
898         /* clear port IRQ */
899         tmp = readl(port_mmio + PORT_IRQ_STAT);
900         VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
901         if (tmp)
902                 writel(tmp, port_mmio + PORT_IRQ_STAT);
903
904         writel(1 << port_no, mmio + HOST_IRQ_STAT);
905 }
906
907 static void ahci_init_controller(struct ata_host *host)
908 {
909         struct pci_dev *pdev = to_pci_dev(host->dev);
910         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
911         int i;
912         void __iomem *port_mmio;
913         u32 tmp;
914
915         if (host->ports[0]->flags & AHCI_FLAG_MV_PATA) {
916                 port_mmio = __ahci_port_base(host, 4);
917
918                 writel(0, port_mmio + PORT_IRQ_MASK);
919
920                 /* clear port IRQ */
921                 tmp = readl(port_mmio + PORT_IRQ_STAT);
922                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
923                 if (tmp)
924                         writel(tmp, port_mmio + PORT_IRQ_STAT);
925         }
926
927         for (i = 0; i < host->n_ports; i++) {
928                 struct ata_port *ap = host->ports[i];
929
930                 port_mmio = ahci_port_base(ap);
931                 if (ata_port_is_dummy(ap))
932                         continue;
933
934                 ahci_port_init(pdev, ap, i, mmio, port_mmio);
935         }
936
937         tmp = readl(mmio + HOST_CTL);
938         VPRINTK("HOST_CTL 0x%x\n", tmp);
939         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
940         tmp = readl(mmio + HOST_CTL);
941         VPRINTK("HOST_CTL 0x%x\n", tmp);
942 }
943
944 static unsigned int ahci_dev_classify(struct ata_port *ap)
945 {
946         void __iomem *port_mmio = ahci_port_base(ap);
947         struct ata_taskfile tf;
948         u32 tmp;
949
950         tmp = readl(port_mmio + PORT_SIG);
951         tf.lbah         = (tmp >> 24)   & 0xff;
952         tf.lbam         = (tmp >> 16)   & 0xff;
953         tf.lbal         = (tmp >> 8)    & 0xff;
954         tf.nsect        = (tmp)         & 0xff;
955
956         return ata_dev_classify(&tf);
957 }
958
959 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
960                                u32 opts)
961 {
962         dma_addr_t cmd_tbl_dma;
963
964         cmd_tbl_dma = pp->cmd_tbl_dma + tag * AHCI_CMD_TBL_SZ;
965
966         pp->cmd_slot[tag].opts = cpu_to_le32(opts);
967         pp->cmd_slot[tag].status = 0;
968         pp->cmd_slot[tag].tbl_addr = cpu_to_le32(cmd_tbl_dma & 0xffffffff);
969         pp->cmd_slot[tag].tbl_addr_hi = cpu_to_le32((cmd_tbl_dma >> 16) >> 16);
970 }
971
972 static int ahci_kick_engine(struct ata_port *ap, int force_restart)
973 {
974         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
975         struct ahci_host_priv *hpriv = ap->host->private_data;
976         u32 tmp;
977         int busy, rc;
978
979         /* do we need to kick the port? */
980         busy = ahci_check_status(ap) & (ATA_BUSY | ATA_DRQ);
981         if (!busy && !force_restart)
982                 return 0;
983
984         /* stop engine */
985         rc = ahci_stop_engine(ap);
986         if (rc)
987                 goto out_restart;
988
989         /* need to do CLO? */
990         if (!busy) {
991                 rc = 0;
992                 goto out_restart;
993         }
994
995         if (!(hpriv->cap & HOST_CAP_CLO)) {
996                 rc = -EOPNOTSUPP;
997                 goto out_restart;
998         }
999
1000         /* perform CLO */
1001         tmp = readl(port_mmio + PORT_CMD);
1002         tmp |= PORT_CMD_CLO;
1003         writel(tmp, port_mmio + PORT_CMD);
1004
1005         rc = 0;
1006         tmp = ata_wait_register(port_mmio + PORT_CMD,
1007                                 PORT_CMD_CLO, PORT_CMD_CLO, 1, 500);
1008         if (tmp & PORT_CMD_CLO)
1009                 rc = -EIO;
1010
1011         /* restart engine */
1012  out_restart:
1013         ahci_start_engine(ap);
1014         return rc;
1015 }
1016
1017 static int ahci_exec_polled_cmd(struct ata_port *ap, int pmp,
1018                                 struct ata_taskfile *tf, int is_cmd, u16 flags,
1019                                 unsigned long timeout_msec)
1020 {
1021         const u32 cmd_fis_len = 5; /* five dwords */
1022         struct ahci_port_priv *pp = ap->private_data;
1023         void __iomem *port_mmio = ahci_port_base(ap);
1024         u8 *fis = pp->cmd_tbl;
1025         u32 tmp;
1026
1027         /* prep the command */
1028         ata_tf_to_fis(tf, pmp, is_cmd, fis);
1029         ahci_fill_cmd_slot(pp, 0, cmd_fis_len | flags | (pmp << 12));
1030
1031         /* issue & wait */
1032         writel(1, port_mmio + PORT_CMD_ISSUE);
1033
1034         if (timeout_msec) {
1035                 tmp = ata_wait_register(port_mmio + PORT_CMD_ISSUE, 0x1, 0x1,
1036                                         1, timeout_msec);
1037                 if (tmp & 0x1) {
1038                         ahci_kick_engine(ap, 1);
1039                         return -EBUSY;
1040                 }
1041         } else
1042                 readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1043
1044         return 0;
1045 }
1046
1047 static int ahci_do_softreset(struct ata_link *link, unsigned int *class,
1048                              int pmp, unsigned long deadline)
1049 {
1050         struct ata_port *ap = link->ap;
1051         const char *reason = NULL;
1052         unsigned long now, msecs;
1053         struct ata_taskfile tf;
1054         int rc;
1055
1056         DPRINTK("ENTER\n");
1057
1058         if (ata_link_offline(link)) {
1059                 DPRINTK("PHY reports no device\n");
1060                 *class = ATA_DEV_NONE;
1061                 return 0;
1062         }
1063
1064         /* prepare for SRST (AHCI-1.1 10.4.1) */
1065         rc = ahci_kick_engine(ap, 1);
1066         if (rc)
1067                 ata_link_printk(link, KERN_WARNING,
1068                                 "failed to reset engine (errno=%d)", rc);
1069
1070         ata_tf_init(link->device, &tf);
1071
1072         /* issue the first D2H Register FIS */
1073         msecs = 0;
1074         now = jiffies;
1075         if (time_after(now, deadline))
1076                 msecs = jiffies_to_msecs(deadline - now);
1077
1078         tf.ctl |= ATA_SRST;
1079         if (ahci_exec_polled_cmd(ap, pmp, &tf, 0,
1080                                  AHCI_CMD_RESET | AHCI_CMD_CLR_BUSY, msecs)) {
1081                 rc = -EIO;
1082                 reason = "1st FIS failed";
1083                 goto fail;
1084         }
1085
1086         /* spec says at least 5us, but be generous and sleep for 1ms */
1087         msleep(1);
1088
1089         /* issue the second D2H Register FIS */
1090         tf.ctl &= ~ATA_SRST;
1091         ahci_exec_polled_cmd(ap, pmp, &tf, 0, 0, 0);
1092
1093         /* spec mandates ">= 2ms" before checking status.
1094          * We wait 150ms, because that was the magic delay used for
1095          * ATAPI devices in Hale Landis's ATADRVR, for the period of time
1096          * between when the ATA command register is written, and then
1097          * status is checked.  Because waiting for "a while" before
1098          * checking status is fine, post SRST, we perform this magic
1099          * delay here as well.
1100          */
1101         msleep(150);
1102
1103         rc = ata_wait_ready(ap, deadline);
1104         /* link occupied, -ENODEV too is an error */
1105         if (rc) {
1106                 reason = "device not ready";
1107                 goto fail;
1108         }
1109         *class = ahci_dev_classify(ap);
1110
1111         DPRINTK("EXIT, class=%u\n", *class);
1112         return 0;
1113
1114  fail:
1115         ata_link_printk(link, KERN_ERR, "softreset failed (%s)\n", reason);
1116         return rc;
1117 }
1118
1119 static int ahci_softreset(struct ata_link *link, unsigned int *class,
1120                           unsigned long deadline)
1121 {
1122         return ahci_do_softreset(link, class, 0, deadline);
1123 }
1124
1125 static int ahci_hardreset(struct ata_link *link, unsigned int *class,
1126                           unsigned long deadline)
1127 {
1128         struct ata_port *ap = link->ap;
1129         struct ahci_port_priv *pp = ap->private_data;
1130         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1131         struct ata_taskfile tf;
1132         int rc;
1133
1134         DPRINTK("ENTER\n");
1135
1136         ahci_stop_engine(ap);
1137
1138         /* clear D2H reception area to properly wait for D2H FIS */
1139         ata_tf_init(link->device, &tf);
1140         tf.command = 0x80;
1141         ata_tf_to_fis(&tf, 0, 0, d2h_fis);
1142
1143         rc = sata_std_hardreset(link, class, deadline);
1144
1145         ahci_start_engine(ap);
1146
1147         if (rc == 0 && ata_link_online(link))
1148                 *class = ahci_dev_classify(ap);
1149         if (*class == ATA_DEV_UNKNOWN)
1150                 *class = ATA_DEV_NONE;
1151
1152         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1153         return rc;
1154 }
1155
1156 static int ahci_vt8251_hardreset(struct ata_link *link, unsigned int *class,
1157                                  unsigned long deadline)
1158 {
1159         struct ata_port *ap = link->ap;
1160         u32 serror;
1161         int rc;
1162
1163         DPRINTK("ENTER\n");
1164
1165         ahci_stop_engine(ap);
1166
1167         rc = sata_link_hardreset(link, sata_ehc_deb_timing(&link->eh_context),
1168                                  deadline);
1169
1170         /* vt8251 needs SError cleared for the port to operate */
1171         ahci_scr_read(ap, SCR_ERROR, &serror);
1172         ahci_scr_write(ap, SCR_ERROR, serror);
1173
1174         ahci_start_engine(ap);
1175
1176         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1177
1178         /* vt8251 doesn't clear BSY on signature FIS reception,
1179          * request follow-up softreset.
1180          */
1181         return rc ?: -EAGAIN;
1182 }
1183
1184 static void ahci_postreset(struct ata_link *link, unsigned int *class)
1185 {
1186         struct ata_port *ap = link->ap;
1187         void __iomem *port_mmio = ahci_port_base(ap);
1188         u32 new_tmp, tmp;
1189
1190         ata_std_postreset(link, class);
1191
1192         /* Make sure port's ATAPI bit is set appropriately */
1193         new_tmp = tmp = readl(port_mmio + PORT_CMD);
1194         if (*class == ATA_DEV_ATAPI)
1195                 new_tmp |= PORT_CMD_ATAPI;
1196         else
1197                 new_tmp &= ~PORT_CMD_ATAPI;
1198         if (new_tmp != tmp) {
1199                 writel(new_tmp, port_mmio + PORT_CMD);
1200                 readl(port_mmio + PORT_CMD); /* flush */
1201         }
1202 }
1203
1204 static u8 ahci_check_status(struct ata_port *ap)
1205 {
1206         void __iomem *mmio = ap->ioaddr.cmd_addr;
1207
1208         return readl(mmio + PORT_TFDATA) & 0xFF;
1209 }
1210
1211 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
1212 {
1213         struct ahci_port_priv *pp = ap->private_data;
1214         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1215
1216         ata_tf_from_fis(d2h_fis, tf);
1217 }
1218
1219 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl)
1220 {
1221         struct scatterlist *sg;
1222         struct ahci_sg *ahci_sg;
1223         unsigned int n_sg = 0;
1224
1225         VPRINTK("ENTER\n");
1226
1227         /*
1228          * Next, the S/G list.
1229          */
1230         ahci_sg = cmd_tbl + AHCI_CMD_TBL_HDR_SZ;
1231         ata_for_each_sg(sg, qc) {
1232                 dma_addr_t addr = sg_dma_address(sg);
1233                 u32 sg_len = sg_dma_len(sg);
1234
1235                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
1236                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1237                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
1238
1239                 ahci_sg++;
1240                 n_sg++;
1241         }
1242
1243         return n_sg;
1244 }
1245
1246 static void ahci_qc_prep(struct ata_queued_cmd *qc)
1247 {
1248         struct ata_port *ap = qc->ap;
1249         struct ahci_port_priv *pp = ap->private_data;
1250         int is_atapi = is_atapi_taskfile(&qc->tf);
1251         void *cmd_tbl;
1252         u32 opts;
1253         const u32 cmd_fis_len = 5; /* five dwords */
1254         unsigned int n_elem;
1255
1256         /*
1257          * Fill in command table information.  First, the header,
1258          * a SATA Register - Host to Device command FIS.
1259          */
1260         cmd_tbl = pp->cmd_tbl + qc->tag * AHCI_CMD_TBL_SZ;
1261
1262         ata_tf_to_fis(&qc->tf, 0, 1, cmd_tbl);
1263         if (is_atapi) {
1264                 memset(cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
1265                 memcpy(cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, qc->dev->cdb_len);
1266         }
1267
1268         n_elem = 0;
1269         if (qc->flags & ATA_QCFLAG_DMAMAP)
1270                 n_elem = ahci_fill_sg(qc, cmd_tbl);
1271
1272         /*
1273          * Fill in command slot information.
1274          */
1275         opts = cmd_fis_len | n_elem << 16;
1276         if (qc->tf.flags & ATA_TFLAG_WRITE)
1277                 opts |= AHCI_CMD_WRITE;
1278         if (is_atapi)
1279                 opts |= AHCI_CMD_ATAPI | AHCI_CMD_PREFETCH;
1280
1281         ahci_fill_cmd_slot(pp, qc->tag, opts);
1282 }
1283
1284 static void ahci_error_intr(struct ata_port *ap, u32 irq_stat)
1285 {
1286         struct ahci_port_priv *pp = ap->private_data;
1287         struct ata_eh_info *ehi = &ap->link.eh_info;
1288         unsigned int err_mask = 0, action = 0;
1289         struct ata_queued_cmd *qc;
1290         u32 serror;
1291
1292         ata_ehi_clear_desc(ehi);
1293
1294         /* AHCI needs SError cleared; otherwise, it might lock up */
1295         ahci_scr_read(ap, SCR_ERROR, &serror);
1296         ahci_scr_write(ap, SCR_ERROR, serror);
1297
1298         /* analyze @irq_stat */
1299         ata_ehi_push_desc(ehi, "irq_stat 0x%08x", irq_stat);
1300
1301         /* some controllers set IRQ_IF_ERR on device errors, ignore it */
1302         if (ap->flags & AHCI_FLAG_IGN_IRQ_IF_ERR)
1303                 irq_stat &= ~PORT_IRQ_IF_ERR;
1304
1305         if (irq_stat & PORT_IRQ_TF_ERR) {
1306                 err_mask |= AC_ERR_DEV;
1307                 if (ap->flags & AHCI_FLAG_IGN_SERR_INTERNAL)
1308                         serror &= ~SERR_INTERNAL;
1309         }
1310
1311         if (irq_stat & (PORT_IRQ_HBUS_ERR | PORT_IRQ_HBUS_DATA_ERR)) {
1312                 err_mask |= AC_ERR_HOST_BUS;
1313                 action |= ATA_EH_SOFTRESET;
1314         }
1315
1316         if (irq_stat & PORT_IRQ_IF_ERR) {
1317                 err_mask |= AC_ERR_ATA_BUS;
1318                 action |= ATA_EH_SOFTRESET;
1319                 ata_ehi_push_desc(ehi, "interface fatal error");
1320         }
1321
1322         if (irq_stat & (PORT_IRQ_CONNECT | PORT_IRQ_PHYRDY)) {
1323                 ata_ehi_hotplugged(ehi);
1324                 ata_ehi_push_desc(ehi, "%s", irq_stat & PORT_IRQ_CONNECT ?
1325                         "connection status changed" : "PHY RDY changed");
1326         }
1327
1328         if (irq_stat & PORT_IRQ_UNK_FIS) {
1329                 u32 *unk = (u32 *)(pp->rx_fis + RX_FIS_UNK);
1330
1331                 err_mask |= AC_ERR_HSM;
1332                 action |= ATA_EH_SOFTRESET;
1333                 ata_ehi_push_desc(ehi, "unknown FIS %08x %08x %08x %08x",
1334                                   unk[0], unk[1], unk[2], unk[3]);
1335         }
1336
1337         /* okay, let's hand over to EH */
1338         ehi->serror |= serror;
1339         ehi->action |= action;
1340
1341         qc = ata_qc_from_tag(ap, ap->link.active_tag);
1342         if (qc)
1343                 qc->err_mask |= err_mask;
1344         else
1345                 ehi->err_mask |= err_mask;
1346
1347         if (irq_stat & PORT_IRQ_FREEZE)
1348                 ata_port_freeze(ap);
1349         else
1350                 ata_port_abort(ap);
1351 }
1352
1353 static void ahci_port_intr(struct ata_port *ap)
1354 {
1355         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
1356         struct ata_eh_info *ehi = &ap->link.eh_info;
1357         struct ahci_port_priv *pp = ap->private_data;
1358         u32 status, qc_active;
1359         int rc, known_irq = 0;
1360
1361         status = readl(port_mmio + PORT_IRQ_STAT);
1362         writel(status, port_mmio + PORT_IRQ_STAT);
1363
1364         if (unlikely(status & PORT_IRQ_ERROR)) {
1365                 ahci_error_intr(ap, status);
1366                 return;
1367         }
1368
1369         if (status & PORT_IRQ_SDB_FIS) {
1370                 /*
1371                  * if this is an ATAPI device with AN turned on,
1372                  * then we should interrogate the device to
1373                  * determine the cause of the interrupt
1374                  *
1375                  * for AN - this we should check the SDB FIS
1376                  * and find the I and N bits set
1377                  */
1378                 const __le32 *f = pp->rx_fis + RX_FIS_SDB;
1379                 u32 f0 = le32_to_cpu(f[0]);
1380
1381                 /* check the 'N' bit in word 0 of the FIS */
1382                 if (f0 & (1 << 15)) {
1383                         int port_addr = ((f0 & 0x00000f00) >> 8);
1384                         struct ata_device *adev;
1385                         if (port_addr < ATA_MAX_DEVICES) {
1386                                 adev = &ap->link.device[port_addr];
1387                                 if (adev->flags & ATA_DFLAG_AN)
1388                                         ata_scsi_media_change_notify(adev);
1389                         }
1390                 }
1391         }
1392
1393         if (ap->link.sactive)
1394                 qc_active = readl(port_mmio + PORT_SCR_ACT);
1395         else
1396                 qc_active = readl(port_mmio + PORT_CMD_ISSUE);
1397
1398         rc = ata_qc_complete_multiple(ap, qc_active, NULL);
1399         if (rc > 0)
1400                 return;
1401         if (rc < 0) {
1402                 ehi->err_mask |= AC_ERR_HSM;
1403                 ehi->action |= ATA_EH_SOFTRESET;
1404                 ata_port_freeze(ap);
1405                 return;
1406         }
1407
1408         /* hmmm... a spurious interupt */
1409
1410         /* if !NCQ, ignore.  No modern ATA device has broken HSM
1411          * implementation for non-NCQ commands.
1412          */
1413         if (!ap->link.sactive)
1414                 return;
1415
1416         if (status & PORT_IRQ_D2H_REG_FIS) {
1417                 if (!pp->ncq_saw_d2h)
1418                         ata_port_printk(ap, KERN_INFO,
1419                                 "D2H reg with I during NCQ, "
1420                                 "this message won't be printed again\n");
1421                 pp->ncq_saw_d2h = 1;
1422                 known_irq = 1;
1423         }
1424
1425         if (status & PORT_IRQ_DMAS_FIS) {
1426                 if (!pp->ncq_saw_dmas)
1427                         ata_port_printk(ap, KERN_INFO,
1428                                 "DMAS FIS during NCQ, "
1429                                 "this message won't be printed again\n");
1430                 pp->ncq_saw_dmas = 1;
1431                 known_irq = 1;
1432         }
1433
1434         if (status & PORT_IRQ_SDB_FIS) {
1435                 const __le32 *f = pp->rx_fis + RX_FIS_SDB;
1436
1437                 if (le32_to_cpu(f[1])) {
1438                         /* SDB FIS containing spurious completions
1439                          * might be dangerous, whine and fail commands
1440                          * with HSM violation.  EH will turn off NCQ
1441                          * after several such failures.
1442                          */
1443                         ata_ehi_push_desc(ehi,
1444                                 "spurious completions during NCQ "
1445                                 "issue=0x%x SAct=0x%x FIS=%08x:%08x",
1446                                 readl(port_mmio + PORT_CMD_ISSUE),
1447                                 readl(port_mmio + PORT_SCR_ACT),
1448                                 le32_to_cpu(f[0]), le32_to_cpu(f[1]));
1449                         ehi->err_mask |= AC_ERR_HSM;
1450                         ehi->action |= ATA_EH_SOFTRESET;
1451                         ata_port_freeze(ap);
1452                 } else {
1453                         if (!pp->ncq_saw_sdb)
1454                                 ata_port_printk(ap, KERN_INFO,
1455                                         "spurious SDB FIS %08x:%08x during NCQ, "
1456                                         "this message won't be printed again\n",
1457                                         le32_to_cpu(f[0]), le32_to_cpu(f[1]));
1458                         pp->ncq_saw_sdb = 1;
1459                 }
1460                 known_irq = 1;
1461         }
1462
1463         if (!known_irq)
1464                 ata_port_printk(ap, KERN_INFO, "spurious interrupt "
1465                                 "(irq_stat 0x%x active_tag 0x%x sactive 0x%x)\n",
1466                                 status, ap->link.active_tag, ap->link.sactive);
1467 }
1468
1469 static void ahci_irq_clear(struct ata_port *ap)
1470 {
1471         /* TODO */
1472 }
1473
1474 static irqreturn_t ahci_interrupt(int irq, void *dev_instance)
1475 {
1476         struct ata_host *host = dev_instance;
1477         struct ahci_host_priv *hpriv;
1478         unsigned int i, handled = 0;
1479         void __iomem *mmio;
1480         u32 irq_stat, irq_ack = 0;
1481
1482         VPRINTK("ENTER\n");
1483
1484         hpriv = host->private_data;
1485         mmio = host->iomap[AHCI_PCI_BAR];
1486
1487         /* sigh.  0xffffffff is a valid return from h/w */
1488         irq_stat = readl(mmio + HOST_IRQ_STAT);
1489         irq_stat &= hpriv->port_map;
1490         if (!irq_stat)
1491                 return IRQ_NONE;
1492
1493         spin_lock(&host->lock);
1494
1495         for (i = 0; i < host->n_ports; i++) {
1496                 struct ata_port *ap;
1497
1498                 if (!(irq_stat & (1 << i)))
1499                         continue;
1500
1501                 ap = host->ports[i];
1502                 if (ap) {
1503                         ahci_port_intr(ap);
1504                         VPRINTK("port %u\n", i);
1505                 } else {
1506                         VPRINTK("port %u (no irq)\n", i);
1507                         if (ata_ratelimit())
1508                                 dev_printk(KERN_WARNING, host->dev,
1509                                         "interrupt on disabled port %u\n", i);
1510                 }
1511
1512                 irq_ack |= (1 << i);
1513         }
1514
1515         if (irq_ack) {
1516                 writel(irq_ack, mmio + HOST_IRQ_STAT);
1517                 handled = 1;
1518         }
1519
1520         spin_unlock(&host->lock);
1521
1522         VPRINTK("EXIT\n");
1523
1524         return IRQ_RETVAL(handled);
1525 }
1526
1527 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
1528 {
1529         struct ata_port *ap = qc->ap;
1530         void __iomem *port_mmio = ahci_port_base(ap);
1531
1532         if (qc->tf.protocol == ATA_PROT_NCQ)
1533                 writel(1 << qc->tag, port_mmio + PORT_SCR_ACT);
1534         writel(1 << qc->tag, port_mmio + PORT_CMD_ISSUE);
1535         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1536
1537         return 0;
1538 }
1539
1540 static void ahci_freeze(struct ata_port *ap)
1541 {
1542         void __iomem *port_mmio = ahci_port_base(ap);
1543
1544         /* turn IRQ off */
1545         writel(0, port_mmio + PORT_IRQ_MASK);
1546 }
1547
1548 static void ahci_thaw(struct ata_port *ap)
1549 {
1550         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1551         void __iomem *port_mmio = ahci_port_base(ap);
1552         u32 tmp;
1553         struct ahci_port_priv *pp = ap->private_data;
1554
1555         /* clear IRQ */
1556         tmp = readl(port_mmio + PORT_IRQ_STAT);
1557         writel(tmp, port_mmio + PORT_IRQ_STAT);
1558         writel(1 << ap->port_no, mmio + HOST_IRQ_STAT);
1559
1560         /* turn IRQ back on */
1561         writel(pp->intr_mask, port_mmio + PORT_IRQ_MASK);
1562 }
1563
1564 static void ahci_error_handler(struct ata_port *ap)
1565 {
1566         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1567                 /* restart engine */
1568                 ahci_stop_engine(ap);
1569                 ahci_start_engine(ap);
1570         }
1571
1572         /* perform recovery */
1573         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_hardreset,
1574                   ahci_postreset);
1575 }
1576
1577 static void ahci_vt8251_error_handler(struct ata_port *ap)
1578 {
1579         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1580                 /* restart engine */
1581                 ahci_stop_engine(ap);
1582                 ahci_start_engine(ap);
1583         }
1584
1585         /* perform recovery */
1586         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_vt8251_hardreset,
1587                   ahci_postreset);
1588 }
1589
1590 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc)
1591 {
1592         struct ata_port *ap = qc->ap;
1593
1594         /* make DMA engine forget about the failed command */
1595         if (qc->flags & ATA_QCFLAG_FAILED)
1596                 ahci_kick_engine(ap, 1);
1597 }
1598
1599 static int ahci_port_resume(struct ata_port *ap)
1600 {
1601         ahci_power_up(ap);
1602         ahci_start_port(ap);
1603
1604         return 0;
1605 }
1606
1607 #ifdef CONFIG_PM
1608 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg)
1609 {
1610         const char *emsg = NULL;
1611         int rc;
1612
1613         rc = ahci_deinit_port(ap, &emsg);
1614         if (rc == 0)
1615                 ahci_power_down(ap);
1616         else {
1617                 ata_port_printk(ap, KERN_ERR, "%s (%d)\n", emsg, rc);
1618                 ahci_start_port(ap);
1619         }
1620
1621         return rc;
1622 }
1623
1624 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1625 {
1626         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1627         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1628         u32 ctl;
1629
1630         if (mesg.event == PM_EVENT_SUSPEND) {
1631                 /* AHCI spec rev1.1 section 8.3.3:
1632                  * Software must disable interrupts prior to requesting a
1633                  * transition of the HBA to D3 state.
1634                  */
1635                 ctl = readl(mmio + HOST_CTL);
1636                 ctl &= ~HOST_IRQ_EN;
1637                 writel(ctl, mmio + HOST_CTL);
1638                 readl(mmio + HOST_CTL); /* flush */
1639         }
1640
1641         return ata_pci_device_suspend(pdev, mesg);
1642 }
1643
1644 static int ahci_pci_device_resume(struct pci_dev *pdev)
1645 {
1646         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1647         int rc;
1648
1649         rc = ata_pci_device_do_resume(pdev);
1650         if (rc)
1651                 return rc;
1652
1653         if (pdev->dev.power.power_state.event == PM_EVENT_SUSPEND) {
1654                 rc = ahci_reset_controller(host);
1655                 if (rc)
1656                         return rc;
1657
1658                 ahci_init_controller(host);
1659         }
1660
1661         ata_host_resume(host);
1662
1663         return 0;
1664 }
1665 #endif
1666
1667 static int ahci_port_start(struct ata_port *ap)
1668 {
1669         struct device *dev = ap->host->dev;
1670         struct ahci_port_priv *pp;
1671         void *mem;
1672         dma_addr_t mem_dma;
1673         int rc;
1674
1675         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1676         if (!pp)
1677                 return -ENOMEM;
1678
1679         rc = ata_pad_alloc(ap, dev);
1680         if (rc)
1681                 return rc;
1682
1683         mem = dmam_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma,
1684                                   GFP_KERNEL);
1685         if (!mem)
1686                 return -ENOMEM;
1687         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
1688
1689         /*
1690          * First item in chunk of DMA memory: 32-slot command table,
1691          * 32 bytes each in size
1692          */
1693         pp->cmd_slot = mem;
1694         pp->cmd_slot_dma = mem_dma;
1695
1696         mem += AHCI_CMD_SLOT_SZ;
1697         mem_dma += AHCI_CMD_SLOT_SZ;
1698
1699         /*
1700          * Second item: Received-FIS area
1701          */
1702         pp->rx_fis = mem;
1703         pp->rx_fis_dma = mem_dma;
1704
1705         mem += AHCI_RX_FIS_SZ;
1706         mem_dma += AHCI_RX_FIS_SZ;
1707
1708         /*
1709          * Third item: data area for storing a single command
1710          * and its scatter-gather table
1711          */
1712         pp->cmd_tbl = mem;
1713         pp->cmd_tbl_dma = mem_dma;
1714
1715         /*
1716          * Save off initial list of interrupts to be enabled.
1717          * This could be changed later
1718          */
1719         pp->intr_mask = DEF_PORT_IRQ;
1720
1721         ap->private_data = pp;
1722
1723         /* engage engines, captain */
1724         return ahci_port_resume(ap);
1725 }
1726
1727 static void ahci_port_stop(struct ata_port *ap)
1728 {
1729         const char *emsg = NULL;
1730         int rc;
1731
1732         /* de-initialize port */
1733         rc = ahci_deinit_port(ap, &emsg);
1734         if (rc)
1735                 ata_port_printk(ap, KERN_WARNING, "%s (%d)\n", emsg, rc);
1736 }
1737
1738 static int ahci_configure_dma_masks(struct pci_dev *pdev, int using_dac)
1739 {
1740         int rc;
1741
1742         if (using_dac &&
1743             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
1744                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
1745                 if (rc) {
1746                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1747                         if (rc) {
1748                                 dev_printk(KERN_ERR, &pdev->dev,
1749                                            "64-bit DMA enable failed\n");
1750                                 return rc;
1751                         }
1752                 }
1753         } else {
1754                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
1755                 if (rc) {
1756                         dev_printk(KERN_ERR, &pdev->dev,
1757                                    "32-bit DMA enable failed\n");
1758                         return rc;
1759                 }
1760                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1761                 if (rc) {
1762                         dev_printk(KERN_ERR, &pdev->dev,
1763                                    "32-bit consistent DMA enable failed\n");
1764                         return rc;
1765                 }
1766         }
1767         return 0;
1768 }
1769
1770 static void ahci_print_info(struct ata_host *host)
1771 {
1772         struct ahci_host_priv *hpriv = host->private_data;
1773         struct pci_dev *pdev = to_pci_dev(host->dev);
1774         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1775         u32 vers, cap, impl, speed;
1776         const char *speed_s;
1777         u16 cc;
1778         const char *scc_s;
1779
1780         vers = readl(mmio + HOST_VERSION);
1781         cap = hpriv->cap;
1782         impl = hpriv->port_map;
1783
1784         speed = (cap >> 20) & 0xf;
1785         if (speed == 1)
1786                 speed_s = "1.5";
1787         else if (speed == 2)
1788                 speed_s = "3";
1789         else
1790                 speed_s = "?";
1791
1792         pci_read_config_word(pdev, 0x0a, &cc);
1793         if (cc == PCI_CLASS_STORAGE_IDE)
1794                 scc_s = "IDE";
1795         else if (cc == PCI_CLASS_STORAGE_SATA)
1796                 scc_s = "SATA";
1797         else if (cc == PCI_CLASS_STORAGE_RAID)
1798                 scc_s = "RAID";
1799         else
1800                 scc_s = "unknown";
1801
1802         dev_printk(KERN_INFO, &pdev->dev,
1803                 "AHCI %02x%02x.%02x%02x "
1804                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
1805                 ,
1806
1807                 (vers >> 24) & 0xff,
1808                 (vers >> 16) & 0xff,
1809                 (vers >> 8) & 0xff,
1810                 vers & 0xff,
1811
1812                 ((cap >> 8) & 0x1f) + 1,
1813                 (cap & 0x1f) + 1,
1814                 speed_s,
1815                 impl,
1816                 scc_s);
1817
1818         dev_printk(KERN_INFO, &pdev->dev,
1819                 "flags: "
1820                 "%s%s%s%s%s%s%s"
1821                 "%s%s%s%s%s%s%s\n"
1822                 ,
1823
1824                 cap & (1 << 31) ? "64bit " : "",
1825                 cap & (1 << 30) ? "ncq " : "",
1826                 cap & (1 << 29) ? "sntf " : "",
1827                 cap & (1 << 28) ? "ilck " : "",
1828                 cap & (1 << 27) ? "stag " : "",
1829                 cap & (1 << 26) ? "pm " : "",
1830                 cap & (1 << 25) ? "led " : "",
1831
1832                 cap & (1 << 24) ? "clo " : "",
1833                 cap & (1 << 19) ? "nz " : "",
1834                 cap & (1 << 18) ? "only " : "",
1835                 cap & (1 << 17) ? "pmp " : "",
1836                 cap & (1 << 15) ? "pio " : "",
1837                 cap & (1 << 14) ? "slum " : "",
1838                 cap & (1 << 13) ? "part " : ""
1839                 );
1840 }
1841
1842 static int ahci_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
1843 {
1844         static int printed_version;
1845         struct ata_port_info pi = ahci_port_info[ent->driver_data];
1846         const struct ata_port_info *ppi[] = { &pi, NULL };
1847         struct device *dev = &pdev->dev;
1848         struct ahci_host_priv *hpriv;
1849         struct ata_host *host;
1850         int i, rc;
1851
1852         VPRINTK("ENTER\n");
1853
1854         WARN_ON(ATA_MAX_QUEUE > AHCI_MAX_CMDS);
1855
1856         if (!printed_version++)
1857                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1858
1859         /* acquire resources */
1860         rc = pcim_enable_device(pdev);
1861         if (rc)
1862                 return rc;
1863
1864         rc = pcim_iomap_regions(pdev, 1 << AHCI_PCI_BAR, DRV_NAME);
1865         if (rc == -EBUSY)
1866                 pcim_pin_device(pdev);
1867         if (rc)
1868                 return rc;
1869
1870         if ((pi.flags & AHCI_FLAG_NO_MSI) || pci_enable_msi(pdev))
1871                 pci_intx(pdev, 1);
1872
1873         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1874         if (!hpriv)
1875                 return -ENOMEM;
1876
1877         /* save initial config */
1878         ahci_save_initial_config(pdev, &pi, hpriv);
1879
1880         /* prepare host */
1881         if (hpriv->cap & HOST_CAP_NCQ)
1882                 pi.flags |= ATA_FLAG_NCQ;
1883
1884         host = ata_host_alloc_pinfo(&pdev->dev, ppi, fls(hpriv->port_map));
1885         if (!host)
1886                 return -ENOMEM;
1887         host->iomap = pcim_iomap_table(pdev);
1888         host->private_data = hpriv;
1889
1890         for (i = 0; i < host->n_ports; i++) {
1891                 struct ata_port *ap = host->ports[i];
1892                 void __iomem *port_mmio = ahci_port_base(ap);
1893
1894                 /* standard SATA port setup */
1895                 if (hpriv->port_map & (1 << i))
1896                         ap->ioaddr.cmd_addr = port_mmio;
1897
1898                 /* disabled/not-implemented port */
1899                 else
1900                         ap->ops = &ata_dummy_port_ops;
1901         }
1902
1903         /* initialize adapter */
1904         rc = ahci_configure_dma_masks(pdev, hpriv->cap & HOST_CAP_64);
1905         if (rc)
1906                 return rc;
1907
1908         rc = ahci_reset_controller(host);
1909         if (rc)
1910                 return rc;
1911
1912         ahci_init_controller(host);
1913         ahci_print_info(host);
1914
1915         pci_set_master(pdev);
1916         return ata_host_activate(host, pdev->irq, ahci_interrupt, IRQF_SHARED,
1917                                  &ahci_sht);
1918 }
1919
1920 static int __init ahci_init(void)
1921 {
1922         return pci_register_driver(&ahci_pci_driver);
1923 }
1924
1925 static void __exit ahci_exit(void)
1926 {
1927         pci_unregister_driver(&ahci_pci_driver);
1928 }
1929
1930
1931 MODULE_AUTHOR("Jeff Garzik");
1932 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1933 MODULE_LICENSE("GPL");
1934 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1935 MODULE_VERSION(DRV_VERSION);
1936
1937 module_init(ahci_init);
1938 module_exit(ahci_exit);