git.oblomov.eu Git - linux-2.6/blob - arch/x86/kernel/io_apic_64.c

   1 /*
   2  *      Intel IO-APIC support for multi-Pentium hosts.
   3  *
   4  *      Copyright (C) 1997, 1998, 1999, 2000 Ingo Molnar, Hajnalka Szabo
   5  *
   6  *      Many thanks to Stig Venaas for trying out countless experimental
   7  *      patches and reporting/debugging problems patiently!
   8  *
   9  *      (c) 1999, Multiple IO-APIC support, developed by
  10  *      Ken-ichi Yaku <yaku@css1.kbnes.nec.co.jp> and
  11  *      Hidemi Kishimoto <kisimoto@css1.kbnes.nec.co.jp>,
  12  *      further tested and cleaned up by Zach Brown <zab@redhat.com>
  13  *      and Ingo Molnar <mingo@redhat.com>
  14  *
  15  *      Fixes
  16  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
  17  *                                      thanks to Eric Gilmore
  18  *                                      and Rolf G. Tews
  19  *                                      for testing these extensively
  20  *      Paul Diefenbaugh        :       Added full ACPI support
  21  */
  22
  23 #include <linux/mm.h>
  24 #include <linux/interrupt.h>
  25 #include <linux/init.h>
  26 #include <linux/delay.h>
  27 #include <linux/sched.h>
  28 #include <linux/pci.h>
  29 #include <linux/mc146818rtc.h>
  30 #include <linux/acpi.h>
  31 #include <linux/sysdev.h>
  32 #include <linux/msi.h>
  33 #include <linux/htirq.h>
  34 #include <linux/dmar.h>
  35 #include <linux/jiffies.h>
  36 #ifdef CONFIG_ACPI
  37 #include <acpi/acpi_bus.h>
  38 #endif
  39 #include <linux/bootmem.h>
  40
  41 #include <asm/idle.h>
  42 #include <asm/io.h>
  43 #include <asm/smp.h>
  44 #include <asm/desc.h>
  45 #include <asm/proto.h>
  46 #include <asm/acpi.h>
  47 #include <asm/dma.h>
  48 #include <asm/i8259.h>
  49 #include <asm/nmi.h>
  50 #include <asm/msidef.h>
  51 #include <asm/hypertransport.h>
  52
  53 #include <mach_ipi.h>
  54 #include <mach_apic.h>
  55
  56 struct irq_cfg {
  57         cpumask_t domain;
  58         cpumask_t old_domain;
  59         unsigned move_cleanup_count;
  60         u8 vector;
  61         u8 move_in_progress : 1;
  62 };
  63
  64 /* irq_cfg is indexed by the sum of all RTEs in all I/O APICs. */
  65 static struct irq_cfg irq_cfg[NR_IRQS] __read_mostly = {
  66         [0]  = { .domain = CPU_MASK_ALL, .vector = IRQ0_VECTOR,  },
  67         [1]  = { .domain = CPU_MASK_ALL, .vector = IRQ1_VECTOR,  },
  68         [2]  = { .domain = CPU_MASK_ALL, .vector = IRQ2_VECTOR,  },
  69         [3]  = { .domain = CPU_MASK_ALL, .vector = IRQ3_VECTOR,  },
  70         [4]  = { .domain = CPU_MASK_ALL, .vector = IRQ4_VECTOR,  },
  71         [5]  = { .domain = CPU_MASK_ALL, .vector = IRQ5_VECTOR,  },
  72         [6]  = { .domain = CPU_MASK_ALL, .vector = IRQ6_VECTOR,  },
  73         [7]  = { .domain = CPU_MASK_ALL, .vector = IRQ7_VECTOR,  },
  74         [8]  = { .domain = CPU_MASK_ALL, .vector = IRQ8_VECTOR,  },
  75         [9]  = { .domain = CPU_MASK_ALL, .vector = IRQ9_VECTOR,  },
  76         [10] = { .domain = CPU_MASK_ALL, .vector = IRQ10_VECTOR, },
  77         [11] = { .domain = CPU_MASK_ALL, .vector = IRQ11_VECTOR, },
  78         [12] = { .domain = CPU_MASK_ALL, .vector = IRQ12_VECTOR, },
  79         [13] = { .domain = CPU_MASK_ALL, .vector = IRQ13_VECTOR, },
  80         [14] = { .domain = CPU_MASK_ALL, .vector = IRQ14_VECTOR, },
  81         [15] = { .domain = CPU_MASK_ALL, .vector = IRQ15_VECTOR, },
  82 };
  83
  84 static int assign_irq_vector(int irq, cpumask_t mask);
  85
  86 int first_system_vector = 0xfe;
  87
  88 char system_vectors[NR_VECTORS] = { [0 ... NR_VECTORS-1] = SYS_VECTOR_FREE};
  89
  90 #define __apicdebuginit  __init
  91
  92 int sis_apic_bug; /* not actually supported, dummy for compile */
  93
  94 static int no_timer_check;
  95
  96 static int disable_timer_pin_1 __initdata;
  97
  98 int timer_through_8259 __initdata;
  99
 100 /* Where if anywhere is the i8259 connect in external int mode */
 101 static struct { int pin, apic; } ioapic_i8259 = { -1, -1 };
 102
 103 static DEFINE_SPINLOCK(ioapic_lock);
 104 DEFINE_SPINLOCK(vector_lock);
 105
 106 /*
 107  * # of IRQ routing registers
 108  */
 109 int nr_ioapic_registers[MAX_IO_APICS];
 110
 111 /* I/O APIC entries */
 112 struct mp_config_ioapic mp_ioapics[MAX_IO_APICS];
 113 int nr_ioapics;
 114
 115 /* MP IRQ source entries */
 116 struct mp_config_intsrc mp_irqs[MAX_IRQ_SOURCES];
 117
 118 /* # of MP IRQ source entries */
 119 int mp_irq_entries;
 120
 121 DECLARE_BITMAP(mp_bus_not_pci, MAX_MP_BUSSES);
 122
 123 /*
 124  * Rough estimation of how many shared IRQs there are, can
 125  * be changed anytime.
 126  */
 127 #define MAX_PLUS_SHARED_IRQS NR_IRQS
 128 #define PIN_MAP_SIZE (MAX_PLUS_SHARED_IRQS + NR_IRQS)
 129
 130 /*
 131  * This is performance-critical, we want to do it O(1)
 132  *
 133  * the indexing order of this array favors 1:1 mappings
 134  * between pins and IRQs.
 135  */
 136
 137 static struct irq_pin_list {
 138         short apic, pin, next;
 139 } irq_2_pin[PIN_MAP_SIZE];
 140
 141 struct io_apic {
 142         unsigned int index;
 143         unsigned int unused[3];
 144         unsigned int data;
 145 };
 146
 147 static __attribute_const__ struct io_apic __iomem *io_apic_base(int idx)
 148 {
 149         return (void __iomem *) __fix_to_virt(FIX_IO_APIC_BASE_0 + idx)
 150                 + (mp_ioapics[idx].mp_apicaddr & ~PAGE_MASK);
 151 }
 152
 153 static inline unsigned int io_apic_read(unsigned int apic, unsigned int reg)
 154 {
 155         struct io_apic __iomem *io_apic = io_apic_base(apic);
 156         writel(reg, &io_apic->index);
 157         return readl(&io_apic->data);
 158 }
 159
 160 static inline void io_apic_write(unsigned int apic, unsigned int reg, unsigned int value)
 161 {
 162         struct io_apic __iomem *io_apic = io_apic_base(apic);
 163         writel(reg, &io_apic->index);
 164         writel(value, &io_apic->data);
 165 }
 166
 167 /*
 168  * Re-write a value: to be used for read-modify-write
 169  * cycles where the read already set up the index register.
 170  */
 171 static inline void io_apic_modify(unsigned int apic, unsigned int value)
 172 {
 173         struct io_apic __iomem *io_apic = io_apic_base(apic);
 174         writel(value, &io_apic->data);
 175 }
 176
 177 static bool io_apic_level_ack_pending(unsigned int irq)
 178 {
 179         struct irq_pin_list *entry;
 180         unsigned long flags;
 181
 182         spin_lock_irqsave(&ioapic_lock, flags);
 183         entry = irq_2_pin + irq;
 184         for (;;) {
 185                 unsigned int reg;
 186                 int pin;
 187
 188                 pin = entry->pin;
 189                 if (pin == -1)
 190                         break;
 191                 reg = io_apic_read(entry->apic, 0x10 + pin*2);
 192                 /* Is the remote IRR bit set? */
 193                 if (reg & IO_APIC_REDIR_REMOTE_IRR) {
 194                         spin_unlock_irqrestore(&ioapic_lock, flags);
 195                         return true;
 196                 }
 197                 if (!entry->next)
 198                         break;
 199                 entry = irq_2_pin + entry->next;
 200         }
 201         spin_unlock_irqrestore(&ioapic_lock, flags);
 202
 203         return false;
 204 }
 205
 206 /*
 207  * Synchronize the IO-APIC and the CPU by doing
 208  * a dummy read from the IO-APIC
 209  */
 210 static inline void io_apic_sync(unsigned int apic)
 211 {
 212         struct io_apic __iomem *io_apic = io_apic_base(apic);
 213         readl(&io_apic->data);
 214 }
 215
 216 #define __DO_ACTION(R, ACTION, FINAL)                                   \
 217                                                                         \
 218 {                                                                       \
 219         int pin;                                                        \
 220         struct irq_pin_list *entry = irq_2_pin + irq;                   \
 221                                                                         \
 222         BUG_ON(irq >= NR_IRQS);                                         \
 223         for (;;) {                                                      \
 224                 unsigned int reg;                                       \
 225                 pin = entry->pin;                                       \
 226                 if (pin == -1)                                          \
 227                         break;                                          \
 228                 reg = io_apic_read(entry->apic, 0x10 + R + pin*2);      \
 229                 reg ACTION;                                             \
 230                 io_apic_modify(entry->apic, reg);                       \
 231                 FINAL;                                                  \
 232                 if (!entry->next)                                       \
 233                         break;                                          \
 234                 entry = irq_2_pin + entry->next;                        \
 235         }                                                               \
 236 }
 237
 238 union entry_union {
 239         struct { u32 w1, w2; };
 240         struct IO_APIC_route_entry entry;
 241 };
 242
 243 static struct IO_APIC_route_entry ioapic_read_entry(int apic, int pin)
 244 {
 245         union entry_union eu;
 246         unsigned long flags;
 247         spin_lock_irqsave(&ioapic_lock, flags);
 248         eu.w1 = io_apic_read(apic, 0x10 + 2 * pin);
 249         eu.w2 = io_apic_read(apic, 0x11 + 2 * pin);
 250         spin_unlock_irqrestore(&ioapic_lock, flags);
 251         return eu.entry;
 252 }
 253
 254 /*
 255  * When we write a new IO APIC routing entry, we need to write the high
 256  * word first! If the mask bit in the low word is clear, we will enable
 257  * the interrupt, and we need to make sure the entry is fully populated
 258  * before that happens.
 259  */
 260 static void
 261 __ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
 262 {
 263         union entry_union eu;
 264         eu.entry = e;
 265         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
 266         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
 267 }
 268
 269 static void ioapic_write_entry(int apic, int pin, struct IO_APIC_route_entry e)
 270 {
 271         unsigned long flags;
 272         spin_lock_irqsave(&ioapic_lock, flags);
 273         __ioapic_write_entry(apic, pin, e);
 274         spin_unlock_irqrestore(&ioapic_lock, flags);
 275 }
 276
 277 /*
 278  * When we mask an IO APIC routing entry, we need to write the low
 279  * word first, in order to set the mask bit before we change the
 280  * high bits!
 281  */
 282 static void ioapic_mask_entry(int apic, int pin)
 283 {
 284         unsigned long flags;
 285         union entry_union eu = { .entry.mask = 1 };
 286
 287         spin_lock_irqsave(&ioapic_lock, flags);
 288         io_apic_write(apic, 0x10 + 2*pin, eu.w1);
 289         io_apic_write(apic, 0x11 + 2*pin, eu.w2);
 290         spin_unlock_irqrestore(&ioapic_lock, flags);
 291 }
 292
 293 #ifdef CONFIG_SMP
 294 static void __target_IO_APIC_irq(unsigned int irq, unsigned int dest, u8 vector)
 295 {
 296         int apic, pin;
 297         struct irq_pin_list *entry = irq_2_pin + irq;
 298
 299         BUG_ON(irq >= NR_IRQS);
 300         for (;;) {
 301                 unsigned int reg;
 302                 apic = entry->apic;
 303                 pin = entry->pin;
 304                 if (pin == -1)
 305                         break;
 306                 io_apic_write(apic, 0x11 + pin*2, dest);
 307                 reg = io_apic_read(apic, 0x10 + pin*2);
 308                 reg &= ~IO_APIC_REDIR_VECTOR_MASK;
 309                 reg |= vector;
 310                 io_apic_modify(apic, reg);
 311                 if (!entry->next)
 312                         break;
 313                 entry = irq_2_pin + entry->next;
 314         }
 315 }
 316
 317 static void set_ioapic_affinity_irq(unsigned int irq, cpumask_t mask)
 318 {
 319         struct irq_cfg *cfg = irq_cfg + irq;
 320         unsigned long flags;
 321         unsigned int dest;
 322         cpumask_t tmp;
 323
 324         cpus_and(tmp, mask, cpu_online_map);
 325         if (cpus_empty(tmp))
 326                 return;
 327
 328         if (assign_irq_vector(irq, mask))
 329                 return;
 330
 331         cpus_and(tmp, cfg->domain, mask);
 332         dest = cpu_mask_to_apicid(tmp);
 333
 334         /*
 335          * Only the high 8 bits are valid.
 336          */
 337         dest = SET_APIC_LOGICAL_ID(dest);
 338
 339         spin_lock_irqsave(&ioapic_lock, flags);
 340         __target_IO_APIC_irq(irq, dest, cfg->vector);
 341         irq_desc[irq].affinity = mask;
 342         spin_unlock_irqrestore(&ioapic_lock, flags);
 343 }
 344 #endif
 345
 346 /*
 347  * The common case is 1:1 IRQ<->pin mappings. Sometimes there are
 348  * shared ISA-space IRQs, so we have to support them. We are super
 349  * fast in the common case, and fast for shared ISA-space IRQs.
 350  */
 351 static void add_pin_to_irq(unsigned int irq, int apic, int pin)
 352 {
 353         static int first_free_entry = NR_IRQS;
 354         struct irq_pin_list *entry = irq_2_pin + irq;
 355
 356         BUG_ON(irq >= NR_IRQS);
 357         while (entry->next)
 358                 entry = irq_2_pin + entry->next;
 359
 360         if (entry->pin != -1) {
 361                 entry->next = first_free_entry;
 362                 entry = irq_2_pin + entry->next;
 363                 if (++first_free_entry >= PIN_MAP_SIZE)
 364                         panic("io_apic.c: ran out of irq_2_pin entries!");
 365         }
 366         entry->apic = apic;
 367         entry->pin = pin;
 368 }
 369
 370 /*
 371  * Reroute an IRQ to a different pin.
 372  */
 373 static void __init replace_pin_at_irq(unsigned int irq,
 374                                       int oldapic, int oldpin,
 375                                       int newapic, int newpin)
 376 {
 377         struct irq_pin_list *entry = irq_2_pin + irq;
 378
 379         while (1) {
 380                 if (entry->apic == oldapic && entry->pin == oldpin) {
 381                         entry->apic = newapic;
 382                         entry->pin = newpin;
 383                 }
 384                 if (!entry->next)
 385                         break;
 386                 entry = irq_2_pin + entry->next;
 387         }
 388 }
 389
 390
 391 #define DO_ACTION(name,R,ACTION, FINAL)                                 \
 392                                                                         \
 393         static void name##_IO_APIC_irq (unsigned int irq)               \
 394         __DO_ACTION(R, ACTION, FINAL)
 395
 396 /* mask = 1 */
 397 DO_ACTION(__mask,       0, |= IO_APIC_REDIR_MASKED, io_apic_sync(entry->apic))
 398
 399 /* mask = 0 */
 400 DO_ACTION(__unmask,     0, &= ~IO_APIC_REDIR_MASKED, )
 401
 402 static void mask_IO_APIC_irq (unsigned int irq)
 403 {
 404         unsigned long flags;
 405
 406         spin_lock_irqsave(&ioapic_lock, flags);
 407         __mask_IO_APIC_irq(irq);
 408         spin_unlock_irqrestore(&ioapic_lock, flags);
 409 }
 410
 411 static void unmask_IO_APIC_irq (unsigned int irq)
 412 {
 413         unsigned long flags;
 414
 415         spin_lock_irqsave(&ioapic_lock, flags);
 416         __unmask_IO_APIC_irq(irq);
 417         spin_unlock_irqrestore(&ioapic_lock, flags);
 418 }
 419
 420 static void clear_IO_APIC_pin(unsigned int apic, unsigned int pin)
 421 {
 422         struct IO_APIC_route_entry entry;
 423
 424         /* Check delivery_mode to be sure we're not clearing an SMI pin */
 425         entry = ioapic_read_entry(apic, pin);
 426         if (entry.delivery_mode == dest_SMI)
 427                 return;
 428         /*
 429          * Disable it in the IO-APIC irq-routing table:
 430          */
 431         ioapic_mask_entry(apic, pin);
 432 }
 433
 434 static void clear_IO_APIC (void)
 435 {
 436         int apic, pin;
 437
 438         for (apic = 0; apic < nr_ioapics; apic++)
 439                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++)
 440                         clear_IO_APIC_pin(apic, pin);
 441 }
 442
 443 int skip_ioapic_setup;
 444 int ioapic_force;
 445
 446 static int __init parse_noapic(char *str)
 447 {
 448         disable_ioapic_setup();
 449         return 0;
 450 }
 451 early_param("noapic", parse_noapic);
 452
 453 /* Actually the next is obsolete, but keep it for paranoid reasons -AK */
 454 static int __init disable_timer_pin_setup(char *arg)
 455 {
 456         disable_timer_pin_1 = 1;
 457         return 1;
 458 }
 459 __setup("disable_timer_pin_1", disable_timer_pin_setup);
 460
 461
 462 /*
 463  * Find the IRQ entry number of a certain pin.
 464  */
 465 static int find_irq_entry(int apic, int pin, int type)
 466 {
 467         int i;
 468
 469         for (i = 0; i < mp_irq_entries; i++)
 470                 if (mp_irqs[i].mp_irqtype == type &&
 471                     (mp_irqs[i].mp_dstapic == mp_ioapics[apic].mp_apicid ||
 472                      mp_irqs[i].mp_dstapic == MP_APIC_ALL) &&
 473                     mp_irqs[i].mp_dstirq == pin)
 474                         return i;
 475
 476         return -1;
 477 }
 478
 479 /*
 480  * Find the pin to which IRQ[irq] (ISA) is connected
 481  */
 482 static int __init find_isa_irq_pin(int irq, int type)
 483 {
 484         int i;
 485
 486         for (i = 0; i < mp_irq_entries; i++) {
 487                 int lbus = mp_irqs[i].mp_srcbus;
 488
 489                 if (test_bit(lbus, mp_bus_not_pci) &&
 490                     (mp_irqs[i].mp_irqtype == type) &&
 491                     (mp_irqs[i].mp_srcbusirq == irq))
 492
 493                         return mp_irqs[i].mp_dstirq;
 494         }
 495         return -1;
 496 }
 497
 498 static int __init find_isa_irq_apic(int irq, int type)
 499 {
 500         int i;
 501
 502         for (i = 0; i < mp_irq_entries; i++) {
 503                 int lbus = mp_irqs[i].mp_srcbus;
 504
 505                 if (test_bit(lbus, mp_bus_not_pci) &&
 506                     (mp_irqs[i].mp_irqtype == type) &&
 507                     (mp_irqs[i].mp_srcbusirq == irq))
 508                         break;
 509         }
 510         if (i < mp_irq_entries) {
 511                 int apic;
 512                 for(apic = 0; apic < nr_ioapics; apic++) {
 513                         if (mp_ioapics[apic].mp_apicid == mp_irqs[i].mp_dstapic)
 514                                 return apic;
 515                 }
 516         }
 517
 518         return -1;
 519 }
 520
 521 /*
 522  * Find a specific PCI IRQ entry.
 523  * Not an __init, possibly needed by modules
 524  */
 525 static int pin_2_irq(int idx, int apic, int pin);
 526
 527 int IO_APIC_get_PCI_irq_vector(int bus, int slot, int pin)
 528 {
 529         int apic, i, best_guess = -1;
 530
 531         apic_printk(APIC_DEBUG, "querying PCI -> IRQ mapping bus:%d, slot:%d, pin:%d.\n",
 532                 bus, slot, pin);
 533         if (test_bit(bus, mp_bus_not_pci)) {
 534                 apic_printk(APIC_VERBOSE, "PCI BIOS passed nonexistent PCI bus %d!\n", bus);
 535                 return -1;
 536         }
 537         for (i = 0; i < mp_irq_entries; i++) {
 538                 int lbus = mp_irqs[i].mp_srcbus;
 539
 540                 for (apic = 0; apic < nr_ioapics; apic++)
 541                         if (mp_ioapics[apic].mp_apicid == mp_irqs[i].mp_dstapic ||
 542                             mp_irqs[i].mp_dstapic == MP_APIC_ALL)
 543                                 break;
 544
 545                 if (!test_bit(lbus, mp_bus_not_pci) &&
 546                     !mp_irqs[i].mp_irqtype &&
 547                     (bus == lbus) &&
 548                     (slot == ((mp_irqs[i].mp_srcbusirq >> 2) & 0x1f))) {
 549                         int irq = pin_2_irq(i,apic,mp_irqs[i].mp_dstirq);
 550
 551                         if (!(apic || IO_APIC_IRQ(irq)))
 552                                 continue;
 553
 554                         if (pin == (mp_irqs[i].mp_srcbusirq & 3))
 555                                 return irq;
 556                         /*
 557                          * Use the first all-but-pin matching entry as a
 558                          * best-guess fuzzy result for broken mptables.
 559                          */
 560                         if (best_guess < 0)
 561                                 best_guess = irq;
 562                 }
 563         }
 564         BUG_ON(best_guess >= NR_IRQS);
 565         return best_guess;
 566 }
 567
 568 /* ISA interrupts are always polarity zero edge triggered,
 569  * when listed as conforming in the MP table. */
 570
 571 #define default_ISA_trigger(idx)        (0)
 572 #define default_ISA_polarity(idx)       (0)
 573
 574 /* PCI interrupts are always polarity one level triggered,
 575  * when listed as conforming in the MP table. */
 576
 577 #define default_PCI_trigger(idx)        (1)
 578 #define default_PCI_polarity(idx)       (1)
 579
 580 static int MPBIOS_polarity(int idx)
 581 {
 582         int bus = mp_irqs[idx].mp_srcbus;
 583         int polarity;
 584
 585         /*
 586          * Determine IRQ line polarity (high active or low active):
 587          */
 588         switch (mp_irqs[idx].mp_irqflag & 3)
 589         {
 590                 case 0: /* conforms, ie. bus-type dependent polarity */
 591                         if (test_bit(bus, mp_bus_not_pci))
 592                                 polarity = default_ISA_polarity(idx);
 593                         else
 594                                 polarity = default_PCI_polarity(idx);
 595                         break;
 596                 case 1: /* high active */
 597                 {
 598                         polarity = 0;
 599                         break;
 600                 }
 601                 case 2: /* reserved */
 602                 {
 603                         printk(KERN_WARNING "broken BIOS!!\n");
 604                         polarity = 1;
 605                         break;
 606                 }
 607                 case 3: /* low active */
 608                 {
 609                         polarity = 1;
 610                         break;
 611                 }
 612                 default: /* invalid */
 613                 {
 614                         printk(KERN_WARNING "broken BIOS!!\n");
 615                         polarity = 1;
 616                         break;
 617                 }
 618         }
 619         return polarity;
 620 }
 621
 622 static int MPBIOS_trigger(int idx)
 623 {
 624         int bus = mp_irqs[idx].mp_srcbus;
 625         int trigger;
 626
 627         /*
 628          * Determine IRQ trigger mode (edge or level sensitive):
 629          */
 630         switch ((mp_irqs[idx].mp_irqflag>>2) & 3)
 631         {
 632                 case 0: /* conforms, ie. bus-type dependent */
 633                         if (test_bit(bus, mp_bus_not_pci))
 634                                 trigger = default_ISA_trigger(idx);
 635                         else
 636                                 trigger = default_PCI_trigger(idx);
 637                         break;
 638                 case 1: /* edge */
 639                 {
 640                         trigger = 0;
 641                         break;
 642                 }
 643                 case 2: /* reserved */
 644                 {
 645                         printk(KERN_WARNING "broken BIOS!!\n");
 646                         trigger = 1;
 647                         break;
 648                 }
 649                 case 3: /* level */
 650                 {
 651                         trigger = 1;
 652                         break;
 653                 }
 654                 default: /* invalid */
 655                 {
 656                         printk(KERN_WARNING "broken BIOS!!\n");
 657                         trigger = 0;
 658                         break;
 659                 }
 660         }
 661         return trigger;
 662 }
 663
 664 static inline int irq_polarity(int idx)
 665 {
 666         return MPBIOS_polarity(idx);
 667 }
 668
 669 static inline int irq_trigger(int idx)
 670 {
 671         return MPBIOS_trigger(idx);
 672 }
 673
 674 static int pin_2_irq(int idx, int apic, int pin)
 675 {
 676         int irq, i;
 677         int bus = mp_irqs[idx].mp_srcbus;
 678
 679         /*
 680          * Debugging check, we are in big trouble if this message pops up!
 681          */
 682         if (mp_irqs[idx].mp_dstirq != pin)
 683                 printk(KERN_ERR "broken BIOS or MPTABLE parser, ayiee!!\n");
 684
 685         if (test_bit(bus, mp_bus_not_pci)) {
 686                 irq = mp_irqs[idx].mp_srcbusirq;
 687         } else {
 688                 /*
 689                  * PCI IRQs are mapped in order
 690                  */
 691                 i = irq = 0;
 692                 while (i < apic)
 693                         irq += nr_ioapic_registers[i++];
 694                 irq += pin;
 695         }
 696         BUG_ON(irq >= NR_IRQS);
 697         return irq;
 698 }
 699
 700 static int __assign_irq_vector(int irq, cpumask_t mask)
 701 {
 702         /*
 703          * NOTE! The local APIC isn't very good at handling
 704          * multiple interrupts at the same interrupt level.
 705          * As the interrupt level is determined by taking the
 706          * vector number and shifting that right by 4, we
 707          * want to spread these out a bit so that they don't
 708          * all fall in the same interrupt level.
 709          *
 710          * Also, we've got to be careful not to trash gate
 711          * 0x80, because int 0x80 is hm, kind of importantish. ;)
 712          */
 713         static int current_vector = FIRST_DEVICE_VECTOR, current_offset = 0;
 714         unsigned int old_vector;
 715         int cpu;
 716         struct irq_cfg *cfg;
 717
 718         BUG_ON((unsigned)irq >= NR_IRQS);
 719         cfg = &irq_cfg[irq];
 720
 721         /* Only try and allocate irqs on cpus that are present */
 722         cpus_and(mask, mask, cpu_online_map);
 723
 724         if ((cfg->move_in_progress) || cfg->move_cleanup_count)
 725                 return -EBUSY;
 726
 727         old_vector = cfg->vector;
 728         if (old_vector) {
 729                 cpumask_t tmp;
 730                 cpus_and(tmp, cfg->domain, mask);
 731                 if (!cpus_empty(tmp))
 732                         return 0;
 733         }
 734
 735         for_each_cpu_mask(cpu, mask) {
 736                 cpumask_t domain, new_mask;
 737                 int new_cpu;
 738                 int vector, offset;
 739
 740                 domain = vector_allocation_domain(cpu);
 741                 cpus_and(new_mask, domain, cpu_online_map);
 742
 743                 vector = current_vector;
 744                 offset = current_offset;
 745 next:
 746                 vector += 8;
 747                 if (vector >= first_system_vector) {
 748                         /* If we run out of vectors on large boxen, must share them. */
 749                         offset = (offset + 1) % 8;
 750                         vector = FIRST_DEVICE_VECTOR + offset;
 751                 }
 752                 if (unlikely(current_vector == vector))
 753                         continue;
 754                 if (vector == IA32_SYSCALL_VECTOR)
 755                         goto next;
 756                 for_each_cpu_mask(new_cpu, new_mask)
 757                         if (per_cpu(vector_irq, new_cpu)[vector] != -1)
 758                                 goto next;
 759                 /* Found one! */
 760                 current_vector = vector;
 761                 current_offset = offset;
 762                 if (old_vector) {
 763                         cfg->move_in_progress = 1;
 764                         cfg->old_domain = cfg->domain;
 765                 }
 766                 for_each_cpu_mask(new_cpu, new_mask)
 767                         per_cpu(vector_irq, new_cpu)[vector] = irq;
 768                 cfg->vector = vector;
 769                 cfg->domain = domain;
 770                 return 0;
 771         }
 772         return -ENOSPC;
 773 }
 774
 775 static int assign_irq_vector(int irq, cpumask_t mask)
 776 {
 777         int err;
 778         unsigned long flags;
 779
 780         spin_lock_irqsave(&vector_lock, flags);
 781         err = __assign_irq_vector(irq, mask);
 782         spin_unlock_irqrestore(&vector_lock, flags);
 783         return err;
 784 }
 785
 786 static void __clear_irq_vector(int irq)
 787 {
 788         struct irq_cfg *cfg;
 789         cpumask_t mask;
 790         int cpu, vector;
 791
 792         BUG_ON((unsigned)irq >= NR_IRQS);
 793         cfg = &irq_cfg[irq];
 794         BUG_ON(!cfg->vector);
 795
 796         vector = cfg->vector;
 797         cpus_and(mask, cfg->domain, cpu_online_map);
 798         for_each_cpu_mask(cpu, mask)
 799                 per_cpu(vector_irq, cpu)[vector] = -1;
 800
 801         cfg->vector = 0;
 802         cpus_clear(cfg->domain);
 803 }
 804
 805 static void __setup_vector_irq(int cpu)
 806 {
 807         /* Initialize vector_irq on a new cpu */
 808         /* This function must be called with vector_lock held */
 809         int irq, vector;
 810
 811         /* Mark the inuse vectors */
 812         for (irq = 0; irq < NR_IRQS; ++irq) {
 813                 if (!cpu_isset(cpu, irq_cfg[irq].domain))
 814                         continue;
 815                 vector = irq_cfg[irq].vector;
 816                 per_cpu(vector_irq, cpu)[vector] = irq;
 817         }
 818         /* Mark the free vectors */
 819         for (vector = 0; vector < NR_VECTORS; ++vector) {
 820                 irq = per_cpu(vector_irq, cpu)[vector];
 821                 if (irq < 0)
 822                         continue;
 823                 if (!cpu_isset(cpu, irq_cfg[irq].domain))
 824                         per_cpu(vector_irq, cpu)[vector] = -1;
 825         }
 826 }
 827
 828 void setup_vector_irq(int cpu)
 829 {
 830         spin_lock(&vector_lock);
 831         __setup_vector_irq(smp_processor_id());
 832         spin_unlock(&vector_lock);
 833 }
 834
 835
 836 static struct irq_chip ioapic_chip;
 837
 838 static void ioapic_register_intr(int irq, unsigned long trigger)
 839 {
 840         if (trigger) {
 841                 irq_desc[irq].status |= IRQ_LEVEL;
 842                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
 843                                               handle_fasteoi_irq, "fasteoi");
 844         } else {
 845                 irq_desc[irq].status &= ~IRQ_LEVEL;
 846                 set_irq_chip_and_handler_name(irq, &ioapic_chip,
 847                                               handle_edge_irq, "edge");
 848         }
 849 }
 850
 851 static void setup_IO_APIC_irq(int apic, int pin, unsigned int irq,
 852                               int trigger, int polarity)
 853 {
 854         struct irq_cfg *cfg = irq_cfg + irq;
 855         struct IO_APIC_route_entry entry;
 856         cpumask_t mask;
 857
 858         if (!IO_APIC_IRQ(irq))
 859                 return;
 860
 861         mask = TARGET_CPUS;
 862         if (assign_irq_vector(irq, mask))
 863                 return;
 864
 865         cpus_and(mask, cfg->domain, mask);
 866
 867         apic_printk(APIC_VERBOSE,KERN_DEBUG
 868                     "IOAPIC[%d]: Set routing entry (%d-%d -> 0x%x -> "
 869                     "IRQ %d Mode:%i Active:%i)\n",
 870                     apic, mp_ioapics[apic].mp_apicid, pin, cfg->vector,
 871                     irq, trigger, polarity);
 872
 873         /*
 874          * add it to the IO-APIC irq-routing table:
 875          */
 876         memset(&entry,0,sizeof(entry));
 877
 878         entry.delivery_mode = INT_DELIVERY_MODE;
 879         entry.dest_mode = INT_DEST_MODE;
 880         entry.dest = cpu_mask_to_apicid(mask);
 881         entry.mask = 0;                         /* enable IRQ */
 882         entry.trigger = trigger;
 883         entry.polarity = polarity;
 884         entry.vector = cfg->vector;
 885
 886         /* Mask level triggered irqs.
 887          * Use IRQ_DELAYED_DISABLE for edge triggered irqs.
 888          */
 889         if (trigger)
 890                 entry.mask = 1;
 891
 892         ioapic_register_intr(irq, trigger);
 893         if (irq < 16)
 894                 disable_8259A_irq(irq);
 895
 896         ioapic_write_entry(apic, pin, entry);
 897 }
 898
 899 static void __init setup_IO_APIC_irqs(void)
 900 {
 901         int apic, pin, idx, irq, first_notcon = 1;
 902
 903         apic_printk(APIC_VERBOSE, KERN_DEBUG "init IO_APIC IRQs\n");
 904
 905         for (apic = 0; apic < nr_ioapics; apic++) {
 906         for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
 907
 908                 idx = find_irq_entry(apic,pin,mp_INT);
 909                 if (idx == -1) {
 910                         if (first_notcon) {
 911                                 apic_printk(APIC_VERBOSE, KERN_DEBUG " IO-APIC (apicid-pin) %d-%d", mp_ioapics[apic].mp_apicid, pin);
 912                                 first_notcon = 0;
 913                         } else
 914                                 apic_printk(APIC_VERBOSE, ", %d-%d", mp_ioapics[apic].mp_apicid, pin);
 915                         continue;
 916                 }
 917                 if (!first_notcon) {
 918                         apic_printk(APIC_VERBOSE, " not connected.\n");
 919                         first_notcon = 1;
 920                 }
 921
 922                 irq = pin_2_irq(idx, apic, pin);
 923                 add_pin_to_irq(irq, apic, pin);
 924
 925                 setup_IO_APIC_irq(apic, pin, irq,
 926                                   irq_trigger(idx), irq_polarity(idx));
 927         }
 928         }
 929
 930         if (!first_notcon)
 931                 apic_printk(APIC_VERBOSE, " not connected.\n");
 932 }
 933
 934 /*
 935  * Set up the timer pin, possibly with the 8259A-master behind.
 936  */
 937 static void __init setup_timer_IRQ0_pin(unsigned int apic, unsigned int pin,
 938                                         int vector)
 939 {
 940         struct IO_APIC_route_entry entry;
 941
 942         memset(&entry, 0, sizeof(entry));
 943
 944         /*
 945          * We use logical delivery to get the timer IRQ
 946          * to the first CPU.
 947          */
 948         entry.dest_mode = INT_DEST_MODE;
 949         entry.mask = 1;                                 /* mask IRQ now */
 950         entry.dest = cpu_mask_to_apicid(TARGET_CPUS);
 951         entry.delivery_mode = INT_DELIVERY_MODE;
 952         entry.polarity = 0;
 953         entry.trigger = 0;
 954         entry.vector = vector;
 955
 956         /*
 957          * The timer IRQ doesn't have to know that behind the
 958          * scene we may have a 8259A-master in AEOI mode ...
 959          */
 960         set_irq_chip_and_handler_name(0, &ioapic_chip, handle_edge_irq, "edge");
 961
 962         /*
 963          * Add it to the IO-APIC irq-routing table:
 964          */
 965         ioapic_write_entry(apic, pin, entry);
 966 }
 967
 968 void __apicdebuginit print_IO_APIC(void)
 969 {
 970         int apic, i;
 971         union IO_APIC_reg_00 reg_00;
 972         union IO_APIC_reg_01 reg_01;
 973         union IO_APIC_reg_02 reg_02;
 974         unsigned long flags;
 975
 976         if (apic_verbosity == APIC_QUIET)
 977                 return;
 978
 979         printk(KERN_DEBUG "number of MP IRQ sources: %d.\n", mp_irq_entries);
 980         for (i = 0; i < nr_ioapics; i++)
 981                 printk(KERN_DEBUG "number of IO-APIC #%d registers: %d.\n",
 982                        mp_ioapics[i].mp_apicid, nr_ioapic_registers[i]);
 983
 984         /*
 985          * We are a bit conservative about what we expect.  We have to
 986          * know about every hardware change ASAP.
 987          */
 988         printk(KERN_INFO "testing the IO APIC.......................\n");
 989
 990         for (apic = 0; apic < nr_ioapics; apic++) {
 991
 992         spin_lock_irqsave(&ioapic_lock, flags);
 993         reg_00.raw = io_apic_read(apic, 0);
 994         reg_01.raw = io_apic_read(apic, 1);
 995         if (reg_01.bits.version >= 0x10)
 996                 reg_02.raw = io_apic_read(apic, 2);
 997         spin_unlock_irqrestore(&ioapic_lock, flags);
 998
 999         printk("\n");
1000         printk(KERN_DEBUG "IO APIC #%d......\n", mp_ioapics[apic].mp_apicid);
1001         printk(KERN_DEBUG ".... register #00: %08X\n", reg_00.raw);
1002         printk(KERN_DEBUG ".......    : physical APIC id: %02X\n", reg_00.bits.ID);
1003
1004         printk(KERN_DEBUG ".... register #01: %08X\n", *(int *)&reg_01);
1005         printk(KERN_DEBUG ".......     : max redirection entries: %04X\n", reg_01.bits.entries);
1006
1007         printk(KERN_DEBUG ".......     : PRQ implemented: %X\n", reg_01.bits.PRQ);
1008         printk(KERN_DEBUG ".......     : IO APIC version: %04X\n", reg_01.bits.version);
1009
1010         if (reg_01.bits.version >= 0x10) {
1011                 printk(KERN_DEBUG ".... register #02: %08X\n", reg_02.raw);
1012                 printk(KERN_DEBUG ".......     : arbitration: %02X\n", reg_02.bits.arbitration);
1013         }
1014
1015         printk(KERN_DEBUG ".... IRQ redirection table:\n");
1016
1017         printk(KERN_DEBUG " NR Dst Mask Trig IRR Pol"
1018                           " Stat Dmod Deli Vect:   \n");
1019
1020         for (i = 0; i <= reg_01.bits.entries; i++) {
1021                 struct IO_APIC_route_entry entry;
1022
1023                 entry = ioapic_read_entry(apic, i);
1024
1025                 printk(KERN_DEBUG " %02x %03X ",
1026                         i,
1027                         entry.dest
1028                 );
1029
1030                 printk("%1d    %1d    %1d   %1d   %1d    %1d    %1d    %02X\n",
1031                         entry.mask,
1032                         entry.trigger,
1033                         entry.irr,
1034                         entry.polarity,
1035                         entry.delivery_status,
1036                         entry.dest_mode,
1037                         entry.delivery_mode,
1038                         entry.vector
1039                 );
1040         }
1041         }
1042         printk(KERN_DEBUG "IRQ to pin mappings:\n");
1043         for (i = 0; i < NR_IRQS; i++) {
1044                 struct irq_pin_list *entry = irq_2_pin + i;
1045                 if (entry->pin < 0)
1046                         continue;
1047                 printk(KERN_DEBUG "IRQ%d ", i);
1048                 for (;;) {
1049                         printk("-> %d:%d", entry->apic, entry->pin);
1050                         if (!entry->next)
1051                                 break;
1052                         entry = irq_2_pin + entry->next;
1053                 }
1054                 printk("\n");
1055         }
1056
1057         printk(KERN_INFO ".................................... done.\n");
1058
1059         return;
1060 }
1061
1062 #if 0
1063
1064 static __apicdebuginit void print_APIC_bitfield (int base)
1065 {
1066         unsigned int v;
1067         int i, j;
1068
1069         if (apic_verbosity == APIC_QUIET)
1070                 return;
1071
1072         printk(KERN_DEBUG "0123456789abcdef0123456789abcdef\n" KERN_DEBUG);
1073         for (i = 0; i < 8; i++) {
1074                 v = apic_read(base + i*0x10);
1075                 for (j = 0; j < 32; j++) {
1076                         if (v & (1<<j))
1077                                 printk("1");
1078                         else
1079                                 printk("0");
1080                 }
1081                 printk("\n");
1082         }
1083 }
1084
1085 void __apicdebuginit print_local_APIC(void * dummy)
1086 {
1087         unsigned int v, ver, maxlvt;
1088
1089         if (apic_verbosity == APIC_QUIET)
1090                 return;
1091
1092         printk("\n" KERN_DEBUG "printing local APIC contents on CPU#%d/%d:\n",
1093                 smp_processor_id(), hard_smp_processor_id());
1094         v = apic_read(APIC_ID);
1095         printk(KERN_INFO "... APIC ID:      %08x (%01x)\n", v, GET_APIC_ID(read_apic_id()));
1096         v = apic_read(APIC_LVR);
1097         printk(KERN_INFO "... APIC VERSION: %08x\n", v);
1098         ver = GET_APIC_VERSION(v);
1099         maxlvt = lapic_get_maxlvt();
1100
1101         v = apic_read(APIC_TASKPRI);
1102         printk(KERN_DEBUG "... APIC TASKPRI: %08x (%02x)\n", v, v & APIC_TPRI_MASK);
1103
1104         v = apic_read(APIC_ARBPRI);
1105         printk(KERN_DEBUG "... APIC ARBPRI: %08x (%02x)\n", v,
1106                 v & APIC_ARBPRI_MASK);
1107         v = apic_read(APIC_PROCPRI);
1108         printk(KERN_DEBUG "... APIC PROCPRI: %08x\n", v);
1109
1110         v = apic_read(APIC_EOI);
1111         printk(KERN_DEBUG "... APIC EOI: %08x\n", v);
1112         v = apic_read(APIC_RRR);
1113         printk(KERN_DEBUG "... APIC RRR: %08x\n", v);
1114         v = apic_read(APIC_LDR);
1115         printk(KERN_DEBUG "... APIC LDR: %08x\n", v);
1116         v = apic_read(APIC_DFR);
1117         printk(KERN_DEBUG "... APIC DFR: %08x\n", v);
1118         v = apic_read(APIC_SPIV);
1119         printk(KERN_DEBUG "... APIC SPIV: %08x\n", v);
1120
1121         printk(KERN_DEBUG "... APIC ISR field:\n");
1122         print_APIC_bitfield(APIC_ISR);
1123         printk(KERN_DEBUG "... APIC TMR field:\n");
1124         print_APIC_bitfield(APIC_TMR);
1125         printk(KERN_DEBUG "... APIC IRR field:\n");
1126         print_APIC_bitfield(APIC_IRR);
1127
1128         v = apic_read(APIC_ESR);
1129         printk(KERN_DEBUG "... APIC ESR: %08x\n", v);
1130
1131         v = apic_read(APIC_ICR);
1132         printk(KERN_DEBUG "... APIC ICR: %08x\n", v);
1133         v = apic_read(APIC_ICR2);
1134         printk(KERN_DEBUG "... APIC ICR2: %08x\n", v);
1135
1136         v = apic_read(APIC_LVTT);
1137         printk(KERN_DEBUG "... APIC LVTT: %08x\n", v);
1138
1139         if (maxlvt > 3) {                       /* PC is LVT#4. */
1140                 v = apic_read(APIC_LVTPC);
1141                 printk(KERN_DEBUG "... APIC LVTPC: %08x\n", v);
1142         }
1143         v = apic_read(APIC_LVT0);
1144         printk(KERN_DEBUG "... APIC LVT0: %08x\n", v);
1145         v = apic_read(APIC_LVT1);
1146         printk(KERN_DEBUG "... APIC LVT1: %08x\n", v);
1147
1148         if (maxlvt > 2) {                       /* ERR is LVT#3. */
1149                 v = apic_read(APIC_LVTERR);
1150                 printk(KERN_DEBUG "... APIC LVTERR: %08x\n", v);
1151         }
1152
1153         v = apic_read(APIC_TMICT);
1154         printk(KERN_DEBUG "... APIC TMICT: %08x\n", v);
1155         v = apic_read(APIC_TMCCT);
1156         printk(KERN_DEBUG "... APIC TMCCT: %08x\n", v);
1157         v = apic_read(APIC_TDCR);
1158         printk(KERN_DEBUG "... APIC TDCR: %08x\n", v);
1159         printk("\n");
1160 }
1161
1162 void print_all_local_APICs (void)
1163 {
1164         on_each_cpu(print_local_APIC, NULL, 1);
1165 }
1166
1167 void __apicdebuginit print_PIC(void)
1168 {
1169         unsigned int v;
1170         unsigned long flags;
1171
1172         if (apic_verbosity == APIC_QUIET)
1173                 return;
1174
1175         printk(KERN_DEBUG "\nprinting PIC contents\n");
1176
1177         spin_lock_irqsave(&i8259A_lock, flags);
1178
1179         v = inb(0xa1) << 8 | inb(0x21);
1180         printk(KERN_DEBUG "... PIC  IMR: %04x\n", v);
1181
1182         v = inb(0xa0) << 8 | inb(0x20);
1183         printk(KERN_DEBUG "... PIC  IRR: %04x\n", v);
1184
1185         outb(0x0b,0xa0);
1186         outb(0x0b,0x20);
1187         v = inb(0xa0) << 8 | inb(0x20);
1188         outb(0x0a,0xa0);
1189         outb(0x0a,0x20);
1190
1191         spin_unlock_irqrestore(&i8259A_lock, flags);
1192
1193         printk(KERN_DEBUG "... PIC  ISR: %04x\n", v);
1194
1195         v = inb(0x4d1) << 8 | inb(0x4d0);
1196         printk(KERN_DEBUG "... PIC ELCR: %04x\n", v);
1197 }
1198
1199 #endif  /*  0  */
1200
1201 void __init enable_IO_APIC(void)
1202 {
1203         union IO_APIC_reg_01 reg_01;
1204         int i8259_apic, i8259_pin;
1205         int i, apic;
1206         unsigned long flags;
1207
1208         for (i = 0; i < PIN_MAP_SIZE; i++) {
1209                 irq_2_pin[i].pin = -1;
1210                 irq_2_pin[i].next = 0;
1211         }
1212
1213         /*
1214          * The number of IO-APIC IRQ registers (== #pins):
1215          */
1216         for (apic = 0; apic < nr_ioapics; apic++) {
1217                 spin_lock_irqsave(&ioapic_lock, flags);
1218                 reg_01.raw = io_apic_read(apic, 1);
1219                 spin_unlock_irqrestore(&ioapic_lock, flags);
1220                 nr_ioapic_registers[apic] = reg_01.bits.entries+1;
1221         }
1222         for(apic = 0; apic < nr_ioapics; apic++) {
1223                 int pin;
1224                 /* See if any of the pins is in ExtINT mode */
1225                 for (pin = 0; pin < nr_ioapic_registers[apic]; pin++) {
1226                         struct IO_APIC_route_entry entry;
1227                         entry = ioapic_read_entry(apic, pin);
1228
1229                         /* If the interrupt line is enabled and in ExtInt mode
1230                          * I have found the pin where the i8259 is connected.
1231                          */
1232                         if ((entry.mask == 0) && (entry.delivery_mode == dest_ExtINT)) {
1233                                 ioapic_i8259.apic = apic;
1234                                 ioapic_i8259.pin  = pin;
1235                                 goto found_i8259;
1236                         }
1237                 }
1238         }
1239  found_i8259:
1240         /* Look to see what if the MP table has reported the ExtINT */
1241         i8259_pin  = find_isa_irq_pin(0, mp_ExtINT);
1242         i8259_apic = find_isa_irq_apic(0, mp_ExtINT);
1243         /* Trust the MP table if nothing is setup in the hardware */
1244         if ((ioapic_i8259.pin == -1) && (i8259_pin >= 0)) {
1245                 printk(KERN_WARNING "ExtINT not setup in hardware but reported by MP table\n");
1246                 ioapic_i8259.pin  = i8259_pin;
1247                 ioapic_i8259.apic = i8259_apic;
1248         }
1249         /* Complain if the MP table and the hardware disagree */
1250         if (((ioapic_i8259.apic != i8259_apic) || (ioapic_i8259.pin != i8259_pin)) &&
1251                 (i8259_pin >= 0) && (ioapic_i8259.pin >= 0))
1252         {
1253                 printk(KERN_WARNING "ExtINT in hardware and MP table differ\n");
1254         }
1255
1256         /*
1257          * Do not trust the IO-APIC being empty at bootup
1258          */
1259         clear_IO_APIC();
1260 }
1261
1262 /*
1263  * Not an __init, needed by the reboot code
1264  */
1265 void disable_IO_APIC(void)
1266 {
1267         /*
1268          * Clear the IO-APIC before rebooting:
1269          */
1270         clear_IO_APIC();
1271
1272         /*
1273          * If the i8259 is routed through an IOAPIC
1274          * Put that IOAPIC in virtual wire mode
1275          * so legacy interrupts can be delivered.
1276          */
1277         if (ioapic_i8259.pin != -1) {
1278                 struct IO_APIC_route_entry entry;
1279
1280                 memset(&entry, 0, sizeof(entry));
1281                 entry.mask            = 0; /* Enabled */
1282                 entry.trigger         = 0; /* Edge */
1283                 entry.irr             = 0;
1284                 entry.polarity        = 0; /* High */
1285                 entry.delivery_status = 0;
1286                 entry.dest_mode       = 0; /* Physical */
1287                 entry.delivery_mode   = dest_ExtINT; /* ExtInt */
1288                 entry.vector          = 0;
1289                 entry.dest          = GET_APIC_ID(read_apic_id());
1290
1291                 /*
1292                  * Add it to the IO-APIC irq-routing table:
1293                  */
1294                 ioapic_write_entry(ioapic_i8259.apic, ioapic_i8259.pin, entry);
1295         }
1296
1297         disconnect_bsp_APIC(ioapic_i8259.pin != -1);
1298 }
1299
1300 /*
1301  * There is a nasty bug in some older SMP boards, their mptable lies
1302  * about the timer IRQ. We do the following to work around the situation:
1303  *
1304  *      - timer IRQ defaults to IO-APIC IRQ
1305  *      - if this function detects that timer IRQs are defunct, then we fall
1306  *        back to ISA timer IRQs
1307  */
1308 static int __init timer_irq_works(void)
1309 {
1310         unsigned long t1 = jiffies;
1311         unsigned long flags;
1312
1313         local_save_flags(flags);
1314         local_irq_enable();
1315         /* Let ten ticks pass... */
1316         mdelay((10 * 1000) / HZ);
1317         local_irq_restore(flags);
1318
1319         /*
1320          * Expect a few ticks at least, to be sure some possible
1321          * glue logic does not lock up after one or two first
1322          * ticks in a non-ExtINT mode.  Also the local APIC
1323          * might have cached one ExtINT interrupt.  Finally, at
1324          * least one tick may be lost due to delays.
1325          */
1326
1327         /* jiffies wrap? */
1328         if (time_after(jiffies, t1 + 4))
1329                 return 1;
1330         return 0;
1331 }
1332
1333 /*
1334  * In the SMP+IOAPIC case it might happen that there are an unspecified
1335  * number of pending IRQ events unhandled. These cases are very rare,
1336  * so we 'resend' these IRQs via IPIs, to the same CPU. It's much
1337  * better to do it this way as thus we do not have to be aware of
1338  * 'pending' interrupts in the IRQ path, except at this point.
1339  */
1340 /*
1341  * Edge triggered needs to resend any interrupt
1342  * that was delayed but this is now handled in the device
1343  * independent code.
1344  */
1345
1346 /*
1347  * Starting up a edge-triggered IO-APIC interrupt is
1348  * nasty - we need to make sure that we get the edge.
1349  * If it is already asserted for some reason, we need
1350  * return 1 to indicate that is was pending.
1351  *
1352  * This is not complete - we should be able to fake
1353  * an edge even if it isn't on the 8259A...
1354  */
1355
1356 static unsigned int startup_ioapic_irq(unsigned int irq)
1357 {
1358         int was_pending = 0;
1359         unsigned long flags;
1360
1361         spin_lock_irqsave(&ioapic_lock, flags);
1362         if (irq < 16) {
1363                 disable_8259A_irq(irq);
1364                 if (i8259A_irq_pending(irq))
1365                         was_pending = 1;
1366         }
1367         __unmask_IO_APIC_irq(irq);
1368         spin_unlock_irqrestore(&ioapic_lock, flags);
1369
1370         return was_pending;
1371 }
1372
1373 static int ioapic_retrigger_irq(unsigned int irq)
1374 {
1375         struct irq_cfg *cfg = &irq_cfg[irq];
1376         cpumask_t mask;
1377         unsigned long flags;
1378
1379         spin_lock_irqsave(&vector_lock, flags);
1380         mask = cpumask_of_cpu(first_cpu(cfg->domain));
1381         send_IPI_mask(mask, cfg->vector);
1382         spin_unlock_irqrestore(&vector_lock, flags);
1383
1384         return 1;
1385 }
1386
1387 /*
1388  * Level and edge triggered IO-APIC interrupts need different handling,
1389  * so we use two separate IRQ descriptors. Edge triggered IRQs can be
1390  * handled with the level-triggered descriptor, but that one has slightly
1391  * more overhead. Level-triggered interrupts cannot be handled with the
1392  * edge-triggered handler, without risking IRQ storms and other ugly
1393  * races.
1394  */
1395
1396 #ifdef CONFIG_SMP
1397 asmlinkage void smp_irq_move_cleanup_interrupt(void)
1398 {
1399         unsigned vector, me;
1400         ack_APIC_irq();
1401         exit_idle();
1402         irq_enter();
1403
1404         me = smp_processor_id();
1405         for (vector = FIRST_EXTERNAL_VECTOR; vector < NR_VECTORS; vector++) {
1406                 unsigned int irq;
1407                 struct irq_desc *desc;
1408                 struct irq_cfg *cfg;
1409                 irq = __get_cpu_var(vector_irq)[vector];
1410                 if (irq >= NR_IRQS)
1411                         continue;
1412
1413                 desc = irq_desc + irq;
1414                 cfg = irq_cfg + irq;
1415                 spin_lock(&desc->lock);
1416                 if (!cfg->move_cleanup_count)
1417                         goto unlock;
1418
1419                 if ((vector == cfg->vector) && cpu_isset(me, cfg->domain))
1420                         goto unlock;
1421
1422                 __get_cpu_var(vector_irq)[vector] = -1;
1423                 cfg->move_cleanup_count--;
1424 unlock:
1425                 spin_unlock(&desc->lock);
1426         }
1427
1428         irq_exit();
1429 }
1430
1431 static void irq_complete_move(unsigned int irq)
1432 {
1433         struct irq_cfg *cfg = irq_cfg + irq;
1434         unsigned vector, me;
1435
1436         if (likely(!cfg->move_in_progress))
1437                 return;
1438
1439         vector = ~get_irq_regs()->orig_ax;
1440         me = smp_processor_id();
1441         if ((vector == cfg->vector) && cpu_isset(me, cfg->domain)) {
1442                 cpumask_t cleanup_mask;
1443
1444                 cpus_and(cleanup_mask, cfg->old_domain, cpu_online_map);
1445                 cfg->move_cleanup_count = cpus_weight(cleanup_mask);
1446                 send_IPI_mask(cleanup_mask, IRQ_MOVE_CLEANUP_VECTOR);
1447                 cfg->move_in_progress = 0;
1448         }
1449 }
1450 #else
1451 static inline void irq_complete_move(unsigned int irq) {}
1452 #endif
1453
1454 static void ack_apic_edge(unsigned int irq)
1455 {
1456         irq_complete_move(irq);
1457         move_native_irq(irq);
1458         ack_APIC_irq();
1459 }
1460
1461 static void ack_apic_level(unsigned int irq)
1462 {
1463         int do_unmask_irq = 0;
1464
1465         irq_complete_move(irq);
1466 #ifdef CONFIG_GENERIC_PENDING_IRQ
1467         /* If we are moving the irq we need to mask it */
1468         if (unlikely(irq_desc[irq].status & IRQ_MOVE_PENDING)) {
1469                 do_unmask_irq = 1;
1470                 mask_IO_APIC_irq(irq);
1471         }
1472 #endif
1473
1474         /*
1475          * We must acknowledge the irq before we move it or the acknowledge will
1476          * not propagate properly.
1477          */
1478         ack_APIC_irq();
1479
1480         /* Now we can move and renable the irq */
1481         if (unlikely(do_unmask_irq)) {
1482                 /* Only migrate the irq if the ack has been received.
1483                  *
1484                  * On rare occasions the broadcast level triggered ack gets
1485                  * delayed going to ioapics, and if we reprogram the
1486                  * vector while Remote IRR is still set the irq will never
1487                  * fire again.
1488                  *
1489                  * To prevent this scenario we read the Remote IRR bit
1490                  * of the ioapic.  This has two effects.
1491                  * - On any sane system the read of the ioapic will
1492                  *   flush writes (and acks) going to the ioapic from
1493                  *   this cpu.
1494                  * - We get to see if the ACK has actually been delivered.
1495                  *
1496                  * Based on failed experiments of reprogramming the
1497                  * ioapic entry from outside of irq context starting
1498                  * with masking the ioapic entry and then polling until
1499                  * Remote IRR was clear before reprogramming the
1500                  * ioapic I don't trust the Remote IRR bit to be
1501                  * completey accurate.
1502                  *
1503                  * However there appears to be no other way to plug
1504                  * this race, so if the Remote IRR bit is not
1505                  * accurate and is causing problems then it is a hardware bug
1506                  * and you can go talk to the chipset vendor about it.
1507                  */
1508                 if (!io_apic_level_ack_pending(irq))
1509                         move_masked_irq(irq);
1510                 unmask_IO_APIC_irq(irq);
1511         }
1512 }
1513
1514 static struct irq_chip ioapic_chip __read_mostly = {
1515         .name           = "IO-APIC",
1516         .startup        = startup_ioapic_irq,
1517         .mask           = mask_IO_APIC_irq,
1518         .unmask         = unmask_IO_APIC_irq,
1519         .ack            = ack_apic_edge,
1520         .eoi            = ack_apic_level,
1521 #ifdef CONFIG_SMP
1522         .set_affinity   = set_ioapic_affinity_irq,
1523 #endif
1524         .retrigger      = ioapic_retrigger_irq,
1525 };
1526
1527 static inline void init_IO_APIC_traps(void)
1528 {
1529         int irq;
1530
1531         /*
1532          * NOTE! The local APIC isn't very good at handling
1533          * multiple interrupts at the same interrupt level.
1534          * As the interrupt level is determined by taking the
1535          * vector number and shifting that right by 4, we
1536          * want to spread these out a bit so that they don't
1537          * all fall in the same interrupt level.
1538          *
1539          * Also, we've got to be careful not to trash gate
1540          * 0x80, because int 0x80 is hm, kind of importantish. ;)
1541          */
1542         for (irq = 0; irq < NR_IRQS ; irq++) {
1543                 if (IO_APIC_IRQ(irq) && !irq_cfg[irq].vector) {
1544                         /*
1545                          * Hmm.. We don't have an entry for this,
1546                          * so default to an old-fashioned 8259
1547                          * interrupt if we can..
1548                          */
1549                         if (irq < 16)
1550                                 make_8259A_irq(irq);
1551                         else
1552                                 /* Strange. Oh, well.. */
1553                                 irq_desc[irq].chip = &no_irq_chip;
1554                 }
1555         }
1556 }
1557
1558 static void unmask_lapic_irq(unsigned int irq)
1559 {
1560         unsigned long v;
1561
1562         v = apic_read(APIC_LVT0);
1563         apic_write(APIC_LVT0, v & ~APIC_LVT_MASKED);
1564 }
1565
1566 static void mask_lapic_irq(unsigned int irq)
1567 {
1568         unsigned long v;
1569
1570         v = apic_read(APIC_LVT0);
1571         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
1572 }
1573
1574 static void ack_lapic_irq (unsigned int irq)
1575 {
1576         ack_APIC_irq();
1577 }
1578
1579 static struct irq_chip lapic_chip __read_mostly = {
1580         .name           = "local-APIC",
1581         .mask           = mask_lapic_irq,
1582         .unmask         = unmask_lapic_irq,
1583         .ack            = ack_lapic_irq,
1584 };
1585
1586 static void lapic_register_intr(int irq)
1587 {
1588         irq_desc[irq].status &= ~IRQ_LEVEL;
1589         set_irq_chip_and_handler_name(irq, &lapic_chip, handle_edge_irq,
1590                                       "edge");
1591 }
1592
1593 static void __init setup_nmi(void)
1594 {
1595         /*
1596          * Dirty trick to enable the NMI watchdog ...
1597          * We put the 8259A master into AEOI mode and
1598          * unmask on all local APICs LVT0 as NMI.
1599          *
1600          * The idea to use the 8259A in AEOI mode ('8259A Virtual Wire')
1601          * is from Maciej W. Rozycki - so we do not have to EOI from
1602          * the NMI handler or the timer interrupt.
1603          */
1604         printk(KERN_INFO "activating NMI Watchdog ...");
1605
1606         enable_NMI_through_LVT0();
1607
1608         printk(" done.\n");
1609 }
1610
1611 /*
1612  * This looks a bit hackish but it's about the only one way of sending
1613  * a few INTA cycles to 8259As and any associated glue logic.  ICR does
1614  * not support the ExtINT mode, unfortunately.  We need to send these
1615  * cycles as some i82489DX-based boards have glue logic that keeps the
1616  * 8259A interrupt line asserted until INTA.  --macro
1617  */
1618 static inline void __init unlock_ExtINT_logic(void)
1619 {
1620         int apic, pin, i;
1621         struct IO_APIC_route_entry entry0, entry1;
1622         unsigned char save_control, save_freq_select;
1623
1624         pin  = find_isa_irq_pin(8, mp_INT);
1625         apic = find_isa_irq_apic(8, mp_INT);
1626         if (pin == -1)
1627                 return;
1628
1629         entry0 = ioapic_read_entry(apic, pin);
1630
1631         clear_IO_APIC_pin(apic, pin);
1632
1633         memset(&entry1, 0, sizeof(entry1));
1634
1635         entry1.dest_mode = 0;                   /* physical delivery */
1636         entry1.mask = 0;                        /* unmask IRQ now */
1637         entry1.dest = hard_smp_processor_id();
1638         entry1.delivery_mode = dest_ExtINT;
1639         entry1.polarity = entry0.polarity;
1640         entry1.trigger = 0;
1641         entry1.vector = 0;
1642
1643         ioapic_write_entry(apic, pin, entry1);
1644
1645         save_control = CMOS_READ(RTC_CONTROL);
1646         save_freq_select = CMOS_READ(RTC_FREQ_SELECT);
1647         CMOS_WRITE((save_freq_select & ~RTC_RATE_SELECT) | 0x6,
1648                    RTC_FREQ_SELECT);
1649         CMOS_WRITE(save_control | RTC_PIE, RTC_CONTROL);
1650
1651         i = 100;
1652         while (i-- > 0) {
1653                 mdelay(10);
1654                 if ((CMOS_READ(RTC_INTR_FLAGS) & RTC_PF) == RTC_PF)
1655                         i -= 10;
1656         }
1657
1658         CMOS_WRITE(save_control, RTC_CONTROL);
1659         CMOS_WRITE(save_freq_select, RTC_FREQ_SELECT);
1660         clear_IO_APIC_pin(apic, pin);
1661
1662         ioapic_write_entry(apic, pin, entry0);
1663 }
1664
1665 /*
1666  * This code may look a bit paranoid, but it's supposed to cooperate with
1667  * a wide range of boards and BIOS bugs.  Fortunately only the timer IRQ
1668  * is so screwy.  Thanks to Brian Perkins for testing/hacking this beast
1669  * fanatically on his truly buggy board.
1670  *
1671  * FIXME: really need to revamp this for modern platforms only.
1672  */
1673 static inline void __init check_timer(void)
1674 {
1675         struct irq_cfg *cfg = irq_cfg + 0;
1676         int apic1, pin1, apic2, pin2;
1677         unsigned long flags;
1678         int no_pin1 = 0;
1679
1680         local_irq_save(flags);
1681
1682         /*
1683          * get/set the timer IRQ vector:
1684          */
1685         disable_8259A_irq(0);
1686         assign_irq_vector(0, TARGET_CPUS);
1687
1688         /*
1689          * As IRQ0 is to be enabled in the 8259A, the virtual
1690          * wire has to be disabled in the local APIC.
1691          */
1692         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_EXTINT);
1693         init_8259A(1);
1694
1695         pin1  = find_isa_irq_pin(0, mp_INT);
1696         apic1 = find_isa_irq_apic(0, mp_INT);
1697         pin2  = ioapic_i8259.pin;
1698         apic2 = ioapic_i8259.apic;
1699
1700         apic_printk(APIC_QUIET, KERN_INFO "..TIMER: vector=0x%02X "
1701                     "apic1=%d pin1=%d apic2=%d pin2=%d\n",
1702                     cfg->vector, apic1, pin1, apic2, pin2);
1703
1704         /*
1705          * Some BIOS writers are clueless and report the ExtINTA
1706          * I/O APIC input from the cascaded 8259A as the timer
1707          * interrupt input.  So just in case, if only one pin
1708          * was found above, try it both directly and through the
1709          * 8259A.
1710          */
1711         if (pin1 == -1) {
1712                 pin1 = pin2;
1713                 apic1 = apic2;
1714                 no_pin1 = 1;
1715         } else if (pin2 == -1) {
1716                 pin2 = pin1;
1717                 apic2 = apic1;
1718         }
1719
1720         if (pin1 != -1) {
1721                 /*
1722                  * Ok, does IRQ0 through the IOAPIC work?
1723                  */
1724                 if (no_pin1) {
1725                         add_pin_to_irq(0, apic1, pin1);
1726                         setup_timer_IRQ0_pin(apic1, pin1, cfg->vector);
1727                 }
1728                 unmask_IO_APIC_irq(0);
1729                 if (!no_timer_check && timer_irq_works()) {
1730                         if (nmi_watchdog == NMI_IO_APIC) {
1731                                 setup_nmi();
1732                                 enable_8259A_irq(0);
1733                         }
1734                         if (disable_timer_pin_1 > 0)
1735                                 clear_IO_APIC_pin(0, pin1);
1736                         goto out;
1737                 }
1738                 clear_IO_APIC_pin(apic1, pin1);
1739                 if (!no_pin1)
1740                         apic_printk(APIC_QUIET, KERN_ERR "..MP-BIOS bug: "
1741                                     "8254 timer not connected to IO-APIC\n");
1742
1743                 apic_printk(APIC_QUIET, KERN_INFO "...trying to set up timer "
1744                             "(IRQ0) through the 8259A ...\n");
1745                 apic_printk(APIC_QUIET, KERN_INFO
1746                             "..... (found apic %d pin %d) ...\n", apic2, pin2);
1747                 /*
1748                  * legacy devices should be connected to IO APIC #0
1749                  */
1750                 replace_pin_at_irq(0, apic1, pin1, apic2, pin2);
1751                 setup_timer_IRQ0_pin(apic2, pin2, cfg->vector);
1752                 unmask_IO_APIC_irq(0);
1753                 enable_8259A_irq(0);
1754                 if (timer_irq_works()) {
1755                         apic_printk(APIC_QUIET, KERN_INFO "....... works.\n");
1756                         timer_through_8259 = 1;
1757                         if (nmi_watchdog == NMI_IO_APIC) {
1758                                 disable_8259A_irq(0);
1759                                 setup_nmi();
1760                                 enable_8259A_irq(0);
1761                         }
1762                         goto out;
1763                 }
1764                 /*
1765                  * Cleanup, just in case ...
1766                  */
1767                 disable_8259A_irq(0);
1768                 clear_IO_APIC_pin(apic2, pin2);
1769                 apic_printk(APIC_QUIET, KERN_INFO "....... failed.\n");
1770         }
1771
1772         if (nmi_watchdog == NMI_IO_APIC) {
1773                 apic_printk(APIC_QUIET, KERN_WARNING "timer doesn't work "
1774                             "through the IO-APIC - disabling NMI Watchdog!\n");
1775                 nmi_watchdog = NMI_NONE;
1776         }
1777
1778         apic_printk(APIC_QUIET, KERN_INFO
1779                     "...trying to set up timer as Virtual Wire IRQ...\n");
1780
1781         lapic_register_intr(0);
1782         apic_write(APIC_LVT0, APIC_DM_FIXED | cfg->vector);     /* Fixed mode */
1783         enable_8259A_irq(0);
1784
1785         if (timer_irq_works()) {
1786                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
1787                 goto out;
1788         }
1789         disable_8259A_irq(0);
1790         apic_write(APIC_LVT0, APIC_LVT_MASKED | APIC_DM_FIXED | cfg->vector);
1791         apic_printk(APIC_QUIET, KERN_INFO "..... failed.\n");
1792
1793         apic_printk(APIC_QUIET, KERN_INFO
1794                     "...trying to set up timer as ExtINT IRQ...\n");
1795
1796         init_8259A(0);
1797         make_8259A_irq(0);
1798         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1799
1800         unlock_ExtINT_logic();
1801
1802         if (timer_irq_works()) {
1803                 apic_printk(APIC_QUIET, KERN_INFO "..... works.\n");
1804                 goto out;
1805         }
1806         apic_printk(APIC_QUIET, KERN_INFO "..... failed :(.\n");
1807         panic("IO-APIC + timer doesn't work!  Boot with apic=debug and send a "
1808                 "report.  Then try booting with the 'noapic' option.\n");
1809 out:
1810         local_irq_restore(flags);
1811 }
1812
1813 static int __init notimercheck(char *s)
1814 {
1815         no_timer_check = 1;
1816         return 1;
1817 }
1818 __setup("no_timer_check", notimercheck);
1819
1820 /*
1821  * Traditionally ISA IRQ2 is the cascade IRQ, and is not available
1822  * to devices.  However there may be an I/O APIC pin available for
1823  * this interrupt regardless.  The pin may be left unconnected, but
1824  * typically it will be reused as an ExtINT cascade interrupt for
1825  * the master 8259A.  In the MPS case such a pin will normally be
1826  * reported as an ExtINT interrupt in the MP table.  With ACPI
1827  * there is no provision for ExtINT interrupts, and in the absence
1828  * of an override it would be treated as an ordinary ISA I/O APIC
1829  * interrupt, that is edge-triggered and unmasked by default.  We
1830  * used to do this, but it caused problems on some systems because
1831  * of the NMI watchdog and sometimes IRQ0 of the 8254 timer using
1832  * the same ExtINT cascade interrupt to drive the local APIC of the
1833  * bootstrap processor.  Therefore we refrain from routing IRQ2 to
1834  * the I/O APIC in all cases now.  No actual device should request
1835  * it anyway.  --macro
1836  */
1837 #define PIC_IRQS        (1<<2)
1838
1839 void __init setup_IO_APIC(void)
1840 {
1841
1842         /*
1843          * calling enable_IO_APIC() is moved to setup_local_APIC for BP
1844          */
1845
1846         io_apic_irqs = ~PIC_IRQS;
1847
1848         apic_printk(APIC_VERBOSE, "ENABLING IO-APIC IRQs\n");
1849
1850         sync_Arb_IDs();
1851         setup_IO_APIC_irqs();
1852         init_IO_APIC_traps();
1853         check_timer();
1854         if (!acpi_ioapic)
1855                 print_IO_APIC();
1856 }
1857
1858 struct sysfs_ioapic_data {
1859         struct sys_device dev;
1860         struct IO_APIC_route_entry entry[0];
1861 };
1862 static struct sysfs_ioapic_data * mp_ioapic_data[MAX_IO_APICS];
1863
1864 static int ioapic_suspend(struct sys_device *dev, pm_message_t state)
1865 {
1866         struct IO_APIC_route_entry *entry;
1867         struct sysfs_ioapic_data *data;
1868         int i;
1869
1870         data = container_of(dev, struct sysfs_ioapic_data, dev);
1871         entry = data->entry;
1872         for (i = 0; i < nr_ioapic_registers[dev->id]; i ++, entry ++ )
1873                 *entry = ioapic_read_entry(dev->id, i);
1874
1875         return 0;
1876 }
1877
1878 static int ioapic_resume(struct sys_device *dev)
1879 {
1880         struct IO_APIC_route_entry *entry;
1881         struct sysfs_ioapic_data *data;
1882         unsigned long flags;
1883         union IO_APIC_reg_00 reg_00;
1884         int i;
1885
1886         data = container_of(dev, struct sysfs_ioapic_data, dev);
1887         entry = data->entry;
1888
1889         spin_lock_irqsave(&ioapic_lock, flags);
1890         reg_00.raw = io_apic_read(dev->id, 0);
1891         if (reg_00.bits.ID != mp_ioapics[dev->id].mp_apicid) {
1892                 reg_00.bits.ID = mp_ioapics[dev->id].mp_apicid;
1893                 io_apic_write(dev->id, 0, reg_00.raw);
1894         }
1895         spin_unlock_irqrestore(&ioapic_lock, flags);
1896         for (i = 0; i < nr_ioapic_registers[dev->id]; i++)
1897                 ioapic_write_entry(dev->id, i, entry[i]);
1898
1899         return 0;
1900 }
1901
1902 static struct sysdev_class ioapic_sysdev_class = {
1903         .name = "ioapic",
1904         .suspend = ioapic_suspend,
1905         .resume = ioapic_resume,
1906 };
1907
1908 static int __init ioapic_init_sysfs(void)
1909 {
1910         struct sys_device * dev;
1911         int i, size, error;
1912
1913         error = sysdev_class_register(&ioapic_sysdev_class);
1914         if (error)
1915                 return error;
1916
1917         for (i = 0; i < nr_ioapics; i++ ) {
1918                 size = sizeof(struct sys_device) + nr_ioapic_registers[i]
1919                         * sizeof(struct IO_APIC_route_entry);
1920                 mp_ioapic_data[i] = kzalloc(size, GFP_KERNEL);
1921                 if (!mp_ioapic_data[i]) {
1922                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
1923                         continue;
1924                 }
1925                 dev = &mp_ioapic_data[i]->dev;
1926                 dev->id = i;
1927                 dev->cls = &ioapic_sysdev_class;
1928                 error = sysdev_register(dev);
1929                 if (error) {
1930                         kfree(mp_ioapic_data[i]);
1931                         mp_ioapic_data[i] = NULL;
1932                         printk(KERN_ERR "Can't suspend/resume IOAPIC %d\n", i);
1933                         continue;
1934                 }
1935         }
1936
1937         return 0;
1938 }
1939
1940 device_initcall(ioapic_init_sysfs);
1941
1942 /*
1943  * Dynamic irq allocate and deallocation
1944  */
1945 int create_irq(void)
1946 {
1947         /* Allocate an unused irq */
1948         int irq;
1949         int new;
1950         unsigned long flags;
1951
1952         irq = -ENOSPC;
1953         spin_lock_irqsave(&vector_lock, flags);
1954         for (new = (NR_IRQS - 1); new >= 0; new--) {
1955                 if (platform_legacy_irq(new))
1956                         continue;
1957                 if (irq_cfg[new].vector != 0)
1958                         continue;
1959                 if (__assign_irq_vector(new, TARGET_CPUS) == 0)
1960                         irq = new;
1961                 break;
1962         }
1963         spin_unlock_irqrestore(&vector_lock, flags);
1964
1965         if (irq >= 0) {
1966                 dynamic_irq_init(irq);
1967         }
1968         return irq;
1969 }
1970
1971 void destroy_irq(unsigned int irq)
1972 {
1973         unsigned long flags;
1974
1975         dynamic_irq_cleanup(irq);
1976
1977         spin_lock_irqsave(&vector_lock, flags);
1978         __clear_irq_vector(irq);
1979         spin_unlock_irqrestore(&vector_lock, flags);
1980 }
1981
1982 /*
1983  * MSI message composition
1984  */
1985 #ifdef CONFIG_PCI_MSI
1986 static int msi_compose_msg(struct pci_dev *pdev, unsigned int irq, struct msi_msg *msg)
1987 {
1988         struct irq_cfg *cfg = irq_cfg + irq;
1989         int err;
1990         unsigned dest;
1991         cpumask_t tmp;
1992
1993         tmp = TARGET_CPUS;
1994         err = assign_irq_vector(irq, tmp);
1995         if (!err) {
1996                 cpus_and(tmp, cfg->domain, tmp);
1997                 dest = cpu_mask_to_apicid(tmp);
1998
1999                 msg->address_hi = MSI_ADDR_BASE_HI;
2000                 msg->address_lo =
2001                         MSI_ADDR_BASE_LO |
2002                         ((INT_DEST_MODE == 0) ?
2003                                 MSI_ADDR_DEST_MODE_PHYSICAL:
2004                                 MSI_ADDR_DEST_MODE_LOGICAL) |
2005                         ((INT_DELIVERY_MODE != dest_LowestPrio) ?
2006                                 MSI_ADDR_REDIRECTION_CPU:
2007                                 MSI_ADDR_REDIRECTION_LOWPRI) |
2008                         MSI_ADDR_DEST_ID(dest);
2009
2010                 msg->data =
2011                         MSI_DATA_TRIGGER_EDGE |
2012                         MSI_DATA_LEVEL_ASSERT |
2013                         ((INT_DELIVERY_MODE != dest_LowestPrio) ?
2014                                 MSI_DATA_DELIVERY_FIXED:
2015                                 MSI_DATA_DELIVERY_LOWPRI) |
2016                         MSI_DATA_VECTOR(cfg->vector);
2017         }
2018         return err;
2019 }
2020
2021 #ifdef CONFIG_SMP
2022 static void set_msi_irq_affinity(unsigned int irq, cpumask_t mask)
2023 {
2024         struct irq_cfg *cfg = irq_cfg + irq;
2025         struct msi_msg msg;
2026         unsigned int dest;
2027         cpumask_t tmp;
2028
2029         cpus_and(tmp, mask, cpu_online_map);
2030         if (cpus_empty(tmp))
2031                 return;
2032
2033         if (assign_irq_vector(irq, mask))
2034                 return;
2035
2036         cpus_and(tmp, cfg->domain, mask);
2037         dest = cpu_mask_to_apicid(tmp);
2038
2039         read_msi_msg(irq, &msg);
2040
2041         msg.data &= ~MSI_DATA_VECTOR_MASK;
2042         msg.data |= MSI_DATA_VECTOR(cfg->vector);
2043         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
2044         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
2045
2046         write_msi_msg(irq, &msg);
2047         irq_desc[irq].affinity = mask;
2048 }
2049 #endif /* CONFIG_SMP */
2050
2051 /*
2052  * IRQ Chip for MSI PCI/PCI-X/PCI-Express Devices,
2053  * which implement the MSI or MSI-X Capability Structure.
2054  */
2055 static struct irq_chip msi_chip = {
2056         .name           = "PCI-MSI",
2057         .unmask         = unmask_msi_irq,
2058         .mask           = mask_msi_irq,
2059         .ack            = ack_apic_edge,
2060 #ifdef CONFIG_SMP
2061         .set_affinity   = set_msi_irq_affinity,
2062 #endif
2063         .retrigger      = ioapic_retrigger_irq,
2064 };
2065
2066 int arch_setup_msi_irq(struct pci_dev *dev, struct msi_desc *desc)
2067 {
2068         struct msi_msg msg;
2069         int irq, ret;
2070         irq = create_irq();
2071         if (irq < 0)
2072                 return irq;
2073
2074         ret = msi_compose_msg(dev, irq, &msg);
2075         if (ret < 0) {
2076                 destroy_irq(irq);
2077                 return ret;
2078         }
2079
2080         set_irq_msi(irq, desc);
2081         write_msi_msg(irq, &msg);
2082
2083         set_irq_chip_and_handler_name(irq, &msi_chip, handle_edge_irq, "edge");
2084
2085         return 0;
2086 }
2087
2088 void arch_teardown_msi_irq(unsigned int irq)
2089 {
2090         destroy_irq(irq);
2091 }
2092
2093 #ifdef CONFIG_DMAR
2094 #ifdef CONFIG_SMP
2095 static void dmar_msi_set_affinity(unsigned int irq, cpumask_t mask)
2096 {
2097         struct irq_cfg *cfg = irq_cfg + irq;
2098         struct msi_msg msg;
2099         unsigned int dest;
2100         cpumask_t tmp;
2101
2102         cpus_and(tmp, mask, cpu_online_map);
2103         if (cpus_empty(tmp))
2104                 return;
2105
2106         if (assign_irq_vector(irq, mask))
2107                 return;
2108
2109         cpus_and(tmp, cfg->domain, mask);
2110         dest = cpu_mask_to_apicid(tmp);
2111
2112         dmar_msi_read(irq, &msg);
2113
2114         msg.data &= ~MSI_DATA_VECTOR_MASK;
2115         msg.data |= MSI_DATA_VECTOR(cfg->vector);
2116         msg.address_lo &= ~MSI_ADDR_DEST_ID_MASK;
2117         msg.address_lo |= MSI_ADDR_DEST_ID(dest);
2118
2119         dmar_msi_write(irq, &msg);
2120         irq_desc[irq].affinity = mask;
2121 }
2122 #endif /* CONFIG_SMP */
2123
2124 struct irq_chip dmar_msi_type = {
2125         .name = "DMAR_MSI",
2126         .unmask = dmar_msi_unmask,
2127         .mask = dmar_msi_mask,
2128         .ack = ack_apic_edge,
2129 #ifdef CONFIG_SMP
2130         .set_affinity = dmar_msi_set_affinity,
2131 #endif
2132         .retrigger = ioapic_retrigger_irq,
2133 };
2134
2135 int arch_setup_dmar_msi(unsigned int irq)
2136 {
2137         int ret;
2138         struct msi_msg msg;
2139
2140         ret = msi_compose_msg(NULL, irq, &msg);
2141         if (ret < 0)
2142                 return ret;
2143         dmar_msi_write(irq, &msg);
2144         set_irq_chip_and_handler_name(irq, &dmar_msi_type, handle_edge_irq,
2145                 "edge");
2146         return 0;
2147 }
2148 #endif
2149
2150 #endif /* CONFIG_PCI_MSI */
2151 /*
2152  * Hypertransport interrupt support
2153  */
2154 #ifdef CONFIG_HT_IRQ
2155
2156 #ifdef CONFIG_SMP
2157
2158 static void target_ht_irq(unsigned int irq, unsigned int dest, u8 vector)
2159 {
2160         struct ht_irq_msg msg;
2161         fetch_ht_irq_msg(irq, &msg);
2162
2163         msg.address_lo &= ~(HT_IRQ_LOW_VECTOR_MASK | HT_IRQ_LOW_DEST_ID_MASK);
2164         msg.address_hi &= ~(HT_IRQ_HIGH_DEST_ID_MASK);
2165
2166         msg.address_lo |= HT_IRQ_LOW_VECTOR(vector) | HT_IRQ_LOW_DEST_ID(dest);
2167         msg.address_hi |= HT_IRQ_HIGH_DEST_ID(dest);
2168
2169         write_ht_irq_msg(irq, &msg);
2170 }
2171
2172 static void set_ht_irq_affinity(unsigned int irq, cpumask_t mask)
2173 {
2174         struct irq_cfg *cfg = irq_cfg + irq;
2175         unsigned int dest;
2176         cpumask_t tmp;
2177
2178         cpus_and(tmp, mask, cpu_online_map);
2179         if (cpus_empty(tmp))
2180                 return;
2181
2182         if (assign_irq_vector(irq, mask))
2183                 return;
2184
2185         cpus_and(tmp, cfg->domain, mask);
2186         dest = cpu_mask_to_apicid(tmp);
2187
2188         target_ht_irq(irq, dest, cfg->vector);
2189         irq_desc[irq].affinity = mask;
2190 }
2191 #endif
2192
2193 static struct irq_chip ht_irq_chip = {
2194         .name           = "PCI-HT",
2195         .mask           = mask_ht_irq,
2196         .unmask         = unmask_ht_irq,
2197         .ack            = ack_apic_edge,
2198 #ifdef CONFIG_SMP
2199         .set_affinity   = set_ht_irq_affinity,
2200 #endif
2201         .retrigger      = ioapic_retrigger_irq,
2202 };
2203
2204 int arch_setup_ht_irq(unsigned int irq, struct pci_dev *dev)
2205 {
2206         struct irq_cfg *cfg = irq_cfg + irq;
2207         int err;
2208         cpumask_t tmp;
2209
2210         tmp = TARGET_CPUS;
2211         err = assign_irq_vector(irq, tmp);
2212         if (!err) {
2213                 struct ht_irq_msg msg;
2214                 unsigned dest;
2215
2216                 cpus_and(tmp, cfg->domain, tmp);
2217                 dest = cpu_mask_to_apicid(tmp);
2218
2219                 msg.address_hi = HT_IRQ_HIGH_DEST_ID(dest);
2220
2221                 msg.address_lo =
2222                         HT_IRQ_LOW_BASE |
2223                         HT_IRQ_LOW_DEST_ID(dest) |
2224                         HT_IRQ_LOW_VECTOR(cfg->vector) |
2225                         ((INT_DEST_MODE == 0) ?
2226                                 HT_IRQ_LOW_DM_PHYSICAL :
2227                                 HT_IRQ_LOW_DM_LOGICAL) |
2228                         HT_IRQ_LOW_RQEOI_EDGE |
2229                         ((INT_DELIVERY_MODE != dest_LowestPrio) ?
2230                                 HT_IRQ_LOW_MT_FIXED :
2231                                 HT_IRQ_LOW_MT_ARBITRATED) |
2232                         HT_IRQ_LOW_IRQ_MASKED;
2233
2234                 write_ht_irq_msg(irq, &msg);
2235
2236                 set_irq_chip_and_handler_name(irq, &ht_irq_chip,
2237                                               handle_edge_irq, "edge");
2238         }
2239         return err;
2240 }
2241 #endif /* CONFIG_HT_IRQ */
2242
2243 /* --------------------------------------------------------------------------
2244                           ACPI-based IOAPIC Configuration
2245    -------------------------------------------------------------------------- */
2246
2247 #ifdef CONFIG_ACPI
2248
2249 #define IO_APIC_MAX_ID          0xFE
2250
2251 int __init io_apic_get_redir_entries (int ioapic)
2252 {
2253         union IO_APIC_reg_01    reg_01;
2254         unsigned long flags;
2255
2256         spin_lock_irqsave(&ioapic_lock, flags);
2257         reg_01.raw = io_apic_read(ioapic, 1);
2258         spin_unlock_irqrestore(&ioapic_lock, flags);
2259
2260         return reg_01.bits.entries;
2261 }
2262
2263
2264 int io_apic_set_pci_routing (int ioapic, int pin, int irq, int triggering, int polarity)
2265 {
2266         if (!IO_APIC_IRQ(irq)) {
2267                 apic_printk(APIC_QUIET,KERN_ERR "IOAPIC[%d]: Invalid reference to IRQ 0\n",
2268                         ioapic);
2269                 return -EINVAL;
2270         }
2271
2272         /*
2273          * IRQs < 16 are already in the irq_2_pin[] map
2274          */
2275         if (irq >= 16)
2276                 add_pin_to_irq(irq, ioapic, pin);
2277
2278         setup_IO_APIC_irq(ioapic, pin, irq, triggering, polarity);
2279
2280         return 0;
2281 }
2282
2283
2284 int acpi_get_override_irq(int bus_irq, int *trigger, int *polarity)
2285 {
2286         int i;
2287
2288         if (skip_ioapic_setup)
2289                 return -1;
2290
2291         for (i = 0; i < mp_irq_entries; i++)
2292                 if (mp_irqs[i].mp_irqtype == mp_INT &&
2293                     mp_irqs[i].mp_srcbusirq == bus_irq)
2294                         break;
2295         if (i >= mp_irq_entries)
2296                 return -1;
2297
2298         *trigger = irq_trigger(i);
2299         *polarity = irq_polarity(i);
2300         return 0;
2301 }
2302
2303 #endif /* CONFIG_ACPI */
2304
2305 /*
2306  * This function currently is only a helper for the i386 smp boot process where
2307  * we need to reprogram the ioredtbls to cater for the cpus which have come online
2308  * so mask in all cases should simply be TARGET_CPUS
2309  */
2310 #ifdef CONFIG_SMP
2311 void __init setup_ioapic_dest(void)
2312 {
2313         int pin, ioapic, irq, irq_entry;
2314
2315         if (skip_ioapic_setup == 1)
2316                 return;
2317
2318         for (ioapic = 0; ioapic < nr_ioapics; ioapic++) {
2319                 for (pin = 0; pin < nr_ioapic_registers[ioapic]; pin++) {
2320                         irq_entry = find_irq_entry(ioapic, pin, mp_INT);
2321                         if (irq_entry == -1)
2322                                 continue;
2323                         irq = pin_2_irq(irq_entry, ioapic, pin);
2324
2325                         /* setup_IO_APIC_irqs could fail to get vector for some device
2326                          * when you have too many devices, because at that time only boot
2327                          * cpu is online.
2328                          */
2329                         if (!irq_cfg[irq].vector)
2330                                 setup_IO_APIC_irq(ioapic, pin, irq,
2331                                                   irq_trigger(irq_entry),
2332                                                   irq_polarity(irq_entry));
2333                         else
2334                                 set_ioapic_affinity_irq(irq, TARGET_CPUS);
2335                 }
2336
2337         }
2338 }
2339 #endif
2340
2341 #define IOAPIC_RESOURCE_NAME_SIZE 11
2342
2343 static struct resource *ioapic_resources;
2344
2345 static struct resource * __init ioapic_setup_resources(void)
2346 {
2347         unsigned long n;
2348         struct resource *res;
2349         char *mem;
2350         int i;
2351
2352         if (nr_ioapics <= 0)
2353                 return NULL;
2354
2355         n = IOAPIC_RESOURCE_NAME_SIZE + sizeof(struct resource);
2356         n *= nr_ioapics;
2357
2358         mem = alloc_bootmem(n);
2359         res = (void *)mem;
2360
2361         if (mem != NULL) {
2362                 mem += sizeof(struct resource) * nr_ioapics;
2363
2364                 for (i = 0; i < nr_ioapics; i++) {
2365                         res[i].name = mem;
2366                         res[i].flags = IORESOURCE_MEM | IORESOURCE_BUSY;
2367                         sprintf(mem,  "IOAPIC %u", i);
2368                         mem += IOAPIC_RESOURCE_NAME_SIZE;
2369                 }
2370         }
2371
2372         ioapic_resources = res;
2373
2374         return res;
2375 }
2376
2377 void __init ioapic_init_mappings(void)
2378 {
2379         unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
2380         struct resource *ioapic_res;
2381         int i;
2382
2383         ioapic_res = ioapic_setup_resources();
2384         for (i = 0; i < nr_ioapics; i++) {
2385                 if (smp_found_config) {
2386                         ioapic_phys = mp_ioapics[i].mp_apicaddr;
2387                 } else {
2388                         ioapic_phys = (unsigned long)
2389                                 alloc_bootmem_pages(PAGE_SIZE);
2390                         ioapic_phys = __pa(ioapic_phys);
2391                 }
2392                 set_fixmap_nocache(idx, ioapic_phys);
2393                 apic_printk(APIC_VERBOSE,
2394                             "mapped IOAPIC to %016lx (%016lx)\n",
2395                             __fix_to_virt(idx), ioapic_phys);
2396                 idx++;
2397
2398                 if (ioapic_res != NULL) {
2399                         ioapic_res->start = ioapic_phys;
2400                         ioapic_res->end = ioapic_phys + (4 * 1024) - 1;
2401                         ioapic_res++;
2402                 }
2403         }
2404 }
2405
2406 static int __init ioapic_insert_resources(void)
2407 {
2408         int i;
2409         struct resource *r = ioapic_resources;
2410
2411         if (!r) {
2412                 printk(KERN_ERR
2413                        "IO APIC resources could be not be allocated.\n");
2414                 return -1;
2415         }
2416
2417         for (i = 0; i < nr_ioapics; i++) {
2418                 insert_resource(&iomem_resource, r);
2419                 r++;
2420         }
2421
2422         return 0;
2423 }
2424
2425 /* Insert the IO APIC resources after PCI initialization has occured to handle
2426  * IO APICS that are mapped in on a BAR in PCI space. */
2427 late_initcall(ioapic_insert_resources);
2428