git.oblomov.eu Git - linux-2.6/blob - drivers/net/mlx4/fw.c

   1 /*
   2  * Copyright (c) 2004, 2005 Topspin Communications.  All rights reserved.
   3  * Copyright (c) 2005 Mellanox Technologies. All rights reserved.
   4  * Copyright (c) 2005, 2006, 2007 Cisco Systems, Inc.  All rights reserved.
   5  *
   6  * This software is available to you under a choice of one of two
   7  * licenses.  You may choose to be licensed under the terms of the GNU
   8  * General Public License (GPL) Version 2, available from the file
   9  * COPYING in the main directory of this source tree, or the
  10  * OpenIB.org BSD license below:
  11  *
  12  *     Redistribution and use in source and binary forms, with or
  13  *     without modification, are permitted provided that the following
  14  *     conditions are met:
  15  *
  16  *      - Redistributions of source code must retain the above
  17  *        copyright notice, this list of conditions and the following
  18  *        disclaimer.
  19  *
  20  *      - Redistributions in binary form must reproduce the above
  21  *        copyright notice, this list of conditions and the following
  22  *        disclaimer in the documentation and/or other materials
  23  *        provided with the distribution.
  24  *
  25  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  26  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  27  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  28  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  29  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  30  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  31  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  32  * SOFTWARE.
  33  */
  34
  35 #include <linux/mlx4/cmd.h>
  36
  37 #include "fw.h"
  38 #include "icm.h"
  39
  40 extern void __buggy_use_of_MLX4_GET(void);
  41 extern void __buggy_use_of_MLX4_PUT(void);
  42
  43 #define MLX4_GET(dest, source, offset)                                \
  44         do {                                                          \
  45                 void *__p = (char *) (source) + (offset);             \
  46                 switch (sizeof (dest)) {                              \
  47                 case 1: (dest) = *(u8 *) __p;       break;            \
  48                 case 2: (dest) = be16_to_cpup(__p); break;            \
  49                 case 4: (dest) = be32_to_cpup(__p); break;            \
  50                 case 8: (dest) = be64_to_cpup(__p); break;            \
  51                 default: __buggy_use_of_MLX4_GET();                   \
  52                 }                                                     \
  53         } while (0)
  54
  55 #define MLX4_PUT(dest, source, offset)                                \
  56         do {                                                          \
  57                 void *__d = ((char *) (dest) + (offset));             \
  58                 switch (sizeof(source)) {                             \
  59                 case 1: *(u8 *) __d = (source);                break; \
  60                 case 2: *(__be16 *) __d = cpu_to_be16(source); break; \
  61                 case 4: *(__be32 *) __d = cpu_to_be32(source); break; \
  62                 case 8: *(__be64 *) __d = cpu_to_be64(source); break; \
  63                 default: __buggy_use_of_MLX4_PUT();                   \
  64                 }                                                     \
  65         } while (0)
  66
  67 static void dump_dev_cap_flags(struct mlx4_dev *dev, u32 flags)
  68 {
  69         static const char *fname[] = {
  70                 [ 0] = "RC transport",
  71                 [ 1] = "UC transport",
  72                 [ 2] = "UD transport",
  73                 [ 3] = "SRC transport",
  74                 [ 4] = "reliable multicast",
  75                 [ 5] = "FCoIB support",
  76                 [ 6] = "SRQ support",
  77                 [ 7] = "IPoIB checksum offload",
  78                 [ 8] = "P_Key violation counter",
  79                 [ 9] = "Q_Key violation counter",
  80                 [10] = "VMM",
  81                 [16] = "MW support",
  82                 [17] = "APM support",
  83                 [18] = "Atomic ops support",
  84                 [19] = "Raw multicast support",
  85                 [20] = "Address vector port checking support",
  86                 [21] = "UD multicast support",
  87                 [24] = "Demand paging support",
  88                 [25] = "Router support"
  89         };
  90         int i;
  91
  92         mlx4_dbg(dev, "DEV_CAP flags:\n");
  93         for (i = 0; i < 32; ++i)
  94                 if (fname[i] && (flags & (1 << i)))
  95                         mlx4_dbg(dev, "    %s\n", fname[i]);
  96 }
  97
  98 int mlx4_QUERY_DEV_CAP(struct mlx4_dev *dev, struct mlx4_dev_cap *dev_cap)
  99 {
 100         struct mlx4_cmd_mailbox *mailbox;
 101         u32 *outbox;
 102         u8 field;
 103         u16 size;
 104         u16 stat_rate;
 105         int err;
 106
 107 #define QUERY_DEV_CAP_OUT_SIZE                 0x100
 108 #define QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET         0x10
 109 #define QUERY_DEV_CAP_MAX_QP_SZ_OFFSET          0x11
 110 #define QUERY_DEV_CAP_RSVD_QP_OFFSET            0x12
 111 #define QUERY_DEV_CAP_MAX_QP_OFFSET             0x13
 112 #define QUERY_DEV_CAP_RSVD_SRQ_OFFSET           0x14
 113 #define QUERY_DEV_CAP_MAX_SRQ_OFFSET            0x15
 114 #define QUERY_DEV_CAP_RSVD_EEC_OFFSET           0x16
 115 #define QUERY_DEV_CAP_MAX_EEC_OFFSET            0x17
 116 #define QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET          0x19
 117 #define QUERY_DEV_CAP_RSVD_CQ_OFFSET            0x1a
 118 #define QUERY_DEV_CAP_MAX_CQ_OFFSET             0x1b
 119 #define QUERY_DEV_CAP_MAX_MPT_OFFSET            0x1d
 120 #define QUERY_DEV_CAP_RSVD_EQ_OFFSET            0x1e
 121 #define QUERY_DEV_CAP_MAX_EQ_OFFSET             0x1f
 122 #define QUERY_DEV_CAP_RSVD_MTT_OFFSET           0x20
 123 #define QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET         0x21
 124 #define QUERY_DEV_CAP_RSVD_MRW_OFFSET           0x22
 125 #define QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET        0x23
 126 #define QUERY_DEV_CAP_MAX_AV_OFFSET             0x27
 127 #define QUERY_DEV_CAP_MAX_REQ_QP_OFFSET         0x29
 128 #define QUERY_DEV_CAP_MAX_RES_QP_OFFSET         0x2b
 129 #define QUERY_DEV_CAP_MAX_RDMA_OFFSET           0x2f
 130 #define QUERY_DEV_CAP_RSZ_SRQ_OFFSET            0x33
 131 #define QUERY_DEV_CAP_ACK_DELAY_OFFSET          0x35
 132 #define QUERY_DEV_CAP_MTU_WIDTH_OFFSET          0x36
 133 #define QUERY_DEV_CAP_VL_PORT_OFFSET            0x37
 134 #define QUERY_DEV_CAP_MAX_GID_OFFSET            0x3b
 135 #define QUERY_DEV_CAP_RATE_SUPPORT_OFFSET       0x3c
 136 #define QUERY_DEV_CAP_MAX_PKEY_OFFSET           0x3f
 137 #define QUERY_DEV_CAP_FLAGS_OFFSET              0x44
 138 #define QUERY_DEV_CAP_RSVD_UAR_OFFSET           0x48
 139 #define QUERY_DEV_CAP_UAR_SZ_OFFSET             0x49
 140 #define QUERY_DEV_CAP_PAGE_SZ_OFFSET            0x4b
 141 #define QUERY_DEV_CAP_BF_OFFSET                 0x4c
 142 #define QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET      0x4d
 143 #define QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET   0x4e
 144 #define QUERY_DEV_CAP_LOG_MAX_BF_PAGES_OFFSET   0x4f
 145 #define QUERY_DEV_CAP_MAX_SG_SQ_OFFSET          0x51
 146 #define QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET     0x52
 147 #define QUERY_DEV_CAP_MAX_SG_RQ_OFFSET          0x55
 148 #define QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET     0x56
 149 #define QUERY_DEV_CAP_MAX_QP_MCG_OFFSET         0x61
 150 #define QUERY_DEV_CAP_RSVD_MCG_OFFSET           0x62
 151 #define QUERY_DEV_CAP_MAX_MCG_OFFSET            0x63
 152 #define QUERY_DEV_CAP_RSVD_PD_OFFSET            0x64
 153 #define QUERY_DEV_CAP_MAX_PD_OFFSET             0x65
 154 #define QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET    0x80
 155 #define QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET       0x82
 156 #define QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET       0x84
 157 #define QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET      0x86
 158 #define QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET       0x88
 159 #define QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET       0x8a
 160 #define QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET       0x8c
 161 #define QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET     0x8e
 162 #define QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET       0x90
 163 #define QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET     0x92
 164 #define QUERY_DEV_CAP_BMME_FLAGS_OFFSET         0x97
 165 #define QUERY_DEV_CAP_RSVD_LKEY_OFFSET          0x98
 166 #define QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET         0xa0
 167
 168         mailbox = mlx4_alloc_cmd_mailbox(dev);
 169         if (IS_ERR(mailbox))
 170                 return PTR_ERR(mailbox);
 171         outbox = mailbox->buf;
 172
 173         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_DEV_CAP,
 174                            MLX4_CMD_TIME_CLASS_A);
 175
 176         if (err)
 177                 goto out;
 178
 179         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_QP_OFFSET);
 180         dev_cap->reserved_qps = 1 << (field & 0xf);
 181         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_OFFSET);
 182         dev_cap->max_qps = 1 << (field & 0x1f);
 183         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_SRQ_OFFSET);
 184         dev_cap->reserved_srqs = 1 << (field >> 4);
 185         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_OFFSET);
 186         dev_cap->max_srqs = 1 << (field & 0x1f);
 187         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_SZ_OFFSET);
 188         dev_cap->max_cq_sz = 1 << field;
 189         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_CQ_OFFSET);
 190         dev_cap->reserved_cqs = 1 << (field & 0xf);
 191         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_CQ_OFFSET);
 192         dev_cap->max_cqs = 1 << (field & 0x1f);
 193         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MPT_OFFSET);
 194         dev_cap->max_mpts = 1 << (field & 0x3f);
 195         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_EQ_OFFSET);
 196         dev_cap->reserved_eqs = 1 << (field & 0xf);
 197         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_EQ_OFFSET);
 198         dev_cap->max_eqs = 1 << (field & 0x7);
 199         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MTT_OFFSET);
 200         dev_cap->reserved_mtts = 1 << (field >> 4);
 201         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MRW_SZ_OFFSET);
 202         dev_cap->max_mrw_sz = 1 << field;
 203         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MRW_OFFSET);
 204         dev_cap->reserved_mrws = 1 << (field & 0xf);
 205         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MTT_SEG_OFFSET);
 206         dev_cap->max_mtt_seg = 1 << (field & 0x3f);
 207         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_REQ_QP_OFFSET);
 208         dev_cap->max_requester_per_qp = 1 << (field & 0x3f);
 209         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RES_QP_OFFSET);
 210         dev_cap->max_responder_per_qp = 1 << (field & 0x3f);
 211         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_RDMA_OFFSET);
 212         dev_cap->max_rdma_global = 1 << (field & 0x3f);
 213         MLX4_GET(field, outbox, QUERY_DEV_CAP_ACK_DELAY_OFFSET);
 214         dev_cap->local_ca_ack_delay = field & 0x1f;
 215         MLX4_GET(field, outbox, QUERY_DEV_CAP_MTU_WIDTH_OFFSET);
 216         dev_cap->max_mtu        = field >> 4;
 217         dev_cap->max_port_width = field & 0xf;
 218         MLX4_GET(field, outbox, QUERY_DEV_CAP_VL_PORT_OFFSET);
 219         dev_cap->max_vl    = field >> 4;
 220         dev_cap->num_ports = field & 0xf;
 221         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_GID_OFFSET);
 222         dev_cap->max_gids = 1 << (field & 0xf);
 223         MLX4_GET(stat_rate, outbox, QUERY_DEV_CAP_RATE_SUPPORT_OFFSET);
 224         dev_cap->stat_rate_support = stat_rate;
 225         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PKEY_OFFSET);
 226         dev_cap->max_pkeys = 1 << (field & 0xf);
 227         MLX4_GET(dev_cap->flags, outbox, QUERY_DEV_CAP_FLAGS_OFFSET);
 228         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_UAR_OFFSET);
 229         dev_cap->reserved_uars = field >> 4;
 230         MLX4_GET(field, outbox, QUERY_DEV_CAP_UAR_SZ_OFFSET);
 231         dev_cap->uar_size = 1 << ((field & 0x3f) + 20);
 232         MLX4_GET(field, outbox, QUERY_DEV_CAP_PAGE_SZ_OFFSET);
 233         dev_cap->min_page_sz = 1 << field;
 234
 235         MLX4_GET(field, outbox, QUERY_DEV_CAP_BF_OFFSET);
 236         if (field & 0x80) {
 237                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_BF_REG_SZ_OFFSET);
 238                 dev_cap->bf_reg_size = 1 << (field & 0x1f);
 239                 MLX4_GET(field, outbox, QUERY_DEV_CAP_LOG_MAX_BF_REGS_PER_PAGE_OFFSET);
 240                 dev_cap->bf_regs_per_page = 1 << (field & 0x3f);
 241                 mlx4_dbg(dev, "BlueFlame available (reg size %d, regs/page %d)\n",
 242                          dev_cap->bf_reg_size, dev_cap->bf_regs_per_page);
 243         } else {
 244                 dev_cap->bf_reg_size = 0;
 245                 mlx4_dbg(dev, "BlueFlame not available\n");
 246         }
 247
 248         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_SQ_OFFSET);
 249         dev_cap->max_sq_sg = field;
 250         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_SQ_OFFSET);
 251         dev_cap->max_sq_desc_sz = size;
 252
 253         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_MCG_OFFSET);
 254         dev_cap->max_qp_per_mcg = 1 << field;
 255         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_MCG_OFFSET);
 256         dev_cap->reserved_mgms = field & 0xf;
 257         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_MCG_OFFSET);
 258         dev_cap->max_mcgs = 1 << field;
 259         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSVD_PD_OFFSET);
 260         dev_cap->reserved_pds = field >> 4;
 261         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_PD_OFFSET);
 262         dev_cap->max_pds = 1 << (field & 0x3f);
 263
 264         MLX4_GET(size, outbox, QUERY_DEV_CAP_RDMARC_ENTRY_SZ_OFFSET);
 265         dev_cap->rdmarc_entry_sz = size;
 266         MLX4_GET(size, outbox, QUERY_DEV_CAP_QPC_ENTRY_SZ_OFFSET);
 267         dev_cap->qpc_entry_sz = size;
 268         MLX4_GET(size, outbox, QUERY_DEV_CAP_AUX_ENTRY_SZ_OFFSET);
 269         dev_cap->aux_entry_sz = size;
 270         MLX4_GET(size, outbox, QUERY_DEV_CAP_ALTC_ENTRY_SZ_OFFSET);
 271         dev_cap->altc_entry_sz = size;
 272         MLX4_GET(size, outbox, QUERY_DEV_CAP_EQC_ENTRY_SZ_OFFSET);
 273         dev_cap->eqc_entry_sz = size;
 274         MLX4_GET(size, outbox, QUERY_DEV_CAP_CQC_ENTRY_SZ_OFFSET);
 275         dev_cap->cqc_entry_sz = size;
 276         MLX4_GET(size, outbox, QUERY_DEV_CAP_SRQ_ENTRY_SZ_OFFSET);
 277         dev_cap->srq_entry_sz = size;
 278         MLX4_GET(size, outbox, QUERY_DEV_CAP_C_MPT_ENTRY_SZ_OFFSET);
 279         dev_cap->cmpt_entry_sz = size;
 280         MLX4_GET(size, outbox, QUERY_DEV_CAP_MTT_ENTRY_SZ_OFFSET);
 281         dev_cap->mtt_entry_sz = size;
 282         MLX4_GET(size, outbox, QUERY_DEV_CAP_D_MPT_ENTRY_SZ_OFFSET);
 283         dev_cap->dmpt_entry_sz = size;
 284
 285         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SRQ_SZ_OFFSET);
 286         dev_cap->max_srq_sz = 1 << field;
 287         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_QP_SZ_OFFSET);
 288         dev_cap->max_qp_sz = 1 << field;
 289         MLX4_GET(field, outbox, QUERY_DEV_CAP_RSZ_SRQ_OFFSET);
 290         dev_cap->resize_srq = field & 1;
 291         MLX4_GET(field, outbox, QUERY_DEV_CAP_MAX_SG_RQ_OFFSET);
 292         dev_cap->max_rq_sg = field;
 293         MLX4_GET(size, outbox, QUERY_DEV_CAP_MAX_DESC_SZ_RQ_OFFSET);
 294         dev_cap->max_rq_desc_sz = size;
 295
 296         MLX4_GET(dev_cap->bmme_flags, outbox,
 297                  QUERY_DEV_CAP_BMME_FLAGS_OFFSET);
 298         MLX4_GET(dev_cap->reserved_lkey, outbox,
 299                  QUERY_DEV_CAP_RSVD_LKEY_OFFSET);
 300         MLX4_GET(dev_cap->max_icm_sz, outbox,
 301                  QUERY_DEV_CAP_MAX_ICM_SZ_OFFSET);
 302
 303         if (dev_cap->bmme_flags & 1)
 304                 mlx4_dbg(dev, "Base MM extensions: yes "
 305                          "(flags %d, rsvd L_Key %08x)\n",
 306                          dev_cap->bmme_flags, dev_cap->reserved_lkey);
 307         else
 308                 mlx4_dbg(dev, "Base MM extensions: no\n");
 309
 310         /*
 311          * Each UAR has 4 EQ doorbells; so if a UAR is reserved, then
 312          * we can't use any EQs whose doorbell falls on that page,
 313          * even if the EQ itself isn't reserved.
 314          */
 315         dev_cap->reserved_eqs = max(dev_cap->reserved_uars * 4,
 316                                     dev_cap->reserved_eqs);
 317
 318         mlx4_dbg(dev, "Max ICM size %lld MB\n",
 319                  (unsigned long long) dev_cap->max_icm_sz >> 20);
 320         mlx4_dbg(dev, "Max QPs: %d, reserved QPs: %d, entry size: %d\n",
 321                  dev_cap->max_qps, dev_cap->reserved_qps, dev_cap->qpc_entry_sz);
 322         mlx4_dbg(dev, "Max SRQs: %d, reserved SRQs: %d, entry size: %d\n",
 323                  dev_cap->max_srqs, dev_cap->reserved_srqs, dev_cap->srq_entry_sz);
 324         mlx4_dbg(dev, "Max CQs: %d, reserved CQs: %d, entry size: %d\n",
 325                  dev_cap->max_cqs, dev_cap->reserved_cqs, dev_cap->cqc_entry_sz);
 326         mlx4_dbg(dev, "Max EQs: %d, reserved EQs: %d, entry size: %d\n",
 327                  dev_cap->max_eqs, dev_cap->reserved_eqs, dev_cap->eqc_entry_sz);
 328         mlx4_dbg(dev, "reserved MPTs: %d, reserved MTTs: %d\n",
 329                  dev_cap->reserved_mrws, dev_cap->reserved_mtts);
 330         mlx4_dbg(dev, "Max PDs: %d, reserved PDs: %d, reserved UARs: %d\n",
 331                  dev_cap->max_pds, dev_cap->reserved_pds, dev_cap->reserved_uars);
 332         mlx4_dbg(dev, "Max QP/MCG: %d, reserved MGMs: %d\n",
 333                  dev_cap->max_pds, dev_cap->reserved_mgms);
 334         mlx4_dbg(dev, "Max CQEs: %d, max WQEs: %d, max SRQ WQEs: %d\n",
 335                  dev_cap->max_cq_sz, dev_cap->max_qp_sz, dev_cap->max_srq_sz);
 336         mlx4_dbg(dev, "Local CA ACK delay: %d, max MTU: %d, port width cap: %d\n",
 337                  dev_cap->local_ca_ack_delay, 128 << dev_cap->max_mtu,
 338                  dev_cap->max_port_width);
 339         mlx4_dbg(dev, "Max SQ desc size: %d, max SQ S/G: %d\n",
 340                  dev_cap->max_sq_desc_sz, dev_cap->max_sq_sg);
 341         mlx4_dbg(dev, "Max RQ desc size: %d, max RQ S/G: %d\n",
 342                  dev_cap->max_rq_desc_sz, dev_cap->max_rq_sg);
 343
 344         dump_dev_cap_flags(dev, dev_cap->flags);
 345
 346 out:
 347         mlx4_free_cmd_mailbox(dev, mailbox);
 348         return err;
 349 }
 350
 351 int mlx4_map_cmd(struct mlx4_dev *dev, u16 op, struct mlx4_icm *icm, u64 virt)
 352 {
 353         struct mlx4_cmd_mailbox *mailbox;
 354         struct mlx4_icm_iter iter;
 355         __be64 *pages;
 356         int lg;
 357         int nent = 0;
 358         int i;
 359         int err = 0;
 360         int ts = 0, tc = 0;
 361
 362         mailbox = mlx4_alloc_cmd_mailbox(dev);
 363         if (IS_ERR(mailbox))
 364                 return PTR_ERR(mailbox);
 365         memset(mailbox->buf, 0, MLX4_MAILBOX_SIZE);
 366         pages = mailbox->buf;
 367
 368         for (mlx4_icm_first(icm, &iter);
 369              !mlx4_icm_last(&iter);
 370              mlx4_icm_next(&iter)) {
 371                 /*
 372                  * We have to pass pages that are aligned to their
 373                  * size, so find the least significant 1 in the
 374                  * address or size and use that as our log2 size.
 375                  */
 376                 lg = ffs(mlx4_icm_addr(&iter) | mlx4_icm_size(&iter)) - 1;
 377                 if (lg < MLX4_ICM_PAGE_SHIFT) {
 378                         mlx4_warn(dev, "Got FW area not aligned to %d (%llx/%lx).\n",
 379                                    MLX4_ICM_PAGE_SIZE,
 380                                    (unsigned long long) mlx4_icm_addr(&iter),
 381                                    mlx4_icm_size(&iter));
 382                         err = -EINVAL;
 383                         goto out;
 384                 }
 385
 386                 for (i = 0; i < mlx4_icm_size(&iter) >> lg; ++i) {
 387                         if (virt != -1) {
 388                                 pages[nent * 2] = cpu_to_be64(virt);
 389                                 virt += 1 << lg;
 390                         }
 391
 392                         pages[nent * 2 + 1] =
 393                                 cpu_to_be64((mlx4_icm_addr(&iter) + (i << lg)) |
 394                                             (lg - MLX4_ICM_PAGE_SHIFT));
 395                         ts += 1 << (lg - 10);
 396                         ++tc;
 397
 398                         if (++nent == MLX4_MAILBOX_SIZE / 16) {
 399                                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op,
 400                                                 MLX4_CMD_TIME_CLASS_B);
 401                                 if (err)
 402                                         goto out;
 403                                 nent = 0;
 404                         }
 405                 }
 406         }
 407
 408         if (nent)
 409                 err = mlx4_cmd(dev, mailbox->dma, nent, 0, op, MLX4_CMD_TIME_CLASS_B);
 410         if (err)
 411                 goto out;
 412
 413         switch (op) {
 414         case MLX4_CMD_MAP_FA:
 415                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for FW.\n", tc, ts);
 416                 break;
 417         case MLX4_CMD_MAP_ICM_AUX:
 418                 mlx4_dbg(dev, "Mapped %d chunks/%d KB for ICM aux.\n", tc, ts);
 419                 break;
 420         case MLX4_CMD_MAP_ICM:
 421                 mlx4_dbg(dev, "Mapped %d chunks/%d KB at %llx for ICM.\n",
 422                           tc, ts, (unsigned long long) virt - (ts << 10));
 423                 break;
 424         }
 425
 426 out:
 427         mlx4_free_cmd_mailbox(dev, mailbox);
 428         return err;
 429 }
 430
 431 int mlx4_MAP_FA(struct mlx4_dev *dev, struct mlx4_icm *icm)
 432 {
 433         return mlx4_map_cmd(dev, MLX4_CMD_MAP_FA, icm, -1);
 434 }
 435
 436 int mlx4_UNMAP_FA(struct mlx4_dev *dev)
 437 {
 438         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_UNMAP_FA, MLX4_CMD_TIME_CLASS_B);
 439 }
 440
 441
 442 int mlx4_RUN_FW(struct mlx4_dev *dev)
 443 {
 444         return mlx4_cmd(dev, 0, 0, 0, MLX4_CMD_RUN_FW, MLX4_CMD_TIME_CLASS_A);
 445 }
 446
 447 int mlx4_QUERY_FW(struct mlx4_dev *dev)
 448 {
 449         struct mlx4_fw  *fw  = &mlx4_priv(dev)->fw;
 450         struct mlx4_cmd *cmd = &mlx4_priv(dev)->cmd;
 451         struct mlx4_cmd_mailbox *mailbox;
 452         u32 *outbox;
 453         int err = 0;
 454         u64 fw_ver;
 455         u8 lg;
 456
 457 #define QUERY_FW_OUT_SIZE             0x100
 458 #define QUERY_FW_VER_OFFSET            0x00
 459 #define QUERY_FW_MAX_CMD_OFFSET        0x0f
 460 #define QUERY_FW_ERR_START_OFFSET      0x30
 461 #define QUERY_FW_ERR_SIZE_OFFSET       0x38
 462 #define QUERY_FW_ERR_BAR_OFFSET        0x3c
 463
 464 #define QUERY_FW_SIZE_OFFSET           0x00
 465 #define QUERY_FW_CLR_INT_BASE_OFFSET   0x20
 466 #define QUERY_FW_CLR_INT_BAR_OFFSET    0x28
 467
 468         mailbox = mlx4_alloc_cmd_mailbox(dev);
 469         if (IS_ERR(mailbox))
 470                 return PTR_ERR(mailbox);
 471         outbox = mailbox->buf;
 472
 473         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_FW,
 474                             MLX4_CMD_TIME_CLASS_A);
 475         if (err)
 476                 goto out;
 477
 478         MLX4_GET(fw_ver, outbox, QUERY_FW_VER_OFFSET);
 479         /*
 480          * FW subminor version is at more signifant bits than minor
 481          * version, so swap here.
 482          */
 483         dev->caps.fw_ver = (fw_ver & 0xffff00000000ull) |
 484                 ((fw_ver & 0xffff0000ull) >> 16) |
 485                 ((fw_ver & 0x0000ffffull) << 16);
 486
 487         MLX4_GET(lg, outbox, QUERY_FW_MAX_CMD_OFFSET);
 488         cmd->max_cmds = 1 << lg;
 489
 490         mlx4_dbg(dev, "FW version %d.%d.%03d, max commands %d\n",
 491                  (int) (dev->caps.fw_ver >> 32),
 492                  (int) (dev->caps.fw_ver >> 16) & 0xffff,
 493                  (int) dev->caps.fw_ver & 0xffff,
 494                  cmd->max_cmds);
 495
 496         MLX4_GET(fw->catas_offset, outbox, QUERY_FW_ERR_START_OFFSET);
 497         MLX4_GET(fw->catas_size,   outbox, QUERY_FW_ERR_SIZE_OFFSET);
 498         MLX4_GET(fw->catas_bar,    outbox, QUERY_FW_ERR_BAR_OFFSET);
 499         fw->catas_bar = (fw->catas_bar >> 6) * 2;
 500
 501         mlx4_dbg(dev, "Catastrophic error buffer at 0x%llx, size 0x%x, BAR %d\n",
 502                  (unsigned long long) fw->catas_offset, fw->catas_size, fw->catas_bar);
 503
 504         MLX4_GET(fw->fw_pages,     outbox, QUERY_FW_SIZE_OFFSET);
 505         MLX4_GET(fw->clr_int_base, outbox, QUERY_FW_CLR_INT_BASE_OFFSET);
 506         MLX4_GET(fw->clr_int_bar,  outbox, QUERY_FW_CLR_INT_BAR_OFFSET);
 507         fw->clr_int_bar = (fw->clr_int_bar >> 6) * 2;
 508
 509         mlx4_dbg(dev, "FW size %d KB\n", fw->fw_pages >> 2);
 510
 511         /*
 512          * Round up number of system pages needed in case
 513          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
 514          */
 515         fw->fw_pages =
 516                 ALIGN(fw->fw_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
 517                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
 518
 519         mlx4_dbg(dev, "Clear int @ %llx, BAR %d\n",
 520                  (unsigned long long) fw->clr_int_base, fw->clr_int_bar);
 521
 522 out:
 523         mlx4_free_cmd_mailbox(dev, mailbox);
 524         return err;
 525 }
 526
 527 static void get_board_id(void *vsd, char *board_id)
 528 {
 529         int i;
 530
 531 #define VSD_OFFSET_SIG1         0x00
 532 #define VSD_OFFSET_SIG2         0xde
 533 #define VSD_OFFSET_MLX_BOARD_ID 0xd0
 534 #define VSD_OFFSET_TS_BOARD_ID  0x20
 535
 536 #define VSD_SIGNATURE_TOPSPIN   0x5ad
 537
 538         memset(board_id, 0, MLX4_BOARD_ID_LEN);
 539
 540         if (be16_to_cpup(vsd + VSD_OFFSET_SIG1) == VSD_SIGNATURE_TOPSPIN &&
 541             be16_to_cpup(vsd + VSD_OFFSET_SIG2) == VSD_SIGNATURE_TOPSPIN) {
 542                 strlcpy(board_id, vsd + VSD_OFFSET_TS_BOARD_ID, MLX4_BOARD_ID_LEN);
 543         } else {
 544                 /*
 545                  * The board ID is a string but the firmware byte
 546                  * swaps each 4-byte word before passing it back to
 547                  * us.  Therefore we need to swab it before printing.
 548                  */
 549                 for (i = 0; i < 4; ++i)
 550                         ((u32 *) board_id)[i] =
 551                                 swab32(*(u32 *) (vsd + VSD_OFFSET_MLX_BOARD_ID + i * 4));
 552         }
 553 }
 554
 555 int mlx4_QUERY_ADAPTER(struct mlx4_dev *dev, struct mlx4_adapter *adapter)
 556 {
 557         struct mlx4_cmd_mailbox *mailbox;
 558         u32 *outbox;
 559         int err;
 560
 561 #define QUERY_ADAPTER_OUT_SIZE             0x100
 562 #define QUERY_ADAPTER_VENDOR_ID_OFFSET     0x00
 563 #define QUERY_ADAPTER_DEVICE_ID_OFFSET     0x04
 564 #define QUERY_ADAPTER_REVISION_ID_OFFSET   0x08
 565 #define QUERY_ADAPTER_INTA_PIN_OFFSET      0x10
 566 #define QUERY_ADAPTER_VSD_OFFSET           0x20
 567
 568         mailbox = mlx4_alloc_cmd_mailbox(dev);
 569         if (IS_ERR(mailbox))
 570                 return PTR_ERR(mailbox);
 571         outbox = mailbox->buf;
 572
 573         err = mlx4_cmd_box(dev, 0, mailbox->dma, 0, 0, MLX4_CMD_QUERY_ADAPTER,
 574                            MLX4_CMD_TIME_CLASS_A);
 575         if (err)
 576                 goto out;
 577
 578         MLX4_GET(adapter->vendor_id, outbox,   QUERY_ADAPTER_VENDOR_ID_OFFSET);
 579         MLX4_GET(adapter->device_id, outbox,   QUERY_ADAPTER_DEVICE_ID_OFFSET);
 580         MLX4_GET(adapter->revision_id, outbox, QUERY_ADAPTER_REVISION_ID_OFFSET);
 581         MLX4_GET(adapter->inta_pin, outbox,    QUERY_ADAPTER_INTA_PIN_OFFSET);
 582
 583         get_board_id(outbox + QUERY_ADAPTER_VSD_OFFSET / 4,
 584                      adapter->board_id);
 585
 586 out:
 587         mlx4_free_cmd_mailbox(dev, mailbox);
 588         return err;
 589 }
 590
 591 int mlx4_INIT_HCA(struct mlx4_dev *dev, struct mlx4_init_hca_param *param)
 592 {
 593         struct mlx4_cmd_mailbox *mailbox;
 594         __be32 *inbox;
 595         int err;
 596
 597 #define INIT_HCA_IN_SIZE                 0x200
 598 #define INIT_HCA_VERSION_OFFSET          0x000
 599 #define  INIT_HCA_VERSION                2
 600 #define INIT_HCA_FLAGS_OFFSET            0x014
 601 #define INIT_HCA_QPC_OFFSET              0x020
 602 #define  INIT_HCA_QPC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x10)
 603 #define  INIT_HCA_LOG_QP_OFFSET          (INIT_HCA_QPC_OFFSET + 0x17)
 604 #define  INIT_HCA_SRQC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x28)
 605 #define  INIT_HCA_LOG_SRQ_OFFSET         (INIT_HCA_QPC_OFFSET + 0x2f)
 606 #define  INIT_HCA_CQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x30)
 607 #define  INIT_HCA_LOG_CQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x37)
 608 #define  INIT_HCA_ALTC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x40)
 609 #define  INIT_HCA_AUXC_BASE_OFFSET       (INIT_HCA_QPC_OFFSET + 0x50)
 610 #define  INIT_HCA_EQC_BASE_OFFSET        (INIT_HCA_QPC_OFFSET + 0x60)
 611 #define  INIT_HCA_LOG_EQ_OFFSET          (INIT_HCA_QPC_OFFSET + 0x67)
 612 #define  INIT_HCA_RDMARC_BASE_OFFSET     (INIT_HCA_QPC_OFFSET + 0x70)
 613 #define  INIT_HCA_LOG_RD_OFFSET          (INIT_HCA_QPC_OFFSET + 0x77)
 614 #define INIT_HCA_MCAST_OFFSET            0x0c0
 615 #define  INIT_HCA_MC_BASE_OFFSET         (INIT_HCA_MCAST_OFFSET + 0x00)
 616 #define  INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x12)
 617 #define  INIT_HCA_LOG_MC_HASH_SZ_OFFSET  (INIT_HCA_MCAST_OFFSET + 0x16)
 618 #define  INIT_HCA_LOG_MC_TABLE_SZ_OFFSET (INIT_HCA_MCAST_OFFSET + 0x1b)
 619 #define INIT_HCA_TPT_OFFSET              0x0f0
 620 #define  INIT_HCA_DMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x00)
 621 #define  INIT_HCA_LOG_MPT_SZ_OFFSET      (INIT_HCA_TPT_OFFSET + 0x0b)
 622 #define  INIT_HCA_MTT_BASE_OFFSET        (INIT_HCA_TPT_OFFSET + 0x10)
 623 #define  INIT_HCA_CMPT_BASE_OFFSET       (INIT_HCA_TPT_OFFSET + 0x18)
 624 #define INIT_HCA_UAR_OFFSET              0x120
 625 #define  INIT_HCA_LOG_UAR_SZ_OFFSET      (INIT_HCA_UAR_OFFSET + 0x0a)
 626 #define  INIT_HCA_UAR_PAGE_SZ_OFFSET     (INIT_HCA_UAR_OFFSET + 0x0b)
 627
 628         mailbox = mlx4_alloc_cmd_mailbox(dev);
 629         if (IS_ERR(mailbox))
 630                 return PTR_ERR(mailbox);
 631         inbox = mailbox->buf;
 632
 633         memset(inbox, 0, INIT_HCA_IN_SIZE);
 634
 635         *((u8 *) mailbox->buf + INIT_HCA_VERSION_OFFSET) = INIT_HCA_VERSION;
 636
 637 #if defined(__LITTLE_ENDIAN)
 638         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) &= ~cpu_to_be32(1 << 1);
 639 #elif defined(__BIG_ENDIAN)
 640         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1 << 1);
 641 #else
 642 #error Host endianness not defined
 643 #endif
 644         /* Check port for UD address vector: */
 645         *(inbox + INIT_HCA_FLAGS_OFFSET / 4) |= cpu_to_be32(1);
 646
 647         /* QPC/EEC/CQC/EQC/RDMARC attributes */
 648
 649         MLX4_PUT(inbox, param->qpc_base,      INIT_HCA_QPC_BASE_OFFSET);
 650         MLX4_PUT(inbox, param->log_num_qps,   INIT_HCA_LOG_QP_OFFSET);
 651         MLX4_PUT(inbox, param->srqc_base,     INIT_HCA_SRQC_BASE_OFFSET);
 652         MLX4_PUT(inbox, param->log_num_srqs,  INIT_HCA_LOG_SRQ_OFFSET);
 653         MLX4_PUT(inbox, param->cqc_base,      INIT_HCA_CQC_BASE_OFFSET);
 654         MLX4_PUT(inbox, param->log_num_cqs,   INIT_HCA_LOG_CQ_OFFSET);
 655         MLX4_PUT(inbox, param->altc_base,     INIT_HCA_ALTC_BASE_OFFSET);
 656         MLX4_PUT(inbox, param->auxc_base,     INIT_HCA_AUXC_BASE_OFFSET);
 657         MLX4_PUT(inbox, param->eqc_base,      INIT_HCA_EQC_BASE_OFFSET);
 658         MLX4_PUT(inbox, param->log_num_eqs,   INIT_HCA_LOG_EQ_OFFSET);
 659         MLX4_PUT(inbox, param->rdmarc_base,   INIT_HCA_RDMARC_BASE_OFFSET);
 660         MLX4_PUT(inbox, param->log_rd_per_qp, INIT_HCA_LOG_RD_OFFSET);
 661
 662         /* multicast attributes */
 663
 664         MLX4_PUT(inbox, param->mc_base,         INIT_HCA_MC_BASE_OFFSET);
 665         MLX4_PUT(inbox, param->log_mc_entry_sz, INIT_HCA_LOG_MC_ENTRY_SZ_OFFSET);
 666         MLX4_PUT(inbox, param->log_mc_hash_sz,  INIT_HCA_LOG_MC_HASH_SZ_OFFSET);
 667         MLX4_PUT(inbox, param->log_mc_table_sz, INIT_HCA_LOG_MC_TABLE_SZ_OFFSET);
 668
 669         /* TPT attributes */
 670
 671         MLX4_PUT(inbox, param->dmpt_base,  INIT_HCA_DMPT_BASE_OFFSET);
 672         MLX4_PUT(inbox, param->log_mpt_sz, INIT_HCA_LOG_MPT_SZ_OFFSET);
 673         MLX4_PUT(inbox, param->mtt_base,   INIT_HCA_MTT_BASE_OFFSET);
 674         MLX4_PUT(inbox, param->cmpt_base,  INIT_HCA_CMPT_BASE_OFFSET);
 675
 676         /* UAR attributes */
 677
 678         MLX4_PUT(inbox, (u8) (PAGE_SHIFT - 12), INIT_HCA_UAR_PAGE_SZ_OFFSET);
 679         MLX4_PUT(inbox, param->log_uar_sz,      INIT_HCA_LOG_UAR_SZ_OFFSET);
 680
 681         err = mlx4_cmd(dev, mailbox->dma, 0, 0, MLX4_CMD_INIT_HCA, 1000);
 682
 683         if (err)
 684                 mlx4_err(dev, "INIT_HCA returns %d\n", err);
 685
 686         mlx4_free_cmd_mailbox(dev, mailbox);
 687         return err;
 688 }
 689
 690 int mlx4_INIT_PORT(struct mlx4_dev *dev, struct mlx4_init_port_param *param, int port)
 691 {
 692         struct mlx4_cmd_mailbox *mailbox;
 693         u32 *inbox;
 694         int err;
 695         u32 flags;
 696
 697 #define INIT_PORT_IN_SIZE          256
 698 #define INIT_PORT_FLAGS_OFFSET     0x00
 699 #define INIT_PORT_FLAG_SIG         (1 << 18)
 700 #define INIT_PORT_FLAG_NG          (1 << 17)
 701 #define INIT_PORT_FLAG_G0          (1 << 16)
 702 #define INIT_PORT_VL_SHIFT         4
 703 #define INIT_PORT_PORT_WIDTH_SHIFT 8
 704 #define INIT_PORT_MTU_OFFSET       0x04
 705 #define INIT_PORT_MAX_GID_OFFSET   0x06
 706 #define INIT_PORT_MAX_PKEY_OFFSET  0x0a
 707 #define INIT_PORT_GUID0_OFFSET     0x10
 708 #define INIT_PORT_NODE_GUID_OFFSET 0x18
 709 #define INIT_PORT_SI_GUID_OFFSET   0x20
 710
 711         mailbox = mlx4_alloc_cmd_mailbox(dev);
 712         if (IS_ERR(mailbox))
 713                 return PTR_ERR(mailbox);
 714         inbox = mailbox->buf;
 715
 716         memset(inbox, 0, INIT_PORT_IN_SIZE);
 717
 718         flags = 0;
 719         flags |= param->set_guid0     ? INIT_PORT_FLAG_G0  : 0;
 720         flags |= param->set_node_guid ? INIT_PORT_FLAG_NG  : 0;
 721         flags |= param->set_si_guid   ? INIT_PORT_FLAG_SIG : 0;
 722         flags |= (param->vl_cap & 0xf) << INIT_PORT_VL_SHIFT;
 723         flags |= (param->port_width_cap & 0xf) << INIT_PORT_PORT_WIDTH_SHIFT;
 724         MLX4_PUT(inbox, flags,            INIT_PORT_FLAGS_OFFSET);
 725
 726         MLX4_PUT(inbox, param->mtu,       INIT_PORT_MTU_OFFSET);
 727         MLX4_PUT(inbox, param->max_gid,   INIT_PORT_MAX_GID_OFFSET);
 728         MLX4_PUT(inbox, param->max_pkey,  INIT_PORT_MAX_PKEY_OFFSET);
 729         MLX4_PUT(inbox, param->guid0,     INIT_PORT_GUID0_OFFSET);
 730         MLX4_PUT(inbox, param->node_guid, INIT_PORT_NODE_GUID_OFFSET);
 731         MLX4_PUT(inbox, param->si_guid,   INIT_PORT_SI_GUID_OFFSET);
 732
 733         err = mlx4_cmd(dev, mailbox->dma, port, 0, MLX4_CMD_INIT_PORT,
 734                        MLX4_CMD_TIME_CLASS_A);
 735
 736         mlx4_free_cmd_mailbox(dev, mailbox);
 737
 738         return err;
 739 }
 740 EXPORT_SYMBOL_GPL(mlx4_INIT_PORT);
 741
 742 int mlx4_CLOSE_PORT(struct mlx4_dev *dev, int port)
 743 {
 744         return mlx4_cmd(dev, 0, port, 0, MLX4_CMD_CLOSE_PORT, 1000);
 745 }
 746 EXPORT_SYMBOL_GPL(mlx4_CLOSE_PORT);
 747
 748 int mlx4_CLOSE_HCA(struct mlx4_dev *dev, int panic)
 749 {
 750         return mlx4_cmd(dev, 0, 0, panic, MLX4_CMD_CLOSE_HCA, 1000);
 751 }
 752
 753 int mlx4_SET_ICM_SIZE(struct mlx4_dev *dev, u64 icm_size, u64 *aux_pages)
 754 {
 755         int ret = mlx4_cmd_imm(dev, icm_size, aux_pages, 0, 0,
 756                                MLX4_CMD_SET_ICM_SIZE,
 757                                MLX4_CMD_TIME_CLASS_A);
 758         if (ret)
 759                 return ret;
 760
 761         /*
 762          * Round up number of system pages needed in case
 763          * MLX4_ICM_PAGE_SIZE < PAGE_SIZE.
 764          */
 765         *aux_pages = ALIGN(*aux_pages, PAGE_SIZE / MLX4_ICM_PAGE_SIZE) >>
 766                 (PAGE_SHIFT - MLX4_ICM_PAGE_SHIFT);
 767
 768         return 0;
 769 }
 770
 771 int mlx4_NOP(struct mlx4_dev *dev)
 772 {
 773         /* Input modifier of 0x1f means "finish as soon as possible." */
 774         return mlx4_cmd(dev, 0, 0x1f, 0, MLX4_CMD_NOP, 100);
 775 }