git.oblomov.eu Git - linux-2.6/blob - arch/arm/mm/proc-arm1020e.S

   1 /*
   2  *  linux/arch/arm/mm/proc-arm1020e.S: MMU functions for ARM1020
   3  *
   4  *  Copyright (C) 2000 ARM Limited
   5  *  Copyright (C) 2000 Deep Blue Solutions Ltd.
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License as published by
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  11  *
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  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
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  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  20  *
  21  *
  22  * These are the low level assembler for performing cache and TLB
  23  * functions on the arm1020e.
  24  *
  25  *  CONFIG_CPU_ARM1020_CPU_IDLE -> nohlt
  26  */
  27 #include <linux/linkage.h>
  28 #include <linux/config.h>
  29 #include <linux/init.h>
  30 #include <asm/assembler.h>
  31 #include <asm/asm-offsets.h>
  32 #include <asm/pgtable-hwdef.h>
  33 #include <asm/pgtable.h>
  34 #include <asm/procinfo.h>
  35 #include <asm/ptrace.h>
  36 #include <asm/hardware.h>
  37
  38 /*
  39  * This is the maximum size of an area which will be invalidated
  40  * using the single invalidate entry instructions.  Anything larger
  41  * than this, and we go for the whole cache.
  42  *
  43  * This value should be chosen such that we choose the cheapest
  44  * alternative.
  45  */
  46 #define MAX_AREA_SIZE   32768
  47
  48 /*
  49  * The size of one data cache line.
  50  */
  51 #define CACHE_DLINESIZE 32
  52
  53 /*
  54  * The number of data cache segments.
  55  */
  56 #define CACHE_DSEGMENTS 16
  57
  58 /*
  59  * The number of lines in a cache segment.
  60  */
  61 #define CACHE_DENTRIES  64
  62
  63 /*
  64  * This is the size at which it becomes more efficient to
  65  * clean the whole cache, rather than using the individual
  66  * cache line maintainence instructions.
  67  */
  68 #define CACHE_DLIMIT    32768
  69
  70         .text
  71 /*
  72  * cpu_arm1020e_proc_init()
  73  */
  74 ENTRY(cpu_arm1020e_proc_init)
  75         mov     pc, lr
  76
  77 /*
  78  * cpu_arm1020e_proc_fin()
  79  */
  80 ENTRY(cpu_arm1020e_proc_fin)
  81         stmfd   sp!, {lr}
  82         mov     ip, #PSR_F_BIT | PSR_I_BIT | SVC_MODE
  83         msr     cpsr_c, ip
  84         bl      arm1020e_flush_kern_cache_all
  85         mrc     p15, 0, r0, c1, c0, 0           @ ctrl register
  86         bic     r0, r0, #0x1000                 @ ...i............
  87         bic     r0, r0, #0x000e                 @ ............wca.
  88         mcr     p15, 0, r0, c1, c0, 0           @ disable caches
  89         ldmfd   sp!, {pc}
  90
  91 /*
  92  * cpu_arm1020e_reset(loc)
  93  *
  94  * Perform a soft reset of the system.  Put the CPU into the
  95  * same state as it would be if it had been reset, and branch
  96  * to what would be the reset vector.
  97  *
  98  * loc: location to jump to for soft reset
  99  */
 100         .align  5
 101 ENTRY(cpu_arm1020e_reset)
 102         mov     ip, #0
 103         mcr     p15, 0, ip, c7, c7, 0           @ invalidate I,D caches
 104         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
 105         mcr     p15, 0, ip, c8, c7, 0           @ invalidate I & D TLBs
 106         mrc     p15, 0, ip, c1, c0, 0           @ ctrl register
 107         bic     ip, ip, #0x000f                 @ ............wcam
 108         bic     ip, ip, #0x1100                 @ ...i...s........
 109         mcr     p15, 0, ip, c1, c0, 0           @ ctrl register
 110         mov     pc, r0
 111
 112 /*
 113  * cpu_arm1020e_do_idle()
 114  */
 115         .align  5
 116 ENTRY(cpu_arm1020e_do_idle)
 117         mcr     p15, 0, r0, c7, c0, 4           @ Wait for interrupt
 118         mov     pc, lr
 119
 120 /* ================================= CACHE ================================ */
 121
 122         .align  5
 123 /*
 124  *      flush_user_cache_all()
 125  *
 126  *      Invalidate all cache entries in a particular address
 127  *      space.
 128  */
 129 ENTRY(arm1020e_flush_user_cache_all)
 130         /* FALLTHROUGH */
 131 /*
 132  *      flush_kern_cache_all()
 133  *
 134  *      Clean and invalidate the entire cache.
 135  */
 136 ENTRY(arm1020e_flush_kern_cache_all)
 137         mov     r2, #VM_EXEC
 138         mov     ip, #0
 139 __flush_whole_cache:
 140 #ifndef CONFIG_CPU_DCACHE_DISABLE
 141         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
 142         mov     r1, #(CACHE_DSEGMENTS - 1) << 5 @ 16 segments
 143 1:      orr     r3, r1, #(CACHE_DENTRIES - 1) << 26 @ 64 entries
 144 2:      mcr     p15, 0, r3, c7, c14, 2          @ clean+invalidate D index
 145         subs    r3, r3, #1 << 26
 146         bcs     2b                              @ entries 63 to 0
 147         subs    r1, r1, #1 << 5
 148         bcs     1b                              @ segments 15 to 0
 149 #endif
 150         tst     r2, #VM_EXEC
 151 #ifndef CONFIG_CPU_ICACHE_DISABLE
 152         mcrne   p15, 0, ip, c7, c5, 0           @ invalidate I cache
 153 #endif
 154         mcrne   p15, 0, ip, c7, c10, 4          @ drain WB
 155         mov     pc, lr
 156
 157 /*
 158  *      flush_user_cache_range(start, end, flags)
 159  *
 160  *      Invalidate a range of cache entries in the specified
 161  *      address space.
 162  *
 163  *      - start - start address (inclusive)
 164  *      - end   - end address (exclusive)
 165  *      - flags - vm_flags for this space
 166  */
 167 ENTRY(arm1020e_flush_user_cache_range)
 168         mov     ip, #0
 169         sub     r3, r1, r0                      @ calculate total size
 170         cmp     r3, #CACHE_DLIMIT
 171         bhs     __flush_whole_cache
 172
 173 #ifndef CONFIG_CPU_DCACHE_DISABLE
 174 1:      mcr     p15, 0, r0, c7, c14, 1          @ clean+invalidate D entry
 175         add     r0, r0, #CACHE_DLINESIZE
 176         cmp     r0, r1
 177         blo     1b
 178 #endif
 179         tst     r2, #VM_EXEC
 180 #ifndef CONFIG_CPU_ICACHE_DISABLE
 181         mcrne   p15, 0, ip, c7, c5, 0           @ invalidate I cache
 182 #endif
 183         mcrne   p15, 0, ip, c7, c10, 4          @ drain WB
 184         mov     pc, lr
 185
 186 /*
 187  *      coherent_kern_range(start, end)
 188  *
 189  *      Ensure coherency between the Icache and the Dcache in the
 190  *      region described by start.  If you have non-snooping
 191  *      Harvard caches, you need to implement this function.
 192  *
 193  *      - start - virtual start address
 194  *      - end   - virtual end address
 195  */
 196 ENTRY(arm1020e_coherent_kern_range)
 197         /* FALLTHROUGH */
 198 /*
 199  *      coherent_user_range(start, end)
 200  *
 201  *      Ensure coherency between the Icache and the Dcache in the
 202  *      region described by start.  If you have non-snooping
 203  *      Harvard caches, you need to implement this function.
 204  *
 205  *      - start - virtual start address
 206  *      - end   - virtual end address
 207  */
 208 ENTRY(arm1020e_coherent_user_range)
 209         mov     ip, #0
 210         bic     r0, r0, #CACHE_DLINESIZE - 1
 211 1:
 212 #ifndef CONFIG_CPU_DCACHE_DISABLE
 213         mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 214 #endif
 215 #ifndef CONFIG_CPU_ICACHE_DISABLE
 216         mcr     p15, 0, r0, c7, c5, 1           @ invalidate I entry
 217 #endif
 218         add     r0, r0, #CACHE_DLINESIZE
 219         cmp     r0, r1
 220         blo     1b
 221         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
 222         mov     pc, lr
 223
 224 /*
 225  *      flush_kern_dcache_page(void *page)
 226  *
 227  *      Ensure no D cache aliasing occurs, either with itself or
 228  *      the I cache
 229  *
 230  *      - page  - page aligned address
 231  */
 232 ENTRY(arm1020e_flush_kern_dcache_page)
 233         mov     ip, #0
 234 #ifndef CONFIG_CPU_DCACHE_DISABLE
 235         add     r1, r0, #PAGE_SZ
 236 1:      mcr     p15, 0, r0, c7, c14, 1          @ clean+invalidate D entry
 237         add     r0, r0, #CACHE_DLINESIZE
 238         cmp     r0, r1
 239         blo     1b
 240 #endif
 241         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
 242         mov     pc, lr
 243
 244 /*
 245  *      dma_inv_range(start, end)
 246  *
 247  *      Invalidate (discard) the specified virtual address range.
 248  *      May not write back any entries.  If 'start' or 'end'
 249  *      are not cache line aligned, those lines must be written
 250  *      back.
 251  *
 252  *      - start - virtual start address
 253  *      - end   - virtual end address
 254  *
 255  * (same as v4wb)
 256  */
 257 ENTRY(arm1020e_dma_inv_range)
 258         mov     ip, #0
 259 #ifndef CONFIG_CPU_DCACHE_DISABLE
 260         tst     r0, #CACHE_DLINESIZE - 1
 261         bic     r0, r0, #CACHE_DLINESIZE - 1
 262         mcrne   p15, 0, r0, c7, c10, 1          @ clean D entry
 263         tst     r1, #CACHE_DLINESIZE - 1
 264         mcrne   p15, 0, r1, c7, c10, 1          @ clean D entry
 265 1:      mcr     p15, 0, r0, c7, c6, 1           @ invalidate D entry
 266         add     r0, r0, #CACHE_DLINESIZE
 267         cmp     r0, r1
 268         blo     1b
 269 #endif
 270         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
 271         mov     pc, lr
 272
 273 /*
 274  *      dma_clean_range(start, end)
 275  *
 276  *      Clean the specified virtual address range.
 277  *
 278  *      - start - virtual start address
 279  *      - end   - virtual end address
 280  *
 281  * (same as v4wb)
 282  */
 283 ENTRY(arm1020e_dma_clean_range)
 284         mov     ip, #0
 285 #ifndef CONFIG_CPU_DCACHE_DISABLE
 286         bic     r0, r0, #CACHE_DLINESIZE - 1
 287 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 288         add     r0, r0, #CACHE_DLINESIZE
 289         cmp     r0, r1
 290         blo     1b
 291 #endif
 292         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
 293         mov     pc, lr
 294
 295 /*
 296  *      dma_flush_range(start, end)
 297  *
 298  *      Clean and invalidate the specified virtual address range.
 299  *
 300  *      - start - virtual start address
 301  *      - end   - virtual end address
 302  */
 303 ENTRY(arm1020e_dma_flush_range)
 304         mov     ip, #0
 305 #ifndef CONFIG_CPU_DCACHE_DISABLE
 306         bic     r0, r0, #CACHE_DLINESIZE - 1
 307 1:      mcr     p15, 0, r0, c7, c14, 1          @ clean+invalidate D entry
 308         add     r0, r0, #CACHE_DLINESIZE
 309         cmp     r0, r1
 310         blo     1b
 311 #endif
 312         mcr     p15, 0, ip, c7, c10, 4          @ drain WB
 313         mov     pc, lr
 314
 315 ENTRY(arm1020e_cache_fns)
 316         .long   arm1020e_flush_kern_cache_all
 317         .long   arm1020e_flush_user_cache_all
 318         .long   arm1020e_flush_user_cache_range
 319         .long   arm1020e_coherent_kern_range
 320         .long   arm1020e_coherent_user_range
 321         .long   arm1020e_flush_kern_dcache_page
 322         .long   arm1020e_dma_inv_range
 323         .long   arm1020e_dma_clean_range
 324         .long   arm1020e_dma_flush_range
 325
 326         .align  5
 327 ENTRY(cpu_arm1020e_dcache_clean_area)
 328 #ifndef CONFIG_CPU_DCACHE_DISABLE
 329         mov     ip, #0
 330 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 331         add     r0, r0, #CACHE_DLINESIZE
 332         subs    r1, r1, #CACHE_DLINESIZE
 333         bhi     1b
 334 #endif
 335         mov     pc, lr
 336
 337 /* =============================== PageTable ============================== */
 338
 339 /*
 340  * cpu_arm1020e_switch_mm(pgd)
 341  *
 342  * Set the translation base pointer to be as described by pgd.
 343  *
 344  * pgd: new page tables
 345  */
 346         .align  5
 347 ENTRY(cpu_arm1020e_switch_mm)
 348 #ifndef CONFIG_CPU_DCACHE_DISABLE
 349         mcr     p15, 0, r3, c7, c10, 4
 350         mov     r1, #0xF                        @ 16 segments
 351 1:      mov     r3, #0x3F                       @ 64 entries
 352 2:      mov     ip, r3, LSL #26                 @ shift up entry
 353         orr     ip, ip, r1, LSL #5              @ shift in/up index
 354         mcr     p15, 0, ip, c7, c14, 2          @ Clean & Inval DCache entry
 355         mov     ip, #0
 356         subs    r3, r3, #1
 357         cmp     r3, #0
 358         bge     2b                              @ entries 3F to 0
 359         subs    r1, r1, #1
 360         cmp     r1, #0
 361         bge     1b                              @ segments 15 to 0
 362
 363 #endif
 364         mov     r1, #0
 365 #ifndef CONFIG_CPU_ICACHE_DISABLE
 366         mcr     p15, 0, r1, c7, c5, 0           @ invalidate I cache
 367 #endif
 368         mcr     p15, 0, r1, c7, c10, 4          @ drain WB
 369         mcr     p15, 0, r0, c2, c0, 0           @ load page table pointer
 370         mcr     p15, 0, r1, c8, c7, 0           @ invalidate I & D TLBs
 371         mov     pc, lr
 372
 373 /*
 374  * cpu_arm1020e_set_pte(ptep, pte)
 375  *
 376  * Set a PTE and flush it out
 377  */
 378         .align  5
 379 ENTRY(cpu_arm1020e_set_pte)
 380         str     r1, [r0], #-2048                @ linux version
 381
 382         eor     r1, r1, #L_PTE_PRESENT | L_PTE_YOUNG | L_PTE_WRITE | L_PTE_DIRTY
 383
 384         bic     r2, r1, #PTE_SMALL_AP_MASK
 385         bic     r2, r2, #PTE_TYPE_MASK
 386         orr     r2, r2, #PTE_TYPE_SMALL
 387
 388         tst     r1, #L_PTE_USER                 @ User?
 389         orrne   r2, r2, #PTE_SMALL_AP_URO_SRW
 390
 391         tst     r1, #L_PTE_WRITE | L_PTE_DIRTY  @ Write and Dirty?
 392         orreq   r2, r2, #PTE_SMALL_AP_UNO_SRW
 393
 394         tst     r1, #L_PTE_PRESENT | L_PTE_YOUNG        @ Present and Young?
 395         movne   r2, #0
 396
 397 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 398         eor     r3, r1, #0x0a                   @ C & small page?
 399         tst     r3, #0x0b
 400         biceq   r2, r2, #4
 401 #endif
 402         str     r2, [r0]                        @ hardware version
 403         mov     r0, r0
 404 #ifndef CONFIG_CPU_DCACHE_DISABLE
 405         mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 406 #endif
 407         mov     pc, lr
 408
 409         __INIT
 410
 411         .type   __arm1020e_setup, #function
 412 __arm1020e_setup:
 413         mov     r0, #0
 414         mcr     p15, 0, r0, c7, c7              @ invalidate I,D caches on v4
 415         mcr     p15, 0, r0, c7, c10, 4          @ drain write buffer on v4
 416         mcr     p15, 0, r0, c8, c7              @ invalidate I,D TLBs on v4
 417         mrc     p15, 0, r0, c1, c0              @ get control register v4
 418         ldr     r5, arm1020e_cr1_clear
 419         bic     r0, r0, r5
 420         ldr     r5, arm1020e_cr1_set
 421         orr     r0, r0, r5
 422 #ifdef CONFIG_CPU_CACHE_ROUND_ROBIN
 423         orr     r0, r0, #0x4000                 @ .R.. .... .... ....
 424 #endif
 425         mov     pc, lr
 426         .size   __arm1020e_setup, . - __arm1020e_setup
 427
 428         /*
 429          *  R
 430          * .RVI ZFRS BLDP WCAM
 431          * .011 1001 ..11 0101
 432          */
 433         .type   arm1020e_cr1_clear, #object
 434         .type   arm1020e_cr1_set, #object
 435 arm1020e_cr1_clear:
 436         .word   0x5f3f
 437 arm1020e_cr1_set:
 438         .word   0x3935
 439
 440         __INITDATA
 441
 442 /*
 443  * Purpose : Function pointers used to access above functions - all calls
 444  *           come through these
 445  */
 446         .type   arm1020e_processor_functions, #object
 447 arm1020e_processor_functions:
 448         .word   v4t_early_abort
 449         .word   cpu_arm1020e_proc_init
 450         .word   cpu_arm1020e_proc_fin
 451         .word   cpu_arm1020e_reset
 452         .word   cpu_arm1020e_do_idle
 453         .word   cpu_arm1020e_dcache_clean_area
 454         .word   cpu_arm1020e_switch_mm
 455         .word   cpu_arm1020e_set_pte
 456         .size   arm1020e_processor_functions, . - arm1020e_processor_functions
 457
 458         .section ".rodata"
 459
 460         .type   cpu_arch_name, #object
 461 cpu_arch_name:
 462         .asciz  "armv5te"
 463         .size   cpu_arch_name, . - cpu_arch_name
 464
 465         .type   cpu_elf_name, #object
 466 cpu_elf_name:
 467         .asciz  "v5"
 468         .size   cpu_elf_name, . - cpu_elf_name
 469
 470         .type   cpu_arm1020e_name, #object
 471 cpu_arm1020e_name:
 472         .ascii  "ARM1020E"
 473 #ifndef CONFIG_CPU_ICACHE_DISABLE
 474         .ascii  "i"
 475 #endif
 476 #ifndef CONFIG_CPU_DCACHE_DISABLE
 477         .ascii  "d"
 478 #ifdef CONFIG_CPU_DCACHE_WRITETHROUGH
 479         .ascii  "(wt)"
 480 #else
 481         .ascii  "(wb)"
 482 #endif
 483 #endif
 484 #ifndef CONFIG_CPU_BPREDICT_DISABLE
 485         .ascii  "B"
 486 #endif
 487 #ifdef CONFIG_CPU_CACHE_ROUND_ROBIN
 488         .ascii  "RR"
 489 #endif
 490         .ascii  "\0"
 491         .size   cpu_arm1020e_name, . - cpu_arm1020e_name
 492
 493         .align
 494
 495         .section ".proc.info.init", #alloc, #execinstr
 496
 497         .type   __arm1020e_proc_info,#object
 498 __arm1020e_proc_info:
 499         .long   0x4105a200                      @ ARM 1020TE (Architecture v5TE)
 500         .long   0xff0ffff0
 501         .long   PMD_TYPE_SECT | \
 502                 PMD_BIT4 | \
 503                 PMD_SECT_AP_WRITE | \
 504                 PMD_SECT_AP_READ
 505         b       __arm1020e_setup
 506         .long   cpu_arch_name
 507         .long   cpu_elf_name
 508         .long   HWCAP_SWP | HWCAP_HALF | HWCAP_THUMB | HWCAP_EDSP
 509         .long   cpu_arm1020e_name
 510         .long   arm1020e_processor_functions
 511         .long   v4wbi_tlb_fns
 512         .long   v4wb_user_fns
 513         .long   arm1020e_cache_fns
 514         .size   __arm1020e_proc_info, . - __arm1020e_proc_info