git.oblomov.eu Git - linux-2.6/blob - arch/arm/mm/proc-xscale.S

   1 /*
   2  *  linux/arch/arm/mm/proc-xscale.S
   3  *
   4  *  Author:     Nicolas Pitre
   5  *  Created:    November 2000
   6  *  Copyright:  (C) 2000, 2001 MontaVista Software Inc.
   7  *
   8  * This program is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  *
  12  * MMU functions for the Intel XScale CPUs
  13  *
  14  * 2001 Aug 21:
  15  *      some contributions by Brett Gaines <brett.w.gaines@intel.com>
  16  *      Copyright 2001 by Intel Corp.
  17  *
  18  * 2001 Sep 08:
  19  *      Completely revisited, many important fixes
  20  *      Nicolas Pitre <nico@cam.org>
  21  */
  22
  23 #include <linux/linkage.h>
  24 #include <linux/init.h>
  25 #include <asm/assembler.h>
  26 #include <asm/procinfo.h>
  27 #include <asm/hardware.h>
  28 #include <asm/pgtable-hwdef.h>
  29 #include <asm/pgtable.h>
  30 #include <asm/page.h>
  31 #include <asm/ptrace.h>
  32 #include "proc-macros.S"
  33
  34 /*
  35  * This is the maximum size of an area which will be flushed.  If the area
  36  * is larger than this, then we flush the whole cache
  37  */
  38 #define MAX_AREA_SIZE   32768
  39
  40 /*
  41  * the cache line size of the I and D cache
  42  */
  43 #define CACHELINESIZE   32
  44
  45 /*
  46  * the size of the data cache
  47  */
  48 #define CACHESIZE       32768
  49
  50 /*
  51  * Virtual address used to allocate the cache when flushed
  52  *
  53  * This must be an address range which is _never_ used.  It should
  54  * apparently have a mapping in the corresponding page table for
  55  * compatibility with future CPUs that _could_ require it.  For instance we
  56  * don't care.
  57  *
  58  * This must be aligned on a 2*CACHESIZE boundary.  The code selects one of
  59  * the 2 areas in alternance each time the clean_d_cache macro is used.
  60  * Without this the XScale core exhibits cache eviction problems and no one
  61  * knows why.
  62  *
  63  * Reminder: the vector table is located at 0xffff0000-0xffff0fff.
  64  */
  65 #define CLEAN_ADDR      0xfffe0000
  66
  67 /*
  68  * This macro is used to wait for a CP15 write and is needed
  69  * when we have to ensure that the last operation to the co-pro
  70  * was completed before continuing with operation.
  71  */
  72         .macro  cpwait, rd
  73         mrc     p15, 0, \rd, c2, c0, 0          @ arbitrary read of cp15
  74         mov     \rd, \rd                        @ wait for completion
  75         sub     pc, pc, #4                      @ flush instruction pipeline
  76         .endm
  77
  78         .macro  cpwait_ret, lr, rd
  79         mrc     p15, 0, \rd, c2, c0, 0          @ arbitrary read of cp15
  80         sub     pc, \lr, \rd, LSR #32           @ wait for completion and
  81                                                 @ flush instruction pipeline
  82         .endm
  83
  84 /*
  85  * This macro cleans the entire dcache using line allocate.
  86  * The main loop has been unrolled to reduce loop overhead.
  87  * rd and rs are two scratch registers.
  88  */
  89         .macro  clean_d_cache, rd, rs
  90         ldr     \rs, =clean_addr
  91         ldr     \rd, [\rs]
  92         eor     \rd, \rd, #CACHESIZE
  93         str     \rd, [\rs]
  94         add     \rs, \rd, #CACHESIZE
  95 1:      mcr     p15, 0, \rd, c7, c2, 5          @ allocate D cache line
  96         add     \rd, \rd, #CACHELINESIZE
  97         mcr     p15, 0, \rd, c7, c2, 5          @ allocate D cache line
  98         add     \rd, \rd, #CACHELINESIZE
  99         mcr     p15, 0, \rd, c7, c2, 5          @ allocate D cache line
 100         add     \rd, \rd, #CACHELINESIZE
 101         mcr     p15, 0, \rd, c7, c2, 5          @ allocate D cache line
 102         add     \rd, \rd, #CACHELINESIZE
 103         teq     \rd, \rs
 104         bne     1b
 105         .endm
 106
 107         .data
 108 clean_addr:     .word   CLEAN_ADDR
 109
 110         .text
 111
 112 /*
 113  * cpu_xscale_proc_init()
 114  *
 115  * Nothing too exciting at the moment
 116  */
 117 ENTRY(cpu_xscale_proc_init)
 118         mov     pc, lr
 119
 120 /*
 121  * cpu_xscale_proc_fin()
 122  */
 123 ENTRY(cpu_xscale_proc_fin)
 124         str     lr, [sp, #-4]!
 125         mov     r0, #PSR_F_BIT|PSR_I_BIT|SVC_MODE
 126         msr     cpsr_c, r0
 127         bl      xscale_flush_kern_cache_all     @ clean caches
 128         mrc     p15, 0, r0, c1, c0, 0           @ ctrl register
 129         bic     r0, r0, #0x1800                 @ ...IZ...........
 130         bic     r0, r0, #0x0006                 @ .............CA.
 131         mcr     p15, 0, r0, c1, c0, 0           @ disable caches
 132         ldr     pc, [sp], #4
 133
 134 /*
 135  * cpu_xscale_reset(loc)
 136  *
 137  * Perform a soft reset of the system.  Put the CPU into the
 138  * same state as it would be if it had been reset, and branch
 139  * to what would be the reset vector.
 140  *
 141  * loc: location to jump to for soft reset
 142  */
 143         .align  5
 144 ENTRY(cpu_xscale_reset)
 145         mov     r1, #PSR_F_BIT|PSR_I_BIT|SVC_MODE
 146         msr     cpsr_c, r1                      @ reset CPSR
 147         mrc     p15, 0, r1, c1, c0, 0           @ ctrl register
 148         bic     r1, r1, #0x0086                 @ ........B....CA.
 149         bic     r1, r1, #0x3900                 @ ..VIZ..S........
 150         mcr     p15, 0, r1, c1, c0, 0           @ ctrl register
 151         mcr     p15, 0, ip, c7, c7, 0           @ invalidate I,D caches & BTB
 152         bic     r1, r1, #0x0001                 @ ...............M
 153         mcr     p15, 0, r1, c1, c0, 0           @ ctrl register
 154         @ CAUTION: MMU turned off from this point. We count on the pipeline
 155         @ already containing those two last instructions to survive.
 156         mcr     p15, 0, ip, c8, c7, 0           @ invalidate I & D TLBs
 157         mov     pc, r0
 158
 159 /*
 160  * cpu_xscale_do_idle()
 161  *
 162  * Cause the processor to idle
 163  *
 164  * For now we do nothing but go to idle mode for every case
 165  *
 166  * XScale supports clock switching, but using idle mode support
 167  * allows external hardware to react to system state changes.
 168  */
 169         .align  5
 170
 171 ENTRY(cpu_xscale_do_idle)
 172         mov     r0, #1
 173         mcr     p14, 0, r0, c7, c0, 0           @ Go to IDLE
 174         mov     pc, lr
 175
 176 /* ================================= CACHE ================================ */
 177
 178 /*
 179  *      flush_user_cache_all()
 180  *
 181  *      Invalidate all cache entries in a particular address
 182  *      space.
 183  */
 184 ENTRY(xscale_flush_user_cache_all)
 185         /* FALLTHROUGH */
 186
 187 /*
 188  *      flush_kern_cache_all()
 189  *
 190  *      Clean and invalidate the entire cache.
 191  */
 192 ENTRY(xscale_flush_kern_cache_all)
 193         mov     r2, #VM_EXEC
 194         mov     ip, #0
 195 __flush_whole_cache:
 196         clean_d_cache r0, r1
 197         tst     r2, #VM_EXEC
 198         mcrne   p15, 0, ip, c7, c5, 0           @ Invalidate I cache & BTB
 199         mcrne   p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
 200         mov     pc, lr
 201
 202 /*
 203  *      flush_user_cache_range(start, end, vm_flags)
 204  *
 205  *      Invalidate a range of cache entries in the specified
 206  *      address space.
 207  *
 208  *      - start - start address (may not be aligned)
 209  *      - end   - end address (exclusive, may not be aligned)
 210  *      - vma   - vma_area_struct describing address space
 211  */
 212         .align  5
 213 ENTRY(xscale_flush_user_cache_range)
 214         mov     ip, #0
 215         sub     r3, r1, r0                      @ calculate total size
 216         cmp     r3, #MAX_AREA_SIZE
 217         bhs     __flush_whole_cache
 218
 219 1:      tst     r2, #VM_EXEC
 220         mcrne   p15, 0, r0, c7, c5, 1           @ Invalidate I cache line
 221         mcr     p15, 0, r0, c7, c10, 1          @ Clean D cache line
 222         mcr     p15, 0, r0, c7, c6, 1           @ Invalidate D cache line
 223         add     r0, r0, #CACHELINESIZE
 224         cmp     r0, r1
 225         blo     1b
 226         tst     r2, #VM_EXEC
 227         mcrne   p15, 0, ip, c7, c5, 6           @ Invalidate BTB
 228         mcrne   p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
 229         mov     pc, lr
 230
 231 /*
 232  *      coherent_kern_range(start, end)
 233  *
 234  *      Ensure coherency between the Icache and the Dcache in the
 235  *      region described by start.  If you have non-snooping
 236  *      Harvard caches, you need to implement this function.
 237  *
 238  *      - start  - virtual start address
 239  *      - end    - virtual end address
 240  *
 241  *      Note: single I-cache line invalidation isn't used here since
 242  *      it also trashes the mini I-cache used by JTAG debuggers.
 243  */
 244 ENTRY(xscale_coherent_kern_range)
 245         bic     r0, r0, #CACHELINESIZE - 1
 246 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 247         add     r0, r0, #CACHELINESIZE
 248         cmp     r0, r1
 249         blo     1b
 250         mov     r0, #0
 251         mcr     p15, 0, r0, c7, c5, 0           @ Invalidate I cache & BTB
 252         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
 253         mov     pc, lr
 254
 255 /*
 256  *      coherent_user_range(start, end)
 257  *
 258  *      Ensure coherency between the Icache and the Dcache in the
 259  *      region described by start.  If you have non-snooping
 260  *      Harvard caches, you need to implement this function.
 261  *
 262  *      - start  - virtual start address
 263  *      - end    - virtual end address
 264  */
 265 ENTRY(xscale_coherent_user_range)
 266         bic     r0, r0, #CACHELINESIZE - 1
 267 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 268         mcr     p15, 0, r0, c7, c5, 1           @ Invalidate I cache entry
 269         add     r0, r0, #CACHELINESIZE
 270         cmp     r0, r1
 271         blo     1b
 272         mov     r0, #0
 273         mcr     p15, 0, r0, c7, c5, 6           @ Invalidate BTB
 274         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
 275         mov     pc, lr
 276
 277 /*
 278  *      flush_kern_dcache_page(void *page)
 279  *
 280  *      Ensure no D cache aliasing occurs, either with itself or
 281  *      the I cache
 282  *
 283  *      - addr  - page aligned address
 284  */
 285 ENTRY(xscale_flush_kern_dcache_page)
 286         add     r1, r0, #PAGE_SZ
 287 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 288         mcr     p15, 0, r0, c7, c6, 1           @ invalidate D entry
 289         add     r0, r0, #CACHELINESIZE
 290         cmp     r0, r1
 291         blo     1b
 292         mov     r0, #0
 293         mcr     p15, 0, r0, c7, c5, 0           @ Invalidate I cache & BTB
 294         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
 295         mov     pc, lr
 296
 297 /*
 298  *      dma_inv_range(start, end)
 299  *
 300  *      Invalidate (discard) the specified virtual address range.
 301  *      May not write back any entries.  If 'start' or 'end'
 302  *      are not cache line aligned, those lines must be written
 303  *      back.
 304  *
 305  *      - start  - virtual start address
 306  *      - end    - virtual end address
 307  */
 308 ENTRY(xscale_dma_inv_range)
 309         mrc     p15, 0, r2, c0, c0, 0           @ read ID
 310         eor     r2, r2, #0x69000000
 311         eor     r2, r2, #0x00052000
 312         bics    r2, r2, #1
 313         beq     xscale_dma_flush_range
 314
 315         tst     r0, #CACHELINESIZE - 1
 316         bic     r0, r0, #CACHELINESIZE - 1
 317         mcrne   p15, 0, r0, c7, c10, 1          @ clean D entry
 318         tst     r1, #CACHELINESIZE - 1
 319         mcrne   p15, 0, r1, c7, c10, 1          @ clean D entry
 320 1:      mcr     p15, 0, r0, c7, c6, 1           @ invalidate D entry
 321         add     r0, r0, #CACHELINESIZE
 322         cmp     r0, r1
 323         blo     1b
 324         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
 325         mov     pc, lr
 326
 327 /*
 328  *      dma_clean_range(start, end)
 329  *
 330  *      Clean the specified virtual address range.
 331  *
 332  *      - start  - virtual start address
 333  *      - end    - virtual end address
 334  */
 335 ENTRY(xscale_dma_clean_range)
 336         bic     r0, r0, #CACHELINESIZE - 1
 337 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 338         add     r0, r0, #CACHELINESIZE
 339         cmp     r0, r1
 340         blo     1b
 341         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
 342         mov     pc, lr
 343
 344 /*
 345  *      dma_flush_range(start, end)
 346  *
 347  *      Clean and invalidate the specified virtual address range.
 348  *
 349  *      - start  - virtual start address
 350  *      - end    - virtual end address
 351  */
 352 ENTRY(xscale_dma_flush_range)
 353         bic     r0, r0, #CACHELINESIZE - 1
 354 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 355         mcr     p15, 0, r0, c7, c6, 1           @ invalidate D entry
 356         add     r0, r0, #CACHELINESIZE
 357         cmp     r0, r1
 358         blo     1b
 359         mcr     p15, 0, r0, c7, c10, 4          @ Drain Write (& Fill) Buffer
 360         mov     pc, lr
 361
 362 ENTRY(xscale_cache_fns)
 363         .long   xscale_flush_kern_cache_all
 364         .long   xscale_flush_user_cache_all
 365         .long   xscale_flush_user_cache_range
 366         .long   xscale_coherent_kern_range
 367         .long   xscale_coherent_user_range
 368         .long   xscale_flush_kern_dcache_page
 369         .long   xscale_dma_inv_range
 370         .long   xscale_dma_clean_range
 371         .long   xscale_dma_flush_range
 372
 373 ENTRY(cpu_xscale_dcache_clean_area)
 374 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
 375         add     r0, r0, #CACHELINESIZE
 376         subs    r1, r1, #CACHELINESIZE
 377         bhi     1b
 378         mov     pc, lr
 379
 380 /* =============================== PageTable ============================== */
 381
 382 #define PTE_CACHE_WRITE_ALLOCATE 0
 383
 384 /*
 385  * cpu_xscale_switch_mm(pgd)
 386  *
 387  * Set the translation base pointer to be as described by pgd.
 388  *
 389  * pgd: new page tables
 390  */
 391         .align  5
 392 ENTRY(cpu_xscale_switch_mm)
 393         clean_d_cache r1, r2
 394         mcr     p15, 0, ip, c7, c5, 0           @ Invalidate I cache & BTB
 395         mcr     p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
 396         mcr     p15, 0, r0, c2, c0, 0           @ load page table pointer
 397         mcr     p15, 0, ip, c8, c7, 0           @ invalidate I & D TLBs
 398         cpwait_ret lr, ip
 399
 400 /*
 401  * cpu_xscale_set_pte(ptep, pte)
 402  *
 403  * Set a PTE and flush it out
 404  *
 405  * Errata 40: must set memory to write-through for user read-only pages.
 406  */
 407         .align  5
 408 ENTRY(cpu_xscale_set_pte)
 409         str     r1, [r0], #-2048                @ linux version
 410
 411         bic     r2, r1, #0xff0
 412         orr     r2, r2, #PTE_TYPE_EXT           @ extended page
 413
 414         eor     r3, r1, #L_PTE_PRESENT | L_PTE_YOUNG | L_PTE_WRITE | L_PTE_DIRTY
 415
 416         tst     r3, #L_PTE_USER                 @ User?
 417         orrne   r2, r2, #PTE_EXT_AP_URO_SRW     @ yes -> user r/o, system r/w
 418
 419         tst     r3, #L_PTE_WRITE | L_PTE_DIRTY  @ Write and Dirty?
 420         orreq   r2, r2, #PTE_EXT_AP_UNO_SRW     @ yes -> user n/a, system r/w
 421                                                 @ combined with user -> user r/w
 422
 423         @
 424         @ Handle the X bit.  We want to set this bit for the minicache
 425         @ (U = E = B = W = 0, C = 1) or when write allocate is enabled,
 426         @ and we have a writeable, cacheable region.  If we ignore the
 427         @ U and E bits, we can allow user space to use the minicache as
 428         @ well.
 429         @
 430         @  X = (C & ~W & ~B) | (C & W & B & write_allocate)
 431         @
 432         eor     ip, r1, #L_PTE_CACHEABLE
 433         tst     ip, #L_PTE_CACHEABLE | L_PTE_WRITE | L_PTE_BUFFERABLE
 434 #if PTE_CACHE_WRITE_ALLOCATE
 435         eorne   ip, r1, #L_PTE_CACHEABLE | L_PTE_WRITE | L_PTE_BUFFERABLE
 436         tstne   ip, #L_PTE_CACHEABLE | L_PTE_WRITE | L_PTE_BUFFERABLE
 437 #endif
 438         orreq   r2, r2, #PTE_EXT_TEX(1)
 439
 440         @
 441         @ Erratum 40: The B bit must be cleared for a user read-only
 442         @ cacheable page.
 443         @
 444         @  B = B & ~(U & C & ~W)
 445         @
 446         and     ip, r1, #L_PTE_USER | L_PTE_WRITE | L_PTE_CACHEABLE
 447         teq     ip, #L_PTE_USER | L_PTE_CACHEABLE
 448         biceq   r2, r2, #PTE_BUFFERABLE
 449
 450         tst     r3, #L_PTE_PRESENT | L_PTE_YOUNG        @ Present and Young?
 451         movne   r2, #0                          @ no -> fault
 452
 453         str     r2, [r0]                        @ hardware version
 454         mov     ip, #0
 455         mcr     p15, 0, r0, c7, c10, 1          @ Clean D cache line
 456         mcr     p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
 457         mov     pc, lr
 458
 459
 460         .ltorg
 461
 462         .align
 463
 464         __INIT
 465
 466         .type   __xscale_setup, #function
 467 __xscale_setup:
 468         mcr     p15, 0, ip, c7, c7, 0           @ invalidate I, D caches & BTB
 469         mcr     p15, 0, ip, c7, c10, 4          @ Drain Write (& Fill) Buffer
 470         mcr     p15, 0, ip, c8, c7, 0           @ invalidate I, D TLBs
 471 #ifdef CONFIG_IWMMXT
 472         mov     r0, #0                          @ initially disallow access to CP0/CP1
 473 #else
 474         mov     r0, #1                          @ Allow access to CP0
 475 #endif
 476         orr     r0, r0, #1 << 6                 @ cp6 for IOP3xx and Bulverde
 477         orr     r0, r0, #1 << 13                @ Its undefined whether this
 478         mcr     p15, 0, r0, c15, c1, 0          @ affects USR or SVC modes
 479         mrc     p15, 0, r0, c1, c0, 0           @ get control register
 480         ldr     r5, xscale_cr1_clear
 481         bic     r0, r0, r5
 482         ldr     r5, xscale_cr1_set
 483         orr     r0, r0, r5
 484         mov     pc, lr
 485         .size   __xscale_setup, . - __xscale_setup
 486
 487         /*
 488          *  R
 489          * .RVI ZFRS BLDP WCAM
 490          * ..11 1.01 .... .101
 491          *
 492          */
 493         .type   xscale_cr1_clear, #object
 494         .type   xscale_cr1_set, #object
 495 xscale_cr1_clear:
 496         .word   0x3b07
 497 xscale_cr1_set:
 498         .word   0x3905
 499
 500         __INITDATA
 501
 502 /*
 503  * Purpose : Function pointers used to access above functions - all calls
 504  *           come through these
 505  */
 506
 507         .type   xscale_processor_functions, #object
 508 ENTRY(xscale_processor_functions)
 509         .word   v5t_early_abort
 510         .word   cpu_xscale_proc_init
 511         .word   cpu_xscale_proc_fin
 512         .word   cpu_xscale_reset
 513         .word   cpu_xscale_do_idle
 514         .word   cpu_xscale_dcache_clean_area
 515         .word   cpu_xscale_switch_mm
 516         .word   cpu_xscale_set_pte
 517         .size   xscale_processor_functions, . - xscale_processor_functions
 518
 519         .section ".rodata"
 520
 521         .type   cpu_arch_name, #object
 522 cpu_arch_name:
 523         .asciz  "armv5te"
 524         .size   cpu_arch_name, . - cpu_arch_name
 525
 526         .type   cpu_elf_name, #object
 527 cpu_elf_name:
 528         .asciz  "v5"
 529         .size   cpu_elf_name, . - cpu_elf_name
 530
 531         .type   cpu_80200_name, #object
 532 cpu_80200_name:
 533         .asciz  "XScale-80200"
 534         .size   cpu_80200_name, . - cpu_80200_name
 535
 536         .type   cpu_8032x_name, #object
 537 cpu_8032x_name:
 538         .asciz  "XScale-IOP8032x Family"
 539         .size   cpu_8032x_name, . - cpu_8032x_name
 540
 541         .type   cpu_8033x_name, #object
 542 cpu_8033x_name:
 543         .asciz  "XScale-IOP8033x Family"
 544         .size   cpu_8033x_name, . - cpu_8033x_name
 545
 546         .type   cpu_pxa250_name, #object
 547 cpu_pxa250_name:
 548         .asciz  "XScale-PXA250"
 549         .size   cpu_pxa250_name, . - cpu_pxa250_name
 550
 551         .type   cpu_pxa210_name, #object
 552 cpu_pxa210_name:
 553         .asciz  "XScale-PXA210"
 554         .size   cpu_pxa210_name, . - cpu_pxa210_name
 555
 556         .type   cpu_ixp42x_name, #object
 557 cpu_ixp42x_name:
 558         .asciz  "XScale-IXP42x Family"
 559         .size   cpu_ixp42x_name, . - cpu_ixp42x_name
 560
 561         .type   cpu_ixp46x_name, #object
 562 cpu_ixp46x_name:
 563         .asciz  "XScale-IXP46x Family"
 564         .size   cpu_ixp46x_name, . - cpu_ixp46x_name
 565
 566         .type   cpu_ixp2400_name, #object
 567 cpu_ixp2400_name:
 568         .asciz  "XScale-IXP2400"
 569         .size   cpu_ixp2400_name, . - cpu_ixp2400_name
 570
 571         .type   cpu_ixp2800_name, #object
 572 cpu_ixp2800_name:
 573         .asciz  "XScale-IXP2800"
 574         .size   cpu_ixp2800_name, . - cpu_ixp2800_name
 575
 576         .type   cpu_pxa255_name, #object
 577 cpu_pxa255_name:
 578         .asciz  "XScale-PXA255"
 579         .size   cpu_pxa255_name, . - cpu_pxa255_name
 580
 581         .type   cpu_pxa270_name, #object
 582 cpu_pxa270_name:
 583         .asciz  "XScale-PXA270"
 584         .size   cpu_pxa270_name, . - cpu_pxa270_name
 585
 586         .align
 587
 588         .section ".proc.info.init", #alloc, #execinstr
 589
 590         .type   __80200_proc_info,#object
 591 __80200_proc_info:
 592         .long   0x69052000
 593         .long   0xfffffff0
 594         .long   PMD_TYPE_SECT | \
 595                 PMD_SECT_BUFFERABLE | \
 596                 PMD_SECT_CACHEABLE | \
 597                 PMD_SECT_AP_WRITE | \
 598                 PMD_SECT_AP_READ
 599         b       __xscale_setup
 600         .long   cpu_arch_name
 601         .long   cpu_elf_name
 602         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 603         .long   cpu_80200_name
 604         .long   xscale_processor_functions
 605         .long   v4wbi_tlb_fns
 606         .long   xscale_mc_user_fns
 607         .long   xscale_cache_fns
 608         .size   __80200_proc_info, . - __80200_proc_info
 609
 610         .type   __8032x_proc_info,#object
 611 __8032x_proc_info:
 612         .long   0x69052420
 613         .long   0xfffff5e0      @ mask should accomodate IOP80219 also
 614         .long   PMD_TYPE_SECT | \
 615                 PMD_SECT_BUFFERABLE | \
 616                 PMD_SECT_CACHEABLE | \
 617                 PMD_SECT_AP_WRITE | \
 618                 PMD_SECT_AP_READ
 619         b       __xscale_setup
 620         .long   cpu_arch_name
 621         .long   cpu_elf_name
 622         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 623         .long   cpu_8032x_name
 624         .long   xscale_processor_functions
 625         .long   v4wbi_tlb_fns
 626         .long   xscale_mc_user_fns
 627         .long   xscale_cache_fns
 628         .size   __8032x_proc_info, . - __8032x_proc_info
 629
 630         .type   __8033x_proc_info,#object
 631 __8033x_proc_info:
 632         .long   0x69054010
 633         .long   0xffffff30
 634         .long   PMD_TYPE_SECT | \
 635                 PMD_SECT_BUFFERABLE | \
 636                 PMD_SECT_CACHEABLE | \
 637                 PMD_SECT_AP_WRITE | \
 638                 PMD_SECT_AP_READ
 639         b       __xscale_setup
 640         .long   cpu_arch_name
 641         .long   cpu_elf_name
 642         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 643         .long   cpu_8033x_name
 644         .long   xscale_processor_functions
 645         .long   v4wbi_tlb_fns
 646         .long   xscale_mc_user_fns
 647         .long   xscale_cache_fns
 648         .size   __8033x_proc_info, . - __8033x_proc_info
 649
 650         .type   __pxa250_proc_info,#object
 651 __pxa250_proc_info:
 652         .long   0x69052100
 653         .long   0xfffff7f0
 654         .long   PMD_TYPE_SECT | \
 655                 PMD_SECT_BUFFERABLE | \
 656                 PMD_SECT_CACHEABLE | \
 657                 PMD_SECT_AP_WRITE | \
 658                 PMD_SECT_AP_READ
 659         b       __xscale_setup
 660         .long   cpu_arch_name
 661         .long   cpu_elf_name
 662         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 663         .long   cpu_pxa250_name
 664         .long   xscale_processor_functions
 665         .long   v4wbi_tlb_fns
 666         .long   xscale_mc_user_fns
 667         .long   xscale_cache_fns
 668         .size   __pxa250_proc_info, . - __pxa250_proc_info
 669
 670         .type   __pxa210_proc_info,#object
 671 __pxa210_proc_info:
 672         .long   0x69052120
 673         .long   0xfffff3f0
 674         .long   PMD_TYPE_SECT | \
 675                 PMD_SECT_BUFFERABLE | \
 676                 PMD_SECT_CACHEABLE | \
 677                 PMD_SECT_AP_WRITE | \
 678                 PMD_SECT_AP_READ
 679         b       __xscale_setup
 680         .long   cpu_arch_name
 681         .long   cpu_elf_name
 682         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 683         .long   cpu_pxa210_name
 684         .long   xscale_processor_functions
 685         .long   v4wbi_tlb_fns
 686         .long   xscale_mc_user_fns
 687         .long   xscale_cache_fns
 688         .size   __pxa210_proc_info, . - __pxa210_proc_info
 689
 690         .type   __ixp2400_proc_info, #object
 691 __ixp2400_proc_info:
 692         .long   0x69054190
 693         .long   0xfffffff0
 694         .long   PMD_TYPE_SECT | \
 695                 PMD_SECT_BUFFERABLE | \
 696                 PMD_SECT_CACHEABLE | \
 697                 PMD_SECT_AP_WRITE | \
 698                 PMD_SECT_AP_READ
 699         b       __xscale_setup
 700         .long   cpu_arch_name
 701         .long   cpu_elf_name
 702         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 703         .long   cpu_ixp2400_name
 704         .long   xscale_processor_functions
 705         .long   v4wbi_tlb_fns
 706         .long   xscale_mc_user_fns
 707         .long   xscale_cache_fns
 708         .size   __ixp2400_proc_info, . - __ixp2400_proc_info
 709
 710         .type   __ixp2800_proc_info, #object
 711 __ixp2800_proc_info:
 712         .long   0x690541a0
 713         .long   0xfffffff0
 714         .long   PMD_TYPE_SECT | \
 715                 PMD_SECT_BUFFERABLE | \
 716                 PMD_SECT_CACHEABLE | \
 717                 PMD_SECT_AP_WRITE | \
 718                 PMD_SECT_AP_READ
 719         b       __xscale_setup
 720         .long   cpu_arch_name
 721         .long   cpu_elf_name
 722         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 723         .long   cpu_ixp2800_name
 724         .long   xscale_processor_functions
 725         .long   v4wbi_tlb_fns
 726         .long   xscale_mc_user_fns
 727         .long   xscale_cache_fns
 728         .size   __ixp2800_proc_info, . - __ixp2800_proc_info
 729
 730         .type   __ixp42x_proc_info, #object
 731 __ixp42x_proc_info:
 732         .long   0x690541c0
 733         .long   0xffffffc0
 734         .long   PMD_TYPE_SECT | \
 735                 PMD_SECT_BUFFERABLE | \
 736                 PMD_SECT_CACHEABLE | \
 737                 PMD_SECT_AP_WRITE | \
 738                 PMD_SECT_AP_READ
 739         b       __xscale_setup
 740         .long   cpu_arch_name
 741         .long   cpu_elf_name
 742         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP
 743         .long   cpu_ixp42x_name
 744         .long   xscale_processor_functions
 745         .long   v4wbi_tlb_fns
 746         .long   xscale_mc_user_fns
 747         .long   xscale_cache_fns
 748         .size   __ixp42x_proc_info, . - __ixp42x_proc_info
 749
 750         .type   __ixp46x_proc_info, #object
 751 __ixp46x_proc_info:
 752         .long   0x69054200
 753         .long   0xffffff00
 754         .long   0x00000c0e
 755         b       __xscale_setup
 756         .long   cpu_arch_name
 757         .long   cpu_elf_name
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 765
 766         .type   __pxa255_proc_info,#object
 767 __pxa255_proc_info:
 768         .long   0x69052d00
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 786         .type   __pxa270_proc_info,#object
 787 __pxa270_proc_info:
 788         .long   0x69054110
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 804         .size   __pxa270_proc_info, . - __pxa270_proc_info
 805