Merge ../ntfs-2.6-devel
[linux-2.6] / sound / pci / hda / hda_intel.c
1 /*
2  *
3  *  hda_intel.c - Implementation of primary alsa driver code base for Intel HD Audio.
4  *
5  *  Copyright(c) 2004 Intel Corporation. All rights reserved.
6  *
7  *  Copyright (c) 2004 Takashi Iwai <tiwai@suse.de>
8  *                     PeiSen Hou <pshou@realtek.com.tw>
9  *
10  *  This program is free software; you can redistribute it and/or modify it
11  *  under the terms of the GNU General Public License as published by the Free
12  *  Software Foundation; either version 2 of the License, or (at your option)
13  *  any later version.
14  *
15  *  This program is distributed in the hope that it will be useful, but WITHOUT
16  *  ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
17  *  FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
18  *  more details.
19  *
20  *  You should have received a copy of the GNU General Public License along with
21  *  this program; if not, write to the Free Software Foundation, Inc., 59
22  *  Temple Place - Suite 330, Boston, MA  02111-1307, USA.
23  *
24  *  CONTACTS:
25  *
26  *  Matt Jared          matt.jared@intel.com
27  *  Andy Kopp           andy.kopp@intel.com
28  *  Dan Kogan           dan.d.kogan@intel.com
29  *
30  *  CHANGES:
31  *
32  *  2004.12.01  Major rewrite by tiwai, merged the work of pshou
33  * 
34  */
35
36 #include <sound/driver.h>
37 #include <asm/io.h>
38 #include <linux/delay.h>
39 #include <linux/interrupt.h>
40 #include <linux/kernel.h>
41 #include <linux/module.h>
42 #include <linux/moduleparam.h>
43 #include <linux/init.h>
44 #include <linux/slab.h>
45 #include <linux/pci.h>
46 #include <sound/core.h>
47 #include <sound/initval.h>
48 #include "hda_codec.h"
49
50
51 static int index = SNDRV_DEFAULT_IDX1;
52 static char *id = SNDRV_DEFAULT_STR1;
53 static char *model;
54 static int position_fix;
55 static int probe_mask = -1;
56
57 module_param(index, int, 0444);
58 MODULE_PARM_DESC(index, "Index value for Intel HD audio interface.");
59 module_param(id, charp, 0444);
60 MODULE_PARM_DESC(id, "ID string for Intel HD audio interface.");
61 module_param(model, charp, 0444);
62 MODULE_PARM_DESC(model, "Use the given board model.");
63 module_param(position_fix, int, 0444);
64 MODULE_PARM_DESC(position_fix, "Fix DMA pointer (0 = auto, 1 = none, 2 = POSBUF, 3 = FIFO size).");
65 module_param(probe_mask, int, 0444);
66 MODULE_PARM_DESC(probe_mask, "Bitmask to probe codecs (default = -1).");
67
68
69 /* just for backward compatibility */
70 static int enable;
71 module_param(enable, bool, 0444);
72
73 MODULE_LICENSE("GPL");
74 MODULE_SUPPORTED_DEVICE("{{Intel, ICH6},"
75                          "{Intel, ICH6M},"
76                          "{Intel, ICH7},"
77                          "{Intel, ESB2},"
78                          "{Intel, ICH8},"
79                          "{ATI, SB450},"
80                          "{VIA, VT8251},"
81                          "{VIA, VT8237A},"
82                          "{SiS, SIS966},"
83                          "{ULI, M5461}}");
84 MODULE_DESCRIPTION("Intel HDA driver");
85
86 #define SFX     "hda-intel: "
87
88 /*
89  * registers
90  */
91 #define ICH6_REG_GCAP                   0x00
92 #define ICH6_REG_VMIN                   0x02
93 #define ICH6_REG_VMAJ                   0x03
94 #define ICH6_REG_OUTPAY                 0x04
95 #define ICH6_REG_INPAY                  0x06
96 #define ICH6_REG_GCTL                   0x08
97 #define ICH6_REG_WAKEEN                 0x0c
98 #define ICH6_REG_STATESTS               0x0e
99 #define ICH6_REG_GSTS                   0x10
100 #define ICH6_REG_INTCTL                 0x20
101 #define ICH6_REG_INTSTS                 0x24
102 #define ICH6_REG_WALCLK                 0x30
103 #define ICH6_REG_SYNC                   0x34    
104 #define ICH6_REG_CORBLBASE              0x40
105 #define ICH6_REG_CORBUBASE              0x44
106 #define ICH6_REG_CORBWP                 0x48
107 #define ICH6_REG_CORBRP                 0x4A
108 #define ICH6_REG_CORBCTL                0x4c
109 #define ICH6_REG_CORBSTS                0x4d
110 #define ICH6_REG_CORBSIZE               0x4e
111
112 #define ICH6_REG_RIRBLBASE              0x50
113 #define ICH6_REG_RIRBUBASE              0x54
114 #define ICH6_REG_RIRBWP                 0x58
115 #define ICH6_REG_RINTCNT                0x5a
116 #define ICH6_REG_RIRBCTL                0x5c
117 #define ICH6_REG_RIRBSTS                0x5d
118 #define ICH6_REG_RIRBSIZE               0x5e
119
120 #define ICH6_REG_IC                     0x60
121 #define ICH6_REG_IR                     0x64
122 #define ICH6_REG_IRS                    0x68
123 #define   ICH6_IRS_VALID        (1<<1)
124 #define   ICH6_IRS_BUSY         (1<<0)
125
126 #define ICH6_REG_DPLBASE                0x70
127 #define ICH6_REG_DPUBASE                0x74
128 #define   ICH6_DPLBASE_ENABLE   0x1     /* Enable position buffer */
129
130 /* SD offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
131 enum { SDI0, SDI1, SDI2, SDI3, SDO0, SDO1, SDO2, SDO3 };
132
133 /* stream register offsets from stream base */
134 #define ICH6_REG_SD_CTL                 0x00
135 #define ICH6_REG_SD_STS                 0x03
136 #define ICH6_REG_SD_LPIB                0x04
137 #define ICH6_REG_SD_CBL                 0x08
138 #define ICH6_REG_SD_LVI                 0x0c
139 #define ICH6_REG_SD_FIFOW               0x0e
140 #define ICH6_REG_SD_FIFOSIZE            0x10
141 #define ICH6_REG_SD_FORMAT              0x12
142 #define ICH6_REG_SD_BDLPL               0x18
143 #define ICH6_REG_SD_BDLPU               0x1c
144
145 /* PCI space */
146 #define ICH6_PCIREG_TCSEL       0x44
147
148 /*
149  * other constants
150  */
151
152 /* max number of SDs */
153 /* ICH, ATI and VIA have 4 playback and 4 capture */
154 #define ICH6_CAPTURE_INDEX      0
155 #define ICH6_NUM_CAPTURE        4
156 #define ICH6_PLAYBACK_INDEX     4
157 #define ICH6_NUM_PLAYBACK       4
158
159 /* ULI has 6 playback and 5 capture */
160 #define ULI_CAPTURE_INDEX       0
161 #define ULI_NUM_CAPTURE         5
162 #define ULI_PLAYBACK_INDEX      5
163 #define ULI_NUM_PLAYBACK        6
164
165 /* this number is statically defined for simplicity */
166 #define MAX_AZX_DEV             16
167
168 /* max number of fragments - we may use more if allocating more pages for BDL */
169 #define BDL_SIZE                PAGE_ALIGN(8192)
170 #define AZX_MAX_FRAG            (BDL_SIZE / (MAX_AZX_DEV * 16))
171 /* max buffer size - no h/w limit, you can increase as you like */
172 #define AZX_MAX_BUF_SIZE        (1024*1024*1024)
173 /* max number of PCM devics per card */
174 #define AZX_MAX_AUDIO_PCMS      6
175 #define AZX_MAX_MODEM_PCMS      2
176 #define AZX_MAX_PCMS            (AZX_MAX_AUDIO_PCMS + AZX_MAX_MODEM_PCMS)
177
178 /* RIRB int mask: overrun[2], response[0] */
179 #define RIRB_INT_RESPONSE       0x01
180 #define RIRB_INT_OVERRUN        0x04
181 #define RIRB_INT_MASK           0x05
182
183 /* STATESTS int mask: SD2,SD1,SD0 */
184 #define STATESTS_INT_MASK       0x07
185 #define AZX_MAX_CODECS          4
186
187 /* SD_CTL bits */
188 #define SD_CTL_STREAM_RESET     0x01    /* stream reset bit */
189 #define SD_CTL_DMA_START        0x02    /* stream DMA start bit */
190 #define SD_CTL_STREAM_TAG_MASK  (0xf << 20)
191 #define SD_CTL_STREAM_TAG_SHIFT 20
192
193 /* SD_CTL and SD_STS */
194 #define SD_INT_DESC_ERR         0x10    /* descriptor error interrupt */
195 #define SD_INT_FIFO_ERR         0x08    /* FIFO error interrupt */
196 #define SD_INT_COMPLETE         0x04    /* completion interrupt */
197 #define SD_INT_MASK             (SD_INT_DESC_ERR|SD_INT_FIFO_ERR|SD_INT_COMPLETE)
198
199 /* SD_STS */
200 #define SD_STS_FIFO_READY       0x20    /* FIFO ready */
201
202 /* INTCTL and INTSTS */
203 #define ICH6_INT_ALL_STREAM     0xff            /* all stream interrupts */
204 #define ICH6_INT_CTRL_EN        0x40000000      /* controller interrupt enable bit */
205 #define ICH6_INT_GLOBAL_EN      0x80000000      /* global interrupt enable bit */
206
207 /* GCTL unsolicited response enable bit */
208 #define ICH6_GCTL_UREN          (1<<8)
209
210 /* GCTL reset bit */
211 #define ICH6_GCTL_RESET         (1<<0)
212
213 /* CORB/RIRB control, read/write pointer */
214 #define ICH6_RBCTL_DMA_EN       0x02    /* enable DMA */
215 #define ICH6_RBCTL_IRQ_EN       0x01    /* enable IRQ */
216 #define ICH6_RBRWP_CLR          0x8000  /* read/write pointer clear */
217 /* below are so far hardcoded - should read registers in future */
218 #define ICH6_MAX_CORB_ENTRIES   256
219 #define ICH6_MAX_RIRB_ENTRIES   256
220
221 /* position fix mode */
222 enum {
223         POS_FIX_AUTO,
224         POS_FIX_NONE,
225         POS_FIX_POSBUF,
226         POS_FIX_FIFO,
227 };
228
229 /* Defines for ATI HD Audio support in SB450 south bridge */
230 #define ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR   0x42
231 #define ATI_SB450_HDAUDIO_ENABLE_SNOOP      0x02
232
233 /* Defines for Nvidia HDA support */
234 #define NVIDIA_HDA_TRANSREG_ADDR      0x4e
235 #define NVIDIA_HDA_ENABLE_COHBITS     0x0f
236
237 /*
238  * Use CORB/RIRB for communication from/to codecs.
239  * This is the way recommended by Intel (see below).
240  */
241 #define USE_CORB_RIRB
242
243 /*
244  */
245
246 struct azx_dev {
247         u32 *bdl;                       /* virtual address of the BDL */
248         dma_addr_t bdl_addr;            /* physical address of the BDL */
249         volatile u32 *posbuf;                   /* position buffer pointer */
250
251         unsigned int bufsize;           /* size of the play buffer in bytes */
252         unsigned int fragsize;          /* size of each period in bytes */
253         unsigned int frags;             /* number for period in the play buffer */
254         unsigned int fifo_size;         /* FIFO size */
255         unsigned int last_pos;          /* last updated period position */
256
257         void __iomem *sd_addr;          /* stream descriptor pointer */
258
259         u32 sd_int_sta_mask;            /* stream int status mask */
260
261         /* pcm support */
262         struct snd_pcm_substream *substream;    /* assigned substream, set in PCM open */
263         unsigned int format_val;        /* format value to be set in the controller and the codec */
264         unsigned char stream_tag;       /* assigned stream */
265         unsigned char index;            /* stream index */
266
267         unsigned int opened: 1;
268         unsigned int running: 1;
269         unsigned int period_updating: 1;
270 };
271
272 /* CORB/RIRB */
273 struct azx_rb {
274         u32 *buf;               /* CORB/RIRB buffer
275                                  * Each CORB entry is 4byte, RIRB is 8byte
276                                  */
277         dma_addr_t addr;        /* physical address of CORB/RIRB buffer */
278         /* for RIRB */
279         unsigned short rp, wp;  /* read/write pointers */
280         int cmds;               /* number of pending requests */
281         u32 res;                /* last read value */
282 };
283
284 struct azx {
285         struct snd_card *card;
286         struct pci_dev *pci;
287
288         /* chip type specific */
289         int driver_type;
290         int playback_streams;
291         int playback_index_offset;
292         int capture_streams;
293         int capture_index_offset;
294         int num_streams;
295
296         /* pci resources */
297         unsigned long addr;
298         void __iomem *remap_addr;
299         int irq;
300
301         /* locks */
302         spinlock_t reg_lock;
303         struct semaphore open_mutex;
304
305         /* streams (x num_streams) */
306         struct azx_dev *azx_dev;
307
308         /* PCM */
309         unsigned int pcm_devs;
310         struct snd_pcm *pcm[AZX_MAX_PCMS];
311
312         /* HD codec */
313         unsigned short codec_mask;
314         struct hda_bus *bus;
315
316         /* CORB/RIRB */
317         struct azx_rb corb;
318         struct azx_rb rirb;
319
320         /* BDL, CORB/RIRB and position buffers */
321         struct snd_dma_buffer bdl;
322         struct snd_dma_buffer rb;
323         struct snd_dma_buffer posbuf;
324
325         /* flags */
326         int position_fix;
327         unsigned int initialized: 1;
328 };
329
330 /* driver types */
331 enum {
332         AZX_DRIVER_ICH,
333         AZX_DRIVER_ATI,
334         AZX_DRIVER_VIA,
335         AZX_DRIVER_SIS,
336         AZX_DRIVER_ULI,
337         AZX_DRIVER_NVIDIA,
338 };
339
340 static char *driver_short_names[] __devinitdata = {
341         [AZX_DRIVER_ICH] = "HDA Intel",
342         [AZX_DRIVER_ATI] = "HDA ATI SB",
343         [AZX_DRIVER_VIA] = "HDA VIA VT82xx",
344         [AZX_DRIVER_SIS] = "HDA SIS966",
345         [AZX_DRIVER_ULI] = "HDA ULI M5461",
346         [AZX_DRIVER_NVIDIA] = "HDA NVidia",
347 };
348
349 /*
350  * macros for easy use
351  */
352 #define azx_writel(chip,reg,value) \
353         writel(value, (chip)->remap_addr + ICH6_REG_##reg)
354 #define azx_readl(chip,reg) \
355         readl((chip)->remap_addr + ICH6_REG_##reg)
356 #define azx_writew(chip,reg,value) \
357         writew(value, (chip)->remap_addr + ICH6_REG_##reg)
358 #define azx_readw(chip,reg) \
359         readw((chip)->remap_addr + ICH6_REG_##reg)
360 #define azx_writeb(chip,reg,value) \
361         writeb(value, (chip)->remap_addr + ICH6_REG_##reg)
362 #define azx_readb(chip,reg) \
363         readb((chip)->remap_addr + ICH6_REG_##reg)
364
365 #define azx_sd_writel(dev,reg,value) \
366         writel(value, (dev)->sd_addr + ICH6_REG_##reg)
367 #define azx_sd_readl(dev,reg) \
368         readl((dev)->sd_addr + ICH6_REG_##reg)
369 #define azx_sd_writew(dev,reg,value) \
370         writew(value, (dev)->sd_addr + ICH6_REG_##reg)
371 #define azx_sd_readw(dev,reg) \
372         readw((dev)->sd_addr + ICH6_REG_##reg)
373 #define azx_sd_writeb(dev,reg,value) \
374         writeb(value, (dev)->sd_addr + ICH6_REG_##reg)
375 #define azx_sd_readb(dev,reg) \
376         readb((dev)->sd_addr + ICH6_REG_##reg)
377
378 /* for pcm support */
379 #define get_azx_dev(substream) (substream->runtime->private_data)
380
381 /* Get the upper 32bit of the given dma_addr_t
382  * Compiler should optimize and eliminate the code if dma_addr_t is 32bit
383  */
384 #define upper_32bit(addr) (sizeof(addr) > 4 ? (u32)((addr) >> 32) : (u32)0)
385
386
387 /*
388  * Interface for HD codec
389  */
390
391 #ifdef USE_CORB_RIRB
392 /*
393  * CORB / RIRB interface
394  */
395 static int azx_alloc_cmd_io(struct azx *chip)
396 {
397         int err;
398
399         /* single page (at least 4096 bytes) must suffice for both ringbuffes */
400         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
401                                   PAGE_SIZE, &chip->rb);
402         if (err < 0) {
403                 snd_printk(KERN_ERR SFX "cannot allocate CORB/RIRB\n");
404                 return err;
405         }
406         return 0;
407 }
408
409 static void azx_init_cmd_io(struct azx *chip)
410 {
411         /* CORB set up */
412         chip->corb.addr = chip->rb.addr;
413         chip->corb.buf = (u32 *)chip->rb.area;
414         azx_writel(chip, CORBLBASE, (u32)chip->corb.addr);
415         azx_writel(chip, CORBUBASE, upper_32bit(chip->corb.addr));
416
417         /* set the corb size to 256 entries (ULI requires explicitly) */
418         azx_writeb(chip, CORBSIZE, 0x02);
419         /* set the corb write pointer to 0 */
420         azx_writew(chip, CORBWP, 0);
421         /* reset the corb hw read pointer */
422         azx_writew(chip, CORBRP, ICH6_RBRWP_CLR);
423         /* enable corb dma */
424         azx_writeb(chip, CORBCTL, ICH6_RBCTL_DMA_EN);
425
426         /* RIRB set up */
427         chip->rirb.addr = chip->rb.addr + 2048;
428         chip->rirb.buf = (u32 *)(chip->rb.area + 2048);
429         azx_writel(chip, RIRBLBASE, (u32)chip->rirb.addr);
430         azx_writel(chip, RIRBUBASE, upper_32bit(chip->rirb.addr));
431
432         /* set the rirb size to 256 entries (ULI requires explicitly) */
433         azx_writeb(chip, RIRBSIZE, 0x02);
434         /* reset the rirb hw write pointer */
435         azx_writew(chip, RIRBWP, ICH6_RBRWP_CLR);
436         /* set N=1, get RIRB response interrupt for new entry */
437         azx_writew(chip, RINTCNT, 1);
438         /* enable rirb dma and response irq */
439 #ifdef USE_CORB_RIRB
440         azx_writeb(chip, RIRBCTL, ICH6_RBCTL_DMA_EN | ICH6_RBCTL_IRQ_EN);
441 #else
442         azx_writeb(chip, RIRBCTL, ICH6_RBCTL_DMA_EN);
443 #endif
444         chip->rirb.rp = chip->rirb.cmds = 0;
445 }
446
447 static void azx_free_cmd_io(struct azx *chip)
448 {
449         /* disable ringbuffer DMAs */
450         azx_writeb(chip, RIRBCTL, 0);
451         azx_writeb(chip, CORBCTL, 0);
452 }
453
454 /* send a command */
455 static int azx_send_cmd(struct hda_codec *codec, hda_nid_t nid, int direct,
456                         unsigned int verb, unsigned int para)
457 {
458         struct azx *chip = codec->bus->private_data;
459         unsigned int wp;
460         u32 val;
461
462         val = (u32)(codec->addr & 0x0f) << 28;
463         val |= (u32)direct << 27;
464         val |= (u32)nid << 20;
465         val |= verb << 8;
466         val |= para;
467
468         /* add command to corb */
469         wp = azx_readb(chip, CORBWP);
470         wp++;
471         wp %= ICH6_MAX_CORB_ENTRIES;
472
473         spin_lock_irq(&chip->reg_lock);
474         chip->rirb.cmds++;
475         chip->corb.buf[wp] = cpu_to_le32(val);
476         azx_writel(chip, CORBWP, wp);
477         spin_unlock_irq(&chip->reg_lock);
478
479         return 0;
480 }
481
482 #define ICH6_RIRB_EX_UNSOL_EV   (1<<4)
483
484 /* retrieve RIRB entry - called from interrupt handler */
485 static void azx_update_rirb(struct azx *chip)
486 {
487         unsigned int rp, wp;
488         u32 res, res_ex;
489
490         wp = azx_readb(chip, RIRBWP);
491         if (wp == chip->rirb.wp)
492                 return;
493         chip->rirb.wp = wp;
494                 
495         while (chip->rirb.rp != wp) {
496                 chip->rirb.rp++;
497                 chip->rirb.rp %= ICH6_MAX_RIRB_ENTRIES;
498
499                 rp = chip->rirb.rp << 1; /* an RIRB entry is 8-bytes */
500                 res_ex = le32_to_cpu(chip->rirb.buf[rp + 1]);
501                 res = le32_to_cpu(chip->rirb.buf[rp]);
502                 if (res_ex & ICH6_RIRB_EX_UNSOL_EV)
503                         snd_hda_queue_unsol_event(chip->bus, res, res_ex);
504                 else if (chip->rirb.cmds) {
505                         chip->rirb.cmds--;
506                         chip->rirb.res = res;
507                 }
508         }
509 }
510
511 /* receive a response */
512 static unsigned int azx_get_response(struct hda_codec *codec)
513 {
514         struct azx *chip = codec->bus->private_data;
515         int timeout = 50;
516
517         while (chip->rirb.cmds) {
518                 if (! --timeout) {
519                         if (printk_ratelimit())
520                                 snd_printk(KERN_ERR
521                                         "azx_get_response timeout\n");
522                         chip->rirb.rp = azx_readb(chip, RIRBWP);
523                         chip->rirb.cmds = 0;
524                         return -1;
525                 }
526                 msleep(1);
527         }
528         return chip->rirb.res; /* the last value */
529 }
530
531 #else
532 /*
533  * Use the single immediate command instead of CORB/RIRB for simplicity
534  *
535  * Note: according to Intel, this is not preferred use.  The command was
536  *       intended for the BIOS only, and may get confused with unsolicited
537  *       responses.  So, we shouldn't use it for normal operation from the
538  *       driver.
539  *       I left the codes, however, for debugging/testing purposes.
540  */
541
542 #define azx_alloc_cmd_io(chip)  0
543 #define azx_init_cmd_io(chip)
544 #define azx_free_cmd_io(chip)
545
546 /* send a command */
547 static int azx_send_cmd(struct hda_codec *codec, hda_nid_t nid, int direct,
548                         unsigned int verb, unsigned int para)
549 {
550         struct azx *chip = codec->bus->private_data;
551         u32 val;
552         int timeout = 50;
553
554         val = (u32)(codec->addr & 0x0f) << 28;
555         val |= (u32)direct << 27;
556         val |= (u32)nid << 20;
557         val |= verb << 8;
558         val |= para;
559
560         while (timeout--) {
561                 /* check ICB busy bit */
562                 if (! (azx_readw(chip, IRS) & ICH6_IRS_BUSY)) {
563                         /* Clear IRV valid bit */
564                         azx_writew(chip, IRS, azx_readw(chip, IRS) | ICH6_IRS_VALID);
565                         azx_writel(chip, IC, val);
566                         azx_writew(chip, IRS, azx_readw(chip, IRS) | ICH6_IRS_BUSY);
567                         return 0;
568                 }
569                 udelay(1);
570         }
571         snd_printd(SFX "send_cmd timeout: IRS=0x%x, val=0x%x\n", azx_readw(chip, IRS), val);
572         return -EIO;
573 }
574
575 /* receive a response */
576 static unsigned int azx_get_response(struct hda_codec *codec)
577 {
578         struct azx *chip = codec->bus->private_data;
579         int timeout = 50;
580
581         while (timeout--) {
582                 /* check IRV busy bit */
583                 if (azx_readw(chip, IRS) & ICH6_IRS_VALID)
584                         return azx_readl(chip, IR);
585                 udelay(1);
586         }
587         snd_printd(SFX "get_response timeout: IRS=0x%x\n", azx_readw(chip, IRS));
588         return (unsigned int)-1;
589 }
590
591 #define azx_update_rirb(chip)
592
593 #endif /* USE_CORB_RIRB */
594
595 /* reset codec link */
596 static int azx_reset(struct azx *chip)
597 {
598         int count;
599
600         /* reset controller */
601         azx_writel(chip, GCTL, azx_readl(chip, GCTL) & ~ICH6_GCTL_RESET);
602
603         count = 50;
604         while (azx_readb(chip, GCTL) && --count)
605                 msleep(1);
606
607         /* delay for >= 100us for codec PLL to settle per spec
608          * Rev 0.9 section 5.5.1
609          */
610         msleep(1);
611
612         /* Bring controller out of reset */
613         azx_writeb(chip, GCTL, azx_readb(chip, GCTL) | ICH6_GCTL_RESET);
614
615         count = 50;
616         while (! azx_readb(chip, GCTL) && --count)
617                 msleep(1);
618
619         /* Brent Chartrand said to wait >= 540us for codecs to intialize */
620         msleep(1);
621
622         /* check to see if controller is ready */
623         if (! azx_readb(chip, GCTL)) {
624                 snd_printd("azx_reset: controller not ready!\n");
625                 return -EBUSY;
626         }
627
628         /* Accept unsolicited responses */
629         azx_writel(chip, GCTL, azx_readl(chip, GCTL) | ICH6_GCTL_UREN);
630
631         /* detect codecs */
632         if (! chip->codec_mask) {
633                 chip->codec_mask = azx_readw(chip, STATESTS);
634                 snd_printdd("codec_mask = 0x%x\n", chip->codec_mask);
635         }
636
637         return 0;
638 }
639
640
641 /*
642  * Lowlevel interface
643  */  
644
645 /* enable interrupts */
646 static void azx_int_enable(struct azx *chip)
647 {
648         /* enable controller CIE and GIE */
649         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) |
650                    ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN);
651 }
652
653 /* disable interrupts */
654 static void azx_int_disable(struct azx *chip)
655 {
656         int i;
657
658         /* disable interrupts in stream descriptor */
659         for (i = 0; i < chip->num_streams; i++) {
660                 struct azx_dev *azx_dev = &chip->azx_dev[i];
661                 azx_sd_writeb(azx_dev, SD_CTL,
662                               azx_sd_readb(azx_dev, SD_CTL) & ~SD_INT_MASK);
663         }
664
665         /* disable SIE for all streams */
666         azx_writeb(chip, INTCTL, 0);
667
668         /* disable controller CIE and GIE */
669         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) &
670                    ~(ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN));
671 }
672
673 /* clear interrupts */
674 static void azx_int_clear(struct azx *chip)
675 {
676         int i;
677
678         /* clear stream status */
679         for (i = 0; i < chip->num_streams; i++) {
680                 struct azx_dev *azx_dev = &chip->azx_dev[i];
681                 azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
682         }
683
684         /* clear STATESTS */
685         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
686
687         /* clear rirb status */
688         azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
689
690         /* clear int status */
691         azx_writel(chip, INTSTS, ICH6_INT_CTRL_EN | ICH6_INT_ALL_STREAM);
692 }
693
694 /* start a stream */
695 static void azx_stream_start(struct azx *chip, struct azx_dev *azx_dev)
696 {
697         /* enable SIE */
698         azx_writeb(chip, INTCTL,
699                    azx_readb(chip, INTCTL) | (1 << azx_dev->index));
700         /* set DMA start and interrupt mask */
701         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
702                       SD_CTL_DMA_START | SD_INT_MASK);
703 }
704
705 /* stop a stream */
706 static void azx_stream_stop(struct azx *chip, struct azx_dev *azx_dev)
707 {
708         /* stop DMA */
709         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
710                       ~(SD_CTL_DMA_START | SD_INT_MASK));
711         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK); /* to be sure */
712         /* disable SIE */
713         azx_writeb(chip, INTCTL,
714                    azx_readb(chip, INTCTL) & ~(1 << azx_dev->index));
715 }
716
717
718 /*
719  * initialize the chip
720  */
721 static void azx_init_chip(struct azx *chip)
722 {
723         unsigned char reg;
724
725         /* Clear bits 0-2 of PCI register TCSEL (at offset 0x44)
726          * TCSEL == Traffic Class Select Register, which sets PCI express QOS
727          * Ensuring these bits are 0 clears playback static on some HD Audio codecs
728          */
729         pci_read_config_byte (chip->pci, ICH6_PCIREG_TCSEL, &reg);
730         pci_write_config_byte(chip->pci, ICH6_PCIREG_TCSEL, reg & 0xf8);
731
732         /* reset controller */
733         azx_reset(chip);
734
735         /* initialize interrupts */
736         azx_int_clear(chip);
737         azx_int_enable(chip);
738
739         /* initialize the codec command I/O */
740         azx_init_cmd_io(chip);
741
742         /* program the position buffer */
743         azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr);
744         azx_writel(chip, DPUBASE, upper_32bit(chip->posbuf.addr));
745
746         switch (chip->driver_type) {
747         case AZX_DRIVER_ATI:
748                 /* For ATI SB450 azalia HD audio, we need to enable snoop */
749                 pci_read_config_byte(chip->pci, ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR, 
750                                      &reg);
751                 pci_write_config_byte(chip->pci, ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR, 
752                                       (reg & 0xf8) | ATI_SB450_HDAUDIO_ENABLE_SNOOP);
753                 break;
754         case AZX_DRIVER_NVIDIA:
755                 /* For NVIDIA HDA, enable snoop */
756                 pci_read_config_byte(chip->pci,NVIDIA_HDA_TRANSREG_ADDR, &reg);
757                 pci_write_config_byte(chip->pci,NVIDIA_HDA_TRANSREG_ADDR,
758                                       (reg & 0xf0) | NVIDIA_HDA_ENABLE_COHBITS);
759                 break;
760         }
761 }
762
763
764 /*
765  * interrupt handler
766  */
767 static irqreturn_t azx_interrupt(int irq, void* dev_id, struct pt_regs *regs)
768 {
769         struct azx *chip = dev_id;
770         struct azx_dev *azx_dev;
771         u32 status;
772         int i;
773
774         spin_lock(&chip->reg_lock);
775
776         status = azx_readl(chip, INTSTS);
777         if (status == 0) {
778                 spin_unlock(&chip->reg_lock);
779                 return IRQ_NONE;
780         }
781         
782         for (i = 0; i < chip->num_streams; i++) {
783                 azx_dev = &chip->azx_dev[i];
784                 if (status & azx_dev->sd_int_sta_mask) {
785                         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
786                         if (azx_dev->substream && azx_dev->running) {
787                                 azx_dev->period_updating = 1;
788                                 spin_unlock(&chip->reg_lock);
789                                 snd_pcm_period_elapsed(azx_dev->substream);
790                                 spin_lock(&chip->reg_lock);
791                                 azx_dev->period_updating = 0;
792                         }
793                 }
794         }
795
796         /* clear rirb int */
797         status = azx_readb(chip, RIRBSTS);
798         if (status & RIRB_INT_MASK) {
799                 if (status & RIRB_INT_RESPONSE)
800                         azx_update_rirb(chip);
801                 azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
802         }
803
804 #if 0
805         /* clear state status int */
806         if (azx_readb(chip, STATESTS) & 0x04)
807                 azx_writeb(chip, STATESTS, 0x04);
808 #endif
809         spin_unlock(&chip->reg_lock);
810         
811         return IRQ_HANDLED;
812 }
813
814
815 /*
816  * set up BDL entries
817  */
818 static void azx_setup_periods(struct azx_dev *azx_dev)
819 {
820         u32 *bdl = azx_dev->bdl;
821         dma_addr_t dma_addr = azx_dev->substream->runtime->dma_addr;
822         int idx;
823
824         /* reset BDL address */
825         azx_sd_writel(azx_dev, SD_BDLPL, 0);
826         azx_sd_writel(azx_dev, SD_BDLPU, 0);
827
828         /* program the initial BDL entries */
829         for (idx = 0; idx < azx_dev->frags; idx++) {
830                 unsigned int off = idx << 2; /* 4 dword step */
831                 dma_addr_t addr = dma_addr + idx * azx_dev->fragsize;
832                 /* program the address field of the BDL entry */
833                 bdl[off] = cpu_to_le32((u32)addr);
834                 bdl[off+1] = cpu_to_le32(upper_32bit(addr));
835
836                 /* program the size field of the BDL entry */
837                 bdl[off+2] = cpu_to_le32(azx_dev->fragsize);
838
839                 /* program the IOC to enable interrupt when buffer completes */
840                 bdl[off+3] = cpu_to_le32(0x01);
841         }
842 }
843
844 /*
845  * set up the SD for streaming
846  */
847 static int azx_setup_controller(struct azx *chip, struct azx_dev *azx_dev)
848 {
849         unsigned char val;
850         int timeout;
851
852         /* make sure the run bit is zero for SD */
853         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) & ~SD_CTL_DMA_START);
854         /* reset stream */
855         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) | SD_CTL_STREAM_RESET);
856         udelay(3);
857         timeout = 300;
858         while (!((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
859                --timeout)
860                 ;
861         val &= ~SD_CTL_STREAM_RESET;
862         azx_sd_writeb(azx_dev, SD_CTL, val);
863         udelay(3);
864
865         timeout = 300;
866         /* waiting for hardware to report that the stream is out of reset */
867         while (((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
868                --timeout)
869                 ;
870
871         /* program the stream_tag */
872         azx_sd_writel(azx_dev, SD_CTL,
873                       (azx_sd_readl(azx_dev, SD_CTL) & ~SD_CTL_STREAM_TAG_MASK) |
874                       (azx_dev->stream_tag << SD_CTL_STREAM_TAG_SHIFT));
875
876         /* program the length of samples in cyclic buffer */
877         azx_sd_writel(azx_dev, SD_CBL, azx_dev->bufsize);
878
879         /* program the stream format */
880         /* this value needs to be the same as the one programmed */
881         azx_sd_writew(azx_dev, SD_FORMAT, azx_dev->format_val);
882
883         /* program the stream LVI (last valid index) of the BDL */
884         azx_sd_writew(azx_dev, SD_LVI, azx_dev->frags - 1);
885
886         /* program the BDL address */
887         /* lower BDL address */
888         azx_sd_writel(azx_dev, SD_BDLPL, (u32)azx_dev->bdl_addr);
889         /* upper BDL address */
890         azx_sd_writel(azx_dev, SD_BDLPU, upper_32bit(azx_dev->bdl_addr));
891
892         /* enable the position buffer */
893         if (! (azx_readl(chip, DPLBASE) & ICH6_DPLBASE_ENABLE))
894                 azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr | ICH6_DPLBASE_ENABLE);
895
896         /* set the interrupt enable bits in the descriptor control register */
897         azx_sd_writel(azx_dev, SD_CTL, azx_sd_readl(azx_dev, SD_CTL) | SD_INT_MASK);
898
899         return 0;
900 }
901
902
903 /*
904  * Codec initialization
905  */
906
907 static int __devinit azx_codec_create(struct azx *chip, const char *model)
908 {
909         struct hda_bus_template bus_temp;
910         int c, codecs, err;
911
912         memset(&bus_temp, 0, sizeof(bus_temp));
913         bus_temp.private_data = chip;
914         bus_temp.modelname = model;
915         bus_temp.pci = chip->pci;
916         bus_temp.ops.command = azx_send_cmd;
917         bus_temp.ops.get_response = azx_get_response;
918
919         if ((err = snd_hda_bus_new(chip->card, &bus_temp, &chip->bus)) < 0)
920                 return err;
921
922         codecs = 0;
923         for (c = 0; c < AZX_MAX_CODECS; c++) {
924                 if ((chip->codec_mask & (1 << c)) & probe_mask) {
925                         err = snd_hda_codec_new(chip->bus, c, NULL);
926                         if (err < 0)
927                                 continue;
928                         codecs++;
929                 }
930         }
931         if (! codecs) {
932                 snd_printk(KERN_ERR SFX "no codecs initialized\n");
933                 return -ENXIO;
934         }
935
936         return 0;
937 }
938
939
940 /*
941  * PCM support
942  */
943
944 /* assign a stream for the PCM */
945 static inline struct azx_dev *azx_assign_device(struct azx *chip, int stream)
946 {
947         int dev, i, nums;
948         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
949                 dev = chip->playback_index_offset;
950                 nums = chip->playback_streams;
951         } else {
952                 dev = chip->capture_index_offset;
953                 nums = chip->capture_streams;
954         }
955         for (i = 0; i < nums; i++, dev++)
956                 if (! chip->azx_dev[dev].opened) {
957                         chip->azx_dev[dev].opened = 1;
958                         return &chip->azx_dev[dev];
959                 }
960         return NULL;
961 }
962
963 /* release the assigned stream */
964 static inline void azx_release_device(struct azx_dev *azx_dev)
965 {
966         azx_dev->opened = 0;
967 }
968
969 static struct snd_pcm_hardware azx_pcm_hw = {
970         .info =                 (SNDRV_PCM_INFO_MMAP | SNDRV_PCM_INFO_INTERLEAVED |
971                                  SNDRV_PCM_INFO_BLOCK_TRANSFER |
972                                  SNDRV_PCM_INFO_MMAP_VALID |
973                                  SNDRV_PCM_INFO_PAUSE /*|*/
974                                  /*SNDRV_PCM_INFO_RESUME*/),
975         .formats =              SNDRV_PCM_FMTBIT_S16_LE,
976         .rates =                SNDRV_PCM_RATE_48000,
977         .rate_min =             48000,
978         .rate_max =             48000,
979         .channels_min =         2,
980         .channels_max =         2,
981         .buffer_bytes_max =     AZX_MAX_BUF_SIZE,
982         .period_bytes_min =     128,
983         .period_bytes_max =     AZX_MAX_BUF_SIZE / 2,
984         .periods_min =          2,
985         .periods_max =          AZX_MAX_FRAG,
986         .fifo_size =            0,
987 };
988
989 struct azx_pcm {
990         struct azx *chip;
991         struct hda_codec *codec;
992         struct hda_pcm_stream *hinfo[2];
993 };
994
995 static int azx_pcm_open(struct snd_pcm_substream *substream)
996 {
997         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
998         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
999         struct azx *chip = apcm->chip;
1000         struct azx_dev *azx_dev;
1001         struct snd_pcm_runtime *runtime = substream->runtime;
1002         unsigned long flags;
1003         int err;
1004
1005         down(&chip->open_mutex);
1006         azx_dev = azx_assign_device(chip, substream->stream);
1007         if (azx_dev == NULL) {
1008                 up(&chip->open_mutex);
1009                 return -EBUSY;
1010         }
1011         runtime->hw = azx_pcm_hw;
1012         runtime->hw.channels_min = hinfo->channels_min;
1013         runtime->hw.channels_max = hinfo->channels_max;
1014         runtime->hw.formats = hinfo->formats;
1015         runtime->hw.rates = hinfo->rates;
1016         snd_pcm_limit_hw_rates(runtime);
1017         snd_pcm_hw_constraint_integer(runtime, SNDRV_PCM_HW_PARAM_PERIODS);
1018         if ((err = hinfo->ops.open(hinfo, apcm->codec, substream)) < 0) {
1019                 azx_release_device(azx_dev);
1020                 up(&chip->open_mutex);
1021                 return err;
1022         }
1023         spin_lock_irqsave(&chip->reg_lock, flags);
1024         azx_dev->substream = substream;
1025         azx_dev->running = 0;
1026         spin_unlock_irqrestore(&chip->reg_lock, flags);
1027
1028         runtime->private_data = azx_dev;
1029         up(&chip->open_mutex);
1030         return 0;
1031 }
1032
1033 static int azx_pcm_close(struct snd_pcm_substream *substream)
1034 {
1035         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1036         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1037         struct azx *chip = apcm->chip;
1038         struct azx_dev *azx_dev = get_azx_dev(substream);
1039         unsigned long flags;
1040
1041         down(&chip->open_mutex);
1042         spin_lock_irqsave(&chip->reg_lock, flags);
1043         azx_dev->substream = NULL;
1044         azx_dev->running = 0;
1045         spin_unlock_irqrestore(&chip->reg_lock, flags);
1046         azx_release_device(azx_dev);
1047         hinfo->ops.close(hinfo, apcm->codec, substream);
1048         up(&chip->open_mutex);
1049         return 0;
1050 }
1051
1052 static int azx_pcm_hw_params(struct snd_pcm_substream *substream, struct snd_pcm_hw_params *hw_params)
1053 {
1054         return snd_pcm_lib_malloc_pages(substream, params_buffer_bytes(hw_params));
1055 }
1056
1057 static int azx_pcm_hw_free(struct snd_pcm_substream *substream)
1058 {
1059         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1060         struct azx_dev *azx_dev = get_azx_dev(substream);
1061         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1062
1063         /* reset BDL address */
1064         azx_sd_writel(azx_dev, SD_BDLPL, 0);
1065         azx_sd_writel(azx_dev, SD_BDLPU, 0);
1066         azx_sd_writel(azx_dev, SD_CTL, 0);
1067
1068         hinfo->ops.cleanup(hinfo, apcm->codec, substream);
1069
1070         return snd_pcm_lib_free_pages(substream);
1071 }
1072
1073 static int azx_pcm_prepare(struct snd_pcm_substream *substream)
1074 {
1075         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1076         struct azx *chip = apcm->chip;
1077         struct azx_dev *azx_dev = get_azx_dev(substream);
1078         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1079         struct snd_pcm_runtime *runtime = substream->runtime;
1080
1081         azx_dev->bufsize = snd_pcm_lib_buffer_bytes(substream);
1082         azx_dev->fragsize = snd_pcm_lib_period_bytes(substream);
1083         azx_dev->frags = azx_dev->bufsize / azx_dev->fragsize;
1084         azx_dev->format_val = snd_hda_calc_stream_format(runtime->rate,
1085                                                          runtime->channels,
1086                                                          runtime->format,
1087                                                          hinfo->maxbps);
1088         if (! azx_dev->format_val) {
1089                 snd_printk(KERN_ERR SFX "invalid format_val, rate=%d, ch=%d, format=%d\n",
1090                            runtime->rate, runtime->channels, runtime->format);
1091                 return -EINVAL;
1092         }
1093
1094         snd_printdd("azx_pcm_prepare: bufsize=0x%x, fragsize=0x%x, format=0x%x\n",
1095                     azx_dev->bufsize, azx_dev->fragsize, azx_dev->format_val);
1096         azx_setup_periods(azx_dev);
1097         azx_setup_controller(chip, azx_dev);
1098         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1099                 azx_dev->fifo_size = azx_sd_readw(azx_dev, SD_FIFOSIZE) + 1;
1100         else
1101                 azx_dev->fifo_size = 0;
1102         azx_dev->last_pos = 0;
1103
1104         return hinfo->ops.prepare(hinfo, apcm->codec, azx_dev->stream_tag,
1105                                   azx_dev->format_val, substream);
1106 }
1107
1108 static int azx_pcm_trigger(struct snd_pcm_substream *substream, int cmd)
1109 {
1110         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1111         struct azx_dev *azx_dev = get_azx_dev(substream);
1112         struct azx *chip = apcm->chip;
1113         int err = 0;
1114
1115         spin_lock(&chip->reg_lock);
1116         switch (cmd) {
1117         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
1118         case SNDRV_PCM_TRIGGER_RESUME:
1119         case SNDRV_PCM_TRIGGER_START:
1120                 azx_stream_start(chip, azx_dev);
1121                 azx_dev->running = 1;
1122                 break;
1123         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
1124         case SNDRV_PCM_TRIGGER_SUSPEND:
1125         case SNDRV_PCM_TRIGGER_STOP:
1126                 azx_stream_stop(chip, azx_dev);
1127                 azx_dev->running = 0;
1128                 break;
1129         default:
1130                 err = -EINVAL;
1131         }
1132         spin_unlock(&chip->reg_lock);
1133         if (cmd == SNDRV_PCM_TRIGGER_PAUSE_PUSH ||
1134             cmd == SNDRV_PCM_TRIGGER_SUSPEND ||
1135             cmd == SNDRV_PCM_TRIGGER_STOP) {
1136                 int timeout = 5000;
1137                 while (azx_sd_readb(azx_dev, SD_CTL) & SD_CTL_DMA_START && --timeout)
1138                         ;
1139         }
1140         return err;
1141 }
1142
1143 static snd_pcm_uframes_t azx_pcm_pointer(struct snd_pcm_substream *substream)
1144 {
1145         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1146         struct azx *chip = apcm->chip;
1147         struct azx_dev *azx_dev = get_azx_dev(substream);
1148         unsigned int pos;
1149
1150         if (chip->position_fix == POS_FIX_POSBUF) {
1151                 /* use the position buffer */
1152                 pos = *azx_dev->posbuf;
1153         } else {
1154                 /* read LPIB */
1155                 pos = azx_sd_readl(azx_dev, SD_LPIB);
1156                 if (chip->position_fix == POS_FIX_FIFO)
1157                         pos += azx_dev->fifo_size;
1158         }
1159         if (pos >= azx_dev->bufsize)
1160                 pos = 0;
1161         return bytes_to_frames(substream->runtime, pos);
1162 }
1163
1164 static struct snd_pcm_ops azx_pcm_ops = {
1165         .open = azx_pcm_open,
1166         .close = azx_pcm_close,
1167         .ioctl = snd_pcm_lib_ioctl,
1168         .hw_params = azx_pcm_hw_params,
1169         .hw_free = azx_pcm_hw_free,
1170         .prepare = azx_pcm_prepare,
1171         .trigger = azx_pcm_trigger,
1172         .pointer = azx_pcm_pointer,
1173 };
1174
1175 static void azx_pcm_free(struct snd_pcm *pcm)
1176 {
1177         kfree(pcm->private_data);
1178 }
1179
1180 static int __devinit create_codec_pcm(struct azx *chip, struct hda_codec *codec,
1181                                       struct hda_pcm *cpcm, int pcm_dev)
1182 {
1183         int err;
1184         struct snd_pcm *pcm;
1185         struct azx_pcm *apcm;
1186
1187         snd_assert(cpcm->stream[0].substreams || cpcm->stream[1].substreams, return -EINVAL);
1188         snd_assert(cpcm->name, return -EINVAL);
1189
1190         err = snd_pcm_new(chip->card, cpcm->name, pcm_dev,
1191                           cpcm->stream[0].substreams, cpcm->stream[1].substreams,
1192                           &pcm);
1193         if (err < 0)
1194                 return err;
1195         strcpy(pcm->name, cpcm->name);
1196         apcm = kmalloc(sizeof(*apcm), GFP_KERNEL);
1197         if (apcm == NULL)
1198                 return -ENOMEM;
1199         apcm->chip = chip;
1200         apcm->codec = codec;
1201         apcm->hinfo[0] = &cpcm->stream[0];
1202         apcm->hinfo[1] = &cpcm->stream[1];
1203         pcm->private_data = apcm;
1204         pcm->private_free = azx_pcm_free;
1205         if (cpcm->stream[0].substreams)
1206                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_PLAYBACK, &azx_pcm_ops);
1207         if (cpcm->stream[1].substreams)
1208                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_CAPTURE, &azx_pcm_ops);
1209         snd_pcm_lib_preallocate_pages_for_all(pcm, SNDRV_DMA_TYPE_DEV,
1210                                               snd_dma_pci_data(chip->pci),
1211                                               1024 * 64, 1024 * 128);
1212         chip->pcm[pcm_dev] = pcm;
1213         chip->pcm_devs = pcm_dev + 1;
1214
1215         return 0;
1216 }
1217
1218 static int __devinit azx_pcm_create(struct azx *chip)
1219 {
1220         struct list_head *p;
1221         struct hda_codec *codec;
1222         int c, err;
1223         int pcm_dev;
1224
1225         if ((err = snd_hda_build_pcms(chip->bus)) < 0)
1226                 return err;
1227
1228         /* create audio PCMs */
1229         pcm_dev = 0;
1230         list_for_each(p, &chip->bus->codec_list) {
1231                 codec = list_entry(p, struct hda_codec, list);
1232                 for (c = 0; c < codec->num_pcms; c++) {
1233                         if (codec->pcm_info[c].is_modem)
1234                                 continue; /* create later */
1235                         if (pcm_dev >= AZX_MAX_AUDIO_PCMS) {
1236                                 snd_printk(KERN_ERR SFX "Too many audio PCMs\n");
1237                                 return -EINVAL;
1238                         }
1239                         err = create_codec_pcm(chip, codec, &codec->pcm_info[c], pcm_dev);
1240                         if (err < 0)
1241                                 return err;
1242                         pcm_dev++;
1243                 }
1244         }
1245
1246         /* create modem PCMs */
1247         pcm_dev = AZX_MAX_AUDIO_PCMS;
1248         list_for_each(p, &chip->bus->codec_list) {
1249                 codec = list_entry(p, struct hda_codec, list);
1250                 for (c = 0; c < codec->num_pcms; c++) {
1251                         if (! codec->pcm_info[c].is_modem)
1252                                 continue; /* already created */
1253                         if (pcm_dev >= AZX_MAX_PCMS) {
1254                                 snd_printk(KERN_ERR SFX "Too many modem PCMs\n");
1255                                 return -EINVAL;
1256                         }
1257                         err = create_codec_pcm(chip, codec, &codec->pcm_info[c], pcm_dev);
1258                         if (err < 0)
1259                                 return err;
1260                         chip->pcm[pcm_dev]->dev_class = SNDRV_PCM_CLASS_MODEM;
1261                         pcm_dev++;
1262                 }
1263         }
1264         return 0;
1265 }
1266
1267 /*
1268  * mixer creation - all stuff is implemented in hda module
1269  */
1270 static int __devinit azx_mixer_create(struct azx *chip)
1271 {
1272         return snd_hda_build_controls(chip->bus);
1273 }
1274
1275
1276 /*
1277  * initialize SD streams
1278  */
1279 static int __devinit azx_init_stream(struct azx *chip)
1280 {
1281         int i;
1282
1283         /* initialize each stream (aka device)
1284          * assign the starting bdl address to each stream (device) and initialize
1285          */
1286         for (i = 0; i < chip->num_streams; i++) {
1287                 unsigned int off = sizeof(u32) * (i * AZX_MAX_FRAG * 4);
1288                 struct azx_dev *azx_dev = &chip->azx_dev[i];
1289                 azx_dev->bdl = (u32 *)(chip->bdl.area + off);
1290                 azx_dev->bdl_addr = chip->bdl.addr + off;
1291                 azx_dev->posbuf = (volatile u32 *)(chip->posbuf.area + i * 8);
1292                 /* offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
1293                 azx_dev->sd_addr = chip->remap_addr + (0x20 * i + 0x80);
1294                 /* int mask: SDI0=0x01, SDI1=0x02, ... SDO3=0x80 */
1295                 azx_dev->sd_int_sta_mask = 1 << i;
1296                 /* stream tag: must be non-zero and unique */
1297                 azx_dev->index = i;
1298                 azx_dev->stream_tag = i + 1;
1299         }
1300
1301         return 0;
1302 }
1303
1304
1305 #ifdef CONFIG_PM
1306 /*
1307  * power management
1308  */
1309 static int azx_suspend(struct pci_dev *pci, pm_message_t state)
1310 {
1311         struct snd_card *card = pci_get_drvdata(pci);
1312         struct azx *chip = card->private_data;
1313         int i;
1314
1315         snd_power_change_state(card, SNDRV_CTL_POWER_D3hot);
1316         for (i = 0; i < chip->pcm_devs; i++)
1317                 snd_pcm_suspend_all(chip->pcm[i]);
1318         snd_hda_suspend(chip->bus, state);
1319         azx_free_cmd_io(chip);
1320         pci_disable_device(pci);
1321         pci_save_state(pci);
1322         return 0;
1323 }
1324
1325 static int azx_resume(struct pci_dev *pci)
1326 {
1327         struct snd_card *card = pci_get_drvdata(pci);
1328         struct azx *chip = card->private_data;
1329
1330         pci_restore_state(pci);
1331         pci_enable_device(pci);
1332         pci_set_master(pci);
1333         azx_init_chip(chip);
1334         snd_hda_resume(chip->bus);
1335         snd_power_change_state(card, SNDRV_CTL_POWER_D0);
1336         return 0;
1337 }
1338 #endif /* CONFIG_PM */
1339
1340
1341 /*
1342  * destructor
1343  */
1344 static int azx_free(struct azx *chip)
1345 {
1346         if (chip->initialized) {
1347                 int i;
1348
1349                 for (i = 0; i < chip->num_streams; i++)
1350                         azx_stream_stop(chip, &chip->azx_dev[i]);
1351
1352                 /* disable interrupts */
1353                 azx_int_disable(chip);
1354                 azx_int_clear(chip);
1355
1356                 /* disable CORB/RIRB */
1357                 azx_free_cmd_io(chip);
1358
1359                 /* disable position buffer */
1360                 azx_writel(chip, DPLBASE, 0);
1361                 azx_writel(chip, DPUBASE, 0);
1362
1363                 /* wait a little for interrupts to finish */
1364                 msleep(1);
1365         }
1366
1367         if (chip->remap_addr)
1368                 iounmap(chip->remap_addr);
1369         if (chip->irq >= 0)
1370                 free_irq(chip->irq, (void*)chip);
1371
1372         if (chip->bdl.area)
1373                 snd_dma_free_pages(&chip->bdl);
1374         if (chip->rb.area)
1375                 snd_dma_free_pages(&chip->rb);
1376         if (chip->posbuf.area)
1377                 snd_dma_free_pages(&chip->posbuf);
1378         pci_release_regions(chip->pci);
1379         pci_disable_device(chip->pci);
1380         kfree(chip->azx_dev);
1381         kfree(chip);
1382
1383         return 0;
1384 }
1385
1386 static int azx_dev_free(struct snd_device *device)
1387 {
1388         return azx_free(device->device_data);
1389 }
1390
1391 /*
1392  * constructor
1393  */
1394 static int __devinit azx_create(struct snd_card *card, struct pci_dev *pci,
1395                                 int driver_type,
1396                                 struct azx **rchip)
1397 {
1398         struct azx *chip;
1399         int err = 0;
1400         static struct snd_device_ops ops = {
1401                 .dev_free = azx_dev_free,
1402         };
1403
1404         *rchip = NULL;
1405         
1406         if ((err = pci_enable_device(pci)) < 0)
1407                 return err;
1408
1409         chip = kzalloc(sizeof(*chip), GFP_KERNEL);
1410         
1411         if (NULL == chip) {
1412                 snd_printk(KERN_ERR SFX "cannot allocate chip\n");
1413                 pci_disable_device(pci);
1414                 return -ENOMEM;
1415         }
1416
1417         spin_lock_init(&chip->reg_lock);
1418         init_MUTEX(&chip->open_mutex);
1419         chip->card = card;
1420         chip->pci = pci;
1421         chip->irq = -1;
1422         chip->driver_type = driver_type;
1423
1424         chip->position_fix = position_fix ? position_fix : POS_FIX_POSBUF;
1425
1426 #if BITS_PER_LONG != 64
1427         /* Fix up base address on ULI M5461 */
1428         if (chip->driver_type == AZX_DRIVER_ULI) {
1429                 u16 tmp3;
1430                 pci_read_config_word(pci, 0x40, &tmp3);
1431                 pci_write_config_word(pci, 0x40, tmp3 | 0x10);
1432                 pci_write_config_dword(pci, PCI_BASE_ADDRESS_1, 0);
1433         }
1434 #endif
1435
1436         if ((err = pci_request_regions(pci, "ICH HD audio")) < 0) {
1437                 kfree(chip);
1438                 pci_disable_device(pci);
1439                 return err;
1440         }
1441
1442         chip->addr = pci_resource_start(pci,0);
1443         chip->remap_addr = ioremap_nocache(chip->addr, pci_resource_len(pci,0));
1444         if (chip->remap_addr == NULL) {
1445                 snd_printk(KERN_ERR SFX "ioremap error\n");
1446                 err = -ENXIO;
1447                 goto errout;
1448         }
1449
1450         if (request_irq(pci->irq, azx_interrupt, SA_INTERRUPT|SA_SHIRQ,
1451                         "HDA Intel", (void*)chip)) {
1452                 snd_printk(KERN_ERR SFX "unable to grab IRQ %d\n", pci->irq);
1453                 err = -EBUSY;
1454                 goto errout;
1455         }
1456         chip->irq = pci->irq;
1457
1458         pci_set_master(pci);
1459         synchronize_irq(chip->irq);
1460
1461         switch (chip->driver_type) {
1462         case AZX_DRIVER_ULI:
1463                 chip->playback_streams = ULI_NUM_PLAYBACK;
1464                 chip->capture_streams = ULI_NUM_CAPTURE;
1465                 chip->playback_index_offset = ULI_PLAYBACK_INDEX;
1466                 chip->capture_index_offset = ULI_CAPTURE_INDEX;
1467                 break;
1468         default:
1469                 chip->playback_streams = ICH6_NUM_PLAYBACK;
1470                 chip->capture_streams = ICH6_NUM_CAPTURE;
1471                 chip->playback_index_offset = ICH6_PLAYBACK_INDEX;
1472                 chip->capture_index_offset = ICH6_CAPTURE_INDEX;
1473                 break;
1474         }
1475         chip->num_streams = chip->playback_streams + chip->capture_streams;
1476         chip->azx_dev = kcalloc(chip->num_streams, sizeof(*chip->azx_dev), GFP_KERNEL);
1477         if (! chip->azx_dev) {
1478                 snd_printk(KERN_ERR "cannot malloc azx_dev\n");
1479                 goto errout;
1480         }
1481
1482         /* allocate memory for the BDL for each stream */
1483         if ((err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
1484                                        BDL_SIZE, &chip->bdl)) < 0) {
1485                 snd_printk(KERN_ERR SFX "cannot allocate BDL\n");
1486                 goto errout;
1487         }
1488         /* allocate memory for the position buffer */
1489         if ((err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
1490                                        chip->num_streams * 8, &chip->posbuf)) < 0) {
1491                 snd_printk(KERN_ERR SFX "cannot allocate posbuf\n");
1492                 goto errout;
1493         }
1494         /* allocate CORB/RIRB */
1495         if ((err = azx_alloc_cmd_io(chip)) < 0)
1496                 goto errout;
1497
1498         /* initialize streams */
1499         azx_init_stream(chip);
1500
1501         /* initialize chip */
1502         azx_init_chip(chip);
1503
1504         chip->initialized = 1;
1505
1506         /* codec detection */
1507         if (! chip->codec_mask) {
1508                 snd_printk(KERN_ERR SFX "no codecs found!\n");
1509                 err = -ENODEV;
1510                 goto errout;
1511         }
1512
1513         if ((err = snd_device_new(card, SNDRV_DEV_LOWLEVEL, chip, &ops)) <0) {
1514                 snd_printk(KERN_ERR SFX "Error creating device [card]!\n");
1515                 goto errout;
1516         }
1517
1518         strcpy(card->driver, "HDA-Intel");
1519         strcpy(card->shortname, driver_short_names[chip->driver_type]);
1520         sprintf(card->longname, "%s at 0x%lx irq %i", card->shortname, chip->addr, chip->irq);
1521
1522         *rchip = chip;
1523         return 0;
1524
1525  errout:
1526         azx_free(chip);
1527         return err;
1528 }
1529
1530 static int __devinit azx_probe(struct pci_dev *pci, const struct pci_device_id *pci_id)
1531 {
1532         struct snd_card *card;
1533         struct azx *chip;
1534         int err = 0;
1535
1536         card = snd_card_new(index, id, THIS_MODULE, 0);
1537         if (NULL == card) {
1538                 snd_printk(KERN_ERR SFX "Error creating card!\n");
1539                 return -ENOMEM;
1540         }
1541
1542         if ((err = azx_create(card, pci, pci_id->driver_data,
1543                               &chip)) < 0) {
1544                 snd_card_free(card);
1545                 return err;
1546         }
1547         card->private_data = chip;
1548
1549         /* create codec instances */
1550         if ((err = azx_codec_create(chip, model)) < 0) {
1551                 snd_card_free(card);
1552                 return err;
1553         }
1554
1555         /* create PCM streams */
1556         if ((err = azx_pcm_create(chip)) < 0) {
1557                 snd_card_free(card);
1558                 return err;
1559         }
1560
1561         /* create mixer controls */
1562         if ((err = azx_mixer_create(chip)) < 0) {
1563                 snd_card_free(card);
1564                 return err;
1565         }
1566
1567         snd_card_set_dev(card, &pci->dev);
1568
1569         if ((err = snd_card_register(card)) < 0) {
1570                 snd_card_free(card);
1571                 return err;
1572         }
1573
1574         pci_set_drvdata(pci, card);
1575
1576         return err;
1577 }
1578
1579 static void __devexit azx_remove(struct pci_dev *pci)
1580 {
1581         snd_card_free(pci_get_drvdata(pci));
1582         pci_set_drvdata(pci, NULL);
1583 }
1584
1585 /* PCI IDs */
1586 static struct pci_device_id azx_ids[] = {
1587         { 0x8086, 0x2668, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH6 */
1588         { 0x8086, 0x27d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH7 */
1589         { 0x8086, 0x269a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ESB2 */
1590         { 0x8086, 0x284b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH8 */
1591         { 0x1002, 0x437b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB450 */
1592         { 0x1106, 0x3288, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_VIA }, /* VIA VT8251/VT8237A */
1593         { 0x1039, 0x7502, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_SIS }, /* SIS966 */
1594         { 0x10b9, 0x5461, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ULI }, /* ULI M5461 */
1595         { 0x10de, 0x026c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA 026c */
1596         { 0x10de, 0x0371, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA 0371 */
1597         { 0, }
1598 };
1599 MODULE_DEVICE_TABLE(pci, azx_ids);
1600
1601 /* pci_driver definition */
1602 static struct pci_driver driver = {
1603         .name = "HDA Intel",
1604         .id_table = azx_ids,
1605         .probe = azx_probe,
1606         .remove = __devexit_p(azx_remove),
1607 #ifdef CONFIG_PM
1608         .suspend = azx_suspend,
1609         .resume = azx_resume,
1610 #endif
1611 };
1612
1613 static int __init alsa_card_azx_init(void)
1614 {
1615         return pci_register_driver(&driver);
1616 }
1617
1618 static void __exit alsa_card_azx_exit(void)
1619 {
1620         pci_unregister_driver(&driver);
1621 }
1622
1623 module_init(alsa_card_azx_init)
1624 module_exit(alsa_card_azx_exit)