git.oblomov.eu Git - linux-2.6/blob - drivers/ide/pci/hpt366.c

   1 /*
   2  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   3  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
   4  * Portions Copyright (C) 2003          Red Hat Inc
   5  * Portions Copyright (C) 2007          Bartlomiej Zolnierkiewicz
   6  * Portions Copyright (C) 2005-2007     MontaVista Software, Inc.
   7  *
   8  * Thanks to HighPoint Technologies for their assistance, and hardware.
   9  * Special Thanks to Jon Burchmore in SanDiego for the deep pockets, his
  10  * donation of an ABit BP6 mainboard, processor, and memory acellerated
  11  * development and support.
  12  *
  13  *
  14  * HighPoint has its own drivers (open source except for the RAID part)
  15  * available from http://www.highpoint-tech.com/BIOS%20+%20Driver/.
  16  * This may be useful to anyone wanting to work on this driver, however  do not
  17  * trust  them too much since the code tends to become less and less meaningful
  18  * as the time passes... :-/
  19  *
  20  * Note that final HPT370 support was done by force extraction of GPL.
  21  *
  22  * - add function for getting/setting power status of drive
  23  * - the HPT370's state machine can get confused. reset it before each dma
  24  *   xfer to prevent that from happening.
  25  * - reset state engine whenever we get an error.
  26  * - check for busmaster state at end of dma.
  27  * - use new highpoint timings.
  28  * - detect bus speed using highpoint register.
  29  * - use pll if we don't have a clock table. added a 66MHz table that's
  30  *   just 2x the 33MHz table.
  31  * - removed turnaround. NOTE: we never want to switch between pll and
  32  *   pci clocks as the chip can glitch in those cases. the highpoint
  33  *   approved workaround slows everything down too much to be useful. in
  34  *   addition, we would have to serialize access to each chip.
  35  *      Adrian Sun <a.sun@sun.com>
  36  *
  37  * add drive timings for 66MHz PCI bus,
  38  * fix ATA Cable signal detection, fix incorrect /proc info
  39  * add /proc display for per-drive PIO/DMA/UDMA mode and
  40  * per-channel ATA-33/66 Cable detect.
  41  *      Duncan Laurie <void@sun.com>
  42  *
  43  * fixup /proc output for multiple controllers
  44  *      Tim Hockin <thockin@sun.com>
  45  *
  46  * On hpt366:
  47  * Reset the hpt366 on error, reset on dma
  48  * Fix disabling Fast Interrupt hpt366.
  49  *      Mike Waychison <crlf@sun.com>
  50  *
  51  * Added support for 372N clocking and clock switching. The 372N needs
  52  * different clocks on read/write. This requires overloading rw_disk and
  53  * other deeply crazy things. Thanks to <http://www.hoerstreich.de> for
  54  * keeping me sane.
  55  *              Alan Cox <alan@redhat.com>
  56  *
  57  * - fix the clock turnaround code: it was writing to the wrong ports when
  58  *   called for the secondary channel, caching the current clock mode per-
  59  *   channel caused the cached register value to get out of sync with the
  60  *   actual one, the channels weren't serialized, the turnaround shouldn't
  61  *   be done on 66 MHz PCI bus
  62  * - disable UltraATA/100 for HPT370 by default as the 33 MHz clock being used
  63  *   does not allow for this speed anyway
  64  * - avoid touching disabled channels (e.g. HPT371/N are single channel chips,
  65  *   their primary channel is kind of virtual, it isn't tied to any pins)
  66  * - fix/remove bad/unused timing tables and use one set of tables for the whole
  67  *   HPT37x chip family; save space by introducing the separate transfer mode
  68  *   table in which the mode lookup is done
  69  * - use f_CNT value saved by  the HighPoint BIOS as reading it directly gives
  70  *   the wrong PCI frequency since DPLL has already been calibrated by BIOS;
  71  *   read it only from the function 0 of HPT374 chips
  72  * - fix the hotswap code:  it caused RESET- to glitch when tristating the bus,
  73  *   and for HPT36x the obsolete HDIO_TRISTATE_HWIF handler was called instead
  74  * - pass to init_chipset() handlers a copy of the IDE PCI device structure as
  75  *   they tamper with its fields
  76  * - pass  to the init_setup handlers a copy of the ide_pci_device_t structure
  77  *   since they may tamper with its fields
  78  * - prefix the driver startup messages with the real chip name
  79  * - claim the extra 240 bytes of I/O space for all chips
  80  * - optimize the UltraDMA filtering and the drive list lookup code
  81  * - use pci_get_slot() to get to the function 1 of HPT36x/374
  82  * - cache offset of the channel's misc. control registers (MCRs) being used
  83  *   throughout the driver
  84  * - only touch the relevant MCR when detecting the cable type on HPT374's
  85  *   function 1
  86  * - rename all the register related variables consistently
  87  * - move all the interrupt twiddling code from the speedproc handlers into
  88  *   init_hwif_hpt366(), also grouping all the DMA related code together there
  89  * - merge HPT36x/HPT37x speedproc handlers, fix PIO timing register mask and
  90  *   separate the UltraDMA and MWDMA masks there to avoid changing PIO timings
  91  *   when setting an UltraDMA mode
  92  * - fix hpt3xx_tune_drive() to set the PIO mode requested, not always select
  93  *   the best possible one
  94  * - clean up DMA timeout handling for HPT370
  95  * - switch to using the enumeration type to differ between the numerous chip
  96  *   variants, matching PCI device/revision ID with the chip type early, at the
  97  *   init_setup stage
  98  * - extend the hpt_info structure to hold the DPLL and PCI clock frequencies,
  99  *   stop duplicating it for each channel by storing the pointer in the pci_dev
 100  *   structure: first, at the init_setup stage, point it to a static "template"
 101  *   with only the chip type and its specific base DPLL frequency, the highest
 102  *   UltraDMA mode, and the chip settings table pointer filled,  then, at the
 103  *   init_chipset stage, allocate per-chip instance  and fill it with the rest
 104  *   of the necessary information
 105  * - get rid of the constant thresholds in the HPT37x PCI clock detection code,
 106  *   switch  to calculating  PCI clock frequency based on the chip's base DPLL
 107  *   frequency
 108  * - switch to using the  DPLL clock and enable UltraATA/133 mode by default on
 109  *   anything  newer than HPT370/A (except HPT374 that is not capable of this
 110  *   mode according to the manual)
 111  * - fold PCI clock detection and DPLL setup code into init_chipset_hpt366(),
 112  *   also fixing the interchanged 25/40 MHz PCI clock cases for HPT36x chips;
 113  *   unify HPT36x/37x timing setup code and the speedproc handlers by joining
 114  *   the register setting lists into the table indexed by the clock selected
 115  * - set the correct hwif->ultra_mask for each individual chip
 116  * - add Ultra and MW DMA mode filtering for the HPT37[24] based SATA cards
 117  *      Sergei Shtylyov, <sshtylyov@ru.mvista.com> or <source@mvista.com>
 118  */
 119
 120 #include <linux/types.h>
 121 #include <linux/module.h>
 122 #include <linux/kernel.h>
 123 #include <linux/delay.h>
 124 #include <linux/blkdev.h>
 125 #include <linux/hdreg.h>
 126 #include <linux/interrupt.h>
 127 #include <linux/pci.h>
 128 #include <linux/init.h>
 129 #include <linux/ide.h>
 130
 131 #include <asm/uaccess.h>
 132 #include <asm/io.h>
 133
 134 #define DRV_NAME "hpt366"
 135
 136 /* various tuning parameters */
 137 #define HPT_RESET_STATE_ENGINE
 138 #undef  HPT_DELAY_INTERRUPT
 139 #define HPT_SERIALIZE_IO        0
 140
 141 static const char *quirk_drives[] = {
 142         "QUANTUM FIREBALLlct08 08",
 143         "QUANTUM FIREBALLP KA6.4",
 144         "QUANTUM FIREBALLP LM20.4",
 145         "QUANTUM FIREBALLP LM20.5",
 146         NULL
 147 };
 148
 149 static const char *bad_ata100_5[] = {
 150         "IBM-DTLA-307075",
 151         "IBM-DTLA-307060",
 152         "IBM-DTLA-307045",
 153         "IBM-DTLA-307030",
 154         "IBM-DTLA-307020",
 155         "IBM-DTLA-307015",
 156         "IBM-DTLA-305040",
 157         "IBM-DTLA-305030",
 158         "IBM-DTLA-305020",
 159         "IC35L010AVER07-0",
 160         "IC35L020AVER07-0",
 161         "IC35L030AVER07-0",
 162         "IC35L040AVER07-0",
 163         "IC35L060AVER07-0",
 164         "WDC AC310200R",
 165         NULL
 166 };
 167
 168 static const char *bad_ata66_4[] = {
 169         "IBM-DTLA-307075",
 170         "IBM-DTLA-307060",
 171         "IBM-DTLA-307045",
 172         "IBM-DTLA-307030",
 173         "IBM-DTLA-307020",
 174         "IBM-DTLA-307015",
 175         "IBM-DTLA-305040",
 176         "IBM-DTLA-305030",
 177         "IBM-DTLA-305020",
 178         "IC35L010AVER07-0",
 179         "IC35L020AVER07-0",
 180         "IC35L030AVER07-0",
 181         "IC35L040AVER07-0",
 182         "IC35L060AVER07-0",
 183         "WDC AC310200R",
 184         "MAXTOR STM3320620A",
 185         NULL
 186 };
 187
 188 static const char *bad_ata66_3[] = {
 189         "WDC AC310200R",
 190         NULL
 191 };
 192
 193 static const char *bad_ata33[] = {
 194         "Maxtor 92720U8", "Maxtor 92040U6", "Maxtor 91360U4", "Maxtor 91020U3", "Maxtor 90845U3", "Maxtor 90650U2",
 195         "Maxtor 91360D8", "Maxtor 91190D7", "Maxtor 91020D6", "Maxtor 90845D5", "Maxtor 90680D4", "Maxtor 90510D3", "Maxtor 90340D2",
 196         "Maxtor 91152D8", "Maxtor 91008D7", "Maxtor 90845D6", "Maxtor 90840D6", "Maxtor 90720D5", "Maxtor 90648D5", "Maxtor 90576D4",
 197         "Maxtor 90510D4",
 198         "Maxtor 90432D3", "Maxtor 90288D2", "Maxtor 90256D2",
 199         "Maxtor 91000D8", "Maxtor 90910D8", "Maxtor 90875D7", "Maxtor 90840D7", "Maxtor 90750D6", "Maxtor 90625D5", "Maxtor 90500D4",
 200         "Maxtor 91728D8", "Maxtor 91512D7", "Maxtor 91303D6", "Maxtor 91080D5", "Maxtor 90845D4", "Maxtor 90680D4", "Maxtor 90648D3", "Maxtor 90432D2",
 201         NULL
 202 };
 203
 204 static u8 xfer_speeds[] = {
 205         XFER_UDMA_6,
 206         XFER_UDMA_5,
 207         XFER_UDMA_4,
 208         XFER_UDMA_3,
 209         XFER_UDMA_2,
 210         XFER_UDMA_1,
 211         XFER_UDMA_0,
 212
 213         XFER_MW_DMA_2,
 214         XFER_MW_DMA_1,
 215         XFER_MW_DMA_0,
 216
 217         XFER_PIO_4,
 218         XFER_PIO_3,
 219         XFER_PIO_2,
 220         XFER_PIO_1,
 221         XFER_PIO_0
 222 };
 223
 224 /* Key for bus clock timings
 225  * 36x   37x
 226  * bits  bits
 227  * 0:3   0:3    data_high_time. Inactive time of DIOW_/DIOR_ for PIO and MW DMA.
 228  *              cycles = value + 1
 229  * 4:7   4:8    data_low_time. Active time of DIOW_/DIOR_ for PIO and MW DMA.
 230  *              cycles = value + 1
 231  * 8:11  9:12   cmd_high_time. Inactive time of DIOW_/DIOR_ during task file
 232  *              register access.
 233  * 12:15 13:17  cmd_low_time. Active time of DIOW_/DIOR_ during task file
 234  *              register access.
 235  * 16:18 18:20  udma_cycle_time. Clock cycles for UDMA xfer.
 236  * -     21     CLK frequency: 0=ATA clock, 1=dual ATA clock.
 237  * 19:21 22:24  pre_high_time. Time to initialize the 1st cycle for PIO and
 238  *              MW DMA xfer.
 239  * 22:24 25:27  cmd_pre_high_time. Time to initialize the 1st PIO cycle for
 240  *              task file register access.
 241  * 28    28     UDMA enable.
 242  * 29    29     DMA  enable.
 243  * 30    30     PIO MST enable. If set, the chip is in bus master mode during
 244  *              PIO xfer.
 245  * 31    31     FIFO enable.
 246  */
 247
 248 static u32 forty_base_hpt36x[] = {
 249         /* XFER_UDMA_6 */       0x900fd943,
 250         /* XFER_UDMA_5 */       0x900fd943,
 251         /* XFER_UDMA_4 */       0x900fd943,
 252         /* XFER_UDMA_3 */       0x900ad943,
 253         /* XFER_UDMA_2 */       0x900bd943,
 254         /* XFER_UDMA_1 */       0x9008d943,
 255         /* XFER_UDMA_0 */       0x9008d943,
 256
 257         /* XFER_MW_DMA_2 */     0xa008d943,
 258         /* XFER_MW_DMA_1 */     0xa010d955,
 259         /* XFER_MW_DMA_0 */     0xa010d9fc,
 260
 261         /* XFER_PIO_4 */        0xc008d963,
 262         /* XFER_PIO_3 */        0xc010d974,
 263         /* XFER_PIO_2 */        0xc010d997,
 264         /* XFER_PIO_1 */        0xc010d9c7,
 265         /* XFER_PIO_0 */        0xc018d9d9
 266 };
 267
 268 static u32 thirty_three_base_hpt36x[] = {
 269         /* XFER_UDMA_6 */       0x90c9a731,
 270         /* XFER_UDMA_5 */       0x90c9a731,
 271         /* XFER_UDMA_4 */       0x90c9a731,
 272         /* XFER_UDMA_3 */       0x90cfa731,
 273         /* XFER_UDMA_2 */       0x90caa731,
 274         /* XFER_UDMA_1 */       0x90cba731,
 275         /* XFER_UDMA_0 */       0x90c8a731,
 276
 277         /* XFER_MW_DMA_2 */     0xa0c8a731,
 278         /* XFER_MW_DMA_1 */     0xa0c8a732,     /* 0xa0c8a733 */
 279         /* XFER_MW_DMA_0 */     0xa0c8a797,
 280
 281         /* XFER_PIO_4 */        0xc0c8a731,
 282         /* XFER_PIO_3 */        0xc0c8a742,
 283         /* XFER_PIO_2 */        0xc0d0a753,
 284         /* XFER_PIO_1 */        0xc0d0a7a3,     /* 0xc0d0a793 */
 285         /* XFER_PIO_0 */        0xc0d0a7aa      /* 0xc0d0a7a7 */
 286 };
 287
 288 static u32 twenty_five_base_hpt36x[] = {
 289         /* XFER_UDMA_6 */       0x90c98521,
 290         /* XFER_UDMA_5 */       0x90c98521,
 291         /* XFER_UDMA_4 */       0x90c98521,
 292         /* XFER_UDMA_3 */       0x90cf8521,
 293         /* XFER_UDMA_2 */       0x90cf8521,
 294         /* XFER_UDMA_1 */       0x90cb8521,
 295         /* XFER_UDMA_0 */       0x90cb8521,
 296
 297         /* XFER_MW_DMA_2 */     0xa0ca8521,
 298         /* XFER_MW_DMA_1 */     0xa0ca8532,
 299         /* XFER_MW_DMA_0 */     0xa0ca8575,
 300
 301         /* XFER_PIO_4 */        0xc0ca8521,
 302         /* XFER_PIO_3 */        0xc0ca8532,
 303         /* XFER_PIO_2 */        0xc0ca8542,
 304         /* XFER_PIO_1 */        0xc0d08572,
 305         /* XFER_PIO_0 */        0xc0d08585
 306 };
 307
 308 #if 0
 309 /* These are the timing tables from the HighPoint open source drivers... */
 310 static u32 thirty_three_base_hpt37x[] = {
 311         /* XFER_UDMA_6 */       0x12446231,     /* 0x12646231 ?? */
 312         /* XFER_UDMA_5 */       0x12446231,
 313         /* XFER_UDMA_4 */       0x12446231,
 314         /* XFER_UDMA_3 */       0x126c6231,
 315         /* XFER_UDMA_2 */       0x12486231,
 316         /* XFER_UDMA_1 */       0x124c6233,
 317         /* XFER_UDMA_0 */       0x12506297,
 318
 319         /* XFER_MW_DMA_2 */     0x22406c31,
 320         /* XFER_MW_DMA_1 */     0x22406c33,
 321         /* XFER_MW_DMA_0 */     0x22406c97,
 322
 323         /* XFER_PIO_4 */        0x06414e31,
 324         /* XFER_PIO_3 */        0x06414e42,
 325         /* XFER_PIO_2 */        0x06414e53,
 326         /* XFER_PIO_1 */        0x06814e93,
 327         /* XFER_PIO_0 */        0x06814ea7
 328 };
 329
 330 static u32 fifty_base_hpt37x[] = {
 331         /* XFER_UDMA_6 */       0x12848242,
 332         /* XFER_UDMA_5 */       0x12848242,
 333         /* XFER_UDMA_4 */       0x12ac8242,
 334         /* XFER_UDMA_3 */       0x128c8242,
 335         /* XFER_UDMA_2 */       0x120c8242,
 336         /* XFER_UDMA_1 */       0x12148254,
 337         /* XFER_UDMA_0 */       0x121882ea,
 338
 339         /* XFER_MW_DMA_2 */     0x22808242,
 340         /* XFER_MW_DMA_1 */     0x22808254,
 341         /* XFER_MW_DMA_0 */     0x228082ea,
 342
 343         /* XFER_PIO_4 */        0x0a81f442,
 344         /* XFER_PIO_3 */        0x0a81f443,
 345         /* XFER_PIO_2 */        0x0a81f454,
 346         /* XFER_PIO_1 */        0x0ac1f465,
 347         /* XFER_PIO_0 */        0x0ac1f48a
 348 };
 349
 350 static u32 sixty_six_base_hpt37x[] = {
 351         /* XFER_UDMA_6 */       0x1c869c62,
 352         /* XFER_UDMA_5 */       0x1cae9c62,     /* 0x1c8a9c62 */
 353         /* XFER_UDMA_4 */       0x1c8a9c62,
 354         /* XFER_UDMA_3 */       0x1c8e9c62,
 355         /* XFER_UDMA_2 */       0x1c929c62,
 356         /* XFER_UDMA_1 */       0x1c9a9c62,
 357         /* XFER_UDMA_0 */       0x1c829c62,
 358
 359         /* XFER_MW_DMA_2 */     0x2c829c62,
 360         /* XFER_MW_DMA_1 */     0x2c829c66,
 361         /* XFER_MW_DMA_0 */     0x2c829d2e,
 362
 363         /* XFER_PIO_4 */        0x0c829c62,
 364         /* XFER_PIO_3 */        0x0c829c84,
 365         /* XFER_PIO_2 */        0x0c829ca6,
 366         /* XFER_PIO_1 */        0x0d029d26,
 367         /* XFER_PIO_0 */        0x0d029d5e
 368 };
 369 #else
 370 /*
 371  * The following are the new timing tables with PIO mode data/taskfile transfer
 372  * overclocking fixed...
 373  */
 374
 375 /* This table is taken from the HPT370 data manual rev. 1.02 */
 376 static u32 thirty_three_base_hpt37x[] = {
 377         /* XFER_UDMA_6 */       0x16455031,     /* 0x16655031 ?? */
 378         /* XFER_UDMA_5 */       0x16455031,
 379         /* XFER_UDMA_4 */       0x16455031,
 380         /* XFER_UDMA_3 */       0x166d5031,
 381         /* XFER_UDMA_2 */       0x16495031,
 382         /* XFER_UDMA_1 */       0x164d5033,
 383         /* XFER_UDMA_0 */       0x16515097,
 384
 385         /* XFER_MW_DMA_2 */     0x26515031,
 386         /* XFER_MW_DMA_1 */     0x26515033,
 387         /* XFER_MW_DMA_0 */     0x26515097,
 388
 389         /* XFER_PIO_4 */        0x06515021,
 390         /* XFER_PIO_3 */        0x06515022,
 391         /* XFER_PIO_2 */        0x06515033,
 392         /* XFER_PIO_1 */        0x06915065,
 393         /* XFER_PIO_0 */        0x06d1508a
 394 };
 395
 396 static u32 fifty_base_hpt37x[] = {
 397         /* XFER_UDMA_6 */       0x1a861842,
 398         /* XFER_UDMA_5 */       0x1a861842,
 399         /* XFER_UDMA_4 */       0x1aae1842,
 400         /* XFER_UDMA_3 */       0x1a8e1842,
 401         /* XFER_UDMA_2 */       0x1a0e1842,
 402         /* XFER_UDMA_1 */       0x1a161854,
 403         /* XFER_UDMA_0 */       0x1a1a18ea,
 404
 405         /* XFER_MW_DMA_2 */     0x2a821842,
 406         /* XFER_MW_DMA_1 */     0x2a821854,
 407         /* XFER_MW_DMA_0 */     0x2a8218ea,
 408
 409         /* XFER_PIO_4 */        0x0a821842,
 410         /* XFER_PIO_3 */        0x0a821843,
 411         /* XFER_PIO_2 */        0x0a821855,
 412         /* XFER_PIO_1 */        0x0ac218a8,
 413         /* XFER_PIO_0 */        0x0b02190c
 414 };
 415
 416 static u32 sixty_six_base_hpt37x[] = {
 417         /* XFER_UDMA_6 */       0x1c86fe62,
 418         /* XFER_UDMA_5 */       0x1caefe62,     /* 0x1c8afe62 */
 419         /* XFER_UDMA_4 */       0x1c8afe62,
 420         /* XFER_UDMA_3 */       0x1c8efe62,
 421         /* XFER_UDMA_2 */       0x1c92fe62,
 422         /* XFER_UDMA_1 */       0x1c9afe62,
 423         /* XFER_UDMA_0 */       0x1c82fe62,
 424
 425         /* XFER_MW_DMA_2 */     0x2c82fe62,
 426         /* XFER_MW_DMA_1 */     0x2c82fe66,
 427         /* XFER_MW_DMA_0 */     0x2c82ff2e,
 428
 429         /* XFER_PIO_4 */        0x0c82fe62,
 430         /* XFER_PIO_3 */        0x0c82fe84,
 431         /* XFER_PIO_2 */        0x0c82fea6,
 432         /* XFER_PIO_1 */        0x0d02ff26,
 433         /* XFER_PIO_0 */        0x0d42ff7f
 434 };
 435 #endif
 436
 437 #define HPT366_DEBUG_DRIVE_INFO         0
 438 #define HPT371_ALLOW_ATA133_6           1
 439 #define HPT302_ALLOW_ATA133_6           1
 440 #define HPT372_ALLOW_ATA133_6           1
 441 #define HPT370_ALLOW_ATA100_5           0
 442 #define HPT366_ALLOW_ATA66_4            1
 443 #define HPT366_ALLOW_ATA66_3            1
 444 #define HPT366_MAX_DEVS                 8
 445
 446 /* Supported ATA clock frequencies */
 447 enum ata_clock {
 448         ATA_CLOCK_25MHZ,
 449         ATA_CLOCK_33MHZ,
 450         ATA_CLOCK_40MHZ,
 451         ATA_CLOCK_50MHZ,
 452         ATA_CLOCK_66MHZ,
 453         NUM_ATA_CLOCKS
 454 };
 455
 456 struct hpt_timings {
 457         u32 pio_mask;
 458         u32 dma_mask;
 459         u32 ultra_mask;
 460         u32 *clock_table[NUM_ATA_CLOCKS];
 461 };
 462
 463 /*
 464  *      Hold all the HighPoint chip information in one place.
 465  */
 466
 467 struct hpt_info {
 468         char *chip_name;        /* Chip name */
 469         u8 chip_type;           /* Chip type */
 470         u8 udma_mask;           /* Allowed UltraDMA modes mask. */
 471         u8 dpll_clk;            /* DPLL clock in MHz */
 472         u8 pci_clk;             /* PCI  clock in MHz */
 473         struct hpt_timings *timings; /* Chipset timing data */
 474         u8 clock;               /* ATA clock selected */
 475 };
 476
 477 /* Supported HighPoint chips */
 478 enum {
 479         HPT36x,
 480         HPT370,
 481         HPT370A,
 482         HPT374,
 483         HPT372,
 484         HPT372A,
 485         HPT302,
 486         HPT371,
 487         HPT372N,
 488         HPT302N,
 489         HPT371N
 490 };
 491
 492 static struct hpt_timings hpt36x_timings = {
 493         .pio_mask       = 0xc1f8ffff,
 494         .dma_mask       = 0x303800ff,
 495         .ultra_mask     = 0x30070000,
 496         .clock_table    = {
 497                 [ATA_CLOCK_25MHZ] = twenty_five_base_hpt36x,
 498                 [ATA_CLOCK_33MHZ] = thirty_three_base_hpt36x,
 499                 [ATA_CLOCK_40MHZ] = forty_base_hpt36x,
 500                 [ATA_CLOCK_50MHZ] = NULL,
 501                 [ATA_CLOCK_66MHZ] = NULL
 502         }
 503 };
 504
 505 static struct hpt_timings hpt37x_timings = {
 506         .pio_mask       = 0xcfc3ffff,
 507         .dma_mask       = 0x31c001ff,
 508         .ultra_mask     = 0x303c0000,
 509         .clock_table    = {
 510                 [ATA_CLOCK_25MHZ] = NULL,
 511                 [ATA_CLOCK_33MHZ] = thirty_three_base_hpt37x,
 512                 [ATA_CLOCK_40MHZ] = NULL,
 513                 [ATA_CLOCK_50MHZ] = fifty_base_hpt37x,
 514                 [ATA_CLOCK_66MHZ] = sixty_six_base_hpt37x
 515         }
 516 };
 517
 518 static const struct hpt_info hpt36x __devinitdata = {
 519         .chip_name      = "HPT36x",
 520         .chip_type      = HPT36x,
 521         .udma_mask      = HPT366_ALLOW_ATA66_3 ? (HPT366_ALLOW_ATA66_4 ? ATA_UDMA4 : ATA_UDMA3) : ATA_UDMA2,
 522         .dpll_clk       = 0,    /* no DPLL */
 523         .timings        = &hpt36x_timings
 524 };
 525
 526 static const struct hpt_info hpt370 __devinitdata = {
 527         .chip_name      = "HPT370",
 528         .chip_type      = HPT370,
 529         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 530         .dpll_clk       = 48,
 531         .timings        = &hpt37x_timings
 532 };
 533
 534 static const struct hpt_info hpt370a __devinitdata = {
 535         .chip_name      = "HPT370A",
 536         .chip_type      = HPT370A,
 537         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 538         .dpll_clk       = 48,
 539         .timings        = &hpt37x_timings
 540 };
 541
 542 static const struct hpt_info hpt374 __devinitdata = {
 543         .chip_name      = "HPT374",
 544         .chip_type      = HPT374,
 545         .udma_mask      = ATA_UDMA5,
 546         .dpll_clk       = 48,
 547         .timings        = &hpt37x_timings
 548 };
 549
 550 static const struct hpt_info hpt372 __devinitdata = {
 551         .chip_name      = "HPT372",
 552         .chip_type      = HPT372,
 553         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 554         .dpll_clk       = 55,
 555         .timings        = &hpt37x_timings
 556 };
 557
 558 static const struct hpt_info hpt372a __devinitdata = {
 559         .chip_name      = "HPT372A",
 560         .chip_type      = HPT372A,
 561         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 562         .dpll_clk       = 66,
 563         .timings        = &hpt37x_timings
 564 };
 565
 566 static const struct hpt_info hpt302 __devinitdata = {
 567         .chip_name      = "HPT302",
 568         .chip_type      = HPT302,
 569         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 570         .dpll_clk       = 66,
 571         .timings        = &hpt37x_timings
 572 };
 573
 574 static const struct hpt_info hpt371 __devinitdata = {
 575         .chip_name      = "HPT371",
 576         .chip_type      = HPT371,
 577         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 578         .dpll_clk       = 66,
 579         .timings        = &hpt37x_timings
 580 };
 581
 582 static const struct hpt_info hpt372n __devinitdata = {
 583         .chip_name      = "HPT372N",
 584         .chip_type      = HPT372N,
 585         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 586         .dpll_clk       = 77,
 587         .timings        = &hpt37x_timings
 588 };
 589
 590 static const struct hpt_info hpt302n __devinitdata = {
 591         .chip_name      = "HPT302N",
 592         .chip_type      = HPT302N,
 593         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 594         .dpll_clk       = 77,
 595         .timings        = &hpt37x_timings
 596 };
 597
 598 static const struct hpt_info hpt371n __devinitdata = {
 599         .chip_name      = "HPT371N",
 600         .chip_type      = HPT371N,
 601         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 602         .dpll_clk       = 77,
 603         .timings        = &hpt37x_timings
 604 };
 605
 606 static int check_in_drive_list(ide_drive_t *drive, const char **list)
 607 {
 608         struct hd_driveid *id = drive->id;
 609
 610         while (*list)
 611                 if (!strcmp(*list++,id->model))
 612                         return 1;
 613         return 0;
 614 }
 615
 616 /*
 617  * The Marvell bridge chips used on the HighPoint SATA cards do not seem
 618  * to support the UltraDMA modes 1, 2, and 3 as well as any MWDMA modes...
 619  */
 620
 621 static u8 hpt3xx_udma_filter(ide_drive_t *drive)
 622 {
 623         ide_hwif_t *hwif        = HWIF(drive);
 624         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 625         struct ide_host *host   = pci_get_drvdata(dev);
 626         struct hpt_info *info   = host->host_priv + (hwif->dev == host->dev[1]);
 627         u8 mask                 = hwif->ultra_mask;
 628
 629         switch (info->chip_type) {
 630         case HPT36x:
 631                 if (!HPT366_ALLOW_ATA66_4 ||
 632                     check_in_drive_list(drive, bad_ata66_4))
 633                         mask = ATA_UDMA3;
 634
 635                 if (!HPT366_ALLOW_ATA66_3 ||
 636                     check_in_drive_list(drive, bad_ata66_3))
 637                         mask = ATA_UDMA2;
 638                 break;
 639         case HPT370:
 640                 if (!HPT370_ALLOW_ATA100_5 ||
 641                     check_in_drive_list(drive, bad_ata100_5))
 642                         mask = ATA_UDMA4;
 643                 break;
 644         case HPT370A:
 645                 if (!HPT370_ALLOW_ATA100_5 ||
 646                     check_in_drive_list(drive, bad_ata100_5))
 647                         return ATA_UDMA4;
 648         case HPT372 :
 649         case HPT372A:
 650         case HPT372N:
 651         case HPT374 :
 652                 if (ide_dev_is_sata(drive->id))
 653                         mask &= ~0x0e;
 654                 /* Fall thru */
 655         default:
 656                 return mask;
 657         }
 658
 659         return check_in_drive_list(drive, bad_ata33) ? 0x00 : mask;
 660 }
 661
 662 static u8 hpt3xx_mdma_filter(ide_drive_t *drive)
 663 {
 664         ide_hwif_t *hwif        = HWIF(drive);
 665         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 666         struct ide_host *host   = pci_get_drvdata(dev);
 667         struct hpt_info *info   = host->host_priv + (hwif->dev == host->dev[1]);
 668
 669         switch (info->chip_type) {
 670         case HPT372 :
 671         case HPT372A:
 672         case HPT372N:
 673         case HPT374 :
 674                 if (ide_dev_is_sata(drive->id))
 675                         return 0x00;
 676                 /* Fall thru */
 677         default:
 678                 return 0x07;
 679         }
 680 }
 681
 682 static u32 get_speed_setting(u8 speed, struct hpt_info *info)
 683 {
 684         int i;
 685
 686         /*
 687          * Lookup the transfer mode table to get the index into
 688          * the timing table.
 689          *
 690          * NOTE: For XFER_PIO_SLOW, PIO mode 0 timings will be used.
 691          */
 692         for (i = 0; i < ARRAY_SIZE(xfer_speeds) - 1; i++)
 693                 if (xfer_speeds[i] == speed)
 694                         break;
 695
 696         return info->timings->clock_table[info->clock][i];
 697 }
 698
 699 static void hpt3xx_set_mode(ide_drive_t *drive, const u8 speed)
 700 {
 701         ide_hwif_t *hwif        = drive->hwif;
 702         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 703         struct ide_host *host   = pci_get_drvdata(dev);
 704         struct hpt_info *info   = host->host_priv + (hwif->dev == host->dev[1]);
 705         struct hpt_timings *t   = info->timings;
 706         u8  itr_addr            = 0x40 + (drive->dn * 4);
 707         u32 old_itr             = 0;
 708         u32 new_itr             = get_speed_setting(speed, info);
 709         u32 itr_mask            = speed < XFER_MW_DMA_0 ? t->pio_mask :
 710                                  (speed < XFER_UDMA_0   ? t->dma_mask :
 711                                                           t->ultra_mask);
 712
 713         pci_read_config_dword(dev, itr_addr, &old_itr);
 714         new_itr = (old_itr & ~itr_mask) | (new_itr & itr_mask);
 715         /*
 716          * Disable on-chip PIO FIFO/buffer (and PIO MST mode as well)
 717          * to avoid problems handling I/O errors later
 718          */
 719         new_itr &= ~0xc0000000;
 720
 721         pci_write_config_dword(dev, itr_addr, new_itr);
 722 }
 723
 724 static void hpt3xx_set_pio_mode(ide_drive_t *drive, const u8 pio)
 725 {
 726         hpt3xx_set_mode(drive, XFER_PIO_0 + pio);
 727 }
 728
 729 static void hpt3xx_quirkproc(ide_drive_t *drive)
 730 {
 731         struct hd_driveid *id   = drive->id;
 732         const  char **list      = quirk_drives;
 733
 734         while (*list)
 735                 if (strstr(id->model, *list++)) {
 736                         drive->quirk_list = 1;
 737                         return;
 738                 }
 739
 740         drive->quirk_list = 0;
 741 }
 742
 743 static void hpt3xx_maskproc(ide_drive_t *drive, int mask)
 744 {
 745         ide_hwif_t *hwif        = HWIF(drive);
 746         struct pci_dev  *dev    = to_pci_dev(hwif->dev);
 747         struct ide_host *host   = pci_get_drvdata(dev);
 748         struct hpt_info *info   = host->host_priv + (hwif->dev == host->dev[1]);
 749
 750         if (drive->quirk_list) {
 751                 if (info->chip_type >= HPT370) {
 752                         u8 scr1 = 0;
 753
 754                         pci_read_config_byte(dev, 0x5a, &scr1);
 755                         if (((scr1 & 0x10) >> 4) != mask) {
 756                                 if (mask)
 757                                         scr1 |=  0x10;
 758                                 else
 759                                         scr1 &= ~0x10;
 760                                 pci_write_config_byte(dev, 0x5a, scr1);
 761                         }
 762                 } else {
 763                         if (mask)
 764                                 disable_irq(hwif->irq);
 765                         else
 766                                 enable_irq (hwif->irq);
 767                 }
 768         } else
 769                 outb(ATA_DEVCTL_OBS | (mask ? 2 : 0), hwif->io_ports.ctl_addr);
 770 }
 771
 772 /*
 773  * This is specific to the HPT366 UDMA chipset
 774  * by HighPoint|Triones Technologies, Inc.
 775  */
 776 static void hpt366_dma_lost_irq(ide_drive_t *drive)
 777 {
 778         struct pci_dev *dev = to_pci_dev(drive->hwif->dev);
 779         u8 mcr1 = 0, mcr3 = 0, scr1 = 0;
 780
 781         pci_read_config_byte(dev, 0x50, &mcr1);
 782         pci_read_config_byte(dev, 0x52, &mcr3);
 783         pci_read_config_byte(dev, 0x5a, &scr1);
 784         printk("%s: (%s)  mcr1=0x%02x, mcr3=0x%02x, scr1=0x%02x\n",
 785                 drive->name, __func__, mcr1, mcr3, scr1);
 786         if (scr1 & 0x10)
 787                 pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
 788         ide_dma_lost_irq(drive);
 789 }
 790
 791 static void hpt370_clear_engine(ide_drive_t *drive)
 792 {
 793         ide_hwif_t *hwif = HWIF(drive);
 794         struct pci_dev *dev = to_pci_dev(hwif->dev);
 795
 796         pci_write_config_byte(dev, hwif->select_data, 0x37);
 797         udelay(10);
 798 }
 799
 800 static void hpt370_irq_timeout(ide_drive_t *drive)
 801 {
 802         ide_hwif_t *hwif        = HWIF(drive);
 803         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 804         u16 bfifo               = 0;
 805         u8  dma_cmd;
 806
 807         pci_read_config_word(dev, hwif->select_data + 2, &bfifo);
 808         printk(KERN_DEBUG "%s: %d bytes in FIFO\n", drive->name, bfifo & 0x1ff);
 809
 810         /* get DMA command mode */
 811         dma_cmd = inb(hwif->dma_base + ATA_DMA_CMD);
 812         /* stop DMA */
 813         outb(dma_cmd & ~0x1, hwif->dma_base + ATA_DMA_CMD);
 814         hpt370_clear_engine(drive);
 815 }
 816
 817 static void hpt370_dma_start(ide_drive_t *drive)
 818 {
 819 #ifdef HPT_RESET_STATE_ENGINE
 820         hpt370_clear_engine(drive);
 821 #endif
 822         ide_dma_start(drive);
 823 }
 824
 825 static int hpt370_dma_end(ide_drive_t *drive)
 826 {
 827         ide_hwif_t *hwif        = HWIF(drive);
 828         u8  dma_stat            = inb(hwif->dma_base + ATA_DMA_STATUS);
 829
 830         if (dma_stat & 0x01) {
 831                 /* wait a little */
 832                 udelay(20);
 833                 dma_stat = inb(hwif->dma_base + ATA_DMA_STATUS);
 834                 if (dma_stat & 0x01)
 835                         hpt370_irq_timeout(drive);
 836         }
 837         return __ide_dma_end(drive);
 838 }
 839
 840 static void hpt370_dma_timeout(ide_drive_t *drive)
 841 {
 842         hpt370_irq_timeout(drive);
 843         ide_dma_timeout(drive);
 844 }
 845
 846 /* returns 1 if DMA IRQ issued, 0 otherwise */
 847 static int hpt374_dma_test_irq(ide_drive_t *drive)
 848 {
 849         ide_hwif_t *hwif        = HWIF(drive);
 850         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 851         u16 bfifo               = 0;
 852         u8  dma_stat;
 853
 854         pci_read_config_word(dev, hwif->select_data + 2, &bfifo);
 855         if (bfifo & 0x1FF) {
 856 //              printk("%s: %d bytes in FIFO\n", drive->name, bfifo);
 857                 return 0;
 858         }
 859
 860         dma_stat = inb(hwif->dma_base + ATA_DMA_STATUS);
 861         /* return 1 if INTR asserted */
 862         if (dma_stat & 4)
 863                 return 1;
 864
 865         if (!drive->waiting_for_dma)
 866                 printk(KERN_WARNING "%s: (%s) called while not waiting\n",
 867                                 drive->name, __func__);
 868         return 0;
 869 }
 870
 871 static int hpt374_dma_end(ide_drive_t *drive)
 872 {
 873         ide_hwif_t *hwif        = HWIF(drive);
 874         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 875         u8 mcr  = 0, mcr_addr   = hwif->select_data;
 876         u8 bwsr = 0, mask       = hwif->channel ? 0x02 : 0x01;
 877
 878         pci_read_config_byte(dev, 0x6a, &bwsr);
 879         pci_read_config_byte(dev, mcr_addr, &mcr);
 880         if (bwsr & mask)
 881                 pci_write_config_byte(dev, mcr_addr, mcr | 0x30);
 882         return __ide_dma_end(drive);
 883 }
 884
 885 /**
 886  *      hpt3xxn_set_clock       -       perform clock switching dance
 887  *      @hwif: hwif to switch
 888  *      @mode: clocking mode (0x21 for write, 0x23 otherwise)
 889  *
 890  *      Switch the DPLL clock on the HPT3xxN devices. This is a right mess.
 891  */
 892
 893 static void hpt3xxn_set_clock(ide_hwif_t *hwif, u8 mode)
 894 {
 895         unsigned long base = hwif->extra_base;
 896         u8 scr2 = inb(base + 0x6b);
 897
 898         if ((scr2 & 0x7f) == mode)
 899                 return;
 900
 901         /* Tristate the bus */
 902         outb(0x80, base + 0x63);
 903         outb(0x80, base + 0x67);
 904
 905         /* Switch clock and reset channels */
 906         outb(mode, base + 0x6b);
 907         outb(0xc0, base + 0x69);
 908
 909         /*
 910          * Reset the state machines.
 911          * NOTE: avoid accidentally enabling the disabled channels.
 912          */
 913         outb(inb(base + 0x60) | 0x32, base + 0x60);
 914         outb(inb(base + 0x64) | 0x32, base + 0x64);
 915
 916         /* Complete reset */
 917         outb(0x00, base + 0x69);
 918
 919         /* Reconnect channels to bus */
 920         outb(0x00, base + 0x63);
 921         outb(0x00, base + 0x67);
 922 }
 923
 924 /**
 925  *      hpt3xxn_rw_disk         -       prepare for I/O
 926  *      @drive: drive for command
 927  *      @rq: block request structure
 928  *
 929  *      This is called when a disk I/O is issued to HPT3xxN.
 930  *      We need it because of the clock switching.
 931  */
 932
 933 static void hpt3xxn_rw_disk(ide_drive_t *drive, struct request *rq)
 934 {
 935         hpt3xxn_set_clock(HWIF(drive), rq_data_dir(rq) ? 0x23 : 0x21);
 936 }
 937
 938 /**
 939  *      hpt37x_calibrate_dpll   -       calibrate the DPLL
 940  *      @dev: PCI device
 941  *
 942  *      Perform a calibration cycle on the DPLL.
 943  *      Returns 1 if this succeeds
 944  */
 945 static int __devinit hpt37x_calibrate_dpll(struct pci_dev *dev, u16 f_low, u16 f_high)
 946 {
 947         u32 dpll = (f_high << 16) | f_low | 0x100;
 948         u8  scr2;
 949         int i;
 950
 951         pci_write_config_dword(dev, 0x5c, dpll);
 952
 953         /* Wait for oscillator ready */
 954         for(i = 0; i < 0x5000; ++i) {
 955                 udelay(50);
 956                 pci_read_config_byte(dev, 0x5b, &scr2);
 957                 if (scr2 & 0x80)
 958                         break;
 959         }
 960         /* See if it stays ready (we'll just bail out if it's not yet) */
 961         for(i = 0; i < 0x1000; ++i) {
 962                 pci_read_config_byte(dev, 0x5b, &scr2);
 963                 /* DPLL destabilized? */
 964                 if(!(scr2 & 0x80))
 965                         return 0;
 966         }
 967         /* Turn off tuning, we have the DPLL set */
 968         pci_read_config_dword (dev, 0x5c, &dpll);
 969         pci_write_config_dword(dev, 0x5c, (dpll & ~0x100));
 970         return 1;
 971 }
 972
 973 static unsigned int __devinit init_chipset_hpt366(struct pci_dev *dev)
 974 {
 975         unsigned long io_base   = pci_resource_start(dev, 4);
 976         struct ide_host *host   = pci_get_drvdata(dev);
 977         struct hpt_info *info   = host->host_priv + (&dev->dev == host->dev[1]);
 978         const char *name        = DRV_NAME;
 979         u8 pci_clk,  dpll_clk   = 0;    /* PCI and DPLL clock in MHz */
 980         u8 chip_type;
 981         enum ata_clock  clock;
 982
 983         chip_type = info->chip_type;
 984
 985         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
 986         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
 987         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
 988         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
 989
 990         /*
 991          * First, try to estimate the PCI clock frequency...
 992          */
 993         if (chip_type >= HPT370) {
 994                 u8  scr1  = 0;
 995                 u16 f_cnt = 0;
 996                 u32 temp  = 0;
 997
 998                 /* Interrupt force enable. */
 999                 pci_read_config_byte(dev, 0x5a, &scr1);
1000                 if (scr1 & 0x10)
1001                         pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
1002
1003                 /*
1004                  * HighPoint does this for HPT372A.
1005                  * NOTE: This register is only writeable via I/O space.
1006                  */
1007                 if (chip_type == HPT372A)
1008                         outb(0x0e, io_base + 0x9c);
1009
1010                 /*
1011                  * Default to PCI clock. Make sure MA15/16 are set to output
1012                  * to prevent drives having problems with 40-pin cables.
1013                  */
1014                 pci_write_config_byte(dev, 0x5b, 0x23);
1015
1016                 /*
1017                  * We'll have to read f_CNT value in order to determine
1018                  * the PCI clock frequency according to the following ratio:
1019                  *
1020                  * f_CNT = Fpci * 192 / Fdpll
1021                  *
1022                  * First try reading the register in which the HighPoint BIOS
1023                  * saves f_CNT value before  reprogramming the DPLL from its
1024                  * default setting (which differs for the various chips).
1025                  *
1026                  * NOTE: This register is only accessible via I/O space;
1027                  * HPT374 BIOS only saves it for the function 0, so we have to
1028                  * always read it from there -- no need to check the result of
1029                  * pci_get_slot() for the function 0 as the whole device has
1030                  * been already "pinned" (via function 1) in init_setup_hpt374()
1031                  */
1032                 if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1033                         struct pci_dev  *dev1 = pci_get_slot(dev->bus,
1034                                                              dev->devfn - 1);
1035                         unsigned long io_base = pci_resource_start(dev1, 4);
1036
1037                         temp =  inl(io_base + 0x90);
1038                         pci_dev_put(dev1);
1039                 } else
1040                         temp =  inl(io_base + 0x90);
1041
1042                 /*
1043                  * In case the signature check fails, we'll have to
1044                  * resort to reading the f_CNT register itself in hopes
1045                  * that nobody has touched the DPLL yet...
1046                  */
1047                 if ((temp & 0xFFFFF000) != 0xABCDE000) {
1048                         int i;
1049
1050                         printk(KERN_WARNING "%s %s: no clock data saved by "
1051                                 "BIOS\n", name, pci_name(dev));
1052
1053                         /* Calculate the average value of f_CNT. */
1054                         for (temp = i = 0; i < 128; i++) {
1055                                 pci_read_config_word(dev, 0x78, &f_cnt);
1056                                 temp += f_cnt & 0x1ff;
1057                                 mdelay(1);
1058                         }
1059                         f_cnt = temp / 128;
1060                 } else
1061                         f_cnt = temp & 0x1ff;
1062
1063                 dpll_clk = info->dpll_clk;
1064                 pci_clk  = (f_cnt * dpll_clk) / 192;
1065
1066                 /* Clamp PCI clock to bands. */
1067                 if (pci_clk < 40)
1068                         pci_clk = 33;
1069                 else if(pci_clk < 45)
1070                         pci_clk = 40;
1071                 else if(pci_clk < 55)
1072                         pci_clk = 50;
1073                 else
1074                         pci_clk = 66;
1075
1076                 printk(KERN_INFO "%s %s: DPLL base: %d MHz, f_CNT: %d, "
1077                         "assuming %d MHz PCI\n", name, pci_name(dev),
1078                         dpll_clk, f_cnt, pci_clk);
1079         } else {
1080                 u32 itr1 = 0;
1081
1082                 pci_read_config_dword(dev, 0x40, &itr1);
1083
1084                 /* Detect PCI clock by looking at cmd_high_time. */
1085                 switch((itr1 >> 8) & 0x07) {
1086                         case 0x09:
1087                                 pci_clk = 40;
1088                                 break;
1089                         case 0x05:
1090                                 pci_clk = 25;
1091                                 break;
1092                         case 0x07:
1093                         default:
1094                                 pci_clk = 33;
1095                                 break;
1096                 }
1097         }
1098
1099         /* Let's assume we'll use PCI clock for the ATA clock... */
1100         switch (pci_clk) {
1101                 case 25:
1102                         clock = ATA_CLOCK_25MHZ;
1103                         break;
1104                 case 33:
1105                 default:
1106                         clock = ATA_CLOCK_33MHZ;
1107                         break;
1108                 case 40:
1109                         clock = ATA_CLOCK_40MHZ;
1110                         break;
1111                 case 50:
1112                         clock = ATA_CLOCK_50MHZ;
1113                         break;
1114                 case 66:
1115                         clock = ATA_CLOCK_66MHZ;
1116                         break;
1117         }
1118
1119         /*
1120          * Only try the DPLL if we don't have a table for the PCI clock that
1121          * we are running at for HPT370/A, always use it  for anything newer...
1122          *
1123          * NOTE: Using the internal DPLL results in slow reads on 33 MHz PCI.
1124          * We also  don't like using  the DPLL because this causes glitches
1125          * on PRST-/SRST- when the state engine gets reset...
1126          */
1127         if (chip_type >= HPT374 || info->timings->clock_table[clock] == NULL) {
1128                 u16 f_low, delta = pci_clk < 50 ? 2 : 4;
1129                 int adjust;
1130
1131                  /*
1132                   * Select 66 MHz DPLL clock only if UltraATA/133 mode is
1133                   * supported/enabled, use 50 MHz DPLL clock otherwise...
1134                   */
1135                 if (info->udma_mask == ATA_UDMA6) {
1136                         dpll_clk = 66;
1137                         clock = ATA_CLOCK_66MHZ;
1138                 } else if (dpll_clk) {  /* HPT36x chips don't have DPLL */
1139                         dpll_clk = 50;
1140                         clock = ATA_CLOCK_50MHZ;
1141                 }
1142
1143                 if (info->timings->clock_table[clock] == NULL) {
1144                         printk(KERN_ERR "%s %s: unknown bus timing!\n",
1145                                 name, pci_name(dev));
1146                         return -EIO;
1147                 }
1148
1149                 /* Select the DPLL clock. */
1150                 pci_write_config_byte(dev, 0x5b, 0x21);
1151
1152                 /*
1153                  * Adjust the DPLL based upon PCI clock, enable it,
1154                  * and wait for stabilization...
1155                  */
1156                 f_low = (pci_clk * 48) / dpll_clk;
1157
1158                 for (adjust = 0; adjust < 8; adjust++) {
1159                         if(hpt37x_calibrate_dpll(dev, f_low, f_low + delta))
1160                                 break;
1161
1162                         /*
1163                          * See if it'll settle at a fractionally different clock
1164                          */
1165                         if (adjust & 1)
1166                                 f_low -= adjust >> 1;
1167                         else
1168                                 f_low += adjust >> 1;
1169                 }
1170                 if (adjust == 8) {
1171                         printk(KERN_ERR "%s %s: DPLL did not stabilize!\n",
1172                                 name, pci_name(dev));
1173                         return -EIO;
1174                 }
1175
1176                 printk(KERN_INFO "%s %s: using %d MHz DPLL clock\n",
1177                         name, pci_name(dev), dpll_clk);
1178         } else {
1179                 /* Mark the fact that we're not using the DPLL. */
1180                 dpll_clk = 0;
1181
1182                 printk(KERN_INFO "%s %s: using %d MHz PCI clock\n",
1183                         name, pci_name(dev), pci_clk);
1184         }
1185
1186         /* Store the clock frequencies. */
1187         info->dpll_clk  = dpll_clk;
1188         info->pci_clk   = pci_clk;
1189         info->clock     = clock;
1190
1191         if (chip_type >= HPT370) {
1192                 u8  mcr1, mcr4;
1193
1194                 /*
1195                  * Reset the state engines.
1196                  * NOTE: Avoid accidentally enabling the disabled channels.
1197                  */
1198                 pci_read_config_byte (dev, 0x50, &mcr1);
1199                 pci_read_config_byte (dev, 0x54, &mcr4);
1200                 pci_write_config_byte(dev, 0x50, (mcr1 | 0x32));
1201                 pci_write_config_byte(dev, 0x54, (mcr4 | 0x32));
1202                 udelay(100);
1203         }
1204
1205         /*
1206          * On  HPT371N, if ATA clock is 66 MHz we must set bit 2 in
1207          * the MISC. register to stretch the UltraDMA Tss timing.
1208          * NOTE: This register is only writeable via I/O space.
1209          */
1210         if (chip_type == HPT371N && clock == ATA_CLOCK_66MHZ)
1211
1212                 outb(inb(io_base + 0x9c) | 0x04, io_base + 0x9c);
1213
1214         return dev->irq;
1215 }
1216
1217 static u8 __devinit hpt3xx_cable_detect(ide_hwif_t *hwif)
1218 {
1219         struct pci_dev  *dev    = to_pci_dev(hwif->dev);
1220         struct ide_host *host   = pci_get_drvdata(dev);
1221         struct hpt_info *info   = host->host_priv + (hwif->dev == host->dev[1]);
1222         u8 chip_type            = info->chip_type;
1223         u8 scr1 = 0, ata66      = hwif->channel ? 0x01 : 0x02;
1224
1225         /*
1226          * The HPT37x uses the CBLID pins as outputs for MA15/MA16
1227          * address lines to access an external EEPROM.  To read valid
1228          * cable detect state the pins must be enabled as inputs.
1229          */
1230         if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1231                 /*
1232                  * HPT374 PCI function 1
1233                  * - set bit 15 of reg 0x52 to enable TCBLID as input
1234                  * - set bit 15 of reg 0x56 to enable FCBLID as input
1235                  */
1236                 u8  mcr_addr = hwif->select_data + 2;
1237                 u16 mcr;
1238
1239                 pci_read_config_word(dev, mcr_addr, &mcr);
1240                 pci_write_config_word(dev, mcr_addr, (mcr | 0x8000));
1241                 /* now read cable id register */
1242                 pci_read_config_byte(dev, 0x5a, &scr1);
1243                 pci_write_config_word(dev, mcr_addr, mcr);
1244         } else if (chip_type >= HPT370) {
1245                 /*
1246                  * HPT370/372 and 374 pcifn 0
1247                  * - clear bit 0 of reg 0x5b to enable P/SCBLID as inputs
1248                  */
1249                 u8 scr2 = 0;
1250
1251                 pci_read_config_byte(dev, 0x5b, &scr2);
1252                 pci_write_config_byte(dev, 0x5b, (scr2 & ~1));
1253                 /* now read cable id register */
1254                 pci_read_config_byte(dev, 0x5a, &scr1);
1255                 pci_write_config_byte(dev, 0x5b,  scr2);
1256         } else
1257                 pci_read_config_byte(dev, 0x5a, &scr1);
1258
1259         return (scr1 & ata66) ? ATA_CBL_PATA40 : ATA_CBL_PATA80;
1260 }
1261
1262 static void __devinit init_hwif_hpt366(ide_hwif_t *hwif)
1263 {
1264         struct pci_dev *dev     = to_pci_dev(hwif->dev);
1265         struct ide_host *host   = pci_get_drvdata(dev);
1266         struct hpt_info *info   = host->host_priv + (hwif->dev == host->dev[1]);
1267         int serialize           = HPT_SERIALIZE_IO;
1268         u8  chip_type           = info->chip_type;
1269         u8  new_mcr, old_mcr    = 0;
1270
1271         /* Cache the channel's MISC. control registers' offset */
1272         hwif->select_data       = hwif->channel ? 0x54 : 0x50;
1273
1274         /*
1275          * HPT3xxN chips have some complications:
1276          *
1277          * - on 33 MHz PCI we must clock switch
1278          * - on 66 MHz PCI we must NOT use the PCI clock
1279          */
1280         if (chip_type >= HPT372N && info->dpll_clk && info->pci_clk < 66) {
1281                 /*
1282                  * Clock is shared between the channels,
1283                  * so we'll have to serialize them... :-(
1284                  */
1285                 serialize = 1;
1286                 hwif->rw_disk = &hpt3xxn_rw_disk;
1287         }
1288
1289         /* Serialize access to this device if needed */
1290         if (serialize && hwif->mate)
1291                 hwif->serialized = hwif->mate->serialized = 1;
1292
1293         /*
1294          * Disable the "fast interrupt" prediction.  Don't hold off
1295          * on interrupts. (== 0x01 despite what the docs say)
1296          */
1297         pci_read_config_byte(dev, hwif->select_data + 1, &old_mcr);
1298
1299         if (info->chip_type >= HPT374)
1300                 new_mcr = old_mcr & ~0x07;
1301         else if (info->chip_type >= HPT370) {
1302                 new_mcr = old_mcr;
1303                 new_mcr &= ~0x02;
1304
1305 #ifdef HPT_DELAY_INTERRUPT
1306                 new_mcr &= ~0x01;
1307 #else
1308                 new_mcr |=  0x01;
1309 #endif
1310         } else                                  /* HPT366 and HPT368  */
1311                 new_mcr = old_mcr & ~0x80;
1312
1313         if (new_mcr != old_mcr)
1314                 pci_write_config_byte(dev, hwif->select_data + 1, new_mcr);
1315 }
1316
1317 static int __devinit init_dma_hpt366(ide_hwif_t *hwif,
1318                                      const struct ide_port_info *d)
1319 {
1320         struct pci_dev *dev = to_pci_dev(hwif->dev);
1321         unsigned long flags, base = ide_pci_dma_base(hwif, d);
1322         u8 dma_old, dma_new, masterdma = 0, slavedma = 0;
1323
1324         if (base == 0)
1325                 return -1;
1326
1327         hwif->dma_base = base;
1328
1329         if (ide_pci_check_simplex(hwif, d) < 0)
1330                 return -1;
1331
1332         if (ide_pci_set_master(dev, d->name) < 0)
1333                 return -1;
1334
1335         dma_old = inb(base + 2);
1336
1337         local_irq_save(flags);
1338
1339         dma_new = dma_old;
1340         pci_read_config_byte(dev, hwif->channel ? 0x4b : 0x43, &masterdma);
1341         pci_read_config_byte(dev, hwif->channel ? 0x4f : 0x47,  &slavedma);
1342
1343         if (masterdma & 0x30)   dma_new |= 0x20;
1344         if ( slavedma & 0x30)   dma_new |= 0x40;
1345         if (dma_new != dma_old)
1346                 outb(dma_new, base + 2);
1347
1348         local_irq_restore(flags);
1349
1350         printk(KERN_INFO "    %s: BM-DMA at 0x%04lx-0x%04lx\n",
1351                          hwif->name, base, base + 7);
1352
1353         hwif->extra_base = base + (hwif->channel ? 8 : 16);
1354
1355         if (ide_allocate_dma_engine(hwif))
1356                 return -1;
1357
1358         hwif->dma_ops = &sff_dma_ops;
1359
1360         return 0;
1361 }
1362
1363 static void __devinit hpt374_init(struct pci_dev *dev, struct pci_dev *dev2)
1364 {
1365         if (dev2->irq != dev->irq) {
1366                 /* FIXME: we need a core pci_set_interrupt() */
1367                 dev2->irq = dev->irq;
1368                 printk(KERN_INFO DRV_NAME " %s: PCI config space interrupt "
1369                         "fixed\n", pci_name(dev2));
1370         }
1371 }
1372
1373 static void __devinit hpt371_init(struct pci_dev *dev)
1374 {
1375         u8 mcr1 = 0;
1376
1377         /*
1378          * HPT371 chips physically have only one channel, the secondary one,
1379          * but the primary channel registers do exist!  Go figure...
1380          * So,  we manually disable the non-existing channel here
1381          * (if the BIOS hasn't done this already).
1382          */
1383         pci_read_config_byte(dev, 0x50, &mcr1);
1384         if (mcr1 & 0x04)
1385                 pci_write_config_byte(dev, 0x50, mcr1 & ~0x04);
1386 }
1387
1388 static int __devinit hpt36x_init(struct pci_dev *dev, struct pci_dev *dev2)
1389 {
1390         u8 mcr1 = 0, pin1 = 0, pin2 = 0;
1391
1392         /*
1393          * Now we'll have to force both channels enabled if
1394          * at least one of them has been enabled by BIOS...
1395          */
1396         pci_read_config_byte(dev, 0x50, &mcr1);
1397         if (mcr1 & 0x30)
1398                 pci_write_config_byte(dev, 0x50, mcr1 | 0x30);
1399
1400         pci_read_config_byte(dev,  PCI_INTERRUPT_PIN, &pin1);
1401         pci_read_config_byte(dev2, PCI_INTERRUPT_PIN, &pin2);
1402
1403         if (pin1 != pin2 && dev->irq == dev2->irq) {
1404                 printk(KERN_INFO DRV_NAME " %s: onboard version of chipset, "
1405                         "pin1=%d pin2=%d\n", pci_name(dev), pin1, pin2);
1406                 return 1;
1407         }
1408
1409         return 0;
1410 }
1411
1412 #define IDE_HFLAGS_HPT3XX \
1413         (IDE_HFLAG_NO_ATAPI_DMA | \
1414          IDE_HFLAG_OFF_BOARD)
1415
1416 static const struct ide_port_ops hpt3xx_port_ops = {
1417         .set_pio_mode           = hpt3xx_set_pio_mode,
1418         .set_dma_mode           = hpt3xx_set_mode,
1419         .quirkproc              = hpt3xx_quirkproc,
1420         .maskproc               = hpt3xx_maskproc,
1421         .mdma_filter            = hpt3xx_mdma_filter,
1422         .udma_filter            = hpt3xx_udma_filter,
1423         .cable_detect           = hpt3xx_cable_detect,
1424 };
1425
1426 static const struct ide_dma_ops hpt37x_dma_ops = {
1427         .dma_host_set           = ide_dma_host_set,
1428         .dma_setup              = ide_dma_setup,
1429         .dma_exec_cmd           = ide_dma_exec_cmd,
1430         .dma_start              = ide_dma_start,
1431         .dma_end                = hpt374_dma_end,
1432         .dma_test_irq           = hpt374_dma_test_irq,
1433         .dma_lost_irq           = ide_dma_lost_irq,
1434         .dma_timeout            = ide_dma_timeout,
1435 };
1436
1437 static const struct ide_dma_ops hpt370_dma_ops = {
1438         .dma_host_set           = ide_dma_host_set,
1439         .dma_setup              = ide_dma_setup,
1440         .dma_exec_cmd           = ide_dma_exec_cmd,
1441         .dma_start              = hpt370_dma_start,
1442         .dma_end                = hpt370_dma_end,
1443         .dma_test_irq           = ide_dma_test_irq,
1444         .dma_lost_irq           = ide_dma_lost_irq,
1445         .dma_timeout            = hpt370_dma_timeout,
1446 };
1447
1448 static const struct ide_dma_ops hpt36x_dma_ops = {
1449         .dma_host_set           = ide_dma_host_set,
1450         .dma_setup              = ide_dma_setup,
1451         .dma_exec_cmd           = ide_dma_exec_cmd,
1452         .dma_start              = ide_dma_start,
1453         .dma_end                = __ide_dma_end,
1454         .dma_test_irq           = ide_dma_test_irq,
1455         .dma_lost_irq           = hpt366_dma_lost_irq,
1456         .dma_timeout            = ide_dma_timeout,
1457 };
1458
1459 static const struct ide_port_info hpt366_chipsets[] __devinitdata = {
1460         {       /* 0: HPT36x */
1461                 .name           = DRV_NAME,
1462                 .init_chipset   = init_chipset_hpt366,
1463                 .init_hwif      = init_hwif_hpt366,
1464                 .init_dma       = init_dma_hpt366,
1465                 /*
1466                  * HPT36x chips have one channel per function and have
1467                  * both channel enable bits located differently and visible
1468                  * to both functions -- really stupid design decision... :-(
1469                  * Bit 4 is for the primary channel, bit 5 for the secondary.
1470                  */
1471                 .enablebits     = {{0x50,0x10,0x10}, {0x54,0x04,0x04}},
1472                 .port_ops       = &hpt3xx_port_ops,
1473                 .dma_ops        = &hpt36x_dma_ops,
1474                 .host_flags     = IDE_HFLAGS_HPT3XX | IDE_HFLAG_SINGLE,
1475                 .pio_mask       = ATA_PIO4,
1476                 .mwdma_mask     = ATA_MWDMA2,
1477         },
1478         {       /* 1: HPT3xx */
1479                 .name           = DRV_NAME,
1480                 .init_chipset   = init_chipset_hpt366,
1481                 .init_hwif      = init_hwif_hpt366,
1482                 .init_dma       = init_dma_hpt366,
1483                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1484                 .port_ops       = &hpt3xx_port_ops,
1485                 .dma_ops        = &hpt37x_dma_ops,
1486                 .host_flags     = IDE_HFLAGS_HPT3XX,
1487                 .pio_mask       = ATA_PIO4,
1488                 .mwdma_mask     = ATA_MWDMA2,
1489         }
1490 };
1491
1492 /**
1493  *      hpt366_init_one -       called when an HPT366 is found
1494  *      @dev: the hpt366 device
1495  *      @id: the matching pci id
1496  *
1497  *      Called when the PCI registration layer (or the IDE initialization)
1498  *      finds a device matching our IDE device tables.
1499  */
1500 static int __devinit hpt366_init_one(struct pci_dev *dev, const struct pci_device_id *id)
1501 {
1502         const struct hpt_info *info = NULL;
1503         struct hpt_info *dyn_info;
1504         struct pci_dev *dev2 = NULL;
1505         struct ide_port_info d;
1506         u8 idx = id->driver_data;
1507         u8 rev = dev->revision;
1508         int ret;
1509
1510         if ((idx == 0 || idx == 4) && (PCI_FUNC(dev->devfn) & 1))
1511                 return -ENODEV;
1512
1513         switch (idx) {
1514         case 0:
1515                 if (rev < 3)
1516                         info = &hpt36x;
1517                 else {
1518                         switch (min_t(u8, rev, 6)) {
1519                         case 3: info = &hpt370;  break;
1520                         case 4: info = &hpt370a; break;
1521                         case 5: info = &hpt372;  break;
1522                         case 6: info = &hpt372n; break;
1523                         }
1524                         idx++;
1525                 }
1526                 break;
1527         case 1:
1528                 info = (rev > 1) ? &hpt372n : &hpt372a;
1529                 break;
1530         case 2:
1531                 info = (rev > 1) ? &hpt302n : &hpt302;
1532                 break;
1533         case 3:
1534                 hpt371_init(dev);
1535                 info = (rev > 1) ? &hpt371n : &hpt371;
1536                 break;
1537         case 4:
1538                 info = &hpt374;
1539                 break;
1540         case 5:
1541                 info = &hpt372n;
1542                 break;
1543         }
1544
1545         printk(KERN_INFO DRV_NAME ": %s chipset detected\n", info->chip_name);
1546
1547         d = hpt366_chipsets[min_t(u8, idx, 1)];
1548
1549         d.udma_mask = info->udma_mask;
1550
1551         /* fixup ->dma_ops for HPT370/HPT370A */
1552         if (info == &hpt370 || info == &hpt370a)
1553                 d.dma_ops = &hpt370_dma_ops;
1554
1555         if (info == &hpt36x || info == &hpt374)
1556                 dev2 = pci_get_slot(dev->bus, dev->devfn + 1);
1557
1558         dyn_info = kzalloc(sizeof(*dyn_info) * (dev2 ? 2 : 1), GFP_KERNEL);
1559         if (dyn_info == NULL) {
1560                 printk(KERN_ERR "%s %s: out of memory!\n",
1561                         d.name, pci_name(dev));
1562                 pci_dev_put(dev2);
1563                 return -ENOMEM;
1564         }
1565
1566         /*
1567          * Copy everything from a static "template" structure
1568          * to just allocated per-chip hpt_info structure.
1569          */
1570         memcpy(dyn_info, info, sizeof(*dyn_info));
1571
1572         if (dev2) {
1573                 memcpy(dyn_info + 1, info, sizeof(*dyn_info));
1574
1575                 if (info == &hpt374)
1576                         hpt374_init(dev, dev2);
1577                 else {
1578                         if (hpt36x_init(dev, dev2))
1579                                 d.host_flags &= ~IDE_HFLAG_NON_BOOTABLE;
1580                 }
1581
1582                 ret = ide_pci_init_two(dev, dev2, &d, dyn_info);
1583                 if (ret < 0) {
1584                         pci_dev_put(dev2);
1585                         kfree(dyn_info);
1586                 }
1587                 return ret;
1588         }
1589
1590         ret = ide_pci_init_one(dev, &d, dyn_info);
1591         if (ret < 0)
1592                 kfree(dyn_info);
1593
1594         return ret;
1595 }
1596
1597 static void __devexit hpt366_remove(struct pci_dev *dev)
1598 {
1599         struct ide_host *host = pci_get_drvdata(dev);
1600         struct ide_info *info = host->host_priv;
1601         struct pci_dev *dev2 = host->dev[1] ? to_pci_dev(host->dev[1]) : NULL;
1602
1603         ide_pci_remove(dev);
1604         pci_dev_put(dev2);
1605         kfree(info);
1606 }
1607
1608 static const struct pci_device_id hpt366_pci_tbl[] __devinitconst = {
1609         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT366),  0 },
1610         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372),  1 },
1611         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT302),  2 },
1612         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT371),  3 },
1613         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT374),  4 },
1614         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372N), 5 },
1615         { 0, },
1616 };
1617 MODULE_DEVICE_TABLE(pci, hpt366_pci_tbl);
1618
1619 static struct pci_driver driver = {
1620         .name           = "HPT366_IDE",
1621         .id_table       = hpt366_pci_tbl,
1622         .probe          = hpt366_init_one,
1623         .remove         = hpt366_remove,
1624 };
1625
1626 static int __init hpt366_ide_init(void)
1627 {
1628         return ide_pci_register_driver(&driver);
1629 }
1630
1631 static void __exit hpt366_ide_exit(void)
1632 {
1633         pci_unregister_driver(&driver);
1634 }
1635
1636 module_init(hpt366_ide_init);
1637 module_exit(hpt366_ide_exit);
1638
1639 MODULE_AUTHOR("Andre Hedrick");
1640 MODULE_DESCRIPTION("PCI driver module for Highpoint HPT366 IDE");
1641 MODULE_LICENSE("GPL");