Merge branch 'upstream-linus' of git://git.kernel.org/pub/scm/linux/kernel/git/ieee13...
[linux-2.6] / arch / mips / kernel / traps.c
1 /*
2  * This file is subject to the terms and conditions of the GNU General Public
3  * License.  See the file "COPYING" in the main directory of this archive
4  * for more details.
5  *
6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
7  * Copyright (C) 1995, 1996 Paul M. Antoine
8  * Copyright (C) 1998 Ulf Carlsson
9  * Copyright (C) 1999 Silicon Graphics, Inc.
10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
11  * Copyright (C) 2000, 01 MIPS Technologies, Inc.
12  * Copyright (C) 2002, 2003, 2004, 2005  Maciej W. Rozycki
13  */
14 #include <linux/init.h>
15 #include <linux/mm.h>
16 #include <linux/module.h>
17 #include <linux/sched.h>
18 #include <linux/smp.h>
19 #include <linux/smp_lock.h>
20 #include <linux/spinlock.h>
21 #include <linux/kallsyms.h>
22 #include <linux/bootmem.h>
23 #include <linux/interrupt.h>
24
25 #include <asm/bootinfo.h>
26 #include <asm/branch.h>
27 #include <asm/break.h>
28 #include <asm/cpu.h>
29 #include <asm/dsp.h>
30 #include <asm/fpu.h>
31 #include <asm/mipsregs.h>
32 #include <asm/mipsmtregs.h>
33 #include <asm/module.h>
34 #include <asm/pgtable.h>
35 #include <asm/ptrace.h>
36 #include <asm/sections.h>
37 #include <asm/system.h>
38 #include <asm/tlbdebug.h>
39 #include <asm/traps.h>
40 #include <asm/uaccess.h>
41 #include <asm/mmu_context.h>
42 #include <asm/watch.h>
43 #include <asm/types.h>
44 #include <asm/stacktrace.h>
45
46 extern asmlinkage void handle_int(void);
47 extern asmlinkage void handle_tlbm(void);
48 extern asmlinkage void handle_tlbl(void);
49 extern asmlinkage void handle_tlbs(void);
50 extern asmlinkage void handle_adel(void);
51 extern asmlinkage void handle_ades(void);
52 extern asmlinkage void handle_ibe(void);
53 extern asmlinkage void handle_dbe(void);
54 extern asmlinkage void handle_sys(void);
55 extern asmlinkage void handle_bp(void);
56 extern asmlinkage void handle_ri(void);
57 extern asmlinkage void handle_cpu(void);
58 extern asmlinkage void handle_ov(void);
59 extern asmlinkage void handle_tr(void);
60 extern asmlinkage void handle_fpe(void);
61 extern asmlinkage void handle_mdmx(void);
62 extern asmlinkage void handle_watch(void);
63 extern asmlinkage void handle_mt(void);
64 extern asmlinkage void handle_dsp(void);
65 extern asmlinkage void handle_mcheck(void);
66 extern asmlinkage void handle_reserved(void);
67
68 extern int fpu_emulator_cop1Handler(struct pt_regs *xcp,
69         struct mips_fpu_struct *ctx);
70
71 void (*board_be_init)(void);
72 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
73 void (*board_nmi_handler_setup)(void);
74 void (*board_ejtag_handler_setup)(void);
75 void (*board_bind_eic_interrupt)(int irq, int regset);
76
77
78 static void show_raw_backtrace(unsigned long reg29)
79 {
80         unsigned long *sp = (unsigned long *)reg29;
81         unsigned long addr;
82
83         printk("Call Trace:");
84 #ifdef CONFIG_KALLSYMS
85         printk("\n");
86 #endif
87         while (!kstack_end(sp)) {
88                 addr = *sp++;
89                 if (__kernel_text_address(addr))
90                         print_ip_sym(addr);
91         }
92         printk("\n");
93 }
94
95 #ifdef CONFIG_KALLSYMS
96 int raw_show_trace;
97 static int __init set_raw_show_trace(char *str)
98 {
99         raw_show_trace = 1;
100         return 1;
101 }
102 __setup("raw_show_trace", set_raw_show_trace);
103 #endif
104
105 static void show_backtrace(struct task_struct *task, struct pt_regs *regs)
106 {
107         unsigned long sp = regs->regs[29];
108         unsigned long ra = regs->regs[31];
109         unsigned long pc = regs->cp0_epc;
110
111         if (raw_show_trace || !__kernel_text_address(pc)) {
112                 show_raw_backtrace(sp);
113                 return;
114         }
115         printk("Call Trace:\n");
116         do {
117                 print_ip_sym(pc);
118                 pc = unwind_stack(task, &sp, pc, &ra);
119         } while (pc);
120         printk("\n");
121 }
122
123 /*
124  * This routine abuses get_user()/put_user() to reference pointers
125  * with at least a bit of error checking ...
126  */
127 static void show_stacktrace(struct task_struct *task, struct pt_regs *regs)
128 {
129         const int field = 2 * sizeof(unsigned long);
130         long stackdata;
131         int i;
132         unsigned long *sp = (unsigned long *)regs->regs[29];
133
134         printk("Stack :");
135         i = 0;
136         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
137                 if (i && ((i % (64 / field)) == 0))
138                         printk("\n       ");
139                 if (i > 39) {
140                         printk(" ...");
141                         break;
142                 }
143
144                 if (__get_user(stackdata, sp++)) {
145                         printk(" (Bad stack address)");
146                         break;
147                 }
148
149                 printk(" %0*lx", field, stackdata);
150                 i++;
151         }
152         printk("\n");
153         show_backtrace(task, regs);
154 }
155
156 void show_stack(struct task_struct *task, unsigned long *sp)
157 {
158         struct pt_regs regs;
159         if (sp) {
160                 regs.regs[29] = (unsigned long)sp;
161                 regs.regs[31] = 0;
162                 regs.cp0_epc = 0;
163         } else {
164                 if (task && task != current) {
165                         regs.regs[29] = task->thread.reg29;
166                         regs.regs[31] = 0;
167                         regs.cp0_epc = task->thread.reg31;
168                 } else {
169                         prepare_frametrace(&regs);
170                 }
171         }
172         show_stacktrace(task, &regs);
173 }
174
175 /*
176  * The architecture-independent dump_stack generator
177  */
178 void dump_stack(void)
179 {
180         struct pt_regs regs;
181
182         prepare_frametrace(&regs);
183         show_backtrace(current, &regs);
184 }
185
186 EXPORT_SYMBOL(dump_stack);
187
188 void show_code(unsigned int *pc)
189 {
190         long i;
191
192         printk("\nCode:");
193
194         for(i = -3 ; i < 6 ; i++) {
195                 unsigned int insn;
196                 if (__get_user(insn, pc + i)) {
197                         printk(" (Bad address in epc)\n");
198                         break;
199                 }
200                 printk("%c%08x%c", (i?' ':'<'), insn, (i?' ':'>'));
201         }
202 }
203
204 void show_regs(struct pt_regs *regs)
205 {
206         const int field = 2 * sizeof(unsigned long);
207         unsigned int cause = regs->cp0_cause;
208         int i;
209
210         printk("Cpu %d\n", smp_processor_id());
211
212         /*
213          * Saved main processor registers
214          */
215         for (i = 0; i < 32; ) {
216                 if ((i % 4) == 0)
217                         printk("$%2d   :", i);
218                 if (i == 0)
219                         printk(" %0*lx", field, 0UL);
220                 else if (i == 26 || i == 27)
221                         printk(" %*s", field, "");
222                 else
223                         printk(" %0*lx", field, regs->regs[i]);
224
225                 i++;
226                 if ((i % 4) == 0)
227                         printk("\n");
228         }
229
230         printk("Hi    : %0*lx\n", field, regs->hi);
231         printk("Lo    : %0*lx\n", field, regs->lo);
232
233         /*
234          * Saved cp0 registers
235          */
236         printk("epc   : %0*lx ", field, regs->cp0_epc);
237         print_symbol("%s ", regs->cp0_epc);
238         printk("    %s\n", print_tainted());
239         printk("ra    : %0*lx ", field, regs->regs[31]);
240         print_symbol("%s\n", regs->regs[31]);
241
242         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
243
244         if (current_cpu_data.isa_level == MIPS_CPU_ISA_I) {
245                 if (regs->cp0_status & ST0_KUO)
246                         printk("KUo ");
247                 if (regs->cp0_status & ST0_IEO)
248                         printk("IEo ");
249                 if (regs->cp0_status & ST0_KUP)
250                         printk("KUp ");
251                 if (regs->cp0_status & ST0_IEP)
252                         printk("IEp ");
253                 if (regs->cp0_status & ST0_KUC)
254                         printk("KUc ");
255                 if (regs->cp0_status & ST0_IEC)
256                         printk("IEc ");
257         } else {
258                 if (regs->cp0_status & ST0_KX)
259                         printk("KX ");
260                 if (regs->cp0_status & ST0_SX)
261                         printk("SX ");
262                 if (regs->cp0_status & ST0_UX)
263                         printk("UX ");
264                 switch (regs->cp0_status & ST0_KSU) {
265                 case KSU_USER:
266                         printk("USER ");
267                         break;
268                 case KSU_SUPERVISOR:
269                         printk("SUPERVISOR ");
270                         break;
271                 case KSU_KERNEL:
272                         printk("KERNEL ");
273                         break;
274                 default:
275                         printk("BAD_MODE ");
276                         break;
277                 }
278                 if (regs->cp0_status & ST0_ERL)
279                         printk("ERL ");
280                 if (regs->cp0_status & ST0_EXL)
281                         printk("EXL ");
282                 if (regs->cp0_status & ST0_IE)
283                         printk("IE ");
284         }
285         printk("\n");
286
287         printk("Cause : %08x\n", cause);
288
289         cause = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
290         if (1 <= cause && cause <= 5)
291                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
292
293         printk("PrId  : %08x\n", read_c0_prid());
294 }
295
296 void show_registers(struct pt_regs *regs)
297 {
298         show_regs(regs);
299         print_modules();
300         printk("Process %s (pid: %d, threadinfo=%p, task=%p)\n",
301                 current->comm, current->pid, current_thread_info(), current);
302         show_stacktrace(current, regs);
303         show_code((unsigned int *) regs->cp0_epc);
304         printk("\n");
305 }
306
307 static DEFINE_SPINLOCK(die_lock);
308
309 NORET_TYPE void ATTRIB_NORET die(const char * str, struct pt_regs * regs)
310 {
311         static int die_counter;
312 #ifdef CONFIG_MIPS_MT_SMTC
313         unsigned long dvpret = dvpe();
314 #endif /* CONFIG_MIPS_MT_SMTC */
315
316         console_verbose();
317         spin_lock_irq(&die_lock);
318         bust_spinlocks(1);
319 #ifdef CONFIG_MIPS_MT_SMTC
320         mips_mt_regdump(dvpret);
321 #endif /* CONFIG_MIPS_MT_SMTC */
322         printk("%s[#%d]:\n", str, ++die_counter);
323         show_registers(regs);
324         spin_unlock_irq(&die_lock);
325
326         if (in_interrupt())
327                 panic("Fatal exception in interrupt");
328
329         if (panic_on_oops) {
330                 printk(KERN_EMERG "Fatal exception: panic in 5 seconds\n");
331                 ssleep(5);
332                 panic("Fatal exception");
333         }
334
335         do_exit(SIGSEGV);
336 }
337
338 extern const struct exception_table_entry __start___dbe_table[];
339 extern const struct exception_table_entry __stop___dbe_table[];
340
341 void __declare_dbe_table(void)
342 {
343         __asm__ __volatile__(
344         ".section\t__dbe_table,\"a\"\n\t"
345         ".previous"
346         );
347 }
348
349 /* Given an address, look for it in the exception tables. */
350 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
351 {
352         const struct exception_table_entry *e;
353
354         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
355         if (!e)
356                 e = search_module_dbetables(addr);
357         return e;
358 }
359
360 asmlinkage void do_be(struct pt_regs *regs)
361 {
362         const int field = 2 * sizeof(unsigned long);
363         const struct exception_table_entry *fixup = NULL;
364         int data = regs->cp0_cause & 4;
365         int action = MIPS_BE_FATAL;
366
367         /* XXX For now.  Fixme, this searches the wrong table ...  */
368         if (data && !user_mode(regs))
369                 fixup = search_dbe_tables(exception_epc(regs));
370
371         if (fixup)
372                 action = MIPS_BE_FIXUP;
373
374         if (board_be_handler)
375                 action = board_be_handler(regs, fixup != 0);
376
377         switch (action) {
378         case MIPS_BE_DISCARD:
379                 return;
380         case MIPS_BE_FIXUP:
381                 if (fixup) {
382                         regs->cp0_epc = fixup->nextinsn;
383                         return;
384                 }
385                 break;
386         default:
387                 break;
388         }
389
390         /*
391          * Assume it would be too dangerous to continue ...
392          */
393         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
394                data ? "Data" : "Instruction",
395                field, regs->cp0_epc, field, regs->regs[31]);
396         die_if_kernel("Oops", regs);
397         force_sig(SIGBUS, current);
398 }
399
400 static inline int get_insn_opcode(struct pt_regs *regs, unsigned int *opcode)
401 {
402         unsigned int __user *epc;
403
404         epc = (unsigned int __user *) regs->cp0_epc +
405               ((regs->cp0_cause & CAUSEF_BD) != 0);
406         if (!get_user(*opcode, epc))
407                 return 0;
408
409         force_sig(SIGSEGV, current);
410         return 1;
411 }
412
413 /*
414  * ll/sc emulation
415  */
416
417 #define OPCODE 0xfc000000
418 #define BASE   0x03e00000
419 #define RT     0x001f0000
420 #define OFFSET 0x0000ffff
421 #define LL     0xc0000000
422 #define SC     0xe0000000
423 #define SPEC3  0x7c000000
424 #define RD     0x0000f800
425 #define FUNC   0x0000003f
426 #define RDHWR  0x0000003b
427
428 /*
429  * The ll_bit is cleared by r*_switch.S
430  */
431
432 unsigned long ll_bit;
433
434 static struct task_struct *ll_task = NULL;
435
436 static inline void simulate_ll(struct pt_regs *regs, unsigned int opcode)
437 {
438         unsigned long value, __user *vaddr;
439         long offset;
440         int signal = 0;
441
442         /*
443          * analyse the ll instruction that just caused a ri exception
444          * and put the referenced address to addr.
445          */
446
447         /* sign extend offset */
448         offset = opcode & OFFSET;
449         offset <<= 16;
450         offset >>= 16;
451
452         vaddr = (unsigned long __user *)
453                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
454
455         if ((unsigned long)vaddr & 3) {
456                 signal = SIGBUS;
457                 goto sig;
458         }
459         if (get_user(value, vaddr)) {
460                 signal = SIGSEGV;
461                 goto sig;
462         }
463
464         preempt_disable();
465
466         if (ll_task == NULL || ll_task == current) {
467                 ll_bit = 1;
468         } else {
469                 ll_bit = 0;
470         }
471         ll_task = current;
472
473         preempt_enable();
474
475         compute_return_epc(regs);
476
477         regs->regs[(opcode & RT) >> 16] = value;
478
479         return;
480
481 sig:
482         force_sig(signal, current);
483 }
484
485 static inline void simulate_sc(struct pt_regs *regs, unsigned int opcode)
486 {
487         unsigned long __user *vaddr;
488         unsigned long reg;
489         long offset;
490         int signal = 0;
491
492         /*
493          * analyse the sc instruction that just caused a ri exception
494          * and put the referenced address to addr.
495          */
496
497         /* sign extend offset */
498         offset = opcode & OFFSET;
499         offset <<= 16;
500         offset >>= 16;
501
502         vaddr = (unsigned long __user *)
503                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
504         reg = (opcode & RT) >> 16;
505
506         if ((unsigned long)vaddr & 3) {
507                 signal = SIGBUS;
508                 goto sig;
509         }
510
511         preempt_disable();
512
513         if (ll_bit == 0 || ll_task != current) {
514                 compute_return_epc(regs);
515                 regs->regs[reg] = 0;
516                 preempt_enable();
517                 return;
518         }
519
520         preempt_enable();
521
522         if (put_user(regs->regs[reg], vaddr)) {
523                 signal = SIGSEGV;
524                 goto sig;
525         }
526
527         compute_return_epc(regs);
528         regs->regs[reg] = 1;
529
530         return;
531
532 sig:
533         force_sig(signal, current);
534 }
535
536 /*
537  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
538  * opcodes are supposed to result in coprocessor unusable exceptions if
539  * executed on ll/sc-less processors.  That's the theory.  In practice a
540  * few processors such as NEC's VR4100 throw reserved instruction exceptions
541  * instead, so we're doing the emulation thing in both exception handlers.
542  */
543 static inline int simulate_llsc(struct pt_regs *regs)
544 {
545         unsigned int opcode;
546
547         if (unlikely(get_insn_opcode(regs, &opcode)))
548                 return -EFAULT;
549
550         if ((opcode & OPCODE) == LL) {
551                 simulate_ll(regs, opcode);
552                 return 0;
553         }
554         if ((opcode & OPCODE) == SC) {
555                 simulate_sc(regs, opcode);
556                 return 0;
557         }
558
559         return -EFAULT;                 /* Strange things going on ... */
560 }
561
562 /*
563  * Simulate trapping 'rdhwr' instructions to provide user accessible
564  * registers not implemented in hardware.  The only current use of this
565  * is the thread area pointer.
566  */
567 static inline int simulate_rdhwr(struct pt_regs *regs)
568 {
569         struct thread_info *ti = task_thread_info(current);
570         unsigned int opcode;
571
572         if (unlikely(get_insn_opcode(regs, &opcode)))
573                 return -EFAULT;
574
575         if (unlikely(compute_return_epc(regs)))
576                 return -EFAULT;
577
578         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
579                 int rd = (opcode & RD) >> 11;
580                 int rt = (opcode & RT) >> 16;
581                 switch (rd) {
582                         case 29:
583                                 regs->regs[rt] = ti->tp_value;
584                                 return 0;
585                         default:
586                                 return -EFAULT;
587                 }
588         }
589
590         /* Not ours.  */
591         return -EFAULT;
592 }
593
594 asmlinkage void do_ov(struct pt_regs *regs)
595 {
596         siginfo_t info;
597
598         die_if_kernel("Integer overflow", regs);
599
600         info.si_code = FPE_INTOVF;
601         info.si_signo = SIGFPE;
602         info.si_errno = 0;
603         info.si_addr = (void __user *) regs->cp0_epc;
604         force_sig_info(SIGFPE, &info, current);
605 }
606
607 /*
608  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
609  */
610 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
611 {
612         die_if_kernel("FP exception in kernel code", regs);
613
614         if (fcr31 & FPU_CSR_UNI_X) {
615                 int sig;
616
617                 preempt_disable();
618
619 #ifdef CONFIG_PREEMPT
620                 if (!is_fpu_owner()) {
621                         /* We might lose fpu before disabling preempt... */
622                         own_fpu();
623                         BUG_ON(!used_math());
624                         restore_fp(current);
625                 }
626 #endif
627                 /*
628                  * Unimplemented operation exception.  If we've got the full
629                  * software emulator on-board, let's use it...
630                  *
631                  * Force FPU to dump state into task/thread context.  We're
632                  * moving a lot of data here for what is probably a single
633                  * instruction, but the alternative is to pre-decode the FP
634                  * register operands before invoking the emulator, which seems
635                  * a bit extreme for what should be an infrequent event.
636                  */
637                 save_fp(current);
638                 /* Ensure 'resume' not overwrite saved fp context again. */
639                 lose_fpu();
640
641                 preempt_enable();
642
643                 /* Run the emulator */
644                 sig = fpu_emulator_cop1Handler (regs, &current->thread.fpu);
645
646                 preempt_disable();
647
648                 own_fpu();      /* Using the FPU again.  */
649                 /*
650                  * We can't allow the emulated instruction to leave any of
651                  * the cause bit set in $fcr31.
652                  */
653                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
654
655                 /* Restore the hardware register state */
656                 restore_fp(current);
657
658                 preempt_enable();
659
660                 /* If something went wrong, signal */
661                 if (sig)
662                         force_sig(sig, current);
663
664                 return;
665         }
666
667         force_sig(SIGFPE, current);
668 }
669
670 asmlinkage void do_bp(struct pt_regs *regs)
671 {
672         unsigned int opcode, bcode;
673         siginfo_t info;
674
675         die_if_kernel("Break instruction in kernel code", regs);
676
677         if (get_insn_opcode(regs, &opcode))
678                 return;
679
680         /*
681          * There is the ancient bug in the MIPS assemblers that the break
682          * code starts left to bit 16 instead to bit 6 in the opcode.
683          * Gas is bug-compatible, but not always, grrr...
684          * We handle both cases with a simple heuristics.  --macro
685          */
686         bcode = ((opcode >> 6) & ((1 << 20) - 1));
687         if (bcode < (1 << 10))
688                 bcode <<= 10;
689
690         /*
691          * (A short test says that IRIX 5.3 sends SIGTRAP for all break
692          * insns, even for break codes that indicate arithmetic failures.
693          * Weird ...)
694          * But should we continue the brokenness???  --macro
695          */
696         switch (bcode) {
697         case BRK_OVERFLOW << 10:
698         case BRK_DIVZERO << 10:
699                 if (bcode == (BRK_DIVZERO << 10))
700                         info.si_code = FPE_INTDIV;
701                 else
702                         info.si_code = FPE_INTOVF;
703                 info.si_signo = SIGFPE;
704                 info.si_errno = 0;
705                 info.si_addr = (void __user *) regs->cp0_epc;
706                 force_sig_info(SIGFPE, &info, current);
707                 break;
708         default:
709                 force_sig(SIGTRAP, current);
710         }
711 }
712
713 asmlinkage void do_tr(struct pt_regs *regs)
714 {
715         unsigned int opcode, tcode = 0;
716         siginfo_t info;
717
718         die_if_kernel("Trap instruction in kernel code", regs);
719
720         if (get_insn_opcode(regs, &opcode))
721                 return;
722
723         /* Immediate versions don't provide a code.  */
724         if (!(opcode & OPCODE))
725                 tcode = ((opcode >> 6) & ((1 << 10) - 1));
726
727         /*
728          * (A short test says that IRIX 5.3 sends SIGTRAP for all trap
729          * insns, even for trap codes that indicate arithmetic failures.
730          * Weird ...)
731          * But should we continue the brokenness???  --macro
732          */
733         switch (tcode) {
734         case BRK_OVERFLOW:
735         case BRK_DIVZERO:
736                 if (tcode == BRK_DIVZERO)
737                         info.si_code = FPE_INTDIV;
738                 else
739                         info.si_code = FPE_INTOVF;
740                 info.si_signo = SIGFPE;
741                 info.si_errno = 0;
742                 info.si_addr = (void __user *) regs->cp0_epc;
743                 force_sig_info(SIGFPE, &info, current);
744                 break;
745         default:
746                 force_sig(SIGTRAP, current);
747         }
748 }
749
750 asmlinkage void do_ri(struct pt_regs *regs)
751 {
752         die_if_kernel("Reserved instruction in kernel code", regs);
753
754         if (!cpu_has_llsc)
755                 if (!simulate_llsc(regs))
756                         return;
757
758         if (!simulate_rdhwr(regs))
759                 return;
760
761         force_sig(SIGILL, current);
762 }
763
764 asmlinkage void do_cpu(struct pt_regs *regs)
765 {
766         unsigned int cpid;
767
768         die_if_kernel("do_cpu invoked from kernel context!", regs);
769
770         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
771
772         switch (cpid) {
773         case 0:
774                 if (!cpu_has_llsc)
775                         if (!simulate_llsc(regs))
776                                 return;
777
778                 if (!simulate_rdhwr(regs))
779                         return;
780
781                 break;
782
783         case 1:
784                 preempt_disable();
785
786                 own_fpu();
787                 if (used_math()) {      /* Using the FPU again.  */
788                         restore_fp(current);
789                 } else {                        /* First time FPU user.  */
790                         init_fpu();
791                         set_used_math();
792                 }
793
794                 preempt_enable();
795
796                 if (!cpu_has_fpu) {
797                         int sig = fpu_emulator_cop1Handler(regs,
798                                                 &current->thread.fpu);
799                         if (sig)
800                                 force_sig(sig, current);
801 #ifdef CONFIG_MIPS_MT_FPAFF
802                         else {
803                         /*
804                          * MIPS MT processors may have fewer FPU contexts
805                          * than CPU threads. If we've emulated more than
806                          * some threshold number of instructions, force
807                          * migration to a "CPU" that has FP support.
808                          */
809                          if(mt_fpemul_threshold > 0
810                          && ((current->thread.emulated_fp++
811                             > mt_fpemul_threshold))) {
812                           /*
813                            * If there's no FPU present, or if the
814                            * application has already restricted
815                            * the allowed set to exclude any CPUs
816                            * with FPUs, we'll skip the procedure.
817                            */
818                           if (cpus_intersects(current->cpus_allowed,
819                                                 mt_fpu_cpumask)) {
820                             cpumask_t tmask;
821
822                             cpus_and(tmask,
823                                         current->thread.user_cpus_allowed,
824                                         mt_fpu_cpumask);
825                             set_cpus_allowed(current, tmask);
826                             current->thread.mflags |= MF_FPUBOUND;
827                           }
828                          }
829                         }
830 #endif /* CONFIG_MIPS_MT_FPAFF */
831                 }
832
833                 return;
834
835         case 2:
836         case 3:
837                 die_if_kernel("do_cpu invoked from kernel context!", regs);
838                 break;
839         }
840
841         force_sig(SIGILL, current);
842 }
843
844 asmlinkage void do_mdmx(struct pt_regs *regs)
845 {
846         force_sig(SIGILL, current);
847 }
848
849 asmlinkage void do_watch(struct pt_regs *regs)
850 {
851         /*
852          * We use the watch exception where available to detect stack
853          * overflows.
854          */
855         dump_tlb_all();
856         show_regs(regs);
857         panic("Caught WATCH exception - probably caused by stack overflow.");
858 }
859
860 asmlinkage void do_mcheck(struct pt_regs *regs)
861 {
862         const int field = 2 * sizeof(unsigned long);
863         int multi_match = regs->cp0_status & ST0_TS;
864
865         show_regs(regs);
866
867         if (multi_match) {
868                 printk("Index   : %0x\n", read_c0_index());
869                 printk("Pagemask: %0x\n", read_c0_pagemask());
870                 printk("EntryHi : %0*lx\n", field, read_c0_entryhi());
871                 printk("EntryLo0: %0*lx\n", field, read_c0_entrylo0());
872                 printk("EntryLo1: %0*lx\n", field, read_c0_entrylo1());
873                 printk("\n");
874                 dump_tlb_all();
875         }
876
877         show_code((unsigned int *) regs->cp0_epc);
878
879         /*
880          * Some chips may have other causes of machine check (e.g. SB1
881          * graduation timer)
882          */
883         panic("Caught Machine Check exception - %scaused by multiple "
884               "matching entries in the TLB.",
885               (multi_match) ? "" : "not ");
886 }
887
888 asmlinkage void do_mt(struct pt_regs *regs)
889 {
890         int subcode;
891
892         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
893                         >> VPECONTROL_EXCPT_SHIFT;
894         switch (subcode) {
895         case 0:
896                 printk(KERN_DEBUG "Thread Underflow\n");
897                 break;
898         case 1:
899                 printk(KERN_DEBUG "Thread Overflow\n");
900                 break;
901         case 2:
902                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
903                 break;
904         case 3:
905                 printk(KERN_DEBUG "Gating Storage Exception\n");
906                 break;
907         case 4:
908                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
909                 break;
910         case 5:
911                 printk(KERN_DEBUG "Gating Storage Schedulier Exception\n");
912                 break;
913         default:
914                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
915                         subcode);
916                 break;
917         }
918         die_if_kernel("MIPS MT Thread exception in kernel", regs);
919
920         force_sig(SIGILL, current);
921 }
922
923
924 asmlinkage void do_dsp(struct pt_regs *regs)
925 {
926         if (cpu_has_dsp)
927                 panic("Unexpected DSP exception\n");
928
929         force_sig(SIGILL, current);
930 }
931
932 asmlinkage void do_reserved(struct pt_regs *regs)
933 {
934         /*
935          * Game over - no way to handle this if it ever occurs.  Most probably
936          * caused by a new unknown cpu type or after another deadly
937          * hard/software error.
938          */
939         show_regs(regs);
940         panic("Caught reserved exception %ld - should not happen.",
941               (regs->cp0_cause & 0x7f) >> 2);
942 }
943
944 asmlinkage void do_default_vi(struct pt_regs *regs)
945 {
946         show_regs(regs);
947         panic("Caught unexpected vectored interrupt.");
948 }
949
950 /*
951  * Some MIPS CPUs can enable/disable for cache parity detection, but do
952  * it different ways.
953  */
954 static inline void parity_protection_init(void)
955 {
956         switch (current_cpu_data.cputype) {
957         case CPU_24K:
958         case CPU_34K:
959         case CPU_5KC:
960                 write_c0_ecc(0x80000000);
961                 back_to_back_c0_hazard();
962                 /* Set the PE bit (bit 31) in the c0_errctl register. */
963                 printk(KERN_INFO "Cache parity protection %sabled\n",
964                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
965                 break;
966         case CPU_20KC:
967         case CPU_25KF:
968                 /* Clear the DE bit (bit 16) in the c0_status register. */
969                 printk(KERN_INFO "Enable cache parity protection for "
970                        "MIPS 20KC/25KF CPUs.\n");
971                 clear_c0_status(ST0_DE);
972                 break;
973         default:
974                 break;
975         }
976 }
977
978 asmlinkage void cache_parity_error(void)
979 {
980         const int field = 2 * sizeof(unsigned long);
981         unsigned int reg_val;
982
983         /* For the moment, report the problem and hang. */
984         printk("Cache error exception:\n");
985         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
986         reg_val = read_c0_cacheerr();
987         printk("c0_cacheerr == %08x\n", reg_val);
988
989         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
990                reg_val & (1<<30) ? "secondary" : "primary",
991                reg_val & (1<<31) ? "data" : "insn");
992         printk("Error bits: %s%s%s%s%s%s%s\n",
993                reg_val & (1<<29) ? "ED " : "",
994                reg_val & (1<<28) ? "ET " : "",
995                reg_val & (1<<26) ? "EE " : "",
996                reg_val & (1<<25) ? "EB " : "",
997                reg_val & (1<<24) ? "EI " : "",
998                reg_val & (1<<23) ? "E1 " : "",
999                reg_val & (1<<22) ? "E0 " : "");
1000         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
1001
1002 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
1003         if (reg_val & (1<<22))
1004                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
1005
1006         if (reg_val & (1<<23))
1007                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
1008 #endif
1009
1010         panic("Can't handle the cache error!");
1011 }
1012
1013 /*
1014  * SDBBP EJTAG debug exception handler.
1015  * We skip the instruction and return to the next instruction.
1016  */
1017 void ejtag_exception_handler(struct pt_regs *regs)
1018 {
1019         const int field = 2 * sizeof(unsigned long);
1020         unsigned long depc, old_epc;
1021         unsigned int debug;
1022
1023         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1024         depc = read_c0_depc();
1025         debug = read_c0_debug();
1026         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1027         if (debug & 0x80000000) {
1028                 /*
1029                  * In branch delay slot.
1030                  * We cheat a little bit here and use EPC to calculate the
1031                  * debug return address (DEPC). EPC is restored after the
1032                  * calculation.
1033                  */
1034                 old_epc = regs->cp0_epc;
1035                 regs->cp0_epc = depc;
1036                 __compute_return_epc(regs);
1037                 depc = regs->cp0_epc;
1038                 regs->cp0_epc = old_epc;
1039         } else
1040                 depc += 4;
1041         write_c0_depc(depc);
1042
1043 #if 0
1044         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1045         write_c0_debug(debug | 0x100);
1046 #endif
1047 }
1048
1049 /*
1050  * NMI exception handler.
1051  */
1052 void nmi_exception_handler(struct pt_regs *regs)
1053 {
1054 #ifdef CONFIG_MIPS_MT_SMTC
1055         unsigned long dvpret = dvpe();
1056         bust_spinlocks(1);
1057         printk("NMI taken!!!!\n");
1058         mips_mt_regdump(dvpret);
1059 #else
1060         bust_spinlocks(1);
1061         printk("NMI taken!!!!\n");
1062 #endif /* CONFIG_MIPS_MT_SMTC */
1063         die("NMI", regs);
1064         while(1) ;
1065 }
1066
1067 #define VECTORSPACING 0x100     /* for EI/VI mode */
1068
1069 unsigned long ebase;
1070 unsigned long exception_handlers[32];
1071 unsigned long vi_handlers[64];
1072
1073 /*
1074  * As a side effect of the way this is implemented we're limited
1075  * to interrupt handlers in the address range from
1076  * KSEG0 <= x < KSEG0 + 256mb on the Nevada.  Oh well ...
1077  */
1078 void *set_except_vector(int n, void *addr)
1079 {
1080         unsigned long handler = (unsigned long) addr;
1081         unsigned long old_handler = exception_handlers[n];
1082
1083         exception_handlers[n] = handler;
1084         if (n == 0 && cpu_has_divec) {
1085                 *(volatile u32 *)(ebase + 0x200) = 0x08000000 |
1086                                                  (0x03ffffff & (handler >> 2));
1087                 flush_icache_range(ebase + 0x200, ebase + 0x204);
1088         }
1089         return (void *)old_handler;
1090 }
1091
1092 #ifdef CONFIG_CPU_MIPSR2_SRS
1093 /*
1094  * MIPSR2 shadow register set allocation
1095  * FIXME: SMP...
1096  */
1097
1098 static struct shadow_registers {
1099         /*
1100          * Number of shadow register sets supported
1101          */
1102         unsigned long sr_supported;
1103         /*
1104          * Bitmap of allocated shadow registers
1105          */
1106         unsigned long sr_allocated;
1107 } shadow_registers;
1108
1109 static void mips_srs_init(void)
1110 {
1111         shadow_registers.sr_supported = ((read_c0_srsctl() >> 26) & 0x0f) + 1;
1112         printk(KERN_INFO "%d MIPSR2 register sets available\n",
1113                shadow_registers.sr_supported);
1114         shadow_registers.sr_allocated = 1;      /* Set 0 used by kernel */
1115 }
1116
1117 int mips_srs_max(void)
1118 {
1119         return shadow_registers.sr_supported;
1120 }
1121
1122 int mips_srs_alloc(void)
1123 {
1124         struct shadow_registers *sr = &shadow_registers;
1125         int set;
1126
1127 again:
1128         set = find_first_zero_bit(&sr->sr_allocated, sr->sr_supported);
1129         if (set >= sr->sr_supported)
1130                 return -1;
1131
1132         if (test_and_set_bit(set, &sr->sr_allocated))
1133                 goto again;
1134
1135         return set;
1136 }
1137
1138 void mips_srs_free(int set)
1139 {
1140         struct shadow_registers *sr = &shadow_registers;
1141
1142         clear_bit(set, &sr->sr_allocated);
1143 }
1144
1145 static void *set_vi_srs_handler(int n, void *addr, int srs)
1146 {
1147         unsigned long handler;
1148         unsigned long old_handler = vi_handlers[n];
1149         u32 *w;
1150         unsigned char *b;
1151
1152         if (!cpu_has_veic && !cpu_has_vint)
1153                 BUG();
1154
1155         if (addr == NULL) {
1156                 handler = (unsigned long) do_default_vi;
1157                 srs = 0;
1158         } else
1159                 handler = (unsigned long) addr;
1160         vi_handlers[n] = (unsigned long) addr;
1161
1162         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1163
1164         if (srs >= mips_srs_max())
1165                 panic("Shadow register set %d not supported", srs);
1166
1167         if (cpu_has_veic) {
1168                 if (board_bind_eic_interrupt)
1169                         board_bind_eic_interrupt (n, srs);
1170         } else if (cpu_has_vint) {
1171                 /* SRSMap is only defined if shadow sets are implemented */
1172                 if (mips_srs_max() > 1)
1173                         change_c0_srsmap (0xf << n*4, srs << n*4);
1174         }
1175
1176         if (srs == 0) {
1177                 /*
1178                  * If no shadow set is selected then use the default handler
1179                  * that does normal register saving and a standard interrupt exit
1180                  */
1181
1182                 extern char except_vec_vi, except_vec_vi_lui;
1183                 extern char except_vec_vi_ori, except_vec_vi_end;
1184 #ifdef CONFIG_MIPS_MT_SMTC
1185                 /*
1186                  * We need to provide the SMTC vectored interrupt handler
1187                  * not only with the address of the handler, but with the
1188                  * Status.IM bit to be masked before going there.
1189                  */
1190                 extern char except_vec_vi_mori;
1191                 const int mori_offset = &except_vec_vi_mori - &except_vec_vi;
1192 #endif /* CONFIG_MIPS_MT_SMTC */
1193                 const int handler_len = &except_vec_vi_end - &except_vec_vi;
1194                 const int lui_offset = &except_vec_vi_lui - &except_vec_vi;
1195                 const int ori_offset = &except_vec_vi_ori - &except_vec_vi;
1196
1197                 if (handler_len > VECTORSPACING) {
1198                         /*
1199                          * Sigh... panicing won't help as the console
1200                          * is probably not configured :(
1201                          */
1202                         panic ("VECTORSPACING too small");
1203                 }
1204
1205                 memcpy (b, &except_vec_vi, handler_len);
1206 #ifdef CONFIG_MIPS_MT_SMTC
1207                 if (n > 7)
1208                         printk("Vector index %d exceeds SMTC maximum\n", n);
1209                 w = (u32 *)(b + mori_offset);
1210                 *w = (*w & 0xffff0000) | (0x100 << n);
1211 #endif /* CONFIG_MIPS_MT_SMTC */
1212                 w = (u32 *)(b + lui_offset);
1213                 *w = (*w & 0xffff0000) | (((u32)handler >> 16) & 0xffff);
1214                 w = (u32 *)(b + ori_offset);
1215                 *w = (*w & 0xffff0000) | ((u32)handler & 0xffff);
1216                 flush_icache_range((unsigned long)b, (unsigned long)(b+handler_len));
1217         }
1218         else {
1219                 /*
1220                  * In other cases jump directly to the interrupt handler
1221                  *
1222                  * It is the handlers responsibility to save registers if required
1223                  * (eg hi/lo) and return from the exception using "eret"
1224                  */
1225                 w = (u32 *)b;
1226                 *w++ = 0x08000000 | (((u32)handler >> 2) & 0x03fffff); /* j handler */
1227                 *w = 0;
1228                 flush_icache_range((unsigned long)b, (unsigned long)(b+8));
1229         }
1230
1231         return (void *)old_handler;
1232 }
1233
1234 void *set_vi_handler(int n, void *addr)
1235 {
1236         return set_vi_srs_handler(n, addr, 0);
1237 }
1238
1239 #else
1240
1241 static inline void mips_srs_init(void)
1242 {
1243 }
1244
1245 #endif /* CONFIG_CPU_MIPSR2_SRS */
1246
1247 /*
1248  * This is used by native signal handling
1249  */
1250 asmlinkage int (*save_fp_context)(struct sigcontext *sc);
1251 asmlinkage int (*restore_fp_context)(struct sigcontext *sc);
1252
1253 extern asmlinkage int _save_fp_context(struct sigcontext *sc);
1254 extern asmlinkage int _restore_fp_context(struct sigcontext *sc);
1255
1256 extern asmlinkage int fpu_emulator_save_context(struct sigcontext *sc);
1257 extern asmlinkage int fpu_emulator_restore_context(struct sigcontext *sc);
1258
1259 #ifdef CONFIG_SMP
1260 static int smp_save_fp_context(struct sigcontext *sc)
1261 {
1262         return cpu_has_fpu
1263                ? _save_fp_context(sc)
1264                : fpu_emulator_save_context(sc);
1265 }
1266
1267 static int smp_restore_fp_context(struct sigcontext *sc)
1268 {
1269         return cpu_has_fpu
1270                ? _restore_fp_context(sc)
1271                : fpu_emulator_restore_context(sc);
1272 }
1273 #endif
1274
1275 static inline void signal_init(void)
1276 {
1277 #ifdef CONFIG_SMP
1278         /* For now just do the cpu_has_fpu check when the functions are invoked */
1279         save_fp_context = smp_save_fp_context;
1280         restore_fp_context = smp_restore_fp_context;
1281 #else
1282         if (cpu_has_fpu) {
1283                 save_fp_context = _save_fp_context;
1284                 restore_fp_context = _restore_fp_context;
1285         } else {
1286                 save_fp_context = fpu_emulator_save_context;
1287                 restore_fp_context = fpu_emulator_restore_context;
1288         }
1289 #endif
1290 }
1291
1292 #ifdef CONFIG_MIPS32_COMPAT
1293
1294 /*
1295  * This is used by 32-bit signal stuff on the 64-bit kernel
1296  */
1297 asmlinkage int (*save_fp_context32)(struct sigcontext32 *sc);
1298 asmlinkage int (*restore_fp_context32)(struct sigcontext32 *sc);
1299
1300 extern asmlinkage int _save_fp_context32(struct sigcontext32 *sc);
1301 extern asmlinkage int _restore_fp_context32(struct sigcontext32 *sc);
1302
1303 extern asmlinkage int fpu_emulator_save_context32(struct sigcontext32 *sc);
1304 extern asmlinkage int fpu_emulator_restore_context32(struct sigcontext32 *sc);
1305
1306 static inline void signal32_init(void)
1307 {
1308         if (cpu_has_fpu) {
1309                 save_fp_context32 = _save_fp_context32;
1310                 restore_fp_context32 = _restore_fp_context32;
1311         } else {
1312                 save_fp_context32 = fpu_emulator_save_context32;
1313                 restore_fp_context32 = fpu_emulator_restore_context32;
1314         }
1315 }
1316 #endif
1317
1318 extern void cpu_cache_init(void);
1319 extern void tlb_init(void);
1320 extern void flush_tlb_handlers(void);
1321
1322 void __init per_cpu_trap_init(void)
1323 {
1324         unsigned int cpu = smp_processor_id();
1325         unsigned int status_set = ST0_CU0;
1326 #ifdef CONFIG_MIPS_MT_SMTC
1327         int secondaryTC = 0;
1328         int bootTC = (cpu == 0);
1329
1330         /*
1331          * Only do per_cpu_trap_init() for first TC of Each VPE.
1332          * Note that this hack assumes that the SMTC init code
1333          * assigns TCs consecutively and in ascending order.
1334          */
1335
1336         if (((read_c0_tcbind() & TCBIND_CURTC) != 0) &&
1337             ((read_c0_tcbind() & TCBIND_CURVPE) == cpu_data[cpu - 1].vpe_id))
1338                 secondaryTC = 1;
1339 #endif /* CONFIG_MIPS_MT_SMTC */
1340
1341         /*
1342          * Disable coprocessors and select 32-bit or 64-bit addressing
1343          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
1344          * flag that some firmware may have left set and the TS bit (for
1345          * IP27).  Set XX for ISA IV code to work.
1346          */
1347 #ifdef CONFIG_64BIT
1348         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
1349 #endif
1350         if (current_cpu_data.isa_level == MIPS_CPU_ISA_IV)
1351                 status_set |= ST0_XX;
1352         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
1353                          status_set);
1354
1355         if (cpu_has_dsp)
1356                 set_c0_status(ST0_MX);
1357
1358 #ifdef CONFIG_CPU_MIPSR2
1359         write_c0_hwrena (0x0000000f); /* Allow rdhwr to all registers */
1360 #endif
1361
1362 #ifdef CONFIG_MIPS_MT_SMTC
1363         if (!secondaryTC) {
1364 #endif /* CONFIG_MIPS_MT_SMTC */
1365
1366         /*
1367          * Interrupt handling.
1368          */
1369         if (cpu_has_veic || cpu_has_vint) {
1370                 write_c0_ebase (ebase);
1371                 /* Setting vector spacing enables EI/VI mode  */
1372                 change_c0_intctl (0x3e0, VECTORSPACING);
1373         }
1374         if (cpu_has_divec) {
1375                 if (cpu_has_mipsmt) {
1376                         unsigned int vpflags = dvpe();
1377                         set_c0_cause(CAUSEF_IV);
1378                         evpe(vpflags);
1379                 } else
1380                         set_c0_cause(CAUSEF_IV);
1381         }
1382 #ifdef CONFIG_MIPS_MT_SMTC
1383         }
1384 #endif /* CONFIG_MIPS_MT_SMTC */
1385
1386         cpu_data[cpu].asid_cache = ASID_FIRST_VERSION;
1387         TLBMISS_HANDLER_SETUP();
1388
1389         atomic_inc(&init_mm.mm_count);
1390         current->active_mm = &init_mm;
1391         BUG_ON(current->mm);
1392         enter_lazy_tlb(&init_mm, current);
1393
1394 #ifdef CONFIG_MIPS_MT_SMTC
1395         if (bootTC) {
1396 #endif /* CONFIG_MIPS_MT_SMTC */
1397                 cpu_cache_init();
1398                 tlb_init();
1399 #ifdef CONFIG_MIPS_MT_SMTC
1400         }
1401 #endif /* CONFIG_MIPS_MT_SMTC */
1402 }
1403
1404 /* Install CPU exception handler */
1405 void __init set_handler (unsigned long offset, void *addr, unsigned long size)
1406 {
1407         memcpy((void *)(ebase + offset), addr, size);
1408         flush_icache_range(ebase + offset, ebase + offset + size);
1409 }
1410
1411 /* Install uncached CPU exception handler */
1412 void __init set_uncached_handler (unsigned long offset, void *addr, unsigned long size)
1413 {
1414 #ifdef CONFIG_32BIT
1415         unsigned long uncached_ebase = KSEG1ADDR(ebase);
1416 #endif
1417 #ifdef CONFIG_64BIT
1418         unsigned long uncached_ebase = TO_UNCAC(ebase);
1419 #endif
1420
1421         memcpy((void *)(uncached_ebase + offset), addr, size);
1422 }
1423
1424 void __init trap_init(void)
1425 {
1426         extern char except_vec3_generic, except_vec3_r4000;
1427         extern char except_vec4;
1428         unsigned long i;
1429
1430         if (cpu_has_veic || cpu_has_vint)
1431                 ebase = (unsigned long) alloc_bootmem_low_pages (0x200 + VECTORSPACING*64);
1432         else
1433                 ebase = CAC_BASE;
1434
1435         mips_srs_init();
1436
1437         per_cpu_trap_init();
1438
1439         /*
1440          * Copy the generic exception handlers to their final destination.
1441          * This will be overriden later as suitable for a particular
1442          * configuration.
1443          */
1444         set_handler(0x180, &except_vec3_generic, 0x80);
1445
1446         /*
1447          * Setup default vectors
1448          */
1449         for (i = 0; i <= 31; i++)
1450                 set_except_vector(i, handle_reserved);
1451
1452         /*
1453          * Copy the EJTAG debug exception vector handler code to it's final
1454          * destination.
1455          */
1456         if (cpu_has_ejtag && board_ejtag_handler_setup)
1457                 board_ejtag_handler_setup ();
1458
1459         /*
1460          * Only some CPUs have the watch exceptions.
1461          */
1462         if (cpu_has_watch)
1463                 set_except_vector(23, handle_watch);
1464
1465         /*
1466          * Initialise interrupt handlers
1467          */
1468         if (cpu_has_veic || cpu_has_vint) {
1469                 int nvec = cpu_has_veic ? 64 : 8;
1470                 for (i = 0; i < nvec; i++)
1471                         set_vi_handler(i, NULL);
1472         }
1473         else if (cpu_has_divec)
1474                 set_handler(0x200, &except_vec4, 0x8);
1475
1476         /*
1477          * Some CPUs can enable/disable for cache parity detection, but does
1478          * it different ways.
1479          */
1480         parity_protection_init();
1481
1482         /*
1483          * The Data Bus Errors / Instruction Bus Errors are signaled
1484          * by external hardware.  Therefore these two exceptions
1485          * may have board specific handlers.
1486          */
1487         if (board_be_init)
1488                 board_be_init();
1489
1490         set_except_vector(0, handle_int);
1491         set_except_vector(1, handle_tlbm);
1492         set_except_vector(2, handle_tlbl);
1493         set_except_vector(3, handle_tlbs);
1494
1495         set_except_vector(4, handle_adel);
1496         set_except_vector(5, handle_ades);
1497
1498         set_except_vector(6, handle_ibe);
1499         set_except_vector(7, handle_dbe);
1500
1501         set_except_vector(8, handle_sys);
1502         set_except_vector(9, handle_bp);
1503         set_except_vector(10, handle_ri);
1504         set_except_vector(11, handle_cpu);
1505         set_except_vector(12, handle_ov);
1506         set_except_vector(13, handle_tr);
1507
1508         if (current_cpu_data.cputype == CPU_R6000 ||
1509             current_cpu_data.cputype == CPU_R6000A) {
1510                 /*
1511                  * The R6000 is the only R-series CPU that features a machine
1512                  * check exception (similar to the R4000 cache error) and
1513                  * unaligned ldc1/sdc1 exception.  The handlers have not been
1514                  * written yet.  Well, anyway there is no R6000 machine on the
1515                  * current list of targets for Linux/MIPS.
1516                  * (Duh, crap, there is someone with a triple R6k machine)
1517                  */
1518                 //set_except_vector(14, handle_mc);
1519                 //set_except_vector(15, handle_ndc);
1520         }
1521
1522
1523         if (board_nmi_handler_setup)
1524                 board_nmi_handler_setup();
1525
1526         if (cpu_has_fpu && !cpu_has_nofpuex)
1527                 set_except_vector(15, handle_fpe);
1528
1529         set_except_vector(22, handle_mdmx);
1530
1531         if (cpu_has_mcheck)
1532                 set_except_vector(24, handle_mcheck);
1533
1534         if (cpu_has_mipsmt)
1535                 set_except_vector(25, handle_mt);
1536
1537         if (cpu_has_dsp)
1538                 set_except_vector(26, handle_dsp);
1539
1540         if (cpu_has_vce)
1541                 /* Special exception: R4[04]00 uses also the divec space. */
1542                 memcpy((void *)(CAC_BASE + 0x180), &except_vec3_r4000, 0x100);
1543         else if (cpu_has_4kex)
1544                 memcpy((void *)(CAC_BASE + 0x180), &except_vec3_generic, 0x80);
1545         else
1546                 memcpy((void *)(CAC_BASE + 0x080), &except_vec3_generic, 0x80);
1547
1548         signal_init();
1549 #ifdef CONFIG_MIPS32_COMPAT
1550         signal32_init();
1551 #endif
1552
1553         flush_icache_range(ebase, ebase + 0x400);
1554         flush_tlb_handlers();
1555 }