git.oblomov.eu Git - linux-2.6/blob - drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  24  */
  25
  26 /*
  27  * TOTEST
  28  *      - speed setting
  29  *      - suspend/resume
  30  */
  31
  32 #include <linux/config.h>
  33 #include <linux/crc32.h>
  34 #include <linux/kernel.h>
  35 #include <linux/version.h>
  36 #include <linux/module.h>
  37 #include <linux/netdevice.h>
  38 #include <linux/dma-mapping.h>
  39 #include <linux/etherdevice.h>
  40 #include <linux/ethtool.h>
  41 #include <linux/pci.h>
  42 #include <linux/ip.h>
  43 #include <linux/tcp.h>
  44 #include <linux/in.h>
  45 #include <linux/delay.h>
  46 #include <linux/workqueue.h>
  47 #include <linux/if_vlan.h>
  48 #include <linux/mii.h>
  49
  50 #include <asm/irq.h>
  51
  52 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  53 #define SKY2_VLAN_TAG_USED 1
  54 #endif
  55
  56 #include "sky2.h"
  57
  58 #define DRV_NAME                "sky2"
  59 #define DRV_VERSION             "0.9"
  60 #define PFX                     DRV_NAME " "
  61
  62 /*
  63  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  64  * that are organized into three (receive, transmit, status) different rings
  65  * similar to Tigon3. A transmit can require several elements;
  66  * a receive requires one (or two if using 64 bit dma).
  67  */
  68
  69 #define is_ec_a1(hw) \
  70         unlikely((hw)->chip_id == CHIP_ID_YUKON_EC && \
  71                  (hw)->chip_rev == CHIP_REV_YU_EC_A1)
  72
  73 #define RX_LE_SIZE              512
  74 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  75 #define RX_MAX_PENDING          (RX_LE_SIZE/2 - 2)
  76 #define RX_DEF_PENDING          RX_MAX_PENDING
  77
  78 #define TX_RING_SIZE            512
  79 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  80 #define TX_MIN_PENDING          64
  81 #define MAX_SKB_TX_LE           (4 + 2*MAX_SKB_FRAGS)
  82
  83 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  84 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  85 #define ETH_JUMBO_MTU           9000
  86 #define TX_WATCHDOG             (5 * HZ)
  87 #define NAPI_WEIGHT             64
  88 #define PHY_RETRIES             1000
  89
  90 static const u32 default_msg =
  91     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  92     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  93     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN | NETIF_MSG_INTR;
  94
  95 static int debug = -1;          /* defaults above */
  96 module_param(debug, int, 0);
  97 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  98
  99 static int copybreak __read_mostly = 256;
 100 module_param(copybreak, int, 0);
 101 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
 102
 103 static const struct pci_device_id sky2_id_table[] = {
 104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) },
 105         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) },
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b01) },
 108         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) },
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) },
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) },
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) },
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) },
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) },
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) },
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) },
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) },
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) },
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) },
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) },
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) },
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) },
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) },
 123         { 0 }
 124 };
 125
 126 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 127
 128 /* Avoid conditionals by using array */
 129 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 130 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 131
 132 /* This driver supports yukon2 chipset only */
 133 static const char *yukon2_name[] = {
 134         "XL",           /* 0xb3 */
 135         "EC Ultra",     /* 0xb4 */
 136         "UNKNOWN",      /* 0xb5 */
 137         "EC",           /* 0xb6 */
 138         "FE",           /* 0xb7 */
 139 };
 140
 141 /* Access to external PHY */
 142 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 143 {
 144         int i;
 145
 146         gma_write16(hw, port, GM_SMI_DATA, val);
 147         gma_write16(hw, port, GM_SMI_CTRL,
 148                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 149
 150         for (i = 0; i < PHY_RETRIES; i++) {
 151                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
 152                         return 0;
 153                 udelay(1);
 154         }
 155
 156         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
 157         return -ETIMEDOUT;
 158 }
 159
 160 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 161 {
 162         int i;
 163
 164         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 165                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 166
 167         for (i = 0; i < PHY_RETRIES; i++) {
 168                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
 169                         *val = gma_read16(hw, port, GM_SMI_DATA);
 170                         return 0;
 171                 }
 172
 173                 udelay(1);
 174         }
 175
 176         return -ETIMEDOUT;
 177 }
 178
 179 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 180 {
 181         u16 v;
 182
 183         if (__gm_phy_read(hw, port, reg, &v) != 0)
 184                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
 185         return v;
 186 }
 187
 188 static int sky2_set_power_state(struct sky2_hw *hw, pci_power_t state)
 189 {
 190         u16 power_control;
 191         u32 reg1;
 192         int vaux;
 193         int ret = 0;
 194
 195         pr_debug("sky2_set_power_state %d\n", state);
 196         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 197
 198         pci_read_config_word(hw->pdev, hw->pm_cap + PCI_PM_PMC, &power_control);
 199         vaux = (sky2_read8(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 200                 (power_control & PCI_PM_CAP_PME_D3cold);
 201
 202         pci_read_config_word(hw->pdev, hw->pm_cap + PCI_PM_CTRL, &power_control);
 203
 204         power_control |= PCI_PM_CTRL_PME_STATUS;
 205         power_control &= ~(PCI_PM_CTRL_STATE_MASK);
 206
 207         switch (state) {
 208         case PCI_D0:
 209                 /* switch power to VCC (WA for VAUX problem) */
 210                 sky2_write8(hw, B0_POWER_CTRL,
 211                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 212
 213                 /* disable Core Clock Division, */
 214                 sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 215
 216                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 217                         /* enable bits are inverted */
 218                         sky2_write8(hw, B2_Y2_CLK_GATE,
 219                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 220                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 221                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 222                 else
 223                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 224
 225                 /* Turn off phy power saving */
 226                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg1);
 227                 reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 228
 229                 /* looks like this XL is back asswards .. */
 230                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1) {
 231                         reg1 |= PCI_Y2_PHY1_COMA;
 232                         if (hw->ports > 1)
 233                                 reg1 |= PCI_Y2_PHY2_COMA;
 234                 }
 235                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg1);
 236                 break;
 237
 238         case PCI_D3hot:
 239         case PCI_D3cold:
 240                 /* Turn on phy power saving */
 241                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg1);
 242                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 243                         reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 244                 else
 245                         reg1 |= (PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 246                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg1);
 247
 248                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 249                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 250                 else
 251                         /* enable bits are inverted */
 252                         sky2_write8(hw, B2_Y2_CLK_GATE,
 253                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 254                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 255                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 256
 257                 /* switch power to VAUX */
 258                 if (vaux && state != PCI_D3cold)
 259                         sky2_write8(hw, B0_POWER_CTRL,
 260                                     (PC_VAUX_ENA | PC_VCC_ENA |
 261                                      PC_VAUX_ON | PC_VCC_OFF));
 262                 break;
 263         default:
 264                 printk(KERN_ERR PFX "Unknown power state %d\n", state);
 265                 ret = -1;
 266         }
 267
 268         pci_write_config_byte(hw->pdev, hw->pm_cap + PCI_PM_CTRL, power_control);
 269         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 270         return ret;
 271 }
 272
 273 static void sky2_phy_reset(struct sky2_hw *hw, unsigned port)
 274 {
 275         u16 reg;
 276
 277         /* disable all GMAC IRQ's */
 278         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 279         /* disable PHY IRQs */
 280         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
 281
 282         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 283         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 284         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 285         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 286
 287         reg = gma_read16(hw, port, GM_RX_CTRL);
 288         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 289         gma_write16(hw, port, GM_RX_CTRL, reg);
 290 }
 291
 292 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 293 {
 294         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 295         u16 ctrl, ct1000, adv, pg, ledctrl, ledover;
 296
 297         if (sky2->autoneg == AUTONEG_ENABLE && hw->chip_id != CHIP_ID_YUKON_XL) {
 298                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 299
 300                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 301                            PHY_M_EC_MAC_S_MSK);
 302                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 303
 304                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 305                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 306                 else
 307                         ectrl |= PHY_M_EC_M_DSC(2) | PHY_M_EC_S_DSC(3);
 308
 309                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 310         }
 311
 312         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 313         if (hw->copper) {
 314                 if (hw->chip_id == CHIP_ID_YUKON_FE) {
 315                         /* enable automatic crossover */
 316                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 317                 } else {
 318                         /* disable energy detect */
 319                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 320
 321                         /* enable automatic crossover */
 322                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 323
 324                         if (sky2->autoneg == AUTONEG_ENABLE &&
 325                             hw->chip_id == CHIP_ID_YUKON_XL) {
 326                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 327                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 328                         }
 329                 }
 330                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 331         } else {
 332                 /* workaround for deviation #4.88 (CRC errors) */
 333                 /* disable Automatic Crossover */
 334
 335                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 336                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 337
 338                 if (hw->chip_id == CHIP_ID_YUKON_XL) {
 339                         /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 340                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 341                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 342                         ctrl &= ~PHY_M_MAC_MD_MSK;
 343                         ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 344                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 345
 346                         /* select page 1 to access Fiber registers */
 347                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 348                 }
 349         }
 350
 351         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
 352         if (sky2->autoneg == AUTONEG_DISABLE)
 353                 ctrl &= ~PHY_CT_ANE;
 354         else
 355                 ctrl |= PHY_CT_ANE;
 356
 357         ctrl |= PHY_CT_RESET;
 358         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 359
 360         ctrl = 0;
 361         ct1000 = 0;
 362         adv = PHY_AN_CSMA;
 363
 364         if (sky2->autoneg == AUTONEG_ENABLE) {
 365                 if (hw->copper) {
 366                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 367                                 ct1000 |= PHY_M_1000C_AFD;
 368                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 369                                 ct1000 |= PHY_M_1000C_AHD;
 370                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 371                                 adv |= PHY_M_AN_100_FD;
 372                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 373                                 adv |= PHY_M_AN_100_HD;
 374                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 375                                 adv |= PHY_M_AN_10_FD;
 376                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 377                                 adv |= PHY_M_AN_10_HD;
 378                 } else          /* special defines for FIBER (88E1011S only) */
 379                         adv |= PHY_M_AN_1000X_AHD | PHY_M_AN_1000X_AFD;
 380
 381                 /* Set Flow-control capabilities */
 382                 if (sky2->tx_pause && sky2->rx_pause)
 383                         adv |= PHY_AN_PAUSE_CAP;        /* symmetric */
 384                 else if (sky2->rx_pause && !sky2->tx_pause)
 385                         adv |= PHY_AN_PAUSE_ASYM | PHY_AN_PAUSE_CAP;
 386                 else if (!sky2->rx_pause && sky2->tx_pause)
 387                         adv |= PHY_AN_PAUSE_ASYM;       /* local */
 388
 389                 /* Restart Auto-negotiation */
 390                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 391         } else {
 392                 /* forced speed/duplex settings */
 393                 ct1000 = PHY_M_1000C_MSE;
 394
 395                 if (sky2->duplex == DUPLEX_FULL)
 396                         ctrl |= PHY_CT_DUP_MD;
 397
 398                 switch (sky2->speed) {
 399                 case SPEED_1000:
 400                         ctrl |= PHY_CT_SP1000;
 401                         break;
 402                 case SPEED_100:
 403                         ctrl |= PHY_CT_SP100;
 404                         break;
 405                 }
 406
 407                 ctrl |= PHY_CT_RESET;
 408         }
 409
 410         if (hw->chip_id != CHIP_ID_YUKON_FE)
 411                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 412
 413         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 414         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 415
 416         /* Setup Phy LED's */
 417         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 418         ledover = 0;
 419
 420         switch (hw->chip_id) {
 421         case CHIP_ID_YUKON_FE:
 422                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 423                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 424
 425                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 426
 427                 /* delete ACT LED control bits */
 428                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 429                 /* change ACT LED control to blink mode */
 430                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 431                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 432                 break;
 433
 434         case CHIP_ID_YUKON_XL:
 435                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 436
 437                 /* select page 3 to access LED control register */
 438                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 439
 440                 /* set LED Function Control register */
 441                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, (PHY_M_LEDC_LOS_CTRL(1) |     /* LINK/ACT */
 442                                                            PHY_M_LEDC_INIT_CTRL(7) |    /* 10 Mbps */
 443                                                            PHY_M_LEDC_STA1_CTRL(7) |    /* 100 Mbps */
 444                                                            PHY_M_LEDC_STA0_CTRL(7)));   /* 1000 Mbps */
 445
 446                 /* set Polarity Control register */
 447                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 448                              (PHY_M_POLC_LS1_P_MIX(4) |
 449                               PHY_M_POLC_IS0_P_MIX(4) |
 450                               PHY_M_POLC_LOS_CTRL(2) |
 451                               PHY_M_POLC_INIT_CTRL(2) |
 452                               PHY_M_POLC_STA1_CTRL(2) |
 453                               PHY_M_POLC_STA0_CTRL(2)));
 454
 455                 /* restore page register */
 456                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 457                 break;
 458
 459         default:
 460                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 461                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 462                 /* turn off the Rx LED (LED_RX) */
 463                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 464         }
 465
 466         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 467
 468         if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 469                 /* turn on 100 Mbps LED (LED_LINK100) */
 470                 ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 471         }
 472
 473         if (ledover)
 474                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 475
 476         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 477         if (sky2->autoneg == AUTONEG_ENABLE)
 478                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 479         else
 480                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 481 }
 482
 483 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 484 {
 485         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 486         u16 reg;
 487         int i;
 488         const u8 *addr = hw->dev[port]->dev_addr;
 489
 490         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 491         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR|GPC_ENA_PAUSE);
 492
 493         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 494
 495         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 496                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 497                 /* clear GMAC 1 Control reset */
 498                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 499                 do {
 500                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 501                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 502                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 503                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 504                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 505         }
 506
 507         if (sky2->autoneg == AUTONEG_DISABLE) {
 508                 reg = gma_read16(hw, port, GM_GP_CTRL);
 509                 reg |= GM_GPCR_AU_ALL_DIS;
 510                 gma_write16(hw, port, GM_GP_CTRL, reg);
 511                 gma_read16(hw, port, GM_GP_CTRL);
 512
 513                 switch (sky2->speed) {
 514                 case SPEED_1000:
 515                         reg |= GM_GPCR_SPEED_1000;
 516                         /* fallthru */
 517                 case SPEED_100:
 518                         reg |= GM_GPCR_SPEED_100;
 519                 }
 520
 521                 if (sky2->duplex == DUPLEX_FULL)
 522                         reg |= GM_GPCR_DUP_FULL;
 523         } else
 524                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
 525
 526         if (!sky2->tx_pause && !sky2->rx_pause) {
 527                 sky2_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 528                 reg |=
 529                     GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 530         } else if (sky2->tx_pause && !sky2->rx_pause) {
 531                 /* disable Rx flow-control */
 532                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 533         }
 534
 535         gma_write16(hw, port, GM_GP_CTRL, reg);
 536
 537         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 538
 539         down(&sky2->phy_sema);
 540         sky2_phy_init(hw, port);
 541         up(&sky2->phy_sema);
 542
 543         /* MIB clear */
 544         reg = gma_read16(hw, port, GM_PHY_ADDR);
 545         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 546
 547         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
 548                 gma_read16(hw, port, GM_MIB_CNT_BASE + 8 * i);
 549         gma_write16(hw, port, GM_PHY_ADDR, reg);
 550
 551         /* transmit control */
 552         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 553
 554         /* receive control reg: unicast + multicast + no FCS  */
 555         gma_write16(hw, port, GM_RX_CTRL,
 556                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 557
 558         /* transmit flow control */
 559         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 560
 561         /* transmit parameter */
 562         gma_write16(hw, port, GM_TX_PARAM,
 563                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 564                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 565                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 566                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 567
 568         /* serial mode register */
 569         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 570                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 571
 572         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 573                 reg |= GM_SMOD_JUMBO_ENA;
 574
 575         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 576
 577         /* virtual address for data */
 578         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 579
 580         /* physical address: used for pause frames */
 581         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 582
 583         /* ignore counter overflows */
 584         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 585         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 586         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 587
 588         /* Configure Rx MAC FIFO */
 589         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 590         sky2_write16(hw, SK_REG(port, RX_GMF_CTRL_T),
 591                      GMF_RX_CTRL_DEF);
 592
 593         /* Flush Rx MAC FIFO on any flow control or error */
 594         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 595
 596         /* Set threshold to 0xa (64 bytes)
 597          *  ASF disabled so no need to do WA dev #4.30
 598          */
 599         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF);
 600
 601         /* Configure Tx MAC FIFO */
 602         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 603         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 604
 605         if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 606                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 607                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 608                 if (hw->dev[port]->mtu > ETH_DATA_LEN) {
 609                         /* set Tx GMAC FIFO Almost Empty Threshold */
 610                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR), 0x180);
 611                         /* Disable Store & Forward mode for TX */
 612                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 613                 }
 614         }
 615
 616 }
 617
 618 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, size_t len)
 619 {
 620         u32 end;
 621
 622         start /= 8;
 623         len /= 8;
 624         end = start + len - 1;
 625
 626         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 627         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 628         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 629         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 630         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 631
 632         if (q == Q_R1 || q == Q_R2) {
 633                 u32 rxup, rxlo;
 634
 635                 rxlo = len/2;
 636                 rxup = rxlo + len/4;
 637
 638                 /* Set thresholds on receive queue's */
 639                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), rxup);
 640                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), rxlo);
 641         } else {
 642                 /* Enable store & forward on Tx queue's because
 643                  * Tx FIFO is only 1K on Yukon
 644                  */
 645                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 646         }
 647
 648         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 649         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 650 }
 651
 652 /* Setup Bus Memory Interface */
 653 static void sky2_qset(struct sky2_hw *hw, u16 q)
 654 {
 655         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 656         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 657         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 658         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 659 }
 660
 661 /* Setup prefetch unit registers. This is the interface between
 662  * hardware and driver list elements
 663  */
 664 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 665                                       u64 addr, u32 last)
 666 {
 667         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 668         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 669         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 670         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 671         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 672         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 673
 674         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 675 }
 676
 677 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 678 {
 679         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 680
 681         sky2->tx_prod = (sky2->tx_prod + 1) % TX_RING_SIZE;
 682         return le;
 683 }
 684
 685 /*
 686  * This is a workaround code taken from SysKonnect sk98lin driver
 687  * to deal with chip bug on Yukon EC rev 0 in the wraparound case.
 688  */
 689 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q,
 690                                 u16 idx, u16 *last, u16 size)
 691 {
 692         if (is_ec_a1(hw) && idx < *last) {
 693                 u16 hwget = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
 694
 695                 if (hwget == 0) {
 696                         /* Start prefetching again */
 697                         sky2_write8(hw, Y2_QADDR(q, PREF_UNIT_FIFO_WM), 0xe0);
 698                         goto setnew;
 699                 }
 700
 701                 if (hwget == size - 1) {
 702                         /* set watermark to one list element */
 703                         sky2_write8(hw, Y2_QADDR(q, PREF_UNIT_FIFO_WM), 8);
 704
 705                         /* set put index to first list element */
 706                         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), 0);
 707                 } else          /* have hardware go to end of list */
 708                         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX),
 709                                      size - 1);
 710         } else {
 711 setnew:
 712                 sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
 713         }
 714         *last = idx;
 715 }
 716
 717
 718 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 719 {
 720         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 721         sky2->rx_put = (sky2->rx_put + 1) % RX_LE_SIZE;
 722         return le;
 723 }
 724
 725 /* Return high part of DMA address (could be 32 or 64 bit) */
 726 static inline u32 high32(dma_addr_t a)
 727 {
 728         return (a >> 16) >> 16;
 729 }
 730
 731 /* Build description to hardware about buffer */
 732 static inline void sky2_rx_add(struct sky2_port *sky2, dma_addr_t map)
 733 {
 734         struct sky2_rx_le *le;
 735         u32 hi = high32(map);
 736         u16 len = sky2->rx_bufsize;
 737
 738         if (sky2->rx_addr64 != hi) {
 739                 le = sky2_next_rx(sky2);
 740                 le->addr = cpu_to_le32(hi);
 741                 le->ctrl = 0;
 742                 le->opcode = OP_ADDR64 | HW_OWNER;
 743                 sky2->rx_addr64 = high32(map + len);
 744         }
 745
 746         le = sky2_next_rx(sky2);
 747         le->addr = cpu_to_le32((u32) map);
 748         le->length = cpu_to_le16(len);
 749         le->ctrl = 0;
 750         le->opcode = OP_PACKET | HW_OWNER;
 751 }
 752
 753
 754 /* Tell chip where to start receive checksum.
 755  * Actually has two checksums, but set both same to avoid possible byte
 756  * order problems.
 757  */
 758 static void rx_set_checksum(struct sky2_port *sky2)
 759 {
 760         struct sky2_rx_le *le;
 761
 762         le = sky2_next_rx(sky2);
 763         le->addr = (ETH_HLEN << 16) | ETH_HLEN;
 764         le->ctrl = 0;
 765         le->opcode = OP_TCPSTART | HW_OWNER;
 766
 767         sky2_write32(sky2->hw,
 768                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
 769                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
 770
 771 }
 772
 773 /*
 774  * The RX Stop command will not work for Yukon-2 if the BMU does not
 775  * reach the end of packet and since we can't make sure that we have
 776  * incoming data, we must reset the BMU while it is not doing a DMA
 777  * transfer. Since it is possible that the RX path is still active,
 778  * the RX RAM buffer will be stopped first, so any possible incoming
 779  * data will not trigger a DMA. After the RAM buffer is stopped, the
 780  * BMU is polled until any DMA in progress is ended and only then it
 781  * will be reset.
 782  */
 783 static void sky2_rx_stop(struct sky2_port *sky2)
 784 {
 785         struct sky2_hw *hw = sky2->hw;
 786         unsigned rxq = rxqaddr[sky2->port];
 787         int i;
 788
 789         /* disable the RAM Buffer receive queue */
 790         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
 791
 792         for (i = 0; i < 0xffff; i++)
 793                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
 794                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
 795                         goto stopped;
 796
 797         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
 798                sky2->netdev->name);
 799 stopped:
 800         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
 801
 802         /* reset the Rx prefetch unit */
 803         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 804 }
 805
 806 /* Clean out receive buffer area, assumes receiver hardware stopped */
 807 static void sky2_rx_clean(struct sky2_port *sky2)
 808 {
 809         unsigned i;
 810
 811         memset(sky2->rx_le, 0, RX_LE_BYTES);
 812         for (i = 0; i < sky2->rx_pending; i++) {
 813                 struct ring_info *re = sky2->rx_ring + i;
 814
 815                 if (re->skb) {
 816                         pci_unmap_single(sky2->hw->pdev,
 817                                          re->mapaddr, sky2->rx_bufsize,
 818                                          PCI_DMA_FROMDEVICE);
 819                         kfree_skb(re->skb);
 820                         re->skb = NULL;
 821                 }
 822         }
 823 }
 824
 825 /* Basic MII support */
 826 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
 827 {
 828         struct mii_ioctl_data *data = if_mii(ifr);
 829         struct sky2_port *sky2 = netdev_priv(dev);
 830         struct sky2_hw *hw = sky2->hw;
 831         int err = -EOPNOTSUPP;
 832
 833         if (!netif_running(dev))
 834                 return -ENODEV; /* Phy still in reset */
 835
 836         switch(cmd) {
 837         case SIOCGMIIPHY:
 838                 data->phy_id = PHY_ADDR_MARV;
 839
 840                 /* fallthru */
 841         case SIOCGMIIREG: {
 842                 u16 val = 0;
 843
 844                 down(&sky2->phy_sema);
 845                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
 846                 up(&sky2->phy_sema);
 847
 848                 data->val_out = val;
 849                 break;
 850         }
 851
 852         case SIOCSMIIREG:
 853                 if (!capable(CAP_NET_ADMIN))
 854                         return -EPERM;
 855
 856                 down(&sky2->phy_sema);
 857                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
 858                                    data->val_in);
 859                 up(&sky2->phy_sema);
 860                 break;
 861         }
 862         return err;
 863 }
 864
 865 #ifdef SKY2_VLAN_TAG_USED
 866 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
 867 {
 868         struct sky2_port *sky2 = netdev_priv(dev);
 869         struct sky2_hw *hw = sky2->hw;
 870         u16 port = sky2->port;
 871
 872         spin_lock(&sky2->tx_lock);
 873
 874         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_ON);
 875         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_ON);
 876         sky2->vlgrp = grp;
 877
 878         spin_unlock(&sky2->tx_lock);
 879 }
 880
 881 static void sky2_vlan_rx_kill_vid(struct net_device *dev, unsigned short vid)
 882 {
 883         struct sky2_port *sky2 = netdev_priv(dev);
 884         struct sky2_hw *hw = sky2->hw;
 885         u16 port = sky2->port;
 886
 887         spin_lock(&sky2->tx_lock);
 888
 889         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_OFF);
 890         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_OFF);
 891         if (sky2->vlgrp)
 892                 sky2->vlgrp->vlan_devices[vid] = NULL;
 893
 894         spin_unlock(&sky2->tx_lock);
 895 }
 896 #endif
 897
 898 /*
 899  * Allocate and setup receiver buffer pool.
 900  * In case of 64 bit dma, there are 2X as many list elements
 901  * available as ring entries
 902  * and need to reserve one list element so we don't wrap around.
 903  *
 904  * It appears the hardware has a bug in the FIFO logic that
 905  * cause it to hang if the FIFO gets overrun and the receive buffer
 906  * is not aligned.  This means we can't use skb_reserve to align
 907  * the IP header.
 908  */
 909 static int sky2_rx_start(struct sky2_port *sky2)
 910 {
 911         struct sky2_hw *hw = sky2->hw;
 912         unsigned rxq = rxqaddr[sky2->port];
 913         int i;
 914
 915         sky2->rx_put = sky2->rx_next = 0;
 916         sky2_qset(hw, rxq);
 917         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
 918
 919         rx_set_checksum(sky2);
 920         for (i = 0; i < sky2->rx_pending; i++) {
 921                 struct ring_info *re = sky2->rx_ring + i;
 922
 923                 re->skb = dev_alloc_skb(sky2->rx_bufsize);
 924                 if (!re->skb)
 925                         goto nomem;
 926
 927                 re->mapaddr = pci_map_single(hw->pdev, re->skb->data,
 928                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
 929                 sky2_rx_add(sky2, re->mapaddr);
 930         }
 931
 932         /* Tell chip about available buffers */
 933         sky2_write16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX), sky2->rx_put);
 934         sky2->rx_last_put = sky2_read16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX));
 935         return 0;
 936 nomem:
 937         sky2_rx_clean(sky2);
 938         return -ENOMEM;
 939 }
 940
 941 /* Bring up network interface. */
 942 static int sky2_up(struct net_device *dev)
 943 {
 944         struct sky2_port *sky2 = netdev_priv(dev);
 945         struct sky2_hw *hw = sky2->hw;
 946         unsigned port = sky2->port;
 947         u32 ramsize, rxspace;
 948         int err = -ENOMEM;
 949
 950         if (netif_msg_ifup(sky2))
 951                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
 952
 953         /* must be power of 2 */
 954         sky2->tx_le = pci_alloc_consistent(hw->pdev,
 955                                            TX_RING_SIZE *
 956                                            sizeof(struct sky2_tx_le),
 957                                            &sky2->tx_le_map);
 958         if (!sky2->tx_le)
 959                 goto err_out;
 960
 961         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
 962                                 GFP_KERNEL);
 963         if (!sky2->tx_ring)
 964                 goto err_out;
 965         sky2->tx_prod = sky2->tx_cons = 0;
 966
 967         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
 968                                            &sky2->rx_le_map);
 969         if (!sky2->rx_le)
 970                 goto err_out;
 971         memset(sky2->rx_le, 0, RX_LE_BYTES);
 972
 973         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct ring_info),
 974                                 GFP_KERNEL);
 975         if (!sky2->rx_ring)
 976                 goto err_out;
 977
 978         sky2_mac_init(hw, port);
 979
 980         /* Configure RAM buffers */
 981         if (hw->chip_id == CHIP_ID_YUKON_FE ||
 982             (hw->chip_id == CHIP_ID_YUKON_EC && hw->chip_rev == 2))
 983                 ramsize = 4096;
 984         else {
 985                 u8 e0 = sky2_read8(hw, B2_E_0);
 986                 ramsize = (e0 == 0) ? (128 * 1024) : (e0 * 4096);
 987         }
 988
 989         /* 2/3 for Rx */
 990         rxspace = (2 * ramsize) / 3;
 991         sky2_ramset(hw, rxqaddr[port], 0, rxspace);
 992         sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
 993
 994         /* Make sure SyncQ is disabled */
 995         sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
 996                     RB_RST_SET);
 997
 998         sky2_qset(hw, txqaddr[port]);
 999         if (hw->chip_id == CHIP_ID_YUKON_EC_U)
1000                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), 0x1a0);
1001
1002
1003         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1004                            TX_RING_SIZE - 1);
1005
1006         err = sky2_rx_start(sky2);
1007         if (err)
1008                 goto err_out;
1009
1010         /* Enable interrupts from phy/mac for port */
1011         hw->intr_mask |= (port == 0) ? Y2_IS_PORT_1 : Y2_IS_PORT_2;
1012         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1013         return 0;
1014
1015 err_out:
1016         if (sky2->rx_le)
1017                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1018                                     sky2->rx_le, sky2->rx_le_map);
1019         if (sky2->tx_le)
1020                 pci_free_consistent(hw->pdev,
1021                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1022                                     sky2->tx_le, sky2->tx_le_map);
1023         if (sky2->tx_ring)
1024                 kfree(sky2->tx_ring);
1025         if (sky2->rx_ring)
1026                 kfree(sky2->rx_ring);
1027
1028         return err;
1029 }
1030
1031 /* Modular subtraction in ring */
1032 static inline int tx_dist(unsigned tail, unsigned head)
1033 {
1034         return (head - tail) % TX_RING_SIZE;
1035 }
1036
1037 /* Number of list elements available for next tx */
1038 static inline int tx_avail(const struct sky2_port *sky2)
1039 {
1040         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1041 }
1042
1043 /* Estimate of number of transmit list elements required */
1044 static inline unsigned tx_le_req(const struct sk_buff *skb)
1045 {
1046         unsigned count;
1047
1048         count = sizeof(dma_addr_t) / sizeof(u32);
1049         count += skb_shinfo(skb)->nr_frags * count;
1050
1051         if (skb_shinfo(skb)->tso_size)
1052                 ++count;
1053
1054         if (skb->ip_summed == CHECKSUM_HW)
1055                 ++count;
1056
1057         return count;
1058 }
1059
1060 /*
1061  * Put one packet in ring for transmit.
1062  * A single packet can generate multiple list elements, and
1063  * the number of ring elements will probably be less than the number
1064  * of list elements used.
1065  *
1066  * No BH disabling for tx_lock here (like tg3)
1067  */
1068 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1069 {
1070         struct sky2_port *sky2 = netdev_priv(dev);
1071         struct sky2_hw *hw = sky2->hw;
1072         struct sky2_tx_le *le = NULL;
1073         struct tx_ring_info *re;
1074         unsigned i, len;
1075         dma_addr_t mapping;
1076         u32 addr64;
1077         u16 mss;
1078         u8 ctrl;
1079
1080         if (!spin_trylock(&sky2->tx_lock))
1081                 return NETDEV_TX_LOCKED;
1082
1083         if (unlikely(tx_avail(sky2) < tx_le_req(skb))) {
1084                 netif_stop_queue(dev);
1085                 spin_unlock(&sky2->tx_lock);
1086
1087                 printk(KERN_WARNING PFX "%s: ring full when queue awake!\n",
1088                        dev->name);
1089                 return NETDEV_TX_BUSY;
1090         }
1091
1092         if (unlikely(netif_msg_tx_queued(sky2)))
1093                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1094                        dev->name, sky2->tx_prod, skb->len);
1095
1096         len = skb_headlen(skb);
1097         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1098         addr64 = high32(mapping);
1099
1100         re = sky2->tx_ring + sky2->tx_prod;
1101
1102         /* Send high bits if changed or crosses boundary */
1103         if (addr64 != sky2->tx_addr64 || high32(mapping + len) != sky2->tx_addr64) {
1104                 le = get_tx_le(sky2);
1105                 le->tx.addr = cpu_to_le32(addr64);
1106                 le->ctrl = 0;
1107                 le->opcode = OP_ADDR64 | HW_OWNER;
1108                 sky2->tx_addr64 = high32(mapping + len);
1109         }
1110
1111         /* Check for TCP Segmentation Offload */
1112         mss = skb_shinfo(skb)->tso_size;
1113         if (mss != 0) {
1114                 /* just drop the packet if non-linear expansion fails */
1115                 if (skb_header_cloned(skb) &&
1116                     pskb_expand_head(skb, 0, 0, GFP_ATOMIC)) {
1117                         dev_kfree_skb_any(skb);
1118                         goto out_unlock;
1119                 }
1120
1121                 mss += ((skb->h.th->doff - 5) * 4);     /* TCP options */
1122                 mss += (skb->nh.iph->ihl * 4) + sizeof(struct tcphdr);
1123                 mss += ETH_HLEN;
1124         }
1125
1126         if (mss != sky2->tx_last_mss) {
1127                 le = get_tx_le(sky2);
1128                 le->tx.tso.size = cpu_to_le16(mss);
1129                 le->tx.tso.rsvd = 0;
1130                 le->opcode = OP_LRGLEN | HW_OWNER;
1131                 le->ctrl = 0;
1132                 sky2->tx_last_mss = mss;
1133         }
1134
1135         ctrl = 0;
1136 #ifdef SKY2_VLAN_TAG_USED
1137         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1138         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1139                 if (!le) {
1140                         le = get_tx_le(sky2);
1141                         le->tx.addr = 0;
1142                         le->opcode = OP_VLAN|HW_OWNER;
1143                         le->ctrl = 0;
1144                 } else
1145                         le->opcode |= OP_VLAN;
1146                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1147                 ctrl |= INS_VLAN;
1148         }
1149 #endif
1150
1151         /* Handle TCP checksum offload */
1152         if (skb->ip_summed == CHECKSUM_HW) {
1153                 u16 hdr = skb->h.raw - skb->data;
1154                 u16 offset = hdr + skb->csum;
1155
1156                 ctrl = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1157                 if (skb->nh.iph->protocol == IPPROTO_UDP)
1158                         ctrl |= UDPTCP;
1159
1160                 le = get_tx_le(sky2);
1161                 le->tx.csum.start = cpu_to_le16(hdr);
1162                 le->tx.csum.offset = cpu_to_le16(offset);
1163                 le->length = 0; /* initial checksum value */
1164                 le->ctrl = 1;   /* one packet */
1165                 le->opcode = OP_TCPLISW | HW_OWNER;
1166         }
1167
1168         le = get_tx_le(sky2);
1169         le->tx.addr = cpu_to_le32((u32) mapping);
1170         le->length = cpu_to_le16(len);
1171         le->ctrl = ctrl;
1172         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1173
1174         /* Record the transmit mapping info */
1175         re->skb = skb;
1176         pci_unmap_addr_set(re, mapaddr, mapping);
1177
1178         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1179                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1180                 struct tx_ring_info *fre;
1181
1182                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1183                                        frag->size, PCI_DMA_TODEVICE);
1184                 addr64 = (mapping >> 16) >> 16;
1185                 if (addr64 != sky2->tx_addr64) {
1186                         le = get_tx_le(sky2);
1187                         le->tx.addr = cpu_to_le32(addr64);
1188                         le->ctrl = 0;
1189                         le->opcode = OP_ADDR64 | HW_OWNER;
1190                         sky2->tx_addr64 = addr64;
1191                 }
1192
1193                 le = get_tx_le(sky2);
1194                 le->tx.addr = cpu_to_le32((u32) mapping);
1195                 le->length = cpu_to_le16(frag->size);
1196                 le->ctrl = ctrl;
1197                 le->opcode = OP_BUFFER | HW_OWNER;
1198
1199                 fre = sky2->tx_ring
1200                     + ((re - sky2->tx_ring) + i + 1) % TX_RING_SIZE;
1201                 pci_unmap_addr_set(fre, mapaddr, mapping);
1202         }
1203
1204         re->idx = sky2->tx_prod;
1205         le->ctrl |= EOP;
1206
1207         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod,
1208                      &sky2->tx_last_put, TX_RING_SIZE);
1209
1210         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1211                 netif_stop_queue(dev);
1212
1213 out_unlock:
1214         mmiowb();
1215         spin_unlock(&sky2->tx_lock);
1216
1217         dev->trans_start = jiffies;
1218         return NETDEV_TX_OK;
1219 }
1220
1221 /*
1222  * Free ring elements from starting at tx_cons until "done"
1223  *
1224  * NB: the hardware will tell us about partial completion of multi-part
1225  *     buffers; these are deferred until completion.
1226  */
1227 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1228 {
1229         struct net_device *dev = sky2->netdev;
1230         struct pci_dev *pdev = sky2->hw->pdev;
1231         u16 nxt, put;
1232         unsigned i;
1233
1234         BUG_ON(done >= TX_RING_SIZE);
1235
1236         if (unlikely(netif_msg_tx_done(sky2)))
1237                 printk(KERN_DEBUG "%s: tx done, up to %u\n",
1238                        dev->name, done);
1239
1240         for (put = sky2->tx_cons; put != done; put = nxt) {
1241                 struct tx_ring_info *re = sky2->tx_ring + put;
1242                 struct sk_buff *skb = re->skb;
1243
1244                 nxt = re->idx;
1245                 BUG_ON(nxt >= TX_RING_SIZE);
1246
1247                 /* Check for partial status */
1248                 if (tx_dist(put, done) < tx_dist(put, nxt))
1249                         break;
1250
1251                 skb = re->skb;
1252                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1253                                  skb_headlen(skb), PCI_DMA_TODEVICE);
1254
1255                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1256                         struct tx_ring_info *fre;
1257                         fre = sky2->tx_ring + (put + i + 1) % TX_RING_SIZE;
1258                         pci_unmap_page(pdev, pci_unmap_addr(fre, mapaddr),
1259                                        skb_shinfo(skb)->frags[i].size,
1260                                        PCI_DMA_TODEVICE);
1261                 }
1262
1263                 dev_kfree_skb_any(skb);
1264         }
1265
1266         spin_lock(&sky2->tx_lock);
1267         sky2->tx_cons = put;
1268         if (netif_queue_stopped(dev) && tx_avail(sky2) > MAX_SKB_TX_LE)
1269                 netif_wake_queue(dev);
1270         spin_unlock(&sky2->tx_lock);
1271 }
1272
1273 /* Cleanup all untransmitted buffers, assume transmitter not running */
1274 static void sky2_tx_clean(struct sky2_port *sky2)
1275 {
1276         sky2_tx_complete(sky2, sky2->tx_prod);
1277 }
1278
1279 /* Network shutdown */
1280 static int sky2_down(struct net_device *dev)
1281 {
1282         struct sky2_port *sky2 = netdev_priv(dev);
1283         struct sky2_hw *hw = sky2->hw;
1284         unsigned port = sky2->port;
1285         u16 ctrl;
1286
1287         if (netif_msg_ifdown(sky2))
1288                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1289
1290         /* Stop more packets from being queued */
1291         netif_stop_queue(dev);
1292
1293         /* Disable port IRQ */
1294         local_irq_disable();
1295         hw->intr_mask &= ~((sky2->port == 0) ? Y2_IS_IRQ_PHY1 : Y2_IS_IRQ_PHY2);
1296         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1297         local_irq_enable();
1298
1299         flush_scheduled_work();
1300
1301         sky2_phy_reset(hw, port);
1302
1303         /* Stop transmitter */
1304         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1305         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1306
1307         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1308                      RB_RST_SET | RB_DIS_OP_MD);
1309
1310         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1311         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1312         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1313
1314         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1315
1316         /* Workaround shared GMAC reset */
1317         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1318               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1319                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1320
1321         /* Disable Force Sync bit and Enable Alloc bit */
1322         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1323                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1324
1325         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1326         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1327         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1328
1329         /* Reset the PCI FIFO of the async Tx queue */
1330         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1331                      BMU_RST_SET | BMU_FIFO_RST);
1332
1333         /* Reset the Tx prefetch units */
1334         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1335                      PREF_UNIT_RST_SET);
1336
1337         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1338
1339         sky2_rx_stop(sky2);
1340
1341         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1342         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1343
1344         /* turn off LED's */
1345         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1346
1347         synchronize_irq(hw->pdev->irq);
1348
1349         sky2_tx_clean(sky2);
1350         sky2_rx_clean(sky2);
1351
1352         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1353                             sky2->rx_le, sky2->rx_le_map);
1354         kfree(sky2->rx_ring);
1355
1356         pci_free_consistent(hw->pdev,
1357                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1358                             sky2->tx_le, sky2->tx_le_map);
1359         kfree(sky2->tx_ring);
1360
1361         return 0;
1362 }
1363
1364 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1365 {
1366         if (!hw->copper)
1367                 return SPEED_1000;
1368
1369         if (hw->chip_id == CHIP_ID_YUKON_FE)
1370                 return (aux & PHY_M_PS_SPEED_100) ? SPEED_100 : SPEED_10;
1371
1372         switch (aux & PHY_M_PS_SPEED_MSK) {
1373         case PHY_M_PS_SPEED_1000:
1374                 return SPEED_1000;
1375         case PHY_M_PS_SPEED_100:
1376                 return SPEED_100;
1377         default:
1378                 return SPEED_10;
1379         }
1380 }
1381
1382 static void sky2_link_up(struct sky2_port *sky2)
1383 {
1384         struct sky2_hw *hw = sky2->hw;
1385         unsigned port = sky2->port;
1386         u16 reg;
1387
1388         /* Enable Transmit FIFO Underrun */
1389         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
1390
1391         reg = gma_read16(hw, port, GM_GP_CTRL);
1392         if (sky2->duplex == DUPLEX_FULL || sky2->autoneg == AUTONEG_ENABLE)
1393                 reg |= GM_GPCR_DUP_FULL;
1394
1395         /* enable Rx/Tx */
1396         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1397         gma_write16(hw, port, GM_GP_CTRL, reg);
1398         gma_read16(hw, port, GM_GP_CTRL);
1399
1400         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1401
1402         netif_carrier_on(sky2->netdev);
1403         netif_wake_queue(sky2->netdev);
1404
1405         /* Turn on link LED */
1406         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1407                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1408
1409         if (hw->chip_id == CHIP_ID_YUKON_XL) {
1410                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1411
1412                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1413                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, PHY_M_LEDC_LOS_CTRL(1) |      /* LINK/ACT */
1414                              PHY_M_LEDC_INIT_CTRL(sky2->speed ==
1415                                                   SPEED_10 ? 7 : 0) |
1416                              PHY_M_LEDC_STA1_CTRL(sky2->speed ==
1417                                                   SPEED_100 ? 7 : 0) |
1418                              PHY_M_LEDC_STA0_CTRL(sky2->speed ==
1419                                                   SPEED_1000 ? 7 : 0));
1420                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1421         }
1422
1423         if (netif_msg_link(sky2))
1424                 printk(KERN_INFO PFX
1425                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1426                        sky2->netdev->name, sky2->speed,
1427                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1428                        (sky2->tx_pause && sky2->rx_pause) ? "both" :
1429                        sky2->tx_pause ? "tx" : sky2->rx_pause ? "rx" : "none");
1430 }
1431
1432 static void sky2_link_down(struct sky2_port *sky2)
1433 {
1434         struct sky2_hw *hw = sky2->hw;
1435         unsigned port = sky2->port;
1436         u16 reg;
1437
1438         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1439
1440         reg = gma_read16(hw, port, GM_GP_CTRL);
1441         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1442         gma_write16(hw, port, GM_GP_CTRL, reg);
1443         gma_read16(hw, port, GM_GP_CTRL);       /* PCI post */
1444
1445         if (sky2->rx_pause && !sky2->tx_pause) {
1446                 /* restore Asymmetric Pause bit */
1447                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1448                              gm_phy_read(hw, port, PHY_MARV_AUNE_ADV)
1449                              | PHY_M_AN_ASP);
1450         }
1451
1452         sky2_phy_reset(hw, port);
1453
1454         netif_carrier_off(sky2->netdev);
1455         netif_stop_queue(sky2->netdev);
1456
1457         /* Turn on link LED */
1458         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1459
1460         if (netif_msg_link(sky2))
1461                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1462         sky2_phy_init(hw, port);
1463 }
1464
1465 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1466 {
1467         struct sky2_hw *hw = sky2->hw;
1468         unsigned port = sky2->port;
1469         u16 lpa;
1470
1471         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1472
1473         if (lpa & PHY_M_AN_RF) {
1474                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1475                 return -1;
1476         }
1477
1478         if (hw->chip_id != CHIP_ID_YUKON_FE &&
1479             gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
1480                 printk(KERN_ERR PFX "%s: master/slave fault",
1481                        sky2->netdev->name);
1482                 return -1;
1483         }
1484
1485         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1486                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1487                        sky2->netdev->name);
1488                 return -1;
1489         }
1490
1491         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1492
1493         sky2->speed = sky2_phy_speed(hw, aux);
1494
1495         /* Pause bits are offset (9..8) */
1496         if (hw->chip_id == CHIP_ID_YUKON_XL)
1497                 aux >>= 6;
1498
1499         sky2->rx_pause = (aux & PHY_M_PS_RX_P_EN) != 0;
1500         sky2->tx_pause = (aux & PHY_M_PS_TX_P_EN) != 0;
1501
1502         if ((sky2->tx_pause || sky2->rx_pause)
1503             && !(sky2->speed < SPEED_1000 && sky2->duplex == DUPLEX_HALF))
1504                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1505         else
1506                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1507
1508         return 0;
1509 }
1510
1511 /*
1512  * Interrupt from PHY are handled outside of interrupt context
1513  * because accessing phy registers requires spin wait which might
1514  * cause excess interrupt latency.
1515  */
1516 static void sky2_phy_task(void *arg)
1517 {
1518         struct sky2_port *sky2 = arg;
1519         struct sky2_hw *hw = sky2->hw;
1520         u16 istatus, phystat;
1521
1522         down(&sky2->phy_sema);
1523         istatus = gm_phy_read(hw, sky2->port, PHY_MARV_INT_STAT);
1524         phystat = gm_phy_read(hw, sky2->port, PHY_MARV_PHY_STAT);
1525
1526         if (netif_msg_intr(sky2))
1527                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1528                        sky2->netdev->name, istatus, phystat);
1529
1530         if (istatus & PHY_M_IS_AN_COMPL) {
1531                 if (sky2_autoneg_done(sky2, phystat) == 0)
1532                         sky2_link_up(sky2);
1533                 goto out;
1534         }
1535
1536         if (istatus & PHY_M_IS_LSP_CHANGE)
1537                 sky2->speed = sky2_phy_speed(hw, phystat);
1538
1539         if (istatus & PHY_M_IS_DUP_CHANGE)
1540                 sky2->duplex =
1541                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1542
1543         if (istatus & PHY_M_IS_LST_CHANGE) {
1544                 if (phystat & PHY_M_PS_LINK_UP)
1545                         sky2_link_up(sky2);
1546                 else
1547                         sky2_link_down(sky2);
1548         }
1549 out:
1550         up(&sky2->phy_sema);
1551
1552         local_irq_disable();
1553         hw->intr_mask |= (sky2->port == 0) ? Y2_IS_IRQ_PHY1 : Y2_IS_IRQ_PHY2;
1554         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1555         local_irq_enable();
1556 }
1557
1558 static void sky2_tx_timeout(struct net_device *dev)
1559 {
1560         struct sky2_port *sky2 = netdev_priv(dev);
1561         struct sky2_hw *hw = sky2->hw;
1562         unsigned txq = txqaddr[sky2->port];
1563
1564         if (netif_msg_timer(sky2))
1565                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1566
1567         netif_stop_queue(dev);
1568
1569         sky2_write32(hw, Q_ADDR(txq, Q_CSR), BMU_STOP);
1570         sky2_read32(hw, Q_ADDR(txq, Q_CSR));
1571
1572         sky2_write32(hw, Y2_QADDR(txq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1573
1574         sky2_tx_clean(sky2);
1575
1576         sky2_qset(hw, txq);
1577         sky2_prefetch_init(hw, txq, sky2->tx_le_map, TX_RING_SIZE - 1);
1578
1579         netif_wake_queue(dev);
1580 }
1581
1582
1583 #define roundup(x, y)   ((((x)+((y)-1))/(y))*(y))
1584 /* Want receive buffer size to be multiple of 64 bits, and incl room for vlan */
1585 static inline unsigned sky2_buf_size(int mtu)
1586 {
1587         return roundup(mtu + ETH_HLEN + 4, 8);
1588 }
1589
1590 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1591 {
1592         struct sky2_port *sky2 = netdev_priv(dev);
1593         struct sky2_hw *hw = sky2->hw;
1594         int err;
1595         u16 ctl, mode;
1596
1597         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1598                 return -EINVAL;
1599
1600         if (hw->chip_id == CHIP_ID_YUKON_EC_U && new_mtu > ETH_DATA_LEN)
1601                 return -EINVAL;
1602
1603         if (!netif_running(dev)) {
1604                 dev->mtu = new_mtu;
1605                 return 0;
1606         }
1607
1608         sky2_write32(hw, B0_IMSK, 0);
1609
1610         dev->trans_start = jiffies;     /* prevent tx timeout */
1611         netif_stop_queue(dev);
1612         netif_poll_disable(hw->dev[0]);
1613
1614         ctl = gma_read16(hw, sky2->port, GM_GP_CTRL);
1615         gma_write16(hw, sky2->port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
1616         sky2_rx_stop(sky2);
1617         sky2_rx_clean(sky2);
1618
1619         dev->mtu = new_mtu;
1620         sky2->rx_bufsize = sky2_buf_size(new_mtu);
1621         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
1622                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1623
1624         if (dev->mtu > ETH_DATA_LEN)
1625                 mode |= GM_SMOD_JUMBO_ENA;
1626
1627         gma_write16(hw, sky2->port, GM_SERIAL_MODE, mode);
1628
1629         sky2_write8(hw, RB_ADDR(rxqaddr[sky2->port], RB_CTRL), RB_ENA_OP_MD);
1630
1631         err = sky2_rx_start(sky2);
1632         gma_write16(hw, sky2->port, GM_GP_CTRL, ctl);
1633
1634         netif_poll_disable(hw->dev[0]);
1635         netif_wake_queue(dev);
1636         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1637
1638         return err;
1639 }
1640
1641 /*
1642  * Receive one packet.
1643  * For small packets or errors, just reuse existing skb.
1644  * For larger packets, get new buffer.
1645  */
1646 static struct sk_buff *sky2_receive(struct sky2_port *sky2,
1647                                     u16 length, u32 status)
1648 {
1649         struct ring_info *re = sky2->rx_ring + sky2->rx_next;
1650         struct sk_buff *skb = NULL;
1651
1652         if (unlikely(netif_msg_rx_status(sky2)))
1653                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
1654                        sky2->netdev->name, sky2->rx_next, status, length);
1655
1656         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
1657
1658         if (status & GMR_FS_ANY_ERR)
1659                 goto error;
1660
1661         if (!(status & GMR_FS_RX_OK))
1662                 goto resubmit;
1663
1664         if (length < copybreak) {
1665                 skb = alloc_skb(length + 2, GFP_ATOMIC);
1666                 if (!skb)
1667                         goto resubmit;
1668
1669                 skb_reserve(skb, 2);
1670                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->mapaddr,
1671                                             length, PCI_DMA_FROMDEVICE);
1672                 memcpy(skb->data, re->skb->data, length);
1673                 skb->ip_summed = re->skb->ip_summed;
1674                 skb->csum = re->skb->csum;
1675                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->mapaddr,
1676                                                length, PCI_DMA_FROMDEVICE);
1677         } else {
1678                 struct sk_buff *nskb;
1679
1680                 nskb = dev_alloc_skb(sky2->rx_bufsize);
1681                 if (!nskb)
1682                         goto resubmit;
1683
1684                 skb = re->skb;
1685                 re->skb = nskb;
1686                 pci_unmap_single(sky2->hw->pdev, re->mapaddr,
1687                                  sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1688                 prefetch(skb->data);
1689
1690                 re->mapaddr = pci_map_single(sky2->hw->pdev, nskb->data,
1691                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1692         }
1693
1694         skb_put(skb, length);
1695 resubmit:
1696         re->skb->ip_summed = CHECKSUM_NONE;
1697         sky2_rx_add(sky2, re->mapaddr);
1698
1699         /* Tell receiver about new buffers. */
1700         sky2_put_idx(sky2->hw, rxqaddr[sky2->port], sky2->rx_put,
1701                      &sky2->rx_last_put, RX_LE_SIZE);
1702
1703         return skb;
1704
1705 error:
1706         if (netif_msg_rx_err(sky2))
1707                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
1708                        sky2->netdev->name, status, length);
1709
1710         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
1711                 sky2->net_stats.rx_length_errors++;
1712         if (status & GMR_FS_FRAGMENT)
1713                 sky2->net_stats.rx_frame_errors++;
1714         if (status & GMR_FS_CRC_ERR)
1715                 sky2->net_stats.rx_crc_errors++;
1716         if (status & GMR_FS_RX_FF_OV)
1717                 sky2->net_stats.rx_fifo_errors++;
1718
1719         goto resubmit;
1720 }
1721
1722 /*
1723  * Check for transmit complete
1724  */
1725 #define TX_NO_STATUS    0xffff
1726
1727 static inline void sky2_tx_check(struct sky2_hw *hw, int port, u16 last)
1728 {
1729         if (last != TX_NO_STATUS) {
1730                 struct net_device *dev = hw->dev[port];
1731                 if (dev && netif_running(dev)) {
1732                         struct sky2_port *sky2 = netdev_priv(dev);
1733                         sky2_tx_complete(sky2, last);
1734                 }
1735         }
1736 }
1737
1738 /*
1739  * Both ports share the same status interrupt, therefore there is only
1740  * one poll routine.
1741  */
1742 static int sky2_poll(struct net_device *dev0, int *budget)
1743 {
1744         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
1745         unsigned int to_do = min(dev0->quota, *budget);
1746         unsigned int work_done = 0;
1747         u16 hwidx;
1748         u16 tx_done[2] = { TX_NO_STATUS, TX_NO_STATUS };
1749
1750         hwidx = sky2_read16(hw, STAT_PUT_IDX);
1751         BUG_ON(hwidx >= STATUS_RING_SIZE);
1752         rmb();
1753
1754         while (hwidx != hw->st_idx) {
1755                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
1756                 struct net_device *dev;
1757                 struct sky2_port *sky2;
1758                 struct sk_buff *skb;
1759                 u32 status;
1760                 u16 length;
1761                 u8 op;
1762
1763                 le = hw->st_le + hw->st_idx;
1764                 hw->st_idx = (hw->st_idx + 1) % STATUS_RING_SIZE;
1765                 prefetch(hw->st_le + hw->st_idx);
1766
1767                 BUG_ON(le->link >= 2);
1768                 dev = hw->dev[le->link];
1769                 if (dev == NULL || !netif_running(dev))
1770                         continue;
1771
1772                 sky2 = netdev_priv(dev);
1773                 status = le32_to_cpu(le->status);
1774                 length = le16_to_cpu(le->length);
1775                 op = le->opcode & ~HW_OWNER;
1776                 le->opcode = 0;
1777
1778                 switch (op) {
1779                 case OP_RXSTAT:
1780                         skb = sky2_receive(sky2, length, status);
1781                         if (!skb)
1782                                 break;
1783
1784                         skb->dev = dev;
1785                         skb->protocol = eth_type_trans(skb, dev);
1786                         dev->last_rx = jiffies;
1787
1788 #ifdef SKY2_VLAN_TAG_USED
1789                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
1790                                 vlan_hwaccel_receive_skb(skb,
1791                                                          sky2->vlgrp,
1792                                                          be16_to_cpu(sky2->rx_tag));
1793                         } else
1794 #endif
1795                                 netif_receive_skb(skb);
1796
1797                         if (++work_done >= to_do)
1798                                 goto exit_loop;
1799                         break;
1800
1801 #ifdef SKY2_VLAN_TAG_USED
1802                 case OP_RXVLAN:
1803                         sky2->rx_tag = length;
1804                         break;
1805
1806                 case OP_RXCHKSVLAN:
1807                         sky2->rx_tag = length;
1808                         /* fall through */
1809 #endif
1810                 case OP_RXCHKS:
1811                         skb = sky2->rx_ring[sky2->rx_next].skb;
1812                         skb->ip_summed = CHECKSUM_HW;
1813                         skb->csum = le16_to_cpu(status);
1814                         break;
1815
1816                 case OP_TXINDEXLE:
1817                         /* TX index reports status for both ports */
1818                         tx_done[0] = status & 0xffff;
1819                         tx_done[1] = ((status >> 24) & 0xff)
1820                                 | (u16)(length & 0xf) << 8;
1821                         break;
1822
1823                 default:
1824                         if (net_ratelimit())
1825                                 printk(KERN_WARNING PFX
1826                                        "unknown status opcode 0x%x\n", op);
1827                         break;
1828                 }
1829         }
1830
1831 exit_loop:
1832         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
1833         mmiowb();
1834
1835         sky2_tx_check(hw, 0, tx_done[0]);
1836         sky2_tx_check(hw, 1, tx_done[1]);
1837
1838         if (sky2_read16(hw, STAT_PUT_IDX) == hw->st_idx) {
1839                 /* need to restart TX timer */
1840                 if (is_ec_a1(hw)) {
1841                         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
1842                         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
1843                 }
1844
1845                 netif_rx_complete(dev0);
1846                 hw->intr_mask |= Y2_IS_STAT_BMU;
1847                 sky2_write32(hw, B0_IMSK, hw->intr_mask);
1848                 mmiowb();
1849                 return 0;
1850         } else {
1851                 *budget -= work_done;
1852                 dev0->quota -= work_done;
1853                 return 1;
1854         }
1855 }
1856
1857 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
1858 {
1859         struct net_device *dev = hw->dev[port];
1860
1861         printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
1862                dev->name, status);
1863
1864         if (status & Y2_IS_PAR_RD1) {
1865                 printk(KERN_ERR PFX "%s: ram data read parity error\n",
1866                        dev->name);
1867                 /* Clear IRQ */
1868                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
1869         }
1870
1871         if (status & Y2_IS_PAR_WR1) {
1872                 printk(KERN_ERR PFX "%s: ram data write parity error\n",
1873                        dev->name);
1874
1875                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
1876         }
1877
1878         if (status & Y2_IS_PAR_MAC1) {
1879                 printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
1880                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
1881         }
1882
1883         if (status & Y2_IS_PAR_RX1) {
1884                 printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
1885                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
1886         }
1887
1888         if (status & Y2_IS_TCP_TXA1) {
1889                 printk(KERN_ERR PFX "%s: TCP segmentation error\n", dev->name);
1890                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
1891         }
1892 }
1893
1894 static void sky2_hw_intr(struct sky2_hw *hw)
1895 {
1896         u32 status = sky2_read32(hw, B0_HWE_ISRC);
1897
1898         if (status & Y2_IS_TIST_OV)
1899                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
1900
1901         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
1902                 u16 pci_err;
1903
1904                 pci_read_config_word(hw->pdev, PCI_STATUS, &pci_err);
1905                 printk(KERN_ERR PFX "%s: pci hw error (0x%x)\n",
1906                        pci_name(hw->pdev), pci_err);
1907
1908                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
1909                 pci_write_config_word(hw->pdev, PCI_STATUS,
1910                                       pci_err | PCI_STATUS_ERROR_BITS);
1911                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
1912         }
1913
1914         if (status & Y2_IS_PCI_EXP) {
1915                 /* PCI-Express uncorrectable Error occurred */
1916                 u32 pex_err;
1917
1918                 pci_read_config_dword(hw->pdev, PEX_UNC_ERR_STAT, &pex_err);
1919
1920                 printk(KERN_ERR PFX "%s: pci express error (0x%x)\n",
1921                        pci_name(hw->pdev), pex_err);
1922
1923                 /* clear the interrupt */
1924                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
1925                 pci_write_config_dword(hw->pdev, PEX_UNC_ERR_STAT,
1926                                        0xffffffffUL);
1927                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
1928
1929                 if (pex_err & PEX_FATAL_ERRORS) {
1930                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
1931                         hwmsk &= ~Y2_IS_PCI_EXP;
1932                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
1933                 }
1934         }
1935
1936         if (status & Y2_HWE_L1_MASK)
1937                 sky2_hw_error(hw, 0, status);
1938         status >>= 8;
1939         if (status & Y2_HWE_L1_MASK)
1940                 sky2_hw_error(hw, 1, status);
1941 }
1942
1943 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
1944 {
1945         struct net_device *dev = hw->dev[port];
1946         struct sky2_port *sky2 = netdev_priv(dev);
1947         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
1948
1949         if (netif_msg_intr(sky2))
1950                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
1951                        dev->name, status);
1952
1953         if (status & GM_IS_RX_FF_OR) {
1954                 ++sky2->net_stats.rx_fifo_errors;
1955                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
1956         }
1957
1958         if (status & GM_IS_TX_FF_UR) {
1959                 ++sky2->net_stats.tx_fifo_errors;
1960                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
1961         }
1962 }
1963
1964 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
1965 {
1966         struct net_device *dev = hw->dev[port];
1967         struct sky2_port *sky2 = netdev_priv(dev);
1968
1969         hw->intr_mask &= ~(port == 0 ? Y2_IS_IRQ_PHY1 : Y2_IS_IRQ_PHY2);
1970         sky2_write32(hw, B0_IMSK, hw->intr_mask);
1971         schedule_work(&sky2->phy_task);
1972 }
1973
1974 static irqreturn_t sky2_intr(int irq, void *dev_id, struct pt_regs *regs)
1975 {
1976         struct sky2_hw *hw = dev_id;
1977         struct net_device *dev0 = hw->dev[0];
1978         u32 status;
1979
1980         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
1981         if (status == 0 || status == ~0)
1982                 return IRQ_NONE;
1983
1984         if (status & Y2_IS_HW_ERR)
1985                 sky2_hw_intr(hw);
1986
1987         /* Do NAPI for Rx and Tx status */
1988         if (status & Y2_IS_STAT_BMU) {
1989                 hw->intr_mask &= ~Y2_IS_STAT_BMU;
1990                 sky2_write32(hw, B0_IMSK, hw->intr_mask);
1991
1992                 if (likely(__netif_rx_schedule_prep(dev0))) {
1993                         prefetch(&hw->st_le[hw->st_idx]);
1994                         __netif_rx_schedule(dev0);
1995                 }
1996         }
1997
1998         if (status & Y2_IS_IRQ_PHY1)
1999                 sky2_phy_intr(hw, 0);
2000
2001         if (status & Y2_IS_IRQ_PHY2)
2002                 sky2_phy_intr(hw, 1);
2003
2004         if (status & Y2_IS_IRQ_MAC1)
2005                 sky2_mac_intr(hw, 0);
2006
2007         if (status & Y2_IS_IRQ_MAC2)
2008                 sky2_mac_intr(hw, 1);
2009
2010         sky2_write32(hw, B0_Y2_SP_ICR, 2);
2011
2012         sky2_read32(hw, B0_IMSK);
2013
2014         return IRQ_HANDLED;
2015 }
2016
2017 #ifdef CONFIG_NET_POLL_CONTROLLER
2018 static void sky2_netpoll(struct net_device *dev)
2019 {
2020         struct sky2_port *sky2 = netdev_priv(dev);
2021
2022         sky2_intr(sky2->hw->pdev->irq, sky2->hw, NULL);
2023 }
2024 #endif
2025
2026 /* Chip internal frequency for clock calculations */
2027 static inline u32 sky2_mhz(const struct sky2_hw *hw)
2028 {
2029         switch (hw->chip_id) {
2030         case CHIP_ID_YUKON_EC:
2031         case CHIP_ID_YUKON_EC_U:
2032                 return 125;     /* 125 Mhz */
2033         case CHIP_ID_YUKON_FE:
2034                 return 100;     /* 100 Mhz */
2035         default:                /* YUKON_XL */
2036                 return 156;     /* 156 Mhz */
2037         }
2038 }
2039
2040 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2041 {
2042         return sky2_mhz(hw) * us;
2043 }
2044
2045 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2046 {
2047         return clk / sky2_mhz(hw);
2048 }
2049
2050
2051 static int sky2_reset(struct sky2_hw *hw)
2052 {
2053         u32 ctst;
2054         u16 status;
2055         u8 t8, pmd_type;
2056         int i;
2057
2058         ctst = sky2_read32(hw, B0_CTST);
2059
2060         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2061         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2062         if (hw->chip_id < CHIP_ID_YUKON_XL || hw->chip_id > CHIP_ID_YUKON_FE) {
2063                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
2064                        pci_name(hw->pdev), hw->chip_id);
2065                 return -EOPNOTSUPP;
2066         }
2067
2068         /* ring for status responses */
2069         hw->st_le = pci_alloc_consistent(hw->pdev, STATUS_LE_BYTES,
2070                                          &hw->st_dma);
2071         if (!hw->st_le)
2072                 return -ENOMEM;
2073
2074         /* disable ASF */
2075         if (hw->chip_id <= CHIP_ID_YUKON_EC) {
2076                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2077                 sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2078         }
2079
2080         /* do a SW reset */
2081         sky2_write8(hw, B0_CTST, CS_RST_SET);
2082         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2083
2084         /* clear PCI errors, if any */
2085         pci_read_config_word(hw->pdev, PCI_STATUS, &status);
2086         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2087         pci_write_config_word(hw->pdev, PCI_STATUS,
2088                               status | PCI_STATUS_ERROR_BITS);
2089
2090         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2091
2092         /* clear any PEX errors */
2093         if (is_pciex(hw)) {
2094                 u16 lstat;
2095                 pci_write_config_dword(hw->pdev, PEX_UNC_ERR_STAT,
2096                                        0xffffffffUL);
2097                 pci_read_config_word(hw->pdev, PEX_LNK_STAT, &lstat);
2098         }
2099
2100         pmd_type = sky2_read8(hw, B2_PMD_TYP);
2101         hw->copper = !(pmd_type == 'L' || pmd_type == 'S');
2102
2103         hw->ports = 1;
2104         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2105         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2106                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2107                         ++hw->ports;
2108         }
2109         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2110
2111         sky2_set_power_state(hw, PCI_D0);
2112
2113         for (i = 0; i < hw->ports; i++) {
2114                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2115                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2116         }
2117
2118         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2119
2120         /* Clear I2C IRQ noise */
2121         sky2_write32(hw, B2_I2C_IRQ, 1);
2122
2123         /* turn off hardware timer (unused) */
2124         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2125         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2126
2127         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2128
2129         /* Turn off descriptor polling */
2130         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2131
2132         /* Turn off receive timestamp */
2133         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2134         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2135
2136         /* enable the Tx Arbiters */
2137         for (i = 0; i < hw->ports; i++)
2138                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2139
2140         /* Initialize ram interface */
2141         for (i = 0; i < hw->ports; i++) {
2142                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2143
2144                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2145                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2146                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2147                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2148                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2149                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2150                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2151                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2152                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2153                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2154                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2155                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2156         }
2157
2158         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2159
2160         for (i = 0; i < hw->ports; i++)
2161                 sky2_phy_reset(hw, i);
2162
2163         memset(hw->st_le, 0, STATUS_LE_BYTES);
2164         hw->st_idx = 0;
2165
2166         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2167         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2168
2169         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2170         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2171
2172         /* Set the list last index */
2173         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2174
2175         /* These status setup values are copied from SysKonnect's driver */
2176         if (is_ec_a1(hw)) {
2177                 /* WA for dev. #4.3 */
2178                 sky2_write16(hw, STAT_TX_IDX_TH, 0xfff);        /* Tx Threshold */
2179
2180                 /* set Status-FIFO watermark */
2181                 sky2_write8(hw, STAT_FIFO_WM, 0x21);    /* WA for dev. #4.18 */
2182
2183                 /* set Status-FIFO ISR watermark */
2184                 sky2_write8(hw, STAT_FIFO_ISR_WM, 0x07);        /* WA for dev. #4.18 */
2185                 sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 10000));
2186         } else {
2187                 sky2_write16(hw, STAT_TX_IDX_TH, 10);
2188                 sky2_write8(hw, STAT_FIFO_WM, 16);
2189
2190                 /* set Status-FIFO ISR watermark */
2191                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2192                         sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2193                 else
2194                         sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2195
2196                 sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2197                 sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2198                 sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2199         }
2200
2201         /* enable status unit */
2202         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2203
2204         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2205         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2206         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2207
2208         return 0;
2209 }
2210
2211 static inline u32 sky2_supported_modes(const struct sky2_hw *hw)
2212 {
2213         u32 modes;
2214         if (hw->copper) {
2215                 modes = SUPPORTED_10baseT_Half
2216                     | SUPPORTED_10baseT_Full
2217                     | SUPPORTED_100baseT_Half
2218                     | SUPPORTED_100baseT_Full
2219                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2220
2221                 if (hw->chip_id != CHIP_ID_YUKON_FE)
2222                         modes |= SUPPORTED_1000baseT_Half
2223                             | SUPPORTED_1000baseT_Full;
2224         } else
2225                 modes = SUPPORTED_1000baseT_Full | SUPPORTED_FIBRE
2226                     | SUPPORTED_Autoneg;
2227         return modes;
2228 }
2229
2230 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2231 {
2232         struct sky2_port *sky2 = netdev_priv(dev);
2233         struct sky2_hw *hw = sky2->hw;
2234
2235         ecmd->transceiver = XCVR_INTERNAL;
2236         ecmd->supported = sky2_supported_modes(hw);
2237         ecmd->phy_address = PHY_ADDR_MARV;
2238         if (hw->copper) {
2239                 ecmd->supported = SUPPORTED_10baseT_Half
2240                     | SUPPORTED_10baseT_Full
2241                     | SUPPORTED_100baseT_Half
2242                     | SUPPORTED_100baseT_Full
2243                     | SUPPORTED_1000baseT_Half
2244                     | SUPPORTED_1000baseT_Full
2245                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2246                 ecmd->port = PORT_TP;
2247         } else
2248                 ecmd->port = PORT_FIBRE;
2249
2250         ecmd->advertising = sky2->advertising;
2251         ecmd->autoneg = sky2->autoneg;
2252         ecmd->speed = sky2->speed;
2253         ecmd->duplex = sky2->duplex;
2254         return 0;
2255 }
2256
2257 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2258 {
2259         struct sky2_port *sky2 = netdev_priv(dev);
2260         const struct sky2_hw *hw = sky2->hw;
2261         u32 supported = sky2_supported_modes(hw);
2262
2263         if (ecmd->autoneg == AUTONEG_ENABLE) {
2264                 ecmd->advertising = supported;
2265                 sky2->duplex = -1;
2266                 sky2->speed = -1;
2267         } else {
2268                 u32 setting;
2269
2270                 switch (ecmd->speed) {
2271                 case SPEED_1000:
2272                         if (ecmd->duplex == DUPLEX_FULL)
2273                                 setting = SUPPORTED_1000baseT_Full;
2274                         else if (ecmd->duplex == DUPLEX_HALF)
2275                                 setting = SUPPORTED_1000baseT_Half;
2276                         else
2277                                 return -EINVAL;
2278                         break;
2279                 case SPEED_100:
2280                         if (ecmd->duplex == DUPLEX_FULL)
2281                                 setting = SUPPORTED_100baseT_Full;
2282                         else if (ecmd->duplex == DUPLEX_HALF)
2283                                 setting = SUPPORTED_100baseT_Half;
2284                         else
2285                                 return -EINVAL;
2286                         break;
2287
2288                 case SPEED_10:
2289                         if (ecmd->duplex == DUPLEX_FULL)
2290                                 setting = SUPPORTED_10baseT_Full;
2291                         else if (ecmd->duplex == DUPLEX_HALF)
2292                                 setting = SUPPORTED_10baseT_Half;
2293                         else
2294                                 return -EINVAL;
2295                         break;
2296                 default:
2297                         return -EINVAL;
2298                 }
2299
2300                 if ((setting & supported) == 0)
2301                         return -EINVAL;
2302
2303                 sky2->speed = ecmd->speed;
2304                 sky2->duplex = ecmd->duplex;
2305         }
2306
2307         sky2->autoneg = ecmd->autoneg;
2308         sky2->advertising = ecmd->advertising;
2309
2310         if (netif_running(dev)) {
2311                 sky2_down(dev);
2312                 sky2_up(dev);
2313         }
2314
2315         return 0;
2316 }
2317
2318 static void sky2_get_drvinfo(struct net_device *dev,
2319                              struct ethtool_drvinfo *info)
2320 {
2321         struct sky2_port *sky2 = netdev_priv(dev);
2322
2323         strcpy(info->driver, DRV_NAME);
2324         strcpy(info->version, DRV_VERSION);
2325         strcpy(info->fw_version, "N/A");
2326         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
2327 }
2328
2329 static const struct sky2_stat {
2330         char name[ETH_GSTRING_LEN];
2331         u16 offset;
2332 } sky2_stats[] = {
2333         { "tx_bytes",      GM_TXO_OK_HI },
2334         { "rx_bytes",      GM_RXO_OK_HI },
2335         { "tx_broadcast",  GM_TXF_BC_OK },
2336         { "rx_broadcast",  GM_RXF_BC_OK },
2337         { "tx_multicast",  GM_TXF_MC_OK },
2338         { "rx_multicast",  GM_RXF_MC_OK },
2339         { "tx_unicast",    GM_TXF_UC_OK },
2340         { "rx_unicast",    GM_RXF_UC_OK },
2341         { "tx_mac_pause",  GM_TXF_MPAUSE },
2342         { "rx_mac_pause",  GM_RXF_MPAUSE },
2343         { "collisions",    GM_TXF_SNG_COL },
2344         { "late_collision",GM_TXF_LAT_COL },
2345         { "aborted",       GM_TXF_ABO_COL },
2346         { "multi_collisions", GM_TXF_MUL_COL },
2347         { "fifo_underrun", GM_TXE_FIFO_UR },
2348         { "fifo_overflow", GM_RXE_FIFO_OV },
2349         { "rx_toolong",    GM_RXF_LNG_ERR },
2350         { "rx_jabber",     GM_RXF_JAB_PKT },
2351         { "rx_runt",       GM_RXE_FRAG },
2352         { "rx_too_long",   GM_RXF_LNG_ERR },
2353         { "rx_fcs_error",   GM_RXF_FCS_ERR },
2354 };
2355
2356 static u32 sky2_get_rx_csum(struct net_device *dev)
2357 {
2358         struct sky2_port *sky2 = netdev_priv(dev);
2359
2360         return sky2->rx_csum;
2361 }
2362
2363 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
2364 {
2365         struct sky2_port *sky2 = netdev_priv(dev);
2366
2367         sky2->rx_csum = data;
2368
2369         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2370                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
2371
2372         return 0;
2373 }
2374
2375 static u32 sky2_get_msglevel(struct net_device *netdev)
2376 {
2377         struct sky2_port *sky2 = netdev_priv(netdev);
2378         return sky2->msg_enable;
2379 }
2380
2381 static int sky2_nway_reset(struct net_device *dev)
2382 {
2383         struct sky2_port *sky2 = netdev_priv(dev);
2384         struct sky2_hw *hw = sky2->hw;
2385
2386         if (sky2->autoneg != AUTONEG_ENABLE)
2387                 return -EINVAL;
2388
2389         netif_stop_queue(dev);
2390
2391         down(&sky2->phy_sema);
2392         sky2_phy_reset(hw, sky2->port);
2393         sky2_phy_init(hw, sky2->port);
2394         up(&sky2->phy_sema);
2395
2396         return 0;
2397 }
2398
2399 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
2400 {
2401         struct sky2_hw *hw = sky2->hw;
2402         unsigned port = sky2->port;
2403         int i;
2404
2405         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2406             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
2407         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2408             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
2409
2410         for (i = 2; i < count; i++)
2411                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
2412 }
2413
2414 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
2415 {
2416         struct sky2_port *sky2 = netdev_priv(netdev);
2417         sky2->msg_enable = value;
2418 }
2419
2420 static int sky2_get_stats_count(struct net_device *dev)
2421 {
2422         return ARRAY_SIZE(sky2_stats);
2423 }
2424
2425 static void sky2_get_ethtool_stats(struct net_device *dev,
2426                                    struct ethtool_stats *stats, u64 * data)
2427 {
2428         struct sky2_port *sky2 = netdev_priv(dev);
2429
2430         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
2431 }
2432
2433 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
2434 {
2435         int i;
2436
2437         switch (stringset) {
2438         case ETH_SS_STATS:
2439                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
2440                         memcpy(data + i * ETH_GSTRING_LEN,
2441                                sky2_stats[i].name, ETH_GSTRING_LEN);
2442                 break;
2443         }
2444 }
2445
2446 /* Use hardware MIB variables for critical path statistics and
2447  * transmit feedback not reported at interrupt.
2448  * Other errors are accounted for in interrupt handler.
2449  */
2450 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
2451 {
2452         struct sky2_port *sky2 = netdev_priv(dev);
2453         u64 data[13];
2454
2455         sky2_phy_stats(sky2, data, ARRAY_SIZE(data));
2456
2457         sky2->net_stats.tx_bytes = data[0];
2458         sky2->net_stats.rx_bytes = data[1];
2459         sky2->net_stats.tx_packets = data[2] + data[4] + data[6];
2460         sky2->net_stats.rx_packets = data[3] + data[5] + data[7];
2461         sky2->net_stats.multicast = data[5] + data[7];
2462         sky2->net_stats.collisions = data[10];
2463         sky2->net_stats.tx_aborted_errors = data[12];
2464
2465         return &sky2->net_stats;
2466 }
2467
2468 static int sky2_set_mac_address(struct net_device *dev, void *p)
2469 {
2470         struct sky2_port *sky2 = netdev_priv(dev);
2471         struct sockaddr *addr = p;
2472         int err = 0;
2473
2474         if (!is_valid_ether_addr(addr->sa_data))
2475                 return -EADDRNOTAVAIL;
2476
2477         sky2_down(dev);
2478         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2479         memcpy_toio(sky2->hw->regs + B2_MAC_1 + sky2->port * 8,
2480                     dev->dev_addr, ETH_ALEN);
2481         memcpy_toio(sky2->hw->regs + B2_MAC_2 + sky2->port * 8,
2482                     dev->dev_addr, ETH_ALEN);
2483         if (dev->flags & IFF_UP)
2484                 err = sky2_up(dev);
2485         return err;
2486 }
2487
2488 static void sky2_set_multicast(struct net_device *dev)
2489 {
2490         struct sky2_port *sky2 = netdev_priv(dev);
2491         struct sky2_hw *hw = sky2->hw;
2492         unsigned port = sky2->port;
2493         struct dev_mc_list *list = dev->mc_list;
2494         u16 reg;
2495         u8 filter[8];
2496
2497         memset(filter, 0, sizeof(filter));
2498
2499         reg = gma_read16(hw, port, GM_RX_CTRL);
2500         reg |= GM_RXCR_UCF_ENA;
2501
2502         if (dev->flags & IFF_PROMISC)   /* promiscuous */
2503                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2504         else if ((dev->flags & IFF_ALLMULTI) || dev->mc_count > 16)     /* all multicast */
2505                 memset(filter, 0xff, sizeof(filter));
2506         else if (dev->mc_count == 0)    /* no multicast */
2507                 reg &= ~GM_RXCR_MCF_ENA;
2508         else {
2509                 int i;
2510                 reg |= GM_RXCR_MCF_ENA;
2511
2512                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2513                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2514                         filter[bit / 8] |= 1 << (bit % 8);
2515                 }
2516         }
2517
2518         gma_write16(hw, port, GM_MC_ADDR_H1,
2519                     (u16) filter[0] | ((u16) filter[1] << 8));
2520         gma_write16(hw, port, GM_MC_ADDR_H2,
2521                     (u16) filter[2] | ((u16) filter[3] << 8));
2522         gma_write16(hw, port, GM_MC_ADDR_H3,
2523                     (u16) filter[4] | ((u16) filter[5] << 8));
2524         gma_write16(hw, port, GM_MC_ADDR_H4,
2525                     (u16) filter[6] | ((u16) filter[7] << 8));
2526
2527         gma_write16(hw, port, GM_RX_CTRL, reg);
2528 }
2529
2530 /* Can have one global because blinking is controlled by
2531  * ethtool and that is always under RTNL mutex
2532  */
2533 static void sky2_led(struct sky2_hw *hw, unsigned port, int on)
2534 {
2535         u16 pg;
2536
2537         switch (hw->chip_id) {
2538         case CHIP_ID_YUKON_XL:
2539                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2540                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2541                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
2542                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
2543                                    PHY_M_LEDC_INIT_CTRL(7) |
2544                                    PHY_M_LEDC_STA1_CTRL(7) |
2545                                    PHY_M_LEDC_STA0_CTRL(7))
2546                              : 0);
2547
2548                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2549                 break;
2550
2551         default:
2552                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
2553                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
2554                              on ? PHY_M_LED_MO_DUP(MO_LED_ON) |
2555                              PHY_M_LED_MO_10(MO_LED_ON) |
2556                              PHY_M_LED_MO_100(MO_LED_ON) |
2557                              PHY_M_LED_MO_1000(MO_LED_ON) |
2558                              PHY_M_LED_MO_RX(MO_LED_ON)
2559                              : PHY_M_LED_MO_DUP(MO_LED_OFF) |
2560                              PHY_M_LED_MO_10(MO_LED_OFF) |
2561                              PHY_M_LED_MO_100(MO_LED_OFF) |
2562                              PHY_M_LED_MO_1000(MO_LED_OFF) |
2563                              PHY_M_LED_MO_RX(MO_LED_OFF));
2564
2565         }
2566 }
2567
2568 /* blink LED's for finding board */
2569 static int sky2_phys_id(struct net_device *dev, u32 data)
2570 {
2571         struct sky2_port *sky2 = netdev_priv(dev);
2572         struct sky2_hw *hw = sky2->hw;
2573         unsigned port = sky2->port;
2574         u16 ledctrl, ledover = 0;
2575         long ms;
2576         int interrupted;
2577         int onoff = 1;
2578
2579         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
2580                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
2581         else
2582                 ms = data * 1000;
2583
2584         /* save initial values */
2585         down(&sky2->phy_sema);
2586         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2587                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2588                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2589                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2590                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2591         } else {
2592                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
2593                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
2594         }
2595
2596         interrupted = 0;
2597         while (!interrupted && ms > 0) {
2598                 sky2_led(hw, port, onoff);
2599                 onoff = !onoff;
2600
2601                 up(&sky2->phy_sema);
2602                 interrupted = msleep_interruptible(250);
2603                 down(&sky2->phy_sema);
2604
2605                 ms -= 250;
2606         }
2607
2608         /* resume regularly scheduled programming */
2609         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2610                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2611                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2612                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
2613                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2614         } else {
2615                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
2616                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
2617         }
2618         up(&sky2->phy_sema);
2619
2620         return 0;
2621 }
2622
2623 static void sky2_get_pauseparam(struct net_device *dev,
2624                                 struct ethtool_pauseparam *ecmd)
2625 {
2626         struct sky2_port *sky2 = netdev_priv(dev);
2627
2628         ecmd->tx_pause = sky2->tx_pause;
2629         ecmd->rx_pause = sky2->rx_pause;
2630         ecmd->autoneg = sky2->autoneg;
2631 }
2632
2633 static int sky2_set_pauseparam(struct net_device *dev,
2634                                struct ethtool_pauseparam *ecmd)
2635 {
2636         struct sky2_port *sky2 = netdev_priv(dev);
2637         int err = 0;
2638
2639         sky2->autoneg = ecmd->autoneg;
2640         sky2->tx_pause = ecmd->tx_pause != 0;
2641         sky2->rx_pause = ecmd->rx_pause != 0;
2642
2643         if (netif_running(dev)) {
2644                 sky2_down(dev);
2645                 err = sky2_up(dev);
2646         }
2647
2648         return err;
2649 }
2650
2651 #ifdef CONFIG_PM
2652 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2653 {
2654         struct sky2_port *sky2 = netdev_priv(dev);
2655
2656         wol->supported = WAKE_MAGIC;
2657         wol->wolopts = sky2->wol ? WAKE_MAGIC : 0;
2658 }
2659
2660 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2661 {
2662         struct sky2_port *sky2 = netdev_priv(dev);
2663         struct sky2_hw *hw = sky2->hw;
2664
2665         if (wol->wolopts != WAKE_MAGIC && wol->wolopts != 0)
2666                 return -EOPNOTSUPP;
2667
2668         sky2->wol = wol->wolopts == WAKE_MAGIC;
2669
2670         if (sky2->wol) {
2671                 memcpy_toio(hw->regs + WOL_MAC_ADDR, dev->dev_addr, ETH_ALEN);
2672
2673                 sky2_write16(hw, WOL_CTRL_STAT,
2674                              WOL_CTL_ENA_PME_ON_MAGIC_PKT |
2675                              WOL_CTL_ENA_MAGIC_PKT_UNIT);
2676         } else
2677                 sky2_write16(hw, WOL_CTRL_STAT, WOL_CTL_DEFAULT);
2678
2679         return 0;
2680 }
2681 #endif
2682
2683 static int sky2_get_coalesce(struct net_device *dev,
2684                              struct ethtool_coalesce *ecmd)
2685 {
2686         struct sky2_port *sky2 = netdev_priv(dev);
2687         struct sky2_hw *hw = sky2->hw;
2688
2689         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
2690                 ecmd->tx_coalesce_usecs = 0;
2691         else {
2692                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
2693                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
2694         }
2695         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
2696
2697         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
2698                 ecmd->rx_coalesce_usecs = 0;
2699         else {
2700                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
2701                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
2702         }
2703         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
2704
2705         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
2706                 ecmd->rx_coalesce_usecs_irq = 0;
2707         else {
2708                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
2709                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
2710         }
2711
2712         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
2713
2714         return 0;
2715 }
2716
2717 /* Note: this affect both ports */
2718 static int sky2_set_coalesce(struct net_device *dev,
2719                              struct ethtool_coalesce *ecmd)
2720 {
2721         struct sky2_port *sky2 = netdev_priv(dev);
2722         struct sky2_hw *hw = sky2->hw;
2723         const u32 tmin = sky2_clk2us(hw, 1);
2724         const u32 tmax = 5000;
2725
2726         if (ecmd->tx_coalesce_usecs != 0 &&
2727             (ecmd->tx_coalesce_usecs < tmin || ecmd->tx_coalesce_usecs > tmax))
2728                 return -EINVAL;
2729
2730         if (ecmd->rx_coalesce_usecs != 0 &&
2731             (ecmd->rx_coalesce_usecs < tmin || ecmd->rx_coalesce_usecs > tmax))
2732                 return -EINVAL;
2733
2734         if (ecmd->rx_coalesce_usecs_irq != 0 &&
2735             (ecmd->rx_coalesce_usecs_irq < tmin || ecmd->rx_coalesce_usecs_irq > tmax))
2736                 return -EINVAL;
2737
2738         if (ecmd->tx_max_coalesced_frames > 0xffff)
2739                 return -EINVAL;
2740         if (ecmd->rx_max_coalesced_frames > 0xff)
2741                 return -EINVAL;
2742         if (ecmd->rx_max_coalesced_frames_irq > 0xff)
2743                 return -EINVAL;
2744
2745         if (ecmd->tx_coalesce_usecs == 0)
2746                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2747         else {
2748                 sky2_write32(hw, STAT_TX_TIMER_INI,
2749                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
2750                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2751         }
2752         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
2753
2754         if (ecmd->rx_coalesce_usecs == 0)
2755                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
2756         else {
2757                 sky2_write32(hw, STAT_LEV_TIMER_INI,
2758                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
2759                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2760         }
2761         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
2762
2763         if (ecmd->rx_coalesce_usecs_irq == 0)
2764                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
2765         else {
2766                 sky2_write32(hw, STAT_TX_TIMER_INI,
2767                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
2768                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2769         }
2770         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
2771         return 0;
2772 }
2773
2774 static void sky2_get_ringparam(struct net_device *dev,
2775                                struct ethtool_ringparam *ering)
2776 {
2777         struct sky2_port *sky2 = netdev_priv(dev);
2778
2779         ering->rx_max_pending = RX_MAX_PENDING;
2780         ering->rx_mini_max_pending = 0;
2781         ering->rx_jumbo_max_pending = 0;
2782         ering->tx_max_pending = TX_RING_SIZE - 1;
2783
2784         ering->rx_pending = sky2->rx_pending;
2785         ering->rx_mini_pending = 0;
2786         ering->rx_jumbo_pending = 0;
2787         ering->tx_pending = sky2->tx_pending;
2788 }
2789
2790 static int sky2_set_ringparam(struct net_device *dev,
2791                               struct ethtool_ringparam *ering)
2792 {
2793         struct sky2_port *sky2 = netdev_priv(dev);
2794         int err = 0;
2795
2796         if (ering->rx_pending > RX_MAX_PENDING ||
2797             ering->rx_pending < 8 ||
2798             ering->tx_pending < MAX_SKB_TX_LE ||
2799             ering->tx_pending > TX_RING_SIZE - 1)
2800                 return -EINVAL;
2801
2802         if (netif_running(dev))
2803                 sky2_down(dev);
2804
2805         sky2->rx_pending = ering->rx_pending;
2806         sky2->tx_pending = ering->tx_pending;
2807
2808         if (netif_running(dev))
2809                 err = sky2_up(dev);
2810
2811         return err;
2812 }
2813
2814 static int sky2_get_regs_len(struct net_device *dev)
2815 {
2816         return 0x4000;
2817 }
2818
2819 /*
2820  * Returns copy of control register region
2821  * Note: access to the RAM address register set will cause timeouts.
2822  */
2823 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
2824                           void *p)
2825 {
2826         const struct sky2_port *sky2 = netdev_priv(dev);
2827         const void __iomem *io = sky2->hw->regs;
2828
2829         BUG_ON(regs->len < B3_RI_WTO_R1);
2830         regs->version = 1;
2831         memset(p, 0, regs->len);
2832
2833         memcpy_fromio(p, io, B3_RAM_ADDR);
2834
2835         memcpy_fromio(p + B3_RI_WTO_R1,
2836                       io + B3_RI_WTO_R1,
2837                       regs->len - B3_RI_WTO_R1);
2838 }
2839
2840 static struct ethtool_ops sky2_ethtool_ops = {
2841         .get_settings = sky2_get_settings,
2842         .set_settings = sky2_set_settings,
2843         .get_drvinfo = sky2_get_drvinfo,
2844         .get_msglevel = sky2_get_msglevel,
2845         .set_msglevel = sky2_set_msglevel,
2846         .nway_reset   = sky2_nway_reset,
2847         .get_regs_len = sky2_get_regs_len,
2848         .get_regs = sky2_get_regs,
2849         .get_link = ethtool_op_get_link,
2850         .get_sg = ethtool_op_get_sg,
2851         .set_sg = ethtool_op_set_sg,
2852         .get_tx_csum = ethtool_op_get_tx_csum,
2853         .set_tx_csum = ethtool_op_set_tx_csum,
2854         .get_tso = ethtool_op_get_tso,
2855         .set_tso = ethtool_op_set_tso,
2856         .get_rx_csum = sky2_get_rx_csum,
2857         .set_rx_csum = sky2_set_rx_csum,
2858         .get_strings = sky2_get_strings,
2859         .get_coalesce = sky2_get_coalesce,
2860         .set_coalesce = sky2_set_coalesce,
2861         .get_ringparam = sky2_get_ringparam,
2862         .set_ringparam = sky2_set_ringparam,
2863         .get_pauseparam = sky2_get_pauseparam,
2864         .set_pauseparam = sky2_set_pauseparam,
2865 #ifdef CONFIG_PM
2866         .get_wol = sky2_get_wol,
2867         .set_wol = sky2_set_wol,
2868 #endif
2869         .phys_id = sky2_phys_id,
2870         .get_stats_count = sky2_get_stats_count,
2871         .get_ethtool_stats = sky2_get_ethtool_stats,
2872         .get_perm_addr  = ethtool_op_get_perm_addr,
2873 };
2874
2875 /* Initialize network device */
2876 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
2877                                                      unsigned port, int highmem)
2878 {
2879         struct sky2_port *sky2;
2880         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
2881
2882         if (!dev) {
2883                 printk(KERN_ERR "sky2 etherdev alloc failed");
2884                 return NULL;
2885         }
2886
2887         SET_MODULE_OWNER(dev);
2888         SET_NETDEV_DEV(dev, &hw->pdev->dev);
2889         dev->irq = hw->pdev->irq;
2890         dev->open = sky2_up;
2891         dev->stop = sky2_down;
2892         dev->do_ioctl = sky2_ioctl;
2893         dev->hard_start_xmit = sky2_xmit_frame;
2894         dev->get_stats = sky2_get_stats;
2895         dev->set_multicast_list = sky2_set_multicast;
2896         dev->set_mac_address = sky2_set_mac_address;
2897         dev->change_mtu = sky2_change_mtu;
2898         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
2899         dev->tx_timeout = sky2_tx_timeout;
2900         dev->watchdog_timeo = TX_WATCHDOG;
2901         if (port == 0)
2902                 dev->poll = sky2_poll;
2903         dev->weight = NAPI_WEIGHT;
2904 #ifdef CONFIG_NET_POLL_CONTROLLER
2905         dev->poll_controller = sky2_netpoll;
2906 #endif
2907
2908         sky2 = netdev_priv(dev);
2909         sky2->netdev = dev;
2910         sky2->hw = hw;
2911         sky2->msg_enable = netif_msg_init(debug, default_msg);
2912
2913         spin_lock_init(&sky2->tx_lock);
2914         /* Auto speed and flow control */
2915         sky2->autoneg = AUTONEG_ENABLE;
2916         sky2->tx_pause = 0;
2917         sky2->rx_pause = 1;
2918         sky2->duplex = -1;
2919         sky2->speed = -1;
2920         sky2->advertising = sky2_supported_modes(hw);
2921         sky2->rx_csum = 1;
2922         INIT_WORK(&sky2->phy_task, sky2_phy_task, sky2);
2923         init_MUTEX(&sky2->phy_sema);
2924         sky2->tx_pending = TX_DEF_PENDING;
2925         sky2->rx_pending = is_ec_a1(hw) ? 8 : RX_DEF_PENDING;
2926         sky2->rx_bufsize = sky2_buf_size(ETH_DATA_LEN);
2927
2928         hw->dev[port] = dev;
2929
2930         sky2->port = port;
2931
2932         dev->features |= NETIF_F_LLTX;
2933         if (hw->chip_id != CHIP_ID_YUKON_EC_U)
2934                 dev->features |= NETIF_F_TSO;
2935         if (highmem)
2936                 dev->features |= NETIF_F_HIGHDMA;
2937         dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
2938
2939 #ifdef SKY2_VLAN_TAG_USED
2940         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
2941         dev->vlan_rx_register = sky2_vlan_rx_register;
2942         dev->vlan_rx_kill_vid = sky2_vlan_rx_kill_vid;
2943 #endif
2944
2945         /* read the mac address */
2946         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
2947         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
2948
2949         /* device is off until link detection */
2950         netif_carrier_off(dev);
2951         netif_stop_queue(dev);
2952
2953         return dev;
2954 }
2955
2956 static inline void sky2_show_addr(struct net_device *dev)
2957 {
2958         const struct sky2_port *sky2 = netdev_priv(dev);
2959
2960         if (netif_msg_probe(sky2))
2961                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
2962                        dev->name,
2963                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
2964                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
2965 }
2966
2967 static int __devinit sky2_probe(struct pci_dev *pdev,
2968                                 const struct pci_device_id *ent)
2969 {
2970         struct net_device *dev, *dev1 = NULL;
2971         struct sky2_hw *hw;
2972         int err, pm_cap, using_dac = 0;
2973
2974         err = pci_enable_device(pdev);
2975         if (err) {
2976                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
2977                        pci_name(pdev));
2978                 goto err_out;
2979         }
2980
2981         err = pci_request_regions(pdev, DRV_NAME);
2982         if (err) {
2983                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
2984                        pci_name(pdev));
2985                 goto err_out;
2986         }
2987
2988         pci_set_master(pdev);
2989
2990         /* Find power-management capability. */
2991         pm_cap = pci_find_capability(pdev, PCI_CAP_ID_PM);
2992         if (pm_cap == 0) {
2993                 printk(KERN_ERR PFX "Cannot find PowerManagement capability, "
2994                        "aborting.\n");
2995                 err = -EIO;
2996                 goto err_out_free_regions;
2997         }
2998
2999         if (sizeof(dma_addr_t) > sizeof(u32)) {
3000                 err = pci_set_dma_mask(pdev, DMA_64BIT_MASK);
3001                 if (!err)
3002                         using_dac = 1;
3003         }
3004
3005         if (!using_dac) {
3006                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3007                 if (err) {
3008                         printk(KERN_ERR PFX "%s no usable DMA configuration\n",
3009                                pci_name(pdev));
3010                         goto err_out_free_regions;
3011                 }
3012         }
3013 #ifdef __BIG_ENDIAN
3014         /* byte swap descriptors in hardware */
3015         {
3016                 u32 reg;
3017
3018                 pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
3019                 reg |= PCI_REV_DESC;
3020                 pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
3021         }
3022 #endif
3023
3024         err = -ENOMEM;
3025         hw = kmalloc(sizeof(*hw), GFP_KERNEL);
3026         if (!hw) {
3027                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
3028                        pci_name(pdev));
3029                 goto err_out_free_regions;
3030         }
3031
3032         memset(hw, 0, sizeof(*hw));
3033         hw->pdev = pdev;
3034
3035         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3036         if (!hw->regs) {
3037                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
3038                        pci_name(pdev));
3039                 goto err_out_free_hw;
3040         }
3041         hw->pm_cap = pm_cap;
3042
3043         err = sky2_reset(hw);
3044         if (err)
3045                 goto err_out_iounmap;
3046
3047         printk(KERN_INFO PFX "v%s addr 0x%lx irq %d Yukon-%s (0x%x) rev %d\n",
3048                DRV_VERSION, pci_resource_start(pdev, 0), pdev->irq,
3049                yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
3050                hw->chip_id, hw->chip_rev);
3051
3052         dev = sky2_init_netdev(hw, 0, using_dac);
3053         if (!dev)
3054                 goto err_out_free_pci;
3055
3056         err = register_netdev(dev);
3057         if (err) {
3058                 printk(KERN_ERR PFX "%s: cannot register net device\n",
3059                        pci_name(pdev));
3060                 goto err_out_free_netdev;
3061         }
3062
3063         sky2_show_addr(dev);
3064
3065         if (hw->ports > 1 && (dev1 = sky2_init_netdev(hw, 1, using_dac))) {
3066                 if (register_netdev(dev1) == 0)
3067                         sky2_show_addr(dev1);
3068                 else {
3069                         /* Failure to register second port need not be fatal */
3070                         printk(KERN_WARNING PFX
3071                                "register of second port failed\n");
3072                         hw->dev[1] = NULL;
3073                         free_netdev(dev1);
3074                 }
3075         }
3076
3077         err = request_irq(pdev->irq, sky2_intr, SA_SHIRQ, DRV_NAME, hw);
3078         if (err) {
3079                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3080                        pci_name(pdev), pdev->irq);
3081                 goto err_out_unregister;
3082         }
3083
3084         hw->intr_mask = Y2_IS_BASE;
3085         sky2_write32(hw, B0_IMSK, hw->intr_mask);
3086
3087         pci_set_drvdata(pdev, hw);
3088
3089         return 0;
3090
3091 err_out_unregister:
3092         if (dev1) {
3093                 unregister_netdev(dev1);
3094                 free_netdev(dev1);
3095         }
3096         unregister_netdev(dev);
3097 err_out_free_netdev:
3098         free_netdev(dev);
3099 err_out_free_pci:
3100         sky2_write8(hw, B0_CTST, CS_RST_SET);
3101         pci_free_consistent(hw->pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3102 err_out_iounmap:
3103         iounmap(hw->regs);
3104 err_out_free_hw:
3105         kfree(hw);
3106 err_out_free_regions:
3107         pci_release_regions(pdev);
3108         pci_disable_device(pdev);
3109 err_out:
3110         return err;
3111 }
3112
3113 static void __devexit sky2_remove(struct pci_dev *pdev)
3114 {
3115         struct sky2_hw *hw = pci_get_drvdata(pdev);
3116         struct net_device *dev0, *dev1;
3117
3118         if (!hw)
3119                 return;
3120
3121         dev0 = hw->dev[0];
3122         dev1 = hw->dev[1];
3123         if (dev1)
3124                 unregister_netdev(dev1);
3125         unregister_netdev(dev0);
3126
3127         sky2_write32(hw, B0_IMSK, 0);
3128         sky2_set_power_state(hw, PCI_D3hot);
3129         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
3130         sky2_write8(hw, B0_CTST, CS_RST_SET);
3131         sky2_read8(hw, B0_CTST);
3132
3133         free_irq(pdev->irq, hw);
3134         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3135         pci_release_regions(pdev);
3136         pci_disable_device(pdev);
3137
3138         if (dev1)
3139                 free_netdev(dev1);
3140         free_netdev(dev0);
3141         iounmap(hw->regs);
3142         kfree(hw);
3143
3144         pci_set_drvdata(pdev, NULL);
3145 }
3146
3147 #ifdef CONFIG_PM
3148 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
3149 {
3150         struct sky2_hw *hw = pci_get_drvdata(pdev);
3151         int i;
3152
3153         for (i = 0; i < 2; i++) {
3154                 struct net_device *dev = hw->dev[i];
3155
3156                 if (dev) {
3157                         if (!netif_running(dev))
3158                                 continue;
3159
3160                         sky2_down(dev);
3161                         netif_device_detach(dev);
3162                 }
3163         }
3164
3165         return sky2_set_power_state(hw, pci_choose_state(pdev, state));
3166 }
3167
3168 static int sky2_resume(struct pci_dev *pdev)
3169 {
3170         struct sky2_hw *hw = pci_get_drvdata(pdev);
3171         int i;
3172
3173         pci_restore_state(pdev);
3174         pci_enable_wake(pdev, PCI_D0, 0);
3175         sky2_set_power_state(hw, PCI_D0);
3176
3177         sky2_reset(hw);
3178
3179         for (i = 0; i < 2; i++) {
3180                 struct net_device *dev = hw->dev[i];
3181                 if (dev) {
3182                         if (netif_running(dev)) {
3183                                 netif_device_attach(dev);
3184                                 sky2_up(dev);
3185                         }
3186                 }
3187         }
3188         return 0;
3189 }
3190 #endif
3191
3192 static struct pci_driver sky2_driver = {
3193         .name = DRV_NAME,
3194         .id_table = sky2_id_table,
3195         .probe = sky2_probe,
3196         .remove = __devexit_p(sky2_remove),
3197 #ifdef CONFIG_PM
3198         .suspend = sky2_suspend,
3199         .resume = sky2_resume,
3200 #endif
3201 };
3202
3203 static int __init sky2_init_module(void)
3204 {
3205         return pci_register_driver(&sky2_driver);
3206 }
3207
3208 static void __exit sky2_cleanup_module(void)
3209 {
3210         pci_unregister_driver(&sky2_driver);
3211 }
3212
3213 module_init(sky2_init_module);
3214 module_exit(sky2_cleanup_module);
3215
3216 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
3217 MODULE_AUTHOR("Stephen Hemminger <shemminger@osdl.org>");
3218 MODULE_LICENSE("GPL");
3219 MODULE_VERSION(DRV_VERSION);