git.oblomov.eu Git - linux-2.6/blob - drivers/ata/sata_fsl.c

   1 /*
   2  * drivers/ata/sata_fsl.c
   3  *
   4  * Freescale 3.0Gbps SATA device driver
   5  *
   6  * Author: Ashish Kalra <ashish.kalra@freescale.com>
   7  * Li Yang <leoli@freescale.com>
   8  *
   9  * Copyright (c) 2006-2007 Freescale Semiconductor, Inc.
  10  *
  11  * This program is free software; you can redistribute  it and/or modify it
  12  * under  the terms of  the GNU General  Public License as published by the
  13  * Free Software Foundation;  either version 2 of the  License, or (at your
  14  * option) any later version.
  15  *
  16  */
  17
  18 #include <linux/kernel.h>
  19 #include <linux/module.h>
  20 #include <linux/platform_device.h>
  21
  22 #include <scsi/scsi_host.h>
  23 #include <scsi/scsi_cmnd.h>
  24 #include <linux/libata.h>
  25 #include <asm/io.h>
  26 #include <linux/of_platform.h>
  27
  28 /* Controller information */
  29 enum {
  30         SATA_FSL_QUEUE_DEPTH    = 16,
  31         SATA_FSL_MAX_PRD        = 63,
  32         SATA_FSL_MAX_PRD_USABLE = SATA_FSL_MAX_PRD - 1,
  33         SATA_FSL_MAX_PRD_DIRECT = 16,   /* Direct PRDT entries */
  34
  35         SATA_FSL_HOST_FLAGS     = (ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
  36                                 ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
  37                                 ATA_FLAG_NCQ),
  38
  39         SATA_FSL_MAX_CMDS       = SATA_FSL_QUEUE_DEPTH,
  40         SATA_FSL_CMD_HDR_SIZE   = 16,   /* 4 DWORDS */
  41         SATA_FSL_CMD_SLOT_SIZE  = (SATA_FSL_MAX_CMDS * SATA_FSL_CMD_HDR_SIZE),
  42
  43         /*
  44          * SATA-FSL host controller supports a max. of (15+1) direct PRDEs, and
  45          * chained indirect PRDEs upto a max count of 63.
  46          * We are allocating an array of 63 PRDEs contigiously, but PRDE#15 will
  47          * be setup as an indirect descriptor, pointing to it's next
  48          * (contigious) PRDE. Though chained indirect PRDE arrays are
  49          * supported,it will be more efficient to use a direct PRDT and
  50          * a single chain/link to indirect PRDE array/PRDT.
  51          */
  52
  53         SATA_FSL_CMD_DESC_CFIS_SZ       = 32,
  54         SATA_FSL_CMD_DESC_SFIS_SZ       = 32,
  55         SATA_FSL_CMD_DESC_ACMD_SZ       = 16,
  56         SATA_FSL_CMD_DESC_RSRVD         = 16,
  57
  58         SATA_FSL_CMD_DESC_SIZE  = (SATA_FSL_CMD_DESC_CFIS_SZ +
  59                                  SATA_FSL_CMD_DESC_SFIS_SZ +
  60                                  SATA_FSL_CMD_DESC_ACMD_SZ +
  61                                  SATA_FSL_CMD_DESC_RSRVD +
  62                                  SATA_FSL_MAX_PRD * 16),
  63
  64         SATA_FSL_CMD_DESC_OFFSET_TO_PRDT        =
  65                                 (SATA_FSL_CMD_DESC_CFIS_SZ +
  66                                  SATA_FSL_CMD_DESC_SFIS_SZ +
  67                                  SATA_FSL_CMD_DESC_ACMD_SZ +
  68                                  SATA_FSL_CMD_DESC_RSRVD),
  69
  70         SATA_FSL_CMD_DESC_AR_SZ = (SATA_FSL_CMD_DESC_SIZE * SATA_FSL_MAX_CMDS),
  71         SATA_FSL_PORT_PRIV_DMA_SZ = (SATA_FSL_CMD_SLOT_SIZE +
  72                                         SATA_FSL_CMD_DESC_AR_SZ),
  73
  74         /*
  75          * MPC8315 has two SATA controllers, SATA1 & SATA2
  76          * (one port per controller)
  77          * MPC837x has 2/4 controllers, one port per controller
  78          */
  79
  80         SATA_FSL_MAX_PORTS      = 1,
  81
  82         SATA_FSL_IRQ_FLAG       = IRQF_SHARED,
  83 };
  84
  85 /*
  86 * Host Controller command register set - per port
  87 */
  88 enum {
  89         CQ = 0,
  90         CA = 8,
  91         CC = 0x10,
  92         CE = 0x18,
  93         DE = 0x20,
  94         CHBA = 0x24,
  95         HSTATUS = 0x28,
  96         HCONTROL = 0x2C,
  97         CQPMP = 0x30,
  98         SIGNATURE = 0x34,
  99         ICC = 0x38,
 100
 101         /*
 102          * Host Status Register (HStatus) bitdefs
 103          */
 104         ONLINE = (1 << 31),
 105         GOING_OFFLINE = (1 << 30),
 106         BIST_ERR = (1 << 29),
 107
 108         FATAL_ERR_HC_MASTER_ERR = (1 << 18),
 109         FATAL_ERR_PARITY_ERR_TX = (1 << 17),
 110         FATAL_ERR_PARITY_ERR_RX = (1 << 16),
 111         FATAL_ERR_DATA_UNDERRUN = (1 << 13),
 112         FATAL_ERR_DATA_OVERRUN = (1 << 12),
 113         FATAL_ERR_CRC_ERR_TX = (1 << 11),
 114         FATAL_ERR_CRC_ERR_RX = (1 << 10),
 115         FATAL_ERR_FIFO_OVRFL_TX = (1 << 9),
 116         FATAL_ERR_FIFO_OVRFL_RX = (1 << 8),
 117
 118         FATAL_ERROR_DECODE = FATAL_ERR_HC_MASTER_ERR |
 119             FATAL_ERR_PARITY_ERR_TX |
 120             FATAL_ERR_PARITY_ERR_RX |
 121             FATAL_ERR_DATA_UNDERRUN |
 122             FATAL_ERR_DATA_OVERRUN |
 123             FATAL_ERR_CRC_ERR_TX |
 124             FATAL_ERR_CRC_ERR_RX |
 125             FATAL_ERR_FIFO_OVRFL_TX | FATAL_ERR_FIFO_OVRFL_RX,
 126
 127         INT_ON_FATAL_ERR = (1 << 5),
 128         INT_ON_PHYRDY_CHG = (1 << 4),
 129
 130         INT_ON_SIGNATURE_UPDATE = (1 << 3),
 131         INT_ON_SNOTIFY_UPDATE = (1 << 2),
 132         INT_ON_SINGL_DEVICE_ERR = (1 << 1),
 133         INT_ON_CMD_COMPLETE = 1,
 134
 135         INT_ON_ERROR = INT_ON_FATAL_ERR |
 136             INT_ON_PHYRDY_CHG | INT_ON_SINGL_DEVICE_ERR,
 137
 138         /*
 139          * Host Control Register (HControl) bitdefs
 140          */
 141         HCONTROL_ONLINE_PHY_RST = (1 << 31),
 142         HCONTROL_FORCE_OFFLINE = (1 << 30),
 143         HCONTROL_PARITY_PROT_MOD = (1 << 14),
 144         HCONTROL_DPATH_PARITY = (1 << 12),
 145         HCONTROL_SNOOP_ENABLE = (1 << 10),
 146         HCONTROL_PMP_ATTACHED = (1 << 9),
 147         HCONTROL_COPYOUT_STATFIS = (1 << 8),
 148         IE_ON_FATAL_ERR = (1 << 5),
 149         IE_ON_PHYRDY_CHG = (1 << 4),
 150         IE_ON_SIGNATURE_UPDATE = (1 << 3),
 151         IE_ON_SNOTIFY_UPDATE = (1 << 2),
 152         IE_ON_SINGL_DEVICE_ERR = (1 << 1),
 153         IE_ON_CMD_COMPLETE = 1,
 154
 155         DEFAULT_PORT_IRQ_ENABLE_MASK = IE_ON_FATAL_ERR | IE_ON_PHYRDY_CHG |
 156             IE_ON_SIGNATURE_UPDATE |
 157             IE_ON_SINGL_DEVICE_ERR | IE_ON_CMD_COMPLETE,
 158
 159         EXT_INDIRECT_SEG_PRD_FLAG = (1 << 31),
 160         DATA_SNOOP_ENABLE = (1 << 22),
 161 };
 162
 163 /*
 164  * SATA Superset Registers
 165  */
 166 enum {
 167         SSTATUS = 0,
 168         SERROR = 4,
 169         SCONTROL = 8,
 170         SNOTIFY = 0xC,
 171 };
 172
 173 /*
 174  * Control Status Register Set
 175  */
 176 enum {
 177         TRANSCFG = 0,
 178         TRANSSTATUS = 4,
 179         LINKCFG = 8,
 180         LINKCFG1 = 0xC,
 181         LINKCFG2 = 0x10,
 182         LINKSTATUS = 0x14,
 183         LINKSTATUS1 = 0x18,
 184         PHYCTRLCFG = 0x1C,
 185         COMMANDSTAT = 0x20,
 186 };
 187
 188 /* PHY (link-layer) configuration control */
 189 enum {
 190         PHY_BIST_ENABLE = 0x01,
 191 };
 192
 193 /*
 194  * Command Header Table entry, i.e, command slot
 195  * 4 Dwords per command slot, command header size ==  64 Dwords.
 196  */
 197 struct cmdhdr_tbl_entry {
 198         u32 cda;
 199         u32 prde_fis_len;
 200         u32 ttl;
 201         u32 desc_info;
 202 };
 203
 204 /*
 205  * Description information bitdefs
 206  */
 207 enum {
 208         VENDOR_SPECIFIC_BIST = (1 << 10),
 209         CMD_DESC_SNOOP_ENABLE = (1 << 9),
 210         FPDMA_QUEUED_CMD = (1 << 8),
 211         SRST_CMD = (1 << 7),
 212         BIST = (1 << 6),
 213         ATAPI_CMD = (1 << 5),
 214 };
 215
 216 /*
 217  * Command Descriptor
 218  */
 219 struct command_desc {
 220         u8 cfis[8 * 4];
 221         u8 sfis[8 * 4];
 222         u8 acmd[4 * 4];
 223         u8 fill[4 * 4];
 224         u32 prdt[SATA_FSL_MAX_PRD_DIRECT * 4];
 225         u32 prdt_indirect[(SATA_FSL_MAX_PRD - SATA_FSL_MAX_PRD_DIRECT) * 4];
 226 };
 227
 228 /*
 229  * Physical region table descriptor(PRD)
 230  */
 231
 232 struct prde {
 233         u32 dba;
 234         u8 fill[2 * 4];
 235         u32 ddc_and_ext;
 236 };
 237
 238 /*
 239  * ata_port private data
 240  * This is our per-port instance data.
 241  */
 242 struct sata_fsl_port_priv {
 243         struct cmdhdr_tbl_entry *cmdslot;
 244         dma_addr_t cmdslot_paddr;
 245         struct command_desc *cmdentry;
 246         dma_addr_t cmdentry_paddr;
 247
 248         /*
 249          * SATA FSL controller has a Status FIS which should contain the
 250          * received D2H FIS & taskfile registers. This SFIS is present in
 251          * the command descriptor, and to have a ready reference to it,
 252          * we are caching it here, quite similar to what is done in H/W on
 253          * AHCI compliant devices by copying taskfile fields to a 32-bit
 254          * register.
 255          */
 256
 257         struct ata_taskfile tf;
 258 };
 259
 260 /*
 261  * ata_port->host_set private data
 262  */
 263 struct sata_fsl_host_priv {
 264         void __iomem *hcr_base;
 265         void __iomem *ssr_base;
 266         void __iomem *csr_base;
 267         int irq;
 268 };
 269
 270 static inline unsigned int sata_fsl_tag(unsigned int tag,
 271                                         void __iomem *hcr_base)
 272 {
 273         /* We let libATA core do actual (queue) tag allocation */
 274
 275         /* all non NCQ/queued commands should have tag#0 */
 276         if (ata_tag_internal(tag)) {
 277                 DPRINTK("mapping internal cmds to tag#0\n");
 278                 return 0;
 279         }
 280
 281         if (unlikely(tag >= SATA_FSL_QUEUE_DEPTH)) {
 282                 DPRINTK("tag %d invalid : out of range\n", tag);
 283                 return 0;
 284         }
 285
 286         if (unlikely((ioread32(hcr_base + CQ)) & (1 << tag))) {
 287                 DPRINTK("tag %d invalid : in use!!\n", tag);
 288                 return 0;
 289         }
 290
 291         return tag;
 292 }
 293
 294 static void sata_fsl_setup_cmd_hdr_entry(struct sata_fsl_port_priv *pp,
 295                                          unsigned int tag, u32 desc_info,
 296                                          u32 data_xfer_len, u8 num_prde,
 297                                          u8 fis_len)
 298 {
 299         dma_addr_t cmd_descriptor_address;
 300
 301         cmd_descriptor_address = pp->cmdentry_paddr +
 302             tag * SATA_FSL_CMD_DESC_SIZE;
 303
 304         /* NOTE: both data_xfer_len & fis_len are Dword counts */
 305
 306         pp->cmdslot[tag].cda = cpu_to_le32(cmd_descriptor_address);
 307         pp->cmdslot[tag].prde_fis_len =
 308             cpu_to_le32((num_prde << 16) | (fis_len << 2));
 309         pp->cmdslot[tag].ttl = cpu_to_le32(data_xfer_len & ~0x03);
 310         pp->cmdslot[tag].desc_info = cpu_to_le32(desc_info | (tag & 0x1F));
 311
 312         VPRINTK("cda=0x%x, prde_fis_len=0x%x, ttl=0x%x, di=0x%x\n",
 313                 pp->cmdslot[tag].cda,
 314                 pp->cmdslot[tag].prde_fis_len,
 315                 pp->cmdslot[tag].ttl, pp->cmdslot[tag].desc_info);
 316
 317 }
 318
 319 static unsigned int sata_fsl_fill_sg(struct ata_queued_cmd *qc, void *cmd_desc,
 320                                      u32 *ttl, dma_addr_t cmd_desc_paddr)
 321 {
 322         struct scatterlist *sg;
 323         unsigned int num_prde = 0;
 324         u32 ttl_dwords = 0;
 325
 326         /*
 327          * NOTE : direct & indirect prdt's are contigiously allocated
 328          */
 329         struct prde *prd = (struct prde *)&((struct command_desc *)
 330                                             cmd_desc)->prdt;
 331
 332         struct prde *prd_ptr_to_indirect_ext = NULL;
 333         unsigned indirect_ext_segment_sz = 0;
 334         dma_addr_t indirect_ext_segment_paddr;
 335         unsigned int si;
 336
 337         VPRINTK("SATA FSL : cd = 0x%p, prd = 0x%p\n", cmd_desc, prd);
 338
 339         indirect_ext_segment_paddr = cmd_desc_paddr +
 340             SATA_FSL_CMD_DESC_OFFSET_TO_PRDT + SATA_FSL_MAX_PRD_DIRECT * 16;
 341
 342         for_each_sg(qc->sg, sg, qc->n_elem, si) {
 343                 dma_addr_t sg_addr = sg_dma_address(sg);
 344                 u32 sg_len = sg_dma_len(sg);
 345
 346                 VPRINTK("SATA FSL : fill_sg, sg_addr = 0x%x, sg_len = %d\n",
 347                         sg_addr, sg_len);
 348
 349                 /* warn if each s/g element is not dword aligned */
 350                 if (sg_addr & 0x03)
 351                         ata_port_printk(qc->ap, KERN_ERR,
 352                                         "s/g addr unaligned : 0x%x\n", sg_addr);
 353                 if (sg_len & 0x03)
 354                         ata_port_printk(qc->ap, KERN_ERR,
 355                                         "s/g len unaligned : 0x%x\n", sg_len);
 356
 357                 if (num_prde == (SATA_FSL_MAX_PRD_DIRECT - 1) &&
 358                     sg_next(sg) != NULL) {
 359                         VPRINTK("setting indirect prde\n");
 360                         prd_ptr_to_indirect_ext = prd;
 361                         prd->dba = cpu_to_le32(indirect_ext_segment_paddr);
 362                         indirect_ext_segment_sz = 0;
 363                         ++prd;
 364                         ++num_prde;
 365                 }
 366
 367                 ttl_dwords += sg_len;
 368                 prd->dba = cpu_to_le32(sg_addr);
 369                 prd->ddc_and_ext =
 370                     cpu_to_le32(DATA_SNOOP_ENABLE | (sg_len & ~0x03));
 371
 372                 VPRINTK("sg_fill, ttl=%d, dba=0x%x, ddc=0x%x\n",
 373                         ttl_dwords, prd->dba, prd->ddc_and_ext);
 374
 375                 ++num_prde;
 376                 ++prd;
 377                 if (prd_ptr_to_indirect_ext)
 378                         indirect_ext_segment_sz += sg_len;
 379         }
 380
 381         if (prd_ptr_to_indirect_ext) {
 382                 /* set indirect extension flag along with indirect ext. size */
 383                 prd_ptr_to_indirect_ext->ddc_and_ext =
 384                     cpu_to_le32((EXT_INDIRECT_SEG_PRD_FLAG |
 385                                  DATA_SNOOP_ENABLE |
 386                                  (indirect_ext_segment_sz & ~0x03)));
 387         }
 388
 389         *ttl = ttl_dwords;
 390         return num_prde;
 391 }
 392
 393 static void sata_fsl_qc_prep(struct ata_queued_cmd *qc)
 394 {
 395         struct ata_port *ap = qc->ap;
 396         struct sata_fsl_port_priv *pp = ap->private_data;
 397         struct sata_fsl_host_priv *host_priv = ap->host->private_data;
 398         void __iomem *hcr_base = host_priv->hcr_base;
 399         unsigned int tag = sata_fsl_tag(qc->tag, hcr_base);
 400         struct command_desc *cd;
 401         u32 desc_info = CMD_DESC_SNOOP_ENABLE;
 402         u32 num_prde = 0;
 403         u32 ttl_dwords = 0;
 404         dma_addr_t cd_paddr;
 405
 406         cd = (struct command_desc *)pp->cmdentry + tag;
 407         cd_paddr = pp->cmdentry_paddr + tag * SATA_FSL_CMD_DESC_SIZE;
 408
 409         ata_tf_to_fis(&qc->tf, 0, 1, (u8 *) &cd->cfis);
 410
 411         VPRINTK("Dumping cfis : 0x%x, 0x%x, 0x%x\n",
 412                 cd->cfis[0], cd->cfis[1], cd->cfis[2]);
 413
 414         if (qc->tf.protocol == ATA_PROT_NCQ) {
 415                 VPRINTK("FPDMA xfer,Sctor cnt[0:7],[8:15] = %d,%d\n",
 416                         cd->cfis[3], cd->cfis[11]);
 417         }
 418
 419         /* setup "ACMD - atapi command" in cmd. desc. if this is ATAPI cmd */
 420         if (ata_is_atapi(qc->tf.protocol)) {
 421                 desc_info |= ATAPI_CMD;
 422                 memset((void *)&cd->acmd, 0, 32);
 423                 memcpy((void *)&cd->acmd, qc->cdb, qc->dev->cdb_len);
 424         }
 425
 426         if (qc->flags & ATA_QCFLAG_DMAMAP)
 427                 num_prde = sata_fsl_fill_sg(qc, (void *)cd,
 428                                             &ttl_dwords, cd_paddr);
 429
 430         if (qc->tf.protocol == ATA_PROT_NCQ)
 431                 desc_info |= FPDMA_QUEUED_CMD;
 432
 433         sata_fsl_setup_cmd_hdr_entry(pp, tag, desc_info, ttl_dwords,
 434                                      num_prde, 5);
 435
 436         VPRINTK("SATA FSL : xx_qc_prep, di = 0x%x, ttl = %d, num_prde = %d\n",
 437                 desc_info, ttl_dwords, num_prde);
 438 }
 439
 440 static unsigned int sata_fsl_qc_issue(struct ata_queued_cmd *qc)
 441 {
 442         struct ata_port *ap = qc->ap;
 443         struct sata_fsl_host_priv *host_priv = ap->host->private_data;
 444         void __iomem *hcr_base = host_priv->hcr_base;
 445         unsigned int tag = sata_fsl_tag(qc->tag, hcr_base);
 446
 447         VPRINTK("xx_qc_issue called,CQ=0x%x,CA=0x%x,CE=0x%x,CC=0x%x\n",
 448                 ioread32(CQ + hcr_base),
 449                 ioread32(CA + hcr_base),
 450                 ioread32(CE + hcr_base), ioread32(CC + hcr_base));
 451
 452         /* Simply queue command to the controller/device */
 453         iowrite32(1 << tag, CQ + hcr_base);
 454
 455         VPRINTK("xx_qc_issue called, tag=%d, CQ=0x%x, CA=0x%x\n",
 456                 tag, ioread32(CQ + hcr_base), ioread32(CA + hcr_base));
 457
 458         VPRINTK("CE=0x%x, DE=0x%x, CC=0x%x, CmdStat = 0x%x\n",
 459                 ioread32(CE + hcr_base),
 460                 ioread32(DE + hcr_base),
 461                 ioread32(CC + hcr_base),
 462                 ioread32(COMMANDSTAT + host_priv->csr_base));
 463
 464         return 0;
 465 }
 466
 467 static int sata_fsl_scr_write(struct ata_port *ap, unsigned int sc_reg_in,
 468                                u32 val)
 469 {
 470         struct sata_fsl_host_priv *host_priv = ap->host->private_data;
 471         void __iomem *ssr_base = host_priv->ssr_base;
 472         unsigned int sc_reg;
 473
 474         switch (sc_reg_in) {
 475         case SCR_STATUS:
 476         case SCR_ERROR:
 477         case SCR_CONTROL:
 478         case SCR_ACTIVE:
 479                 sc_reg = sc_reg_in;
 480                 break;
 481         default:
 482                 return -EINVAL;
 483         }
 484
 485         VPRINTK("xx_scr_write, reg_in = %d\n", sc_reg);
 486
 487         iowrite32(val, ssr_base + (sc_reg * 4));
 488         return 0;
 489 }
 490
 491 static int sata_fsl_scr_read(struct ata_port *ap, unsigned int sc_reg_in,
 492                         u32 *val)
 493 {
 494         struct sata_fsl_host_priv *host_priv = ap->host->private_data;
 495         void __iomem *ssr_base = host_priv->ssr_base;
 496         unsigned int sc_reg;
 497
 498         switch (sc_reg_in) {
 499         case SCR_STATUS:
 500         case SCR_ERROR:
 501         case SCR_CONTROL:
 502         case SCR_ACTIVE:
 503                 sc_reg = sc_reg_in;
 504                 break;
 505         default:
 506                 return -EINVAL;
 507         }
 508
 509         VPRINTK("xx_scr_read, reg_in = %d\n", sc_reg);
 510
 511         *val = ioread32(ssr_base + (sc_reg * 4));
 512         return 0;
 513 }
 514
 515 static void sata_fsl_freeze(struct ata_port *ap)
 516 {
 517         struct sata_fsl_host_priv *host_priv = ap->host->private_data;
 518         void __iomem *hcr_base = host_priv->hcr_base;
 519         u32 temp;
 520
 521         VPRINTK("xx_freeze, CQ=0x%x, CA=0x%x, CE=0x%x, DE=0x%x\n",
 522                 ioread32(CQ + hcr_base),
 523                 ioread32(CA + hcr_base),
 524                 ioread32(CE + hcr_base), ioread32(DE + hcr_base));
 525         VPRINTK("CmdStat = 0x%x\n",
 526                 ioread32(host_priv->csr_base + COMMANDSTAT));
 527
 528         /* disable interrupts on the controller/port */
 529         temp = ioread32(hcr_base + HCONTROL);
 530         iowrite32((temp & ~0x3F), hcr_base + HCONTROL);
 531
 532         VPRINTK("in xx_freeze : HControl = 0x%x, HStatus = 0x%x\n",
 533                 ioread32(hcr_base + HCONTROL), ioread32(hcr_base + HSTATUS));
 534 }
 535
 536 static void sata_fsl_thaw(struct ata_port *ap)
 537 {
 538         struct sata_fsl_host_priv *host_priv = ap->host->private_data;
 539         void __iomem *hcr_base = host_priv->hcr_base;
 540         u32 temp;
 541
 542         /* ack. any pending IRQs for this controller/port */
 543         temp = ioread32(hcr_base + HSTATUS);
 544
 545         VPRINTK("xx_thaw, pending IRQs = 0x%x\n", (temp & 0x3F));
 546
 547         if (temp & 0x3F)
 548                 iowrite32((temp & 0x3F), hcr_base + HSTATUS);
 549
 550         /* enable interrupts on the controller/port */
 551         temp = ioread32(hcr_base + HCONTROL);
 552         iowrite32((temp | DEFAULT_PORT_IRQ_ENABLE_MASK), hcr_base + HCONTROL);
 553
 554         VPRINTK("xx_thaw : HControl = 0x%x, HStatus = 0x%x\n",
 555                 ioread32(hcr_base + HCONTROL), ioread32(hcr_base + HSTATUS));
 556 }
 557
 558 /*
 559  * NOTE : 1st D2H FIS from device does not update sfis in command descriptor.
 560  */
 561 static inline void sata_fsl_cache_taskfile_from_d2h_fis(struct ata_queued_cmd
 562                                                         *qc,
 563                                                         struct ata_port *ap)
 564 {
 565         struct sata_fsl_port_priv *pp = ap->private_data;
 566         struct sata_fsl_host_priv *host_priv = ap->host->private_data;
 567         void __iomem *hcr_base = host_priv->hcr_base;
 568         unsigned int tag = sata_fsl_tag(qc->tag, hcr_base);
 569         struct command_desc *cd;
 570
 571         cd = pp->cmdentry + tag;
 572
 573         ata_tf_from_fis(cd->sfis, &pp->tf);
 574 }
 575
 576 static u8 sata_fsl_check_status(struct ata_port *ap)
 577 {
 578         struct sata_fsl_port_priv *pp = ap->private_data;
 579
 580         return pp->tf.command;
 581 }
 582
 583 static void sata_fsl_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
 584 {
 585         struct sata_fsl_port_priv *pp = ap->private_data;
 586
 587         *tf = pp->tf;
 588 }
 589
 590 static int sata_fsl_port_start(struct ata_port *ap)
 591 {
 592         struct device *dev = ap->host->dev;
 593         struct sata_fsl_port_priv *pp;
 594         int retval;
 595         void *mem;
 596         dma_addr_t mem_dma;
 597         struct sata_fsl_host_priv *host_priv = ap->host->private_data;
 598         void __iomem *hcr_base = host_priv->hcr_base;
 599         u32 temp;
 600
 601         pp = kzalloc(sizeof(*pp), GFP_KERNEL);
 602         if (!pp)
 603                 return -ENOMEM;
 604
 605         mem = dma_alloc_coherent(dev, SATA_FSL_PORT_PRIV_DMA_SZ, &mem_dma,
 606                                  GFP_KERNEL);
 607         if (!mem) {
 608                 kfree(pp);
 609                 return -ENOMEM;
 610         }
 611         memset(mem, 0, SATA_FSL_PORT_PRIV_DMA_SZ);
 612
 613         pp->cmdslot = mem;
 614         pp->cmdslot_paddr = mem_dma;
 615
 616         mem += SATA_FSL_CMD_SLOT_SIZE;
 617         mem_dma += SATA_FSL_CMD_SLOT_SIZE;
 618
 619         pp->cmdentry = mem;
 620         pp->cmdentry_paddr = mem_dma;
 621
 622         ap->private_data = pp;
 623
 624         VPRINTK("CHBA = 0x%x, cmdentry_phys = 0x%x\n",
 625                 pp->cmdslot_paddr, pp->cmdentry_paddr);
 626
 627         /* Now, update the CHBA register in host controller cmd register set */
 628         iowrite32(pp->cmdslot_paddr & 0xffffffff, hcr_base + CHBA);
 629
 630         /*
 631          * Now, we can bring the controller on-line & also initiate
 632          * the COMINIT sequence, we simply return here and the boot-probing
 633          * & device discovery process is re-initiated by libATA using a
 634          * Softreset EH (dummy) session. Hence, boot probing and device
 635          * discovey will be part of sata_fsl_softreset() callback.
 636          */
 637
 638         temp = ioread32(hcr_base + HCONTROL);
 639         iowrite32((temp | HCONTROL_ONLINE_PHY_RST), hcr_base + HCONTROL);
 640
 641         VPRINTK("HStatus = 0x%x\n", ioread32(hcr_base + HSTATUS));
 642         VPRINTK("HControl = 0x%x\n", ioread32(hcr_base + HCONTROL));
 643         VPRINTK("CHBA  = 0x%x\n", ioread32(hcr_base + CHBA));
 644
 645 #ifdef CONFIG_MPC8315_DS
 646         /*
 647          * Workaround for 8315DS board 3gbps link-up issue,
 648          * currently limit SATA port to GEN1 speed
 649          */
 650         sata_fsl_scr_read(ap, SCR_CONTROL, &temp);
 651         temp &= ~(0xF << 4);
 652         temp |= (0x1 << 4);
 653         sata_fsl_scr_write(ap, SCR_CONTROL, temp);
 654
 655         sata_fsl_scr_read(ap, SCR_CONTROL, &temp);
 656         dev_printk(KERN_WARNING, dev, "scr_control, speed limited to %x\n",
 657                         temp);
 658 #endif
 659
 660         return 0;
 661 }
 662
 663 static void sata_fsl_port_stop(struct ata_port *ap)
 664 {
 665         struct device *dev = ap->host->dev;
 666         struct sata_fsl_port_priv *pp = ap->private_data;
 667         struct sata_fsl_host_priv *host_priv = ap->host->private_data;
 668         void __iomem *hcr_base = host_priv->hcr_base;
 669         u32 temp;
 670
 671         /*
 672          * Force host controller to go off-line, aborting current operations
 673          */
 674         temp = ioread32(hcr_base + HCONTROL);
 675         temp &= ~HCONTROL_ONLINE_PHY_RST;
 676         temp |= HCONTROL_FORCE_OFFLINE;
 677         iowrite32(temp, hcr_base + HCONTROL);
 678
 679         /* Poll for controller to go offline - should happen immediately */
 680         ata_wait_register(hcr_base + HSTATUS, ONLINE, ONLINE, 1, 1);
 681
 682         ap->private_data = NULL;
 683         dma_free_coherent(dev, SATA_FSL_PORT_PRIV_DMA_SZ,
 684                           pp->cmdslot, pp->cmdslot_paddr);
 685
 686         kfree(pp);
 687 }
 688
 689 static unsigned int sata_fsl_dev_classify(struct ata_port *ap)
 690 {
 691         struct sata_fsl_host_priv *host_priv = ap->host->private_data;
 692         void __iomem *hcr_base = host_priv->hcr_base;
 693         struct ata_taskfile tf;
 694         u32 temp;
 695
 696         temp = ioread32(hcr_base + SIGNATURE);
 697
 698         VPRINTK("raw sig = 0x%x\n", temp);
 699         VPRINTK("HStatus = 0x%x\n", ioread32(hcr_base + HSTATUS));
 700         VPRINTK("HControl = 0x%x\n", ioread32(hcr_base + HCONTROL));
 701
 702         tf.lbah = (temp >> 24) & 0xff;
 703         tf.lbam = (temp >> 16) & 0xff;
 704         tf.lbal = (temp >> 8) & 0xff;
 705         tf.nsect = temp & 0xff;
 706
 707         return ata_dev_classify(&tf);
 708 }
 709
 710 static int sata_fsl_softreset(struct ata_link *link, unsigned int *class,
 711                               unsigned long deadline)
 712 {
 713         struct ata_port *ap = link->ap;
 714         struct sata_fsl_port_priv *pp = ap->private_data;
 715         struct sata_fsl_host_priv *host_priv = ap->host->private_data;
 716         void __iomem *hcr_base = host_priv->hcr_base;
 717         u32 temp;
 718         struct ata_taskfile tf;
 719         u8 *cfis;
 720         u32 Serror;
 721         int i = 0;
 722         unsigned long start_jiffies;
 723
 724         DPRINTK("in xx_softreset\n");
 725
 726 try_offline_again:
 727         /*
 728          * Force host controller to go off-line, aborting current operations
 729          */
 730         temp = ioread32(hcr_base + HCONTROL);
 731         temp &= ~HCONTROL_ONLINE_PHY_RST;
 732         iowrite32(temp, hcr_base + HCONTROL);
 733
 734         /* Poll for controller to go offline */
 735         temp = ata_wait_register(hcr_base + HSTATUS, ONLINE, ONLINE, 1, 500);
 736
 737         if (temp & ONLINE) {
 738                 ata_port_printk(ap, KERN_ERR,
 739                                 "Softreset failed, not off-lined %d\n", i);
 740
 741                 /*
 742                  * Try to offline controller atleast twice
 743                  */
 744                 i++;
 745                 if (i == 2)
 746                         goto err;
 747                 else
 748                         goto try_offline_again;
 749         }
 750
 751         DPRINTK("softreset, controller off-lined\n");
 752         VPRINTK("HStatus = 0x%x\n", ioread32(hcr_base + HSTATUS));
 753         VPRINTK("HControl = 0x%x\n", ioread32(hcr_base + HCONTROL));
 754
 755         /*
 756          * PHY reset should remain asserted for atleast 1ms
 757          */
 758         msleep(1);
 759
 760         /*
 761          * Now, bring the host controller online again, this can take time
 762          * as PHY reset and communication establishment, 1st D2H FIS and
 763          * device signature update is done, on safe side assume 500ms
 764          * NOTE : Host online status may be indicated immediately!!
 765          */
 766
 767         temp = ioread32(hcr_base + HCONTROL);
 768         temp |= (HCONTROL_ONLINE_PHY_RST | HCONTROL_SNOOP_ENABLE);
 769         iowrite32(temp, hcr_base + HCONTROL);
 770
 771         temp = ata_wait_register(hcr_base + HSTATUS, ONLINE, 0, 1, 500);
 772
 773         if (!(temp & ONLINE)) {
 774                 ata_port_printk(ap, KERN_ERR,
 775                                 "Softreset failed, not on-lined\n");
 776                 goto err;
 777         }
 778
 779         DPRINTK("softreset, controller off-lined & on-lined\n");
 780         VPRINTK("HStatus = 0x%x\n", ioread32(hcr_base + HSTATUS));
 781         VPRINTK("HControl = 0x%x\n", ioread32(hcr_base + HCONTROL));
 782
 783         /*
 784          * First, wait for the PHYRDY change to occur before waiting for
 785          * the signature, and also verify if SStatus indicates device
 786          * presence
 787          */
 788
 789         temp = ata_wait_register(hcr_base + HSTATUS, 0xFF, 0, 1, 500);
 790         if ((!(temp & 0x10)) || ata_link_offline(link)) {
 791                 ata_port_printk(ap, KERN_WARNING,
 792                                 "No Device OR PHYRDY change,Hstatus = 0x%x\n",
 793                                 ioread32(hcr_base + HSTATUS));
 794                 goto err;
 795         }
 796
 797         /*
 798          * Wait for the first D2H from device,i.e,signature update notification
 799          */
 800         start_jiffies = jiffies;
 801         temp = ata_wait_register(hcr_base + HSTATUS, 0xFF, 0x10,
 802                         500, jiffies_to_msecs(deadline - start_jiffies));
 803
 804         if ((temp & 0xFF) != 0x18) {
 805                 ata_port_printk(ap, KERN_WARNING, "No Signature Update\n");
 806                 goto err;
 807         } else {
 808                 ata_port_printk(ap, KERN_INFO,
 809                                 "Signature Update detected @ %d msecs\n",
 810                                 jiffies_to_msecs(jiffies - start_jiffies));
 811         }
 812
 813         /*
 814          * Send a device reset (SRST) explicitly on command slot #0
 815          * Check : will the command queue (reg) be cleared during offlining ??
 816          * Also we will be online only if Phy commn. has been established
 817          * and device presence has been detected, therefore if we have
 818          * reached here, we can send a command to the target device
 819          */
 820
 821         DPRINTK("Sending SRST/device reset\n");
 822
 823         ata_tf_init(link->device, &tf);
 824         cfis = (u8 *) &pp->cmdentry->cfis;
 825
 826         /* device reset/SRST is a control register update FIS, uses tag0 */
 827         sata_fsl_setup_cmd_hdr_entry(pp, 0,
 828                                      SRST_CMD | CMD_DESC_SNOOP_ENABLE, 0, 0, 5);
 829
 830         tf.ctl |= ATA_SRST;     /* setup SRST bit in taskfile control reg */
 831         ata_tf_to_fis(&tf, 0, 0, cfis);
 832
 833         DPRINTK("Dumping cfis : 0x%x, 0x%x, 0x%x, 0x%x\n",
 834                 cfis[0], cfis[1], cfis[2], cfis[3]);
 835
 836         /*
 837          * Queue SRST command to the controller/device, ensure that no
 838          * other commands are active on the controller/device
 839          */
 840
 841         DPRINTK("@Softreset, CQ = 0x%x, CA = 0x%x, CC = 0x%x\n",
 842                 ioread32(CQ + hcr_base),
 843                 ioread32(CA + hcr_base), ioread32(CC + hcr_base));
 844
 845         iowrite32(0xFFFF, CC + hcr_base);
 846         iowrite32(1, CQ + hcr_base);
 847
 848         temp = ata_wait_register(CQ + hcr_base, 0x1, 0x1, 1, 5000);
 849         if (temp & 0x1) {
 850                 ata_port_printk(ap, KERN_WARNING, "ATA_SRST issue failed\n");
 851
 852                 DPRINTK("Softreset@5000,CQ=0x%x,CA=0x%x,CC=0x%x\n",
 853                         ioread32(CQ + hcr_base),
 854                         ioread32(CA + hcr_base), ioread32(CC + hcr_base));
 855
 856                 sata_fsl_scr_read(ap, SCR_ERROR, &Serror);
 857
 858                 DPRINTK("HStatus = 0x%x\n", ioread32(hcr_base + HSTATUS));
 859                 DPRINTK("HControl = 0x%x\n", ioread32(hcr_base + HCONTROL));
 860                 DPRINTK("Serror = 0x%x\n", Serror);
 861                 goto err;
 862         }
 863
 864         msleep(1);
 865
 866         /*
 867          * SATA device enters reset state after receving a Control register
 868          * FIS with SRST bit asserted and it awaits another H2D Control reg.
 869          * FIS with SRST bit cleared, then the device does internal diags &
 870          * initialization, followed by indicating it's initialization status
 871          * using ATA signature D2H register FIS to the host controller.
 872          */
 873
 874         sata_fsl_setup_cmd_hdr_entry(pp, 0, CMD_DESC_SNOOP_ENABLE, 0, 0, 5);
 875
 876         tf.ctl &= ~ATA_SRST;    /* 2nd H2D Ctl. register FIS */
 877         ata_tf_to_fis(&tf, 0, 0, cfis);
 878
 879         iowrite32(1, CQ + hcr_base);
 880         msleep(150);            /* ?? */
 881
 882         /*
 883          * The above command would have signalled an interrupt on command
 884          * complete, which needs special handling, by clearing the Nth
 885          * command bit of the CCreg
 886          */
 887         iowrite32(0x01, CC + hcr_base); /* We know it will be cmd#0 always */
 888
 889         DPRINTK("SATA FSL : Now checking device signature\n");
 890
 891         *class = ATA_DEV_NONE;
 892
 893         /* Verify if SStatus indicates device presence */
 894         if (ata_link_online(link)) {
 895                 /*
 896                  * if we are here, device presence has been detected,
 897                  * 1st D2H FIS would have been received, but sfis in
 898                  * command desc. is not updated, but signature register
 899                  * would have been updated
 900                  */
 901
 902                 *class = sata_fsl_dev_classify(ap);
 903
 904                 DPRINTK("class = %d\n", *class);
 905                 VPRINTK("ccreg = 0x%x\n", ioread32(hcr_base + CC));
 906                 VPRINTK("cereg = 0x%x\n", ioread32(hcr_base + CE));
 907         }
 908
 909         return 0;
 910
 911 err:
 912         return -EIO;
 913 }
 914
 915 static void sata_fsl_post_internal_cmd(struct ata_queued_cmd *qc)
 916 {
 917         if (qc->flags & ATA_QCFLAG_FAILED)
 918                 qc->err_mask |= AC_ERR_OTHER;
 919
 920         if (qc->err_mask) {
 921                 /* make DMA engine forget about the failed command */
 922
 923         }
 924 }
 925
 926 static void sata_fsl_error_intr(struct ata_port *ap)
 927 {
 928         struct ata_link *link = &ap->link;
 929         struct ata_eh_info *ehi = &link->eh_info;
 930         struct sata_fsl_host_priv *host_priv = ap->host->private_data;
 931         void __iomem *hcr_base = host_priv->hcr_base;
 932         u32 hstatus, dereg, cereg = 0, SError = 0;
 933         unsigned int err_mask = 0, action = 0;
 934         struct ata_queued_cmd *qc;
 935         int freeze = 0;
 936
 937         hstatus = ioread32(hcr_base + HSTATUS);
 938         cereg = ioread32(hcr_base + CE);
 939
 940         ata_ehi_clear_desc(ehi);
 941
 942         /*
 943          * Handle & Clear SError
 944          */
 945
 946         sata_fsl_scr_read(ap, SCR_ERROR, &SError);
 947         if (unlikely(SError & 0xFFFF0000)) {
 948                 sata_fsl_scr_write(ap, SCR_ERROR, SError);
 949                 err_mask |= AC_ERR_ATA_BUS;
 950         }
 951
 952         DPRINTK("error_intr,hStat=0x%x,CE=0x%x,DE =0x%x,SErr=0x%x\n",
 953                 hstatus, cereg, ioread32(hcr_base + DE), SError);
 954
 955         /* handle single device errors */
 956         if (cereg) {
 957                 /*
 958                  * clear the command error, also clears queue to the device
 959                  * in error, and we can (re)issue commands to this device.
 960                  * When a device is in error all commands queued into the
 961                  * host controller and at the device are considered aborted
 962                  * and the queue for that device is stopped. Now, after
 963                  * clearing the device error, we can issue commands to the
 964                  * device to interrogate it to find the source of the error.
 965                  */
 966                 dereg = ioread32(hcr_base + DE);
 967                 iowrite32(dereg, hcr_base + DE);
 968                 iowrite32(cereg, hcr_base + CE);
 969
 970                 DPRINTK("single device error, CE=0x%x, DE=0x%x\n",
 971                         ioread32(hcr_base + CE), ioread32(hcr_base + DE));
 972                 /*
 973                  * We should consider this as non fatal error, and TF must
 974                  * be updated as done below.
 975                  */
 976
 977                 err_mask |= AC_ERR_DEV;
 978         }
 979
 980         /* handle fatal errors */
 981         if (hstatus & FATAL_ERROR_DECODE) {
 982                 err_mask |= AC_ERR_ATA_BUS;
 983                 action |= ATA_EH_RESET;
 984                 /* how will fatal error interrupts be completed ?? */
 985                 freeze = 1;
 986         }
 987
 988         /* Handle PHYRDY change notification */
 989         if (hstatus & INT_ON_PHYRDY_CHG) {
 990                 DPRINTK("SATA FSL: PHYRDY change indication\n");
 991
 992                 /* Setup a soft-reset EH action */
 993                 ata_ehi_hotplugged(ehi);
 994                 freeze = 1;
 995         }
 996
 997         /* record error info */
 998         qc = ata_qc_from_tag(ap, link->active_tag);
 999
1000         if (qc) {
1001                 sata_fsl_cache_taskfile_from_d2h_fis(qc, qc->ap);
1002                 qc->err_mask |= err_mask;
1003         } else
1004                 ehi->err_mask |= err_mask;
1005
1006         ehi->action |= action;
1007         ehi->serror |= SError;
1008
1009         /* freeze or abort */
1010         if (freeze)
1011                 ata_port_freeze(ap);
1012         else
1013                 ata_port_abort(ap);
1014 }
1015
1016 static void sata_fsl_qc_complete(struct ata_queued_cmd *qc)
1017 {
1018         if (qc->flags & ATA_QCFLAG_RESULT_TF) {
1019                 DPRINTK("xx_qc_complete called\n");
1020                 sata_fsl_cache_taskfile_from_d2h_fis(qc, qc->ap);
1021         }
1022 }
1023
1024 static void sata_fsl_host_intr(struct ata_port *ap)
1025 {
1026         struct ata_link *link = &ap->link;
1027         struct sata_fsl_host_priv *host_priv = ap->host->private_data;
1028         void __iomem *hcr_base = host_priv->hcr_base;
1029         u32 hstatus, qc_active = 0;
1030         struct ata_queued_cmd *qc;
1031         u32 SError;
1032
1033         hstatus = ioread32(hcr_base + HSTATUS);
1034
1035         sata_fsl_scr_read(ap, SCR_ERROR, &SError);
1036
1037         if (unlikely(SError & 0xFFFF0000)) {
1038                 DPRINTK("serror @host_intr : 0x%x\n", SError);
1039                 sata_fsl_error_intr(ap);
1040
1041         }
1042
1043         if (unlikely(hstatus & INT_ON_ERROR)) {
1044                 DPRINTK("error interrupt!!\n");
1045                 sata_fsl_error_intr(ap);
1046                 return;
1047         }
1048
1049         if (link->sactive) {    /* only true for NCQ commands */
1050                 int i;
1051                 /* Read command completed register */
1052                 qc_active = ioread32(hcr_base + CC);
1053                 /* clear CC bit, this will also complete the interrupt */
1054                 iowrite32(qc_active, hcr_base + CC);
1055
1056                 DPRINTK("Status of all queues :\n");
1057                 DPRINTK("qc_active/CC = 0x%x, CA = 0x%x, CE=0x%x\n",
1058                         qc_active, ioread32(hcr_base + CA),
1059                         ioread32(hcr_base + CE));
1060
1061                 for (i = 0; i < SATA_FSL_QUEUE_DEPTH; i++) {
1062                         if (qc_active & (1 << i)) {
1063                                 qc = ata_qc_from_tag(ap, i);
1064                                 if (qc) {
1065                                         sata_fsl_qc_complete(qc);
1066                                         ata_qc_complete(qc);
1067                                 }
1068                                 DPRINTK
1069                                     ("completing ncq cmd,tag=%d,CC=0x%x,CA=0x%x\n",
1070                                      i, ioread32(hcr_base + CC),
1071                                      ioread32(hcr_base + CA));
1072                         }
1073                 }
1074                 return;
1075
1076         } else if (ap->qc_active) {
1077                 iowrite32(1, hcr_base + CC);
1078                 qc = ata_qc_from_tag(ap, link->active_tag);
1079
1080                 DPRINTK("completing non-ncq cmd, tag=%d,CC=0x%x\n",
1081                         link->active_tag, ioread32(hcr_base + CC));
1082
1083                 if (qc) {
1084                         sata_fsl_qc_complete(qc);
1085                         ata_qc_complete(qc);
1086                 }
1087         } else {
1088                 /* Spurious Interrupt!! */
1089                 DPRINTK("spurious interrupt!!, CC = 0x%x\n",
1090                         ioread32(hcr_base + CC));
1091                 return;
1092         }
1093 }
1094
1095 static irqreturn_t sata_fsl_interrupt(int irq, void *dev_instance)
1096 {
1097         struct ata_host *host = dev_instance;
1098         struct sata_fsl_host_priv *host_priv = host->private_data;
1099         void __iomem *hcr_base = host_priv->hcr_base;
1100         u32 interrupt_enables;
1101         unsigned handled = 0;
1102         struct ata_port *ap;
1103
1104         /* ack. any pending IRQs for this controller/port */
1105         interrupt_enables = ioread32(hcr_base + HSTATUS);
1106         interrupt_enables &= 0x3F;
1107
1108         DPRINTK("interrupt status 0x%x\n", interrupt_enables);
1109
1110         if (!interrupt_enables)
1111                 return IRQ_NONE;
1112
1113         spin_lock(&host->lock);
1114
1115         /* Assuming one port per host controller */
1116
1117         ap = host->ports[0];
1118         if (ap) {
1119                 sata_fsl_host_intr(ap);
1120         } else {
1121                 dev_printk(KERN_WARNING, host->dev,
1122                            "interrupt on disabled port 0\n");
1123         }
1124
1125         iowrite32(interrupt_enables, hcr_base + HSTATUS);
1126         handled = 1;
1127
1128         spin_unlock(&host->lock);
1129
1130         return IRQ_RETVAL(handled);
1131 }
1132
1133 /*
1134  * Multiple ports are represented by multiple SATA controllers with
1135  * one port per controller
1136  */
1137 static int sata_fsl_init_controller(struct ata_host *host)
1138 {
1139         struct sata_fsl_host_priv *host_priv = host->private_data;
1140         void __iomem *hcr_base = host_priv->hcr_base;
1141         u32 temp;
1142
1143         /*
1144          * NOTE : We cannot bring the controller online before setting
1145          * the CHBA, hence main controller initialization is done as
1146          * part of the port_start() callback
1147          */
1148
1149         /* ack. any pending IRQs for this controller/port */
1150         temp = ioread32(hcr_base + HSTATUS);
1151         if (temp & 0x3F)
1152                 iowrite32((temp & 0x3F), hcr_base + HSTATUS);
1153
1154         /* Keep interrupts disabled on the controller */
1155         temp = ioread32(hcr_base + HCONTROL);
1156         iowrite32((temp & ~0x3F), hcr_base + HCONTROL);
1157
1158         /* Disable interrupt coalescing control(icc), for the moment */
1159         DPRINTK("icc = 0x%x\n", ioread32(hcr_base + ICC));
1160         iowrite32(0x01000000, hcr_base + ICC);
1161
1162         /* clear error registers, SError is cleared by libATA  */
1163         iowrite32(0x00000FFFF, hcr_base + CE);
1164         iowrite32(0x00000FFFF, hcr_base + DE);
1165
1166         /* initially assuming no Port multiplier, set CQPMP to 0 */
1167         iowrite32(0x0, hcr_base + CQPMP);
1168
1169         /*
1170          * host controller will be brought on-line, during xx_port_start()
1171          * callback, that should also initiate the OOB, COMINIT sequence
1172          */
1173
1174         DPRINTK("HStatus = 0x%x\n", ioread32(hcr_base + HSTATUS));
1175         DPRINTK("HControl = 0x%x\n", ioread32(hcr_base + HCONTROL));
1176
1177         return 0;
1178 }
1179
1180 /*
1181  * scsi mid-layer and libata interface structures
1182  */
1183 static struct scsi_host_template sata_fsl_sht = {
1184         ATA_NCQ_SHT("sata_fsl"),
1185         .can_queue = SATA_FSL_QUEUE_DEPTH,
1186         .sg_tablesize = SATA_FSL_MAX_PRD_USABLE,
1187         .dma_boundary = ATA_DMA_BOUNDARY,
1188 };
1189
1190 static const struct ata_port_operations sata_fsl_ops = {
1191         .inherits = &sata_port_ops,
1192
1193         .check_status = sata_fsl_check_status,
1194         .check_altstatus = sata_fsl_check_status,
1195
1196         .tf_read = sata_fsl_tf_read,
1197
1198         .qc_prep = sata_fsl_qc_prep,
1199         .qc_issue = sata_fsl_qc_issue,
1200
1201         .scr_read = sata_fsl_scr_read,
1202         .scr_write = sata_fsl_scr_write,
1203
1204         .freeze = sata_fsl_freeze,
1205         .thaw = sata_fsl_thaw,
1206         .softreset = sata_fsl_softreset,
1207         .post_internal_cmd = sata_fsl_post_internal_cmd,
1208
1209         .port_start = sata_fsl_port_start,
1210         .port_stop = sata_fsl_port_stop,
1211 };
1212
1213 static const struct ata_port_info sata_fsl_port_info[] = {
1214         {
1215          .flags = SATA_FSL_HOST_FLAGS,
1216          .pio_mask = 0x1f,      /* pio 0-4 */
1217          .udma_mask = 0x7f,     /* udma 0-6 */
1218          .port_ops = &sata_fsl_ops,
1219          },
1220 };
1221
1222 static int sata_fsl_probe(struct of_device *ofdev,
1223                         const struct of_device_id *match)
1224 {
1225         int retval = 0;
1226         void __iomem *hcr_base = NULL;
1227         void __iomem *ssr_base = NULL;
1228         void __iomem *csr_base = NULL;
1229         struct sata_fsl_host_priv *host_priv = NULL;
1230         int irq;
1231         struct ata_host *host;
1232
1233         struct ata_port_info pi = sata_fsl_port_info[0];
1234         const struct ata_port_info *ppi[] = { &pi, NULL };
1235
1236         dev_printk(KERN_INFO, &ofdev->dev,
1237                    "Sata FSL Platform/CSB Driver init\n");
1238
1239         hcr_base = of_iomap(ofdev->node, 0);
1240         if (!hcr_base)
1241                 goto error_exit_with_cleanup;
1242
1243         ssr_base = hcr_base + 0x100;
1244         csr_base = hcr_base + 0x140;
1245
1246         DPRINTK("@reset i/o = 0x%x\n", ioread32(csr_base + TRANSCFG));
1247         DPRINTK("sizeof(cmd_desc) = %d\n", sizeof(struct command_desc));
1248         DPRINTK("sizeof(#define cmd_desc) = %d\n", SATA_FSL_CMD_DESC_SIZE);
1249
1250         host_priv = kzalloc(sizeof(struct sata_fsl_host_priv), GFP_KERNEL);
1251         if (!host_priv)
1252                 goto error_exit_with_cleanup;
1253
1254         host_priv->hcr_base = hcr_base;
1255         host_priv->ssr_base = ssr_base;
1256         host_priv->csr_base = csr_base;
1257
1258         irq = irq_of_parse_and_map(ofdev->node, 0);
1259         if (irq < 0) {
1260                 dev_printk(KERN_ERR, &ofdev->dev, "invalid irq from platform\n");
1261                 goto error_exit_with_cleanup;
1262         }
1263         host_priv->irq = irq;
1264
1265         /* allocate host structure */
1266         host = ata_host_alloc_pinfo(&ofdev->dev, ppi, SATA_FSL_MAX_PORTS);
1267
1268         /* host->iomap is not used currently */
1269         host->private_data = host_priv;
1270
1271         /* setup port(s) */
1272
1273         host->ports[0]->ioaddr.cmd_addr = host_priv->hcr_base;
1274         host->ports[0]->ioaddr.scr_addr = host_priv->ssr_base;
1275
1276         /* initialize host controller */
1277         sata_fsl_init_controller(host);
1278
1279         /*
1280          * Now, register with libATA core, this will also initiate the
1281          * device discovery process, invoking our port_start() handler &
1282          * error_handler() to execute a dummy Softreset EH session
1283          */
1284         ata_host_activate(host, irq, sata_fsl_interrupt, SATA_FSL_IRQ_FLAG,
1285                           &sata_fsl_sht);
1286
1287         dev_set_drvdata(&ofdev->dev, host);
1288
1289         return 0;
1290
1291 error_exit_with_cleanup:
1292
1293         if (hcr_base)
1294                 iounmap(hcr_base);
1295         if (host_priv)
1296                 kfree(host_priv);
1297
1298         return retval;
1299 }
1300
1301 static int sata_fsl_remove(struct of_device *ofdev)
1302 {
1303         struct ata_host *host = dev_get_drvdata(&ofdev->dev);
1304         struct sata_fsl_host_priv *host_priv = host->private_data;
1305
1306         ata_host_detach(host);
1307
1308         dev_set_drvdata(&ofdev->dev, NULL);
1309
1310         irq_dispose_mapping(host_priv->irq);
1311         iounmap(host_priv->hcr_base);
1312         kfree(host_priv);
1313
1314         return 0;
1315 }
1316
1317 static struct of_device_id fsl_sata_match[] = {
1318         {
1319                 .compatible = "fsl,pq-sata",
1320         },
1321         {},
1322 };
1323
1324 MODULE_DEVICE_TABLE(of, fsl_sata_match);
1325
1326 static struct of_platform_driver fsl_sata_driver = {
1327         .name           = "fsl-sata",
1328         .match_table    = fsl_sata_match,
1329         .probe          = sata_fsl_probe,
1330         .remove         = sata_fsl_remove,
1331 };
1332
1333 static int __init sata_fsl_init(void)
1334 {
1335         of_register_platform_driver(&fsl_sata_driver);
1336         return 0;
1337 }
1338
1339 static void __exit sata_fsl_exit(void)
1340 {
1341         of_unregister_platform_driver(&fsl_sata_driver);
1342 }
1343
1344 MODULE_LICENSE("GPL");
1345 MODULE_AUTHOR("Ashish Kalra, Freescale Semiconductor");
1346 MODULE_DESCRIPTION("Freescale 3.0Gbps SATA controller low level driver");
1347 MODULE_VERSION("1.10");
1348
1349 module_init(sata_fsl_init);
1350 module_exit(sata_fsl_exit);