git.oblomov.eu Git - linux-2.6/blob - drivers/ide/ppc/pmac.c

   1 /*
   2  * Support for IDE interfaces on PowerMacs.
   3  *
   4  * These IDE interfaces are memory-mapped and have a DBDMA channel
   5  * for doing DMA.
   6  *
   7  *  Copyright (C) 1998-2003 Paul Mackerras & Ben. Herrenschmidt
   8  *  Copyright (C) 2007-2008 Bartlomiej Zolnierkiewicz
   9  *
  10  *  This program is free software; you can redistribute it and/or
  11  *  modify it under the terms of the GNU General Public License
  12  *  as published by the Free Software Foundation; either version
  13  *  2 of the License, or (at your option) any later version.
  14  *
  15  * Some code taken from drivers/ide/ide-dma.c:
  16  *
  17  *  Copyright (c) 1995-1998  Mark Lord
  18  *
  19  * TODO: - Use pre-calculated (kauai) timing tables all the time and
  20  * get rid of the "rounded" tables used previously, so we have the
  21  * same table format for all controllers and can then just have one
  22  * big table
  23  *
  24  */
  25 #include <linux/types.h>
  26 #include <linux/kernel.h>
  27 #include <linux/init.h>
  28 #include <linux/delay.h>
  29 #include <linux/ide.h>
  30 #include <linux/notifier.h>
  31 #include <linux/reboot.h>
  32 #include <linux/pci.h>
  33 #include <linux/adb.h>
  34 #include <linux/pmu.h>
  35 #include <linux/scatterlist.h>
  36
  37 #include <asm/prom.h>
  38 #include <asm/io.h>
  39 #include <asm/dbdma.h>
  40 #include <asm/ide.h>
  41 #include <asm/pci-bridge.h>
  42 #include <asm/machdep.h>
  43 #include <asm/pmac_feature.h>
  44 #include <asm/sections.h>
  45 #include <asm/irq.h>
  46
  47 #ifndef CONFIG_PPC64
  48 #include <asm/mediabay.h>
  49 #endif
  50
  51 #define DRV_NAME "ide-pmac"
  52
  53 #undef IDE_PMAC_DEBUG
  54
  55 #define DMA_WAIT_TIMEOUT        50
  56
  57 typedef struct pmac_ide_hwif {
  58         unsigned long                   regbase;
  59         int                             irq;
  60         int                             kind;
  61         int                             aapl_bus_id;
  62         unsigned                        mediabay : 1;
  63         unsigned                        broken_dma : 1;
  64         unsigned                        broken_dma_warn : 1;
  65         struct device_node*             node;
  66         struct macio_dev                *mdev;
  67         u32                             timings[4];
  68         volatile u32 __iomem *          *kauai_fcr;
  69 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
  70         /* Those fields are duplicating what is in hwif. We currently
  71          * can't use the hwif ones because of some assumptions that are
  72          * beeing done by the generic code about the kind of dma controller
  73          * and format of the dma table. This will have to be fixed though.
  74          */
  75         volatile struct dbdma_regs __iomem *    dma_regs;
  76         struct dbdma_cmd*               dma_table_cpu;
  77 #endif
  78
  79 } pmac_ide_hwif_t;
  80
  81 enum {
  82         controller_ohare,       /* OHare based */
  83         controller_heathrow,    /* Heathrow/Paddington */
  84         controller_kl_ata3,     /* KeyLargo ATA-3 */
  85         controller_kl_ata4,     /* KeyLargo ATA-4 */
  86         controller_un_ata6,     /* UniNorth2 ATA-6 */
  87         controller_k2_ata6,     /* K2 ATA-6 */
  88         controller_sh_ata6,     /* Shasta ATA-6 */
  89 };
  90
  91 static const char* model_name[] = {
  92         "OHare ATA",            /* OHare based */
  93         "Heathrow ATA",         /* Heathrow/Paddington */
  94         "KeyLargo ATA-3",       /* KeyLargo ATA-3 (MDMA only) */
  95         "KeyLargo ATA-4",       /* KeyLargo ATA-4 (UDMA/66) */
  96         "UniNorth ATA-6",       /* UniNorth2 ATA-6 (UDMA/100) */
  97         "K2 ATA-6",             /* K2 ATA-6 (UDMA/100) */
  98         "Shasta ATA-6",         /* Shasta ATA-6 (UDMA/133) */
  99 };
 100
 101 /*
 102  * Extra registers, both 32-bit little-endian
 103  */
 104 #define IDE_TIMING_CONFIG       0x200
 105 #define IDE_INTERRUPT           0x300
 106
 107 /* Kauai (U2) ATA has different register setup */
 108 #define IDE_KAUAI_PIO_CONFIG    0x200
 109 #define IDE_KAUAI_ULTRA_CONFIG  0x210
 110 #define IDE_KAUAI_POLL_CONFIG   0x220
 111
 112 /*
 113  * Timing configuration register definitions
 114  */
 115
 116 /* Number of IDE_SYSCLK_NS ticks, argument is in nanoseconds */
 117 #define SYSCLK_TICKS(t)         (((t) + IDE_SYSCLK_NS - 1) / IDE_SYSCLK_NS)
 118 #define SYSCLK_TICKS_66(t)      (((t) + IDE_SYSCLK_66_NS - 1) / IDE_SYSCLK_66_NS)
 119 #define IDE_SYSCLK_NS           30      /* 33Mhz cell */
 120 #define IDE_SYSCLK_66_NS        15      /* 66Mhz cell */
 121
 122 /* 133Mhz cell, found in shasta.
 123  * See comments about 100 Mhz Uninorth 2...
 124  * Note that PIO_MASK and MDMA_MASK seem to overlap
 125  */
 126 #define TR_133_PIOREG_PIO_MASK          0xff000fff
 127 #define TR_133_PIOREG_MDMA_MASK         0x00fff800
 128 #define TR_133_UDMAREG_UDMA_MASK        0x0003ffff
 129 #define TR_133_UDMAREG_UDMA_EN          0x00000001
 130
 131 /* 100Mhz cell, found in Uninorth 2. I don't have much infos about
 132  * this one yet, it appears as a pci device (106b/0033) on uninorth
 133  * internal PCI bus and it's clock is controlled like gem or fw. It
 134  * appears to be an evolution of keylargo ATA4 with a timing register
 135  * extended to 2 32bits registers and a similar DBDMA channel. Other
 136  * registers seem to exist but I can't tell much about them.
 137  *
 138  * So far, I'm using pre-calculated tables for this extracted from
 139  * the values used by the MacOS X driver.
 140  *
 141  * The "PIO" register controls PIO and MDMA timings, the "ULTRA"
 142  * register controls the UDMA timings. At least, it seems bit 0
 143  * of this one enables UDMA vs. MDMA, and bits 4..7 are the
 144  * cycle time in units of 10ns. Bits 8..15 are used by I don't
 145  * know their meaning yet
 146  */
 147 #define TR_100_PIOREG_PIO_MASK          0xff000fff
 148 #define TR_100_PIOREG_MDMA_MASK         0x00fff000
 149 #define TR_100_UDMAREG_UDMA_MASK        0x0000ffff
 150 #define TR_100_UDMAREG_UDMA_EN          0x00000001
 151
 152
 153 /* 66Mhz cell, found in KeyLargo. Can do ultra mode 0 to 2 on
 154  * 40 connector cable and to 4 on 80 connector one.
 155  * Clock unit is 15ns (66Mhz)
 156  *
 157  * 3 Values can be programmed:
 158  *  - Write data setup, which appears to match the cycle time. They
 159  *    also call it DIOW setup.
 160  *  - Ready to pause time (from spec)
 161  *  - Address setup. That one is weird. I don't see where exactly
 162  *    it fits in UDMA cycles, I got it's name from an obscure piece
 163  *    of commented out code in Darwin. They leave it to 0, we do as
 164  *    well, despite a comment that would lead to think it has a
 165  *    min value of 45ns.
 166  * Apple also add 60ns to the write data setup (or cycle time ?) on
 167  * reads.
 168  */
 169 #define TR_66_UDMA_MASK                 0xfff00000
 170 #define TR_66_UDMA_EN                   0x00100000 /* Enable Ultra mode for DMA */
 171 #define TR_66_UDMA_ADDRSETUP_MASK       0xe0000000 /* Address setup */
 172 #define TR_66_UDMA_ADDRSETUP_SHIFT      29
 173 #define TR_66_UDMA_RDY2PAUS_MASK        0x1e000000 /* Ready 2 pause time */
 174 #define TR_66_UDMA_RDY2PAUS_SHIFT       25
 175 #define TR_66_UDMA_WRDATASETUP_MASK     0x01e00000 /* Write data setup time */
 176 #define TR_66_UDMA_WRDATASETUP_SHIFT    21
 177 #define TR_66_MDMA_MASK                 0x000ffc00
 178 #define TR_66_MDMA_RECOVERY_MASK        0x000f8000
 179 #define TR_66_MDMA_RECOVERY_SHIFT       15
 180 #define TR_66_MDMA_ACCESS_MASK          0x00007c00
 181 #define TR_66_MDMA_ACCESS_SHIFT         10
 182 #define TR_66_PIO_MASK                  0x000003ff
 183 #define TR_66_PIO_RECOVERY_MASK         0x000003e0
 184 #define TR_66_PIO_RECOVERY_SHIFT        5
 185 #define TR_66_PIO_ACCESS_MASK           0x0000001f
 186 #define TR_66_PIO_ACCESS_SHIFT          0
 187
 188 /* 33Mhz cell, found in OHare, Heathrow (& Paddington) and KeyLargo
 189  * Can do pio & mdma modes, clock unit is 30ns (33Mhz)
 190  *
 191  * The access time and recovery time can be programmed. Some older
 192  * Darwin code base limit OHare to 150ns cycle time. I decided to do
 193  * the same here fore safety against broken old hardware ;)
 194  * The HalfTick bit, when set, adds half a clock (15ns) to the access
 195  * time and removes one from recovery. It's not supported on KeyLargo
 196  * implementation afaik. The E bit appears to be set for PIO mode 0 and
 197  * is used to reach long timings used in this mode.
 198  */
 199 #define TR_33_MDMA_MASK                 0x003ff800
 200 #define TR_33_MDMA_RECOVERY_MASK        0x001f0000
 201 #define TR_33_MDMA_RECOVERY_SHIFT       16
 202 #define TR_33_MDMA_ACCESS_MASK          0x0000f800
 203 #define TR_33_MDMA_ACCESS_SHIFT         11
 204 #define TR_33_MDMA_HALFTICK             0x00200000
 205 #define TR_33_PIO_MASK                  0x000007ff
 206 #define TR_33_PIO_E                     0x00000400
 207 #define TR_33_PIO_RECOVERY_MASK         0x000003e0
 208 #define TR_33_PIO_RECOVERY_SHIFT        5
 209 #define TR_33_PIO_ACCESS_MASK           0x0000001f
 210 #define TR_33_PIO_ACCESS_SHIFT          0
 211
 212 /*
 213  * Interrupt register definitions
 214  */
 215 #define IDE_INTR_DMA                    0x80000000
 216 #define IDE_INTR_DEVICE                 0x40000000
 217
 218 /*
 219  * FCR Register on Kauai. Not sure what bit 0x4 is  ...
 220  */
 221 #define KAUAI_FCR_UATA_MAGIC            0x00000004
 222 #define KAUAI_FCR_UATA_RESET_N          0x00000002
 223 #define KAUAI_FCR_UATA_ENABLE           0x00000001
 224
 225 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 226
 227 /* Rounded Multiword DMA timings
 228  *
 229  * I gave up finding a generic formula for all controller
 230  * types and instead, built tables based on timing values
 231  * used by Apple in Darwin's implementation.
 232  */
 233 struct mdma_timings_t {
 234         int     accessTime;
 235         int     recoveryTime;
 236         int     cycleTime;
 237 };
 238
 239 struct mdma_timings_t mdma_timings_33[] =
 240 {
 241     { 240, 240, 480 },
 242     { 180, 180, 360 },
 243     { 135, 135, 270 },
 244     { 120, 120, 240 },
 245     { 105, 105, 210 },
 246     {  90,  90, 180 },
 247     {  75,  75, 150 },
 248     {  75,  45, 120 },
 249     {   0,   0,   0 }
 250 };
 251
 252 struct mdma_timings_t mdma_timings_33k[] =
 253 {
 254     { 240, 240, 480 },
 255     { 180, 180, 360 },
 256     { 150, 150, 300 },
 257     { 120, 120, 240 },
 258     {  90, 120, 210 },
 259     {  90,  90, 180 },
 260     {  90,  60, 150 },
 261     {  90,  30, 120 },
 262     {   0,   0,   0 }
 263 };
 264
 265 struct mdma_timings_t mdma_timings_66[] =
 266 {
 267     { 240, 240, 480 },
 268     { 180, 180, 360 },
 269     { 135, 135, 270 },
 270     { 120, 120, 240 },
 271     { 105, 105, 210 },
 272     {  90,  90, 180 },
 273     {  90,  75, 165 },
 274     {  75,  45, 120 },
 275     {   0,   0,   0 }
 276 };
 277
 278 /* KeyLargo ATA-4 Ultra DMA timings (rounded) */
 279 struct {
 280         int     addrSetup; /* ??? */
 281         int     rdy2pause;
 282         int     wrDataSetup;
 283 } kl66_udma_timings[] =
 284 {
 285     {   0, 180,  120 }, /* Mode 0 */
 286     {   0, 150,  90 },  /*      1 */
 287     {   0, 120,  60 },  /*      2 */
 288     {   0, 90,   45 },  /*      3 */
 289     {   0, 90,   30 }   /*      4 */
 290 };
 291
 292 /* UniNorth 2 ATA/100 timings */
 293 struct kauai_timing {
 294         int     cycle_time;
 295         u32     timing_reg;
 296 };
 297
 298 static struct kauai_timing      kauai_pio_timings[] =
 299 {
 300         { 930   , 0x08000fff },
 301         { 600   , 0x08000a92 },
 302         { 383   , 0x0800060f },
 303         { 360   , 0x08000492 },
 304         { 330   , 0x0800048f },
 305         { 300   , 0x080003cf },
 306         { 270   , 0x080003cc },
 307         { 240   , 0x0800038b },
 308         { 239   , 0x0800030c },
 309         { 180   , 0x05000249 },
 310         { 120   , 0x04000148 },
 311         { 0     , 0 },
 312 };
 313
 314 static struct kauai_timing      kauai_mdma_timings[] =
 315 {
 316         { 1260  , 0x00fff000 },
 317         { 480   , 0x00618000 },
 318         { 360   , 0x00492000 },
 319         { 270   , 0x0038e000 },
 320         { 240   , 0x0030c000 },
 321         { 210   , 0x002cb000 },
 322         { 180   , 0x00249000 },
 323         { 150   , 0x00209000 },
 324         { 120   , 0x00148000 },
 325         { 0     , 0 },
 326 };
 327
 328 static struct kauai_timing      kauai_udma_timings[] =
 329 {
 330         { 120   , 0x000070c0 },
 331         { 90    , 0x00005d80 },
 332         { 60    , 0x00004a60 },
 333         { 45    , 0x00003a50 },
 334         { 30    , 0x00002a30 },
 335         { 20    , 0x00002921 },
 336         { 0     , 0 },
 337 };
 338
 339 static struct kauai_timing      shasta_pio_timings[] =
 340 {
 341         { 930   , 0x08000fff },
 342         { 600   , 0x0A000c97 },
 343         { 383   , 0x07000712 },
 344         { 360   , 0x040003cd },
 345         { 330   , 0x040003cd },
 346         { 300   , 0x040003cd },
 347         { 270   , 0x040003cd },
 348         { 240   , 0x040003cd },
 349         { 239   , 0x040003cd },
 350         { 180   , 0x0400028b },
 351         { 120   , 0x0400010a },
 352         { 0     , 0 },
 353 };
 354
 355 static struct kauai_timing      shasta_mdma_timings[] =
 356 {
 357         { 1260  , 0x00fff000 },
 358         { 480   , 0x00820800 },
 359         { 360   , 0x00820800 },
 360         { 270   , 0x00820800 },
 361         { 240   , 0x00820800 },
 362         { 210   , 0x00820800 },
 363         { 180   , 0x00820800 },
 364         { 150   , 0x0028b000 },
 365         { 120   , 0x001ca000 },
 366         { 0     , 0 },
 367 };
 368
 369 static struct kauai_timing      shasta_udma133_timings[] =
 370 {
 371         { 120   , 0x00035901, },
 372         { 90    , 0x000348b1, },
 373         { 60    , 0x00033881, },
 374         { 45    , 0x00033861, },
 375         { 30    , 0x00033841, },
 376         { 20    , 0x00033031, },
 377         { 15    , 0x00033021, },
 378         { 0     , 0 },
 379 };
 380
 381
 382 static inline u32
 383 kauai_lookup_timing(struct kauai_timing* table, int cycle_time)
 384 {
 385         int i;
 386
 387         for (i=0; table[i].cycle_time; i++)
 388                 if (cycle_time > table[i+1].cycle_time)
 389                         return table[i].timing_reg;
 390         BUG();
 391         return 0;
 392 }
 393
 394 /* allow up to 256 DBDMA commands per xfer */
 395 #define MAX_DCMDS               256
 396
 397 /*
 398  * Wait 1s for disk to answer on IDE bus after a hard reset
 399  * of the device (via GPIO/FCR).
 400  *
 401  * Some devices seem to "pollute" the bus even after dropping
 402  * the BSY bit (typically some combo drives slave on the UDMA
 403  * bus) after a hard reset. Since we hard reset all drives on
 404  * KeyLargo ATA66, we have to keep that delay around. I may end
 405  * up not hard resetting anymore on these and keep the delay only
 406  * for older interfaces instead (we have to reset when coming
 407  * from MacOS...) --BenH.
 408  */
 409 #define IDE_WAKEUP_DELAY        (1*HZ)
 410
 411 static int pmac_ide_init_dma(ide_hwif_t *, const struct ide_port_info *);
 412 static int pmac_ide_build_dmatable(ide_drive_t *drive, struct request *rq);
 413 static void pmac_ide_selectproc(ide_drive_t *drive);
 414 static void pmac_ide_kauai_selectproc(ide_drive_t *drive);
 415
 416 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
 417
 418 #define PMAC_IDE_REG(x) \
 419         ((void __iomem *)((drive)->hwif->io_ports.data_addr + (x)))
 420
 421 /*
 422  * Apply the timings of the proper unit (master/slave) to the shared
 423  * timing register when selecting that unit. This version is for
 424  * ASICs with a single timing register
 425  */
 426 static void
 427 pmac_ide_selectproc(ide_drive_t *drive)
 428 {
 429         ide_hwif_t *hwif = drive->hwif;
 430         pmac_ide_hwif_t *pmif =
 431                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 432
 433         if (pmif == NULL)
 434                 return;
 435
 436         if (drive->select.b.unit & 0x01)
 437                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 438         else
 439                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_TIMING_CONFIG));
 440         (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
 441 }
 442
 443 /*
 444  * Apply the timings of the proper unit (master/slave) to the shared
 445  * timing register when selecting that unit. This version is for
 446  * ASICs with a dual timing register (Kauai)
 447  */
 448 static void
 449 pmac_ide_kauai_selectproc(ide_drive_t *drive)
 450 {
 451         ide_hwif_t *hwif = drive->hwif;
 452         pmac_ide_hwif_t *pmif =
 453                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 454
 455         if (pmif == NULL)
 456                 return;
 457
 458         if (drive->select.b.unit & 0x01) {
 459                 writel(pmif->timings[1], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 460                 writel(pmif->timings[3], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 461         } else {
 462                 writel(pmif->timings[0], PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 463                 writel(pmif->timings[2], PMAC_IDE_REG(IDE_KAUAI_ULTRA_CONFIG));
 464         }
 465         (void)readl(PMAC_IDE_REG(IDE_KAUAI_PIO_CONFIG));
 466 }
 467
 468 /*
 469  * Force an update of controller timing values for a given drive
 470  */
 471 static void
 472 pmac_ide_do_update_timings(ide_drive_t *drive)
 473 {
 474         ide_hwif_t *hwif = drive->hwif;
 475         pmac_ide_hwif_t *pmif =
 476                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 477
 478         if (pmif == NULL)
 479                 return;
 480
 481         if (pmif->kind == controller_sh_ata6 ||
 482             pmif->kind == controller_un_ata6 ||
 483             pmif->kind == controller_k2_ata6)
 484                 pmac_ide_kauai_selectproc(drive);
 485         else
 486                 pmac_ide_selectproc(drive);
 487 }
 488
 489 static void pmac_exec_command(ide_hwif_t *hwif, u8 cmd)
 490 {
 491         writeb(cmd, (void __iomem *)hwif->io_ports.command_addr);
 492         (void)readl((void __iomem *)(hwif->io_ports.data_addr
 493                                      + IDE_TIMING_CONFIG));
 494 }
 495
 496 static void pmac_set_irq(ide_hwif_t *hwif, int on)
 497 {
 498         u8 ctl = ATA_DEVCTL_OBS;
 499
 500         if (on == 4) { /* hack for SRST */
 501                 ctl |= 4;
 502                 on &= ~4;
 503         }
 504
 505         ctl |= on ? 0 : 2;
 506
 507         writeb(ctl, (void __iomem *)hwif->io_ports.ctl_addr);
 508         (void)readl((void __iomem *)(hwif->io_ports.data_addr
 509                                      + IDE_TIMING_CONFIG));
 510 }
 511
 512 /*
 513  * Old tuning functions (called on hdparm -p), sets up drive PIO timings
 514  */
 515 static void
 516 pmac_ide_set_pio_mode(ide_drive_t *drive, const u8 pio)
 517 {
 518         ide_hwif_t *hwif = drive->hwif;
 519         pmac_ide_hwif_t *pmif =
 520                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 521         struct ide_timing *tim = ide_timing_find_mode(XFER_PIO_0 + pio);
 522         u32 *timings, t;
 523         unsigned accessTicks, recTicks;
 524         unsigned accessTime, recTime;
 525         unsigned int cycle_time;
 526
 527         if (pmif == NULL)
 528                 return;
 529
 530         /* which drive is it ? */
 531         timings = &pmif->timings[drive->select.b.unit & 0x01];
 532         t = *timings;
 533
 534         cycle_time = ide_pio_cycle_time(drive, pio);
 535
 536         switch (pmif->kind) {
 537         case controller_sh_ata6: {
 538                 /* 133Mhz cell */
 539                 u32 tr = kauai_lookup_timing(shasta_pio_timings, cycle_time);
 540                 t = (t & ~TR_133_PIOREG_PIO_MASK) | tr;
 541                 break;
 542                 }
 543         case controller_un_ata6:
 544         case controller_k2_ata6: {
 545                 /* 100Mhz cell */
 546                 u32 tr = kauai_lookup_timing(kauai_pio_timings, cycle_time);
 547                 t = (t & ~TR_100_PIOREG_PIO_MASK) | tr;
 548                 break;
 549                 }
 550         case controller_kl_ata4:
 551                 /* 66Mhz cell */
 552                 recTime = cycle_time - tim->active - tim->setup;
 553                 recTime = max(recTime, 150U);
 554                 accessTime = tim->active;
 555                 accessTime = max(accessTime, 150U);
 556                 accessTicks = SYSCLK_TICKS_66(accessTime);
 557                 accessTicks = min(accessTicks, 0x1fU);
 558                 recTicks = SYSCLK_TICKS_66(recTime);
 559                 recTicks = min(recTicks, 0x1fU);
 560                 t = (t & ~TR_66_PIO_MASK) |
 561                         (accessTicks << TR_66_PIO_ACCESS_SHIFT) |
 562                         (recTicks << TR_66_PIO_RECOVERY_SHIFT);
 563                 break;
 564         default: {
 565                 /* 33Mhz cell */
 566                 int ebit = 0;
 567                 recTime = cycle_time - tim->active - tim->setup;
 568                 recTime = max(recTime, 150U);
 569                 accessTime = tim->active;
 570                 accessTime = max(accessTime, 150U);
 571                 accessTicks = SYSCLK_TICKS(accessTime);
 572                 accessTicks = min(accessTicks, 0x1fU);
 573                 accessTicks = max(accessTicks, 4U);
 574                 recTicks = SYSCLK_TICKS(recTime);
 575                 recTicks = min(recTicks, 0x1fU);
 576                 recTicks = max(recTicks, 5U) - 4;
 577                 if (recTicks > 9) {
 578                         recTicks--; /* guess, but it's only for PIO0, so... */
 579                         ebit = 1;
 580                 }
 581                 t = (t & ~TR_33_PIO_MASK) |
 582                                 (accessTicks << TR_33_PIO_ACCESS_SHIFT) |
 583                                 (recTicks << TR_33_PIO_RECOVERY_SHIFT);
 584                 if (ebit)
 585                         t |= TR_33_PIO_E;
 586                 break;
 587                 }
 588         }
 589
 590 #ifdef IDE_PMAC_DEBUG
 591         printk(KERN_ERR "%s: Set PIO timing for mode %d, reg: 0x%08x\n",
 592                 drive->name, pio,  *timings);
 593 #endif
 594
 595         *timings = t;
 596         pmac_ide_do_update_timings(drive);
 597 }
 598
 599 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 600
 601 /*
 602  * Calculate KeyLargo ATA/66 UDMA timings
 603  */
 604 static int
 605 set_timings_udma_ata4(u32 *timings, u8 speed)
 606 {
 607         unsigned rdyToPauseTicks, wrDataSetupTicks, addrTicks;
 608
 609         if (speed > XFER_UDMA_4)
 610                 return 1;
 611
 612         rdyToPauseTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].rdy2pause);
 613         wrDataSetupTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].wrDataSetup);
 614         addrTicks = SYSCLK_TICKS_66(kl66_udma_timings[speed & 0xf].addrSetup);
 615
 616         *timings = ((*timings) & ~(TR_66_UDMA_MASK | TR_66_MDMA_MASK)) |
 617                         (wrDataSetupTicks << TR_66_UDMA_WRDATASETUP_SHIFT) |
 618                         (rdyToPauseTicks << TR_66_UDMA_RDY2PAUS_SHIFT) |
 619                         (addrTicks <<TR_66_UDMA_ADDRSETUP_SHIFT) |
 620                         TR_66_UDMA_EN;
 621 #ifdef IDE_PMAC_DEBUG
 622         printk(KERN_ERR "ide_pmac: Set UDMA timing for mode %d, reg: 0x%08x\n",
 623                 speed & 0xf,  *timings);
 624 #endif
 625
 626         return 0;
 627 }
 628
 629 /*
 630  * Calculate Kauai ATA/100 UDMA timings
 631  */
 632 static int
 633 set_timings_udma_ata6(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 634 {
 635         struct ide_timing *t = ide_timing_find_mode(speed);
 636         u32 tr;
 637
 638         if (speed > XFER_UDMA_5 || t == NULL)
 639                 return 1;
 640         tr = kauai_lookup_timing(kauai_udma_timings, (int)t->udma);
 641         *ultra_timings = ((*ultra_timings) & ~TR_100_UDMAREG_UDMA_MASK) | tr;
 642         *ultra_timings = (*ultra_timings) | TR_100_UDMAREG_UDMA_EN;
 643
 644         return 0;
 645 }
 646
 647 /*
 648  * Calculate Shasta ATA/133 UDMA timings
 649  */
 650 static int
 651 set_timings_udma_shasta(u32 *pio_timings, u32 *ultra_timings, u8 speed)
 652 {
 653         struct ide_timing *t = ide_timing_find_mode(speed);
 654         u32 tr;
 655
 656         if (speed > XFER_UDMA_6 || t == NULL)
 657                 return 1;
 658         tr = kauai_lookup_timing(shasta_udma133_timings, (int)t->udma);
 659         *ultra_timings = ((*ultra_timings) & ~TR_133_UDMAREG_UDMA_MASK) | tr;
 660         *ultra_timings = (*ultra_timings) | TR_133_UDMAREG_UDMA_EN;
 661
 662         return 0;
 663 }
 664
 665 /*
 666  * Calculate MDMA timings for all cells
 667  */
 668 static void
 669 set_timings_mdma(ide_drive_t *drive, int intf_type, u32 *timings, u32 *timings2,
 670                         u8 speed)
 671 {
 672         int cycleTime, accessTime = 0, recTime = 0;
 673         unsigned accessTicks, recTicks;
 674         struct hd_driveid *id = drive->id;
 675         struct mdma_timings_t* tm = NULL;
 676         int i;
 677
 678         /* Get default cycle time for mode */
 679         switch(speed & 0xf) {
 680                 case 0: cycleTime = 480; break;
 681                 case 1: cycleTime = 150; break;
 682                 case 2: cycleTime = 120; break;
 683                 default:
 684                         BUG();
 685                         break;
 686         }
 687
 688         /* Check if drive provides explicit DMA cycle time */
 689         if ((id->field_valid & 2) && id->eide_dma_time)
 690                 cycleTime = max_t(int, id->eide_dma_time, cycleTime);
 691
 692         /* OHare limits according to some old Apple sources */
 693         if ((intf_type == controller_ohare) && (cycleTime < 150))
 694                 cycleTime = 150;
 695         /* Get the proper timing array for this controller */
 696         switch(intf_type) {
 697                 case controller_sh_ata6:
 698                 case controller_un_ata6:
 699                 case controller_k2_ata6:
 700                         break;
 701                 case controller_kl_ata4:
 702                         tm = mdma_timings_66;
 703                         break;
 704                 case controller_kl_ata3:
 705                         tm = mdma_timings_33k;
 706                         break;
 707                 default:
 708                         tm = mdma_timings_33;
 709                         break;
 710         }
 711         if (tm != NULL) {
 712                 /* Lookup matching access & recovery times */
 713                 i = -1;
 714                 for (;;) {
 715                         if (tm[i+1].cycleTime < cycleTime)
 716                                 break;
 717                         i++;
 718                 }
 719                 cycleTime = tm[i].cycleTime;
 720                 accessTime = tm[i].accessTime;
 721                 recTime = tm[i].recoveryTime;
 722
 723 #ifdef IDE_PMAC_DEBUG
 724                 printk(KERN_ERR "%s: MDMA, cycleTime: %d, accessTime: %d, recTime: %d\n",
 725                         drive->name, cycleTime, accessTime, recTime);
 726 #endif
 727         }
 728         switch(intf_type) {
 729         case controller_sh_ata6: {
 730                 /* 133Mhz cell */
 731                 u32 tr = kauai_lookup_timing(shasta_mdma_timings, cycleTime);
 732                 *timings = ((*timings) & ~TR_133_PIOREG_MDMA_MASK) | tr;
 733                 *timings2 = (*timings2) & ~TR_133_UDMAREG_UDMA_EN;
 734                 }
 735         case controller_un_ata6:
 736         case controller_k2_ata6: {
 737                 /* 100Mhz cell */
 738                 u32 tr = kauai_lookup_timing(kauai_mdma_timings, cycleTime);
 739                 *timings = ((*timings) & ~TR_100_PIOREG_MDMA_MASK) | tr;
 740                 *timings2 = (*timings2) & ~TR_100_UDMAREG_UDMA_EN;
 741                 }
 742                 break;
 743         case controller_kl_ata4:
 744                 /* 66Mhz cell */
 745                 accessTicks = SYSCLK_TICKS_66(accessTime);
 746                 accessTicks = min(accessTicks, 0x1fU);
 747                 accessTicks = max(accessTicks, 0x1U);
 748                 recTicks = SYSCLK_TICKS_66(recTime);
 749                 recTicks = min(recTicks, 0x1fU);
 750                 recTicks = max(recTicks, 0x3U);
 751                 /* Clear out mdma bits and disable udma */
 752                 *timings = ((*timings) & ~(TR_66_MDMA_MASK | TR_66_UDMA_MASK)) |
 753                         (accessTicks << TR_66_MDMA_ACCESS_SHIFT) |
 754                         (recTicks << TR_66_MDMA_RECOVERY_SHIFT);
 755                 break;
 756         case controller_kl_ata3:
 757                 /* 33Mhz cell on KeyLargo */
 758                 accessTicks = SYSCLK_TICKS(accessTime);
 759                 accessTicks = max(accessTicks, 1U);
 760                 accessTicks = min(accessTicks, 0x1fU);
 761                 accessTime = accessTicks * IDE_SYSCLK_NS;
 762                 recTicks = SYSCLK_TICKS(recTime);
 763                 recTicks = max(recTicks, 1U);
 764                 recTicks = min(recTicks, 0x1fU);
 765                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 766                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 767                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 768                 break;
 769         default: {
 770                 /* 33Mhz cell on others */
 771                 int halfTick = 0;
 772                 int origAccessTime = accessTime;
 773                 int origRecTime = recTime;
 774
 775                 accessTicks = SYSCLK_TICKS(accessTime);
 776                 accessTicks = max(accessTicks, 1U);
 777                 accessTicks = min(accessTicks, 0x1fU);
 778                 accessTime = accessTicks * IDE_SYSCLK_NS;
 779                 recTicks = SYSCLK_TICKS(recTime);
 780                 recTicks = max(recTicks, 2U) - 1;
 781                 recTicks = min(recTicks, 0x1fU);
 782                 recTime = (recTicks + 1) * IDE_SYSCLK_NS;
 783                 if ((accessTicks > 1) &&
 784                     ((accessTime - IDE_SYSCLK_NS/2) >= origAccessTime) &&
 785                     ((recTime - IDE_SYSCLK_NS/2) >= origRecTime)) {
 786                         halfTick = 1;
 787                         accessTicks--;
 788                 }
 789                 *timings = ((*timings) & ~TR_33_MDMA_MASK) |
 790                                 (accessTicks << TR_33_MDMA_ACCESS_SHIFT) |
 791                                 (recTicks << TR_33_MDMA_RECOVERY_SHIFT);
 792                 if (halfTick)
 793                         *timings |= TR_33_MDMA_HALFTICK;
 794                 }
 795         }
 796 #ifdef IDE_PMAC_DEBUG
 797         printk(KERN_ERR "%s: Set MDMA timing for mode %d, reg: 0x%08x\n",
 798                 drive->name, speed & 0xf,  *timings);
 799 #endif
 800 }
 801 #endif /* #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC */
 802
 803 static void pmac_ide_set_dma_mode(ide_drive_t *drive, const u8 speed)
 804 {
 805         ide_hwif_t *hwif = drive->hwif;
 806         pmac_ide_hwif_t *pmif =
 807                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 808         int unit = (drive->select.b.unit & 0x01);
 809         int ret = 0;
 810         u32 *timings, *timings2, tl[2];
 811
 812         timings = &pmif->timings[unit];
 813         timings2 = &pmif->timings[unit+2];
 814
 815         /* Copy timings to local image */
 816         tl[0] = *timings;
 817         tl[1] = *timings2;
 818
 819 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
 820         if (speed >= XFER_UDMA_0) {
 821                 if (pmif->kind == controller_kl_ata4)
 822                         ret = set_timings_udma_ata4(&tl[0], speed);
 823                 else if (pmif->kind == controller_un_ata6
 824                          || pmif->kind == controller_k2_ata6)
 825                         ret = set_timings_udma_ata6(&tl[0], &tl[1], speed);
 826                 else if (pmif->kind == controller_sh_ata6)
 827                         ret = set_timings_udma_shasta(&tl[0], &tl[1], speed);
 828                 else
 829                         ret = -1;
 830         } else
 831                 set_timings_mdma(drive, pmif->kind, &tl[0], &tl[1], speed);
 832 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
 833         if (ret)
 834                 return;
 835
 836         /* Apply timings to controller */
 837         *timings = tl[0];
 838         *timings2 = tl[1];
 839
 840         pmac_ide_do_update_timings(drive);
 841 }
 842
 843 /*
 844  * Blast some well known "safe" values to the timing registers at init or
 845  * wakeup from sleep time, before we do real calculation
 846  */
 847 static void
 848 sanitize_timings(pmac_ide_hwif_t *pmif)
 849 {
 850         unsigned int value, value2 = 0;
 851
 852         switch(pmif->kind) {
 853                 case controller_sh_ata6:
 854                         value = 0x0a820c97;
 855                         value2 = 0x00033031;
 856                         break;
 857                 case controller_un_ata6:
 858                 case controller_k2_ata6:
 859                         value = 0x08618a92;
 860                         value2 = 0x00002921;
 861                         break;
 862                 case controller_kl_ata4:
 863                         value = 0x0008438c;
 864                         break;
 865                 case controller_kl_ata3:
 866                         value = 0x00084526;
 867                         break;
 868                 case controller_heathrow:
 869                 case controller_ohare:
 870                 default:
 871                         value = 0x00074526;
 872                         break;
 873         }
 874         pmif->timings[0] = pmif->timings[1] = value;
 875         pmif->timings[2] = pmif->timings[3] = value2;
 876 }
 877
 878 /* Suspend call back, should be called after the child devices
 879  * have actually been suspended
 880  */
 881 static int pmac_ide_do_suspend(pmac_ide_hwif_t *pmif)
 882 {
 883         /* We clear the timings */
 884         pmif->timings[0] = 0;
 885         pmif->timings[1] = 0;
 886
 887         disable_irq(pmif->irq);
 888
 889         /* The media bay will handle itself just fine */
 890         if (pmif->mediabay)
 891                 return 0;
 892
 893         /* Kauai has bus control FCRs directly here */
 894         if (pmif->kauai_fcr) {
 895                 u32 fcr = readl(pmif->kauai_fcr);
 896                 fcr &= ~(KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE);
 897                 writel(fcr, pmif->kauai_fcr);
 898         }
 899
 900         /* Disable the bus on older machines and the cell on kauai */
 901         ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id,
 902                             0);
 903
 904         return 0;
 905 }
 906
 907 /* Resume call back, should be called before the child devices
 908  * are resumed
 909  */
 910 static int pmac_ide_do_resume(pmac_ide_hwif_t *pmif)
 911 {
 912         /* Hard reset & re-enable controller (do we really need to reset ? -BenH) */
 913         if (!pmif->mediabay) {
 914                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 1);
 915                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, pmif->node, pmif->aapl_bus_id, 1);
 916                 msleep(10);
 917                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, pmif->node, pmif->aapl_bus_id, 0);
 918
 919                 /* Kauai has it different */
 920                 if (pmif->kauai_fcr) {
 921                         u32 fcr = readl(pmif->kauai_fcr);
 922                         fcr |= KAUAI_FCR_UATA_RESET_N | KAUAI_FCR_UATA_ENABLE;
 923                         writel(fcr, pmif->kauai_fcr);
 924                 }
 925
 926                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
 927         }
 928
 929         /* Sanitize drive timings */
 930         sanitize_timings(pmif);
 931
 932         enable_irq(pmif->irq);
 933
 934         return 0;
 935 }
 936
 937 static u8 pmac_ide_cable_detect(ide_hwif_t *hwif)
 938 {
 939         pmac_ide_hwif_t *pmif =
 940                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 941         struct device_node *np = pmif->node;
 942         const char *cable = of_get_property(np, "cable-type", NULL);
 943
 944         /* Get cable type from device-tree. */
 945         if (cable && !strncmp(cable, "80-", 3))
 946                 return ATA_CBL_PATA80;
 947
 948         /*
 949          * G5's seem to have incorrect cable type in device-tree.
 950          * Let's assume they have a 80 conductor cable, this seem
 951          * to be always the case unless the user mucked around.
 952          */
 953         if (of_device_is_compatible(np, "K2-UATA") ||
 954             of_device_is_compatible(np, "shasta-ata"))
 955                 return ATA_CBL_PATA80;
 956
 957         return ATA_CBL_PATA40;
 958 }
 959
 960 static void pmac_ide_init_dev(ide_drive_t *drive)
 961 {
 962         ide_hwif_t *hwif = drive->hwif;
 963         pmac_ide_hwif_t *pmif =
 964                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
 965
 966         if (pmif->mediabay) {
 967 #ifdef CONFIG_PMAC_MEDIABAY
 968                 if (check_media_bay_by_base(pmif->regbase, MB_CD) == 0) {
 969                         drive->noprobe = 0;
 970                         return;
 971                 }
 972 #endif
 973                 drive->noprobe = 1;
 974         }
 975 }
 976
 977 static const struct ide_tp_ops pmac_tp_ops = {
 978         .exec_command           = pmac_exec_command,
 979         .read_status            = ide_read_status,
 980         .read_altstatus         = ide_read_altstatus,
 981         .read_sff_dma_status    = ide_read_sff_dma_status,
 982
 983         .set_irq                = pmac_set_irq,
 984
 985         .tf_load                = ide_tf_load,
 986         .tf_read                = ide_tf_read,
 987
 988         .input_data             = ide_input_data,
 989         .output_data            = ide_output_data,
 990 };
 991
 992 static const struct ide_port_ops pmac_ide_ata6_port_ops = {
 993         .init_dev               = pmac_ide_init_dev,
 994         .set_pio_mode           = pmac_ide_set_pio_mode,
 995         .set_dma_mode           = pmac_ide_set_dma_mode,
 996         .selectproc             = pmac_ide_kauai_selectproc,
 997         .cable_detect           = pmac_ide_cable_detect,
 998 };
 999
1000 static const struct ide_port_ops pmac_ide_ata4_port_ops = {
1001         .init_dev               = pmac_ide_init_dev,
1002         .set_pio_mode           = pmac_ide_set_pio_mode,
1003         .set_dma_mode           = pmac_ide_set_dma_mode,
1004         .selectproc             = pmac_ide_selectproc,
1005         .cable_detect           = pmac_ide_cable_detect,
1006 };
1007
1008 static const struct ide_port_ops pmac_ide_port_ops = {
1009         .init_dev               = pmac_ide_init_dev,
1010         .set_pio_mode           = pmac_ide_set_pio_mode,
1011         .set_dma_mode           = pmac_ide_set_dma_mode,
1012         .selectproc             = pmac_ide_selectproc,
1013 };
1014
1015 static const struct ide_dma_ops pmac_dma_ops;
1016
1017 static const struct ide_port_info pmac_port_info = {
1018         .name                   = DRV_NAME,
1019         .init_dma               = pmac_ide_init_dma,
1020         .chipset                = ide_pmac,
1021         .tp_ops                 = &pmac_tp_ops,
1022         .port_ops               = &pmac_ide_port_ops,
1023 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1024         .dma_ops                = &pmac_dma_ops,
1025 #endif
1026         .host_flags             = IDE_HFLAG_SET_PIO_MODE_KEEP_DMA |
1027                                   IDE_HFLAG_POST_SET_MODE |
1028                                   IDE_HFLAG_MMIO |
1029                                   IDE_HFLAG_UNMASK_IRQS,
1030         .pio_mask               = ATA_PIO4,
1031         .mwdma_mask             = ATA_MWDMA2,
1032 };
1033
1034 /*
1035  * Setup, register & probe an IDE channel driven by this driver, this is
1036  * called by one of the 2 probe functions (macio or PCI).
1037  */
1038 static int __devinit pmac_ide_setup_device(pmac_ide_hwif_t *pmif, hw_regs_t *hw)
1039 {
1040         struct device_node *np = pmif->node;
1041         const int *bidp;
1042         struct ide_host *host;
1043         ide_hwif_t *hwif;
1044         hw_regs_t *hws[] = { hw, NULL, NULL, NULL };
1045         struct ide_port_info d = pmac_port_info;
1046         int rc;
1047
1048         pmif->broken_dma = pmif->broken_dma_warn = 0;
1049         if (of_device_is_compatible(np, "shasta-ata")) {
1050                 pmif->kind = controller_sh_ata6;
1051                 d.port_ops = &pmac_ide_ata6_port_ops;
1052                 d.udma_mask = ATA_UDMA6;
1053         } else if (of_device_is_compatible(np, "kauai-ata")) {
1054                 pmif->kind = controller_un_ata6;
1055                 d.port_ops = &pmac_ide_ata6_port_ops;
1056                 d.udma_mask = ATA_UDMA5;
1057         } else if (of_device_is_compatible(np, "K2-UATA")) {
1058                 pmif->kind = controller_k2_ata6;
1059                 d.port_ops = &pmac_ide_ata6_port_ops;
1060                 d.udma_mask = ATA_UDMA5;
1061         } else if (of_device_is_compatible(np, "keylargo-ata")) {
1062                 if (strcmp(np->name, "ata-4") == 0) {
1063                         pmif->kind = controller_kl_ata4;
1064                         d.port_ops = &pmac_ide_ata4_port_ops;
1065                         d.udma_mask = ATA_UDMA4;
1066                 } else
1067                         pmif->kind = controller_kl_ata3;
1068         } else if (of_device_is_compatible(np, "heathrow-ata")) {
1069                 pmif->kind = controller_heathrow;
1070         } else {
1071                 pmif->kind = controller_ohare;
1072                 pmif->broken_dma = 1;
1073         }
1074
1075         bidp = of_get_property(np, "AAPL,bus-id", NULL);
1076         pmif->aapl_bus_id =  bidp ? *bidp : 0;
1077
1078         /* On Kauai-type controllers, we make sure the FCR is correct */
1079         if (pmif->kauai_fcr)
1080                 writel(KAUAI_FCR_UATA_MAGIC |
1081                        KAUAI_FCR_UATA_RESET_N |
1082                        KAUAI_FCR_UATA_ENABLE, pmif->kauai_fcr);
1083
1084         pmif->mediabay = 0;
1085
1086         /* Make sure we have sane timings */
1087         sanitize_timings(pmif);
1088
1089         host = ide_host_alloc(&d, hws);
1090         if (host == NULL)
1091                 return -ENOMEM;
1092         hwif = host->ports[0];
1093
1094 #ifndef CONFIG_PPC64
1095         /* XXX FIXME: Media bay stuff need re-organizing */
1096         if (np->parent && np->parent->name
1097             && strcasecmp(np->parent->name, "media-bay") == 0) {
1098 #ifdef CONFIG_PMAC_MEDIABAY
1099                 media_bay_set_ide_infos(np->parent, pmif->regbase, pmif->irq,
1100                                         hwif);
1101 #endif /* CONFIG_PMAC_MEDIABAY */
1102                 pmif->mediabay = 1;
1103                 if (!bidp)
1104                         pmif->aapl_bus_id = 1;
1105         } else if (pmif->kind == controller_ohare) {
1106                 /* The code below is having trouble on some ohare machines
1107                  * (timing related ?). Until I can put my hand on one of these
1108                  * units, I keep the old way
1109                  */
1110                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, 0, 1);
1111         } else
1112 #endif
1113         {
1114                 /* This is necessary to enable IDE when net-booting */
1115                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 1);
1116                 ppc_md.feature_call(PMAC_FTR_IDE_ENABLE, np, pmif->aapl_bus_id, 1);
1117                 msleep(10);
1118                 ppc_md.feature_call(PMAC_FTR_IDE_RESET, np, pmif->aapl_bus_id, 0);
1119                 msleep(jiffies_to_msecs(IDE_WAKEUP_DELAY));
1120         }
1121
1122         printk(KERN_INFO DRV_NAME ": Found Apple %s controller (%s), "
1123                          "bus ID %d%s, irq %d\n", model_name[pmif->kind],
1124                          pmif->mdev ? "macio" : "PCI", pmif->aapl_bus_id,
1125                          pmif->mediabay ? " (mediabay)" : "", hw->irq);
1126
1127         rc = ide_host_register(host, &d, hws);
1128         if (rc) {
1129                 ide_host_free(host);
1130                 return rc;
1131         }
1132
1133         return 0;
1134 }
1135
1136 static void __devinit pmac_ide_init_ports(hw_regs_t *hw, unsigned long base)
1137 {
1138         int i;
1139
1140         for (i = 0; i < 8; ++i)
1141                 hw->io_ports_array[i] = base + i * 0x10;
1142
1143         hw->io_ports.ctl_addr = base + 0x160;
1144 }
1145
1146 /*
1147  * Attach to a macio probed interface
1148  */
1149 static int __devinit
1150 pmac_ide_macio_attach(struct macio_dev *mdev, const struct of_device_id *match)
1151 {
1152         void __iomem *base;
1153         unsigned long regbase;
1154         pmac_ide_hwif_t *pmif;
1155         int irq, rc;
1156         hw_regs_t hw;
1157
1158         pmif = kzalloc(sizeof(*pmif), GFP_KERNEL);
1159         if (pmif == NULL)
1160                 return -ENOMEM;
1161
1162         if (macio_resource_count(mdev) == 0) {
1163                 printk(KERN_WARNING "ide-pmac: no address for %s\n",
1164                                     mdev->ofdev.node->full_name);
1165                 rc = -ENXIO;
1166                 goto out_free_pmif;
1167         }
1168
1169         /* Request memory resource for IO ports */
1170         if (macio_request_resource(mdev, 0, "ide-pmac (ports)")) {
1171                 printk(KERN_ERR "ide-pmac: can't request MMIO resource for "
1172                                 "%s!\n", mdev->ofdev.node->full_name);
1173                 rc = -EBUSY;
1174                 goto out_free_pmif;
1175         }
1176
1177         /* XXX This is bogus. Should be fixed in the registry by checking
1178          * the kind of host interrupt controller, a bit like gatwick
1179          * fixes in irq.c. That works well enough for the single case
1180          * where that happens though...
1181          */
1182         if (macio_irq_count(mdev) == 0) {
1183                 printk(KERN_WARNING "ide-pmac: no intrs for device %s, using "
1184                                     "13\n", mdev->ofdev.node->full_name);
1185                 irq = irq_create_mapping(NULL, 13);
1186         } else
1187                 irq = macio_irq(mdev, 0);
1188
1189         base = ioremap(macio_resource_start(mdev, 0), 0x400);
1190         regbase = (unsigned long) base;
1191
1192         pmif->mdev = mdev;
1193         pmif->node = mdev->ofdev.node;
1194         pmif->regbase = regbase;
1195         pmif->irq = irq;
1196         pmif->kauai_fcr = NULL;
1197 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1198         if (macio_resource_count(mdev) >= 2) {
1199                 if (macio_request_resource(mdev, 1, "ide-pmac (dma)"))
1200                         printk(KERN_WARNING "ide-pmac: can't request DMA "
1201                                             "resource for %s!\n",
1202                                             mdev->ofdev.node->full_name);
1203                 else
1204                         pmif->dma_regs = ioremap(macio_resource_start(mdev, 1), 0x1000);
1205         } else
1206                 pmif->dma_regs = NULL;
1207 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1208         dev_set_drvdata(&mdev->ofdev.dev, pmif);
1209
1210         memset(&hw, 0, sizeof(hw));
1211         pmac_ide_init_ports(&hw, pmif->regbase);
1212         hw.irq = irq;
1213         hw.dev = &mdev->bus->pdev->dev;
1214         hw.parent = &mdev->ofdev.dev;
1215
1216         rc = pmac_ide_setup_device(pmif, &hw);
1217         if (rc != 0) {
1218                 /* The inteface is released to the common IDE layer */
1219                 dev_set_drvdata(&mdev->ofdev.dev, NULL);
1220                 iounmap(base);
1221                 if (pmif->dma_regs) {
1222                         iounmap(pmif->dma_regs);
1223                         macio_release_resource(mdev, 1);
1224                 }
1225                 macio_release_resource(mdev, 0);
1226                 kfree(pmif);
1227         }
1228
1229         return rc;
1230
1231 out_free_pmif:
1232         kfree(pmif);
1233         return rc;
1234 }
1235
1236 static int
1237 pmac_ide_macio_suspend(struct macio_dev *mdev, pm_message_t mesg)
1238 {
1239         pmac_ide_hwif_t *pmif =
1240                 (pmac_ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1241         int rc = 0;
1242
1243         if (mesg.event != mdev->ofdev.dev.power.power_state.event
1244                         && (mesg.event & PM_EVENT_SLEEP)) {
1245                 rc = pmac_ide_do_suspend(pmif);
1246                 if (rc == 0)
1247                         mdev->ofdev.dev.power.power_state = mesg;
1248         }
1249
1250         return rc;
1251 }
1252
1253 static int
1254 pmac_ide_macio_resume(struct macio_dev *mdev)
1255 {
1256         pmac_ide_hwif_t *pmif =
1257                 (pmac_ide_hwif_t *)dev_get_drvdata(&mdev->ofdev.dev);
1258         int rc = 0;
1259
1260         if (mdev->ofdev.dev.power.power_state.event != PM_EVENT_ON) {
1261                 rc = pmac_ide_do_resume(pmif);
1262                 if (rc == 0)
1263                         mdev->ofdev.dev.power.power_state = PMSG_ON;
1264         }
1265
1266         return rc;
1267 }
1268
1269 /*
1270  * Attach to a PCI probed interface
1271  */
1272 static int __devinit
1273 pmac_ide_pci_attach(struct pci_dev *pdev, const struct pci_device_id *id)
1274 {
1275         struct device_node *np;
1276         pmac_ide_hwif_t *pmif;
1277         void __iomem *base;
1278         unsigned long rbase, rlen;
1279         int rc;
1280         hw_regs_t hw;
1281
1282         np = pci_device_to_OF_node(pdev);
1283         if (np == NULL) {
1284                 printk(KERN_ERR "ide-pmac: cannot find MacIO node for Kauai ATA interface\n");
1285                 return -ENODEV;
1286         }
1287
1288         pmif = kzalloc(sizeof(*pmif), GFP_KERNEL);
1289         if (pmif == NULL)
1290                 return -ENOMEM;
1291
1292         if (pci_enable_device(pdev)) {
1293                 printk(KERN_WARNING "ide-pmac: Can't enable PCI device for "
1294                                     "%s\n", np->full_name);
1295                 rc = -ENXIO;
1296                 goto out_free_pmif;
1297         }
1298         pci_set_master(pdev);
1299
1300         if (pci_request_regions(pdev, "Kauai ATA")) {
1301                 printk(KERN_ERR "ide-pmac: Cannot obtain PCI resources for "
1302                                 "%s\n", np->full_name);
1303                 rc = -ENXIO;
1304                 goto out_free_pmif;
1305         }
1306
1307         pmif->mdev = NULL;
1308         pmif->node = np;
1309
1310         rbase = pci_resource_start(pdev, 0);
1311         rlen = pci_resource_len(pdev, 0);
1312
1313         base = ioremap(rbase, rlen);
1314         pmif->regbase = (unsigned long) base + 0x2000;
1315 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1316         pmif->dma_regs = base + 0x1000;
1317 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1318         pmif->kauai_fcr = base;
1319         pmif->irq = pdev->irq;
1320
1321         pci_set_drvdata(pdev, pmif);
1322
1323         memset(&hw, 0, sizeof(hw));
1324         pmac_ide_init_ports(&hw, pmif->regbase);
1325         hw.irq = pdev->irq;
1326         hw.dev = &pdev->dev;
1327
1328         rc = pmac_ide_setup_device(pmif, &hw);
1329         if (rc != 0) {
1330                 /* The inteface is released to the common IDE layer */
1331                 pci_set_drvdata(pdev, NULL);
1332                 iounmap(base);
1333                 pci_release_regions(pdev);
1334                 kfree(pmif);
1335         }
1336
1337         return rc;
1338
1339 out_free_pmif:
1340         kfree(pmif);
1341         return rc;
1342 }
1343
1344 static int
1345 pmac_ide_pci_suspend(struct pci_dev *pdev, pm_message_t mesg)
1346 {
1347         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)pci_get_drvdata(pdev);
1348         int rc = 0;
1349
1350         if (mesg.event != pdev->dev.power.power_state.event
1351                         && (mesg.event & PM_EVENT_SLEEP)) {
1352                 rc = pmac_ide_do_suspend(pmif);
1353                 if (rc == 0)
1354                         pdev->dev.power.power_state = mesg;
1355         }
1356
1357         return rc;
1358 }
1359
1360 static int
1361 pmac_ide_pci_resume(struct pci_dev *pdev)
1362 {
1363         pmac_ide_hwif_t *pmif = (pmac_ide_hwif_t *)pci_get_drvdata(pdev);
1364         int rc = 0;
1365
1366         if (pdev->dev.power.power_state.event != PM_EVENT_ON) {
1367                 rc = pmac_ide_do_resume(pmif);
1368                 if (rc == 0)
1369                         pdev->dev.power.power_state = PMSG_ON;
1370         }
1371
1372         return rc;
1373 }
1374
1375 static struct of_device_id pmac_ide_macio_match[] =
1376 {
1377         {
1378         .name           = "IDE",
1379         },
1380         {
1381         .name           = "ATA",
1382         },
1383         {
1384         .type           = "ide",
1385         },
1386         {
1387         .type           = "ata",
1388         },
1389         {},
1390 };
1391
1392 static struct macio_driver pmac_ide_macio_driver =
1393 {
1394         .name           = "ide-pmac",
1395         .match_table    = pmac_ide_macio_match,
1396         .probe          = pmac_ide_macio_attach,
1397         .suspend        = pmac_ide_macio_suspend,
1398         .resume         = pmac_ide_macio_resume,
1399 };
1400
1401 static const struct pci_device_id pmac_ide_pci_match[] = {
1402         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_UNI_N_ATA),    0 },
1403         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID_ATA100),  0 },
1404         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_K2_ATA100),    0 },
1405         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_SH_ATA),       0 },
1406         { PCI_VDEVICE(APPLE, PCI_DEVICE_ID_APPLE_IPID2_ATA),    0 },
1407         {},
1408 };
1409
1410 static struct pci_driver pmac_ide_pci_driver = {
1411         .name           = "ide-pmac",
1412         .id_table       = pmac_ide_pci_match,
1413         .probe          = pmac_ide_pci_attach,
1414         .suspend        = pmac_ide_pci_suspend,
1415         .resume         = pmac_ide_pci_resume,
1416 };
1417 MODULE_DEVICE_TABLE(pci, pmac_ide_pci_match);
1418
1419 int __init pmac_ide_probe(void)
1420 {
1421         int error;
1422
1423         if (!machine_is(powermac))
1424                 return -ENODEV;
1425
1426 #ifdef CONFIG_BLK_DEV_IDE_PMAC_ATA100FIRST
1427         error = pci_register_driver(&pmac_ide_pci_driver);
1428         if (error)
1429                 goto out;
1430         error = macio_register_driver(&pmac_ide_macio_driver);
1431         if (error) {
1432                 pci_unregister_driver(&pmac_ide_pci_driver);
1433                 goto out;
1434         }
1435 #else
1436         error = macio_register_driver(&pmac_ide_macio_driver);
1437         if (error)
1438                 goto out;
1439         error = pci_register_driver(&pmac_ide_pci_driver);
1440         if (error) {
1441                 macio_unregister_driver(&pmac_ide_macio_driver);
1442                 goto out;
1443         }
1444 #endif
1445 out:
1446         return error;
1447 }
1448
1449 #ifdef CONFIG_BLK_DEV_IDEDMA_PMAC
1450
1451 /*
1452  * pmac_ide_build_dmatable builds the DBDMA command list
1453  * for a transfer and sets the DBDMA channel to point to it.
1454  */
1455 static int
1456 pmac_ide_build_dmatable(ide_drive_t *drive, struct request *rq)
1457 {
1458         ide_hwif_t *hwif = drive->hwif;
1459         pmac_ide_hwif_t *pmif =
1460                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1461         struct dbdma_cmd *table;
1462         int i, count = 0;
1463         volatile struct dbdma_regs __iomem *dma = pmif->dma_regs;
1464         struct scatterlist *sg;
1465         int wr = (rq_data_dir(rq) == WRITE);
1466
1467         /* DMA table is already aligned */
1468         table = (struct dbdma_cmd *) pmif->dma_table_cpu;
1469
1470         /* Make sure DMA controller is stopped (necessary ?) */
1471         writel((RUN|PAUSE|FLUSH|WAKE|DEAD) << 16, &dma->control);
1472         while (readl(&dma->status) & RUN)
1473                 udelay(1);
1474
1475         hwif->sg_nents = i = ide_build_sglist(drive, rq);
1476
1477         if (!i)
1478                 return 0;
1479
1480         /* Build DBDMA commands list */
1481         sg = hwif->sg_table;
1482         while (i && sg_dma_len(sg)) {
1483                 u32 cur_addr;
1484                 u32 cur_len;
1485
1486                 cur_addr = sg_dma_address(sg);
1487                 cur_len = sg_dma_len(sg);
1488
1489                 if (pmif->broken_dma && cur_addr & (L1_CACHE_BYTES - 1)) {
1490                         if (pmif->broken_dma_warn == 0) {
1491                                 printk(KERN_WARNING "%s: DMA on non aligned address, "
1492                                        "switching to PIO on Ohare chipset\n", drive->name);
1493                                 pmif->broken_dma_warn = 1;
1494                         }
1495                         goto use_pio_instead;
1496                 }
1497                 while (cur_len) {
1498                         unsigned int tc = (cur_len < 0xfe00)? cur_len: 0xfe00;
1499
1500                         if (count++ >= MAX_DCMDS) {
1501                                 printk(KERN_WARNING "%s: DMA table too small\n",
1502                                        drive->name);
1503                                 goto use_pio_instead;
1504                         }
1505                         st_le16(&table->command, wr? OUTPUT_MORE: INPUT_MORE);
1506                         st_le16(&table->req_count, tc);
1507                         st_le32(&table->phy_addr, cur_addr);
1508                         table->cmd_dep = 0;
1509                         table->xfer_status = 0;
1510                         table->res_count = 0;
1511                         cur_addr += tc;
1512                         cur_len -= tc;
1513                         ++table;
1514                 }
1515                 sg = sg_next(sg);
1516                 i--;
1517         }
1518
1519         /* convert the last command to an input/output last command */
1520         if (count) {
1521                 st_le16(&table[-1].command, wr? OUTPUT_LAST: INPUT_LAST);
1522                 /* add the stop command to the end of the list */
1523                 memset(table, 0, sizeof(struct dbdma_cmd));
1524                 st_le16(&table->command, DBDMA_STOP);
1525                 mb();
1526                 writel(hwif->dmatable_dma, &dma->cmdptr);
1527                 return 1;
1528         }
1529
1530         printk(KERN_DEBUG "%s: empty DMA table?\n", drive->name);
1531
1532 use_pio_instead:
1533         ide_destroy_dmatable(drive);
1534
1535         return 0; /* revert to PIO for this request */
1536 }
1537
1538 /* Teardown mappings after DMA has completed.  */
1539 static void
1540 pmac_ide_destroy_dmatable (ide_drive_t *drive)
1541 {
1542         ide_hwif_t *hwif = drive->hwif;
1543
1544         if (hwif->sg_nents) {
1545                 ide_destroy_dmatable(drive);
1546                 hwif->sg_nents = 0;
1547         }
1548 }
1549
1550 /*
1551  * Prepare a DMA transfer. We build the DMA table, adjust the timings for
1552  * a read on KeyLargo ATA/66 and mark us as waiting for DMA completion
1553  */
1554 static int
1555 pmac_ide_dma_setup(ide_drive_t *drive)
1556 {
1557         ide_hwif_t *hwif = HWIF(drive);
1558         pmac_ide_hwif_t *pmif =
1559                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1560         struct request *rq = HWGROUP(drive)->rq;
1561         u8 unit = (drive->select.b.unit & 0x01);
1562         u8 ata4;
1563
1564         if (pmif == NULL)
1565                 return 1;
1566         ata4 = (pmif->kind == controller_kl_ata4);
1567
1568         if (!pmac_ide_build_dmatable(drive, rq)) {
1569                 ide_map_sg(drive, rq);
1570                 return 1;
1571         }
1572
1573         /* Apple adds 60ns to wrDataSetup on reads */
1574         if (ata4 && (pmif->timings[unit] & TR_66_UDMA_EN)) {
1575                 writel(pmif->timings[unit] + (!rq_data_dir(rq) ? 0x00800000UL : 0),
1576                         PMAC_IDE_REG(IDE_TIMING_CONFIG));
1577                 (void)readl(PMAC_IDE_REG(IDE_TIMING_CONFIG));
1578         }
1579
1580         drive->waiting_for_dma = 1;
1581
1582         return 0;
1583 }
1584
1585 static void
1586 pmac_ide_dma_exec_cmd(ide_drive_t *drive, u8 command)
1587 {
1588         /* issue cmd to drive */
1589         ide_execute_command(drive, command, &ide_dma_intr, 2*WAIT_CMD, NULL);
1590 }
1591
1592 /*
1593  * Kick the DMA controller into life after the DMA command has been issued
1594  * to the drive.
1595  */
1596 static void
1597 pmac_ide_dma_start(ide_drive_t *drive)
1598 {
1599         ide_hwif_t *hwif = drive->hwif;
1600         pmac_ide_hwif_t *pmif =
1601                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1602         volatile struct dbdma_regs __iomem *dma;
1603
1604         dma = pmif->dma_regs;
1605
1606         writel((RUN << 16) | RUN, &dma->control);
1607         /* Make sure it gets to the controller right now */
1608         (void)readl(&dma->control);
1609 }
1610
1611 /*
1612  * After a DMA transfer, make sure the controller is stopped
1613  */
1614 static int
1615 pmac_ide_dma_end (ide_drive_t *drive)
1616 {
1617         ide_hwif_t *hwif = drive->hwif;
1618         pmac_ide_hwif_t *pmif =
1619                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1620         volatile struct dbdma_regs __iomem *dma;
1621         u32 dstat;
1622
1623         if (pmif == NULL)
1624                 return 0;
1625         dma = pmif->dma_regs;
1626
1627         drive->waiting_for_dma = 0;
1628         dstat = readl(&dma->status);
1629         writel(((RUN|WAKE|DEAD) << 16), &dma->control);
1630         pmac_ide_destroy_dmatable(drive);
1631         /* verify good dma status. we don't check for ACTIVE beeing 0. We should...
1632          * in theory, but with ATAPI decices doing buffer underruns, that would
1633          * cause us to disable DMA, which isn't what we want
1634          */
1635         return (dstat & (RUN|DEAD)) != RUN;
1636 }
1637
1638 /*
1639  * Check out that the interrupt we got was for us. We can't always know this
1640  * for sure with those Apple interfaces (well, we could on the recent ones but
1641  * that's not implemented yet), on the other hand, we don't have shared interrupts
1642  * so it's not really a problem
1643  */
1644 static int
1645 pmac_ide_dma_test_irq (ide_drive_t *drive)
1646 {
1647         ide_hwif_t *hwif = drive->hwif;
1648         pmac_ide_hwif_t *pmif =
1649                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1650         volatile struct dbdma_regs __iomem *dma;
1651         unsigned long status, timeout;
1652
1653         if (pmif == NULL)
1654                 return 0;
1655         dma = pmif->dma_regs;
1656
1657         /* We have to things to deal with here:
1658          *
1659          * - The dbdma won't stop if the command was started
1660          * but completed with an error without transferring all
1661          * datas. This happens when bad blocks are met during
1662          * a multi-block transfer.
1663          *
1664          * - The dbdma fifo hasn't yet finished flushing to
1665          * to system memory when the disk interrupt occurs.
1666          *
1667          */
1668
1669         /* If ACTIVE is cleared, the STOP command have passed and
1670          * transfer is complete.
1671          */
1672         status = readl(&dma->status);
1673         if (!(status & ACTIVE))
1674                 return 1;
1675         if (!drive->waiting_for_dma)
1676                 printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1677                         called while not waiting\n", HWIF(drive)->index);
1678
1679         /* If dbdma didn't execute the STOP command yet, the
1680          * active bit is still set. We consider that we aren't
1681          * sharing interrupts (which is hopefully the case with
1682          * those controllers) and so we just try to flush the
1683          * channel for pending data in the fifo
1684          */
1685         udelay(1);
1686         writel((FLUSH << 16) | FLUSH, &dma->control);
1687         timeout = 0;
1688         for (;;) {
1689                 udelay(1);
1690                 status = readl(&dma->status);
1691                 if ((status & FLUSH) == 0)
1692                         break;
1693                 if (++timeout > 100) {
1694                         printk(KERN_WARNING "ide%d, ide_dma_test_irq \
1695                         timeout flushing channel\n", HWIF(drive)->index);
1696                         break;
1697                 }
1698         }
1699         return 1;
1700 }
1701
1702 static void pmac_ide_dma_host_set(ide_drive_t *drive, int on)
1703 {
1704 }
1705
1706 static void
1707 pmac_ide_dma_lost_irq (ide_drive_t *drive)
1708 {
1709         ide_hwif_t *hwif = drive->hwif;
1710         pmac_ide_hwif_t *pmif =
1711                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1712         volatile struct dbdma_regs __iomem *dma;
1713         unsigned long status;
1714
1715         if (pmif == NULL)
1716                 return;
1717         dma = pmif->dma_regs;
1718
1719         status = readl(&dma->status);
1720         printk(KERN_ERR "ide-pmac lost interrupt, dma status: %lx\n", status);
1721 }
1722
1723 static const struct ide_dma_ops pmac_dma_ops = {
1724         .dma_host_set           = pmac_ide_dma_host_set,
1725         .dma_setup              = pmac_ide_dma_setup,
1726         .dma_exec_cmd           = pmac_ide_dma_exec_cmd,
1727         .dma_start              = pmac_ide_dma_start,
1728         .dma_end                = pmac_ide_dma_end,
1729         .dma_test_irq           = pmac_ide_dma_test_irq,
1730         .dma_timeout            = ide_dma_timeout,
1731         .dma_lost_irq           = pmac_ide_dma_lost_irq,
1732 };
1733
1734 /*
1735  * Allocate the data structures needed for using DMA with an interface
1736  * and fill the proper list of functions pointers
1737  */
1738 static int __devinit pmac_ide_init_dma(ide_hwif_t *hwif,
1739                                        const struct ide_port_info *d)
1740 {
1741         pmac_ide_hwif_t *pmif =
1742                 (pmac_ide_hwif_t *)dev_get_drvdata(hwif->gendev.parent);
1743         struct pci_dev *dev = to_pci_dev(hwif->dev);
1744
1745         /* We won't need pci_dev if we switch to generic consistent
1746          * DMA routines ...
1747          */
1748         if (dev == NULL || pmif->dma_regs == 0)
1749                 return -ENODEV;
1750         /*
1751          * Allocate space for the DBDMA commands.
1752          * The +2 is +1 for the stop command and +1 to allow for
1753          * aligning the start address to a multiple of 16 bytes.
1754          */
1755         pmif->dma_table_cpu = (struct dbdma_cmd*)pci_alloc_consistent(
1756                 dev,
1757                 (MAX_DCMDS + 2) * sizeof(struct dbdma_cmd),
1758                 &hwif->dmatable_dma);
1759         if (pmif->dma_table_cpu == NULL) {
1760                 printk(KERN_ERR "%s: unable to allocate DMA command list\n",
1761                        hwif->name);
1762                 return -ENOMEM;
1763         }
1764
1765         hwif->sg_max_nents = MAX_DCMDS;
1766
1767         return 0;
1768 }
1769 #else
1770 static int __devinit pmac_ide_init_dma(ide_hwif_t *hwif,
1771                                        const struct ide_port_info *d)
1772 {
1773         return -EOPNOTSUPP;
1774 }
1775 #endif /* CONFIG_BLK_DEV_IDEDMA_PMAC */
1776
1777 module_init(pmac_ide_probe);
1778
1779 MODULE_LICENSE("GPL");