git.oblomov.eu Git - linux-2.6/blob - drivers/scsi/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *  Copyright 2004-2005 Red Hat, Inc.
   9  *
  10  *
  11  *  This program is free software; you can redistribute it and/or modify
  12  *  it under the terms of the GNU General Public License as published by
  13  *  the Free Software Foundation; either version 2, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful,
  17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  *  GNU General Public License for more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License
  22  *  along with this program; see the file COPYING.  If not, write to
  23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  24  *
  25  *
  26  * libata documentation is available via 'make {ps|pdf}docs',
  27  * as Documentation/DocBook/libata.*
  28  *
  29  * AHCI hardware documentation:
  30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
  32  *
  33  */
  34
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/init.h>
  39 #include <linux/blkdev.h>
  40 #include <linux/delay.h>
  41 #include <linux/interrupt.h>
  42 #include <linux/sched.h>
  43 #include <linux/dma-mapping.h>
  44 #include <linux/device.h>
  45 #include <scsi/scsi_host.h>
  46 #include <scsi/scsi_cmnd.h>
  47 #include <linux/libata.h>
  48 #include <asm/io.h>
  49
  50 #define DRV_NAME        "ahci"
  51 #define DRV_VERSION     "1.2"
  52
  53
  54 enum {
  55         AHCI_PCI_BAR            = 5,
  56         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  57         AHCI_DMA_BOUNDARY       = 0xffffffff,
  58         AHCI_USE_CLUSTERING     = 0,
  59         AHCI_CMD_SLOT_SZ        = 32 * 32,
  60         AHCI_RX_FIS_SZ          = 256,
  61         AHCI_CMD_TBL_HDR        = 0x80,
  62         AHCI_CMD_TBL_CDB        = 0x40,
  63         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR + (AHCI_MAX_SG * 16),
  64         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_SZ +
  65                                   AHCI_RX_FIS_SZ,
  66         AHCI_IRQ_ON_SG          = (1 << 31),
  67         AHCI_CMD_ATAPI          = (1 << 5),
  68         AHCI_CMD_WRITE          = (1 << 6),
  69         AHCI_CMD_RESET          = (1 << 8),
  70         AHCI_CMD_CLR_BUSY       = (1 << 10),
  71
  72         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  73
  74         board_ahci              = 0,
  75
  76         /* global controller registers */
  77         HOST_CAP                = 0x00, /* host capabilities */
  78         HOST_CTL                = 0x04, /* global host control */
  79         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  80         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  81         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  82
  83         /* HOST_CTL bits */
  84         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  85         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  86         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  87
  88         /* HOST_CAP bits */
  89         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
  90         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
  91
  92         /* registers for each SATA port */
  93         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
  94         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
  95         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
  96         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
  97         PORT_IRQ_STAT           = 0x10, /* interrupt status */
  98         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
  99         PORT_CMD                = 0x18, /* port command */
 100         PORT_TFDATA             = 0x20, /* taskfile data */
 101         PORT_SIG                = 0x24, /* device TF signature */
 102         PORT_CMD_ISSUE          = 0x38, /* command issue */
 103         PORT_SCR                = 0x28, /* SATA phy register block */
 104         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
 105         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
 106         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
 107         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
 108
 109         /* PORT_IRQ_{STAT,MASK} bits */
 110         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
 111         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
 112         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 113         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 114         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 115         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 116         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 117         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 118
 119         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 120         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 121         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 122         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 123         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 124         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 125         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 126         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 127         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 128
 129         PORT_IRQ_FATAL          = PORT_IRQ_TF_ERR |
 130                                   PORT_IRQ_HBUS_ERR |
 131                                   PORT_IRQ_HBUS_DATA_ERR |
 132                                   PORT_IRQ_IF_ERR,
 133         DEF_PORT_IRQ            = PORT_IRQ_FATAL | PORT_IRQ_PHYRDY |
 134                                   PORT_IRQ_CONNECT | PORT_IRQ_SG_DONE |
 135                                   PORT_IRQ_UNK_FIS | PORT_IRQ_SDB_FIS |
 136                                   PORT_IRQ_DMAS_FIS | PORT_IRQ_PIOS_FIS |
 137                                   PORT_IRQ_D2H_REG_FIS,
 138
 139         /* PORT_CMD bits */
 140         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
 141         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 142         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 143         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 144         PORT_CMD_CLO            = (1 << 3), /* Command list override */
 145         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 146         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 147         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 148
 149         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 150         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 151         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 152
 153         /* hpriv->flags bits */
 154         AHCI_FLAG_MSI           = (1 << 0),
 155 };
 156
 157 struct ahci_cmd_hdr {
 158         u32                     opts;
 159         u32                     status;
 160         u32                     tbl_addr;
 161         u32                     tbl_addr_hi;
 162         u32                     reserved[4];
 163 };
 164
 165 struct ahci_sg {
 166         u32                     addr;
 167         u32                     addr_hi;
 168         u32                     reserved;
 169         u32                     flags_size;
 170 };
 171
 172 struct ahci_host_priv {
 173         unsigned long           flags;
 174         u32                     cap;    /* cache of HOST_CAP register */
 175         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
 176 };
 177
 178 struct ahci_port_priv {
 179         struct ahci_cmd_hdr     *cmd_slot;
 180         dma_addr_t              cmd_slot_dma;
 181         void                    *cmd_tbl;
 182         dma_addr_t              cmd_tbl_dma;
 183         struct ahci_sg          *cmd_tbl_sg;
 184         void                    *rx_fis;
 185         dma_addr_t              rx_fis_dma;
 186 };
 187
 188 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 189 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 190 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 191 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
 192 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
 193 static void ahci_phy_reset(struct ata_port *ap);
 194 static void ahci_irq_clear(struct ata_port *ap);
 195 static void ahci_eng_timeout(struct ata_port *ap);
 196 static int ahci_port_start(struct ata_port *ap);
 197 static void ahci_port_stop(struct ata_port *ap);
 198 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 199 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 200 static u8 ahci_check_status(struct ata_port *ap);
 201 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc);
 202 static void ahci_remove_one (struct pci_dev *pdev);
 203
 204 static struct scsi_host_template ahci_sht = {
 205         .module                 = THIS_MODULE,
 206         .name                   = DRV_NAME,
 207         .ioctl                  = ata_scsi_ioctl,
 208         .queuecommand           = ata_scsi_queuecmd,
 209         .eh_strategy_handler    = ata_scsi_error,
 210         .can_queue              = ATA_DEF_QUEUE,
 211         .this_id                = ATA_SHT_THIS_ID,
 212         .sg_tablesize           = AHCI_MAX_SG,
 213         .max_sectors            = ATA_MAX_SECTORS,
 214         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 215         .emulated               = ATA_SHT_EMULATED,
 216         .use_clustering         = AHCI_USE_CLUSTERING,
 217         .proc_name              = DRV_NAME,
 218         .dma_boundary           = AHCI_DMA_BOUNDARY,
 219         .slave_configure        = ata_scsi_slave_config,
 220         .bios_param             = ata_std_bios_param,
 221 };
 222
 223 static const struct ata_port_operations ahci_ops = {
 224         .port_disable           = ata_port_disable,
 225
 226         .check_status           = ahci_check_status,
 227         .check_altstatus        = ahci_check_status,
 228         .dev_select             = ata_noop_dev_select,
 229
 230         .tf_read                = ahci_tf_read,
 231
 232         .phy_reset              = ahci_phy_reset,
 233
 234         .qc_prep                = ahci_qc_prep,
 235         .qc_issue               = ahci_qc_issue,
 236
 237         .eng_timeout            = ahci_eng_timeout,
 238
 239         .irq_handler            = ahci_interrupt,
 240         .irq_clear              = ahci_irq_clear,
 241
 242         .scr_read               = ahci_scr_read,
 243         .scr_write              = ahci_scr_write,
 244
 245         .port_start             = ahci_port_start,
 246         .port_stop              = ahci_port_stop,
 247 };
 248
 249 static const struct ata_port_info ahci_port_info[] = {
 250         /* board_ahci */
 251         {
 252                 .sht            = &ahci_sht,
 253                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 254                                   ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
 255                                   ATA_FLAG_PIO_DMA,
 256                 .pio_mask       = 0x1f, /* pio0-4 */
 257                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 258                 .port_ops       = &ahci_ops,
 259         },
 260 };
 261
 262 static const struct pci_device_id ahci_pci_tbl[] = {
 263         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 264           board_ahci }, /* ICH6 */
 265         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 266           board_ahci }, /* ICH6M */
 267         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 268           board_ahci }, /* ICH7 */
 269         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 270           board_ahci }, /* ICH7M */
 271         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 272           board_ahci }, /* ICH7R */
 273         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 274           board_ahci }, /* ULi M5288 */
 275         { PCI_VENDOR_ID_INTEL, 0x2681, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 276           board_ahci }, /* ESB2 */
 277         { PCI_VENDOR_ID_INTEL, 0x2682, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 278           board_ahci }, /* ESB2 */
 279         { PCI_VENDOR_ID_INTEL, 0x2683, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 280           board_ahci }, /* ESB2 */
 281         { PCI_VENDOR_ID_INTEL, 0x27c6, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 282           board_ahci }, /* ICH7-M DH */
 283         { PCI_VENDOR_ID_INTEL, 0x2821, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 284           board_ahci }, /* ICH8 */
 285         { PCI_VENDOR_ID_INTEL, 0x2822, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 286           board_ahci }, /* ICH8 */
 287         { PCI_VENDOR_ID_INTEL, 0x2824, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 288           board_ahci }, /* ICH8 */
 289         { PCI_VENDOR_ID_INTEL, 0x2829, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 290           board_ahci }, /* ICH8M */
 291         { PCI_VENDOR_ID_INTEL, 0x282a, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 292           board_ahci }, /* ICH8M */
 293         { 0x197b, 0x2360, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 294           board_ahci }, /* JMicron JMB360 */
 295         { 0x197b, 0x2363, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 296           board_ahci }, /* JMicron JMB363 */
 297         { }     /* terminate list */
 298 };
 299
 300
 301 static struct pci_driver ahci_pci_driver = {
 302         .name                   = DRV_NAME,
 303         .id_table               = ahci_pci_tbl,
 304         .probe                  = ahci_init_one,
 305         .remove                 = ahci_remove_one,
 306 };
 307
 308
 309 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
 310 {
 311         return base + 0x100 + (port * 0x80);
 312 }
 313
 314 static inline void __iomem *ahci_port_base (void __iomem *base, unsigned int port)
 315 {
 316         return (void __iomem *) ahci_port_base_ul((unsigned long)base, port);
 317 }
 318
 319 static int ahci_port_start(struct ata_port *ap)
 320 {
 321         struct device *dev = ap->host_set->dev;
 322         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 323         struct ahci_port_priv *pp;
 324         void __iomem *mmio = ap->host_set->mmio_base;
 325         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 326         void *mem;
 327         dma_addr_t mem_dma;
 328         int rc;
 329
 330         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 331         if (!pp)
 332                 return -ENOMEM;
 333         memset(pp, 0, sizeof(*pp));
 334
 335         rc = ata_pad_alloc(ap, dev);
 336         if (rc) {
 337                 kfree(pp);
 338                 return rc;
 339         }
 340
 341         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
 342         if (!mem) {
 343                 ata_pad_free(ap, dev);
 344                 kfree(pp);
 345                 return -ENOMEM;
 346         }
 347         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 348
 349         /*
 350          * First item in chunk of DMA memory: 32-slot command table,
 351          * 32 bytes each in size
 352          */
 353         pp->cmd_slot = mem;
 354         pp->cmd_slot_dma = mem_dma;
 355
 356         mem += AHCI_CMD_SLOT_SZ;
 357         mem_dma += AHCI_CMD_SLOT_SZ;
 358
 359         /*
 360          * Second item: Received-FIS area
 361          */
 362         pp->rx_fis = mem;
 363         pp->rx_fis_dma = mem_dma;
 364
 365         mem += AHCI_RX_FIS_SZ;
 366         mem_dma += AHCI_RX_FIS_SZ;
 367
 368         /*
 369          * Third item: data area for storing a single command
 370          * and its scatter-gather table
 371          */
 372         pp->cmd_tbl = mem;
 373         pp->cmd_tbl_dma = mem_dma;
 374
 375         pp->cmd_tbl_sg = mem + AHCI_CMD_TBL_HDR;
 376
 377         ap->private_data = pp;
 378
 379         if (hpriv->cap & HOST_CAP_64)
 380                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
 381         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 382         readl(port_mmio + PORT_LST_ADDR); /* flush */
 383
 384         if (hpriv->cap & HOST_CAP_64)
 385                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
 386         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 387         readl(port_mmio + PORT_FIS_ADDR); /* flush */
 388
 389         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 390                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 391                PORT_CMD_START, port_mmio + PORT_CMD);
 392         readl(port_mmio + PORT_CMD); /* flush */
 393
 394         return 0;
 395 }
 396
 397
 398 static void ahci_port_stop(struct ata_port *ap)
 399 {
 400         struct device *dev = ap->host_set->dev;
 401         struct ahci_port_priv *pp = ap->private_data;
 402         void __iomem *mmio = ap->host_set->mmio_base;
 403         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 404         u32 tmp;
 405
 406         tmp = readl(port_mmio + PORT_CMD);
 407         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
 408         writel(tmp, port_mmio + PORT_CMD);
 409         readl(port_mmio + PORT_CMD); /* flush */
 410
 411         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
 412          * this is slightly incorrect.
 413          */
 414         msleep(500);
 415
 416         ap->private_data = NULL;
 417         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
 418                           pp->cmd_slot, pp->cmd_slot_dma);
 419         ata_pad_free(ap, dev);
 420         kfree(pp);
 421 }
 422
 423 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 424 {
 425         unsigned int sc_reg;
 426
 427         switch (sc_reg_in) {
 428         case SCR_STATUS:        sc_reg = 0; break;
 429         case SCR_CONTROL:       sc_reg = 1; break;
 430         case SCR_ERROR:         sc_reg = 2; break;
 431         case SCR_ACTIVE:        sc_reg = 3; break;
 432         default:
 433                 return 0xffffffffU;
 434         }
 435
 436         return readl((void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
 437 }
 438
 439
 440 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 441                                u32 val)
 442 {
 443         unsigned int sc_reg;
 444
 445         switch (sc_reg_in) {
 446         case SCR_STATUS:        sc_reg = 0; break;
 447         case SCR_CONTROL:       sc_reg = 1; break;
 448         case SCR_ERROR:         sc_reg = 2; break;
 449         case SCR_ACTIVE:        sc_reg = 3; break;
 450         default:
 451                 return;
 452         }
 453
 454         writel(val, (void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
 455 }
 456
 457 static int ahci_stop_engine(struct ata_port *ap)
 458 {
 459         void __iomem *mmio = ap->host_set->mmio_base;
 460         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 461         int work;
 462         u32 tmp;
 463
 464         tmp = readl(port_mmio + PORT_CMD);
 465         tmp &= ~PORT_CMD_START;
 466         writel(tmp, port_mmio + PORT_CMD);
 467
 468         /* wait for engine to stop.  TODO: this could be
 469          * as long as 500 msec
 470          */
 471         work = 1000;
 472         while (work-- > 0) {
 473                 tmp = readl(port_mmio + PORT_CMD);
 474                 if ((tmp & PORT_CMD_LIST_ON) == 0)
 475                         return 0;
 476                 udelay(10);
 477         }
 478
 479         return -EIO;
 480 }
 481
 482 static void ahci_start_engine(struct ata_port *ap)
 483 {
 484         void __iomem *mmio = ap->host_set->mmio_base;
 485         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 486         u32 tmp;
 487
 488         tmp = readl(port_mmio + PORT_CMD);
 489         tmp |= PORT_CMD_START;
 490         writel(tmp, port_mmio + PORT_CMD);
 491         readl(port_mmio + PORT_CMD); /* flush */
 492 }
 493
 494 static unsigned int ahci_dev_classify(struct ata_port *ap)
 495 {
 496         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 497         struct ata_taskfile tf;
 498         u32 tmp;
 499
 500         tmp = readl(port_mmio + PORT_SIG);
 501         tf.lbah         = (tmp >> 24)   & 0xff;
 502         tf.lbam         = (tmp >> 16)   & 0xff;
 503         tf.lbal         = (tmp >> 8)    & 0xff;
 504         tf.nsect        = (tmp)         & 0xff;
 505
 506         return ata_dev_classify(&tf);
 507 }
 508
 509 static void ahci_phy_reset(struct ata_port *ap)
 510 {
 511         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 512         struct ata_device *dev = &ap->device[0];
 513         u32 new_tmp, tmp;
 514
 515         ahci_stop_engine(ap);
 516         __sata_phy_reset(ap);
 517         ahci_start_engine(ap);
 518
 519         if (ap->flags & ATA_FLAG_PORT_DISABLED)
 520                 return;
 521
 522         dev->class = ahci_dev_classify(ap);
 523         if (!ata_dev_present(dev)) {
 524                 ata_port_disable(ap);
 525                 return;
 526         }
 527
 528         /* Make sure port's ATAPI bit is set appropriately */
 529         new_tmp = tmp = readl(port_mmio + PORT_CMD);
 530         if (dev->class == ATA_DEV_ATAPI)
 531                 new_tmp |= PORT_CMD_ATAPI;
 532         else
 533                 new_tmp &= ~PORT_CMD_ATAPI;
 534         if (new_tmp != tmp) {
 535                 writel(new_tmp, port_mmio + PORT_CMD);
 536                 readl(port_mmio + PORT_CMD); /* flush */
 537         }
 538 }
 539
 540 static u8 ahci_check_status(struct ata_port *ap)
 541 {
 542         void __iomem *mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 543
 544         return readl(mmio + PORT_TFDATA) & 0xFF;
 545 }
 546
 547 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
 548 {
 549         struct ahci_port_priv *pp = ap->private_data;
 550         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 551
 552         ata_tf_from_fis(d2h_fis, tf);
 553 }
 554
 555 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc)
 556 {
 557         struct ahci_port_priv *pp = qc->ap->private_data;
 558         struct scatterlist *sg;
 559         struct ahci_sg *ahci_sg;
 560         unsigned int n_sg = 0;
 561
 562         VPRINTK("ENTER\n");
 563
 564         /*
 565          * Next, the S/G list.
 566          */
 567         ahci_sg = pp->cmd_tbl_sg;
 568         ata_for_each_sg(sg, qc) {
 569                 dma_addr_t addr = sg_dma_address(sg);
 570                 u32 sg_len = sg_dma_len(sg);
 571
 572                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
 573                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
 574                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
 575
 576                 ahci_sg++;
 577                 n_sg++;
 578         }
 579
 580         return n_sg;
 581 }
 582
 583 static void ahci_qc_prep(struct ata_queued_cmd *qc)
 584 {
 585         struct ata_port *ap = qc->ap;
 586         struct ahci_port_priv *pp = ap->private_data;
 587         u32 opts;
 588         const u32 cmd_fis_len = 5; /* five dwords */
 589         unsigned int n_elem;
 590
 591         /*
 592          * Fill in command slot information (currently only one slot,
 593          * slot 0, is currently since we don't do queueing)
 594          */
 595
 596         opts = cmd_fis_len;
 597         if (qc->tf.flags & ATA_TFLAG_WRITE)
 598                 opts |= AHCI_CMD_WRITE;
 599         if (is_atapi_taskfile(&qc->tf))
 600                 opts |= AHCI_CMD_ATAPI;
 601
 602         pp->cmd_slot[0].opts = cpu_to_le32(opts);
 603         pp->cmd_slot[0].status = 0;
 604         pp->cmd_slot[0].tbl_addr = cpu_to_le32(pp->cmd_tbl_dma & 0xffffffff);
 605         pp->cmd_slot[0].tbl_addr_hi = cpu_to_le32((pp->cmd_tbl_dma >> 16) >> 16);
 606
 607         /*
 608          * Fill in command table information.  First, the header,
 609          * a SATA Register - Host to Device command FIS.
 610          */
 611         ata_tf_to_fis(&qc->tf, pp->cmd_tbl, 0);
 612         if (opts & AHCI_CMD_ATAPI) {
 613                 memset(pp->cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
 614                 memcpy(pp->cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, ap->cdb_len);
 615         }
 616
 617         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
 618                 return;
 619
 620         n_elem = ahci_fill_sg(qc);
 621
 622         pp->cmd_slot[0].opts |= cpu_to_le32(n_elem << 16);
 623 }
 624
 625 static void ahci_restart_port(struct ata_port *ap, u32 irq_stat)
 626 {
 627         void __iomem *mmio = ap->host_set->mmio_base;
 628         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 629         u32 tmp;
 630
 631         if ((ap->device[0].class != ATA_DEV_ATAPI) ||
 632             ((irq_stat & PORT_IRQ_TF_ERR) == 0))
 633                 printk(KERN_WARNING "ata%u: port reset, "
 634                        "p_is %x is %x pis %x cmd %x tf %x ss %x se %x\n",
 635                         ap->id,
 636                         irq_stat,
 637                         readl(mmio + HOST_IRQ_STAT),
 638                         readl(port_mmio + PORT_IRQ_STAT),
 639                         readl(port_mmio + PORT_CMD),
 640                         readl(port_mmio + PORT_TFDATA),
 641                         readl(port_mmio + PORT_SCR_STAT),
 642                         readl(port_mmio + PORT_SCR_ERR));
 643
 644         /* stop DMA */
 645         ahci_stop_engine(ap);
 646
 647         /* clear SATA phy error, if any */
 648         tmp = readl(port_mmio + PORT_SCR_ERR);
 649         writel(tmp, port_mmio + PORT_SCR_ERR);
 650
 651         /* if DRQ/BSY is set, device needs to be reset.
 652          * if so, issue COMRESET
 653          */
 654         tmp = readl(port_mmio + PORT_TFDATA);
 655         if (tmp & (ATA_BUSY | ATA_DRQ)) {
 656                 writel(0x301, port_mmio + PORT_SCR_CTL);
 657                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 658                 udelay(10);
 659                 writel(0x300, port_mmio + PORT_SCR_CTL);
 660                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 661         }
 662
 663         /* re-start DMA */
 664         ahci_start_engine(ap);
 665 }
 666
 667 static void ahci_eng_timeout(struct ata_port *ap)
 668 {
 669         struct ata_host_set *host_set = ap->host_set;
 670         void __iomem *mmio = host_set->mmio_base;
 671         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 672         struct ata_queued_cmd *qc;
 673         unsigned long flags;
 674
 675         printk(KERN_WARNING "ata%u: handling error/timeout\n", ap->id);
 676
 677         spin_lock_irqsave(&host_set->lock, flags);
 678
 679         qc = ata_qc_from_tag(ap, ap->active_tag);
 680         if (!qc) {
 681                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
 682                        ap->id);
 683         } else {
 684                 ahci_restart_port(ap, readl(port_mmio + PORT_IRQ_STAT));
 685                 qc->err_mask |= AC_ERR_TIMEOUT;
 686         }
 687
 688         spin_unlock_irqrestore(&host_set->lock, flags);
 689
 690         if (qc)
 691                 ata_eh_qc_complete(qc);
 692 }
 693
 694 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
 695 {
 696         void __iomem *mmio = ap->host_set->mmio_base;
 697         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 698         u32 status, serr, ci;
 699
 700         serr = readl(port_mmio + PORT_SCR_ERR);
 701         writel(serr, port_mmio + PORT_SCR_ERR);
 702
 703         status = readl(port_mmio + PORT_IRQ_STAT);
 704         writel(status, port_mmio + PORT_IRQ_STAT);
 705
 706         ci = readl(port_mmio + PORT_CMD_ISSUE);
 707         if (likely((ci & 0x1) == 0)) {
 708                 if (qc) {
 709                         assert(qc->err_mask == 0);
 710                         ata_qc_complete(qc);
 711                         qc = NULL;
 712                 }
 713         }
 714
 715         if (status & PORT_IRQ_FATAL) {
 716                 unsigned int err_mask;
 717                 if (status & PORT_IRQ_TF_ERR)
 718                         err_mask = AC_ERR_DEV;
 719                 else if (status & PORT_IRQ_IF_ERR)
 720                         err_mask = AC_ERR_ATA_BUS;
 721                 else
 722                         err_mask = AC_ERR_HOST_BUS;
 723
 724                 /* command processing has stopped due to error; restart */
 725                 ahci_restart_port(ap, status);
 726
 727                 if (qc) {
 728                         qc->err_mask |= err_mask;
 729                         ata_qc_complete(qc);
 730                 }
 731         }
 732
 733         return 1;
 734 }
 735
 736 static void ahci_irq_clear(struct ata_port *ap)
 737 {
 738         /* TODO */
 739 }
 740
 741 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs)
 742 {
 743         struct ata_host_set *host_set = dev_instance;
 744         struct ahci_host_priv *hpriv;
 745         unsigned int i, handled = 0;
 746         void __iomem *mmio;
 747         u32 irq_stat, irq_ack = 0;
 748
 749         VPRINTK("ENTER\n");
 750
 751         hpriv = host_set->private_data;
 752         mmio = host_set->mmio_base;
 753
 754         /* sigh.  0xffffffff is a valid return from h/w */
 755         irq_stat = readl(mmio + HOST_IRQ_STAT);
 756         irq_stat &= hpriv->port_map;
 757         if (!irq_stat)
 758                 return IRQ_NONE;
 759
 760         spin_lock(&host_set->lock);
 761
 762         for (i = 0; i < host_set->n_ports; i++) {
 763                 struct ata_port *ap;
 764
 765                 if (!(irq_stat & (1 << i)))
 766                         continue;
 767
 768                 ap = host_set->ports[i];
 769                 if (ap) {
 770                         struct ata_queued_cmd *qc;
 771                         qc = ata_qc_from_tag(ap, ap->active_tag);
 772                         if (!ahci_host_intr(ap, qc))
 773                                 if (ata_ratelimit()) {
 774                                         struct pci_dev *pdev =
 775                                                 to_pci_dev(ap->host_set->dev);
 776                                         dev_printk(KERN_WARNING, &pdev->dev,
 777                                           "unhandled interrupt on port %u\n",
 778                                           i);
 779                                 }
 780
 781                         VPRINTK("port %u\n", i);
 782                 } else {
 783                         VPRINTK("port %u (no irq)\n", i);
 784                         if (ata_ratelimit()) {
 785                                 struct pci_dev *pdev =
 786                                         to_pci_dev(ap->host_set->dev);
 787                                 dev_printk(KERN_WARNING, &pdev->dev,
 788                                         "interrupt on disabled port %u\n", i);
 789                         }
 790                 }
 791
 792                 irq_ack |= (1 << i);
 793         }
 794
 795         if (irq_ack) {
 796                 writel(irq_ack, mmio + HOST_IRQ_STAT);
 797                 handled = 1;
 798         }
 799
 800         spin_unlock(&host_set->lock);
 801
 802         VPRINTK("EXIT\n");
 803
 804         return IRQ_RETVAL(handled);
 805 }
 806
 807 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
 808 {
 809         struct ata_port *ap = qc->ap;
 810         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 811
 812         writel(1, port_mmio + PORT_CMD_ISSUE);
 813         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 814
 815         return 0;
 816 }
 817
 818 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
 819                             unsigned int port_idx)
 820 {
 821         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
 822         base = ahci_port_base_ul(base, port_idx);
 823         VPRINTK("base now==0x%lx\n", base);
 824
 825         port->cmd_addr          = base;
 826         port->scr_addr          = base + PORT_SCR;
 827
 828         VPRINTK("EXIT\n");
 829 }
 830
 831 static int ahci_host_init(struct ata_probe_ent *probe_ent)
 832 {
 833         struct ahci_host_priv *hpriv = probe_ent->private_data;
 834         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 835         void __iomem *mmio = probe_ent->mmio_base;
 836         u32 tmp, cap_save;
 837         unsigned int i, j, using_dac;
 838         int rc;
 839         void __iomem *port_mmio;
 840
 841         cap_save = readl(mmio + HOST_CAP);
 842         cap_save &= ( (1<<28) | (1<<17) );
 843         cap_save |= (1 << 27);
 844
 845         /* global controller reset */
 846         tmp = readl(mmio + HOST_CTL);
 847         if ((tmp & HOST_RESET) == 0) {
 848                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 849                 readl(mmio + HOST_CTL); /* flush */
 850         }
 851
 852         /* reset must complete within 1 second, or
 853          * the hardware should be considered fried.
 854          */
 855         ssleep(1);
 856
 857         tmp = readl(mmio + HOST_CTL);
 858         if (tmp & HOST_RESET) {
 859                 dev_printk(KERN_ERR, &pdev->dev,
 860                            "controller reset failed (0x%x)\n", tmp);
 861                 return -EIO;
 862         }
 863
 864         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 865         (void) readl(mmio + HOST_CTL);  /* flush */
 866         writel(cap_save, mmio + HOST_CAP);
 867         writel(0xf, mmio + HOST_PORTS_IMPL);
 868         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 869
 870         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
 871                 u16 tmp16;
 872
 873                 pci_read_config_word(pdev, 0x92, &tmp16);
 874                 tmp16 |= 0xf;
 875                 pci_write_config_word(pdev, 0x92, tmp16);
 876         }
 877
 878         hpriv->cap = readl(mmio + HOST_CAP);
 879         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
 880         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
 881
 882         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
 883                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
 884
 885         using_dac = hpriv->cap & HOST_CAP_64;
 886         if (using_dac &&
 887             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
 888                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
 889                 if (rc) {
 890                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 891                         if (rc) {
 892                                 dev_printk(KERN_ERR, &pdev->dev,
 893                                            "64-bit DMA enable failed\n");
 894                                 return rc;
 895                         }
 896                 }
 897         } else {
 898                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
 899                 if (rc) {
 900                         dev_printk(KERN_ERR, &pdev->dev,
 901                                    "32-bit DMA enable failed\n");
 902                         return rc;
 903                 }
 904                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 905                 if (rc) {
 906                         dev_printk(KERN_ERR, &pdev->dev,
 907                                    "32-bit consistent DMA enable failed\n");
 908                         return rc;
 909                 }
 910         }
 911
 912         for (i = 0; i < probe_ent->n_ports; i++) {
 913 #if 0 /* BIOSen initialize this incorrectly */
 914                 if (!(hpriv->port_map & (1 << i)))
 915                         continue;
 916 #endif
 917
 918                 port_mmio = ahci_port_base(mmio, i);
 919                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
 920
 921                 ahci_setup_port(&probe_ent->port[i],
 922                                 (unsigned long) mmio, i);
 923
 924                 /* make sure port is not active */
 925                 tmp = readl(port_mmio + PORT_CMD);
 926                 VPRINTK("PORT_CMD 0x%x\n", tmp);
 927                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 928                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
 929                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 930                                  PORT_CMD_FIS_RX | PORT_CMD_START);
 931                         writel(tmp, port_mmio + PORT_CMD);
 932                         readl(port_mmio + PORT_CMD); /* flush */
 933
 934                         /* spec says 500 msecs for each bit, so
 935                          * this is slightly incorrect.
 936                          */
 937                         msleep(500);
 938                 }
 939
 940                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
 941
 942                 j = 0;
 943                 while (j < 100) {
 944                         msleep(10);
 945                         tmp = readl(port_mmio + PORT_SCR_STAT);
 946                         if ((tmp & 0xf) == 0x3)
 947                                 break;
 948                         j++;
 949                 }
 950
 951                 tmp = readl(port_mmio + PORT_SCR_ERR);
 952                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 953                 writel(tmp, port_mmio + PORT_SCR_ERR);
 954
 955                 /* ack any pending irq events for this port */
 956                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 957                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 958                 if (tmp)
 959                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 960
 961                 writel(1 << i, mmio + HOST_IRQ_STAT);
 962
 963                 /* set irq mask (enables interrupts) */
 964                 writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
 965         }
 966
 967         tmp = readl(mmio + HOST_CTL);
 968         VPRINTK("HOST_CTL 0x%x\n", tmp);
 969         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 970         tmp = readl(mmio + HOST_CTL);
 971         VPRINTK("HOST_CTL 0x%x\n", tmp);
 972
 973         pci_set_master(pdev);
 974
 975         return 0;
 976 }
 977
 978 static void ahci_print_info(struct ata_probe_ent *probe_ent)
 979 {
 980         struct ahci_host_priv *hpriv = probe_ent->private_data;
 981         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 982         void __iomem *mmio = probe_ent->mmio_base;
 983         u32 vers, cap, impl, speed;
 984         const char *speed_s;
 985         u16 cc;
 986         const char *scc_s;
 987
 988         vers = readl(mmio + HOST_VERSION);
 989         cap = hpriv->cap;
 990         impl = hpriv->port_map;
 991
 992         speed = (cap >> 20) & 0xf;
 993         if (speed == 1)
 994                 speed_s = "1.5";
 995         else if (speed == 2)
 996                 speed_s = "3";
 997         else
 998                 speed_s = "?";
 999
1000         pci_read_config_word(pdev, 0x0a, &cc);
1001         if (cc == 0x0101)
1002                 scc_s = "IDE";
1003         else if (cc == 0x0106)
1004                 scc_s = "SATA";
1005         else if (cc == 0x0104)
1006                 scc_s = "RAID";
1007         else
1008                 scc_s = "unknown";
1009
1010         dev_printk(KERN_INFO, &pdev->dev,
1011                 "AHCI %02x%02x.%02x%02x "
1012                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
1013                 ,
1014
1015                 (vers >> 24) & 0xff,
1016                 (vers >> 16) & 0xff,
1017                 (vers >> 8) & 0xff,
1018                 vers & 0xff,
1019
1020                 ((cap >> 8) & 0x1f) + 1,
1021                 (cap & 0x1f) + 1,
1022                 speed_s,
1023                 impl,
1024                 scc_s);
1025
1026         dev_printk(KERN_INFO, &pdev->dev,
1027                 "flags: "
1028                 "%s%s%s%s%s%s"
1029                 "%s%s%s%s%s%s%s\n"
1030                 ,
1031
1032                 cap & (1 << 31) ? "64bit " : "",
1033                 cap & (1 << 30) ? "ncq " : "",
1034                 cap & (1 << 28) ? "ilck " : "",
1035                 cap & (1 << 27) ? "stag " : "",
1036                 cap & (1 << 26) ? "pm " : "",
1037                 cap & (1 << 25) ? "led " : "",
1038
1039                 cap & (1 << 24) ? "clo " : "",
1040                 cap & (1 << 19) ? "nz " : "",
1041                 cap & (1 << 18) ? "only " : "",
1042                 cap & (1 << 17) ? "pmp " : "",
1043                 cap & (1 << 15) ? "pio " : "",
1044                 cap & (1 << 14) ? "slum " : "",
1045                 cap & (1 << 13) ? "part " : ""
1046                 );
1047 }
1048
1049 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
1050 {
1051         static int printed_version;
1052         struct ata_probe_ent *probe_ent = NULL;
1053         struct ahci_host_priv *hpriv;
1054         unsigned long base;
1055         void __iomem *mmio_base;
1056         unsigned int board_idx = (unsigned int) ent->driver_data;
1057         int have_msi, pci_dev_busy = 0;
1058         int rc;
1059
1060         VPRINTK("ENTER\n");
1061
1062         if (!printed_version++)
1063                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1064
1065         rc = pci_enable_device(pdev);
1066         if (rc)
1067                 return rc;
1068
1069         rc = pci_request_regions(pdev, DRV_NAME);
1070         if (rc) {
1071                 pci_dev_busy = 1;
1072                 goto err_out;
1073         }
1074
1075         if (pci_enable_msi(pdev) == 0)
1076                 have_msi = 1;
1077         else {
1078                 pci_intx(pdev, 1);
1079                 have_msi = 0;
1080         }
1081
1082         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
1083         if (probe_ent == NULL) {
1084                 rc = -ENOMEM;
1085                 goto err_out_msi;
1086         }
1087
1088         memset(probe_ent, 0, sizeof(*probe_ent));
1089         probe_ent->dev = pci_dev_to_dev(pdev);
1090         INIT_LIST_HEAD(&probe_ent->node);
1091
1092         mmio_base = pci_iomap(pdev, AHCI_PCI_BAR, 0);
1093         if (mmio_base == NULL) {
1094                 rc = -ENOMEM;
1095                 goto err_out_free_ent;
1096         }
1097         base = (unsigned long) mmio_base;
1098
1099         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1100         if (!hpriv) {
1101                 rc = -ENOMEM;
1102                 goto err_out_iounmap;
1103         }
1104         memset(hpriv, 0, sizeof(*hpriv));
1105
1106         probe_ent->sht          = ahci_port_info[board_idx].sht;
1107         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1108         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1109         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1110         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1111
1112         probe_ent->irq = pdev->irq;
1113         probe_ent->irq_flags = SA_SHIRQ;
1114         probe_ent->mmio_base = mmio_base;
1115         probe_ent->private_data = hpriv;
1116
1117         if (have_msi)
1118                 hpriv->flags |= AHCI_FLAG_MSI;
1119
1120         /* JMicron-specific fixup: make sure we're in AHCI mode */
1121         if (pdev->vendor == 0x197b)
1122                 pci_write_config_byte(pdev, 0x41, 0xa1);
1123
1124         /* initialize adapter */
1125         rc = ahci_host_init(probe_ent);
1126         if (rc)
1127                 goto err_out_hpriv;
1128
1129         ahci_print_info(probe_ent);
1130
1131         /* FIXME: check ata_device_add return value */
1132         ata_device_add(probe_ent);
1133         kfree(probe_ent);
1134
1135         return 0;
1136
1137 err_out_hpriv:
1138         kfree(hpriv);
1139 err_out_iounmap:
1140         pci_iounmap(pdev, mmio_base);
1141 err_out_free_ent:
1142         kfree(probe_ent);
1143 err_out_msi:
1144         if (have_msi)
1145                 pci_disable_msi(pdev);
1146         else
1147                 pci_intx(pdev, 0);
1148         pci_release_regions(pdev);
1149 err_out:
1150         if (!pci_dev_busy)
1151                 pci_disable_device(pdev);
1152         return rc;
1153 }
1154
1155 static void ahci_remove_one (struct pci_dev *pdev)
1156 {
1157         struct device *dev = pci_dev_to_dev(pdev);
1158         struct ata_host_set *host_set = dev_get_drvdata(dev);
1159         struct ahci_host_priv *hpriv = host_set->private_data;
1160         struct ata_port *ap;
1161         unsigned int i;
1162         int have_msi;
1163
1164         for (i = 0; i < host_set->n_ports; i++) {
1165                 ap = host_set->ports[i];
1166
1167                 scsi_remove_host(ap->host);
1168         }
1169
1170         have_msi = hpriv->flags & AHCI_FLAG_MSI;
1171         free_irq(host_set->irq, host_set);
1172
1173         for (i = 0; i < host_set->n_ports; i++) {
1174                 ap = host_set->ports[i];
1175
1176                 ata_scsi_release(ap->host);
1177                 scsi_host_put(ap->host);
1178         }
1179
1180         kfree(hpriv);
1181         pci_iounmap(pdev, host_set->mmio_base);
1182         kfree(host_set);
1183
1184         if (have_msi)
1185                 pci_disable_msi(pdev);
1186         else
1187                 pci_intx(pdev, 0);
1188         pci_release_regions(pdev);
1189         pci_disable_device(pdev);
1190         dev_set_drvdata(dev, NULL);
1191 }
1192
1193 static int __init ahci_init(void)
1194 {
1195         return pci_module_init(&ahci_pci_driver);
1196 }
1197
1198 static void __exit ahci_exit(void)
1199 {
1200         pci_unregister_driver(&ahci_pci_driver);
1201 }
1202
1203
1204 MODULE_AUTHOR("Jeff Garzik");
1205 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1206 MODULE_LICENSE("GPL");
1207 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1208 MODULE_VERSION(DRV_VERSION);
1209
1210 module_init(ahci_init);
1211 module_exit(ahci_exit);