git.oblomov.eu Git - linux-2.6/blob - drivers/scsi/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *  Copyright 2004-2005 Red Hat, Inc.
   9  *
  10  *
  11  *  This program is free software; you can redistribute it and/or modify
  12  *  it under the terms of the GNU General Public License as published by
  13  *  the Free Software Foundation; either version 2, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful,
  17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  *  GNU General Public License for more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License
  22  *  along with this program; see the file COPYING.  If not, write to
  23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  24  *
  25  *
  26  * libata documentation is available via 'make {ps|pdf}docs',
  27  * as Documentation/DocBook/libata.*
  28  *
  29  * AHCI hardware documentation:
  30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
  32  *
  33  */
  34
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/init.h>
  39 #include <linux/blkdev.h>
  40 #include <linux/delay.h>
  41 #include <linux/interrupt.h>
  42 #include <linux/sched.h>
  43 #include <linux/dma-mapping.h>
  44 #include <linux/device.h>
  45 #include <scsi/scsi_host.h>
  46 #include <scsi/scsi_cmnd.h>
  47 #include <linux/libata.h>
  48 #include <asm/io.h>
  49
  50 #define DRV_NAME        "ahci"
  51 #define DRV_VERSION     "1.2"
  52
  53
  54 enum {
  55         AHCI_PCI_BAR            = 5,
  56         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  57         AHCI_DMA_BOUNDARY       = 0xffffffff,
  58         AHCI_USE_CLUSTERING     = 0,
  59         AHCI_CMD_SLOT_SZ        = 32 * 32,
  60         AHCI_RX_FIS_SZ          = 256,
  61         AHCI_CMD_TBL_HDR        = 0x80,
  62         AHCI_CMD_TBL_CDB        = 0x40,
  63         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR + (AHCI_MAX_SG * 16),
  64         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_SZ +
  65                                   AHCI_RX_FIS_SZ,
  66         AHCI_IRQ_ON_SG          = (1 << 31),
  67         AHCI_CMD_ATAPI          = (1 << 5),
  68         AHCI_CMD_WRITE          = (1 << 6),
  69         AHCI_CMD_RESET          = (1 << 8),
  70         AHCI_CMD_CLR_BUSY       = (1 << 10),
  71
  72         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  73
  74         board_ahci              = 0,
  75
  76         /* global controller registers */
  77         HOST_CAP                = 0x00, /* host capabilities */
  78         HOST_CTL                = 0x04, /* global host control */
  79         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  80         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  81         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  82
  83         /* HOST_CTL bits */
  84         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  85         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  86         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  87
  88         /* HOST_CAP bits */
  89         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
  90         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
  91
  92         /* registers for each SATA port */
  93         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
  94         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
  95         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
  96         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
  97         PORT_IRQ_STAT           = 0x10, /* interrupt status */
  98         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
  99         PORT_CMD                = 0x18, /* port command */
 100         PORT_TFDATA             = 0x20, /* taskfile data */
 101         PORT_SIG                = 0x24, /* device TF signature */
 102         PORT_CMD_ISSUE          = 0x38, /* command issue */
 103         PORT_SCR                = 0x28, /* SATA phy register block */
 104         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
 105         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
 106         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
 107         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
 108
 109         /* PORT_IRQ_{STAT,MASK} bits */
 110         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
 111         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
 112         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 113         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 114         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 115         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 116         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 117         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 118
 119         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 120         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 121         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 122         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 123         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 124         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 125         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 126         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 127         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 128
 129         PORT_IRQ_FATAL          = PORT_IRQ_TF_ERR |
 130                                   PORT_IRQ_HBUS_ERR |
 131                                   PORT_IRQ_HBUS_DATA_ERR |
 132                                   PORT_IRQ_IF_ERR,
 133         DEF_PORT_IRQ            = PORT_IRQ_FATAL | PORT_IRQ_PHYRDY |
 134                                   PORT_IRQ_CONNECT | PORT_IRQ_SG_DONE |
 135                                   PORT_IRQ_UNK_FIS | PORT_IRQ_SDB_FIS |
 136                                   PORT_IRQ_DMAS_FIS | PORT_IRQ_PIOS_FIS |
 137                                   PORT_IRQ_D2H_REG_FIS,
 138
 139         /* PORT_CMD bits */
 140         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
 141         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 142         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 143         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 144         PORT_CMD_CLO            = (1 << 3), /* Command list override */
 145         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 146         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 147         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 148
 149         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 150         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 151         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 152
 153         /* hpriv->flags bits */
 154         AHCI_FLAG_MSI           = (1 << 0),
 155 };
 156
 157 struct ahci_cmd_hdr {
 158         u32                     opts;
 159         u32                     status;
 160         u32                     tbl_addr;
 161         u32                     tbl_addr_hi;
 162         u32                     reserved[4];
 163 };
 164
 165 struct ahci_sg {
 166         u32                     addr;
 167         u32                     addr_hi;
 168         u32                     reserved;
 169         u32                     flags_size;
 170 };
 171
 172 struct ahci_host_priv {
 173         unsigned long           flags;
 174         u32                     cap;    /* cache of HOST_CAP register */
 175         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
 176 };
 177
 178 struct ahci_port_priv {
 179         struct ahci_cmd_hdr     *cmd_slot;
 180         dma_addr_t              cmd_slot_dma;
 181         void                    *cmd_tbl;
 182         dma_addr_t              cmd_tbl_dma;
 183         struct ahci_sg          *cmd_tbl_sg;
 184         void                    *rx_fis;
 185         dma_addr_t              rx_fis_dma;
 186 };
 187
 188 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 189 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 190 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 191 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
 192 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
 193 static void ahci_phy_reset(struct ata_port *ap);
 194 static void ahci_irq_clear(struct ata_port *ap);
 195 static void ahci_eng_timeout(struct ata_port *ap);
 196 static int ahci_port_start(struct ata_port *ap);
 197 static void ahci_port_stop(struct ata_port *ap);
 198 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 199 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 200 static u8 ahci_check_status(struct ata_port *ap);
 201 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc);
 202 static void ahci_remove_one (struct pci_dev *pdev);
 203
 204 static struct scsi_host_template ahci_sht = {
 205         .module                 = THIS_MODULE,
 206         .name                   = DRV_NAME,
 207         .ioctl                  = ata_scsi_ioctl,
 208         .queuecommand           = ata_scsi_queuecmd,
 209         .eh_timed_out           = ata_scsi_timed_out,
 210         .eh_strategy_handler    = ata_scsi_error,
 211         .can_queue              = ATA_DEF_QUEUE,
 212         .this_id                = ATA_SHT_THIS_ID,
 213         .sg_tablesize           = AHCI_MAX_SG,
 214         .max_sectors            = ATA_MAX_SECTORS,
 215         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 216         .emulated               = ATA_SHT_EMULATED,
 217         .use_clustering         = AHCI_USE_CLUSTERING,
 218         .proc_name              = DRV_NAME,
 219         .dma_boundary           = AHCI_DMA_BOUNDARY,
 220         .slave_configure        = ata_scsi_slave_config,
 221         .bios_param             = ata_std_bios_param,
 222 };
 223
 224 static const struct ata_port_operations ahci_ops = {
 225         .port_disable           = ata_port_disable,
 226
 227         .check_status           = ahci_check_status,
 228         .check_altstatus        = ahci_check_status,
 229         .dev_select             = ata_noop_dev_select,
 230
 231         .tf_read                = ahci_tf_read,
 232
 233         .phy_reset              = ahci_phy_reset,
 234
 235         .qc_prep                = ahci_qc_prep,
 236         .qc_issue               = ahci_qc_issue,
 237
 238         .eng_timeout            = ahci_eng_timeout,
 239
 240         .irq_handler            = ahci_interrupt,
 241         .irq_clear              = ahci_irq_clear,
 242
 243         .scr_read               = ahci_scr_read,
 244         .scr_write              = ahci_scr_write,
 245
 246         .port_start             = ahci_port_start,
 247         .port_stop              = ahci_port_stop,
 248 };
 249
 250 static const struct ata_port_info ahci_port_info[] = {
 251         /* board_ahci */
 252         {
 253                 .sht            = &ahci_sht,
 254                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 255                                   ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
 256                                   ATA_FLAG_PIO_DMA,
 257                 .pio_mask       = 0x1f, /* pio0-4 */
 258                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 259                 .port_ops       = &ahci_ops,
 260         },
 261 };
 262
 263 static const struct pci_device_id ahci_pci_tbl[] = {
 264         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 265           board_ahci }, /* ICH6 */
 266         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 267           board_ahci }, /* ICH6M */
 268         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 269           board_ahci }, /* ICH7 */
 270         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 271           board_ahci }, /* ICH7M */
 272         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 273           board_ahci }, /* ICH7R */
 274         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 275           board_ahci }, /* ULi M5288 */
 276         { PCI_VENDOR_ID_INTEL, 0x2681, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 277           board_ahci }, /* ESB2 */
 278         { PCI_VENDOR_ID_INTEL, 0x2682, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 279           board_ahci }, /* ESB2 */
 280         { PCI_VENDOR_ID_INTEL, 0x2683, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 281           board_ahci }, /* ESB2 */
 282         { PCI_VENDOR_ID_INTEL, 0x27c6, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 283           board_ahci }, /* ICH7-M DH */
 284         { PCI_VENDOR_ID_INTEL, 0x2821, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 285           board_ahci }, /* ICH8 */
 286         { PCI_VENDOR_ID_INTEL, 0x2822, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 287           board_ahci }, /* ICH8 */
 288         { PCI_VENDOR_ID_INTEL, 0x2824, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 289           board_ahci }, /* ICH8 */
 290         { PCI_VENDOR_ID_INTEL, 0x2829, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 291           board_ahci }, /* ICH8M */
 292         { PCI_VENDOR_ID_INTEL, 0x282a, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 293           board_ahci }, /* ICH8M */
 294         { 0x197b, 0x2360, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 295           board_ahci }, /* JMicron JMB360 */
 296         { 0x197b, 0x2363, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 297           board_ahci }, /* JMicron JMB363 */
 298         { }     /* terminate list */
 299 };
 300
 301
 302 static struct pci_driver ahci_pci_driver = {
 303         .name                   = DRV_NAME,
 304         .id_table               = ahci_pci_tbl,
 305         .probe                  = ahci_init_one,
 306         .remove                 = ahci_remove_one,
 307 };
 308
 309
 310 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
 311 {
 312         return base + 0x100 + (port * 0x80);
 313 }
 314
 315 static inline void __iomem *ahci_port_base (void __iomem *base, unsigned int port)
 316 {
 317         return (void __iomem *) ahci_port_base_ul((unsigned long)base, port);
 318 }
 319
 320 static int ahci_port_start(struct ata_port *ap)
 321 {
 322         struct device *dev = ap->host_set->dev;
 323         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 324         struct ahci_port_priv *pp;
 325         void __iomem *mmio = ap->host_set->mmio_base;
 326         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 327         void *mem;
 328         dma_addr_t mem_dma;
 329         int rc;
 330
 331         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 332         if (!pp)
 333                 return -ENOMEM;
 334         memset(pp, 0, sizeof(*pp));
 335
 336         rc = ata_pad_alloc(ap, dev);
 337         if (rc) {
 338                 kfree(pp);
 339                 return rc;
 340         }
 341
 342         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
 343         if (!mem) {
 344                 ata_pad_free(ap, dev);
 345                 kfree(pp);
 346                 return -ENOMEM;
 347         }
 348         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 349
 350         /*
 351          * First item in chunk of DMA memory: 32-slot command table,
 352          * 32 bytes each in size
 353          */
 354         pp->cmd_slot = mem;
 355         pp->cmd_slot_dma = mem_dma;
 356
 357         mem += AHCI_CMD_SLOT_SZ;
 358         mem_dma += AHCI_CMD_SLOT_SZ;
 359
 360         /*
 361          * Second item: Received-FIS area
 362          */
 363         pp->rx_fis = mem;
 364         pp->rx_fis_dma = mem_dma;
 365
 366         mem += AHCI_RX_FIS_SZ;
 367         mem_dma += AHCI_RX_FIS_SZ;
 368
 369         /*
 370          * Third item: data area for storing a single command
 371          * and its scatter-gather table
 372          */
 373         pp->cmd_tbl = mem;
 374         pp->cmd_tbl_dma = mem_dma;
 375
 376         pp->cmd_tbl_sg = mem + AHCI_CMD_TBL_HDR;
 377
 378         ap->private_data = pp;
 379
 380         if (hpriv->cap & HOST_CAP_64)
 381                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
 382         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 383         readl(port_mmio + PORT_LST_ADDR); /* flush */
 384
 385         if (hpriv->cap & HOST_CAP_64)
 386                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
 387         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 388         readl(port_mmio + PORT_FIS_ADDR); /* flush */
 389
 390         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 391                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 392                PORT_CMD_START, port_mmio + PORT_CMD);
 393         readl(port_mmio + PORT_CMD); /* flush */
 394
 395         return 0;
 396 }
 397
 398
 399 static void ahci_port_stop(struct ata_port *ap)
 400 {
 401         struct device *dev = ap->host_set->dev;
 402         struct ahci_port_priv *pp = ap->private_data;
 403         void __iomem *mmio = ap->host_set->mmio_base;
 404         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 405         u32 tmp;
 406
 407         tmp = readl(port_mmio + PORT_CMD);
 408         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
 409         writel(tmp, port_mmio + PORT_CMD);
 410         readl(port_mmio + PORT_CMD); /* flush */
 411
 412         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
 413          * this is slightly incorrect.
 414          */
 415         msleep(500);
 416
 417         ap->private_data = NULL;
 418         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
 419                           pp->cmd_slot, pp->cmd_slot_dma);
 420         ata_pad_free(ap, dev);
 421         kfree(pp);
 422 }
 423
 424 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 425 {
 426         unsigned int sc_reg;
 427
 428         switch (sc_reg_in) {
 429         case SCR_STATUS:        sc_reg = 0; break;
 430         case SCR_CONTROL:       sc_reg = 1; break;
 431         case SCR_ERROR:         sc_reg = 2; break;
 432         case SCR_ACTIVE:        sc_reg = 3; break;
 433         default:
 434                 return 0xffffffffU;
 435         }
 436
 437         return readl((void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
 438 }
 439
 440
 441 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 442                                u32 val)
 443 {
 444         unsigned int sc_reg;
 445
 446         switch (sc_reg_in) {
 447         case SCR_STATUS:        sc_reg = 0; break;
 448         case SCR_CONTROL:       sc_reg = 1; break;
 449         case SCR_ERROR:         sc_reg = 2; break;
 450         case SCR_ACTIVE:        sc_reg = 3; break;
 451         default:
 452                 return;
 453         }
 454
 455         writel(val, (void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
 456 }
 457
 458 static int ahci_stop_engine(struct ata_port *ap)
 459 {
 460         void __iomem *mmio = ap->host_set->mmio_base;
 461         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 462         int work;
 463         u32 tmp;
 464
 465         tmp = readl(port_mmio + PORT_CMD);
 466         tmp &= ~PORT_CMD_START;
 467         writel(tmp, port_mmio + PORT_CMD);
 468
 469         /* wait for engine to stop.  TODO: this could be
 470          * as long as 500 msec
 471          */
 472         work = 1000;
 473         while (work-- > 0) {
 474                 tmp = readl(port_mmio + PORT_CMD);
 475                 if ((tmp & PORT_CMD_LIST_ON) == 0)
 476                         return 0;
 477                 udelay(10);
 478         }
 479
 480         return -EIO;
 481 }
 482
 483 static void ahci_start_engine(struct ata_port *ap)
 484 {
 485         void __iomem *mmio = ap->host_set->mmio_base;
 486         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 487         u32 tmp;
 488
 489         tmp = readl(port_mmio + PORT_CMD);
 490         tmp |= PORT_CMD_START;
 491         writel(tmp, port_mmio + PORT_CMD);
 492         readl(port_mmio + PORT_CMD); /* flush */
 493 }
 494
 495 static unsigned int ahci_dev_classify(struct ata_port *ap)
 496 {
 497         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 498         struct ata_taskfile tf;
 499         u32 tmp;
 500
 501         tmp = readl(port_mmio + PORT_SIG);
 502         tf.lbah         = (tmp >> 24)   & 0xff;
 503         tf.lbam         = (tmp >> 16)   & 0xff;
 504         tf.lbal         = (tmp >> 8)    & 0xff;
 505         tf.nsect        = (tmp)         & 0xff;
 506
 507         return ata_dev_classify(&tf);
 508 }
 509
 510 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, u32 opts)
 511 {
 512         pp->cmd_slot[0].opts = cpu_to_le32(opts);
 513         pp->cmd_slot[0].status = 0;
 514         pp->cmd_slot[0].tbl_addr = cpu_to_le32(pp->cmd_tbl_dma & 0xffffffff);
 515         pp->cmd_slot[0].tbl_addr_hi = cpu_to_le32((pp->cmd_tbl_dma >> 16) >> 16);
 516 }
 517
 518 static void ahci_phy_reset(struct ata_port *ap)
 519 {
 520         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 521         struct ata_device *dev = &ap->device[0];
 522         u32 new_tmp, tmp;
 523
 524         ahci_stop_engine(ap);
 525         __sata_phy_reset(ap);
 526         ahci_start_engine(ap);
 527
 528         if (ap->flags & ATA_FLAG_PORT_DISABLED)
 529                 return;
 530
 531         dev->class = ahci_dev_classify(ap);
 532         if (!ata_dev_present(dev)) {
 533                 ata_port_disable(ap);
 534                 return;
 535         }
 536
 537         /* Make sure port's ATAPI bit is set appropriately */
 538         new_tmp = tmp = readl(port_mmio + PORT_CMD);
 539         if (dev->class == ATA_DEV_ATAPI)
 540                 new_tmp |= PORT_CMD_ATAPI;
 541         else
 542                 new_tmp &= ~PORT_CMD_ATAPI;
 543         if (new_tmp != tmp) {
 544                 writel(new_tmp, port_mmio + PORT_CMD);
 545                 readl(port_mmio + PORT_CMD); /* flush */
 546         }
 547 }
 548
 549 static u8 ahci_check_status(struct ata_port *ap)
 550 {
 551         void __iomem *mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 552
 553         return readl(mmio + PORT_TFDATA) & 0xFF;
 554 }
 555
 556 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
 557 {
 558         struct ahci_port_priv *pp = ap->private_data;
 559         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 560
 561         ata_tf_from_fis(d2h_fis, tf);
 562 }
 563
 564 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc)
 565 {
 566         struct ahci_port_priv *pp = qc->ap->private_data;
 567         struct scatterlist *sg;
 568         struct ahci_sg *ahci_sg;
 569         unsigned int n_sg = 0;
 570
 571         VPRINTK("ENTER\n");
 572
 573         /*
 574          * Next, the S/G list.
 575          */
 576         ahci_sg = pp->cmd_tbl_sg;
 577         ata_for_each_sg(sg, qc) {
 578                 dma_addr_t addr = sg_dma_address(sg);
 579                 u32 sg_len = sg_dma_len(sg);
 580
 581                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
 582                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
 583                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
 584
 585                 ahci_sg++;
 586                 n_sg++;
 587         }
 588
 589         return n_sg;
 590 }
 591
 592 static void ahci_qc_prep(struct ata_queued_cmd *qc)
 593 {
 594         struct ata_port *ap = qc->ap;
 595         struct ahci_port_priv *pp = ap->private_data;
 596         int is_atapi = is_atapi_taskfile(&qc->tf);
 597         u32 opts;
 598         const u32 cmd_fis_len = 5; /* five dwords */
 599         unsigned int n_elem;
 600
 601         /*
 602          * Fill in command table information.  First, the header,
 603          * a SATA Register - Host to Device command FIS.
 604          */
 605         ata_tf_to_fis(&qc->tf, pp->cmd_tbl, 0);
 606         if (is_atapi) {
 607                 memset(pp->cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
 608                 memcpy(pp->cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, ap->cdb_len);
 609         }
 610
 611         n_elem = 0;
 612         if (qc->flags & ATA_QCFLAG_DMAMAP)
 613                 n_elem = ahci_fill_sg(qc);
 614
 615         /*
 616          * Fill in command slot information.
 617          */
 618         opts = cmd_fis_len | n_elem << 16;
 619         if (qc->tf.flags & ATA_TFLAG_WRITE)
 620                 opts |= AHCI_CMD_WRITE;
 621         if (is_atapi)
 622                 opts |= AHCI_CMD_ATAPI;
 623
 624         ahci_fill_cmd_slot(pp, opts);
 625 }
 626
 627 static void ahci_restart_port(struct ata_port *ap, u32 irq_stat)
 628 {
 629         void __iomem *mmio = ap->host_set->mmio_base;
 630         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 631         u32 tmp;
 632
 633         if ((ap->device[0].class != ATA_DEV_ATAPI) ||
 634             ((irq_stat & PORT_IRQ_TF_ERR) == 0))
 635                 printk(KERN_WARNING "ata%u: port reset, "
 636                        "p_is %x is %x pis %x cmd %x tf %x ss %x se %x\n",
 637                         ap->id,
 638                         irq_stat,
 639                         readl(mmio + HOST_IRQ_STAT),
 640                         readl(port_mmio + PORT_IRQ_STAT),
 641                         readl(port_mmio + PORT_CMD),
 642                         readl(port_mmio + PORT_TFDATA),
 643                         readl(port_mmio + PORT_SCR_STAT),
 644                         readl(port_mmio + PORT_SCR_ERR));
 645
 646         /* stop DMA */
 647         ahci_stop_engine(ap);
 648
 649         /* clear SATA phy error, if any */
 650         tmp = readl(port_mmio + PORT_SCR_ERR);
 651         writel(tmp, port_mmio + PORT_SCR_ERR);
 652
 653         /* if DRQ/BSY is set, device needs to be reset.
 654          * if so, issue COMRESET
 655          */
 656         tmp = readl(port_mmio + PORT_TFDATA);
 657         if (tmp & (ATA_BUSY | ATA_DRQ)) {
 658                 writel(0x301, port_mmio + PORT_SCR_CTL);
 659                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 660                 udelay(10);
 661                 writel(0x300, port_mmio + PORT_SCR_CTL);
 662                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 663         }
 664
 665         /* re-start DMA */
 666         ahci_start_engine(ap);
 667 }
 668
 669 static void ahci_eng_timeout(struct ata_port *ap)
 670 {
 671         struct ata_host_set *host_set = ap->host_set;
 672         void __iomem *mmio = host_set->mmio_base;
 673         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 674         struct ata_queued_cmd *qc;
 675         unsigned long flags;
 676
 677         printk(KERN_WARNING "ata%u: handling error/timeout\n", ap->id);
 678
 679         spin_lock_irqsave(&host_set->lock, flags);
 680
 681         ahci_restart_port(ap, readl(port_mmio + PORT_IRQ_STAT));
 682         qc = ata_qc_from_tag(ap, ap->active_tag);
 683         qc->err_mask |= AC_ERR_TIMEOUT;
 684
 685         spin_unlock_irqrestore(&host_set->lock, flags);
 686
 687         ata_eh_qc_complete(qc);
 688 }
 689
 690 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
 691 {
 692         void __iomem *mmio = ap->host_set->mmio_base;
 693         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 694         u32 status, serr, ci;
 695
 696         serr = readl(port_mmio + PORT_SCR_ERR);
 697         writel(serr, port_mmio + PORT_SCR_ERR);
 698
 699         status = readl(port_mmio + PORT_IRQ_STAT);
 700         writel(status, port_mmio + PORT_IRQ_STAT);
 701
 702         ci = readl(port_mmio + PORT_CMD_ISSUE);
 703         if (likely((ci & 0x1) == 0)) {
 704                 if (qc) {
 705                         assert(qc->err_mask == 0);
 706                         ata_qc_complete(qc);
 707                         qc = NULL;
 708                 }
 709         }
 710
 711         if (status & PORT_IRQ_FATAL) {
 712                 unsigned int err_mask;
 713                 if (status & PORT_IRQ_TF_ERR)
 714                         err_mask = AC_ERR_DEV;
 715                 else if (status & PORT_IRQ_IF_ERR)
 716                         err_mask = AC_ERR_ATA_BUS;
 717                 else
 718                         err_mask = AC_ERR_HOST_BUS;
 719
 720                 /* command processing has stopped due to error; restart */
 721                 ahci_restart_port(ap, status);
 722
 723                 if (qc) {
 724                         qc->err_mask |= err_mask;
 725                         ata_qc_complete(qc);
 726                 }
 727         }
 728
 729         return 1;
 730 }
 731
 732 static void ahci_irq_clear(struct ata_port *ap)
 733 {
 734         /* TODO */
 735 }
 736
 737 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs)
 738 {
 739         struct ata_host_set *host_set = dev_instance;
 740         struct ahci_host_priv *hpriv;
 741         unsigned int i, handled = 0;
 742         void __iomem *mmio;
 743         u32 irq_stat, irq_ack = 0;
 744
 745         VPRINTK("ENTER\n");
 746
 747         hpriv = host_set->private_data;
 748         mmio = host_set->mmio_base;
 749
 750         /* sigh.  0xffffffff is a valid return from h/w */
 751         irq_stat = readl(mmio + HOST_IRQ_STAT);
 752         irq_stat &= hpriv->port_map;
 753         if (!irq_stat)
 754                 return IRQ_NONE;
 755
 756         spin_lock(&host_set->lock);
 757
 758         for (i = 0; i < host_set->n_ports; i++) {
 759                 struct ata_port *ap;
 760
 761                 if (!(irq_stat & (1 << i)))
 762                         continue;
 763
 764                 ap = host_set->ports[i];
 765                 if (ap) {
 766                         struct ata_queued_cmd *qc;
 767                         qc = ata_qc_from_tag(ap, ap->active_tag);
 768                         if (!ahci_host_intr(ap, qc))
 769                                 if (ata_ratelimit()) {
 770                                         struct pci_dev *pdev =
 771                                                 to_pci_dev(ap->host_set->dev);
 772                                         dev_printk(KERN_WARNING, &pdev->dev,
 773                                           "unhandled interrupt on port %u\n",
 774                                           i);
 775                                 }
 776
 777                         VPRINTK("port %u\n", i);
 778                 } else {
 779                         VPRINTK("port %u (no irq)\n", i);
 780                         if (ata_ratelimit()) {
 781                                 struct pci_dev *pdev =
 782                                         to_pci_dev(ap->host_set->dev);
 783                                 dev_printk(KERN_WARNING, &pdev->dev,
 784                                         "interrupt on disabled port %u\n", i);
 785                         }
 786                 }
 787
 788                 irq_ack |= (1 << i);
 789         }
 790
 791         if (irq_ack) {
 792                 writel(irq_ack, mmio + HOST_IRQ_STAT);
 793                 handled = 1;
 794         }
 795
 796         spin_unlock(&host_set->lock);
 797
 798         VPRINTK("EXIT\n");
 799
 800         return IRQ_RETVAL(handled);
 801 }
 802
 803 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
 804 {
 805         struct ata_port *ap = qc->ap;
 806         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 807
 808         writel(1, port_mmio + PORT_CMD_ISSUE);
 809         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 810
 811         return 0;
 812 }
 813
 814 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
 815                             unsigned int port_idx)
 816 {
 817         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
 818         base = ahci_port_base_ul(base, port_idx);
 819         VPRINTK("base now==0x%lx\n", base);
 820
 821         port->cmd_addr          = base;
 822         port->scr_addr          = base + PORT_SCR;
 823
 824         VPRINTK("EXIT\n");
 825 }
 826
 827 static int ahci_host_init(struct ata_probe_ent *probe_ent)
 828 {
 829         struct ahci_host_priv *hpriv = probe_ent->private_data;
 830         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 831         void __iomem *mmio = probe_ent->mmio_base;
 832         u32 tmp, cap_save;
 833         unsigned int i, j, using_dac;
 834         int rc;
 835         void __iomem *port_mmio;
 836
 837         cap_save = readl(mmio + HOST_CAP);
 838         cap_save &= ( (1<<28) | (1<<17) );
 839         cap_save |= (1 << 27);
 840
 841         /* global controller reset */
 842         tmp = readl(mmio + HOST_CTL);
 843         if ((tmp & HOST_RESET) == 0) {
 844                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 845                 readl(mmio + HOST_CTL); /* flush */
 846         }
 847
 848         /* reset must complete within 1 second, or
 849          * the hardware should be considered fried.
 850          */
 851         ssleep(1);
 852
 853         tmp = readl(mmio + HOST_CTL);
 854         if (tmp & HOST_RESET) {
 855                 dev_printk(KERN_ERR, &pdev->dev,
 856                            "controller reset failed (0x%x)\n", tmp);
 857                 return -EIO;
 858         }
 859
 860         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 861         (void) readl(mmio + HOST_CTL);  /* flush */
 862         writel(cap_save, mmio + HOST_CAP);
 863         writel(0xf, mmio + HOST_PORTS_IMPL);
 864         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 865
 866         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
 867                 u16 tmp16;
 868
 869                 pci_read_config_word(pdev, 0x92, &tmp16);
 870                 tmp16 |= 0xf;
 871                 pci_write_config_word(pdev, 0x92, tmp16);
 872         }
 873
 874         hpriv->cap = readl(mmio + HOST_CAP);
 875         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
 876         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
 877
 878         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
 879                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
 880
 881         using_dac = hpriv->cap & HOST_CAP_64;
 882         if (using_dac &&
 883             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
 884                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
 885                 if (rc) {
 886                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 887                         if (rc) {
 888                                 dev_printk(KERN_ERR, &pdev->dev,
 889                                            "64-bit DMA enable failed\n");
 890                                 return rc;
 891                         }
 892                 }
 893         } else {
 894                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
 895                 if (rc) {
 896                         dev_printk(KERN_ERR, &pdev->dev,
 897                                    "32-bit DMA enable failed\n");
 898                         return rc;
 899                 }
 900                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 901                 if (rc) {
 902                         dev_printk(KERN_ERR, &pdev->dev,
 903                                    "32-bit consistent DMA enable failed\n");
 904                         return rc;
 905                 }
 906         }
 907
 908         for (i = 0; i < probe_ent->n_ports; i++) {
 909 #if 0 /* BIOSen initialize this incorrectly */
 910                 if (!(hpriv->port_map & (1 << i)))
 911                         continue;
 912 #endif
 913
 914                 port_mmio = ahci_port_base(mmio, i);
 915                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
 916
 917                 ahci_setup_port(&probe_ent->port[i],
 918                                 (unsigned long) mmio, i);
 919
 920                 /* make sure port is not active */
 921                 tmp = readl(port_mmio + PORT_CMD);
 922                 VPRINTK("PORT_CMD 0x%x\n", tmp);
 923                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 924                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
 925                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 926                                  PORT_CMD_FIS_RX | PORT_CMD_START);
 927                         writel(tmp, port_mmio + PORT_CMD);
 928                         readl(port_mmio + PORT_CMD); /* flush */
 929
 930                         /* spec says 500 msecs for each bit, so
 931                          * this is slightly incorrect.
 932                          */
 933                         msleep(500);
 934                 }
 935
 936                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
 937
 938                 j = 0;
 939                 while (j < 100) {
 940                         msleep(10);
 941                         tmp = readl(port_mmio + PORT_SCR_STAT);
 942                         if ((tmp & 0xf) == 0x3)
 943                                 break;
 944                         j++;
 945                 }
 946
 947                 tmp = readl(port_mmio + PORT_SCR_ERR);
 948                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 949                 writel(tmp, port_mmio + PORT_SCR_ERR);
 950
 951                 /* ack any pending irq events for this port */
 952                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 953                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 954                 if (tmp)
 955                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 956
 957                 writel(1 << i, mmio + HOST_IRQ_STAT);
 958
 959                 /* set irq mask (enables interrupts) */
 960                 writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
 961         }
 962
 963         tmp = readl(mmio + HOST_CTL);
 964         VPRINTK("HOST_CTL 0x%x\n", tmp);
 965         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 966         tmp = readl(mmio + HOST_CTL);
 967         VPRINTK("HOST_CTL 0x%x\n", tmp);
 968
 969         pci_set_master(pdev);
 970
 971         return 0;
 972 }
 973
 974 static void ahci_print_info(struct ata_probe_ent *probe_ent)
 975 {
 976         struct ahci_host_priv *hpriv = probe_ent->private_data;
 977         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 978         void __iomem *mmio = probe_ent->mmio_base;
 979         u32 vers, cap, impl, speed;
 980         const char *speed_s;
 981         u16 cc;
 982         const char *scc_s;
 983
 984         vers = readl(mmio + HOST_VERSION);
 985         cap = hpriv->cap;
 986         impl = hpriv->port_map;
 987
 988         speed = (cap >> 20) & 0xf;
 989         if (speed == 1)
 990                 speed_s = "1.5";
 991         else if (speed == 2)
 992                 speed_s = "3";
 993         else
 994                 speed_s = "?";
 995
 996         pci_read_config_word(pdev, 0x0a, &cc);
 997         if (cc == 0x0101)
 998                 scc_s = "IDE";
 999         else if (cc == 0x0106)
1000                 scc_s = "SATA";
1001         else if (cc == 0x0104)
1002                 scc_s = "RAID";
1003         else
1004                 scc_s = "unknown";
1005
1006         dev_printk(KERN_INFO, &pdev->dev,
1007                 "AHCI %02x%02x.%02x%02x "
1008                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
1009                 ,
1010
1011                 (vers >> 24) & 0xff,
1012                 (vers >> 16) & 0xff,
1013                 (vers >> 8) & 0xff,
1014                 vers & 0xff,
1015
1016                 ((cap >> 8) & 0x1f) + 1,
1017                 (cap & 0x1f) + 1,
1018                 speed_s,
1019                 impl,
1020                 scc_s);
1021
1022         dev_printk(KERN_INFO, &pdev->dev,
1023                 "flags: "
1024                 "%s%s%s%s%s%s"
1025                 "%s%s%s%s%s%s%s\n"
1026                 ,
1027
1028                 cap & (1 << 31) ? "64bit " : "",
1029                 cap & (1 << 30) ? "ncq " : "",
1030                 cap & (1 << 28) ? "ilck " : "",
1031                 cap & (1 << 27) ? "stag " : "",
1032                 cap & (1 << 26) ? "pm " : "",
1033                 cap & (1 << 25) ? "led " : "",
1034
1035                 cap & (1 << 24) ? "clo " : "",
1036                 cap & (1 << 19) ? "nz " : "",
1037                 cap & (1 << 18) ? "only " : "",
1038                 cap & (1 << 17) ? "pmp " : "",
1039                 cap & (1 << 15) ? "pio " : "",
1040                 cap & (1 << 14) ? "slum " : "",
1041                 cap & (1 << 13) ? "part " : ""
1042                 );
1043 }
1044
1045 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
1046 {
1047         static int printed_version;
1048         struct ata_probe_ent *probe_ent = NULL;
1049         struct ahci_host_priv *hpriv;
1050         unsigned long base;
1051         void __iomem *mmio_base;
1052         unsigned int board_idx = (unsigned int) ent->driver_data;
1053         int have_msi, pci_dev_busy = 0;
1054         int rc;
1055
1056         VPRINTK("ENTER\n");
1057
1058         if (!printed_version++)
1059                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1060
1061         rc = pci_enable_device(pdev);
1062         if (rc)
1063                 return rc;
1064
1065         rc = pci_request_regions(pdev, DRV_NAME);
1066         if (rc) {
1067                 pci_dev_busy = 1;
1068                 goto err_out;
1069         }
1070
1071         if (pci_enable_msi(pdev) == 0)
1072                 have_msi = 1;
1073         else {
1074                 pci_intx(pdev, 1);
1075                 have_msi = 0;
1076         }
1077
1078         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
1079         if (probe_ent == NULL) {
1080                 rc = -ENOMEM;
1081                 goto err_out_msi;
1082         }
1083
1084         memset(probe_ent, 0, sizeof(*probe_ent));
1085         probe_ent->dev = pci_dev_to_dev(pdev);
1086         INIT_LIST_HEAD(&probe_ent->node);
1087
1088         mmio_base = pci_iomap(pdev, AHCI_PCI_BAR, 0);
1089         if (mmio_base == NULL) {
1090                 rc = -ENOMEM;
1091                 goto err_out_free_ent;
1092         }
1093         base = (unsigned long) mmio_base;
1094
1095         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1096         if (!hpriv) {
1097                 rc = -ENOMEM;
1098                 goto err_out_iounmap;
1099         }
1100         memset(hpriv, 0, sizeof(*hpriv));
1101
1102         probe_ent->sht          = ahci_port_info[board_idx].sht;
1103         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1104         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1105         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1106         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1107
1108         probe_ent->irq = pdev->irq;
1109         probe_ent->irq_flags = SA_SHIRQ;
1110         probe_ent->mmio_base = mmio_base;
1111         probe_ent->private_data = hpriv;
1112
1113         if (have_msi)
1114                 hpriv->flags |= AHCI_FLAG_MSI;
1115
1116         /* JMicron-specific fixup: make sure we're in AHCI mode */
1117         if (pdev->vendor == 0x197b)
1118                 pci_write_config_byte(pdev, 0x41, 0xa1);
1119
1120         /* initialize adapter */
1121         rc = ahci_host_init(probe_ent);
1122         if (rc)
1123                 goto err_out_hpriv;
1124
1125         ahci_print_info(probe_ent);
1126
1127         /* FIXME: check ata_device_add return value */
1128         ata_device_add(probe_ent);
1129         kfree(probe_ent);
1130
1131         return 0;
1132
1133 err_out_hpriv:
1134         kfree(hpriv);
1135 err_out_iounmap:
1136         pci_iounmap(pdev, mmio_base);
1137 err_out_free_ent:
1138         kfree(probe_ent);
1139 err_out_msi:
1140         if (have_msi)
1141                 pci_disable_msi(pdev);
1142         else
1143                 pci_intx(pdev, 0);
1144         pci_release_regions(pdev);
1145 err_out:
1146         if (!pci_dev_busy)
1147                 pci_disable_device(pdev);
1148         return rc;
1149 }
1150
1151 static void ahci_remove_one (struct pci_dev *pdev)
1152 {
1153         struct device *dev = pci_dev_to_dev(pdev);
1154         struct ata_host_set *host_set = dev_get_drvdata(dev);
1155         struct ahci_host_priv *hpriv = host_set->private_data;
1156         struct ata_port *ap;
1157         unsigned int i;
1158         int have_msi;
1159
1160         for (i = 0; i < host_set->n_ports; i++) {
1161                 ap = host_set->ports[i];
1162
1163                 scsi_remove_host(ap->host);
1164         }
1165
1166         have_msi = hpriv->flags & AHCI_FLAG_MSI;
1167         free_irq(host_set->irq, host_set);
1168
1169         for (i = 0; i < host_set->n_ports; i++) {
1170                 ap = host_set->ports[i];
1171
1172                 ata_scsi_release(ap->host);
1173                 scsi_host_put(ap->host);
1174         }
1175
1176         kfree(hpriv);
1177         pci_iounmap(pdev, host_set->mmio_base);
1178         kfree(host_set);
1179
1180         if (have_msi)
1181                 pci_disable_msi(pdev);
1182         else
1183                 pci_intx(pdev, 0);
1184         pci_release_regions(pdev);
1185         pci_disable_device(pdev);
1186         dev_set_drvdata(dev, NULL);
1187 }
1188
1189 static int __init ahci_init(void)
1190 {
1191         return pci_module_init(&ahci_pci_driver);
1192 }
1193
1194 static void __exit ahci_exit(void)
1195 {
1196         pci_unregister_driver(&ahci_pci_driver);
1197 }
1198
1199
1200 MODULE_AUTHOR("Jeff Garzik");
1201 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1202 MODULE_LICENSE("GPL");
1203 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1204 MODULE_VERSION(DRV_VERSION);
1205
1206 module_init(ahci_init);
1207 module_exit(ahci_exit);