git.oblomov.eu Git - linux-2.6/blob - arch/x86/include/asm/pgtable-3level.h

   1 #ifndef _ASM_X86_PGTABLE_3LEVEL_H
   2 #define _ASM_X86_PGTABLE_3LEVEL_H
   3
   4 /*
   5  * Intel Physical Address Extension (PAE) Mode - three-level page
   6  * tables on PPro+ CPUs.
   7  *
   8  * Copyright (C) 1999 Ingo Molnar <mingo@redhat.com>
   9  */
  10
  11 #define pte_ERROR(e)                                                    \
  12         printk("%s:%d: bad pte %p(%08lx%08lx).\n",                      \
  13                __FILE__, __LINE__, &(e), (e).pte_high, (e).pte_low)
  14 #define pmd_ERROR(e)                                                    \
  15         printk("%s:%d: bad pmd %p(%016Lx).\n",                          \
  16                __FILE__, __LINE__, &(e), pmd_val(e))
  17 #define pgd_ERROR(e)                                                    \
  18         printk("%s:%d: bad pgd %p(%016Lx).\n",                          \
  19                __FILE__, __LINE__, &(e), pgd_val(e))
  20
  21 /* Rules for using set_pte: the pte being assigned *must* be
  22  * either not present or in a state where the hardware will
  23  * not attempt to update the pte.  In places where this is
  24  * not possible, use pte_get_and_clear to obtain the old pte
  25  * value and then use set_pte to update it.  -ben
  26  */
  27 static inline void native_set_pte(pte_t *ptep, pte_t pte)
  28 {
  29         ptep->pte_high = pte.pte_high;
  30         smp_wmb();
  31         ptep->pte_low = pte.pte_low;
  32 }
  33
  34 /*
  35  * Since this is only called on user PTEs, and the page fault handler
  36  * must handle the already racy situation of simultaneous page faults,
  37  * we are justified in merely clearing the PTE present bit, followed
  38  * by a set.  The ordering here is important.
  39  */
  40 static inline void native_set_pte_present(struct mm_struct *mm,
  41                                           unsigned long addr,
  42                                           pte_t *ptep, pte_t pte)
  43 {
  44         ptep->pte_low = 0;
  45         smp_wmb();
  46         ptep->pte_high = pte.pte_high;
  47         smp_wmb();
  48         ptep->pte_low = pte.pte_low;
  49 }
  50
  51 static inline void native_set_pte_atomic(pte_t *ptep, pte_t pte)
  52 {
  53         set_64bit((unsigned long long *)(ptep), native_pte_val(pte));
  54 }
  55
  56 static inline void native_set_pmd(pmd_t *pmdp, pmd_t pmd)
  57 {
  58         set_64bit((unsigned long long *)(pmdp), native_pmd_val(pmd));
  59 }
  60
  61 static inline void native_set_pud(pud_t *pudp, pud_t pud)
  62 {
  63         set_64bit((unsigned long long *)(pudp), native_pud_val(pud));
  64 }
  65
  66 /*
  67  * For PTEs and PDEs, we must clear the P-bit first when clearing a page table
  68  * entry, so clear the bottom half first and enforce ordering with a compiler
  69  * barrier.
  70  */
  71 static inline void native_pte_clear(struct mm_struct *mm, unsigned long addr,
  72                                     pte_t *ptep)
  73 {
  74         ptep->pte_low = 0;
  75         smp_wmb();
  76         ptep->pte_high = 0;
  77 }
  78
  79 static inline void native_pmd_clear(pmd_t *pmd)
  80 {
  81         u32 *tmp = (u32 *)pmd;
  82         *tmp = 0;
  83         smp_wmb();
  84         *(tmp + 1) = 0;
  85 }
  86
  87 static inline void pud_clear(pud_t *pudp)
  88 {
  89         unsigned long pgd;
  90
  91         set_pud(pudp, __pud(0));
  92
  93         /*
  94          * According to Intel App note "TLBs, Paging-Structure Caches,
  95          * and Their Invalidation", April 2007, document 317080-001,
  96          * section 8.1: in PAE mode we explicitly have to flush the
  97          * TLB via cr3 if the top-level pgd is changed...
  98          *
  99          * Make sure the pud entry we're updating is within the
 100          * current pgd to avoid unnecessary TLB flushes.
 101          */
 102         pgd = read_cr3();
 103         if (__pa(pudp) >= pgd && __pa(pudp) <
 104             (pgd + sizeof(pgd_t)*PTRS_PER_PGD))
 105                 write_cr3(pgd);
 106 }
 107
 108 #ifdef CONFIG_SMP
 109 static inline pte_t native_ptep_get_and_clear(pte_t *ptep)
 110 {
 111         pte_t res;
 112
 113         /* xchg acts as a barrier before the setting of the high bits */
 114         res.pte_low = xchg(&ptep->pte_low, 0);
 115         res.pte_high = ptep->pte_high;
 116         ptep->pte_high = 0;
 117
 118         return res;
 119 }
 120 #else
 121 #define native_ptep_get_and_clear(xp) native_local_ptep_get_and_clear(xp)
 122 #endif
 123
 124 /*
 125  * Bits 0, 6 and 7 are taken in the low part of the pte,
 126  * put the 32 bits of offset into the high part.
 127  */
 128 #define pte_to_pgoff(pte) ((pte).pte_high)
 129 #define pgoff_to_pte(off)                                               \
 130         ((pte_t) { { .pte_low = _PAGE_FILE, .pte_high = (off) } })
 131 #define PTE_FILE_MAX_BITS       32
 132
 133 /* Encode and de-code a swap entry */
 134 #define MAX_SWAPFILES_CHECK() BUILD_BUG_ON(MAX_SWAPFILES_SHIFT > 5)
 135 #define __swp_type(x)                   (((x).val) & 0x1f)
 136 #define __swp_offset(x)                 ((x).val >> 5)
 137 #define __swp_entry(type, offset)       ((swp_entry_t){(type) | (offset) << 5})
 138 #define __pte_to_swp_entry(pte)         ((swp_entry_t){ (pte).pte_high })
 139 #define __swp_entry_to_pte(x)           ((pte_t){ { .pte_high = (x).val } })
 140
 141 #endif /* _ASM_X86_PGTABLE_3LEVEL_H */