git.oblomov.eu Git - linux-2.6/blob - drivers/ata/sata_mv.c

   1 /*
   2  * sata_mv.c - Marvell SATA support
   3  *
   4  * Copyright 2008: Marvell Corporation, all rights reserved.
   5  * Copyright 2005: EMC Corporation, all rights reserved.
   6  * Copyright 2005 Red Hat, Inc.  All rights reserved.
   7  *
   8  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License as published by
  12  * the Free Software Foundation; version 2 of the License.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  22  *
  23  */
  24
  25 /*
  26  * sata_mv TODO list:
  27  *
  28  * --> Errata workaround for NCQ device errors.
  29  *
  30  * --> More errata workarounds for PCI-X.
  31  *
  32  * --> Complete a full errata audit for all chipsets to identify others.
  33  *
  34  * --> Develop a low-power-consumption strategy, and implement it.
  35  *
  36  * --> [Experiment, low priority] Investigate interrupt coalescing.
  37  *       Quite often, especially with PCI Message Signalled Interrupts (MSI),
  38  *       the overhead reduced by interrupt mitigation is quite often not
  39  *       worth the latency cost.
  40  *
  41  * --> [Experiment, Marvell value added] Is it possible to use target
  42  *       mode to cross-connect two Linux boxes with Marvell cards?  If so,
  43  *       creating LibATA target mode support would be very interesting.
  44  *
  45  *       Target mode, for those without docs, is the ability to directly
  46  *       connect two SATA ports.
  47  */
  48
  49 #include <linux/kernel.h>
  50 #include <linux/module.h>
  51 #include <linux/pci.h>
  52 #include <linux/init.h>
  53 #include <linux/blkdev.h>
  54 #include <linux/delay.h>
  55 #include <linux/interrupt.h>
  56 #include <linux/dmapool.h>
  57 #include <linux/dma-mapping.h>
  58 #include <linux/device.h>
  59 #include <linux/platform_device.h>
  60 #include <linux/ata_platform.h>
  61 #include <linux/mbus.h>
  62 #include <linux/bitops.h>
  63 #include <scsi/scsi_host.h>
  64 #include <scsi/scsi_cmnd.h>
  65 #include <scsi/scsi_device.h>
  66 #include <linux/libata.h>
  67
  68 #define DRV_NAME        "sata_mv"
  69 #define DRV_VERSION     "1.26"
  70
  71 enum {
  72         /* BAR's are enumerated in terms of pci_resource_start() terms */
  73         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
  74         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
  75         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
  76
  77         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
  78         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
  79
  80         MV_PCI_REG_BASE         = 0,
  81         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
  82         MV_IRQ_COAL_CAUSE               = (MV_IRQ_COAL_REG_BASE + 0x08),
  83         MV_IRQ_COAL_CAUSE_LO            = (MV_IRQ_COAL_REG_BASE + 0x88),
  84         MV_IRQ_COAL_CAUSE_HI            = (MV_IRQ_COAL_REG_BASE + 0x8c),
  85         MV_IRQ_COAL_THRESHOLD           = (MV_IRQ_COAL_REG_BASE + 0xcc),
  86         MV_IRQ_COAL_TIME_THRESHOLD      = (MV_IRQ_COAL_REG_BASE + 0xd0),
  87
  88         MV_SATAHC0_REG_BASE     = 0x20000,
  89         MV_FLASH_CTL_OFS        = 0x1046c,
  90         MV_GPIO_PORT_CTL_OFS    = 0x104f0,
  91         MV_RESET_CFG_OFS        = 0x180d8,
  92
  93         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
  94         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
  95         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
  96         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
  97
  98         MV_MAX_Q_DEPTH          = 32,
  99         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
 100
 101         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
 102          * CRPB needs alignment on a 256B boundary. Size == 256B
 103          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
 104          */
 105         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
 106         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
 107         MV_MAX_SG_CT            = 256,
 108         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
 109
 110         /* Determine hc from 0-7 port: hc = port >> MV_PORT_HC_SHIFT */
 111         MV_PORT_HC_SHIFT        = 2,
 112         MV_PORTS_PER_HC         = (1 << MV_PORT_HC_SHIFT), /* 4 */
 113         /* Determine hc port from 0-7 port: hardport = port & MV_PORT_MASK */
 114         MV_PORT_MASK            = (MV_PORTS_PER_HC - 1),   /* 3 */
 115
 116         /* Host Flags */
 117         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
 118         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
 119
 120         MV_COMMON_FLAGS         = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 121                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_POLLING,
 122
 123         MV_GEN_I_FLAGS          = MV_COMMON_FLAGS | ATA_FLAG_NO_ATAPI,
 124
 125         MV_GEN_II_FLAGS         = MV_COMMON_FLAGS | MV_FLAG_IRQ_COALESCE |
 126                                   ATA_FLAG_PMP | ATA_FLAG_ACPI_SATA |
 127                                   ATA_FLAG_NCQ,
 128
 129         MV_GEN_IIE_FLAGS        = MV_GEN_II_FLAGS | ATA_FLAG_AN,
 130
 131         CRQB_FLAG_READ          = (1 << 0),
 132         CRQB_TAG_SHIFT          = 1,
 133         CRQB_IOID_SHIFT         = 6,    /* CRQB Gen-II/IIE IO Id shift */
 134         CRQB_PMP_SHIFT          = 12,   /* CRQB Gen-II/IIE PMP shift */
 135         CRQB_HOSTQ_SHIFT        = 17,   /* CRQB Gen-II/IIE HostQueTag shift */
 136         CRQB_CMD_ADDR_SHIFT     = 8,
 137         CRQB_CMD_CS             = (0x2 << 11),
 138         CRQB_CMD_LAST           = (1 << 15),
 139
 140         CRPB_FLAG_STATUS_SHIFT  = 8,
 141         CRPB_IOID_SHIFT_6       = 5,    /* CRPB Gen-II IO Id shift */
 142         CRPB_IOID_SHIFT_7       = 7,    /* CRPB Gen-IIE IO Id shift */
 143
 144         EPRD_FLAG_END_OF_TBL    = (1 << 31),
 145
 146         /* PCI interface registers */
 147
 148         PCI_COMMAND_OFS         = 0xc00,
 149         PCI_COMMAND_MRDTRIG     = (1 << 7),     /* PCI Master Read Trigger */
 150
 151         PCI_MAIN_CMD_STS_OFS    = 0xd30,
 152         STOP_PCI_MASTER         = (1 << 2),
 153         PCI_MASTER_EMPTY        = (1 << 3),
 154         GLOB_SFT_RST            = (1 << 4),
 155
 156         MV_PCI_MODE_OFS         = 0xd00,
 157         MV_PCI_MODE_MASK        = 0x30,
 158
 159         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
 160         MV_PCI_DISC_TIMER       = 0xd04,
 161         MV_PCI_MSI_TRIGGER      = 0xc38,
 162         MV_PCI_SERR_MASK        = 0xc28,
 163         MV_PCI_XBAR_TMOUT_OFS   = 0x1d04,
 164         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
 165         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
 166         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
 167         MV_PCI_ERR_COMMAND      = 0x1d50,
 168
 169         PCI_IRQ_CAUSE_OFS       = 0x1d58,
 170         PCI_IRQ_MASK_OFS        = 0x1d5c,
 171         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
 172
 173         PCIE_IRQ_CAUSE_OFS      = 0x1900,
 174         PCIE_IRQ_MASK_OFS       = 0x1910,
 175         PCIE_UNMASK_ALL_IRQS    = 0x40a,        /* assorted bits */
 176
 177         /* Host Controller Main Interrupt Cause/Mask registers (1 per-chip) */
 178         PCI_HC_MAIN_IRQ_CAUSE_OFS = 0x1d60,
 179         PCI_HC_MAIN_IRQ_MASK_OFS  = 0x1d64,
 180         SOC_HC_MAIN_IRQ_CAUSE_OFS = 0x20020,
 181         SOC_HC_MAIN_IRQ_MASK_OFS  = 0x20024,
 182         ERR_IRQ                 = (1 << 0),     /* shift by port # */
 183         DONE_IRQ                = (1 << 1),     /* shift by port # */
 184         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
 185         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
 186         PCI_ERR                 = (1 << 18),
 187         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
 188         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
 189         PORTS_0_3_COAL_DONE     = (1 << 8),
 190         PORTS_4_7_COAL_DONE     = (1 << 17),
 191         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
 192         GPIO_INT                = (1 << 22),
 193         SELF_INT                = (1 << 23),
 194         TWSI_INT                = (1 << 24),
 195         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
 196         HC_MAIN_RSVD_5          = (0x1fff << 19), /* bits 31-19 */
 197         HC_MAIN_RSVD_SOC        = (0x3fffffb << 6),     /* bits 31-9, 7-6 */
 198
 199         /* SATAHC registers */
 200         HC_CFG_OFS              = 0,
 201
 202         HC_IRQ_CAUSE_OFS        = 0x14,
 203         DMA_IRQ                 = (1 << 0),     /* shift by port # */
 204         HC_COAL_IRQ             = (1 << 4),     /* IRQ coalescing */
 205         DEV_IRQ                 = (1 << 8),     /* shift by port # */
 206
 207         /* Shadow block registers */
 208         SHD_BLK_OFS             = 0x100,
 209         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
 210
 211         /* SATA registers */
 212         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
 213         SATA_ACTIVE_OFS         = 0x350,
 214         SATA_FIS_IRQ_CAUSE_OFS  = 0x364,
 215         SATA_FIS_IRQ_AN         = (1 << 9),     /* async notification */
 216
 217         LTMODE_OFS              = 0x30c,
 218         LTMODE_BIT8             = (1 << 8),     /* unknown, but necessary */
 219
 220         PHY_MODE3               = 0x310,
 221         PHY_MODE4               = 0x314,
 222         PHY_MODE4_CFG_MASK      = 0x00000003,   /* phy internal config field */
 223         PHY_MODE4_CFG_VALUE     = 0x00000001,   /* phy internal config field */
 224         PHY_MODE4_RSVD_ZEROS    = 0x5de3fffa,   /* Gen2e always write zeros */
 225         PHY_MODE4_RSVD_ONES     = 0x00000005,   /* Gen2e always write ones */
 226
 227         PHY_MODE2               = 0x330,
 228         SATA_IFCTL_OFS          = 0x344,
 229         SATA_TESTCTL_OFS        = 0x348,
 230         SATA_IFSTAT_OFS         = 0x34c,
 231         VENDOR_UNIQUE_FIS_OFS   = 0x35c,
 232
 233         FISCFG_OFS              = 0x360,
 234         FISCFG_WAIT_DEV_ERR     = (1 << 8),     /* wait for host on DevErr */
 235         FISCFG_SINGLE_SYNC      = (1 << 16),    /* SYNC on DMA activation */
 236
 237         MV5_PHY_MODE            = 0x74,
 238         MV5_LTMODE_OFS          = 0x30,
 239         MV5_PHY_CTL_OFS         = 0x0C,
 240         SATA_INTERFACE_CFG_OFS  = 0x050,
 241
 242         MV_M2_PREAMP_MASK       = 0x7e0,
 243
 244         /* Port registers */
 245         EDMA_CFG_OFS            = 0,
 246         EDMA_CFG_Q_DEPTH        = 0x1f,         /* max device queue depth */
 247         EDMA_CFG_NCQ            = (1 << 5),     /* for R/W FPDMA queued */
 248         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),    /* continue on error */
 249         EDMA_CFG_RD_BRST_EXT    = (1 << 11),    /* read burst 512B */
 250         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),    /* write buffer 512B */
 251         EDMA_CFG_EDMA_FBS       = (1 << 16),    /* EDMA FIS-Based Switching */
 252         EDMA_CFG_FBS            = (1 << 26),    /* FIS-Based Switching */
 253
 254         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
 255         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
 256         EDMA_ERR_D_PAR          = (1 << 0),     /* UDMA data parity err */
 257         EDMA_ERR_PRD_PAR        = (1 << 1),     /* UDMA PRD parity err */
 258         EDMA_ERR_DEV            = (1 << 2),     /* device error */
 259         EDMA_ERR_DEV_DCON       = (1 << 3),     /* device disconnect */
 260         EDMA_ERR_DEV_CON        = (1 << 4),     /* device connected */
 261         EDMA_ERR_SERR           = (1 << 5),     /* SError bits [WBDST] raised */
 262         EDMA_ERR_SELF_DIS       = (1 << 7),     /* Gen II/IIE self-disable */
 263         EDMA_ERR_SELF_DIS_5     = (1 << 8),     /* Gen I self-disable */
 264         EDMA_ERR_BIST_ASYNC     = (1 << 8),     /* BIST FIS or Async Notify */
 265         EDMA_ERR_TRANS_IRQ_7    = (1 << 8),     /* Gen IIE transprt layer irq */
 266         EDMA_ERR_CRQB_PAR       = (1 << 9),     /* CRQB parity error */
 267         EDMA_ERR_CRPB_PAR       = (1 << 10),    /* CRPB parity error */
 268         EDMA_ERR_INTRL_PAR      = (1 << 11),    /* internal parity error */
 269         EDMA_ERR_IORDY          = (1 << 12),    /* IORdy timeout */
 270
 271         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),  /* link ctrl rx error */
 272         EDMA_ERR_LNK_CTRL_RX_0  = (1 << 13),    /* transient: CRC err */
 273         EDMA_ERR_LNK_CTRL_RX_1  = (1 << 14),    /* transient: FIFO err */
 274         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),    /* fatal: caught SYNC */
 275         EDMA_ERR_LNK_CTRL_RX_3  = (1 << 16),    /* transient: FIS rx err */
 276
 277         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),  /* link data rx error */
 278
 279         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21), /* link ctrl tx error */
 280         EDMA_ERR_LNK_CTRL_TX_0  = (1 << 21),    /* transient: CRC err */
 281         EDMA_ERR_LNK_CTRL_TX_1  = (1 << 22),    /* transient: FIFO err */
 282         EDMA_ERR_LNK_CTRL_TX_2  = (1 << 23),    /* transient: caught SYNC */
 283         EDMA_ERR_LNK_CTRL_TX_3  = (1 << 24),    /* transient: caught DMAT */
 284         EDMA_ERR_LNK_CTRL_TX_4  = (1 << 25),    /* transient: FIS collision */
 285
 286         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26), /* link data tx error */
 287
 288         EDMA_ERR_TRANS_PROTO    = (1 << 31),    /* transport protocol error */
 289         EDMA_ERR_OVERRUN_5      = (1 << 5),
 290         EDMA_ERR_UNDERRUN_5     = (1 << 6),
 291
 292         EDMA_ERR_IRQ_TRANSIENT  = EDMA_ERR_LNK_CTRL_RX_0 |
 293                                   EDMA_ERR_LNK_CTRL_RX_1 |
 294                                   EDMA_ERR_LNK_CTRL_RX_3 |
 295                                   EDMA_ERR_LNK_CTRL_TX,
 296
 297         EDMA_EH_FREEZE          = EDMA_ERR_D_PAR |
 298                                   EDMA_ERR_PRD_PAR |
 299                                   EDMA_ERR_DEV_DCON |
 300                                   EDMA_ERR_DEV_CON |
 301                                   EDMA_ERR_SERR |
 302                                   EDMA_ERR_SELF_DIS |
 303                                   EDMA_ERR_CRQB_PAR |
 304                                   EDMA_ERR_CRPB_PAR |
 305                                   EDMA_ERR_INTRL_PAR |
 306                                   EDMA_ERR_IORDY |
 307                                   EDMA_ERR_LNK_CTRL_RX_2 |
 308                                   EDMA_ERR_LNK_DATA_RX |
 309                                   EDMA_ERR_LNK_DATA_TX |
 310                                   EDMA_ERR_TRANS_PROTO,
 311
 312         EDMA_EH_FREEZE_5        = EDMA_ERR_D_PAR |
 313                                   EDMA_ERR_PRD_PAR |
 314                                   EDMA_ERR_DEV_DCON |
 315                                   EDMA_ERR_DEV_CON |
 316                                   EDMA_ERR_OVERRUN_5 |
 317                                   EDMA_ERR_UNDERRUN_5 |
 318                                   EDMA_ERR_SELF_DIS_5 |
 319                                   EDMA_ERR_CRQB_PAR |
 320                                   EDMA_ERR_CRPB_PAR |
 321                                   EDMA_ERR_INTRL_PAR |
 322                                   EDMA_ERR_IORDY,
 323
 324         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
 325         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
 326
 327         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
 328         EDMA_REQ_Q_PTR_SHIFT    = 5,
 329
 330         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
 331         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
 332         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
 333         EDMA_RSP_Q_PTR_SHIFT    = 3,
 334
 335         EDMA_CMD_OFS            = 0x28,         /* EDMA command register */
 336         EDMA_EN                 = (1 << 0),     /* enable EDMA */
 337         EDMA_DS                 = (1 << 1),     /* disable EDMA; self-negated */
 338         EDMA_RESET              = (1 << 2),     /* reset eng/trans/link/phy */
 339
 340         EDMA_STATUS_OFS         = 0x30,         /* EDMA engine status */
 341         EDMA_STATUS_CACHE_EMPTY = (1 << 6),     /* GenIIe command cache empty */
 342         EDMA_STATUS_IDLE        = (1 << 7),     /* GenIIe EDMA enabled/idle */
 343
 344         EDMA_IORDY_TMOUT_OFS    = 0x34,
 345         EDMA_ARB_CFG_OFS        = 0x38,
 346
 347         EDMA_HALTCOND_OFS       = 0x60,         /* GenIIe halt conditions */
 348
 349
 350         BMDMA_CMD_OFS           = 0x224,        /* bmdma command register */
 351         BMDMA_STATUS_OFS        = 0x228,        /* bmdma status register */
 352         BMDMA_PRD_LOW_OFS       = 0x22c,        /* bmdma PRD addr 31:0 */
 353         BMDMA_PRD_HIGH_OFS      = 0x230,        /* bmdma PRD addr 63:32 */
 354
 355         /* Host private flags (hp_flags) */
 356         MV_HP_FLAG_MSI          = (1 << 0),
 357         MV_HP_ERRATA_50XXB0     = (1 << 1),
 358         MV_HP_ERRATA_50XXB2     = (1 << 2),
 359         MV_HP_ERRATA_60X1B2     = (1 << 3),
 360         MV_HP_ERRATA_60X1C0     = (1 << 4),
 361         MV_HP_GEN_I             = (1 << 6),     /* Generation I: 50xx */
 362         MV_HP_GEN_II            = (1 << 7),     /* Generation II: 60xx */
 363         MV_HP_GEN_IIE           = (1 << 8),     /* Generation IIE: 6042/7042 */
 364         MV_HP_PCIE              = (1 << 9),     /* PCIe bus/regs: 7042 */
 365         MV_HP_CUT_THROUGH       = (1 << 10),    /* can use EDMA cut-through */
 366         MV_HP_FLAG_SOC          = (1 << 11),    /* SystemOnChip, no PCI */
 367
 368         /* Port private flags (pp_flags) */
 369         MV_PP_FLAG_EDMA_EN      = (1 << 0),     /* is EDMA engine enabled? */
 370         MV_PP_FLAG_NCQ_EN       = (1 << 1),     /* is EDMA set up for NCQ? */
 371         MV_PP_FLAG_FBS_EN       = (1 << 2),     /* is EDMA set up for FBS? */
 372         MV_PP_FLAG_DELAYED_EH   = (1 << 3),     /* delayed dev err handling */
 373 };
 374
 375 #define IS_GEN_I(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_I)
 376 #define IS_GEN_II(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_II)
 377 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
 378 #define IS_PCIE(hpriv) ((hpriv)->hp_flags & MV_HP_PCIE)
 379 #define IS_SOC(hpriv) ((hpriv)->hp_flags & MV_HP_FLAG_SOC)
 380
 381 #define WINDOW_CTRL(i)          (0x20030 + ((i) << 4))
 382 #define WINDOW_BASE(i)          (0x20034 + ((i) << 4))
 383
 384 enum {
 385         /* DMA boundary 0xffff is required by the s/g splitting
 386          * we need on /length/ in mv_fill-sg().
 387          */
 388         MV_DMA_BOUNDARY         = 0xffffU,
 389
 390         /* mask of register bits containing lower 32 bits
 391          * of EDMA request queue DMA address
 392          */
 393         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
 394
 395         /* ditto, for response queue */
 396         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
 397 };
 398
 399 enum chip_type {
 400         chip_504x,
 401         chip_508x,
 402         chip_5080,
 403         chip_604x,
 404         chip_608x,
 405         chip_6042,
 406         chip_7042,
 407         chip_soc,
 408 };
 409
 410 /* Command ReQuest Block: 32B */
 411 struct mv_crqb {
 412         __le32                  sg_addr;
 413         __le32                  sg_addr_hi;
 414         __le16                  ctrl_flags;
 415         __le16                  ata_cmd[11];
 416 };
 417
 418 struct mv_crqb_iie {
 419         __le32                  addr;
 420         __le32                  addr_hi;
 421         __le32                  flags;
 422         __le32                  len;
 423         __le32                  ata_cmd[4];
 424 };
 425
 426 /* Command ResPonse Block: 8B */
 427 struct mv_crpb {
 428         __le16                  id;
 429         __le16                  flags;
 430         __le32                  tmstmp;
 431 };
 432
 433 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
 434 struct mv_sg {
 435         __le32                  addr;
 436         __le32                  flags_size;
 437         __le32                  addr_hi;
 438         __le32                  reserved;
 439 };
 440
 441 struct mv_port_priv {
 442         struct mv_crqb          *crqb;
 443         dma_addr_t              crqb_dma;
 444         struct mv_crpb          *crpb;
 445         dma_addr_t              crpb_dma;
 446         struct mv_sg            *sg_tbl[MV_MAX_Q_DEPTH];
 447         dma_addr_t              sg_tbl_dma[MV_MAX_Q_DEPTH];
 448
 449         unsigned int            req_idx;
 450         unsigned int            resp_idx;
 451
 452         u32                     pp_flags;
 453         unsigned int            delayed_eh_pmp_map;
 454 };
 455
 456 struct mv_port_signal {
 457         u32                     amps;
 458         u32                     pre;
 459 };
 460
 461 struct mv_host_priv {
 462         u32                     hp_flags;
 463         u32                     main_irq_mask;
 464         struct mv_port_signal   signal[8];
 465         const struct mv_hw_ops  *ops;
 466         int                     n_ports;
 467         void __iomem            *base;
 468         void __iomem            *main_irq_cause_addr;
 469         void __iomem            *main_irq_mask_addr;
 470         u32                     irq_cause_ofs;
 471         u32                     irq_mask_ofs;
 472         u32                     unmask_all_irqs;
 473         /*
 474          * These consistent DMA memory pools give us guaranteed
 475          * alignment for hardware-accessed data structures,
 476          * and less memory waste in accomplishing the alignment.
 477          */
 478         struct dma_pool         *crqb_pool;
 479         struct dma_pool         *crpb_pool;
 480         struct dma_pool         *sg_tbl_pool;
 481 };
 482
 483 struct mv_hw_ops {
 484         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
 485                            unsigned int port);
 486         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
 487         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
 488                            void __iomem *mmio);
 489         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
 490                         unsigned int n_hc);
 491         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
 492         void (*reset_bus)(struct ata_host *host, void __iomem *mmio);
 493 };
 494
 495 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
 496 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
 497 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val);
 498 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val);
 499 static int mv_port_start(struct ata_port *ap);
 500 static void mv_port_stop(struct ata_port *ap);
 501 static int mv_qc_defer(struct ata_queued_cmd *qc);
 502 static void mv_qc_prep(struct ata_queued_cmd *qc);
 503 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
 504 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
 505 static int mv_hardreset(struct ata_link *link, unsigned int *class,
 506                         unsigned long deadline);
 507 static void mv_eh_freeze(struct ata_port *ap);
 508 static void mv_eh_thaw(struct ata_port *ap);
 509 static void mv6_dev_config(struct ata_device *dev);
 510
 511 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 512                            unsigned int port);
 513 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 514 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
 515                            void __iomem *mmio);
 516 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 517                         unsigned int n_hc);
 518 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 519 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio);
 520
 521 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 522                            unsigned int port);
 523 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 524 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
 525                            void __iomem *mmio);
 526 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 527                         unsigned int n_hc);
 528 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 529 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
 530                                       void __iomem *mmio);
 531 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
 532                                       void __iomem *mmio);
 533 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
 534                                   void __iomem *mmio, unsigned int n_hc);
 535 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
 536                                       void __iomem *mmio);
 537 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio);
 538 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio);
 539 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
 540                              unsigned int port_no);
 541 static int mv_stop_edma(struct ata_port *ap);
 542 static int mv_stop_edma_engine(void __iomem *port_mmio);
 543 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma);
 544
 545 static void mv_pmp_select(struct ata_port *ap, int pmp);
 546 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
 547                                 unsigned long deadline);
 548 static int  mv_softreset(struct ata_link *link, unsigned int *class,
 549                                 unsigned long deadline);
 550 static void mv_pmp_error_handler(struct ata_port *ap);
 551 static void mv_process_crpb_entries(struct ata_port *ap,
 552                                         struct mv_port_priv *pp);
 553
 554 static unsigned long mv_mode_filter(struct ata_device *dev,
 555                                     unsigned long xfer_mask);
 556 static void mv_sff_irq_clear(struct ata_port *ap);
 557 static int mv_check_atapi_dma(struct ata_queued_cmd *qc);
 558 static void mv_bmdma_setup(struct ata_queued_cmd *qc);
 559 static void mv_bmdma_start(struct ata_queued_cmd *qc);
 560 static void mv_bmdma_stop(struct ata_queued_cmd *qc);
 561 static u8   mv_bmdma_status(struct ata_port *ap);
 562
 563 /* .sg_tablesize is (MV_MAX_SG_CT / 2) in the structures below
 564  * because we have to allow room for worst case splitting of
 565  * PRDs for 64K boundaries in mv_fill_sg().
 566  */
 567 static struct scsi_host_template mv5_sht = {
 568         ATA_BASE_SHT(DRV_NAME),
 569         .sg_tablesize           = MV_MAX_SG_CT / 2,
 570         .dma_boundary           = MV_DMA_BOUNDARY,
 571 };
 572
 573 static struct scsi_host_template mv6_sht = {
 574         ATA_NCQ_SHT(DRV_NAME),
 575         .can_queue              = MV_MAX_Q_DEPTH - 1,
 576         .sg_tablesize           = MV_MAX_SG_CT / 2,
 577         .dma_boundary           = MV_DMA_BOUNDARY,
 578 };
 579
 580 static struct ata_port_operations mv5_ops = {
 581         .inherits               = &ata_sff_port_ops,
 582
 583         .qc_defer               = mv_qc_defer,
 584         .qc_prep                = mv_qc_prep,
 585         .qc_issue               = mv_qc_issue,
 586
 587         .freeze                 = mv_eh_freeze,
 588         .thaw                   = mv_eh_thaw,
 589         .hardreset              = mv_hardreset,
 590         .error_handler          = ata_std_error_handler, /* avoid SFF EH */
 591         .post_internal_cmd      = ATA_OP_NULL,
 592
 593         .scr_read               = mv5_scr_read,
 594         .scr_write              = mv5_scr_write,
 595
 596         .port_start             = mv_port_start,
 597         .port_stop              = mv_port_stop,
 598 };
 599
 600 static struct ata_port_operations mv6_ops = {
 601         .inherits               = &mv5_ops,
 602         .dev_config             = mv6_dev_config,
 603         .scr_read               = mv_scr_read,
 604         .scr_write              = mv_scr_write,
 605
 606         .pmp_hardreset          = mv_pmp_hardreset,
 607         .pmp_softreset          = mv_softreset,
 608         .softreset              = mv_softreset,
 609         .error_handler          = mv_pmp_error_handler,
 610
 611         .sff_irq_clear          = mv_sff_irq_clear,
 612         .check_atapi_dma        = mv_check_atapi_dma,
 613         .bmdma_setup            = mv_bmdma_setup,
 614         .bmdma_start            = mv_bmdma_start,
 615         .bmdma_stop             = mv_bmdma_stop,
 616         .bmdma_status           = mv_bmdma_status,
 617         .mode_filter            = mv_mode_filter,
 618 };
 619
 620 static struct ata_port_operations mv_iie_ops = {
 621         .inherits               = &mv6_ops,
 622         .dev_config             = ATA_OP_NULL,
 623         .qc_prep                = mv_qc_prep_iie,
 624 };
 625
 626 static const struct ata_port_info mv_port_info[] = {
 627         {  /* chip_504x */
 628                 .flags          = MV_GEN_I_FLAGS,
 629                 .pio_mask       = 0x1f, /* pio0-4 */
 630                 .udma_mask      = ATA_UDMA6,
 631                 .port_ops       = &mv5_ops,
 632         },
 633         {  /* chip_508x */
 634                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
 635                 .pio_mask       = 0x1f, /* pio0-4 */
 636                 .udma_mask      = ATA_UDMA6,
 637                 .port_ops       = &mv5_ops,
 638         },
 639         {  /* chip_5080 */
 640                 .flags          = MV_GEN_I_FLAGS | MV_FLAG_DUAL_HC,
 641                 .pio_mask       = 0x1f, /* pio0-4 */
 642                 .udma_mask      = ATA_UDMA6,
 643                 .port_ops       = &mv5_ops,
 644         },
 645         {  /* chip_604x */
 646                 .flags          = MV_GEN_II_FLAGS,
 647                 .pio_mask       = 0x1f, /* pio0-4 */
 648                 .udma_mask      = ATA_UDMA6,
 649                 .port_ops       = &mv6_ops,
 650         },
 651         {  /* chip_608x */
 652                 .flags          = MV_GEN_II_FLAGS | MV_FLAG_DUAL_HC,
 653                 .pio_mask       = 0x1f, /* pio0-4 */
 654                 .udma_mask      = ATA_UDMA6,
 655                 .port_ops       = &mv6_ops,
 656         },
 657         {  /* chip_6042 */
 658                 .flags          = MV_GEN_IIE_FLAGS,
 659                 .pio_mask       = 0x1f, /* pio0-4 */
 660                 .udma_mask      = ATA_UDMA6,
 661                 .port_ops       = &mv_iie_ops,
 662         },
 663         {  /* chip_7042 */
 664                 .flags          = MV_GEN_IIE_FLAGS,
 665                 .pio_mask       = 0x1f, /* pio0-4 */
 666                 .udma_mask      = ATA_UDMA6,
 667                 .port_ops       = &mv_iie_ops,
 668         },
 669         {  /* chip_soc */
 670                 .flags          = MV_GEN_IIE_FLAGS,
 671                 .pio_mask       = 0x1f, /* pio0-4 */
 672                 .udma_mask      = ATA_UDMA6,
 673                 .port_ops       = &mv_iie_ops,
 674         },
 675 };
 676
 677 static const struct pci_device_id mv_pci_tbl[] = {
 678         { PCI_VDEVICE(MARVELL, 0x5040), chip_504x },
 679         { PCI_VDEVICE(MARVELL, 0x5041), chip_504x },
 680         { PCI_VDEVICE(MARVELL, 0x5080), chip_5080 },
 681         { PCI_VDEVICE(MARVELL, 0x5081), chip_508x },
 682         /* RocketRAID 1720/174x have different identifiers */
 683         { PCI_VDEVICE(TTI, 0x1720), chip_6042 },
 684         { PCI_VDEVICE(TTI, 0x1740), chip_6042 },
 685         { PCI_VDEVICE(TTI, 0x1742), chip_6042 },
 686
 687         { PCI_VDEVICE(MARVELL, 0x6040), chip_604x },
 688         { PCI_VDEVICE(MARVELL, 0x6041), chip_604x },
 689         { PCI_VDEVICE(MARVELL, 0x6042), chip_6042 },
 690         { PCI_VDEVICE(MARVELL, 0x6080), chip_608x },
 691         { PCI_VDEVICE(MARVELL, 0x6081), chip_608x },
 692
 693         { PCI_VDEVICE(ADAPTEC2, 0x0241), chip_604x },
 694
 695         /* Adaptec 1430SA */
 696         { PCI_VDEVICE(ADAPTEC2, 0x0243), chip_7042 },
 697
 698         /* Marvell 7042 support */
 699         { PCI_VDEVICE(MARVELL, 0x7042), chip_7042 },
 700
 701         /* Highpoint RocketRAID PCIe series */
 702         { PCI_VDEVICE(TTI, 0x2300), chip_7042 },
 703         { PCI_VDEVICE(TTI, 0x2310), chip_7042 },
 704
 705         { }                     /* terminate list */
 706 };
 707
 708 static const struct mv_hw_ops mv5xxx_ops = {
 709         .phy_errata             = mv5_phy_errata,
 710         .enable_leds            = mv5_enable_leds,
 711         .read_preamp            = mv5_read_preamp,
 712         .reset_hc               = mv5_reset_hc,
 713         .reset_flash            = mv5_reset_flash,
 714         .reset_bus              = mv5_reset_bus,
 715 };
 716
 717 static const struct mv_hw_ops mv6xxx_ops = {
 718         .phy_errata             = mv6_phy_errata,
 719         .enable_leds            = mv6_enable_leds,
 720         .read_preamp            = mv6_read_preamp,
 721         .reset_hc               = mv6_reset_hc,
 722         .reset_flash            = mv6_reset_flash,
 723         .reset_bus              = mv_reset_pci_bus,
 724 };
 725
 726 static const struct mv_hw_ops mv_soc_ops = {
 727         .phy_errata             = mv6_phy_errata,
 728         .enable_leds            = mv_soc_enable_leds,
 729         .read_preamp            = mv_soc_read_preamp,
 730         .reset_hc               = mv_soc_reset_hc,
 731         .reset_flash            = mv_soc_reset_flash,
 732         .reset_bus              = mv_soc_reset_bus,
 733 };
 734
 735 /*
 736  * Functions
 737  */
 738
 739 static inline void writelfl(unsigned long data, void __iomem *addr)
 740 {
 741         writel(data, addr);
 742         (void) readl(addr);     /* flush to avoid PCI posted write */
 743 }
 744
 745 static inline unsigned int mv_hc_from_port(unsigned int port)
 746 {
 747         return port >> MV_PORT_HC_SHIFT;
 748 }
 749
 750 static inline unsigned int mv_hardport_from_port(unsigned int port)
 751 {
 752         return port & MV_PORT_MASK;
 753 }
 754
 755 /*
 756  * Consolidate some rather tricky bit shift calculations.
 757  * This is hot-path stuff, so not a function.
 758  * Simple code, with two return values, so macro rather than inline.
 759  *
 760  * port is the sole input, in range 0..7.
 761  * shift is one output, for use with main_irq_cause / main_irq_mask registers.
 762  * hardport is the other output, in range 0..3.
 763  *
 764  * Note that port and hardport may be the same variable in some cases.
 765  */
 766 #define MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport)    \
 767 {                                                               \
 768         shift    = mv_hc_from_port(port) * HC_SHIFT;            \
 769         hardport = mv_hardport_from_port(port);                 \
 770         shift   += hardport * 2;                                \
 771 }
 772
 773 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
 774 {
 775         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
 776 }
 777
 778 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
 779                                                  unsigned int port)
 780 {
 781         return mv_hc_base(base, mv_hc_from_port(port));
 782 }
 783
 784 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
 785 {
 786         return  mv_hc_base_from_port(base, port) +
 787                 MV_SATAHC_ARBTR_REG_SZ +
 788                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
 789 }
 790
 791 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
 792 {
 793         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
 794         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
 795
 796         return hc_mmio + ofs;
 797 }
 798
 799 static inline void __iomem *mv_host_base(struct ata_host *host)
 800 {
 801         struct mv_host_priv *hpriv = host->private_data;
 802         return hpriv->base;
 803 }
 804
 805 static inline void __iomem *mv_ap_base(struct ata_port *ap)
 806 {
 807         return mv_port_base(mv_host_base(ap->host), ap->port_no);
 808 }
 809
 810 static inline int mv_get_hc_count(unsigned long port_flags)
 811 {
 812         return ((port_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
 813 }
 814
 815 static void mv_set_edma_ptrs(void __iomem *port_mmio,
 816                              struct mv_host_priv *hpriv,
 817                              struct mv_port_priv *pp)
 818 {
 819         u32 index;
 820
 821         /*
 822          * initialize request queue
 823          */
 824         pp->req_idx &= MV_MAX_Q_DEPTH_MASK;     /* paranoia */
 825         index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
 826
 827         WARN_ON(pp->crqb_dma & 0x3ff);
 828         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
 829         writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | index,
 830                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 831         writelfl(index, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 832
 833         /*
 834          * initialize response queue
 835          */
 836         pp->resp_idx &= MV_MAX_Q_DEPTH_MASK;    /* paranoia */
 837         index = pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT;
 838
 839         WARN_ON(pp->crpb_dma & 0xff);
 840         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
 841         writelfl(index, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 842         writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) | index,
 843                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
 844 }
 845
 846 static void mv_set_main_irq_mask(struct ata_host *host,
 847                                  u32 disable_bits, u32 enable_bits)
 848 {
 849         struct mv_host_priv *hpriv = host->private_data;
 850         u32 old_mask, new_mask;
 851
 852         old_mask = hpriv->main_irq_mask;
 853         new_mask = (old_mask & ~disable_bits) | enable_bits;
 854         if (new_mask != old_mask) {
 855                 hpriv->main_irq_mask = new_mask;
 856                 writelfl(new_mask, hpriv->main_irq_mask_addr);
 857         }
 858 }
 859
 860 static void mv_enable_port_irqs(struct ata_port *ap,
 861                                      unsigned int port_bits)
 862 {
 863         unsigned int shift, hardport, port = ap->port_no;
 864         u32 disable_bits, enable_bits;
 865
 866         MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
 867
 868         disable_bits = (DONE_IRQ | ERR_IRQ) << shift;
 869         enable_bits  = port_bits << shift;
 870         mv_set_main_irq_mask(ap->host, disable_bits, enable_bits);
 871 }
 872
 873 static void mv_clear_and_enable_port_irqs(struct ata_port *ap,
 874                                           void __iomem *port_mmio,
 875                                           unsigned int port_irqs)
 876 {
 877         struct mv_host_priv *hpriv = ap->host->private_data;
 878         int hardport = mv_hardport_from_port(ap->port_no);
 879         void __iomem *hc_mmio = mv_hc_base_from_port(
 880                                 mv_host_base(ap->host), ap->port_no);
 881         u32 hc_irq_cause;
 882
 883         /* clear EDMA event indicators, if any */
 884         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
 885
 886         /* clear pending irq events */
 887         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
 888         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
 889
 890         /* clear FIS IRQ Cause */
 891         if (IS_GEN_IIE(hpriv))
 892                 writelfl(0, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
 893
 894         mv_enable_port_irqs(ap, port_irqs);
 895 }
 896
 897 /**
 898  *      mv_start_edma - Enable eDMA engine
 899  *      @base: port base address
 900  *      @pp: port private data
 901  *
 902  *      Verify the local cache of the eDMA state is accurate with a
 903  *      WARN_ON.
 904  *
 905  *      LOCKING:
 906  *      Inherited from caller.
 907  */
 908 static void mv_start_edma(struct ata_port *ap, void __iomem *port_mmio,
 909                          struct mv_port_priv *pp, u8 protocol)
 910 {
 911         int want_ncq = (protocol == ATA_PROT_NCQ);
 912
 913         if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
 914                 int using_ncq = ((pp->pp_flags & MV_PP_FLAG_NCQ_EN) != 0);
 915                 if (want_ncq != using_ncq)
 916                         mv_stop_edma(ap);
 917         }
 918         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN)) {
 919                 struct mv_host_priv *hpriv = ap->host->private_data;
 920
 921                 mv_edma_cfg(ap, want_ncq, 1);
 922
 923                 mv_set_edma_ptrs(port_mmio, hpriv, pp);
 924                 mv_clear_and_enable_port_irqs(ap, port_mmio, DONE_IRQ|ERR_IRQ);
 925
 926                 writelfl(EDMA_EN, port_mmio + EDMA_CMD_OFS);
 927                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
 928         }
 929 }
 930
 931 static void mv_wait_for_edma_empty_idle(struct ata_port *ap)
 932 {
 933         void __iomem *port_mmio = mv_ap_base(ap);
 934         const u32 empty_idle = (EDMA_STATUS_CACHE_EMPTY | EDMA_STATUS_IDLE);
 935         const int per_loop = 5, timeout = (15 * 1000 / per_loop);
 936         int i;
 937
 938         /*
 939          * Wait for the EDMA engine to finish transactions in progress.
 940          * No idea what a good "timeout" value might be, but measurements
 941          * indicate that it often requires hundreds of microseconds
 942          * with two drives in-use.  So we use the 15msec value above
 943          * as a rough guess at what even more drives might require.
 944          */
 945         for (i = 0; i < timeout; ++i) {
 946                 u32 edma_stat = readl(port_mmio + EDMA_STATUS_OFS);
 947                 if ((edma_stat & empty_idle) == empty_idle)
 948                         break;
 949                 udelay(per_loop);
 950         }
 951         /* ata_port_printk(ap, KERN_INFO, "%s: %u+ usecs\n", __func__, i); */
 952 }
 953
 954 /**
 955  *      mv_stop_edma_engine - Disable eDMA engine
 956  *      @port_mmio: io base address
 957  *
 958  *      LOCKING:
 959  *      Inherited from caller.
 960  */
 961 static int mv_stop_edma_engine(void __iomem *port_mmio)
 962 {
 963         int i;
 964
 965         /* Disable eDMA.  The disable bit auto clears. */
 966         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
 967
 968         /* Wait for the chip to confirm eDMA is off. */
 969         for (i = 10000; i > 0; i--) {
 970                 u32 reg = readl(port_mmio + EDMA_CMD_OFS);
 971                 if (!(reg & EDMA_EN))
 972                         return 0;
 973                 udelay(10);
 974         }
 975         return -EIO;
 976 }
 977
 978 static int mv_stop_edma(struct ata_port *ap)
 979 {
 980         void __iomem *port_mmio = mv_ap_base(ap);
 981         struct mv_port_priv *pp = ap->private_data;
 982         int err = 0;
 983
 984         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
 985                 return 0;
 986         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
 987         mv_wait_for_edma_empty_idle(ap);
 988         if (mv_stop_edma_engine(port_mmio)) {
 989                 ata_port_printk(ap, KERN_ERR, "Unable to stop eDMA\n");
 990                 err = -EIO;
 991         }
 992         mv_edma_cfg(ap, 0, 0);
 993         return err;
 994 }
 995
 996 #ifdef ATA_DEBUG
 997 static void mv_dump_mem(void __iomem *start, unsigned bytes)
 998 {
 999         int b, w;
1000         for (b = 0; b < bytes; ) {
1001                 DPRINTK("%p: ", start + b);
1002                 for (w = 0; b < bytes && w < 4; w++) {
1003                         printk("%08x ", readl(start + b));
1004                         b += sizeof(u32);
1005                 }
1006                 printk("\n");
1007         }
1008 }
1009 #endif
1010
1011 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
1012 {
1013 #ifdef ATA_DEBUG
1014         int b, w;
1015         u32 dw;
1016         for (b = 0; b < bytes; ) {
1017                 DPRINTK("%02x: ", b);
1018                 for (w = 0; b < bytes && w < 4; w++) {
1019                         (void) pci_read_config_dword(pdev, b, &dw);
1020                         printk("%08x ", dw);
1021                         b += sizeof(u32);
1022                 }
1023                 printk("\n");
1024         }
1025 #endif
1026 }
1027 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
1028                              struct pci_dev *pdev)
1029 {
1030 #ifdef ATA_DEBUG
1031         void __iomem *hc_base = mv_hc_base(mmio_base,
1032                                            port >> MV_PORT_HC_SHIFT);
1033         void __iomem *port_base;
1034         int start_port, num_ports, p, start_hc, num_hcs, hc;
1035
1036         if (0 > port) {
1037                 start_hc = start_port = 0;
1038                 num_ports = 8;          /* shld be benign for 4 port devs */
1039                 num_hcs = 2;
1040         } else {
1041                 start_hc = port >> MV_PORT_HC_SHIFT;
1042                 start_port = port;
1043                 num_ports = num_hcs = 1;
1044         }
1045         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
1046                 num_ports > 1 ? num_ports - 1 : start_port);
1047
1048         if (NULL != pdev) {
1049                 DPRINTK("PCI config space regs:\n");
1050                 mv_dump_pci_cfg(pdev, 0x68);
1051         }
1052         DPRINTK("PCI regs:\n");
1053         mv_dump_mem(mmio_base+0xc00, 0x3c);
1054         mv_dump_mem(mmio_base+0xd00, 0x34);
1055         mv_dump_mem(mmio_base+0xf00, 0x4);
1056         mv_dump_mem(mmio_base+0x1d00, 0x6c);
1057         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
1058                 hc_base = mv_hc_base(mmio_base, hc);
1059                 DPRINTK("HC regs (HC %i):\n", hc);
1060                 mv_dump_mem(hc_base, 0x1c);
1061         }
1062         for (p = start_port; p < start_port + num_ports; p++) {
1063                 port_base = mv_port_base(mmio_base, p);
1064                 DPRINTK("EDMA regs (port %i):\n", p);
1065                 mv_dump_mem(port_base, 0x54);
1066                 DPRINTK("SATA regs (port %i):\n", p);
1067                 mv_dump_mem(port_base+0x300, 0x60);
1068         }
1069 #endif
1070 }
1071
1072 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
1073 {
1074         unsigned int ofs;
1075
1076         switch (sc_reg_in) {
1077         case SCR_STATUS:
1078         case SCR_CONTROL:
1079         case SCR_ERROR:
1080                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
1081                 break;
1082         case SCR_ACTIVE:
1083                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
1084                 break;
1085         default:
1086                 ofs = 0xffffffffU;
1087                 break;
1088         }
1089         return ofs;
1090 }
1091
1092 static int mv_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
1093 {
1094         unsigned int ofs = mv_scr_offset(sc_reg_in);
1095
1096         if (ofs != 0xffffffffU) {
1097                 *val = readl(mv_ap_base(link->ap) + ofs);
1098                 return 0;
1099         } else
1100                 return -EINVAL;
1101 }
1102
1103 static int mv_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
1104 {
1105         unsigned int ofs = mv_scr_offset(sc_reg_in);
1106
1107         if (ofs != 0xffffffffU) {
1108                 writelfl(val, mv_ap_base(link->ap) + ofs);
1109                 return 0;
1110         } else
1111                 return -EINVAL;
1112 }
1113
1114 static void mv6_dev_config(struct ata_device *adev)
1115 {
1116         /*
1117          * Deal with Gen-II ("mv6") hardware quirks/restrictions:
1118          *
1119          * Gen-II does not support NCQ over a port multiplier
1120          *  (no FIS-based switching).
1121          */
1122         if (adev->flags & ATA_DFLAG_NCQ) {
1123                 if (sata_pmp_attached(adev->link->ap)) {
1124                         adev->flags &= ~ATA_DFLAG_NCQ;
1125                         ata_dev_printk(adev, KERN_INFO,
1126                                 "NCQ disabled for command-based switching\n");
1127                 }
1128         }
1129 }
1130
1131 static int mv_qc_defer(struct ata_queued_cmd *qc)
1132 {
1133         struct ata_link *link = qc->dev->link;
1134         struct ata_port *ap = link->ap;
1135         struct mv_port_priv *pp = ap->private_data;
1136
1137         /*
1138          * Don't allow new commands if we're in a delayed EH state
1139          * for NCQ and/or FIS-based switching.
1140          */
1141         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
1142                 return ATA_DEFER_PORT;
1143         /*
1144          * If the port is completely idle, then allow the new qc.
1145          */
1146         if (ap->nr_active_links == 0)
1147                 return 0;
1148
1149         /*
1150          * The port is operating in host queuing mode (EDMA) with NCQ
1151          * enabled, allow multiple NCQ commands.  EDMA also allows
1152          * queueing multiple DMA commands but libata core currently
1153          * doesn't allow it.
1154          */
1155         if ((pp->pp_flags & MV_PP_FLAG_EDMA_EN) &&
1156             (pp->pp_flags & MV_PP_FLAG_NCQ_EN) && ata_is_ncq(qc->tf.protocol))
1157                 return 0;
1158
1159         return ATA_DEFER_PORT;
1160 }
1161
1162 static void mv_config_fbs(void __iomem *port_mmio, int want_ncq, int want_fbs)
1163 {
1164         u32 new_fiscfg, old_fiscfg;
1165         u32 new_ltmode, old_ltmode;
1166         u32 new_haltcond, old_haltcond;
1167
1168         old_fiscfg   = readl(port_mmio + FISCFG_OFS);
1169         old_ltmode   = readl(port_mmio + LTMODE_OFS);
1170         old_haltcond = readl(port_mmio + EDMA_HALTCOND_OFS);
1171
1172         new_fiscfg   = old_fiscfg & ~(FISCFG_SINGLE_SYNC | FISCFG_WAIT_DEV_ERR);
1173         new_ltmode   = old_ltmode & ~LTMODE_BIT8;
1174         new_haltcond = old_haltcond | EDMA_ERR_DEV;
1175
1176         if (want_fbs) {
1177                 new_fiscfg = old_fiscfg | FISCFG_SINGLE_SYNC;
1178                 new_ltmode = old_ltmode | LTMODE_BIT8;
1179                 if (want_ncq)
1180                         new_haltcond &= ~EDMA_ERR_DEV;
1181                 else
1182                         new_fiscfg |=  FISCFG_WAIT_DEV_ERR;
1183         }
1184
1185         if (new_fiscfg != old_fiscfg)
1186                 writelfl(new_fiscfg, port_mmio + FISCFG_OFS);
1187         if (new_ltmode != old_ltmode)
1188                 writelfl(new_ltmode, port_mmio + LTMODE_OFS);
1189         if (new_haltcond != old_haltcond)
1190                 writelfl(new_haltcond, port_mmio + EDMA_HALTCOND_OFS);
1191 }
1192
1193 static void mv_60x1_errata_sata25(struct ata_port *ap, int want_ncq)
1194 {
1195         struct mv_host_priv *hpriv = ap->host->private_data;
1196         u32 old, new;
1197
1198         /* workaround for 88SX60x1 FEr SATA#25 (part 1) */
1199         old = readl(hpriv->base + MV_GPIO_PORT_CTL_OFS);
1200         if (want_ncq)
1201                 new = old | (1 << 22);
1202         else
1203                 new = old & ~(1 << 22);
1204         if (new != old)
1205                 writel(new, hpriv->base + MV_GPIO_PORT_CTL_OFS);
1206 }
1207
1208 static void mv_edma_cfg(struct ata_port *ap, int want_ncq, int want_edma)
1209 {
1210         u32 cfg;
1211         struct mv_port_priv *pp    = ap->private_data;
1212         struct mv_host_priv *hpriv = ap->host->private_data;
1213         void __iomem *port_mmio    = mv_ap_base(ap);
1214
1215         /* set up non-NCQ EDMA configuration */
1216         cfg = EDMA_CFG_Q_DEPTH;         /* always 0x1f for *all* chips */
1217         pp->pp_flags &= ~(MV_PP_FLAG_FBS_EN | MV_PP_FLAG_NCQ_EN);
1218
1219         if (IS_GEN_I(hpriv))
1220                 cfg |= (1 << 8);        /* enab config burst size mask */
1221
1222         else if (IS_GEN_II(hpriv)) {
1223                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
1224                 mv_60x1_errata_sata25(ap, want_ncq);
1225
1226         } else if (IS_GEN_IIE(hpriv)) {
1227                 int want_fbs = sata_pmp_attached(ap);
1228                 /*
1229                  * Possible future enhancement:
1230                  *
1231                  * The chip can use FBS with non-NCQ, if we allow it,
1232                  * But first we need to have the error handling in place
1233                  * for this mode (datasheet section 7.3.15.4.2.3).
1234                  * So disallow non-NCQ FBS for now.
1235                  */
1236                 want_fbs &= want_ncq;
1237
1238                 mv_config_fbs(port_mmio, want_ncq, want_fbs);
1239
1240                 if (want_fbs) {
1241                         pp->pp_flags |= MV_PP_FLAG_FBS_EN;
1242                         cfg |= EDMA_CFG_EDMA_FBS; /* FIS-based switching */
1243                 }
1244
1245                 cfg |= (1 << 23);       /* do not mask PM field in rx'd FIS */
1246                 if (want_edma) {
1247                         cfg |= (1 << 22); /* enab 4-entry host queue cache */
1248                         if (!IS_SOC(hpriv))
1249                                 cfg |= (1 << 18); /* enab early completion */
1250                 }
1251                 if (hpriv->hp_flags & MV_HP_CUT_THROUGH)
1252                         cfg |= (1 << 17); /* enab cut-thru (dis stor&forwrd) */
1253         }
1254
1255         if (want_ncq) {
1256                 cfg |= EDMA_CFG_NCQ;
1257                 pp->pp_flags |=  MV_PP_FLAG_NCQ_EN;
1258         }
1259
1260         writelfl(cfg, port_mmio + EDMA_CFG_OFS);
1261 }
1262
1263 static void mv_port_free_dma_mem(struct ata_port *ap)
1264 {
1265         struct mv_host_priv *hpriv = ap->host->private_data;
1266         struct mv_port_priv *pp = ap->private_data;
1267         int tag;
1268
1269         if (pp->crqb) {
1270                 dma_pool_free(hpriv->crqb_pool, pp->crqb, pp->crqb_dma);
1271                 pp->crqb = NULL;
1272         }
1273         if (pp->crpb) {
1274                 dma_pool_free(hpriv->crpb_pool, pp->crpb, pp->crpb_dma);
1275                 pp->crpb = NULL;
1276         }
1277         /*
1278          * For GEN_I, there's no NCQ, so we have only a single sg_tbl.
1279          * For later hardware, we have one unique sg_tbl per NCQ tag.
1280          */
1281         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1282                 if (pp->sg_tbl[tag]) {
1283                         if (tag == 0 || !IS_GEN_I(hpriv))
1284                                 dma_pool_free(hpriv->sg_tbl_pool,
1285                                               pp->sg_tbl[tag],
1286                                               pp->sg_tbl_dma[tag]);
1287                         pp->sg_tbl[tag] = NULL;
1288                 }
1289         }
1290 }
1291
1292 /**
1293  *      mv_port_start - Port specific init/start routine.
1294  *      @ap: ATA channel to manipulate
1295  *
1296  *      Allocate and point to DMA memory, init port private memory,
1297  *      zero indices.
1298  *
1299  *      LOCKING:
1300  *      Inherited from caller.
1301  */
1302 static int mv_port_start(struct ata_port *ap)
1303 {
1304         struct device *dev = ap->host->dev;
1305         struct mv_host_priv *hpriv = ap->host->private_data;
1306         struct mv_port_priv *pp;
1307         int tag;
1308
1309         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1310         if (!pp)
1311                 return -ENOMEM;
1312         ap->private_data = pp;
1313
1314         pp->crqb = dma_pool_alloc(hpriv->crqb_pool, GFP_KERNEL, &pp->crqb_dma);
1315         if (!pp->crqb)
1316                 return -ENOMEM;
1317         memset(pp->crqb, 0, MV_CRQB_Q_SZ);
1318
1319         pp->crpb = dma_pool_alloc(hpriv->crpb_pool, GFP_KERNEL, &pp->crpb_dma);
1320         if (!pp->crpb)
1321                 goto out_port_free_dma_mem;
1322         memset(pp->crpb, 0, MV_CRPB_Q_SZ);
1323
1324         /* 6041/6081 Rev. "C0" (and newer) are okay with async notify */
1325         if (hpriv->hp_flags & MV_HP_ERRATA_60X1C0)
1326                 ap->flags |= ATA_FLAG_AN;
1327         /*
1328          * For GEN_I, there's no NCQ, so we only allocate a single sg_tbl.
1329          * For later hardware, we need one unique sg_tbl per NCQ tag.
1330          */
1331         for (tag = 0; tag < MV_MAX_Q_DEPTH; ++tag) {
1332                 if (tag == 0 || !IS_GEN_I(hpriv)) {
1333                         pp->sg_tbl[tag] = dma_pool_alloc(hpriv->sg_tbl_pool,
1334                                               GFP_KERNEL, &pp->sg_tbl_dma[tag]);
1335                         if (!pp->sg_tbl[tag])
1336                                 goto out_port_free_dma_mem;
1337                 } else {
1338                         pp->sg_tbl[tag]     = pp->sg_tbl[0];
1339                         pp->sg_tbl_dma[tag] = pp->sg_tbl_dma[0];
1340                 }
1341         }
1342         mv_edma_cfg(ap, 0, 0);
1343         return 0;
1344
1345 out_port_free_dma_mem:
1346         mv_port_free_dma_mem(ap);
1347         return -ENOMEM;
1348 }
1349
1350 /**
1351  *      mv_port_stop - Port specific cleanup/stop routine.
1352  *      @ap: ATA channel to manipulate
1353  *
1354  *      Stop DMA, cleanup port memory.
1355  *
1356  *      LOCKING:
1357  *      This routine uses the host lock to protect the DMA stop.
1358  */
1359 static void mv_port_stop(struct ata_port *ap)
1360 {
1361         mv_stop_edma(ap);
1362         mv_enable_port_irqs(ap, 0);
1363         mv_port_free_dma_mem(ap);
1364 }
1365
1366 /**
1367  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
1368  *      @qc: queued command whose SG list to source from
1369  *
1370  *      Populate the SG list and mark the last entry.
1371  *
1372  *      LOCKING:
1373  *      Inherited from caller.
1374  */
1375 static void mv_fill_sg(struct ata_queued_cmd *qc)
1376 {
1377         struct mv_port_priv *pp = qc->ap->private_data;
1378         struct scatterlist *sg;
1379         struct mv_sg *mv_sg, *last_sg = NULL;
1380         unsigned int si;
1381
1382         mv_sg = pp->sg_tbl[qc->tag];
1383         for_each_sg(qc->sg, sg, qc->n_elem, si) {
1384                 dma_addr_t addr = sg_dma_address(sg);
1385                 u32 sg_len = sg_dma_len(sg);
1386
1387                 while (sg_len) {
1388                         u32 offset = addr & 0xffff;
1389                         u32 len = sg_len;
1390
1391                         if (offset + len > 0x10000)
1392                                 len = 0x10000 - offset;
1393
1394                         mv_sg->addr = cpu_to_le32(addr & 0xffffffff);
1395                         mv_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1396                         mv_sg->flags_size = cpu_to_le32(len & 0xffff);
1397                         mv_sg->reserved = 0;
1398
1399                         sg_len -= len;
1400                         addr += len;
1401
1402                         last_sg = mv_sg;
1403                         mv_sg++;
1404                 }
1405         }
1406
1407         if (likely(last_sg))
1408                 last_sg->flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1409         mb(); /* ensure data structure is visible to the chipset */
1410 }
1411
1412 static void mv_crqb_pack_cmd(__le16 *cmdw, u8 data, u8 addr, unsigned last)
1413 {
1414         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1415                 (last ? CRQB_CMD_LAST : 0);
1416         *cmdw = cpu_to_le16(tmp);
1417 }
1418
1419 /**
1420  *      mv_mode_filter - Allow ATAPI DMA only on GenII chips.
1421  *      @dev: device whose xfer modes are being configured.
1422  *
1423  *      Only the GenII hardware can use DMA with ATAPI drives.
1424  */
1425 static unsigned long mv_mode_filter(struct ata_device *adev,
1426                                     unsigned long xfer_mask)
1427 {
1428         if (adev->class == ATA_DEV_ATAPI) {
1429                 struct mv_host_priv *hpriv = adev->link->ap->host->private_data;
1430                 if (!IS_GEN_II(hpriv)) {
1431                         xfer_mask &= ~(ATA_MASK_MWDMA | ATA_MASK_UDMA);
1432                         ata_dev_printk(adev, KERN_INFO,
1433                                 "ATAPI DMA not supported on this chipset\n");
1434                 }
1435         }
1436         return xfer_mask;
1437 }
1438
1439 /**
1440  *      mv_sff_irq_clear - Clear hardware interrupt after DMA.
1441  *      @ap: Port associated with this ATA transaction.
1442  *
1443  *      We need this only for ATAPI bmdma transactions,
1444  *      as otherwise we experience spurious interrupts
1445  *      after libata-sff handles the bmdma interrupts.
1446  */
1447 static void mv_sff_irq_clear(struct ata_port *ap)
1448 {
1449         mv_clear_and_enable_port_irqs(ap, mv_ap_base(ap), ERR_IRQ);
1450 }
1451
1452 /**
1453  *      mv_check_atapi_dma - Filter ATAPI cmds which are unsuitable for DMA.
1454  *      @qc: queued command to check for chipset/DMA compatibility.
1455  *
1456  *      The bmdma engines cannot handle speculative data sizes
1457  *      (bytecount under/over flow).  So only allow DMA for
1458  *      data transfer commands with known data sizes.
1459  *
1460  *      LOCKING:
1461  *      Inherited from caller.
1462  */
1463 static int mv_check_atapi_dma(struct ata_queued_cmd *qc)
1464 {
1465         struct scsi_cmnd *scmd = qc->scsicmd;
1466
1467         if (scmd) {
1468                 switch (scmd->cmnd[0]) {
1469                 case READ_6:
1470                 case READ_10:
1471                 case READ_12:
1472                 case WRITE_6:
1473                 case WRITE_10:
1474                 case WRITE_12:
1475                 case GPCMD_READ_CD:
1476                 case GPCMD_SEND_DVD_STRUCTURE:
1477                 case GPCMD_SEND_CUE_SHEET:
1478                         return 0; /* DMA is safe */
1479                 }
1480         }
1481         return -EOPNOTSUPP; /* use PIO instead */
1482 }
1483
1484 /**
1485  *      mv_bmdma_setup - Set up BMDMA transaction
1486  *      @qc: queued command to prepare DMA for.
1487  *
1488  *      LOCKING:
1489  *      Inherited from caller.
1490  */
1491 static void mv_bmdma_setup(struct ata_queued_cmd *qc)
1492 {
1493         struct ata_port *ap = qc->ap;
1494         void __iomem *port_mmio = mv_ap_base(ap);
1495         struct mv_port_priv *pp = ap->private_data;
1496
1497         mv_fill_sg(qc);
1498
1499         /* clear all DMA cmd bits */
1500         writel(0, port_mmio + BMDMA_CMD_OFS);
1501
1502         /* load PRD table addr. */
1503         writel((pp->sg_tbl_dma[qc->tag] >> 16) >> 16,
1504                 port_mmio + BMDMA_PRD_HIGH_OFS);
1505         writelfl(pp->sg_tbl_dma[qc->tag],
1506                 port_mmio + BMDMA_PRD_LOW_OFS);
1507
1508         /* issue r/w command */
1509         ap->ops->sff_exec_command(ap, &qc->tf);
1510 }
1511
1512 /**
1513  *      mv_bmdma_start - Start a BMDMA transaction
1514  *      @qc: queued command to start DMA on.
1515  *
1516  *      LOCKING:
1517  *      Inherited from caller.
1518  */
1519 static void mv_bmdma_start(struct ata_queued_cmd *qc)
1520 {
1521         struct ata_port *ap = qc->ap;
1522         void __iomem *port_mmio = mv_ap_base(ap);
1523         unsigned int rw = (qc->tf.flags & ATA_TFLAG_WRITE);
1524         u32 cmd = (rw ? 0 : ATA_DMA_WR) | ATA_DMA_START;
1525
1526         /* start host DMA transaction */
1527         writelfl(cmd, port_mmio + BMDMA_CMD_OFS);
1528 }
1529
1530 /**
1531  *      mv_bmdma_stop - Stop BMDMA transfer
1532  *      @qc: queued command to stop DMA on.
1533  *
1534  *      Clears the ATA_DMA_START flag in the bmdma control register
1535  *
1536  *      LOCKING:
1537  *      Inherited from caller.
1538  */
1539 static void mv_bmdma_stop(struct ata_queued_cmd *qc)
1540 {
1541         struct ata_port *ap = qc->ap;
1542         void __iomem *port_mmio = mv_ap_base(ap);
1543         u32 cmd;
1544
1545         /* clear start/stop bit */
1546         cmd = readl(port_mmio + BMDMA_CMD_OFS);
1547         cmd &= ~ATA_DMA_START;
1548         writelfl(cmd, port_mmio + BMDMA_CMD_OFS);
1549
1550         /* one-PIO-cycle guaranteed wait, per spec, for HDMA1:0 transition */
1551         ata_sff_dma_pause(ap);
1552 }
1553
1554 /**
1555  *      mv_bmdma_status - Read BMDMA status
1556  *      @ap: port for which to retrieve DMA status.
1557  *
1558  *      Read and return equivalent of the sff BMDMA status register.
1559  *
1560  *      LOCKING:
1561  *      Inherited from caller.
1562  */
1563 static u8 mv_bmdma_status(struct ata_port *ap)
1564 {
1565         void __iomem *port_mmio = mv_ap_base(ap);
1566         u32 reg, status;
1567
1568         /*
1569          * Other bits are valid only if ATA_DMA_ACTIVE==0,
1570          * and the ATA_DMA_INTR bit doesn't exist.
1571          */
1572         reg = readl(port_mmio + BMDMA_STATUS_OFS);
1573         if (reg & ATA_DMA_ACTIVE)
1574                 status = ATA_DMA_ACTIVE;
1575         else
1576                 status = (reg & ATA_DMA_ERR) | ATA_DMA_INTR;
1577         return status;
1578 }
1579
1580 /**
1581  *      mv_qc_prep - Host specific command preparation.
1582  *      @qc: queued command to prepare
1583  *
1584  *      This routine simply redirects to the general purpose routine
1585  *      if command is not DMA.  Else, it handles prep of the CRQB
1586  *      (command request block), does some sanity checking, and calls
1587  *      the SG load routine.
1588  *
1589  *      LOCKING:
1590  *      Inherited from caller.
1591  */
1592 static void mv_qc_prep(struct ata_queued_cmd *qc)
1593 {
1594         struct ata_port *ap = qc->ap;
1595         struct mv_port_priv *pp = ap->private_data;
1596         __le16 *cw;
1597         struct ata_taskfile *tf;
1598         u16 flags = 0;
1599         unsigned in_index;
1600
1601         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1602             (qc->tf.protocol != ATA_PROT_NCQ))
1603                 return;
1604
1605         /* Fill in command request block
1606          */
1607         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1608                 flags |= CRQB_FLAG_READ;
1609         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1610         flags |= qc->tag << CRQB_TAG_SHIFT;
1611         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1612
1613         /* get current queue index from software */
1614         in_index = pp->req_idx;
1615
1616         pp->crqb[in_index].sg_addr =
1617                 cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1618         pp->crqb[in_index].sg_addr_hi =
1619                 cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1620         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
1621
1622         cw = &pp->crqb[in_index].ata_cmd[0];
1623         tf = &qc->tf;
1624
1625         /* Sadly, the CRQB cannot accomodate all registers--there are
1626          * only 11 bytes...so we must pick and choose required
1627          * registers based on the command.  So, we drop feature and
1628          * hob_feature for [RW] DMA commands, but they are needed for
1629          * NCQ.  NCQ will drop hob_nsect, which is not needed there
1630          * (nsect is used only for the tag; feat/hob_feat hold true nsect).
1631          */
1632         switch (tf->command) {
1633         case ATA_CMD_READ:
1634         case ATA_CMD_READ_EXT:
1635         case ATA_CMD_WRITE:
1636         case ATA_CMD_WRITE_EXT:
1637         case ATA_CMD_WRITE_FUA_EXT:
1638                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1639                 break;
1640         case ATA_CMD_FPDMA_READ:
1641         case ATA_CMD_FPDMA_WRITE:
1642                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1643                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1644                 break;
1645         default:
1646                 /* The only other commands EDMA supports in non-queued and
1647                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1648                  * of which are defined/used by Linux.  If we get here, this
1649                  * driver needs work.
1650                  *
1651                  * FIXME: modify libata to give qc_prep a return value and
1652                  * return error here.
1653                  */
1654                 BUG_ON(tf->command);
1655                 break;
1656         }
1657         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1658         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1659         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1660         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1661         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1662         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1663         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1664         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1665         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1666
1667         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1668                 return;
1669         mv_fill_sg(qc);
1670 }
1671
1672 /**
1673  *      mv_qc_prep_iie - Host specific command preparation.
1674  *      @qc: queued command to prepare
1675  *
1676  *      This routine simply redirects to the general purpose routine
1677  *      if command is not DMA.  Else, it handles prep of the CRQB
1678  *      (command request block), does some sanity checking, and calls
1679  *      the SG load routine.
1680  *
1681  *      LOCKING:
1682  *      Inherited from caller.
1683  */
1684 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1685 {
1686         struct ata_port *ap = qc->ap;
1687         struct mv_port_priv *pp = ap->private_data;
1688         struct mv_crqb_iie *crqb;
1689         struct ata_taskfile *tf;
1690         unsigned in_index;
1691         u32 flags = 0;
1692
1693         if ((qc->tf.protocol != ATA_PROT_DMA) &&
1694             (qc->tf.protocol != ATA_PROT_NCQ))
1695                 return;
1696
1697         /* Fill in Gen IIE command request block */
1698         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1699                 flags |= CRQB_FLAG_READ;
1700
1701         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1702         flags |= qc->tag << CRQB_TAG_SHIFT;
1703         flags |= qc->tag << CRQB_HOSTQ_SHIFT;
1704         flags |= (qc->dev->link->pmp & 0xf) << CRQB_PMP_SHIFT;
1705
1706         /* get current queue index from software */
1707         in_index = pp->req_idx;
1708
1709         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
1710         crqb->addr = cpu_to_le32(pp->sg_tbl_dma[qc->tag] & 0xffffffff);
1711         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma[qc->tag] >> 16) >> 16);
1712         crqb->flags = cpu_to_le32(flags);
1713
1714         tf = &qc->tf;
1715         crqb->ata_cmd[0] = cpu_to_le32(
1716                         (tf->command << 16) |
1717                         (tf->feature << 24)
1718                 );
1719         crqb->ata_cmd[1] = cpu_to_le32(
1720                         (tf->lbal << 0) |
1721                         (tf->lbam << 8) |
1722                         (tf->lbah << 16) |
1723                         (tf->device << 24)
1724                 );
1725         crqb->ata_cmd[2] = cpu_to_le32(
1726                         (tf->hob_lbal << 0) |
1727                         (tf->hob_lbam << 8) |
1728                         (tf->hob_lbah << 16) |
1729                         (tf->hob_feature << 24)
1730                 );
1731         crqb->ata_cmd[3] = cpu_to_le32(
1732                         (tf->nsect << 0) |
1733                         (tf->hob_nsect << 8)
1734                 );
1735
1736         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1737                 return;
1738         mv_fill_sg(qc);
1739 }
1740
1741 /**
1742  *      mv_qc_issue - Initiate a command to the host
1743  *      @qc: queued command to start
1744  *
1745  *      This routine simply redirects to the general purpose routine
1746  *      if command is not DMA.  Else, it sanity checks our local
1747  *      caches of the request producer/consumer indices then enables
1748  *      DMA and bumps the request producer index.
1749  *
1750  *      LOCKING:
1751  *      Inherited from caller.
1752  */
1753 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
1754 {
1755         static int limit_warnings = 10;
1756         struct ata_port *ap = qc->ap;
1757         void __iomem *port_mmio = mv_ap_base(ap);
1758         struct mv_port_priv *pp = ap->private_data;
1759         u32 in_index;
1760         unsigned int port_irqs = DONE_IRQ | ERR_IRQ;
1761
1762         switch (qc->tf.protocol) {
1763         case ATA_PROT_DMA:
1764         case ATA_PROT_NCQ:
1765                 mv_start_edma(ap, port_mmio, pp, qc->tf.protocol);
1766                 pp->req_idx = (pp->req_idx + 1) & MV_MAX_Q_DEPTH_MASK;
1767                 in_index = pp->req_idx << EDMA_REQ_Q_PTR_SHIFT;
1768
1769                 /* Write the request in pointer to kick the EDMA to life */
1770                 writelfl((pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK) | in_index,
1771                                         port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1772                 return 0;
1773
1774         case ATA_PROT_PIO:
1775                 /*
1776                  * Errata SATA#16, SATA#24: warn if multiple DRQs expected.
1777                  *
1778                  * Someday, we might implement special polling workarounds
1779                  * for these, but it all seems rather unnecessary since we
1780                  * normally use only DMA for commands which transfer more
1781                  * than a single block of data.
1782                  *
1783                  * Much of the time, this could just work regardless.
1784                  * So for now, just log the incident, and allow the attempt.
1785                  */
1786                 if (limit_warnings > 0 && (qc->nbytes / qc->sect_size) > 1) {
1787                         --limit_warnings;
1788                         ata_link_printk(qc->dev->link, KERN_WARNING, DRV_NAME
1789                                         ": attempting PIO w/multiple DRQ: "
1790                                         "this may fail due to h/w errata\n");
1791                 }
1792                 /* drop through */
1793         case ATAPI_PROT_PIO:
1794                 port_irqs = ERR_IRQ;    /* leave DONE_IRQ masked for PIO */
1795                 /* drop through */
1796         default:
1797                 /*
1798                  * We're about to send a non-EDMA capable command to the
1799                  * port.  Turn off EDMA so there won't be problems accessing
1800                  * shadow block, etc registers.
1801                  */
1802                 mv_stop_edma(ap);
1803                 mv_clear_and_enable_port_irqs(ap, mv_ap_base(ap), port_irqs);
1804                 mv_pmp_select(ap, qc->dev->link->pmp);
1805                 return ata_sff_qc_issue(qc);
1806         }
1807 }
1808
1809 static struct ata_queued_cmd *mv_get_active_qc(struct ata_port *ap)
1810 {
1811         struct mv_port_priv *pp = ap->private_data;
1812         struct ata_queued_cmd *qc;
1813
1814         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN)
1815                 return NULL;
1816         qc = ata_qc_from_tag(ap, ap->link.active_tag);
1817         if (qc) {
1818                 if (qc->tf.flags & ATA_TFLAG_POLLING)
1819                         qc = NULL;
1820                 else if (!(qc->flags & ATA_QCFLAG_ACTIVE))
1821                         qc = NULL;
1822         }
1823         return qc;
1824 }
1825
1826 static void mv_pmp_error_handler(struct ata_port *ap)
1827 {
1828         unsigned int pmp, pmp_map;
1829         struct mv_port_priv *pp = ap->private_data;
1830
1831         if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH) {
1832                 /*
1833                  * Perform NCQ error analysis on failed PMPs
1834                  * before we freeze the port entirely.
1835                  *
1836                  * The failed PMPs are marked earlier by mv_pmp_eh_prep().
1837                  */
1838                 pmp_map = pp->delayed_eh_pmp_map;
1839                 pp->pp_flags &= ~MV_PP_FLAG_DELAYED_EH;
1840                 for (pmp = 0; pmp_map != 0; pmp++) {
1841                         unsigned int this_pmp = (1 << pmp);
1842                         if (pmp_map & this_pmp) {
1843                                 struct ata_link *link = &ap->pmp_link[pmp];
1844                                 pmp_map &= ~this_pmp;
1845                                 ata_eh_analyze_ncq_error(link);
1846                         }
1847                 }
1848                 ata_port_freeze(ap);
1849         }
1850         sata_pmp_error_handler(ap);
1851 }
1852
1853 static unsigned int mv_get_err_pmp_map(struct ata_port *ap)
1854 {
1855         void __iomem *port_mmio = mv_ap_base(ap);
1856
1857         return readl(port_mmio + SATA_TESTCTL_OFS) >> 16;
1858 }
1859
1860 static void mv_pmp_eh_prep(struct ata_port *ap, unsigned int pmp_map)
1861 {
1862         struct ata_eh_info *ehi;
1863         unsigned int pmp;
1864
1865         /*
1866          * Initialize EH info for PMPs which saw device errors
1867          */
1868         ehi = &ap->link.eh_info;
1869         for (pmp = 0; pmp_map != 0; pmp++) {
1870                 unsigned int this_pmp = (1 << pmp);
1871                 if (pmp_map & this_pmp) {
1872                         struct ata_link *link = &ap->pmp_link[pmp];
1873
1874                         pmp_map &= ~this_pmp;
1875                         ehi = &link->eh_info;
1876                         ata_ehi_clear_desc(ehi);
1877                         ata_ehi_push_desc(ehi, "dev err");
1878                         ehi->err_mask |= AC_ERR_DEV;
1879                         ehi->action |= ATA_EH_RESET;
1880                         ata_link_abort(link);
1881                 }
1882         }
1883 }
1884
1885 static int mv_req_q_empty(struct ata_port *ap)
1886 {
1887         void __iomem *port_mmio = mv_ap_base(ap);
1888         u32 in_ptr, out_ptr;
1889
1890         in_ptr  = (readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS)
1891                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1892         out_ptr = (readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS)
1893                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1894         return (in_ptr == out_ptr);     /* 1 == queue_is_empty */
1895 }
1896
1897 static int mv_handle_fbs_ncq_dev_err(struct ata_port *ap)
1898 {
1899         struct mv_port_priv *pp = ap->private_data;
1900         int failed_links;
1901         unsigned int old_map, new_map;
1902
1903         /*
1904          * Device error during FBS+NCQ operation:
1905          *
1906          * Set a port flag to prevent further I/O being enqueued.
1907          * Leave the EDMA running to drain outstanding commands from this port.
1908          * Perform the post-mortem/EH only when all responses are complete.
1909          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.2).
1910          */
1911         if (!(pp->pp_flags & MV_PP_FLAG_DELAYED_EH)) {
1912                 pp->pp_flags |= MV_PP_FLAG_DELAYED_EH;
1913                 pp->delayed_eh_pmp_map = 0;
1914         }
1915         old_map = pp->delayed_eh_pmp_map;
1916         new_map = old_map | mv_get_err_pmp_map(ap);
1917
1918         if (old_map != new_map) {
1919                 pp->delayed_eh_pmp_map = new_map;
1920                 mv_pmp_eh_prep(ap, new_map & ~old_map);
1921         }
1922         failed_links = hweight16(new_map);
1923
1924         ata_port_printk(ap, KERN_INFO, "%s: pmp_map=%04x qc_map=%04x "
1925                         "failed_links=%d nr_active_links=%d\n",
1926                         __func__, pp->delayed_eh_pmp_map,
1927                         ap->qc_active, failed_links,
1928                         ap->nr_active_links);
1929
1930         if (ap->nr_active_links <= failed_links && mv_req_q_empty(ap)) {
1931                 mv_process_crpb_entries(ap, pp);
1932                 mv_stop_edma(ap);
1933                 mv_eh_freeze(ap);
1934                 ata_port_printk(ap, KERN_INFO, "%s: done\n", __func__);
1935                 return 1;       /* handled */
1936         }
1937         ata_port_printk(ap, KERN_INFO, "%s: waiting\n", __func__);
1938         return 1;       /* handled */
1939 }
1940
1941 static int mv_handle_fbs_non_ncq_dev_err(struct ata_port *ap)
1942 {
1943         /*
1944          * Possible future enhancement:
1945          *
1946          * FBS+non-NCQ operation is not yet implemented.
1947          * See related notes in mv_edma_cfg().
1948          *
1949          * Device error during FBS+non-NCQ operation:
1950          *
1951          * We need to snapshot the shadow registers for each failed command.
1952          * Follow recovery sequence from 6042/7042 datasheet (7.3.15.4.2.3).
1953          */
1954         return 0;       /* not handled */
1955 }
1956
1957 static int mv_handle_dev_err(struct ata_port *ap, u32 edma_err_cause)
1958 {
1959         struct mv_port_priv *pp = ap->private_data;
1960
1961         if (!(pp->pp_flags & MV_PP_FLAG_EDMA_EN))
1962                 return 0;       /* EDMA was not active: not handled */
1963         if (!(pp->pp_flags & MV_PP_FLAG_FBS_EN))
1964                 return 0;       /* FBS was not active: not handled */
1965
1966         if (!(edma_err_cause & EDMA_ERR_DEV))
1967                 return 0;       /* non DEV error: not handled */
1968         edma_err_cause &= ~EDMA_ERR_IRQ_TRANSIENT;
1969         if (edma_err_cause & ~(EDMA_ERR_DEV | EDMA_ERR_SELF_DIS))
1970                 return 0;       /* other problems: not handled */
1971
1972         if (pp->pp_flags & MV_PP_FLAG_NCQ_EN) {
1973                 /*
1974                  * EDMA should NOT have self-disabled for this case.
1975                  * If it did, then something is wrong elsewhere,
1976                  * and we cannot handle it here.
1977                  */
1978                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
1979                         ata_port_printk(ap, KERN_WARNING,
1980                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
1981                                 __func__, edma_err_cause, pp->pp_flags);
1982                         return 0; /* not handled */
1983                 }
1984                 return mv_handle_fbs_ncq_dev_err(ap);
1985         } else {
1986                 /*
1987                  * EDMA should have self-disabled for this case.
1988                  * If it did not, then something is wrong elsewhere,
1989                  * and we cannot handle it here.
1990                  */
1991                 if (!(edma_err_cause & EDMA_ERR_SELF_DIS)) {
1992                         ata_port_printk(ap, KERN_WARNING,
1993                                 "%s: err_cause=0x%x pp_flags=0x%x\n",
1994                                 __func__, edma_err_cause, pp->pp_flags);
1995                         return 0; /* not handled */
1996                 }
1997                 return mv_handle_fbs_non_ncq_dev_err(ap);
1998         }
1999         return 0;       /* not handled */
2000 }
2001
2002 static void mv_unexpected_intr(struct ata_port *ap, int edma_was_enabled)
2003 {
2004         struct ata_eh_info *ehi = &ap->link.eh_info;
2005         char *when = "idle";
2006
2007         ata_ehi_clear_desc(ehi);
2008         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
2009                 when = "disabled";
2010         } else if (edma_was_enabled) {
2011                 when = "EDMA enabled";
2012         } else {
2013                 struct ata_queued_cmd *qc = ata_qc_from_tag(ap, ap->link.active_tag);
2014                 if (qc && (qc->tf.flags & ATA_TFLAG_POLLING))
2015                         when = "polling";
2016         }
2017         ata_ehi_push_desc(ehi, "unexpected device interrupt while %s", when);
2018         ehi->err_mask |= AC_ERR_OTHER;
2019         ehi->action   |= ATA_EH_RESET;
2020         ata_port_freeze(ap);
2021 }
2022
2023 /**
2024  *      mv_err_intr - Handle error interrupts on the port
2025  *      @ap: ATA channel to manipulate
2026  *
2027  *      Most cases require a full reset of the chip's state machine,
2028  *      which also performs a COMRESET.
2029  *      Also, if the port disabled DMA, update our cached copy to match.
2030  *
2031  *      LOCKING:
2032  *      Inherited from caller.
2033  */
2034 static void mv_err_intr(struct ata_port *ap)
2035 {
2036         void __iomem *port_mmio = mv_ap_base(ap);
2037         u32 edma_err_cause, eh_freeze_mask, serr = 0;
2038         u32 fis_cause = 0;
2039         struct mv_port_priv *pp = ap->private_data;
2040         struct mv_host_priv *hpriv = ap->host->private_data;
2041         unsigned int action = 0, err_mask = 0;
2042         struct ata_eh_info *ehi = &ap->link.eh_info;
2043         struct ata_queued_cmd *qc;
2044         int abort = 0;
2045
2046         /*
2047          * Read and clear the SError and err_cause bits.
2048          * For GenIIe, if EDMA_ERR_TRANS_IRQ_7 is set, we also must read/clear
2049          * the FIS_IRQ_CAUSE register before clearing edma_err_cause.
2050          */
2051         sata_scr_read(&ap->link, SCR_ERROR, &serr);
2052         sata_scr_write_flush(&ap->link, SCR_ERROR, serr);
2053
2054         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2055         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
2056                 fis_cause = readl(port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
2057                 writelfl(~fis_cause, port_mmio + SATA_FIS_IRQ_CAUSE_OFS);
2058         }
2059         writelfl(~edma_err_cause, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2060
2061         if (edma_err_cause & EDMA_ERR_DEV) {
2062                 /*
2063                  * Device errors during FIS-based switching operation
2064                  * require special handling.
2065                  */
2066                 if (mv_handle_dev_err(ap, edma_err_cause))
2067                         return;
2068         }
2069
2070         qc = mv_get_active_qc(ap);
2071         ata_ehi_clear_desc(ehi);
2072         ata_ehi_push_desc(ehi, "edma_err_cause=%08x pp_flags=%08x",
2073                           edma_err_cause, pp->pp_flags);
2074
2075         if (IS_GEN_IIE(hpriv) && (edma_err_cause & EDMA_ERR_TRANS_IRQ_7)) {
2076                 ata_ehi_push_desc(ehi, "fis_cause=%08x", fis_cause);
2077                 if (fis_cause & SATA_FIS_IRQ_AN) {
2078                         u32 ec = edma_err_cause &
2079                                ~(EDMA_ERR_TRANS_IRQ_7 | EDMA_ERR_IRQ_TRANSIENT);
2080                         sata_async_notification(ap);
2081                         if (!ec)
2082                                 return; /* Just an AN; no need for the nukes */
2083                         ata_ehi_push_desc(ehi, "SDB notify");
2084                 }
2085         }
2086         /*
2087          * All generations share these EDMA error cause bits:
2088          */
2089         if (edma_err_cause & EDMA_ERR_DEV) {
2090                 err_mask |= AC_ERR_DEV;
2091                 action |= ATA_EH_RESET;
2092                 ata_ehi_push_desc(ehi, "dev error");
2093         }
2094         if (edma_err_cause & (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
2095                         EDMA_ERR_CRQB_PAR | EDMA_ERR_CRPB_PAR |
2096                         EDMA_ERR_INTRL_PAR)) {
2097                 err_mask |= AC_ERR_ATA_BUS;
2098                 action |= ATA_EH_RESET;
2099                 ata_ehi_push_desc(ehi, "parity error");
2100         }
2101         if (edma_err_cause & (EDMA_ERR_DEV_DCON | EDMA_ERR_DEV_CON)) {
2102                 ata_ehi_hotplugged(ehi);
2103                 ata_ehi_push_desc(ehi, edma_err_cause & EDMA_ERR_DEV_DCON ?
2104                         "dev disconnect" : "dev connect");
2105                 action |= ATA_EH_RESET;
2106         }
2107
2108         /*
2109          * Gen-I has a different SELF_DIS bit,
2110          * different FREEZE bits, and no SERR bit:
2111          */
2112         if (IS_GEN_I(hpriv)) {
2113                 eh_freeze_mask = EDMA_EH_FREEZE_5;
2114                 if (edma_err_cause & EDMA_ERR_SELF_DIS_5) {
2115                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2116                         ata_ehi_push_desc(ehi, "EDMA self-disable");
2117                 }
2118         } else {
2119                 eh_freeze_mask = EDMA_EH_FREEZE;
2120                 if (edma_err_cause & EDMA_ERR_SELF_DIS) {
2121                         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2122                         ata_ehi_push_desc(ehi, "EDMA self-disable");
2123                 }
2124                 if (edma_err_cause & EDMA_ERR_SERR) {
2125                         ata_ehi_push_desc(ehi, "SError=%08x", serr);
2126                         err_mask |= AC_ERR_ATA_BUS;
2127                         action |= ATA_EH_RESET;
2128                 }
2129         }
2130
2131         if (!err_mask) {
2132                 err_mask = AC_ERR_OTHER;
2133                 action |= ATA_EH_RESET;
2134         }
2135
2136         ehi->serror |= serr;
2137         ehi->action |= action;
2138
2139         if (qc)
2140                 qc->err_mask |= err_mask;
2141         else
2142                 ehi->err_mask |= err_mask;
2143
2144         if (err_mask == AC_ERR_DEV) {
2145                 /*
2146                  * Cannot do ata_port_freeze() here,
2147                  * because it would kill PIO access,
2148                  * which is needed for further diagnosis.
2149                  */
2150                 mv_eh_freeze(ap);
2151                 abort = 1;
2152         } else if (edma_err_cause & eh_freeze_mask) {
2153                 /*
2154                  * Note to self: ata_port_freeze() calls ata_port_abort()
2155                  */
2156                 ata_port_freeze(ap);
2157         } else {
2158                 abort = 1;
2159         }
2160
2161         if (abort) {
2162                 if (qc)
2163                         ata_link_abort(qc->dev->link);
2164                 else
2165                         ata_port_abort(ap);
2166         }
2167 }
2168
2169 static void mv_process_crpb_response(struct ata_port *ap,
2170                 struct mv_crpb *response, unsigned int tag, int ncq_enabled)
2171 {
2172         struct ata_queued_cmd *qc = ata_qc_from_tag(ap, tag);
2173
2174         if (qc) {
2175                 u8 ata_status;
2176                 u16 edma_status = le16_to_cpu(response->flags);
2177                 /*
2178                  * edma_status from a response queue entry:
2179                  *   LSB is from EDMA_ERR_IRQ_CAUSE_OFS (non-NCQ only).
2180                  *   MSB is saved ATA status from command completion.
2181                  */
2182                 if (!ncq_enabled) {
2183                         u8 err_cause = edma_status & 0xff & ~EDMA_ERR_DEV;
2184                         if (err_cause) {
2185                                 /*
2186                                  * Error will be seen/handled by mv_err_intr().
2187                                  * So do nothing at all here.
2188                                  */
2189                                 return;
2190                         }
2191                 }
2192                 ata_status = edma_status >> CRPB_FLAG_STATUS_SHIFT;
2193                 if (!ac_err_mask(ata_status))
2194                         ata_qc_complete(qc);
2195                 /* else: leave it for mv_err_intr() */
2196         } else {
2197                 ata_port_printk(ap, KERN_ERR, "%s: no qc for tag=%d\n",
2198                                 __func__, tag);
2199         }
2200 }
2201
2202 static void mv_process_crpb_entries(struct ata_port *ap, struct mv_port_priv *pp)
2203 {
2204         void __iomem *port_mmio = mv_ap_base(ap);
2205         struct mv_host_priv *hpriv = ap->host->private_data;
2206         u32 in_index;
2207         bool work_done = false;
2208         int ncq_enabled = (pp->pp_flags & MV_PP_FLAG_NCQ_EN);
2209
2210         /* Get the hardware queue position index */
2211         in_index = (readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS)
2212                         >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
2213
2214         /* Process new responses from since the last time we looked */
2215         while (in_index != pp->resp_idx) {
2216                 unsigned int tag;
2217                 struct mv_crpb *response = &pp->crpb[pp->resp_idx];
2218
2219                 pp->resp_idx = (pp->resp_idx + 1) & MV_MAX_Q_DEPTH_MASK;
2220
2221                 if (IS_GEN_I(hpriv)) {
2222                         /* 50xx: no NCQ, only one command active at a time */
2223                         tag = ap->link.active_tag;
2224                 } else {
2225                         /* Gen II/IIE: get command tag from CRPB entry */
2226                         tag = le16_to_cpu(response->id) & 0x1f;
2227                 }
2228                 mv_process_crpb_response(ap, response, tag, ncq_enabled);
2229                 work_done = true;
2230         }
2231
2232         /* Update the software queue position index in hardware */
2233         if (work_done)
2234                 writelfl((pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK) |
2235                          (pp->resp_idx << EDMA_RSP_Q_PTR_SHIFT),
2236                          port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
2237 }
2238
2239 static void mv_port_intr(struct ata_port *ap, u32 port_cause)
2240 {
2241         struct mv_port_priv *pp;
2242         int edma_was_enabled;
2243
2244         if (!ap || (ap->flags & ATA_FLAG_DISABLED)) {
2245                 mv_unexpected_intr(ap, 0);
2246                 return;
2247         }
2248         /*
2249          * Grab a snapshot of the EDMA_EN flag setting,
2250          * so that we have a consistent view for this port,
2251          * even if something we call of our routines changes it.
2252          */
2253         pp = ap->private_data;
2254         edma_was_enabled = (pp->pp_flags & MV_PP_FLAG_EDMA_EN);
2255         /*
2256          * Process completed CRPB response(s) before other events.
2257          */
2258         if (edma_was_enabled && (port_cause & DONE_IRQ)) {
2259                 mv_process_crpb_entries(ap, pp);
2260                 if (pp->pp_flags & MV_PP_FLAG_DELAYED_EH)
2261                         mv_handle_fbs_ncq_dev_err(ap);
2262         }
2263         /*
2264          * Handle chip-reported errors, or continue on to handle PIO.
2265          */
2266         if (unlikely(port_cause & ERR_IRQ)) {
2267                 mv_err_intr(ap);
2268         } else if (!edma_was_enabled) {
2269                 struct ata_queued_cmd *qc = mv_get_active_qc(ap);
2270                 if (qc)
2271                         ata_sff_host_intr(ap, qc);
2272                 else
2273                         mv_unexpected_intr(ap, edma_was_enabled);
2274         }
2275 }
2276
2277 /**
2278  *      mv_host_intr - Handle all interrupts on the given host controller
2279  *      @host: host specific structure
2280  *      @main_irq_cause: Main interrupt cause register for the chip.
2281  *
2282  *      LOCKING:
2283  *      Inherited from caller.
2284  */
2285 static int mv_host_intr(struct ata_host *host, u32 main_irq_cause)
2286 {
2287         struct mv_host_priv *hpriv = host->private_data;
2288         void __iomem *mmio = hpriv->base, *hc_mmio;
2289         unsigned int handled = 0, port;
2290
2291         for (port = 0; port < hpriv->n_ports; port++) {
2292                 struct ata_port *ap = host->ports[port];
2293                 unsigned int p, shift, hardport, port_cause;
2294
2295                 MV_PORT_TO_SHIFT_AND_HARDPORT(port, shift, hardport);
2296                 /*
2297                  * Each hc within the host has its own hc_irq_cause register,
2298                  * where the interrupting ports bits get ack'd.
2299                  */
2300                 if (hardport == 0) {    /* first port on this hc ? */
2301                         u32 hc_cause = (main_irq_cause >> shift) & HC0_IRQ_PEND;
2302                         u32 port_mask, ack_irqs;
2303                         /*
2304                          * Skip this entire hc if nothing pending for any ports
2305                          */
2306                         if (!hc_cause) {
2307                                 port += MV_PORTS_PER_HC - 1;
2308                                 continue;
2309                         }
2310                         /*
2311                          * We don't need/want to read the hc_irq_cause register,
2312                          * because doing so hurts performance, and
2313                          * main_irq_cause already gives us everything we need.
2314                          *
2315                          * But we do have to *write* to the hc_irq_cause to ack
2316                          * the ports that we are handling this time through.
2317                          *
2318                          * This requires that we create a bitmap for those
2319                          * ports which interrupted us, and use that bitmap
2320                          * to ack (only) those ports via hc_irq_cause.
2321                          */
2322                         ack_irqs = 0;
2323                         for (p = 0; p < MV_PORTS_PER_HC; ++p) {
2324                                 if ((port + p) >= hpriv->n_ports)
2325                                         break;
2326                                 port_mask = (DONE_IRQ | ERR_IRQ) << (p * 2);
2327                                 if (hc_cause & port_mask)
2328                                         ack_irqs |= (DMA_IRQ | DEV_IRQ) << p;
2329                         }
2330                         hc_mmio = mv_hc_base_from_port(mmio, port);
2331                         writelfl(~ack_irqs, hc_mmio + HC_IRQ_CAUSE_OFS);
2332                         handled = 1;
2333                 }
2334                 /*
2335                  * Handle interrupts signalled for this port:
2336                  */
2337                 port_cause = (main_irq_cause >> shift) & (DONE_IRQ | ERR_IRQ);
2338                 if (port_cause)
2339                         mv_port_intr(ap, port_cause);
2340         }
2341         return handled;
2342 }
2343
2344 static int mv_pci_error(struct ata_host *host, void __iomem *mmio)
2345 {
2346         struct mv_host_priv *hpriv = host->private_data;
2347         struct ata_port *ap;
2348         struct ata_queued_cmd *qc;
2349         struct ata_eh_info *ehi;
2350         unsigned int i, err_mask, printed = 0;
2351         u32 err_cause;
2352
2353         err_cause = readl(mmio + hpriv->irq_cause_ofs);
2354
2355         dev_printk(KERN_ERR, host->dev, "PCI ERROR; PCI IRQ cause=0x%08x\n",
2356                    err_cause);
2357
2358         DPRINTK("All regs @ PCI error\n");
2359         mv_dump_all_regs(mmio, -1, to_pci_dev(host->dev));
2360
2361         writelfl(0, mmio + hpriv->irq_cause_ofs);
2362
2363         for (i = 0; i < host->n_ports; i++) {
2364                 ap = host->ports[i];
2365                 if (!ata_link_offline(&ap->link)) {
2366                         ehi = &ap->link.eh_info;
2367                         ata_ehi_clear_desc(ehi);
2368                         if (!printed++)
2369                                 ata_ehi_push_desc(ehi,
2370                                         "PCI err cause 0x%08x", err_cause);
2371                         err_mask = AC_ERR_HOST_BUS;
2372                         ehi->action = ATA_EH_RESET;
2373                         qc = ata_qc_from_tag(ap, ap->link.active_tag);
2374                         if (qc)
2375                                 qc->err_mask |= err_mask;
2376                         else
2377                                 ehi->err_mask |= err_mask;
2378
2379                         ata_port_freeze(ap);
2380                 }
2381         }
2382         return 1;       /* handled */
2383 }
2384
2385 /**
2386  *      mv_interrupt - Main interrupt event handler
2387  *      @irq: unused
2388  *      @dev_instance: private data; in this case the host structure
2389  *
2390  *      Read the read only register to determine if any host
2391  *      controllers have pending interrupts.  If so, call lower level
2392  *      routine to handle.  Also check for PCI errors which are only
2393  *      reported here.
2394  *
2395  *      LOCKING:
2396  *      This routine holds the host lock while processing pending
2397  *      interrupts.
2398  */
2399 static irqreturn_t mv_interrupt(int irq, void *dev_instance)
2400 {
2401         struct ata_host *host = dev_instance;
2402         struct mv_host_priv *hpriv = host->private_data;
2403         unsigned int handled = 0;
2404         int using_msi = hpriv->hp_flags & MV_HP_FLAG_MSI;
2405         u32 main_irq_cause, pending_irqs;
2406
2407         spin_lock(&host->lock);
2408
2409         /* for MSI:  block new interrupts while in here */
2410         if (using_msi)
2411                 writel(0, hpriv->main_irq_mask_addr);
2412
2413         main_irq_cause = readl(hpriv->main_irq_cause_addr);
2414         pending_irqs   = main_irq_cause & hpriv->main_irq_mask;
2415         /*
2416          * Deal with cases where we either have nothing pending, or have read
2417          * a bogus register value which can indicate HW removal or PCI fault.
2418          */
2419         if (pending_irqs && main_irq_cause != 0xffffffffU) {
2420                 if (unlikely((pending_irqs & PCI_ERR) && !IS_SOC(hpriv)))
2421                         handled = mv_pci_error(host, hpriv->base);
2422                 else
2423                         handled = mv_host_intr(host, pending_irqs);
2424         }
2425
2426         /* for MSI: unmask; interrupt cause bits will retrigger now */
2427         if (using_msi)
2428                 writel(hpriv->main_irq_mask, hpriv->main_irq_mask_addr);
2429
2430         spin_unlock(&host->lock);
2431
2432         return IRQ_RETVAL(handled);
2433 }
2434
2435 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
2436 {
2437         unsigned int ofs;
2438
2439         switch (sc_reg_in) {
2440         case SCR_STATUS:
2441         case SCR_ERROR:
2442         case SCR_CONTROL:
2443                 ofs = sc_reg_in * sizeof(u32);
2444                 break;
2445         default:
2446                 ofs = 0xffffffffU;
2447                 break;
2448         }
2449         return ofs;
2450 }
2451
2452 static int mv5_scr_read(struct ata_link *link, unsigned int sc_reg_in, u32 *val)
2453 {
2454         struct mv_host_priv *hpriv = link->ap->host->private_data;
2455         void __iomem *mmio = hpriv->base;
2456         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
2457         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2458
2459         if (ofs != 0xffffffffU) {
2460                 *val = readl(addr + ofs);
2461                 return 0;
2462         } else
2463                 return -EINVAL;
2464 }
2465
2466 static int mv5_scr_write(struct ata_link *link, unsigned int sc_reg_in, u32 val)
2467 {
2468         struct mv_host_priv *hpriv = link->ap->host->private_data;
2469         void __iomem *mmio = hpriv->base;
2470         void __iomem *addr = mv5_phy_base(mmio, link->ap->port_no);
2471         unsigned int ofs = mv5_scr_offset(sc_reg_in);
2472
2473         if (ofs != 0xffffffffU) {
2474                 writelfl(val, addr + ofs);
2475                 return 0;
2476         } else
2477                 return -EINVAL;
2478 }
2479
2480 static void mv5_reset_bus(struct ata_host *host, void __iomem *mmio)
2481 {
2482         struct pci_dev *pdev = to_pci_dev(host->dev);
2483         int early_5080;
2484
2485         early_5080 = (pdev->device == 0x5080) && (pdev->revision == 0);
2486
2487         if (!early_5080) {
2488                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2489                 tmp |= (1 << 0);
2490                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2491         }
2492
2493         mv_reset_pci_bus(host, mmio);
2494 }
2495
2496 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2497 {
2498         writel(0x0fcfffff, mmio + MV_FLASH_CTL_OFS);
2499 }
2500
2501 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
2502                            void __iomem *mmio)
2503 {
2504         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
2505         u32 tmp;
2506
2507         tmp = readl(phy_mmio + MV5_PHY_MODE);
2508
2509         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
2510         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
2511 }
2512
2513 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2514 {
2515         u32 tmp;
2516
2517         writel(0, mmio + MV_GPIO_PORT_CTL_OFS);
2518
2519         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
2520
2521         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
2522         tmp |= ~(1 << 0);
2523         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
2524 }
2525
2526 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2527                            unsigned int port)
2528 {
2529         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
2530         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
2531         u32 tmp;
2532         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
2533
2534         if (fix_apm_sq) {
2535                 tmp = readl(phy_mmio + MV5_LTMODE_OFS);
2536                 tmp |= (1 << 19);
2537                 writel(tmp, phy_mmio + MV5_LTMODE_OFS);
2538
2539                 tmp = readl(phy_mmio + MV5_PHY_CTL_OFS);
2540                 tmp &= ~0x3;
2541                 tmp |= 0x1;
2542                 writel(tmp, phy_mmio + MV5_PHY_CTL_OFS);
2543         }
2544
2545         tmp = readl(phy_mmio + MV5_PHY_MODE);
2546         tmp &= ~mask;
2547         tmp |= hpriv->signal[port].pre;
2548         tmp |= hpriv->signal[port].amps;
2549         writel(tmp, phy_mmio + MV5_PHY_MODE);
2550 }
2551
2552
2553 #undef ZERO
2554 #define ZERO(reg) writel(0, port_mmio + (reg))
2555 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
2556                              unsigned int port)
2557 {
2558         void __iomem *port_mmio = mv_port_base(mmio, port);
2559
2560         mv_reset_channel(hpriv, mmio, port);
2561
2562         ZERO(0x028);    /* command */
2563         writel(0x11f, port_mmio + EDMA_CFG_OFS);
2564         ZERO(0x004);    /* timer */
2565         ZERO(0x008);    /* irq err cause */
2566         ZERO(0x00c);    /* irq err mask */
2567         ZERO(0x010);    /* rq bah */
2568         ZERO(0x014);    /* rq inp */
2569         ZERO(0x018);    /* rq outp */
2570         ZERO(0x01c);    /* respq bah */
2571         ZERO(0x024);    /* respq outp */
2572         ZERO(0x020);    /* respq inp */
2573         ZERO(0x02c);    /* test control */
2574         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2575 }
2576 #undef ZERO
2577
2578 #define ZERO(reg) writel(0, hc_mmio + (reg))
2579 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2580                         unsigned int hc)
2581 {
2582         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
2583         u32 tmp;
2584
2585         ZERO(0x00c);
2586         ZERO(0x010);
2587         ZERO(0x014);
2588         ZERO(0x018);
2589
2590         tmp = readl(hc_mmio + 0x20);
2591         tmp &= 0x1c1c1c1c;
2592         tmp |= 0x03030303;
2593         writel(tmp, hc_mmio + 0x20);
2594 }
2595 #undef ZERO
2596
2597 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2598                         unsigned int n_hc)
2599 {
2600         unsigned int hc, port;
2601
2602         for (hc = 0; hc < n_hc; hc++) {
2603                 for (port = 0; port < MV_PORTS_PER_HC; port++)
2604                         mv5_reset_hc_port(hpriv, mmio,
2605                                           (hc * MV_PORTS_PER_HC) + port);
2606
2607                 mv5_reset_one_hc(hpriv, mmio, hc);
2608         }
2609
2610         return 0;
2611 }
2612
2613 #undef ZERO
2614 #define ZERO(reg) writel(0, mmio + (reg))
2615 static void mv_reset_pci_bus(struct ata_host *host, void __iomem *mmio)
2616 {
2617         struct mv_host_priv *hpriv = host->private_data;
2618         u32 tmp;
2619
2620         tmp = readl(mmio + MV_PCI_MODE_OFS);
2621         tmp &= 0xff00ffff;
2622         writel(tmp, mmio + MV_PCI_MODE_OFS);
2623
2624         ZERO(MV_PCI_DISC_TIMER);
2625         ZERO(MV_PCI_MSI_TRIGGER);
2626         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT_OFS);
2627         ZERO(MV_PCI_SERR_MASK);
2628         ZERO(hpriv->irq_cause_ofs);
2629         ZERO(hpriv->irq_mask_ofs);
2630         ZERO(MV_PCI_ERR_LOW_ADDRESS);
2631         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
2632         ZERO(MV_PCI_ERR_ATTRIBUTE);
2633         ZERO(MV_PCI_ERR_COMMAND);
2634 }
2635 #undef ZERO
2636
2637 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
2638 {
2639         u32 tmp;
2640
2641         mv5_reset_flash(hpriv, mmio);
2642
2643         tmp = readl(mmio + MV_GPIO_PORT_CTL_OFS);
2644         tmp &= 0x3;
2645         tmp |= (1 << 5) | (1 << 6);
2646         writel(tmp, mmio + MV_GPIO_PORT_CTL_OFS);
2647 }
2648
2649 /**
2650  *      mv6_reset_hc - Perform the 6xxx global soft reset
2651  *      @mmio: base address of the HBA
2652  *
2653  *      This routine only applies to 6xxx parts.
2654  *
2655  *      LOCKING:
2656  *      Inherited from caller.
2657  */
2658 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
2659                         unsigned int n_hc)
2660 {
2661         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
2662         int i, rc = 0;
2663         u32 t;
2664
2665         /* Following procedure defined in PCI "main command and status
2666          * register" table.
2667          */
2668         t = readl(reg);
2669         writel(t | STOP_PCI_MASTER, reg);
2670
2671         for (i = 0; i < 1000; i++) {
2672                 udelay(1);
2673                 t = readl(reg);
2674                 if (PCI_MASTER_EMPTY & t)
2675                         break;
2676         }
2677         if (!(PCI_MASTER_EMPTY & t)) {
2678                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
2679                 rc = 1;
2680                 goto done;
2681         }
2682
2683         /* set reset */
2684         i = 5;
2685         do {
2686                 writel(t | GLOB_SFT_RST, reg);
2687                 t = readl(reg);
2688                 udelay(1);
2689         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
2690
2691         if (!(GLOB_SFT_RST & t)) {
2692                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
2693                 rc = 1;
2694                 goto done;
2695         }
2696
2697         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
2698         i = 5;
2699         do {
2700                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
2701                 t = readl(reg);
2702                 udelay(1);
2703         } while ((GLOB_SFT_RST & t) && (i-- > 0));
2704
2705         if (GLOB_SFT_RST & t) {
2706                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
2707                 rc = 1;
2708         }
2709 done:
2710         return rc;
2711 }
2712
2713 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
2714                            void __iomem *mmio)
2715 {
2716         void __iomem *port_mmio;
2717         u32 tmp;
2718
2719         tmp = readl(mmio + MV_RESET_CFG_OFS);
2720         if ((tmp & (1 << 0)) == 0) {
2721                 hpriv->signal[idx].amps = 0x7 << 8;
2722                 hpriv->signal[idx].pre = 0x1 << 5;
2723                 return;
2724         }
2725
2726         port_mmio = mv_port_base(mmio, idx);
2727         tmp = readl(port_mmio + PHY_MODE2);
2728
2729         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2730         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2731 }
2732
2733 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
2734 {
2735         writel(0x00000060, mmio + MV_GPIO_PORT_CTL_OFS);
2736 }
2737
2738 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
2739                            unsigned int port)
2740 {
2741         void __iomem *port_mmio = mv_port_base(mmio, port);
2742
2743         u32 hp_flags = hpriv->hp_flags;
2744         int fix_phy_mode2 =
2745                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2746         int fix_phy_mode4 =
2747                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
2748         u32 m2, m3;
2749
2750         if (fix_phy_mode2) {
2751                 m2 = readl(port_mmio + PHY_MODE2);
2752                 m2 &= ~(1 << 16);
2753                 m2 |= (1 << 31);
2754                 writel(m2, port_mmio + PHY_MODE2);
2755
2756                 udelay(200);
2757
2758                 m2 = readl(port_mmio + PHY_MODE2);
2759                 m2 &= ~((1 << 16) | (1 << 31));
2760                 writel(m2, port_mmio + PHY_MODE2);
2761
2762                 udelay(200);
2763         }
2764
2765         /*
2766          * Gen-II/IIe PHY_MODE3 errata RM#2:
2767          * Achieves better receiver noise performance than the h/w default:
2768          */
2769         m3 = readl(port_mmio + PHY_MODE3);
2770         m3 = (m3 & 0x1f) | (0x5555601 << 5);
2771
2772         /* Guideline 88F5182 (GL# SATA-S11) */
2773         if (IS_SOC(hpriv))
2774                 m3 &= ~0x1c;
2775
2776         if (fix_phy_mode4) {
2777                 u32 m4 = readl(port_mmio + PHY_MODE4);
2778                 /*
2779                  * Enforce reserved-bit restrictions on GenIIe devices only.
2780                  * For earlier chipsets, force only the internal config field
2781                  *  (workaround for errata FEr SATA#10 part 1).
2782                  */
2783                 if (IS_GEN_IIE(hpriv))
2784                         m4 = (m4 & ~PHY_MODE4_RSVD_ZEROS) | PHY_MODE4_RSVD_ONES;
2785                 else
2786                         m4 = (m4 & ~PHY_MODE4_CFG_MASK) | PHY_MODE4_CFG_VALUE;
2787                 writel(m4, port_mmio + PHY_MODE4);
2788         }
2789         /*
2790          * Workaround for 60x1-B2 errata SATA#13:
2791          * Any write to PHY_MODE4 (above) may corrupt PHY_MODE3,
2792          * so we must always rewrite PHY_MODE3 after PHY_MODE4.
2793          */
2794         writel(m3, port_mmio + PHY_MODE3);
2795
2796         /* Revert values of pre-emphasis and signal amps to the saved ones */
2797         m2 = readl(port_mmio + PHY_MODE2);
2798
2799         m2 &= ~MV_M2_PREAMP_MASK;
2800         m2 |= hpriv->signal[port].amps;
2801         m2 |= hpriv->signal[port].pre;
2802         m2 &= ~(1 << 16);
2803
2804         /* according to mvSata 3.6.1, some IIE values are fixed */
2805         if (IS_GEN_IIE(hpriv)) {
2806                 m2 &= ~0xC30FF01F;
2807                 m2 |= 0x0000900F;
2808         }
2809
2810         writel(m2, port_mmio + PHY_MODE2);
2811 }
2812
2813 /* TODO: use the generic LED interface to configure the SATA Presence */
2814 /* & Acitivy LEDs on the board */
2815 static void mv_soc_enable_leds(struct mv_host_priv *hpriv,
2816                                       void __iomem *mmio)
2817 {
2818         return;
2819 }
2820
2821 static void mv_soc_read_preamp(struct mv_host_priv *hpriv, int idx,
2822                            void __iomem *mmio)
2823 {
2824         void __iomem *port_mmio;
2825         u32 tmp;
2826
2827         port_mmio = mv_port_base(mmio, idx);
2828         tmp = readl(port_mmio + PHY_MODE2);
2829
2830         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
2831         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
2832 }
2833
2834 #undef ZERO
2835 #define ZERO(reg) writel(0, port_mmio + (reg))
2836 static void mv_soc_reset_hc_port(struct mv_host_priv *hpriv,
2837                                         void __iomem *mmio, unsigned int port)
2838 {
2839         void __iomem *port_mmio = mv_port_base(mmio, port);
2840
2841         mv_reset_channel(hpriv, mmio, port);
2842
2843         ZERO(0x028);            /* command */
2844         writel(0x101f, port_mmio + EDMA_CFG_OFS);
2845         ZERO(0x004);            /* timer */
2846         ZERO(0x008);            /* irq err cause */
2847         ZERO(0x00c);            /* irq err mask */
2848         ZERO(0x010);            /* rq bah */
2849         ZERO(0x014);            /* rq inp */
2850         ZERO(0x018);            /* rq outp */
2851         ZERO(0x01c);            /* respq bah */
2852         ZERO(0x024);            /* respq outp */
2853         ZERO(0x020);            /* respq inp */
2854         ZERO(0x02c);            /* test control */
2855         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT_OFS);
2856 }
2857
2858 #undef ZERO
2859
2860 #define ZERO(reg) writel(0, hc_mmio + (reg))
2861 static void mv_soc_reset_one_hc(struct mv_host_priv *hpriv,
2862                                        void __iomem *mmio)
2863 {
2864         void __iomem *hc_mmio = mv_hc_base(mmio, 0);
2865
2866         ZERO(0x00c);
2867         ZERO(0x010);
2868         ZERO(0x014);
2869
2870 }
2871
2872 #undef ZERO
2873
2874 static int mv_soc_reset_hc(struct mv_host_priv *hpriv,
2875                                   void __iomem *mmio, unsigned int n_hc)
2876 {
2877         unsigned int port;
2878
2879         for (port = 0; port < hpriv->n_ports; port++)
2880                 mv_soc_reset_hc_port(hpriv, mmio, port);
2881
2882         mv_soc_reset_one_hc(hpriv, mmio);
2883
2884         return 0;
2885 }
2886
2887 static void mv_soc_reset_flash(struct mv_host_priv *hpriv,
2888                                       void __iomem *mmio)
2889 {
2890         return;
2891 }
2892
2893 static void mv_soc_reset_bus(struct ata_host *host, void __iomem *mmio)
2894 {
2895         return;
2896 }
2897
2898 static void mv_setup_ifcfg(void __iomem *port_mmio, int want_gen2i)
2899 {
2900         u32 ifcfg = readl(port_mmio + SATA_INTERFACE_CFG_OFS);
2901
2902         ifcfg = (ifcfg & 0xf7f) | 0x9b1000;     /* from chip spec */
2903         if (want_gen2i)
2904                 ifcfg |= (1 << 7);              /* enable gen2i speed */
2905         writelfl(ifcfg, port_mmio + SATA_INTERFACE_CFG_OFS);
2906 }
2907
2908 static void mv_reset_channel(struct mv_host_priv *hpriv, void __iomem *mmio,
2909                              unsigned int port_no)
2910 {
2911         void __iomem *port_mmio = mv_port_base(mmio, port_no);
2912
2913         /*
2914          * The datasheet warns against setting EDMA_RESET when EDMA is active
2915          * (but doesn't say what the problem might be).  So we first try
2916          * to disable the EDMA engine before doing the EDMA_RESET operation.
2917          */
2918         mv_stop_edma_engine(port_mmio);
2919         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2920
2921         if (!IS_GEN_I(hpriv)) {
2922                 /* Enable 3.0gb/s link speed: this survives EDMA_RESET */
2923                 mv_setup_ifcfg(port_mmio, 1);
2924         }
2925         /*
2926          * Strobing EDMA_RESET here causes a hard reset of the SATA transport,
2927          * link, and physical layers.  It resets all SATA interface registers
2928          * (except for SATA_INTERFACE_CFG), and issues a COMRESET to the dev.
2929          */
2930         writelfl(EDMA_RESET, port_mmio + EDMA_CMD_OFS);
2931         udelay(25);     /* allow reset propagation */
2932         writelfl(0, port_mmio + EDMA_CMD_OFS);
2933
2934         hpriv->ops->phy_errata(hpriv, mmio, port_no);
2935
2936         if (IS_GEN_I(hpriv))
2937                 mdelay(1);
2938 }
2939
2940 static void mv_pmp_select(struct ata_port *ap, int pmp)
2941 {
2942         if (sata_pmp_supported(ap)) {
2943                 void __iomem *port_mmio = mv_ap_base(ap);
2944                 u32 reg = readl(port_mmio + SATA_IFCTL_OFS);
2945                 int old = reg & 0xf;
2946
2947                 if (old != pmp) {
2948                         reg = (reg & ~0xf) | pmp;
2949                         writelfl(reg, port_mmio + SATA_IFCTL_OFS);
2950                 }
2951         }
2952 }
2953
2954 static int mv_pmp_hardreset(struct ata_link *link, unsigned int *class,
2955                                 unsigned long deadline)
2956 {
2957         mv_pmp_select(link->ap, sata_srst_pmp(link));
2958         return sata_std_hardreset(link, class, deadline);
2959 }
2960
2961 static int mv_softreset(struct ata_link *link, unsigned int *class,
2962                                 unsigned long deadline)
2963 {
2964         mv_pmp_select(link->ap, sata_srst_pmp(link));
2965         return ata_sff_softreset(link, class, deadline);
2966 }
2967
2968 static int mv_hardreset(struct ata_link *link, unsigned int *class,
2969                         unsigned long deadline)
2970 {
2971         struct ata_port *ap = link->ap;
2972         struct mv_host_priv *hpriv = ap->host->private_data;
2973         struct mv_port_priv *pp = ap->private_data;
2974         void __iomem *mmio = hpriv->base;
2975         int rc, attempts = 0, extra = 0;
2976         u32 sstatus;
2977         bool online;
2978
2979         mv_reset_channel(hpriv, mmio, ap->port_no);
2980         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2981
2982         /* Workaround for errata FEr SATA#10 (part 2) */
2983         do {
2984                 const unsigned long *timing =
2985                                 sata_ehc_deb_timing(&link->eh_context);
2986
2987                 rc = sata_link_hardreset(link, timing, deadline + extra,
2988                                          &online, NULL);
2989                 rc = online ? -EAGAIN : rc;
2990                 if (rc)
2991                         return rc;
2992                 sata_scr_read(link, SCR_STATUS, &sstatus);
2993                 if (!IS_GEN_I(hpriv) && ++attempts >= 5 && sstatus == 0x121) {
2994                         /* Force 1.5gb/s link speed and try again */
2995                         mv_setup_ifcfg(mv_ap_base(ap), 0);
2996                         if (time_after(jiffies + HZ, deadline))
2997                                 extra = HZ; /* only extend it once, max */
2998                 }
2999         } while (sstatus != 0x0 && sstatus != 0x113 && sstatus != 0x123);
3000         mv_edma_cfg(ap, 0, 0);
3001
3002         return rc;
3003 }
3004
3005 static void mv_eh_freeze(struct ata_port *ap)
3006 {
3007         mv_stop_edma(ap);
3008         mv_enable_port_irqs(ap, 0);
3009 }
3010
3011 static void mv_eh_thaw(struct ata_port *ap)
3012 {
3013         struct mv_host_priv *hpriv = ap->host->private_data;
3014         unsigned int port = ap->port_no;
3015         unsigned int hardport = mv_hardport_from_port(port);
3016         void __iomem *hc_mmio = mv_hc_base_from_port(hpriv->base, port);
3017         void __iomem *port_mmio = mv_ap_base(ap);
3018         u32 hc_irq_cause;
3019
3020         /* clear EDMA errors on this port */
3021         writel(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
3022
3023         /* clear pending irq events */
3024         hc_irq_cause = ~((DEV_IRQ | DMA_IRQ) << hardport);
3025         writelfl(hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
3026
3027         mv_enable_port_irqs(ap, ERR_IRQ);
3028 }
3029
3030 /**
3031  *      mv_port_init - Perform some early initialization on a single port.
3032  *      @port: libata data structure storing shadow register addresses
3033  *      @port_mmio: base address of the port
3034  *
3035  *      Initialize shadow register mmio addresses, clear outstanding
3036  *      interrupts on the port, and unmask interrupts for the future
3037  *      start of the port.
3038  *
3039  *      LOCKING:
3040  *      Inherited from caller.
3041  */
3042 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
3043 {
3044         void __iomem *shd_base = port_mmio + SHD_BLK_OFS;
3045         unsigned serr_ofs;
3046
3047         /* PIO related setup
3048          */
3049         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
3050         port->error_addr =
3051                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
3052         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
3053         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
3054         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
3055         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
3056         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
3057         port->status_addr =
3058                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
3059         /* special case: control/altstatus doesn't have ATA_REG_ address */
3060         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
3061
3062         /* unused: */
3063         port->cmd_addr = port->bmdma_addr = port->scr_addr = NULL;
3064
3065         /* Clear any currently outstanding port interrupt conditions */
3066         serr_ofs = mv_scr_offset(SCR_ERROR);
3067         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
3068         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
3069
3070         /* unmask all non-transient EDMA error interrupts */
3071         writelfl(~EDMA_ERR_IRQ_TRANSIENT, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
3072
3073         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
3074                 readl(port_mmio + EDMA_CFG_OFS),
3075                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
3076                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
3077 }
3078
3079 static unsigned int mv_in_pcix_mode(struct ata_host *host)
3080 {
3081         struct mv_host_priv *hpriv = host->private_data;
3082         void __iomem *mmio = hpriv->base;
3083         u32 reg;
3084
3085         if (IS_SOC(hpriv) || !IS_PCIE(hpriv))
3086                 return 0;       /* not PCI-X capable */
3087         reg = readl(mmio + MV_PCI_MODE_OFS);
3088         if ((reg & MV_PCI_MODE_MASK) == 0)
3089                 return 0;       /* conventional PCI mode */
3090         return 1;       /* chip is in PCI-X mode */
3091 }
3092
3093 static int mv_pci_cut_through_okay(struct ata_host *host)
3094 {
3095         struct mv_host_priv *hpriv = host->private_data;
3096         void __iomem *mmio = hpriv->base;
3097         u32 reg;
3098
3099         if (!mv_in_pcix_mode(host)) {
3100                 reg = readl(mmio + PCI_COMMAND_OFS);
3101                 if (reg & PCI_COMMAND_MRDTRIG)
3102                         return 0; /* not okay */
3103         }
3104         return 1; /* okay */
3105 }
3106
3107 static int mv_chip_id(struct ata_host *host, unsigned int board_idx)
3108 {
3109         struct pci_dev *pdev = to_pci_dev(host->dev);
3110         struct mv_host_priv *hpriv = host->private_data;
3111         u32 hp_flags = hpriv->hp_flags;
3112
3113         switch (board_idx) {
3114         case chip_5080:
3115                 hpriv->ops = &mv5xxx_ops;
3116                 hp_flags |= MV_HP_GEN_I;
3117
3118                 switch (pdev->revision) {
3119                 case 0x1:
3120                         hp_flags |= MV_HP_ERRATA_50XXB0;
3121                         break;
3122                 case 0x3:
3123                         hp_flags |= MV_HP_ERRATA_50XXB2;
3124                         break;
3125                 default:
3126                         dev_printk(KERN_WARNING, &pdev->dev,
3127                            "Applying 50XXB2 workarounds to unknown rev\n");
3128                         hp_flags |= MV_HP_ERRATA_50XXB2;
3129                         break;
3130                 }
3131                 break;
3132
3133         case chip_504x:
3134         case chip_508x:
3135                 hpriv->ops = &mv5xxx_ops;
3136                 hp_flags |= MV_HP_GEN_I;
3137
3138                 switch (pdev->revision) {
3139                 case 0x0:
3140                         hp_flags |= MV_HP_ERRATA_50XXB0;
3141                         break;
3142                 case 0x3:
3143                         hp_flags |= MV_HP_ERRATA_50XXB2;
3144                         break;
3145                 default:
3146                         dev_printk(KERN_WARNING, &pdev->dev,
3147                            "Applying B2 workarounds to unknown rev\n");
3148                         hp_flags |= MV_HP_ERRATA_50XXB2;
3149                         break;
3150                 }
3151                 break;
3152
3153         case chip_604x:
3154         case chip_608x:
3155                 hpriv->ops = &mv6xxx_ops;
3156                 hp_flags |= MV_HP_GEN_II;
3157
3158                 switch (pdev->revision) {
3159                 case 0x7:
3160                         hp_flags |= MV_HP_ERRATA_60X1B2;
3161                         break;
3162                 case 0x9:
3163                         hp_flags |= MV_HP_ERRATA_60X1C0;
3164                         break;
3165                 default:
3166                         dev_printk(KERN_WARNING, &pdev->dev,
3167                                    "Applying B2 workarounds to unknown rev\n");
3168                         hp_flags |= MV_HP_ERRATA_60X1B2;
3169                         break;
3170                 }
3171                 break;
3172
3173         case chip_7042:
3174                 hp_flags |= MV_HP_PCIE | MV_HP_CUT_THROUGH;
3175                 if (pdev->vendor == PCI_VENDOR_ID_TTI &&
3176                     (pdev->device == 0x2300 || pdev->device == 0x2310))
3177                 {
3178                         /*
3179                          * Highpoint RocketRAID PCIe 23xx series cards:
3180                          *
3181                          * Unconfigured drives are treated as "Legacy"
3182                          * by the BIOS, and it overwrites sector 8 with
3183                          * a "Lgcy" metadata block prior to Linux boot.
3184                          *
3185                          * Configured drives (RAID or JBOD) leave sector 8
3186                          * alone, but instead overwrite a high numbered
3187                          * sector for the RAID metadata.  This sector can
3188                          * be determined exactly, by truncating the physical
3189                          * drive capacity to a nice even GB value.
3190                          *
3191                          * RAID metadata is at: (dev->n_sectors & ~0xfffff)
3192                          *
3193                          * Warn the user, lest they think we're just buggy.
3194                          */
3195                         printk(KERN_WARNING DRV_NAME ": Highpoint RocketRAID"
3196                                 " BIOS CORRUPTS DATA on all attached drives,"
3197                                 " regardless of if/how they are configured."
3198                                 " BEWARE!\n");
3199                         printk(KERN_WARNING DRV_NAME ": For data safety, do not"
3200                                 " use sectors 8-9 on \"Legacy\" drives,"
3201                                 " and avoid the final two gigabytes on"
3202                                 " all RocketRAID BIOS initialized drives.\n");
3203                 }
3204                 /* drop through */
3205         case chip_6042:
3206                 hpriv->ops = &mv6xxx_ops;
3207                 hp_flags |= MV_HP_GEN_IIE;
3208                 if (board_idx == chip_6042 && mv_pci_cut_through_okay(host))
3209                         hp_flags |= MV_HP_CUT_THROUGH;
3210
3211                 switch (pdev->revision) {
3212                 case 0x2: /* Rev.B0: the first/only public release */
3213                         hp_flags |= MV_HP_ERRATA_60X1C0;
3214                         break;
3215                 default:
3216                         dev_printk(KERN_WARNING, &pdev->dev,
3217                            "Applying 60X1C0 workarounds to unknown rev\n");
3218                         hp_flags |= MV_HP_ERRATA_60X1C0;
3219                         break;
3220                 }
3221                 break;
3222         case chip_soc:
3223                 hpriv->ops = &mv_soc_ops;
3224                 hp_flags |= MV_HP_FLAG_SOC | MV_HP_GEN_IIE |
3225                         MV_HP_ERRATA_60X1C0;
3226                 break;
3227
3228         default:
3229                 dev_printk(KERN_ERR, host->dev,
3230                            "BUG: invalid board index %u\n", board_idx);
3231                 return 1;
3232         }
3233
3234         hpriv->hp_flags = hp_flags;
3235         if (hp_flags & MV_HP_PCIE) {
3236                 hpriv->irq_cause_ofs    = PCIE_IRQ_CAUSE_OFS;
3237                 hpriv->irq_mask_ofs     = PCIE_IRQ_MASK_OFS;
3238                 hpriv->unmask_all_irqs  = PCIE_UNMASK_ALL_IRQS;
3239         } else {
3240                 hpriv->irq_cause_ofs    = PCI_IRQ_CAUSE_OFS;
3241                 hpriv->irq_mask_ofs     = PCI_IRQ_MASK_OFS;
3242                 hpriv->unmask_all_irqs  = PCI_UNMASK_ALL_IRQS;
3243         }
3244
3245         return 0;
3246 }
3247
3248 /**
3249  *      mv_init_host - Perform some early initialization of the host.
3250  *      @host: ATA host to initialize
3251  *      @board_idx: controller index
3252  *
3253  *      If possible, do an early global reset of the host.  Then do
3254  *      our port init and clear/unmask all/relevant host interrupts.
3255  *
3256  *      LOCKING:
3257  *      Inherited from caller.
3258  */
3259 static int mv_init_host(struct ata_host *host, unsigned int board_idx)
3260 {
3261         int rc = 0, n_hc, port, hc;
3262         struct mv_host_priv *hpriv = host->private_data;
3263         void __iomem *mmio = hpriv->base;
3264
3265         rc = mv_chip_id(host, board_idx);
3266         if (rc)
3267                 goto done;
3268
3269         if (IS_SOC(hpriv)) {
3270                 hpriv->main_irq_cause_addr = mmio + SOC_HC_MAIN_IRQ_CAUSE_OFS;
3271                 hpriv->main_irq_mask_addr  = mmio + SOC_HC_MAIN_IRQ_MASK_OFS;
3272         } else {
3273                 hpriv->main_irq_cause_addr = mmio + PCI_HC_MAIN_IRQ_CAUSE_OFS;
3274                 hpriv->main_irq_mask_addr  = mmio + PCI_HC_MAIN_IRQ_MASK_OFS;
3275         }
3276
3277         /* initialize shadow irq mask with register's value */
3278         hpriv->main_irq_mask = readl(hpriv->main_irq_mask_addr);
3279
3280         /* global interrupt mask: 0 == mask everything */
3281         mv_set_main_irq_mask(host, ~0, 0);
3282
3283         n_hc = mv_get_hc_count(host->ports[0]->flags);
3284
3285         for (port = 0; port < host->n_ports; port++)
3286                 hpriv->ops->read_preamp(hpriv, port, mmio);
3287
3288         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
3289         if (rc)
3290                 goto done;
3291
3292         hpriv->ops->reset_flash(hpriv, mmio);
3293         hpriv->ops->reset_bus(host, mmio);
3294         hpriv->ops->enable_leds(hpriv, mmio);
3295
3296         for (port = 0; port < host->n_ports; port++) {
3297                 struct ata_port *ap = host->ports[port];
3298                 void __iomem *port_mmio = mv_port_base(mmio, port);
3299
3300                 mv_port_init(&ap->ioaddr, port_mmio);
3301
3302 #ifdef CONFIG_PCI
3303                 if (!IS_SOC(hpriv)) {
3304                         unsigned int offset = port_mmio - mmio;
3305                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, -1, "mmio");
3306                         ata_port_pbar_desc(ap, MV_PRIMARY_BAR, offset, "port");
3307                 }
3308 #endif
3309         }
3310
3311         for (hc = 0; hc < n_hc; hc++) {
3312                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
3313
3314                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
3315                         "(before clear)=0x%08x\n", hc,
3316                         readl(hc_mmio + HC_CFG_OFS),
3317                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
3318
3319                 /* Clear any currently outstanding hc interrupt conditions */
3320                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
3321         }
3322
3323         /* Clear any currently outstanding host interrupt conditions */
3324         writelfl(0, mmio + hpriv->irq_cause_ofs);
3325
3326         /* and unmask interrupt generation for host regs */
3327         writelfl(hpriv->unmask_all_irqs, mmio + hpriv->irq_mask_ofs);
3328
3329         /*
3330          * enable only global host interrupts for now.
3331          * The per-port interrupts get done later as ports are set up.
3332          */
3333         mv_set_main_irq_mask(host, 0, PCI_ERR);
3334 done:
3335         return rc;
3336 }
3337
3338 static int mv_create_dma_pools(struct mv_host_priv *hpriv, struct device *dev)
3339 {
3340         hpriv->crqb_pool   = dmam_pool_create("crqb_q", dev, MV_CRQB_Q_SZ,
3341                                                              MV_CRQB_Q_SZ, 0);
3342         if (!hpriv->crqb_pool)
3343                 return -ENOMEM;
3344
3345         hpriv->crpb_pool   = dmam_pool_create("crpb_q", dev, MV_CRPB_Q_SZ,
3346                                                              MV_CRPB_Q_SZ, 0);
3347         if (!hpriv->crpb_pool)
3348                 return -ENOMEM;
3349
3350         hpriv->sg_tbl_pool = dmam_pool_create("sg_tbl", dev, MV_SG_TBL_SZ,
3351                                                              MV_SG_TBL_SZ, 0);
3352         if (!hpriv->sg_tbl_pool)
3353                 return -ENOMEM;
3354
3355         return 0;
3356 }
3357
3358 static void mv_conf_mbus_windows(struct mv_host_priv *hpriv,
3359                                  struct mbus_dram_target_info *dram)
3360 {
3361         int i;
3362
3363         for (i = 0; i < 4; i++) {
3364                 writel(0, hpriv->base + WINDOW_CTRL(i));
3365                 writel(0, hpriv->base + WINDOW_BASE(i));
3366         }
3367
3368         for (i = 0; i < dram->num_cs; i++) {
3369                 struct mbus_dram_window *cs = dram->cs + i;
3370
3371                 writel(((cs->size - 1) & 0xffff0000) |
3372                         (cs->mbus_attr << 8) |
3373                         (dram->mbus_dram_target_id << 4) | 1,
3374                         hpriv->base + WINDOW_CTRL(i));
3375                 writel(cs->base, hpriv->base + WINDOW_BASE(i));
3376         }
3377 }
3378
3379 /**
3380  *      mv_platform_probe - handle a positive probe of an soc Marvell
3381  *      host
3382  *      @pdev: platform device found
3383  *
3384  *      LOCKING:
3385  *      Inherited from caller.
3386  */
3387 static int mv_platform_probe(struct platform_device *pdev)
3388 {
3389         static int printed_version;
3390         const struct mv_sata_platform_data *mv_platform_data;
3391         const struct ata_port_info *ppi[] =
3392             { &mv_port_info[chip_soc], NULL };
3393         struct ata_host *host;
3394         struct mv_host_priv *hpriv;
3395         struct resource *res;
3396         int n_ports, rc;
3397
3398         if (!printed_version++)
3399                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3400
3401         /*
3402          * Simple resource validation ..
3403          */
3404         if (unlikely(pdev->num_resources != 2)) {
3405                 dev_err(&pdev->dev, "invalid number of resources\n");
3406                 return -EINVAL;
3407         }
3408
3409         /*
3410          * Get the register base first
3411          */
3412         res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
3413         if (res == NULL)
3414                 return -EINVAL;
3415
3416         /* allocate host */
3417         mv_platform_data = pdev->dev.platform_data;
3418         n_ports = mv_platform_data->n_ports;
3419
3420         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3421         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3422
3423         if (!host || !hpriv)
3424                 return -ENOMEM;
3425         host->private_data = hpriv;
3426         hpriv->n_ports = n_ports;
3427
3428         host->iomap = NULL;
3429         hpriv->base = devm_ioremap(&pdev->dev, res->start,
3430                                    res->end - res->start + 1);
3431         hpriv->base -= MV_SATAHC0_REG_BASE;
3432
3433         /*
3434          * (Re-)program MBUS remapping windows if we are asked to.
3435          */
3436         if (mv_platform_data->dram != NULL)
3437                 mv_conf_mbus_windows(hpriv, mv_platform_data->dram);
3438
3439         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3440         if (rc)
3441                 return rc;
3442
3443         /* initialize adapter */
3444         rc = mv_init_host(host, chip_soc);
3445         if (rc)
3446                 return rc;
3447
3448         dev_printk(KERN_INFO, &pdev->dev,
3449                    "slots %u ports %d\n", (unsigned)MV_MAX_Q_DEPTH,
3450                    host->n_ports);
3451
3452         return ata_host_activate(host, platform_get_irq(pdev, 0), mv_interrupt,
3453                                  IRQF_SHARED, &mv6_sht);
3454 }
3455
3456 /*
3457  *
3458  *      mv_platform_remove    -       unplug a platform interface
3459  *      @pdev: platform device
3460  *
3461  *      A platform bus SATA device has been unplugged. Perform the needed
3462  *      cleanup. Also called on module unload for any active devices.
3463  */
3464 static int __devexit mv_platform_remove(struct platform_device *pdev)
3465 {
3466         struct device *dev = &pdev->dev;
3467         struct ata_host *host = dev_get_drvdata(dev);
3468
3469         ata_host_detach(host);
3470         return 0;
3471 }
3472
3473 static struct platform_driver mv_platform_driver = {
3474         .probe                  = mv_platform_probe,
3475         .remove                 = __devexit_p(mv_platform_remove),
3476         .driver                 = {
3477                                    .name = DRV_NAME,
3478                                    .owner = THIS_MODULE,
3479                                   },
3480 };
3481
3482
3483 #ifdef CONFIG_PCI
3484 static int mv_pci_init_one(struct pci_dev *pdev,
3485                            const struct pci_device_id *ent);
3486
3487
3488 static struct pci_driver mv_pci_driver = {
3489         .name                   = DRV_NAME,
3490         .id_table               = mv_pci_tbl,
3491         .probe                  = mv_pci_init_one,
3492         .remove                 = ata_pci_remove_one,
3493 };
3494
3495 /*
3496  * module options
3497  */
3498 static int msi;       /* Use PCI msi; either zero (off, default) or non-zero */
3499
3500
3501 /* move to PCI layer or libata core? */
3502 static int pci_go_64(struct pci_dev *pdev)
3503 {
3504         int rc;
3505
3506         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
3507                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3508                 if (rc) {
3509                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3510                         if (rc) {
3511                                 dev_printk(KERN_ERR, &pdev->dev,
3512                                            "64-bit DMA enable failed\n");
3513                                 return rc;
3514                         }
3515                 }
3516         } else {
3517                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3518                 if (rc) {
3519                         dev_printk(KERN_ERR, &pdev->dev,
3520                                    "32-bit DMA enable failed\n");
3521                         return rc;
3522                 }
3523                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3524                 if (rc) {
3525                         dev_printk(KERN_ERR, &pdev->dev,
3526                                    "32-bit consistent DMA enable failed\n");
3527                         return rc;
3528                 }
3529         }
3530
3531         return rc;
3532 }
3533
3534 /**
3535  *      mv_print_info - Dump key info to kernel log for perusal.
3536  *      @host: ATA host to print info about
3537  *
3538  *      FIXME: complete this.
3539  *
3540  *      LOCKING:
3541  *      Inherited from caller.
3542  */
3543 static void mv_print_info(struct ata_host *host)
3544 {
3545         struct pci_dev *pdev = to_pci_dev(host->dev);
3546         struct mv_host_priv *hpriv = host->private_data;
3547         u8 scc;
3548         const char *scc_s, *gen;
3549
3550         /* Use this to determine the HW stepping of the chip so we know
3551          * what errata to workaround
3552          */
3553         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
3554         if (scc == 0)
3555                 scc_s = "SCSI";
3556         else if (scc == 0x01)
3557                 scc_s = "RAID";
3558         else
3559                 scc_s = "?";
3560
3561         if (IS_GEN_I(hpriv))
3562                 gen = "I";
3563         else if (IS_GEN_II(hpriv))
3564                 gen = "II";
3565         else if (IS_GEN_IIE(hpriv))
3566                 gen = "IIE";
3567         else
3568                 gen = "?";
3569
3570         dev_printk(KERN_INFO, &pdev->dev,
3571                "Gen-%s %u slots %u ports %s mode IRQ via %s\n",
3572                gen, (unsigned)MV_MAX_Q_DEPTH, host->n_ports,
3573                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
3574 }
3575
3576 /**
3577  *      mv_pci_init_one - handle a positive probe of a PCI Marvell host
3578  *      @pdev: PCI device found
3579  *      @ent: PCI device ID entry for the matched host
3580  *
3581  *      LOCKING:
3582  *      Inherited from caller.
3583  */
3584 static int mv_pci_init_one(struct pci_dev *pdev,
3585                            const struct pci_device_id *ent)
3586 {
3587         static int printed_version;
3588         unsigned int board_idx = (unsigned int)ent->driver_data;
3589         const struct ata_port_info *ppi[] = { &mv_port_info[board_idx], NULL };
3590         struct ata_host *host;
3591         struct mv_host_priv *hpriv;
3592         int n_ports, rc;
3593
3594         if (!printed_version++)
3595                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
3596
3597         /* allocate host */
3598         n_ports = mv_get_hc_count(ppi[0]->flags) * MV_PORTS_PER_HC;
3599
3600         host = ata_host_alloc_pinfo(&pdev->dev, ppi, n_ports);
3601         hpriv = devm_kzalloc(&pdev->dev, sizeof(*hpriv), GFP_KERNEL);
3602         if (!host || !hpriv)
3603                 return -ENOMEM;
3604         host->private_data = hpriv;
3605         hpriv->n_ports = n_ports;
3606
3607         /* acquire resources */
3608         rc = pcim_enable_device(pdev);
3609         if (rc)
3610                 return rc;
3611
3612         rc = pcim_iomap_regions(pdev, 1 << MV_PRIMARY_BAR, DRV_NAME);
3613         if (rc == -EBUSY)
3614                 pcim_pin_device(pdev);
3615         if (rc)
3616                 return rc;
3617         host->iomap = pcim_iomap_table(pdev);
3618         hpriv->base = host->iomap[MV_PRIMARY_BAR];
3619
3620         rc = pci_go_64(pdev);
3621         if (rc)
3622                 return rc;
3623
3624         rc = mv_create_dma_pools(hpriv, &pdev->dev);
3625         if (rc)
3626                 return rc;
3627
3628         /* initialize adapter */
3629         rc = mv_init_host(host, board_idx);
3630         if (rc)
3631                 return rc;
3632
3633         /* Enable message-switched interrupts, if requested */
3634         if (msi && pci_enable_msi(pdev) == 0)
3635                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
3636
3637         mv_dump_pci_cfg(pdev, 0x68);
3638         mv_print_info(host);
3639
3640         pci_set_master(pdev);
3641         pci_try_set_mwi(pdev);
3642         return ata_host_activate(host, pdev->irq, mv_interrupt, IRQF_SHARED,
3643                                  IS_GEN_I(hpriv) ? &mv5_sht : &mv6_sht);
3644 }
3645 #endif
3646
3647 static int mv_platform_probe(struct platform_device *pdev);
3648 static int __devexit mv_platform_remove(struct platform_device *pdev);
3649
3650 static int __init mv_init(void)
3651 {
3652         int rc = -ENODEV;
3653 #ifdef CONFIG_PCI
3654         rc = pci_register_driver(&mv_pci_driver);
3655         if (rc < 0)
3656                 return rc;
3657 #endif
3658         rc = platform_driver_register(&mv_platform_driver);
3659
3660 #ifdef CONFIG_PCI
3661         if (rc < 0)
3662                 pci_unregister_driver(&mv_pci_driver);
3663 #endif
3664         return rc;
3665 }
3666
3667 static void __exit mv_exit(void)
3668 {
3669 #ifdef CONFIG_PCI
3670         pci_unregister_driver(&mv_pci_driver);
3671 #endif
3672         platform_driver_unregister(&mv_platform_driver);
3673 }
3674
3675 MODULE_AUTHOR("Brett Russ");
3676 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
3677 MODULE_LICENSE("GPL");
3678 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
3679 MODULE_VERSION(DRV_VERSION);
3680 MODULE_ALIAS("platform:" DRV_NAME);
3681
3682 #ifdef CONFIG_PCI
3683 module_param(msi, int, 0444);
3684 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
3685 #endif
3686
3687 module_init(mv_init);
3688 module_exit(mv_exit);