[PATCH] PATCH: libata. Add ->data_xfer method
[linux-2.6] / drivers / scsi / sata_mv.c
1 /*
2  * sata_mv.c - Marvell SATA support
3  *
4  * Copyright 2005: EMC Corporation, all rights reserved.
5  * Copyright 2005 Red Hat, Inc.  All rights reserved.
6  *
7  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
8  *
9  * This program is free software; you can redistribute it and/or modify
10  * it under the terms of the GNU General Public License as published by
11  * the Free Software Foundation; version 2 of the License.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
21  *
22  */
23
24 #include <linux/kernel.h>
25 #include <linux/module.h>
26 #include <linux/pci.h>
27 #include <linux/init.h>
28 #include <linux/blkdev.h>
29 #include <linux/delay.h>
30 #include <linux/interrupt.h>
31 #include <linux/sched.h>
32 #include <linux/dma-mapping.h>
33 #include <linux/device.h>
34 #include <scsi/scsi_host.h>
35 #include <scsi/scsi_cmnd.h>
36 #include <linux/libata.h>
37 #include <asm/io.h>
38
39 #define DRV_NAME        "sata_mv"
40 #define DRV_VERSION     "0.7"
41
42 enum {
43         /* BAR's are enumerated in terms of pci_resource_start() terms */
44         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
45         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
46         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
47
48         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
49         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
50
51         MV_PCI_REG_BASE         = 0,
52         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
53         MV_IRQ_COAL_CAUSE               = (MV_IRQ_COAL_REG_BASE + 0x08),
54         MV_IRQ_COAL_CAUSE_LO            = (MV_IRQ_COAL_REG_BASE + 0x88),
55         MV_IRQ_COAL_CAUSE_HI            = (MV_IRQ_COAL_REG_BASE + 0x8c),
56         MV_IRQ_COAL_THRESHOLD           = (MV_IRQ_COAL_REG_BASE + 0xcc),
57         MV_IRQ_COAL_TIME_THRESHOLD      = (MV_IRQ_COAL_REG_BASE + 0xd0),
58
59         MV_SATAHC0_REG_BASE     = 0x20000,
60         MV_FLASH_CTL            = 0x1046c,
61         MV_GPIO_PORT_CTL        = 0x104f0,
62         MV_RESET_CFG            = 0x180d8,
63
64         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
65         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
66         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
67         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
68
69         MV_USE_Q_DEPTH          = ATA_DEF_QUEUE,
70
71         MV_MAX_Q_DEPTH          = 32,
72         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
73
74         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
75          * CRPB needs alignment on a 256B boundary. Size == 256B
76          * SG count of 176 leads to MV_PORT_PRIV_DMA_SZ == 4KB
77          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
78          */
79         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
80         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
81         MV_MAX_SG_CT            = 176,
82         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
83         MV_PORT_PRIV_DMA_SZ     = (MV_CRQB_Q_SZ + MV_CRPB_Q_SZ + MV_SG_TBL_SZ),
84
85         MV_PORTS_PER_HC         = 4,
86         /* == (port / MV_PORTS_PER_HC) to determine HC from 0-7 port */
87         MV_PORT_HC_SHIFT        = 2,
88         /* == (port % MV_PORTS_PER_HC) to determine hard port from 0-7 port */
89         MV_PORT_MASK            = 3,
90
91         /* Host Flags */
92         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
93         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
94         MV_COMMON_FLAGS         = (ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
95                                    ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
96                                    ATA_FLAG_NO_ATAPI | ATA_FLAG_PIO_POLLING),
97         MV_6XXX_FLAGS           = MV_FLAG_IRQ_COALESCE,
98
99         CRQB_FLAG_READ          = (1 << 0),
100         CRQB_TAG_SHIFT          = 1,
101         CRQB_CMD_ADDR_SHIFT     = 8,
102         CRQB_CMD_CS             = (0x2 << 11),
103         CRQB_CMD_LAST           = (1 << 15),
104
105         CRPB_FLAG_STATUS_SHIFT  = 8,
106
107         EPRD_FLAG_END_OF_TBL    = (1 << 31),
108
109         /* PCI interface registers */
110
111         PCI_COMMAND_OFS         = 0xc00,
112
113         PCI_MAIN_CMD_STS_OFS    = 0xd30,
114         STOP_PCI_MASTER         = (1 << 2),
115         PCI_MASTER_EMPTY        = (1 << 3),
116         GLOB_SFT_RST            = (1 << 4),
117
118         MV_PCI_MODE             = 0xd00,
119         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
120         MV_PCI_DISC_TIMER       = 0xd04,
121         MV_PCI_MSI_TRIGGER      = 0xc38,
122         MV_PCI_SERR_MASK        = 0xc28,
123         MV_PCI_XBAR_TMOUT       = 0x1d04,
124         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
125         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
126         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
127         MV_PCI_ERR_COMMAND      = 0x1d50,
128
129         PCI_IRQ_CAUSE_OFS               = 0x1d58,
130         PCI_IRQ_MASK_OFS                = 0x1d5c,
131         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
132
133         HC_MAIN_IRQ_CAUSE_OFS   = 0x1d60,
134         HC_MAIN_IRQ_MASK_OFS    = 0x1d64,
135         PORT0_ERR               = (1 << 0),     /* shift by port # */
136         PORT0_DONE              = (1 << 1),     /* shift by port # */
137         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
138         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
139         PCI_ERR                 = (1 << 18),
140         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
141         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
142         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
143         GPIO_INT                = (1 << 22),
144         SELF_INT                = (1 << 23),
145         TWSI_INT                = (1 << 24),
146         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
147         HC_MAIN_MASKED_IRQS     = (TRAN_LO_DONE | TRAN_HI_DONE |
148                                    PORTS_0_7_COAL_DONE | GPIO_INT | TWSI_INT |
149                                    HC_MAIN_RSVD),
150
151         /* SATAHC registers */
152         HC_CFG_OFS              = 0,
153
154         HC_IRQ_CAUSE_OFS        = 0x14,
155         CRPB_DMA_DONE           = (1 << 0),     /* shift by port # */
156         HC_IRQ_COAL             = (1 << 4),     /* IRQ coalescing */
157         DEV_IRQ                 = (1 << 8),     /* shift by port # */
158
159         /* Shadow block registers */
160         SHD_BLK_OFS             = 0x100,
161         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
162
163         /* SATA registers */
164         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
165         SATA_ACTIVE_OFS         = 0x350,
166         PHY_MODE3               = 0x310,
167         PHY_MODE4               = 0x314,
168         PHY_MODE2               = 0x330,
169         MV5_PHY_MODE            = 0x74,
170         MV5_LT_MODE             = 0x30,
171         MV5_PHY_CTL             = 0x0C,
172         SATA_INTERFACE_CTL      = 0x050,
173
174         MV_M2_PREAMP_MASK       = 0x7e0,
175
176         /* Port registers */
177         EDMA_CFG_OFS            = 0,
178         EDMA_CFG_Q_DEPTH        = 0,                    /* queueing disabled */
179         EDMA_CFG_NCQ            = (1 << 5),
180         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),            /* continue on error */
181         EDMA_CFG_RD_BRST_EXT    = (1 << 11),            /* read burst 512B */
182         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),            /* write buffer 512B */
183
184         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
185         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
186         EDMA_ERR_D_PAR          = (1 << 0),
187         EDMA_ERR_PRD_PAR        = (1 << 1),
188         EDMA_ERR_DEV            = (1 << 2),
189         EDMA_ERR_DEV_DCON       = (1 << 3),
190         EDMA_ERR_DEV_CON        = (1 << 4),
191         EDMA_ERR_SERR           = (1 << 5),
192         EDMA_ERR_SELF_DIS       = (1 << 7),
193         EDMA_ERR_BIST_ASYNC     = (1 << 8),
194         EDMA_ERR_CRBQ_PAR       = (1 << 9),
195         EDMA_ERR_CRPB_PAR       = (1 << 10),
196         EDMA_ERR_INTRL_PAR      = (1 << 11),
197         EDMA_ERR_IORDY          = (1 << 12),
198         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),
199         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),
200         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),
201         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21),
202         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26),
203         EDMA_ERR_TRANS_PROTO    = (1 << 31),
204         EDMA_ERR_FATAL          = (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
205                                    EDMA_ERR_DEV_DCON | EDMA_ERR_CRBQ_PAR |
206                                    EDMA_ERR_CRPB_PAR | EDMA_ERR_INTRL_PAR |
207                                    EDMA_ERR_IORDY | EDMA_ERR_LNK_CTRL_RX_2 |
208                                    EDMA_ERR_LNK_DATA_RX |
209                                    EDMA_ERR_LNK_DATA_TX |
210                                    EDMA_ERR_TRANS_PROTO),
211
212         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
213         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
214
215         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
216         EDMA_REQ_Q_PTR_SHIFT    = 5,
217
218         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
219         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
220         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
221         EDMA_RSP_Q_PTR_SHIFT    = 3,
222
223         EDMA_CMD_OFS            = 0x28,
224         EDMA_EN                 = (1 << 0),
225         EDMA_DS                 = (1 << 1),
226         ATA_RST                 = (1 << 2),
227
228         EDMA_IORDY_TMOUT        = 0x34,
229         EDMA_ARB_CFG            = 0x38,
230
231         /* Host private flags (hp_flags) */
232         MV_HP_FLAG_MSI          = (1 << 0),
233         MV_HP_ERRATA_50XXB0     = (1 << 1),
234         MV_HP_ERRATA_50XXB2     = (1 << 2),
235         MV_HP_ERRATA_60X1B2     = (1 << 3),
236         MV_HP_ERRATA_60X1C0     = (1 << 4),
237         MV_HP_ERRATA_XX42A0     = (1 << 5),
238         MV_HP_50XX              = (1 << 6),
239         MV_HP_GEN_IIE           = (1 << 7),
240
241         /* Port private flags (pp_flags) */
242         MV_PP_FLAG_EDMA_EN      = (1 << 0),
243         MV_PP_FLAG_EDMA_DS_ACT  = (1 << 1),
244 };
245
246 #define IS_50XX(hpriv) ((hpriv)->hp_flags & MV_HP_50XX)
247 #define IS_60XX(hpriv) (((hpriv)->hp_flags & MV_HP_50XX) == 0)
248 #define IS_GEN_I(hpriv) IS_50XX(hpriv)
249 #define IS_GEN_II(hpriv) IS_60XX(hpriv)
250 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
251
252 enum {
253         /* Our DMA boundary is determined by an ePRD being unable to handle
254          * anything larger than 64KB
255          */
256         MV_DMA_BOUNDARY         = 0xffffU,
257
258         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
259
260         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
261 };
262
263 enum chip_type {
264         chip_504x,
265         chip_508x,
266         chip_5080,
267         chip_604x,
268         chip_608x,
269         chip_6042,
270         chip_7042,
271 };
272
273 /* Command ReQuest Block: 32B */
274 struct mv_crqb {
275         u32                     sg_addr;
276         u32                     sg_addr_hi;
277         u16                     ctrl_flags;
278         u16                     ata_cmd[11];
279 };
280
281 struct mv_crqb_iie {
282         u32                     addr;
283         u32                     addr_hi;
284         u32                     flags;
285         u32                     len;
286         u32                     ata_cmd[4];
287 };
288
289 /* Command ResPonse Block: 8B */
290 struct mv_crpb {
291         u16                     id;
292         u16                     flags;
293         u32                     tmstmp;
294 };
295
296 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
297 struct mv_sg {
298         u32                     addr;
299         u32                     flags_size;
300         u32                     addr_hi;
301         u32                     reserved;
302 };
303
304 struct mv_port_priv {
305         struct mv_crqb          *crqb;
306         dma_addr_t              crqb_dma;
307         struct mv_crpb          *crpb;
308         dma_addr_t              crpb_dma;
309         struct mv_sg            *sg_tbl;
310         dma_addr_t              sg_tbl_dma;
311         u32                     pp_flags;
312 };
313
314 struct mv_port_signal {
315         u32                     amps;
316         u32                     pre;
317 };
318
319 struct mv_host_priv;
320 struct mv_hw_ops {
321         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
322                            unsigned int port);
323         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
324         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
325                            void __iomem *mmio);
326         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
327                         unsigned int n_hc);
328         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
329         void (*reset_bus)(struct pci_dev *pdev, void __iomem *mmio);
330 };
331
332 struct mv_host_priv {
333         u32                     hp_flags;
334         struct mv_port_signal   signal[8];
335         const struct mv_hw_ops  *ops;
336 };
337
338 static void mv_irq_clear(struct ata_port *ap);
339 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in);
340 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
341 static u32 mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in);
342 static void mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
343 static void mv_phy_reset(struct ata_port *ap);
344 static void __mv_phy_reset(struct ata_port *ap, int can_sleep);
345 static void mv_host_stop(struct ata_host_set *host_set);
346 static int mv_port_start(struct ata_port *ap);
347 static void mv_port_stop(struct ata_port *ap);
348 static void mv_qc_prep(struct ata_queued_cmd *qc);
349 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
350 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
351 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
352                                 struct pt_regs *regs);
353 static void mv_eng_timeout(struct ata_port *ap);
354 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent);
355
356 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
357                            unsigned int port);
358 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
359 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
360                            void __iomem *mmio);
361 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
362                         unsigned int n_hc);
363 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
364 static void mv5_reset_bus(struct pci_dev *pdev, void __iomem *mmio);
365
366 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
367                            unsigned int port);
368 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
369 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
370                            void __iomem *mmio);
371 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
372                         unsigned int n_hc);
373 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
374 static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio);
375 static void mv_channel_reset(struct mv_host_priv *hpriv, void __iomem *mmio,
376                              unsigned int port_no);
377 static void mv_stop_and_reset(struct ata_port *ap);
378
379 static struct scsi_host_template mv_sht = {
380         .module                 = THIS_MODULE,
381         .name                   = DRV_NAME,
382         .ioctl                  = ata_scsi_ioctl,
383         .queuecommand           = ata_scsi_queuecmd,
384         .can_queue              = MV_USE_Q_DEPTH,
385         .this_id                = ATA_SHT_THIS_ID,
386         .sg_tablesize           = MV_MAX_SG_CT / 2,
387         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
388         .emulated               = ATA_SHT_EMULATED,
389         .use_clustering         = ATA_SHT_USE_CLUSTERING,
390         .proc_name              = DRV_NAME,
391         .dma_boundary           = MV_DMA_BOUNDARY,
392         .slave_configure        = ata_scsi_slave_config,
393         .bios_param             = ata_std_bios_param,
394 };
395
396 static const struct ata_port_operations mv5_ops = {
397         .port_disable           = ata_port_disable,
398
399         .tf_load                = ata_tf_load,
400         .tf_read                = ata_tf_read,
401         .check_status           = ata_check_status,
402         .exec_command           = ata_exec_command,
403         .dev_select             = ata_std_dev_select,
404
405         .phy_reset              = mv_phy_reset,
406
407         .qc_prep                = mv_qc_prep,
408         .qc_issue               = mv_qc_issue,
409         .data_xfer              = ata_mmio_data_xfer,
410
411         .eng_timeout            = mv_eng_timeout,
412
413         .irq_handler            = mv_interrupt,
414         .irq_clear              = mv_irq_clear,
415
416         .scr_read               = mv5_scr_read,
417         .scr_write              = mv5_scr_write,
418
419         .port_start             = mv_port_start,
420         .port_stop              = mv_port_stop,
421         .host_stop              = mv_host_stop,
422 };
423
424 static const struct ata_port_operations mv6_ops = {
425         .port_disable           = ata_port_disable,
426
427         .tf_load                = ata_tf_load,
428         .tf_read                = ata_tf_read,
429         .check_status           = ata_check_status,
430         .exec_command           = ata_exec_command,
431         .dev_select             = ata_std_dev_select,
432
433         .phy_reset              = mv_phy_reset,
434
435         .qc_prep                = mv_qc_prep,
436         .qc_issue               = mv_qc_issue,
437         .data_xfer              = ata_mmio_data_xfer,
438
439         .eng_timeout            = mv_eng_timeout,
440
441         .irq_handler            = mv_interrupt,
442         .irq_clear              = mv_irq_clear,
443
444         .scr_read               = mv_scr_read,
445         .scr_write              = mv_scr_write,
446
447         .port_start             = mv_port_start,
448         .port_stop              = mv_port_stop,
449         .host_stop              = mv_host_stop,
450 };
451
452 static const struct ata_port_operations mv_iie_ops = {
453         .port_disable           = ata_port_disable,
454
455         .tf_load                = ata_tf_load,
456         .tf_read                = ata_tf_read,
457         .check_status           = ata_check_status,
458         .exec_command           = ata_exec_command,
459         .dev_select             = ata_std_dev_select,
460
461         .phy_reset              = mv_phy_reset,
462
463         .qc_prep                = mv_qc_prep_iie,
464         .qc_issue               = mv_qc_issue,
465
466         .eng_timeout            = mv_eng_timeout,
467
468         .irq_handler            = mv_interrupt,
469         .irq_clear              = mv_irq_clear,
470
471         .scr_read               = mv_scr_read,
472         .scr_write              = mv_scr_write,
473
474         .port_start             = mv_port_start,
475         .port_stop              = mv_port_stop,
476         .host_stop              = mv_host_stop,
477 };
478
479 static const struct ata_port_info mv_port_info[] = {
480         {  /* chip_504x */
481                 .sht            = &mv_sht,
482                 .host_flags     = MV_COMMON_FLAGS,
483                 .pio_mask       = 0x1f, /* pio0-4 */
484                 .udma_mask      = 0x7f, /* udma0-6 */
485                 .port_ops       = &mv5_ops,
486         },
487         {  /* chip_508x */
488                 .sht            = &mv_sht,
489                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
490                 .pio_mask       = 0x1f, /* pio0-4 */
491                 .udma_mask      = 0x7f, /* udma0-6 */
492                 .port_ops       = &mv5_ops,
493         },
494         {  /* chip_5080 */
495                 .sht            = &mv_sht,
496                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
497                 .pio_mask       = 0x1f, /* pio0-4 */
498                 .udma_mask      = 0x7f, /* udma0-6 */
499                 .port_ops       = &mv5_ops,
500         },
501         {  /* chip_604x */
502                 .sht            = &mv_sht,
503                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS),
504                 .pio_mask       = 0x1f, /* pio0-4 */
505                 .udma_mask      = 0x7f, /* udma0-6 */
506                 .port_ops       = &mv6_ops,
507         },
508         {  /* chip_608x */
509                 .sht            = &mv_sht,
510                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS |
511                                    MV_FLAG_DUAL_HC),
512                 .pio_mask       = 0x1f, /* pio0-4 */
513                 .udma_mask      = 0x7f, /* udma0-6 */
514                 .port_ops       = &mv6_ops,
515         },
516         {  /* chip_6042 */
517                 .sht            = &mv_sht,
518                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS),
519                 .pio_mask       = 0x1f, /* pio0-4 */
520                 .udma_mask      = 0x7f, /* udma0-6 */
521                 .port_ops       = &mv_iie_ops,
522         },
523         {  /* chip_7042 */
524                 .sht            = &mv_sht,
525                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS |
526                                    MV_FLAG_DUAL_HC),
527                 .pio_mask       = 0x1f, /* pio0-4 */
528                 .udma_mask      = 0x7f, /* udma0-6 */
529                 .port_ops       = &mv_iie_ops,
530         },
531 };
532
533 static const struct pci_device_id mv_pci_tbl[] = {
534         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5040), 0, 0, chip_504x},
535         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5041), 0, 0, chip_504x},
536         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5080), 0, 0, chip_5080},
537         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5081), 0, 0, chip_508x},
538
539         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6040), 0, 0, chip_604x},
540         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6041), 0, 0, chip_604x},
541         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6042), 0, 0, chip_6042},
542         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6080), 0, 0, chip_608x},
543         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6081), 0, 0, chip_608x},
544
545         {PCI_DEVICE(PCI_VENDOR_ID_ADAPTEC2, 0x0241), 0, 0, chip_604x},
546         {}                      /* terminate list */
547 };
548
549 static struct pci_driver mv_pci_driver = {
550         .name                   = DRV_NAME,
551         .id_table               = mv_pci_tbl,
552         .probe                  = mv_init_one,
553         .remove                 = ata_pci_remove_one,
554 };
555
556 static const struct mv_hw_ops mv5xxx_ops = {
557         .phy_errata             = mv5_phy_errata,
558         .enable_leds            = mv5_enable_leds,
559         .read_preamp            = mv5_read_preamp,
560         .reset_hc               = mv5_reset_hc,
561         .reset_flash            = mv5_reset_flash,
562         .reset_bus              = mv5_reset_bus,
563 };
564
565 static const struct mv_hw_ops mv6xxx_ops = {
566         .phy_errata             = mv6_phy_errata,
567         .enable_leds            = mv6_enable_leds,
568         .read_preamp            = mv6_read_preamp,
569         .reset_hc               = mv6_reset_hc,
570         .reset_flash            = mv6_reset_flash,
571         .reset_bus              = mv_reset_pci_bus,
572 };
573
574 /*
575  * module options
576  */
577 static int msi;       /* Use PCI msi; either zero (off, default) or non-zero */
578
579
580 /*
581  * Functions
582  */
583
584 static inline void writelfl(unsigned long data, void __iomem *addr)
585 {
586         writel(data, addr);
587         (void) readl(addr);     /* flush to avoid PCI posted write */
588 }
589
590 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
591 {
592         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
593 }
594
595 static inline unsigned int mv_hc_from_port(unsigned int port)
596 {
597         return port >> MV_PORT_HC_SHIFT;
598 }
599
600 static inline unsigned int mv_hardport_from_port(unsigned int port)
601 {
602         return port & MV_PORT_MASK;
603 }
604
605 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
606                                                  unsigned int port)
607 {
608         return mv_hc_base(base, mv_hc_from_port(port));
609 }
610
611 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
612 {
613         return  mv_hc_base_from_port(base, port) +
614                 MV_SATAHC_ARBTR_REG_SZ +
615                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
616 }
617
618 static inline void __iomem *mv_ap_base(struct ata_port *ap)
619 {
620         return mv_port_base(ap->host_set->mmio_base, ap->port_no);
621 }
622
623 static inline int mv_get_hc_count(unsigned long host_flags)
624 {
625         return ((host_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
626 }
627
628 static void mv_irq_clear(struct ata_port *ap)
629 {
630 }
631
632 /**
633  *      mv_start_dma - Enable eDMA engine
634  *      @base: port base address
635  *      @pp: port private data
636  *
637  *      Verify the local cache of the eDMA state is accurate with a
638  *      WARN_ON.
639  *
640  *      LOCKING:
641  *      Inherited from caller.
642  */
643 static void mv_start_dma(void __iomem *base, struct mv_port_priv *pp)
644 {
645         if (!(MV_PP_FLAG_EDMA_EN & pp->pp_flags)) {
646                 writelfl(EDMA_EN, base + EDMA_CMD_OFS);
647                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
648         }
649         WARN_ON(!(EDMA_EN & readl(base + EDMA_CMD_OFS)));
650 }
651
652 /**
653  *      mv_stop_dma - Disable eDMA engine
654  *      @ap: ATA channel to manipulate
655  *
656  *      Verify the local cache of the eDMA state is accurate with a
657  *      WARN_ON.
658  *
659  *      LOCKING:
660  *      Inherited from caller.
661  */
662 static void mv_stop_dma(struct ata_port *ap)
663 {
664         void __iomem *port_mmio = mv_ap_base(ap);
665         struct mv_port_priv *pp = ap->private_data;
666         u32 reg;
667         int i;
668
669         if (MV_PP_FLAG_EDMA_EN & pp->pp_flags) {
670                 /* Disable EDMA if active.   The disable bit auto clears.
671                  */
672                 writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
673                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
674         } else {
675                 WARN_ON(EDMA_EN & readl(port_mmio + EDMA_CMD_OFS));
676         }
677
678         /* now properly wait for the eDMA to stop */
679         for (i = 1000; i > 0; i--) {
680                 reg = readl(port_mmio + EDMA_CMD_OFS);
681                 if (!(EDMA_EN & reg)) {
682                         break;
683                 }
684                 udelay(100);
685         }
686
687         if (EDMA_EN & reg) {
688                 ata_port_printk(ap, KERN_ERR, "Unable to stop eDMA\n");
689                 /* FIXME: Consider doing a reset here to recover */
690         }
691 }
692
693 #ifdef ATA_DEBUG
694 static void mv_dump_mem(void __iomem *start, unsigned bytes)
695 {
696         int b, w;
697         for (b = 0; b < bytes; ) {
698                 DPRINTK("%p: ", start + b);
699                 for (w = 0; b < bytes && w < 4; w++) {
700                         printk("%08x ",readl(start + b));
701                         b += sizeof(u32);
702                 }
703                 printk("\n");
704         }
705 }
706 #endif
707
708 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
709 {
710 #ifdef ATA_DEBUG
711         int b, w;
712         u32 dw;
713         for (b = 0; b < bytes; ) {
714                 DPRINTK("%02x: ", b);
715                 for (w = 0; b < bytes && w < 4; w++) {
716                         (void) pci_read_config_dword(pdev,b,&dw);
717                         printk("%08x ",dw);
718                         b += sizeof(u32);
719                 }
720                 printk("\n");
721         }
722 #endif
723 }
724 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
725                              struct pci_dev *pdev)
726 {
727 #ifdef ATA_DEBUG
728         void __iomem *hc_base = mv_hc_base(mmio_base,
729                                            port >> MV_PORT_HC_SHIFT);
730         void __iomem *port_base;
731         int start_port, num_ports, p, start_hc, num_hcs, hc;
732
733         if (0 > port) {
734                 start_hc = start_port = 0;
735                 num_ports = 8;          /* shld be benign for 4 port devs */
736                 num_hcs = 2;
737         } else {
738                 start_hc = port >> MV_PORT_HC_SHIFT;
739                 start_port = port;
740                 num_ports = num_hcs = 1;
741         }
742         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
743                 num_ports > 1 ? num_ports - 1 : start_port);
744
745         if (NULL != pdev) {
746                 DPRINTK("PCI config space regs:\n");
747                 mv_dump_pci_cfg(pdev, 0x68);
748         }
749         DPRINTK("PCI regs:\n");
750         mv_dump_mem(mmio_base+0xc00, 0x3c);
751         mv_dump_mem(mmio_base+0xd00, 0x34);
752         mv_dump_mem(mmio_base+0xf00, 0x4);
753         mv_dump_mem(mmio_base+0x1d00, 0x6c);
754         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
755                 hc_base = mv_hc_base(mmio_base, hc);
756                 DPRINTK("HC regs (HC %i):\n", hc);
757                 mv_dump_mem(hc_base, 0x1c);
758         }
759         for (p = start_port; p < start_port + num_ports; p++) {
760                 port_base = mv_port_base(mmio_base, p);
761                 DPRINTK("EDMA regs (port %i):\n",p);
762                 mv_dump_mem(port_base, 0x54);
763                 DPRINTK("SATA regs (port %i):\n",p);
764                 mv_dump_mem(port_base+0x300, 0x60);
765         }
766 #endif
767 }
768
769 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
770 {
771         unsigned int ofs;
772
773         switch (sc_reg_in) {
774         case SCR_STATUS:
775         case SCR_CONTROL:
776         case SCR_ERROR:
777                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
778                 break;
779         case SCR_ACTIVE:
780                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
781                 break;
782         default:
783                 ofs = 0xffffffffU;
784                 break;
785         }
786         return ofs;
787 }
788
789 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in)
790 {
791         unsigned int ofs = mv_scr_offset(sc_reg_in);
792
793         if (0xffffffffU != ofs) {
794                 return readl(mv_ap_base(ap) + ofs);
795         } else {
796                 return (u32) ofs;
797         }
798 }
799
800 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
801 {
802         unsigned int ofs = mv_scr_offset(sc_reg_in);
803
804         if (0xffffffffU != ofs) {
805                 writelfl(val, mv_ap_base(ap) + ofs);
806         }
807 }
808
809 /**
810  *      mv_host_stop - Host specific cleanup/stop routine.
811  *      @host_set: host data structure
812  *
813  *      Disable ints, cleanup host memory, call general purpose
814  *      host_stop.
815  *
816  *      LOCKING:
817  *      Inherited from caller.
818  */
819 static void mv_host_stop(struct ata_host_set *host_set)
820 {
821         struct mv_host_priv *hpriv = host_set->private_data;
822         struct pci_dev *pdev = to_pci_dev(host_set->dev);
823
824         if (hpriv->hp_flags & MV_HP_FLAG_MSI) {
825                 pci_disable_msi(pdev);
826         } else {
827                 pci_intx(pdev, 0);
828         }
829         kfree(hpriv);
830         ata_host_stop(host_set);
831 }
832
833 static inline void mv_priv_free(struct mv_port_priv *pp, struct device *dev)
834 {
835         dma_free_coherent(dev, MV_PORT_PRIV_DMA_SZ, pp->crpb, pp->crpb_dma);
836 }
837
838 static void mv_edma_cfg(struct mv_host_priv *hpriv, void __iomem *port_mmio)
839 {
840         u32 cfg = readl(port_mmio + EDMA_CFG_OFS);
841
842         /* set up non-NCQ EDMA configuration */
843         cfg &= ~0x1f;           /* clear queue depth */
844         cfg &= ~EDMA_CFG_NCQ;   /* clear NCQ mode */
845         cfg &= ~(1 << 9);       /* disable equeue */
846
847         if (IS_GEN_I(hpriv))
848                 cfg |= (1 << 8);        /* enab config burst size mask */
849
850         else if (IS_GEN_II(hpriv))
851                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
852
853         else if (IS_GEN_IIE(hpriv)) {
854                 cfg |= (1 << 23);       /* dis RX PM port mask */
855                 cfg &= ~(1 << 16);      /* dis FIS-based switching (for now) */
856                 cfg &= ~(1 << 19);      /* dis 128-entry queue (for now?) */
857                 cfg |= (1 << 18);       /* enab early completion */
858                 cfg |= (1 << 17);       /* enab host q cache */
859                 cfg |= (1 << 22);       /* enab cutthrough */
860         }
861
862         writelfl(cfg, port_mmio + EDMA_CFG_OFS);
863 }
864
865 /**
866  *      mv_port_start - Port specific init/start routine.
867  *      @ap: ATA channel to manipulate
868  *
869  *      Allocate and point to DMA memory, init port private memory,
870  *      zero indices.
871  *
872  *      LOCKING:
873  *      Inherited from caller.
874  */
875 static int mv_port_start(struct ata_port *ap)
876 {
877         struct device *dev = ap->host_set->dev;
878         struct mv_host_priv *hpriv = ap->host_set->private_data;
879         struct mv_port_priv *pp;
880         void __iomem *port_mmio = mv_ap_base(ap);
881         void *mem;
882         dma_addr_t mem_dma;
883         int rc = -ENOMEM;
884
885         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
886         if (!pp)
887                 goto err_out;
888         memset(pp, 0, sizeof(*pp));
889
890         mem = dma_alloc_coherent(dev, MV_PORT_PRIV_DMA_SZ, &mem_dma,
891                                  GFP_KERNEL);
892         if (!mem)
893                 goto err_out_pp;
894         memset(mem, 0, MV_PORT_PRIV_DMA_SZ);
895
896         rc = ata_pad_alloc(ap, dev);
897         if (rc)
898                 goto err_out_priv;
899
900         /* First item in chunk of DMA memory:
901          * 32-slot command request table (CRQB), 32 bytes each in size
902          */
903         pp->crqb = mem;
904         pp->crqb_dma = mem_dma;
905         mem += MV_CRQB_Q_SZ;
906         mem_dma += MV_CRQB_Q_SZ;
907
908         /* Second item:
909          * 32-slot command response table (CRPB), 8 bytes each in size
910          */
911         pp->crpb = mem;
912         pp->crpb_dma = mem_dma;
913         mem += MV_CRPB_Q_SZ;
914         mem_dma += MV_CRPB_Q_SZ;
915
916         /* Third item:
917          * Table of scatter-gather descriptors (ePRD), 16 bytes each
918          */
919         pp->sg_tbl = mem;
920         pp->sg_tbl_dma = mem_dma;
921
922         mv_edma_cfg(hpriv, port_mmio);
923
924         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
925         writelfl(pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK,
926                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
927
928         if (hpriv->hp_flags & MV_HP_ERRATA_XX42A0)
929                 writelfl(pp->crqb_dma & 0xffffffff,
930                          port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
931         else
932                 writelfl(0, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
933
934         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
935
936         if (hpriv->hp_flags & MV_HP_ERRATA_XX42A0)
937                 writelfl(pp->crpb_dma & 0xffffffff,
938                          port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
939         else
940                 writelfl(0, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
941
942         writelfl(pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK,
943                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
944
945         /* Don't turn on EDMA here...do it before DMA commands only.  Else
946          * we'll be unable to send non-data, PIO, etc due to restricted access
947          * to shadow regs.
948          */
949         ap->private_data = pp;
950         return 0;
951
952 err_out_priv:
953         mv_priv_free(pp, dev);
954 err_out_pp:
955         kfree(pp);
956 err_out:
957         return rc;
958 }
959
960 /**
961  *      mv_port_stop - Port specific cleanup/stop routine.
962  *      @ap: ATA channel to manipulate
963  *
964  *      Stop DMA, cleanup port memory.
965  *
966  *      LOCKING:
967  *      This routine uses the host_set lock to protect the DMA stop.
968  */
969 static void mv_port_stop(struct ata_port *ap)
970 {
971         struct device *dev = ap->host_set->dev;
972         struct mv_port_priv *pp = ap->private_data;
973         unsigned long flags;
974
975         spin_lock_irqsave(&ap->host_set->lock, flags);
976         mv_stop_dma(ap);
977         spin_unlock_irqrestore(&ap->host_set->lock, flags);
978
979         ap->private_data = NULL;
980         ata_pad_free(ap, dev);
981         mv_priv_free(pp, dev);
982         kfree(pp);
983 }
984
985 /**
986  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
987  *      @qc: queued command whose SG list to source from
988  *
989  *      Populate the SG list and mark the last entry.
990  *
991  *      LOCKING:
992  *      Inherited from caller.
993  */
994 static void mv_fill_sg(struct ata_queued_cmd *qc)
995 {
996         struct mv_port_priv *pp = qc->ap->private_data;
997         unsigned int i = 0;
998         struct scatterlist *sg;
999
1000         ata_for_each_sg(sg, qc) {
1001                 dma_addr_t addr;
1002                 u32 sg_len, len, offset;
1003
1004                 addr = sg_dma_address(sg);
1005                 sg_len = sg_dma_len(sg);
1006
1007                 while (sg_len) {
1008                         offset = addr & MV_DMA_BOUNDARY;
1009                         len = sg_len;
1010                         if ((offset + sg_len) > 0x10000)
1011                                 len = 0x10000 - offset;
1012
1013                         pp->sg_tbl[i].addr = cpu_to_le32(addr & 0xffffffff);
1014                         pp->sg_tbl[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
1015                         pp->sg_tbl[i].flags_size = cpu_to_le32(len & 0xffff);
1016
1017                         sg_len -= len;
1018                         addr += len;
1019
1020                         if (!sg_len && ata_sg_is_last(sg, qc))
1021                                 pp->sg_tbl[i].flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1022
1023                         i++;
1024                 }
1025         }
1026 }
1027
1028 static inline unsigned mv_inc_q_index(unsigned index)
1029 {
1030         return (index + 1) & MV_MAX_Q_DEPTH_MASK;
1031 }
1032
1033 static inline void mv_crqb_pack_cmd(u16 *cmdw, u8 data, u8 addr, unsigned last)
1034 {
1035         u16 tmp = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1036                 (last ? CRQB_CMD_LAST : 0);
1037         *cmdw = cpu_to_le16(tmp);
1038 }
1039
1040 /**
1041  *      mv_qc_prep - Host specific command preparation.
1042  *      @qc: queued command to prepare
1043  *
1044  *      This routine simply redirects to the general purpose routine
1045  *      if command is not DMA.  Else, it handles prep of the CRQB
1046  *      (command request block), does some sanity checking, and calls
1047  *      the SG load routine.
1048  *
1049  *      LOCKING:
1050  *      Inherited from caller.
1051  */
1052 static void mv_qc_prep(struct ata_queued_cmd *qc)
1053 {
1054         struct ata_port *ap = qc->ap;
1055         struct mv_port_priv *pp = ap->private_data;
1056         u16 *cw;
1057         struct ata_taskfile *tf;
1058         u16 flags = 0;
1059         unsigned in_index;
1060
1061         if (ATA_PROT_DMA != qc->tf.protocol)
1062                 return;
1063
1064         /* Fill in command request block
1065          */
1066         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1067                 flags |= CRQB_FLAG_READ;
1068         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1069         flags |= qc->tag << CRQB_TAG_SHIFT;
1070
1071         /* get current queue index from hardware */
1072         in_index = (readl(mv_ap_base(ap) + EDMA_REQ_Q_IN_PTR_OFS)
1073                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1074
1075         pp->crqb[in_index].sg_addr =
1076                 cpu_to_le32(pp->sg_tbl_dma & 0xffffffff);
1077         pp->crqb[in_index].sg_addr_hi =
1078                 cpu_to_le32((pp->sg_tbl_dma >> 16) >> 16);
1079         pp->crqb[in_index].ctrl_flags = cpu_to_le16(flags);
1080
1081         cw = &pp->crqb[in_index].ata_cmd[0];
1082         tf = &qc->tf;
1083
1084         /* Sadly, the CRQB cannot accomodate all registers--there are
1085          * only 11 bytes...so we must pick and choose required
1086          * registers based on the command.  So, we drop feature and
1087          * hob_feature for [RW] DMA commands, but they are needed for
1088          * NCQ.  NCQ will drop hob_nsect.
1089          */
1090         switch (tf->command) {
1091         case ATA_CMD_READ:
1092         case ATA_CMD_READ_EXT:
1093         case ATA_CMD_WRITE:
1094         case ATA_CMD_WRITE_EXT:
1095         case ATA_CMD_WRITE_FUA_EXT:
1096                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1097                 break;
1098 #ifdef LIBATA_NCQ               /* FIXME: remove this line when NCQ added */
1099         case ATA_CMD_FPDMA_READ:
1100         case ATA_CMD_FPDMA_WRITE:
1101                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1102                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1103                 break;
1104 #endif                          /* FIXME: remove this line when NCQ added */
1105         default:
1106                 /* The only other commands EDMA supports in non-queued and
1107                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1108                  * of which are defined/used by Linux.  If we get here, this
1109                  * driver needs work.
1110                  *
1111                  * FIXME: modify libata to give qc_prep a return value and
1112                  * return error here.
1113                  */
1114                 BUG_ON(tf->command);
1115                 break;
1116         }
1117         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1118         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1119         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1120         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1121         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1122         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1123         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1124         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1125         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1126
1127         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1128                 return;
1129         mv_fill_sg(qc);
1130 }
1131
1132 /**
1133  *      mv_qc_prep_iie - Host specific command preparation.
1134  *      @qc: queued command to prepare
1135  *
1136  *      This routine simply redirects to the general purpose routine
1137  *      if command is not DMA.  Else, it handles prep of the CRQB
1138  *      (command request block), does some sanity checking, and calls
1139  *      the SG load routine.
1140  *
1141  *      LOCKING:
1142  *      Inherited from caller.
1143  */
1144 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1145 {
1146         struct ata_port *ap = qc->ap;
1147         struct mv_port_priv *pp = ap->private_data;
1148         struct mv_crqb_iie *crqb;
1149         struct ata_taskfile *tf;
1150         unsigned in_index;
1151         u32 flags = 0;
1152
1153         if (ATA_PROT_DMA != qc->tf.protocol)
1154                 return;
1155
1156         /* Fill in Gen IIE command request block
1157          */
1158         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1159                 flags |= CRQB_FLAG_READ;
1160
1161         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1162         flags |= qc->tag << CRQB_TAG_SHIFT;
1163
1164         /* get current queue index from hardware */
1165         in_index = (readl(mv_ap_base(ap) + EDMA_REQ_Q_IN_PTR_OFS)
1166                         >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1167
1168         crqb = (struct mv_crqb_iie *) &pp->crqb[in_index];
1169         crqb->addr = cpu_to_le32(pp->sg_tbl_dma & 0xffffffff);
1170         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma >> 16) >> 16);
1171         crqb->flags = cpu_to_le32(flags);
1172
1173         tf = &qc->tf;
1174         crqb->ata_cmd[0] = cpu_to_le32(
1175                         (tf->command << 16) |
1176                         (tf->feature << 24)
1177                 );
1178         crqb->ata_cmd[1] = cpu_to_le32(
1179                         (tf->lbal << 0) |
1180                         (tf->lbam << 8) |
1181                         (tf->lbah << 16) |
1182                         (tf->device << 24)
1183                 );
1184         crqb->ata_cmd[2] = cpu_to_le32(
1185                         (tf->hob_lbal << 0) |
1186                         (tf->hob_lbam << 8) |
1187                         (tf->hob_lbah << 16) |
1188                         (tf->hob_feature << 24)
1189                 );
1190         crqb->ata_cmd[3] = cpu_to_le32(
1191                         (tf->nsect << 0) |
1192                         (tf->hob_nsect << 8)
1193                 );
1194
1195         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1196                 return;
1197         mv_fill_sg(qc);
1198 }
1199
1200 /**
1201  *      mv_qc_issue - Initiate a command to the host
1202  *      @qc: queued command to start
1203  *
1204  *      This routine simply redirects to the general purpose routine
1205  *      if command is not DMA.  Else, it sanity checks our local
1206  *      caches of the request producer/consumer indices then enables
1207  *      DMA and bumps the request producer index.
1208  *
1209  *      LOCKING:
1210  *      Inherited from caller.
1211  */
1212 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
1213 {
1214         void __iomem *port_mmio = mv_ap_base(qc->ap);
1215         struct mv_port_priv *pp = qc->ap->private_data;
1216         unsigned in_index;
1217         u32 in_ptr;
1218
1219         if (ATA_PROT_DMA != qc->tf.protocol) {
1220                 /* We're about to send a non-EDMA capable command to the
1221                  * port.  Turn off EDMA so there won't be problems accessing
1222                  * shadow block, etc registers.
1223                  */
1224                 mv_stop_dma(qc->ap);
1225                 return ata_qc_issue_prot(qc);
1226         }
1227
1228         in_ptr   = readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1229         in_index = (in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1230
1231         /* until we do queuing, the queue should be empty at this point */
1232         WARN_ON(in_index != ((readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS)
1233                 >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK));
1234
1235         in_index = mv_inc_q_index(in_index);    /* now incr producer index */
1236
1237         mv_start_dma(port_mmio, pp);
1238
1239         /* and write the request in pointer to kick the EDMA to life */
1240         in_ptr &= EDMA_REQ_Q_BASE_LO_MASK;
1241         in_ptr |= in_index << EDMA_REQ_Q_PTR_SHIFT;
1242         writelfl(in_ptr, port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1243
1244         return 0;
1245 }
1246
1247 /**
1248  *      mv_get_crpb_status - get status from most recently completed cmd
1249  *      @ap: ATA channel to manipulate
1250  *
1251  *      This routine is for use when the port is in DMA mode, when it
1252  *      will be using the CRPB (command response block) method of
1253  *      returning command completion information.  We check indices
1254  *      are good, grab status, and bump the response consumer index to
1255  *      prove that we're up to date.
1256  *
1257  *      LOCKING:
1258  *      Inherited from caller.
1259  */
1260 static u8 mv_get_crpb_status(struct ata_port *ap)
1261 {
1262         void __iomem *port_mmio = mv_ap_base(ap);
1263         struct mv_port_priv *pp = ap->private_data;
1264         unsigned out_index;
1265         u32 out_ptr;
1266         u8 ata_status;
1267
1268         out_ptr   = readl(port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1269         out_index = (out_ptr >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK;
1270
1271         ata_status = le16_to_cpu(pp->crpb[out_index].flags)
1272                                         >> CRPB_FLAG_STATUS_SHIFT;
1273
1274         /* increment our consumer index... */
1275         out_index = mv_inc_q_index(out_index);
1276
1277         /* and, until we do NCQ, there should only be 1 CRPB waiting */
1278         WARN_ON(out_index != ((readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS)
1279                 >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK));
1280
1281         /* write out our inc'd consumer index so EDMA knows we're caught up */
1282         out_ptr &= EDMA_RSP_Q_BASE_LO_MASK;
1283         out_ptr |= out_index << EDMA_RSP_Q_PTR_SHIFT;
1284         writelfl(out_ptr, port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1285
1286         /* Return ATA status register for completed CRPB */
1287         return ata_status;
1288 }
1289
1290 /**
1291  *      mv_err_intr - Handle error interrupts on the port
1292  *      @ap: ATA channel to manipulate
1293  *      @reset_allowed: bool: 0 == don't trigger from reset here
1294  *
1295  *      In most cases, just clear the interrupt and move on.  However,
1296  *      some cases require an eDMA reset, which is done right before
1297  *      the COMRESET in mv_phy_reset().  The SERR case requires a
1298  *      clear of pending errors in the SATA SERROR register.  Finally,
1299  *      if the port disabled DMA, update our cached copy to match.
1300  *
1301  *      LOCKING:
1302  *      Inherited from caller.
1303  */
1304 static void mv_err_intr(struct ata_port *ap, int reset_allowed)
1305 {
1306         void __iomem *port_mmio = mv_ap_base(ap);
1307         u32 edma_err_cause, serr = 0;
1308
1309         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1310
1311         if (EDMA_ERR_SERR & edma_err_cause) {
1312                 sata_scr_read(ap, SCR_ERROR, &serr);
1313                 sata_scr_write_flush(ap, SCR_ERROR, serr);
1314         }
1315         if (EDMA_ERR_SELF_DIS & edma_err_cause) {
1316                 struct mv_port_priv *pp = ap->private_data;
1317                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1318         }
1319         DPRINTK(KERN_ERR "ata%u: port error; EDMA err cause: 0x%08x "
1320                 "SERR: 0x%08x\n", ap->id, edma_err_cause, serr);
1321
1322         /* Clear EDMA now that SERR cleanup done */
1323         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1324
1325         /* check for fatal here and recover if needed */
1326         if (reset_allowed && (EDMA_ERR_FATAL & edma_err_cause))
1327                 mv_stop_and_reset(ap);
1328 }
1329
1330 /**
1331  *      mv_host_intr - Handle all interrupts on the given host controller
1332  *      @host_set: host specific structure
1333  *      @relevant: port error bits relevant to this host controller
1334  *      @hc: which host controller we're to look at
1335  *
1336  *      Read then write clear the HC interrupt status then walk each
1337  *      port connected to the HC and see if it needs servicing.  Port
1338  *      success ints are reported in the HC interrupt status reg, the
1339  *      port error ints are reported in the higher level main
1340  *      interrupt status register and thus are passed in via the
1341  *      'relevant' argument.
1342  *
1343  *      LOCKING:
1344  *      Inherited from caller.
1345  */
1346 static void mv_host_intr(struct ata_host_set *host_set, u32 relevant,
1347                          unsigned int hc)
1348 {
1349         void __iomem *mmio = host_set->mmio_base;
1350         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1351         struct ata_queued_cmd *qc;
1352         u32 hc_irq_cause;
1353         int shift, port, port0, hard_port, handled;
1354         unsigned int err_mask;
1355
1356         if (hc == 0) {
1357                 port0 = 0;
1358         } else {
1359                 port0 = MV_PORTS_PER_HC;
1360         }
1361
1362         /* we'll need the HC success int register in most cases */
1363         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
1364         if (hc_irq_cause) {
1365                 writelfl(~hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
1366         }
1367
1368         VPRINTK("ENTER, hc%u relevant=0x%08x HC IRQ cause=0x%08x\n",
1369                 hc,relevant,hc_irq_cause);
1370
1371         for (port = port0; port < port0 + MV_PORTS_PER_HC; port++) {
1372                 u8 ata_status = 0;
1373                 struct ata_port *ap = host_set->ports[port];
1374                 struct mv_port_priv *pp = ap->private_data;
1375
1376                 hard_port = mv_hardport_from_port(port); /* range 0..3 */
1377                 handled = 0;    /* ensure ata_status is set if handled++ */
1378
1379                 /* Note that DEV_IRQ might happen spuriously during EDMA,
1380                  * and should be ignored in such cases.
1381                  * The cause of this is still under investigation.
1382                  */
1383                 if (pp->pp_flags & MV_PP_FLAG_EDMA_EN) {
1384                         /* EDMA: check for response queue interrupt */
1385                         if ((CRPB_DMA_DONE << hard_port) & hc_irq_cause) {
1386                                 ata_status = mv_get_crpb_status(ap);
1387                                 handled = 1;
1388                         }
1389                 } else {
1390                         /* PIO: check for device (drive) interrupt */
1391                         if ((DEV_IRQ << hard_port) & hc_irq_cause) {
1392                                 ata_status = readb((void __iomem *)
1393                                            ap->ioaddr.status_addr);
1394                                 handled = 1;
1395                                 /* ignore spurious intr if drive still BUSY */
1396                                 if (ata_status & ATA_BUSY) {
1397                                         ata_status = 0;
1398                                         handled = 0;
1399                                 }
1400                         }
1401                 }
1402
1403                 if (ap && (ap->flags & ATA_FLAG_DISABLED))
1404                         continue;
1405
1406                 err_mask = ac_err_mask(ata_status);
1407
1408                 shift = port << 1;              /* (port * 2) */
1409                 if (port >= MV_PORTS_PER_HC) {
1410                         shift++;        /* skip bit 8 in the HC Main IRQ reg */
1411                 }
1412                 if ((PORT0_ERR << shift) & relevant) {
1413                         mv_err_intr(ap, 1);
1414                         err_mask |= AC_ERR_OTHER;
1415                         handled = 1;
1416                 }
1417
1418                 if (handled) {
1419                         qc = ata_qc_from_tag(ap, ap->active_tag);
1420                         if (qc && (qc->flags & ATA_QCFLAG_ACTIVE)) {
1421                                 VPRINTK("port %u IRQ found for qc, "
1422                                         "ata_status 0x%x\n", port,ata_status);
1423                                 /* mark qc status appropriately */
1424                                 if (!(qc->tf.flags & ATA_TFLAG_POLLING)) {
1425                                         qc->err_mask |= err_mask;
1426                                         ata_qc_complete(qc);
1427                                 }
1428                         }
1429                 }
1430         }
1431         VPRINTK("EXIT\n");
1432 }
1433
1434 /**
1435  *      mv_interrupt -
1436  *      @irq: unused
1437  *      @dev_instance: private data; in this case the host structure
1438  *      @regs: unused
1439  *
1440  *      Read the read only register to determine if any host
1441  *      controllers have pending interrupts.  If so, call lower level
1442  *      routine to handle.  Also check for PCI errors which are only
1443  *      reported here.
1444  *
1445  *      LOCKING:
1446  *      This routine holds the host_set lock while processing pending
1447  *      interrupts.
1448  */
1449 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
1450                                 struct pt_regs *regs)
1451 {
1452         struct ata_host_set *host_set = dev_instance;
1453         unsigned int hc, handled = 0, n_hcs;
1454         void __iomem *mmio = host_set->mmio_base;
1455         struct mv_host_priv *hpriv;
1456         u32 irq_stat;
1457
1458         irq_stat = readl(mmio + HC_MAIN_IRQ_CAUSE_OFS);
1459
1460         /* check the cases where we either have nothing pending or have read
1461          * a bogus register value which can indicate HW removal or PCI fault
1462          */
1463         if (!irq_stat || (0xffffffffU == irq_stat)) {
1464                 return IRQ_NONE;
1465         }
1466
1467         n_hcs = mv_get_hc_count(host_set->ports[0]->flags);
1468         spin_lock(&host_set->lock);
1469
1470         for (hc = 0; hc < n_hcs; hc++) {
1471                 u32 relevant = irq_stat & (HC0_IRQ_PEND << (hc * HC_SHIFT));
1472                 if (relevant) {
1473                         mv_host_intr(host_set, relevant, hc);
1474                         handled++;
1475                 }
1476         }
1477
1478         hpriv = host_set->private_data;
1479         if (IS_60XX(hpriv)) {
1480                 /* deal with the interrupt coalescing bits */
1481                 if (irq_stat & (TRAN_LO_DONE | TRAN_HI_DONE | PORTS_0_7_COAL_DONE)) {
1482                         writelfl(0, mmio + MV_IRQ_COAL_CAUSE_LO);
1483                         writelfl(0, mmio + MV_IRQ_COAL_CAUSE_HI);
1484                         writelfl(0, mmio + MV_IRQ_COAL_CAUSE);
1485                 }
1486         }
1487
1488         if (PCI_ERR & irq_stat) {
1489                 printk(KERN_ERR DRV_NAME ": PCI ERROR; PCI IRQ cause=0x%08x\n",
1490                        readl(mmio + PCI_IRQ_CAUSE_OFS));
1491
1492                 DPRINTK("All regs @ PCI error\n");
1493                 mv_dump_all_regs(mmio, -1, to_pci_dev(host_set->dev));
1494
1495                 writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
1496                 handled++;
1497         }
1498         spin_unlock(&host_set->lock);
1499
1500         return IRQ_RETVAL(handled);
1501 }
1502
1503 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
1504 {
1505         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
1506         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
1507
1508         return hc_mmio + ofs;
1509 }
1510
1511 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
1512 {
1513         unsigned int ofs;
1514
1515         switch (sc_reg_in) {
1516         case SCR_STATUS:
1517         case SCR_ERROR:
1518         case SCR_CONTROL:
1519                 ofs = sc_reg_in * sizeof(u32);
1520                 break;
1521         default:
1522                 ofs = 0xffffffffU;
1523                 break;
1524         }
1525         return ofs;
1526 }
1527
1528 static u32 mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in)
1529 {
1530         void __iomem *mmio = mv5_phy_base(ap->host_set->mmio_base, ap->port_no);
1531         unsigned int ofs = mv5_scr_offset(sc_reg_in);
1532
1533         if (ofs != 0xffffffffU)
1534                 return readl(mmio + ofs);
1535         else
1536                 return (u32) ofs;
1537 }
1538
1539 static void mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
1540 {
1541         void __iomem *mmio = mv5_phy_base(ap->host_set->mmio_base, ap->port_no);
1542         unsigned int ofs = mv5_scr_offset(sc_reg_in);
1543
1544         if (ofs != 0xffffffffU)
1545                 writelfl(val, mmio + ofs);
1546 }
1547
1548 static void mv5_reset_bus(struct pci_dev *pdev, void __iomem *mmio)
1549 {
1550         u8 rev_id;
1551         int early_5080;
1552
1553         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
1554
1555         early_5080 = (pdev->device == 0x5080) && (rev_id == 0);
1556
1557         if (!early_5080) {
1558                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1559                 tmp |= (1 << 0);
1560                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1561         }
1562
1563         mv_reset_pci_bus(pdev, mmio);
1564 }
1565
1566 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
1567 {
1568         writel(0x0fcfffff, mmio + MV_FLASH_CTL);
1569 }
1570
1571 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
1572                            void __iomem *mmio)
1573 {
1574         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
1575         u32 tmp;
1576
1577         tmp = readl(phy_mmio + MV5_PHY_MODE);
1578
1579         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
1580         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
1581 }
1582
1583 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1584 {
1585         u32 tmp;
1586
1587         writel(0, mmio + MV_GPIO_PORT_CTL);
1588
1589         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
1590
1591         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1592         tmp |= ~(1 << 0);
1593         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1594 }
1595
1596 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
1597                            unsigned int port)
1598 {
1599         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
1600         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
1601         u32 tmp;
1602         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
1603
1604         if (fix_apm_sq) {
1605                 tmp = readl(phy_mmio + MV5_LT_MODE);
1606                 tmp |= (1 << 19);
1607                 writel(tmp, phy_mmio + MV5_LT_MODE);
1608
1609                 tmp = readl(phy_mmio + MV5_PHY_CTL);
1610                 tmp &= ~0x3;
1611                 tmp |= 0x1;
1612                 writel(tmp, phy_mmio + MV5_PHY_CTL);
1613         }
1614
1615         tmp = readl(phy_mmio + MV5_PHY_MODE);
1616         tmp &= ~mask;
1617         tmp |= hpriv->signal[port].pre;
1618         tmp |= hpriv->signal[port].amps;
1619         writel(tmp, phy_mmio + MV5_PHY_MODE);
1620 }
1621
1622
1623 #undef ZERO
1624 #define ZERO(reg) writel(0, port_mmio + (reg))
1625 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
1626                              unsigned int port)
1627 {
1628         void __iomem *port_mmio = mv_port_base(mmio, port);
1629
1630         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
1631
1632         mv_channel_reset(hpriv, mmio, port);
1633
1634         ZERO(0x028);    /* command */
1635         writel(0x11f, port_mmio + EDMA_CFG_OFS);
1636         ZERO(0x004);    /* timer */
1637         ZERO(0x008);    /* irq err cause */
1638         ZERO(0x00c);    /* irq err mask */
1639         ZERO(0x010);    /* rq bah */
1640         ZERO(0x014);    /* rq inp */
1641         ZERO(0x018);    /* rq outp */
1642         ZERO(0x01c);    /* respq bah */
1643         ZERO(0x024);    /* respq outp */
1644         ZERO(0x020);    /* respq inp */
1645         ZERO(0x02c);    /* test control */
1646         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT);
1647 }
1648 #undef ZERO
1649
1650 #define ZERO(reg) writel(0, hc_mmio + (reg))
1651 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1652                         unsigned int hc)
1653 {
1654         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1655         u32 tmp;
1656
1657         ZERO(0x00c);
1658         ZERO(0x010);
1659         ZERO(0x014);
1660         ZERO(0x018);
1661
1662         tmp = readl(hc_mmio + 0x20);
1663         tmp &= 0x1c1c1c1c;
1664         tmp |= 0x03030303;
1665         writel(tmp, hc_mmio + 0x20);
1666 }
1667 #undef ZERO
1668
1669 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1670                         unsigned int n_hc)
1671 {
1672         unsigned int hc, port;
1673
1674         for (hc = 0; hc < n_hc; hc++) {
1675                 for (port = 0; port < MV_PORTS_PER_HC; port++)
1676                         mv5_reset_hc_port(hpriv, mmio,
1677                                           (hc * MV_PORTS_PER_HC) + port);
1678
1679                 mv5_reset_one_hc(hpriv, mmio, hc);
1680         }
1681
1682         return 0;
1683 }
1684
1685 #undef ZERO
1686 #define ZERO(reg) writel(0, mmio + (reg))
1687 static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio)
1688 {
1689         u32 tmp;
1690
1691         tmp = readl(mmio + MV_PCI_MODE);
1692         tmp &= 0xff00ffff;
1693         writel(tmp, mmio + MV_PCI_MODE);
1694
1695         ZERO(MV_PCI_DISC_TIMER);
1696         ZERO(MV_PCI_MSI_TRIGGER);
1697         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT);
1698         ZERO(HC_MAIN_IRQ_MASK_OFS);
1699         ZERO(MV_PCI_SERR_MASK);
1700         ZERO(PCI_IRQ_CAUSE_OFS);
1701         ZERO(PCI_IRQ_MASK_OFS);
1702         ZERO(MV_PCI_ERR_LOW_ADDRESS);
1703         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
1704         ZERO(MV_PCI_ERR_ATTRIBUTE);
1705         ZERO(MV_PCI_ERR_COMMAND);
1706 }
1707 #undef ZERO
1708
1709 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
1710 {
1711         u32 tmp;
1712
1713         mv5_reset_flash(hpriv, mmio);
1714
1715         tmp = readl(mmio + MV_GPIO_PORT_CTL);
1716         tmp &= 0x3;
1717         tmp |= (1 << 5) | (1 << 6);
1718         writel(tmp, mmio + MV_GPIO_PORT_CTL);
1719 }
1720
1721 /**
1722  *      mv6_reset_hc - Perform the 6xxx global soft reset
1723  *      @mmio: base address of the HBA
1724  *
1725  *      This routine only applies to 6xxx parts.
1726  *
1727  *      LOCKING:
1728  *      Inherited from caller.
1729  */
1730 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1731                         unsigned int n_hc)
1732 {
1733         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
1734         int i, rc = 0;
1735         u32 t;
1736
1737         /* Following procedure defined in PCI "main command and status
1738          * register" table.
1739          */
1740         t = readl(reg);
1741         writel(t | STOP_PCI_MASTER, reg);
1742
1743         for (i = 0; i < 1000; i++) {
1744                 udelay(1);
1745                 t = readl(reg);
1746                 if (PCI_MASTER_EMPTY & t) {
1747                         break;
1748                 }
1749         }
1750         if (!(PCI_MASTER_EMPTY & t)) {
1751                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
1752                 rc = 1;
1753                 goto done;
1754         }
1755
1756         /* set reset */
1757         i = 5;
1758         do {
1759                 writel(t | GLOB_SFT_RST, reg);
1760                 t = readl(reg);
1761                 udelay(1);
1762         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
1763
1764         if (!(GLOB_SFT_RST & t)) {
1765                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
1766                 rc = 1;
1767                 goto done;
1768         }
1769
1770         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
1771         i = 5;
1772         do {
1773                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
1774                 t = readl(reg);
1775                 udelay(1);
1776         } while ((GLOB_SFT_RST & t) && (i-- > 0));
1777
1778         if (GLOB_SFT_RST & t) {
1779                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
1780                 rc = 1;
1781         }
1782 done:
1783         return rc;
1784 }
1785
1786 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
1787                            void __iomem *mmio)
1788 {
1789         void __iomem *port_mmio;
1790         u32 tmp;
1791
1792         tmp = readl(mmio + MV_RESET_CFG);
1793         if ((tmp & (1 << 0)) == 0) {
1794                 hpriv->signal[idx].amps = 0x7 << 8;
1795                 hpriv->signal[idx].pre = 0x1 << 5;
1796                 return;
1797         }
1798
1799         port_mmio = mv_port_base(mmio, idx);
1800         tmp = readl(port_mmio + PHY_MODE2);
1801
1802         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
1803         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
1804 }
1805
1806 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1807 {
1808         writel(0x00000060, mmio + MV_GPIO_PORT_CTL);
1809 }
1810
1811 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
1812                            unsigned int port)
1813 {
1814         void __iomem *port_mmio = mv_port_base(mmio, port);
1815
1816         u32 hp_flags = hpriv->hp_flags;
1817         int fix_phy_mode2 =
1818                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
1819         int fix_phy_mode4 =
1820                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
1821         u32 m2, tmp;
1822
1823         if (fix_phy_mode2) {
1824                 m2 = readl(port_mmio + PHY_MODE2);
1825                 m2 &= ~(1 << 16);
1826                 m2 |= (1 << 31);
1827                 writel(m2, port_mmio + PHY_MODE2);
1828
1829                 udelay(200);
1830
1831                 m2 = readl(port_mmio + PHY_MODE2);
1832                 m2 &= ~((1 << 16) | (1 << 31));
1833                 writel(m2, port_mmio + PHY_MODE2);
1834
1835                 udelay(200);
1836         }
1837
1838         /* who knows what this magic does */
1839         tmp = readl(port_mmio + PHY_MODE3);
1840         tmp &= ~0x7F800000;
1841         tmp |= 0x2A800000;
1842         writel(tmp, port_mmio + PHY_MODE3);
1843
1844         if (fix_phy_mode4) {
1845                 u32 m4;
1846
1847                 m4 = readl(port_mmio + PHY_MODE4);
1848
1849                 if (hp_flags & MV_HP_ERRATA_60X1B2)
1850                         tmp = readl(port_mmio + 0x310);
1851
1852                 m4 = (m4 & ~(1 << 1)) | (1 << 0);
1853
1854                 writel(m4, port_mmio + PHY_MODE4);
1855
1856                 if (hp_flags & MV_HP_ERRATA_60X1B2)
1857                         writel(tmp, port_mmio + 0x310);
1858         }
1859
1860         /* Revert values of pre-emphasis and signal amps to the saved ones */
1861         m2 = readl(port_mmio + PHY_MODE2);
1862
1863         m2 &= ~MV_M2_PREAMP_MASK;
1864         m2 |= hpriv->signal[port].amps;
1865         m2 |= hpriv->signal[port].pre;
1866         m2 &= ~(1 << 16);
1867
1868         /* according to mvSata 3.6.1, some IIE values are fixed */
1869         if (IS_GEN_IIE(hpriv)) {
1870                 m2 &= ~0xC30FF01F;
1871                 m2 |= 0x0000900F;
1872         }
1873
1874         writel(m2, port_mmio + PHY_MODE2);
1875 }
1876
1877 static void mv_channel_reset(struct mv_host_priv *hpriv, void __iomem *mmio,
1878                              unsigned int port_no)
1879 {
1880         void __iomem *port_mmio = mv_port_base(mmio, port_no);
1881
1882         writelfl(ATA_RST, port_mmio + EDMA_CMD_OFS);
1883
1884         if (IS_60XX(hpriv)) {
1885                 u32 ifctl = readl(port_mmio + SATA_INTERFACE_CTL);
1886                 ifctl |= (1 << 7);              /* enable gen2i speed */
1887                 ifctl = (ifctl & 0xfff) | 0x9b1000; /* from chip spec */
1888                 writelfl(ifctl, port_mmio + SATA_INTERFACE_CTL);
1889         }
1890
1891         udelay(25);             /* allow reset propagation */
1892
1893         /* Spec never mentions clearing the bit.  Marvell's driver does
1894          * clear the bit, however.
1895          */
1896         writelfl(0, port_mmio + EDMA_CMD_OFS);
1897
1898         hpriv->ops->phy_errata(hpriv, mmio, port_no);
1899
1900         if (IS_50XX(hpriv))
1901                 mdelay(1);
1902 }
1903
1904 static void mv_stop_and_reset(struct ata_port *ap)
1905 {
1906         struct mv_host_priv *hpriv = ap->host_set->private_data;
1907         void __iomem *mmio = ap->host_set->mmio_base;
1908
1909         mv_stop_dma(ap);
1910
1911         mv_channel_reset(hpriv, mmio, ap->port_no);
1912
1913         __mv_phy_reset(ap, 0);
1914 }
1915
1916 static inline void __msleep(unsigned int msec, int can_sleep)
1917 {
1918         if (can_sleep)
1919                 msleep(msec);
1920         else
1921                 mdelay(msec);
1922 }
1923
1924 /**
1925  *      __mv_phy_reset - Perform eDMA reset followed by COMRESET
1926  *      @ap: ATA channel to manipulate
1927  *
1928  *      Part of this is taken from __sata_phy_reset and modified to
1929  *      not sleep since this routine gets called from interrupt level.
1930  *
1931  *      LOCKING:
1932  *      Inherited from caller.  This is coded to safe to call at
1933  *      interrupt level, i.e. it does not sleep.
1934  */
1935 static void __mv_phy_reset(struct ata_port *ap, int can_sleep)
1936 {
1937         struct mv_port_priv *pp = ap->private_data;
1938         struct mv_host_priv *hpriv = ap->host_set->private_data;
1939         void __iomem *port_mmio = mv_ap_base(ap);
1940         struct ata_taskfile tf;
1941         struct ata_device *dev = &ap->device[0];
1942         unsigned long timeout;
1943         int retry = 5;
1944         u32 sstatus;
1945
1946         VPRINTK("ENTER, port %u, mmio 0x%p\n", ap->port_no, port_mmio);
1947
1948         DPRINTK("S-regs after ATA_RST: SStat 0x%08x SErr 0x%08x "
1949                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1950                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1951
1952         /* Issue COMRESET via SControl */
1953 comreset_retry:
1954         sata_scr_write_flush(ap, SCR_CONTROL, 0x301);
1955         __msleep(1, can_sleep);
1956
1957         sata_scr_write_flush(ap, SCR_CONTROL, 0x300);
1958         __msleep(20, can_sleep);
1959
1960         timeout = jiffies + msecs_to_jiffies(200);
1961         do {
1962                 sata_scr_read(ap, SCR_STATUS, &sstatus);
1963                 sstatus &= 0x3;
1964                 if ((sstatus == 3) || (sstatus == 0))
1965                         break;
1966
1967                 __msleep(1, can_sleep);
1968         } while (time_before(jiffies, timeout));
1969
1970         /* work around errata */
1971         if (IS_60XX(hpriv) &&
1972             (sstatus != 0x0) && (sstatus != 0x113) && (sstatus != 0x123) &&
1973             (retry-- > 0))
1974                 goto comreset_retry;
1975
1976         DPRINTK("S-regs after PHY wake: SStat 0x%08x SErr 0x%08x "
1977                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1978                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1979
1980         if (ata_port_online(ap)) {
1981                 ata_port_probe(ap);
1982         } else {
1983                 sata_scr_read(ap, SCR_STATUS, &sstatus);
1984                 ata_port_printk(ap, KERN_INFO,
1985                                 "no device found (phy stat %08x)\n", sstatus);
1986                 ata_port_disable(ap);
1987                 return;
1988         }
1989         ap->cbl = ATA_CBL_SATA;
1990
1991         /* even after SStatus reflects that device is ready,
1992          * it seems to take a while for link to be fully
1993          * established (and thus Status no longer 0x80/0x7F),
1994          * so we poll a bit for that, here.
1995          */
1996         retry = 20;
1997         while (1) {
1998                 u8 drv_stat = ata_check_status(ap);
1999                 if ((drv_stat != 0x80) && (drv_stat != 0x7f))
2000                         break;
2001                 __msleep(500, can_sleep);
2002                 if (retry-- <= 0)
2003                         break;
2004         }
2005
2006         tf.lbah = readb((void __iomem *) ap->ioaddr.lbah_addr);
2007         tf.lbam = readb((void __iomem *) ap->ioaddr.lbam_addr);
2008         tf.lbal = readb((void __iomem *) ap->ioaddr.lbal_addr);
2009         tf.nsect = readb((void __iomem *) ap->ioaddr.nsect_addr);
2010
2011         dev->class = ata_dev_classify(&tf);
2012         if (!ata_dev_enabled(dev)) {
2013                 VPRINTK("Port disabled post-sig: No device present.\n");
2014                 ata_port_disable(ap);
2015         }
2016
2017         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2018
2019         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
2020
2021         VPRINTK("EXIT\n");
2022 }
2023
2024 static void mv_phy_reset(struct ata_port *ap)
2025 {
2026         __mv_phy_reset(ap, 1);
2027 }
2028
2029 /**
2030  *      mv_eng_timeout - Routine called by libata when SCSI times out I/O
2031  *      @ap: ATA channel to manipulate
2032  *
2033  *      Intent is to clear all pending error conditions, reset the
2034  *      chip/bus, fail the command, and move on.
2035  *
2036  *      LOCKING:
2037  *      This routine holds the host_set lock while failing the command.
2038  */
2039 static void mv_eng_timeout(struct ata_port *ap)
2040 {
2041         struct ata_queued_cmd *qc;
2042
2043         ata_port_printk(ap, KERN_ERR, "Entering mv_eng_timeout\n");
2044         DPRINTK("All regs @ start of eng_timeout\n");
2045         mv_dump_all_regs(ap->host_set->mmio_base, ap->port_no,
2046                          to_pci_dev(ap->host_set->dev));
2047
2048         qc = ata_qc_from_tag(ap, ap->active_tag);
2049         printk(KERN_ERR "mmio_base %p ap %p qc %p scsi_cmnd %p &cmnd %p\n",
2050                ap->host_set->mmio_base, ap, qc, qc->scsicmd,
2051                &qc->scsicmd->cmnd);
2052
2053         mv_err_intr(ap, 0);
2054         mv_stop_and_reset(ap);
2055
2056         WARN_ON(!(qc->flags & ATA_QCFLAG_ACTIVE));
2057         if (qc->flags & ATA_QCFLAG_ACTIVE) {
2058                 qc->err_mask |= AC_ERR_TIMEOUT;
2059                 ata_eh_qc_complete(qc);
2060         }
2061 }
2062
2063 /**
2064  *      mv_port_init - Perform some early initialization on a single port.
2065  *      @port: libata data structure storing shadow register addresses
2066  *      @port_mmio: base address of the port
2067  *
2068  *      Initialize shadow register mmio addresses, clear outstanding
2069  *      interrupts on the port, and unmask interrupts for the future
2070  *      start of the port.
2071  *
2072  *      LOCKING:
2073  *      Inherited from caller.
2074  */
2075 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
2076 {
2077         unsigned long shd_base = (unsigned long) port_mmio + SHD_BLK_OFS;
2078         unsigned serr_ofs;
2079
2080         /* PIO related setup
2081          */
2082         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
2083         port->error_addr =
2084                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
2085         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
2086         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
2087         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
2088         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
2089         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
2090         port->status_addr =
2091                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
2092         /* special case: control/altstatus doesn't have ATA_REG_ address */
2093         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
2094
2095         /* unused: */
2096         port->cmd_addr = port->bmdma_addr = port->scr_addr = 0;
2097
2098         /* Clear any currently outstanding port interrupt conditions */
2099         serr_ofs = mv_scr_offset(SCR_ERROR);
2100         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
2101         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2102
2103         /* unmask all EDMA error interrupts */
2104         writelfl(~0, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
2105
2106         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
2107                 readl(port_mmio + EDMA_CFG_OFS),
2108                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
2109                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
2110 }
2111
2112 static int mv_chip_id(struct pci_dev *pdev, struct mv_host_priv *hpriv,
2113                       unsigned int board_idx)
2114 {
2115         u8 rev_id;
2116         u32 hp_flags = hpriv->hp_flags;
2117
2118         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
2119
2120         switch(board_idx) {
2121         case chip_5080:
2122                 hpriv->ops = &mv5xxx_ops;
2123                 hp_flags |= MV_HP_50XX;
2124
2125                 switch (rev_id) {
2126                 case 0x1:
2127                         hp_flags |= MV_HP_ERRATA_50XXB0;
2128                         break;
2129                 case 0x3:
2130                         hp_flags |= MV_HP_ERRATA_50XXB2;
2131                         break;
2132                 default:
2133                         dev_printk(KERN_WARNING, &pdev->dev,
2134                            "Applying 50XXB2 workarounds to unknown rev\n");
2135                         hp_flags |= MV_HP_ERRATA_50XXB2;
2136                         break;
2137                 }
2138                 break;
2139
2140         case chip_504x:
2141         case chip_508x:
2142                 hpriv->ops = &mv5xxx_ops;
2143                 hp_flags |= MV_HP_50XX;
2144
2145                 switch (rev_id) {
2146                 case 0x0:
2147                         hp_flags |= MV_HP_ERRATA_50XXB0;
2148                         break;
2149                 case 0x3:
2150                         hp_flags |= MV_HP_ERRATA_50XXB2;
2151                         break;
2152                 default:
2153                         dev_printk(KERN_WARNING, &pdev->dev,
2154                            "Applying B2 workarounds to unknown rev\n");
2155                         hp_flags |= MV_HP_ERRATA_50XXB2;
2156                         break;
2157                 }
2158                 break;
2159
2160         case chip_604x:
2161         case chip_608x:
2162                 hpriv->ops = &mv6xxx_ops;
2163
2164                 switch (rev_id) {
2165                 case 0x7:
2166                         hp_flags |= MV_HP_ERRATA_60X1B2;
2167                         break;
2168                 case 0x9:
2169                         hp_flags |= MV_HP_ERRATA_60X1C0;
2170                         break;
2171                 default:
2172                         dev_printk(KERN_WARNING, &pdev->dev,
2173                                    "Applying B2 workarounds to unknown rev\n");
2174                         hp_flags |= MV_HP_ERRATA_60X1B2;
2175                         break;
2176                 }
2177                 break;
2178
2179         case chip_7042:
2180         case chip_6042:
2181                 hpriv->ops = &mv6xxx_ops;
2182
2183                 hp_flags |= MV_HP_GEN_IIE;
2184
2185                 switch (rev_id) {
2186                 case 0x0:
2187                         hp_flags |= MV_HP_ERRATA_XX42A0;
2188                         break;
2189                 case 0x1:
2190                         hp_flags |= MV_HP_ERRATA_60X1C0;
2191                         break;
2192                 default:
2193                         dev_printk(KERN_WARNING, &pdev->dev,
2194                            "Applying 60X1C0 workarounds to unknown rev\n");
2195                         hp_flags |= MV_HP_ERRATA_60X1C0;
2196                         break;
2197                 }
2198                 break;
2199
2200         default:
2201                 printk(KERN_ERR DRV_NAME ": BUG: invalid board index %u\n", board_idx);
2202                 return 1;
2203         }
2204
2205         hpriv->hp_flags = hp_flags;
2206
2207         return 0;
2208 }
2209
2210 /**
2211  *      mv_init_host - Perform some early initialization of the host.
2212  *      @pdev: host PCI device
2213  *      @probe_ent: early data struct representing the host
2214  *
2215  *      If possible, do an early global reset of the host.  Then do
2216  *      our port init and clear/unmask all/relevant host interrupts.
2217  *
2218  *      LOCKING:
2219  *      Inherited from caller.
2220  */
2221 static int mv_init_host(struct pci_dev *pdev, struct ata_probe_ent *probe_ent,
2222                         unsigned int board_idx)
2223 {
2224         int rc = 0, n_hc, port, hc;
2225         void __iomem *mmio = probe_ent->mmio_base;
2226         struct mv_host_priv *hpriv = probe_ent->private_data;
2227
2228         /* global interrupt mask */
2229         writel(0, mmio + HC_MAIN_IRQ_MASK_OFS);
2230
2231         rc = mv_chip_id(pdev, hpriv, board_idx);
2232         if (rc)
2233                 goto done;
2234
2235         n_hc = mv_get_hc_count(probe_ent->host_flags);
2236         probe_ent->n_ports = MV_PORTS_PER_HC * n_hc;
2237
2238         for (port = 0; port < probe_ent->n_ports; port++)
2239                 hpriv->ops->read_preamp(hpriv, port, mmio);
2240
2241         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
2242         if (rc)
2243                 goto done;
2244
2245         hpriv->ops->reset_flash(hpriv, mmio);
2246         hpriv->ops->reset_bus(pdev, mmio);
2247         hpriv->ops->enable_leds(hpriv, mmio);
2248
2249         for (port = 0; port < probe_ent->n_ports; port++) {
2250                 if (IS_60XX(hpriv)) {
2251                         void __iomem *port_mmio = mv_port_base(mmio, port);
2252
2253                         u32 ifctl = readl(port_mmio + SATA_INTERFACE_CTL);
2254                         ifctl |= (1 << 7);              /* enable gen2i speed */
2255                         ifctl = (ifctl & 0xfff) | 0x9b1000; /* from chip spec */
2256                         writelfl(ifctl, port_mmio + SATA_INTERFACE_CTL);
2257                 }
2258
2259                 hpriv->ops->phy_errata(hpriv, mmio, port);
2260         }
2261
2262         for (port = 0; port < probe_ent->n_ports; port++) {
2263                 void __iomem *port_mmio = mv_port_base(mmio, port);
2264                 mv_port_init(&probe_ent->port[port], port_mmio);
2265         }
2266
2267         for (hc = 0; hc < n_hc; hc++) {
2268                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
2269
2270                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
2271                         "(before clear)=0x%08x\n", hc,
2272                         readl(hc_mmio + HC_CFG_OFS),
2273                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
2274
2275                 /* Clear any currently outstanding hc interrupt conditions */
2276                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
2277         }
2278
2279         /* Clear any currently outstanding host interrupt conditions */
2280         writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
2281
2282         /* and unmask interrupt generation for host regs */
2283         writelfl(PCI_UNMASK_ALL_IRQS, mmio + PCI_IRQ_MASK_OFS);
2284         writelfl(~HC_MAIN_MASKED_IRQS, mmio + HC_MAIN_IRQ_MASK_OFS);
2285
2286         VPRINTK("HC MAIN IRQ cause/mask=0x%08x/0x%08x "
2287                 "PCI int cause/mask=0x%08x/0x%08x\n",
2288                 readl(mmio + HC_MAIN_IRQ_CAUSE_OFS),
2289                 readl(mmio + HC_MAIN_IRQ_MASK_OFS),
2290                 readl(mmio + PCI_IRQ_CAUSE_OFS),
2291                 readl(mmio + PCI_IRQ_MASK_OFS));
2292
2293 done:
2294         return rc;
2295 }
2296
2297 /**
2298  *      mv_print_info - Dump key info to kernel log for perusal.
2299  *      @probe_ent: early data struct representing the host
2300  *
2301  *      FIXME: complete this.
2302  *
2303  *      LOCKING:
2304  *      Inherited from caller.
2305  */
2306 static void mv_print_info(struct ata_probe_ent *probe_ent)
2307 {
2308         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
2309         struct mv_host_priv *hpriv = probe_ent->private_data;
2310         u8 rev_id, scc;
2311         const char *scc_s;
2312
2313         /* Use this to determine the HW stepping of the chip so we know
2314          * what errata to workaround
2315          */
2316         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
2317
2318         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
2319         if (scc == 0)
2320                 scc_s = "SCSI";
2321         else if (scc == 0x01)
2322                 scc_s = "RAID";
2323         else
2324                 scc_s = "unknown";
2325
2326         dev_printk(KERN_INFO, &pdev->dev,
2327                "%u slots %u ports %s mode IRQ via %s\n",
2328                (unsigned)MV_MAX_Q_DEPTH, probe_ent->n_ports,
2329                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
2330 }
2331
2332 /**
2333  *      mv_init_one - handle a positive probe of a Marvell host
2334  *      @pdev: PCI device found
2335  *      @ent: PCI device ID entry for the matched host
2336  *
2337  *      LOCKING:
2338  *      Inherited from caller.
2339  */
2340 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
2341 {
2342         static int printed_version = 0;
2343         struct ata_probe_ent *probe_ent = NULL;
2344         struct mv_host_priv *hpriv;
2345         unsigned int board_idx = (unsigned int)ent->driver_data;
2346         void __iomem *mmio_base;
2347         int pci_dev_busy = 0, rc;
2348
2349         if (!printed_version++)
2350                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
2351
2352         rc = pci_enable_device(pdev);
2353         if (rc) {
2354                 return rc;
2355         }
2356         pci_set_master(pdev);
2357
2358         rc = pci_request_regions(pdev, DRV_NAME);
2359         if (rc) {
2360                 pci_dev_busy = 1;
2361                 goto err_out;
2362         }
2363
2364         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
2365         if (probe_ent == NULL) {
2366                 rc = -ENOMEM;
2367                 goto err_out_regions;
2368         }
2369
2370         memset(probe_ent, 0, sizeof(*probe_ent));
2371         probe_ent->dev = pci_dev_to_dev(pdev);
2372         INIT_LIST_HEAD(&probe_ent->node);
2373
2374         mmio_base = pci_iomap(pdev, MV_PRIMARY_BAR, 0);
2375         if (mmio_base == NULL) {
2376                 rc = -ENOMEM;
2377                 goto err_out_free_ent;
2378         }
2379
2380         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
2381         if (!hpriv) {
2382                 rc = -ENOMEM;
2383                 goto err_out_iounmap;
2384         }
2385         memset(hpriv, 0, sizeof(*hpriv));
2386
2387         probe_ent->sht = mv_port_info[board_idx].sht;
2388         probe_ent->host_flags = mv_port_info[board_idx].host_flags;
2389         probe_ent->pio_mask = mv_port_info[board_idx].pio_mask;
2390         probe_ent->udma_mask = mv_port_info[board_idx].udma_mask;
2391         probe_ent->port_ops = mv_port_info[board_idx].port_ops;
2392
2393         probe_ent->irq = pdev->irq;
2394         probe_ent->irq_flags = SA_SHIRQ;
2395         probe_ent->mmio_base = mmio_base;
2396         probe_ent->private_data = hpriv;
2397
2398         /* initialize adapter */
2399         rc = mv_init_host(pdev, probe_ent, board_idx);
2400         if (rc) {
2401                 goto err_out_hpriv;
2402         }
2403
2404         /* Enable interrupts */
2405         if (msi && pci_enable_msi(pdev) == 0) {
2406                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
2407         } else {
2408                 pci_intx(pdev, 1);
2409         }
2410
2411         mv_dump_pci_cfg(pdev, 0x68);
2412         mv_print_info(probe_ent);
2413
2414         if (ata_device_add(probe_ent) == 0) {
2415                 rc = -ENODEV;           /* No devices discovered */
2416                 goto err_out_dev_add;
2417         }
2418
2419         kfree(probe_ent);
2420         return 0;
2421
2422 err_out_dev_add:
2423         if (MV_HP_FLAG_MSI & hpriv->hp_flags) {
2424                 pci_disable_msi(pdev);
2425         } else {
2426                 pci_intx(pdev, 0);
2427         }
2428 err_out_hpriv:
2429         kfree(hpriv);
2430 err_out_iounmap:
2431         pci_iounmap(pdev, mmio_base);
2432 err_out_free_ent:
2433         kfree(probe_ent);
2434 err_out_regions:
2435         pci_release_regions(pdev);
2436 err_out:
2437         if (!pci_dev_busy) {
2438                 pci_disable_device(pdev);
2439         }
2440
2441         return rc;
2442 }
2443
2444 static int __init mv_init(void)
2445 {
2446         return pci_module_init(&mv_pci_driver);
2447 }
2448
2449 static void __exit mv_exit(void)
2450 {
2451         pci_unregister_driver(&mv_pci_driver);
2452 }
2453
2454 MODULE_AUTHOR("Brett Russ");
2455 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
2456 MODULE_LICENSE("GPL");
2457 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
2458 MODULE_VERSION(DRV_VERSION);
2459
2460 module_param(msi, int, 0444);
2461 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
2462
2463 module_init(mv_init);
2464 module_exit(mv_exit);