git.oblomov.eu Git - linux-2.6/blob - drivers/net/wireless/ath9k/hw.h

   1 /*
   2  * Copyright (c) 2008 Atheros Communications Inc.
   3  *
   4  * Permission to use, copy, modify, and/or distribute this software for any
   5  * purpose with or without fee is hereby granted, provided that the above
   6  * copyright notice and this permission notice appear in all copies.
   7  *
   8  * THE SOFTWARE IS PROVIDED "AS IS" AND THE AUTHOR DISCLAIMS ALL WARRANTIES
   9  * WITH REGARD TO THIS SOFTWARE INCLUDING ALL IMPLIED WARRANTIES OF
  10  * MERCHANTABILITY AND FITNESS. IN NO EVENT SHALL THE AUTHOR BE LIABLE FOR
  11  * ANY SPECIAL, DIRECT, INDIRECT, OR CONSEQUENTIAL DAMAGES OR ANY DAMAGES
  12  * WHATSOEVER RESULTING FROM LOSS OF USE, DATA OR PROFITS, WHETHER IN AN
  13  * ACTION OF CONTRACT, NEGLIGENCE OR OTHER TORTIOUS ACTION, ARISING OUT OF
  14  * OR IN CONNECTION WITH THE USE OR PERFORMANCE OF THIS SOFTWARE.
  15  */
  16
  17 #ifndef HW_H
  18 #define HW_H
  19
  20 #include <linux/if_ether.h>
  21 #include <linux/delay.h>
  22
  23 struct ar5416_desc {
  24         u32 ds_link;
  25         u32 ds_data;
  26         u32 ds_ctl0;
  27         u32 ds_ctl1;
  28         union {
  29                 struct {
  30                         u32 ctl2;
  31                         u32 ctl3;
  32                         u32 ctl4;
  33                         u32 ctl5;
  34                         u32 ctl6;
  35                         u32 ctl7;
  36                         u32 ctl8;
  37                         u32 ctl9;
  38                         u32 ctl10;
  39                         u32 ctl11;
  40                         u32 status0;
  41                         u32 status1;
  42                         u32 status2;
  43                         u32 status3;
  44                         u32 status4;
  45                         u32 status5;
  46                         u32 status6;
  47                         u32 status7;
  48                         u32 status8;
  49                         u32 status9;
  50                 } tx;
  51                 struct {
  52                         u32 status0;
  53                         u32 status1;
  54                         u32 status2;
  55                         u32 status3;
  56                         u32 status4;
  57                         u32 status5;
  58                         u32 status6;
  59                         u32 status7;
  60                         u32 status8;
  61                 } rx;
  62         } u;
  63 } __packed;
  64
  65 #define AR5416DESC(_ds)         ((struct ar5416_desc *)(_ds))
  66 #define AR5416DESC_CONST(_ds)   ((const struct ar5416_desc *)(_ds))
  67
  68 #define ds_ctl2     u.tx.ctl2
  69 #define ds_ctl3     u.tx.ctl3
  70 #define ds_ctl4     u.tx.ctl4
  71 #define ds_ctl5     u.tx.ctl5
  72 #define ds_ctl6     u.tx.ctl6
  73 #define ds_ctl7     u.tx.ctl7
  74 #define ds_ctl8     u.tx.ctl8
  75 #define ds_ctl9     u.tx.ctl9
  76 #define ds_ctl10    u.tx.ctl10
  77 #define ds_ctl11    u.tx.ctl11
  78
  79 #define ds_txstatus0    u.tx.status0
  80 #define ds_txstatus1    u.tx.status1
  81 #define ds_txstatus2    u.tx.status2
  82 #define ds_txstatus3    u.tx.status3
  83 #define ds_txstatus4    u.tx.status4
  84 #define ds_txstatus5    u.tx.status5
  85 #define ds_txstatus6    u.tx.status6
  86 #define ds_txstatus7    u.tx.status7
  87 #define ds_txstatus8    u.tx.status8
  88 #define ds_txstatus9    u.tx.status9
  89
  90 #define ds_rxstatus0    u.rx.status0
  91 #define ds_rxstatus1    u.rx.status1
  92 #define ds_rxstatus2    u.rx.status2
  93 #define ds_rxstatus3    u.rx.status3
  94 #define ds_rxstatus4    u.rx.status4
  95 #define ds_rxstatus5    u.rx.status5
  96 #define ds_rxstatus6    u.rx.status6
  97 #define ds_rxstatus7    u.rx.status7
  98 #define ds_rxstatus8    u.rx.status8
  99
 100 #define AR_FrameLen         0x00000fff
 101 #define AR_VirtMoreFrag     0x00001000
 102 #define AR_TxCtlRsvd00      0x0000e000
 103 #define AR_XmitPower        0x003f0000
 104 #define AR_XmitPower_S      16
 105 #define AR_RTSEnable        0x00400000
 106 #define AR_VEOL             0x00800000
 107 #define AR_ClrDestMask      0x01000000
 108 #define AR_TxCtlRsvd01      0x1e000000
 109 #define AR_TxIntrReq        0x20000000
 110 #define AR_DestIdxValid     0x40000000
 111 #define AR_CTSEnable        0x80000000
 112
 113 #define AR_BufLen           0x00000fff
 114 #define AR_TxMore           0x00001000
 115 #define AR_DestIdx          0x000fe000
 116 #define AR_DestIdx_S        13
 117 #define AR_FrameType        0x00f00000
 118 #define AR_FrameType_S      20
 119 #define AR_NoAck            0x01000000
 120 #define AR_InsertTS         0x02000000
 121 #define AR_CorruptFCS       0x04000000
 122 #define AR_ExtOnly          0x08000000
 123 #define AR_ExtAndCtl        0x10000000
 124 #define AR_MoreAggr         0x20000000
 125 #define AR_IsAggr           0x40000000
 126
 127 #define AR_BurstDur         0x00007fff
 128 #define AR_BurstDur_S       0
 129 #define AR_DurUpdateEna     0x00008000
 130 #define AR_XmitDataTries0   0x000f0000
 131 #define AR_XmitDataTries0_S 16
 132 #define AR_XmitDataTries1   0x00f00000
 133 #define AR_XmitDataTries1_S 20
 134 #define AR_XmitDataTries2   0x0f000000
 135 #define AR_XmitDataTries2_S 24
 136 #define AR_XmitDataTries3   0xf0000000
 137 #define AR_XmitDataTries3_S 28
 138
 139 #define AR_XmitRate0        0x000000ff
 140 #define AR_XmitRate0_S      0
 141 #define AR_XmitRate1        0x0000ff00
 142 #define AR_XmitRate1_S      8
 143 #define AR_XmitRate2        0x00ff0000
 144 #define AR_XmitRate2_S      16
 145 #define AR_XmitRate3        0xff000000
 146 #define AR_XmitRate3_S      24
 147
 148 #define AR_PacketDur0       0x00007fff
 149 #define AR_PacketDur0_S     0
 150 #define AR_RTSCTSQual0      0x00008000
 151 #define AR_PacketDur1       0x7fff0000
 152 #define AR_PacketDur1_S     16
 153 #define AR_RTSCTSQual1      0x80000000
 154
 155 #define AR_PacketDur2       0x00007fff
 156 #define AR_PacketDur2_S     0
 157 #define AR_RTSCTSQual2      0x00008000
 158 #define AR_PacketDur3       0x7fff0000
 159 #define AR_PacketDur3_S     16
 160 #define AR_RTSCTSQual3      0x80000000
 161
 162 #define AR_AggrLen          0x0000ffff
 163 #define AR_AggrLen_S        0
 164 #define AR_TxCtlRsvd60      0x00030000
 165 #define AR_PadDelim         0x03fc0000
 166 #define AR_PadDelim_S       18
 167 #define AR_EncrType         0x0c000000
 168 #define AR_EncrType_S       26
 169 #define AR_TxCtlRsvd61      0xf0000000
 170
 171 #define AR_2040_0           0x00000001
 172 #define AR_GI0              0x00000002
 173 #define AR_ChainSel0        0x0000001c
 174 #define AR_ChainSel0_S      2
 175 #define AR_2040_1           0x00000020
 176 #define AR_GI1              0x00000040
 177 #define AR_ChainSel1        0x00000380
 178 #define AR_ChainSel1_S      7
 179 #define AR_2040_2           0x00000400
 180 #define AR_GI2              0x00000800
 181 #define AR_ChainSel2        0x00007000
 182 #define AR_ChainSel2_S      12
 183 #define AR_2040_3           0x00008000
 184 #define AR_GI3              0x00010000
 185 #define AR_ChainSel3        0x000e0000
 186 #define AR_ChainSel3_S      17
 187 #define AR_RTSCTSRate       0x0ff00000
 188 #define AR_RTSCTSRate_S     20
 189 #define AR_TxCtlRsvd70      0xf0000000
 190
 191 #define AR_TxRSSIAnt00      0x000000ff
 192 #define AR_TxRSSIAnt00_S    0
 193 #define AR_TxRSSIAnt01      0x0000ff00
 194 #define AR_TxRSSIAnt01_S    8
 195 #define AR_TxRSSIAnt02      0x00ff0000
 196 #define AR_TxRSSIAnt02_S    16
 197 #define AR_TxStatusRsvd00   0x3f000000
 198 #define AR_TxBaStatus       0x40000000
 199 #define AR_TxStatusRsvd01   0x80000000
 200
 201 #define AR_FrmXmitOK            0x00000001
 202 #define AR_ExcessiveRetries     0x00000002
 203 #define AR_FIFOUnderrun         0x00000004
 204 #define AR_Filtered             0x00000008
 205 #define AR_RTSFailCnt           0x000000f0
 206 #define AR_RTSFailCnt_S         4
 207 #define AR_DataFailCnt          0x00000f00
 208 #define AR_DataFailCnt_S        8
 209 #define AR_VirtRetryCnt         0x0000f000
 210 #define AR_VirtRetryCnt_S       12
 211 #define AR_TxDelimUnderrun      0x00010000
 212 #define AR_TxDataUnderrun       0x00020000
 213 #define AR_DescCfgErr           0x00040000
 214 #define AR_TxTimerExpired       0x00080000
 215 #define AR_TxStatusRsvd10       0xfff00000
 216
 217 #define AR_SendTimestamp    ds_txstatus2
 218 #define AR_BaBitmapLow      ds_txstatus3
 219 #define AR_BaBitmapHigh     ds_txstatus4
 220
 221 #define AR_TxRSSIAnt10      0x000000ff
 222 #define AR_TxRSSIAnt10_S    0
 223 #define AR_TxRSSIAnt11      0x0000ff00
 224 #define AR_TxRSSIAnt11_S    8
 225 #define AR_TxRSSIAnt12      0x00ff0000
 226 #define AR_TxRSSIAnt12_S    16
 227 #define AR_TxRSSICombined   0xff000000
 228 #define AR_TxRSSICombined_S 24
 229
 230 #define AR_TxEVM0           ds_txstatus5
 231 #define AR_TxEVM1           ds_txstatus6
 232 #define AR_TxEVM2           ds_txstatus7
 233
 234 #define AR_TxDone           0x00000001
 235 #define AR_SeqNum           0x00001ffe
 236 #define AR_SeqNum_S         1
 237 #define AR_TxStatusRsvd80   0x0001e000
 238 #define AR_TxOpExceeded     0x00020000
 239 #define AR_TxStatusRsvd81   0x001c0000
 240 #define AR_FinalTxIdx       0x00600000
 241 #define AR_FinalTxIdx_S     21
 242 #define AR_TxStatusRsvd82   0x01800000
 243 #define AR_PowerMgmt        0x02000000
 244 #define AR_TxStatusRsvd83   0xfc000000
 245
 246 #define AR_RxCTLRsvd00  0xffffffff
 247
 248 #define AR_BufLen       0x00000fff
 249 #define AR_RxCtlRsvd00  0x00001000
 250 #define AR_RxIntrReq    0x00002000
 251 #define AR_RxCtlRsvd01  0xffffc000
 252
 253 #define AR_RxRSSIAnt00      0x000000ff
 254 #define AR_RxRSSIAnt00_S    0
 255 #define AR_RxRSSIAnt01      0x0000ff00
 256 #define AR_RxRSSIAnt01_S    8
 257 #define AR_RxRSSIAnt02      0x00ff0000
 258 #define AR_RxRSSIAnt02_S    16
 259 #define AR_RxRate           0xff000000
 260 #define AR_RxRate_S         24
 261 #define AR_RxStatusRsvd00   0xff000000
 262
 263 #define AR_DataLen          0x00000fff
 264 #define AR_RxMore           0x00001000
 265 #define AR_NumDelim         0x003fc000
 266 #define AR_NumDelim_S       14
 267 #define AR_RxStatusRsvd10   0xff800000
 268
 269 #define AR_RcvTimestamp     ds_rxstatus2
 270
 271 #define AR_GI               0x00000001
 272 #define AR_2040             0x00000002
 273 #define AR_Parallel40       0x00000004
 274 #define AR_Parallel40_S     2
 275 #define AR_RxStatusRsvd30   0x000000f8
 276 #define AR_RxAntenna        0xffffff00
 277 #define AR_RxAntenna_S      8
 278
 279 #define AR_RxRSSIAnt10            0x000000ff
 280 #define AR_RxRSSIAnt10_S          0
 281 #define AR_RxRSSIAnt11            0x0000ff00
 282 #define AR_RxRSSIAnt11_S          8
 283 #define AR_RxRSSIAnt12            0x00ff0000
 284 #define AR_RxRSSIAnt12_S          16
 285 #define AR_RxRSSICombined         0xff000000
 286 #define AR_RxRSSICombined_S       24
 287
 288 #define AR_RxEVM0           ds_rxstatus4
 289 #define AR_RxEVM1           ds_rxstatus5
 290 #define AR_RxEVM2           ds_rxstatus6
 291
 292 #define AR_RxDone           0x00000001
 293 #define AR_RxFrameOK        0x00000002
 294 #define AR_CRCErr           0x00000004
 295 #define AR_DecryptCRCErr    0x00000008
 296 #define AR_PHYErr           0x00000010
 297 #define AR_MichaelErr       0x00000020
 298 #define AR_PreDelimCRCErr   0x00000040
 299 #define AR_RxStatusRsvd70   0x00000080
 300 #define AR_RxKeyIdxValid    0x00000100
 301 #define AR_KeyIdx           0x0000fe00
 302 #define AR_KeyIdx_S         9
 303 #define AR_PHYErrCode       0x0000ff00
 304 #define AR_PHYErrCode_S     8
 305 #define AR_RxMoreAggr       0x00010000
 306 #define AR_RxAggr           0x00020000
 307 #define AR_PostDelimCRCErr  0x00040000
 308 #define AR_RxStatusRsvd71   0x3ff80000
 309 #define AR_DecryptBusyErr   0x40000000
 310 #define AR_KeyMiss          0x80000000
 311
 312 #define AR5416_MAGIC        0x19641014
 313
 314 #define RXSTATUS_RATE(ah, ads)  (AR_SREV_5416_V20_OR_LATER(ah) ?        \
 315                                  MS(ads->ds_rxstatus0, AR_RxRate) :     \
 316                                  (ads->ds_rxstatus3 >> 2) & 0xFF)
 317
 318 #define set11nTries(_series, _index) \
 319         (SM((_series)[_index].Tries, AR_XmitDataTries##_index))
 320
 321 #define set11nRate(_series, _index) \
 322         (SM((_series)[_index].Rate, AR_XmitRate##_index))
 323
 324 #define set11nPktDurRTSCTS(_series, _index)                             \
 325         (SM((_series)[_index].PktDuration, AR_PacketDur##_index) |      \
 326         ((_series)[_index].RateFlags & ATH9K_RATESERIES_RTS_CTS   ?     \
 327                 AR_RTSCTSQual##_index : 0))
 328
 329 #define set11nRateFlags(_series, _index)                                \
 330         (((_series)[_index].RateFlags & ATH9K_RATESERIES_2040 ?         \
 331           AR_2040_##_index : 0)                                         \
 332          |((_series)[_index].RateFlags & ATH9K_RATESERIES_HALFGI ?      \
 333            AR_GI##_index : 0)                                           \
 334          |SM((_series)[_index].ChSel, AR_ChainSel##_index))
 335
 336 #define AR_SREV_9100(ah) ((ah->ah_macVersion) == AR_SREV_VERSION_9100)
 337
 338 #define INIT_CONFIG_STATUS  0x00000000
 339 #define INIT_RSSI_THR       0x00000700
 340 #define INIT_BCON_CNTRL_REG 0x00000000
 341
 342 #define MIN_TX_FIFO_THRESHOLD   0x1
 343 #define MAX_TX_FIFO_THRESHOLD   ((4096 / 64) - 1)
 344 #define INIT_TX_FIFO_THRESHOLD  MIN_TX_FIFO_THRESHOLD
 345
 346 struct ar5416AniState {
 347         struct ath9k_channel c;
 348         u8 noiseImmunityLevel;
 349         u8 spurImmunityLevel;
 350         u8 firstepLevel;
 351         u8 ofdmWeakSigDetectOff;
 352         u8 cckWeakSigThreshold;
 353         u32 listenTime;
 354         u32 ofdmTrigHigh;
 355         u32 ofdmTrigLow;
 356         int32_t cckTrigHigh;
 357         int32_t cckTrigLow;
 358         int32_t rssiThrLow;
 359         int32_t rssiThrHigh;
 360         u32 noiseFloor;
 361         u32 txFrameCount;
 362         u32 rxFrameCount;
 363         u32 cycleCount;
 364         u32 ofdmPhyErrCount;
 365         u32 cckPhyErrCount;
 366         u32 ofdmPhyErrBase;
 367         u32 cckPhyErrBase;
 368         int16_t pktRssi[2];
 369         int16_t ofdmErrRssi[2];
 370         int16_t cckErrRssi[2];
 371 };
 372
 373 #define HAL_PROCESS_ANI     0x00000001
 374 #define DO_ANI(ah) \
 375         ((AH5416(ah)->ah_procPhyErr & HAL_PROCESS_ANI))
 376
 377 struct ar5416Stats {
 378         u32 ast_ani_niup;
 379         u32 ast_ani_nidown;
 380         u32 ast_ani_spurup;
 381         u32 ast_ani_spurdown;
 382         u32 ast_ani_ofdmon;
 383         u32 ast_ani_ofdmoff;
 384         u32 ast_ani_cckhigh;
 385         u32 ast_ani_ccklow;
 386         u32 ast_ani_stepup;
 387         u32 ast_ani_stepdown;
 388         u32 ast_ani_ofdmerrs;
 389         u32 ast_ani_cckerrs;
 390         u32 ast_ani_reset;
 391         u32 ast_ani_lzero;
 392         u32 ast_ani_lneg;
 393         struct ath9k_mib_stats ast_mibstats;
 394         struct ath9k_node_stats ast_nodestats;
 395 };
 396
 397 #define AR5416_OPFLAGS_11A           0x01
 398 #define AR5416_OPFLAGS_11G           0x02
 399 #define AR5416_OPFLAGS_N_5G_HT40     0x04
 400 #define AR5416_OPFLAGS_N_2G_HT40     0x08
 401 #define AR5416_OPFLAGS_N_5G_HT20     0x10
 402 #define AR5416_OPFLAGS_N_2G_HT20     0x20
 403
 404 #define EEP_RFSILENT_ENABLED        0x0001
 405 #define EEP_RFSILENT_ENABLED_S      0
 406 #define EEP_RFSILENT_POLARITY       0x0002
 407 #define EEP_RFSILENT_POLARITY_S     1
 408 #define EEP_RFSILENT_GPIO_SEL       0x001c
 409 #define EEP_RFSILENT_GPIO_SEL_S     2
 410
 411 #define AR5416_EEP_NO_BACK_VER       0x1
 412 #define AR5416_EEP_VER               0xE
 413 #define AR5416_EEP_VER_MINOR_MASK    0x0FFF
 414 #define AR5416_EEP_MINOR_VER_2       0x2
 415 #define AR5416_EEP_MINOR_VER_3       0x3
 416 #define AR5416_EEP_MINOR_VER_7       0x7
 417 #define AR5416_EEP_MINOR_VER_9       0x9
 418
 419 #define AR5416_NUM_5G_CAL_PIERS         8
 420 #define AR5416_NUM_2G_CAL_PIERS         4
 421 #define AR5416_NUM_5G_20_TARGET_POWERS  8
 422 #define AR5416_NUM_5G_40_TARGET_POWERS  8
 423 #define AR5416_NUM_2G_CCK_TARGET_POWERS 3
 424 #define AR5416_NUM_2G_20_TARGET_POWERS  4
 425 #define AR5416_NUM_2G_40_TARGET_POWERS  4
 426 #define AR5416_NUM_CTLS                 24
 427 #define AR5416_NUM_BAND_EDGES           8
 428 #define AR5416_NUM_PD_GAINS             4
 429 #define AR5416_PD_GAINS_IN_MASK         4
 430 #define AR5416_PD_GAIN_ICEPTS           5
 431 #define AR5416_EEPROM_MODAL_SPURS       5
 432 #define AR5416_MAX_RATE_POWER           63
 433 #define AR5416_NUM_PDADC_VALUES         128
 434 #define AR5416_BCHAN_UNUSED             0xFF
 435 #define AR5416_MAX_PWR_RANGE_IN_HALF_DB 64
 436 #define AR5416_MAX_CHAINS               3
 437 #define AR5416_PWR_TABLE_OFFSET         -5
 438
 439 enum eeprom_param {
 440         EEP_NFTHRESH_5,
 441         EEP_NFTHRESH_2,
 442         EEP_MAC_MSW,
 443         EEP_MAC_MID,
 444         EEP_MAC_LSW,
 445         EEP_REG_0,
 446         EEP_REG_1,
 447         EEP_OP_CAP,
 448         EEP_OP_MODE,
 449         EEP_RF_SILENT,
 450         EEP_OB_5,
 451         EEP_DB_5,
 452         EEP_OB_2,
 453         EEP_DB_2,
 454         EEP_MINOR_REV,
 455         EEP_TX_MASK,
 456         EEP_RX_MASK,
 457 };
 458
 459 enum ar5416_rates {
 460         rate6mb, rate9mb, rate12mb, rate18mb,
 461         rate24mb, rate36mb, rate48mb, rate54mb,
 462         rate1l, rate2l, rate2s, rate5_5l,
 463         rate5_5s, rate11l, rate11s, rateXr,
 464         rateHt20_0, rateHt20_1, rateHt20_2, rateHt20_3,
 465         rateHt20_4, rateHt20_5, rateHt20_6, rateHt20_7,
 466         rateHt40_0, rateHt40_1, rateHt40_2, rateHt40_3,
 467         rateHt40_4, rateHt40_5, rateHt40_6, rateHt40_7,
 468         rateDupCck, rateDupOfdm, rateExtCck, rateExtOfdm,
 469         Ar5416RateSize
 470 };
 471
 472 struct base_eep_header {
 473         u16 length;
 474         u16 checksum;
 475         u16 version;
 476         u8 opCapFlags;
 477         u8 eepMisc;
 478         u16 regDmn[2];
 479         u8 macAddr[6];
 480         u8 rxMask;
 481         u8 txMask;
 482         u16 rfSilent;
 483         u16 blueToothOptions;
 484         u16 deviceCap;
 485         u32 binBuildNumber;
 486         u8 deviceType;
 487         u8 pwdclkind;
 488         u8 futureBase[32];
 489 } __packed;
 490
 491 struct spur_chan {
 492         u16 spurChan;
 493         u8 spurRangeLow;
 494         u8 spurRangeHigh;
 495 } __packed;
 496
 497 struct modal_eep_header {
 498         u32 antCtrlChain[AR5416_MAX_CHAINS];
 499         u32 antCtrlCommon;
 500         u8 antennaGainCh[AR5416_MAX_CHAINS];
 501         u8 switchSettling;
 502         u8 txRxAttenCh[AR5416_MAX_CHAINS];
 503         u8 rxTxMarginCh[AR5416_MAX_CHAINS];
 504         u8 adcDesiredSize;
 505         u8 pgaDesiredSize;
 506         u8 xlnaGainCh[AR5416_MAX_CHAINS];
 507         u8 txEndToXpaOff;
 508         u8 txEndToRxOn;
 509         u8 txFrameToXpaOn;
 510         u8 thresh62;
 511         u8 noiseFloorThreshCh[AR5416_MAX_CHAINS];
 512         u8 xpdGain;
 513         u8 xpd;
 514         u8 iqCalICh[AR5416_MAX_CHAINS];
 515         u8 iqCalQCh[AR5416_MAX_CHAINS];
 516         u8 pdGainOverlap;
 517         u8 ob;
 518         u8 db;
 519         u8 xpaBiasLvl;
 520         u8 pwrDecreaseFor2Chain;
 521         u8 pwrDecreaseFor3Chain;
 522         u8 txFrameToDataStart;
 523         u8 txFrameToPaOn;
 524         u8 ht40PowerIncForPdadc;
 525         u8 bswAtten[AR5416_MAX_CHAINS];
 526         u8 bswMargin[AR5416_MAX_CHAINS];
 527         u8 swSettleHt40;
 528         u8 xatten2Db[AR5416_MAX_CHAINS];
 529         u8 xatten2Margin[AR5416_MAX_CHAINS];
 530         u8 ob_ch1;
 531         u8 db_ch1;
 532         u8 useAnt1:1,
 533             force_xpaon:1,
 534             local_bias:1,
 535             femBandSelectUsed:1, xlnabufin:1, xlnaisel:2, xlnabufmode:1;
 536         u8 futureModalar9280;
 537         u16 xpaBiasLvlFreq[3];
 538         u8 futureModal[6];
 539
 540         struct spur_chan spurChans[AR5416_EEPROM_MODAL_SPURS];
 541 } __packed;
 542
 543 struct cal_data_per_freq {
 544         u8 pwrPdg[AR5416_NUM_PD_GAINS][AR5416_PD_GAIN_ICEPTS];
 545         u8 vpdPdg[AR5416_NUM_PD_GAINS][AR5416_PD_GAIN_ICEPTS];
 546 } __packed;
 547
 548 struct cal_target_power_leg {
 549         u8 bChannel;
 550         u8 tPow2x[4];
 551 } __packed;
 552
 553 struct cal_target_power_ht {
 554         u8 bChannel;
 555         u8 tPow2x[8];
 556 } __packed;
 557
 558 #ifdef __BIG_ENDIAN_BITFIELD
 559 struct cal_ctl_edges {
 560         u8 bChannel;
 561         u8 flag:2, tPower:6;
 562 } __packed;
 563 #else
 564 struct cal_ctl_edges {
 565         u8 bChannel;
 566         u8 tPower:6, flag:2;
 567 } __packed;
 568 #endif
 569
 570 struct cal_ctl_data {
 571         struct cal_ctl_edges
 572          ctlEdges[AR5416_MAX_CHAINS][AR5416_NUM_BAND_EDGES];
 573 } __packed;
 574
 575 struct ar5416_eeprom {
 576         struct base_eep_header baseEepHeader;
 577         u8 custData[64];
 578         struct modal_eep_header modalHeader[2];
 579         u8 calFreqPier5G[AR5416_NUM_5G_CAL_PIERS];
 580         u8 calFreqPier2G[AR5416_NUM_2G_CAL_PIERS];
 581         struct cal_data_per_freq
 582          calPierData5G[AR5416_MAX_CHAINS][AR5416_NUM_5G_CAL_PIERS];
 583         struct cal_data_per_freq
 584          calPierData2G[AR5416_MAX_CHAINS][AR5416_NUM_2G_CAL_PIERS];
 585         struct cal_target_power_leg
 586          calTargetPower5G[AR5416_NUM_5G_20_TARGET_POWERS];
 587         struct cal_target_power_ht
 588          calTargetPower5GHT20[AR5416_NUM_5G_20_TARGET_POWERS];
 589         struct cal_target_power_ht
 590          calTargetPower5GHT40[AR5416_NUM_5G_40_TARGET_POWERS];
 591         struct cal_target_power_leg
 592          calTargetPowerCck[AR5416_NUM_2G_CCK_TARGET_POWERS];
 593         struct cal_target_power_leg
 594          calTargetPower2G[AR5416_NUM_2G_20_TARGET_POWERS];
 595         struct cal_target_power_ht
 596          calTargetPower2GHT20[AR5416_NUM_2G_20_TARGET_POWERS];
 597         struct cal_target_power_ht
 598          calTargetPower2GHT40[AR5416_NUM_2G_40_TARGET_POWERS];
 599         u8 ctlIndex[AR5416_NUM_CTLS];
 600         struct cal_ctl_data ctlData[AR5416_NUM_CTLS];
 601         u8 padding;
 602 } __packed;
 603
 604 struct ar5416IniArray {
 605         u32 *ia_array;
 606         u32 ia_rows;
 607         u32 ia_columns;
 608 };
 609
 610 #define INIT_INI_ARRAY(iniarray, array, rows, columns) do {     \
 611                 (iniarray)->ia_array = (u32 *)(array);          \
 612                 (iniarray)->ia_rows = (rows);                   \
 613                 (iniarray)->ia_columns = (columns);             \
 614         } while (0)
 615
 616 #define INI_RA(iniarray, row, column) \
 617         (((iniarray)->ia_array)[(row) * ((iniarray)->ia_columns) + (column)])
 618
 619 #define INIT_CAL(_perCal) do {                          \
 620                 (_perCal)->calState = CAL_WAITING;      \
 621                 (_perCal)->calNext = NULL;              \
 622         } while (0)
 623
 624 #define INSERT_CAL(_ahp, _perCal)                                       \
 625         do {                                                            \
 626                 if ((_ahp)->ah_cal_list_last == NULL) {                 \
 627                         (_ahp)->ah_cal_list =                           \
 628                                 (_ahp)->ah_cal_list_last = (_perCal);   \
 629                         ((_ahp)->ah_cal_list_last)->calNext = (_perCal); \
 630                 } else {                                                \
 631                         ((_ahp)->ah_cal_list_last)->calNext = (_perCal); \
 632                         (_ahp)->ah_cal_list_last = (_perCal);           \
 633                         (_perCal)->calNext = (_ahp)->ah_cal_list;       \
 634                 }                                                       \
 635         } while (0)
 636
 637 enum hal_cal_types {
 638         ADC_DC_INIT_CAL = 0x1,
 639         ADC_GAIN_CAL = 0x2,
 640         ADC_DC_CAL = 0x4,
 641         IQ_MISMATCH_CAL = 0x8
 642 };
 643
 644 enum hal_cal_state {
 645         CAL_INACTIVE,
 646         CAL_WAITING,
 647         CAL_RUNNING,
 648         CAL_DONE
 649 };
 650
 651 #define MIN_CAL_SAMPLES     1
 652 #define MAX_CAL_SAMPLES    64
 653 #define INIT_LOG_COUNT      5
 654 #define PER_MIN_LOG_COUNT   2
 655 #define PER_MAX_LOG_COUNT  10
 656
 657 struct hal_percal_data {
 658         enum hal_cal_types calType;
 659         u32 calNumSamples;
 660         u32 calCountMax;
 661         void (*calCollect) (struct ath_hal *);
 662         void (*calPostProc) (struct ath_hal *, u8);
 663 };
 664
 665 struct hal_cal_list {
 666         const struct hal_percal_data *calData;
 667         enum hal_cal_state calState;
 668         struct hal_cal_list *calNext;
 669 };
 670
 671 struct ath_hal_5416 {
 672         struct ath_hal ah;
 673         struct ar5416_eeprom ah_eeprom;
 674         struct ar5416Stats ah_stats;
 675         struct ath9k_tx_queue_info ah_txq[ATH9K_NUM_TX_QUEUES];
 676         void __iomem *ah_cal_mem;
 677
 678         u8 ah_macaddr[ETH_ALEN];
 679         u8 ah_bssid[ETH_ALEN];
 680         u8 ah_bssidmask[ETH_ALEN];
 681         u16 ah_assocId;
 682
 683         int16_t ah_curchanRadIndex;
 684         u32 ah_maskReg;
 685         u32 ah_txOkInterruptMask;
 686         u32 ah_txErrInterruptMask;
 687         u32 ah_txDescInterruptMask;
 688         u32 ah_txEolInterruptMask;
 689         u32 ah_txUrnInterruptMask;
 690         bool ah_chipFullSleep;
 691         u32 ah_atimWindow;
 692         u16 ah_antennaSwitchSwap;
 693         enum ath9k_power_mode ah_powerMode;
 694         enum ath9k_ant_setting ah_diversityControl;
 695
 696         /* Calibration */
 697         enum hal_cal_types ah_suppCals;
 698         struct hal_cal_list ah_iqCalData;
 699         struct hal_cal_list ah_adcGainCalData;
 700         struct hal_cal_list ah_adcDcCalInitData;
 701         struct hal_cal_list ah_adcDcCalData;
 702         struct hal_cal_list *ah_cal_list;
 703         struct hal_cal_list *ah_cal_list_last;
 704         struct hal_cal_list *ah_cal_list_curr;
 705 #define ah_totalPowerMeasI ah_Meas0.unsign
 706 #define ah_totalPowerMeasQ ah_Meas1.unsign
 707 #define ah_totalIqCorrMeas ah_Meas2.sign
 708 #define ah_totalAdcIOddPhase  ah_Meas0.unsign
 709 #define ah_totalAdcIEvenPhase ah_Meas1.unsign
 710 #define ah_totalAdcQOddPhase  ah_Meas2.unsign
 711 #define ah_totalAdcQEvenPhase ah_Meas3.unsign
 712 #define ah_totalAdcDcOffsetIOddPhase  ah_Meas0.sign
 713 #define ah_totalAdcDcOffsetIEvenPhase ah_Meas1.sign
 714 #define ah_totalAdcDcOffsetQOddPhase  ah_Meas2.sign
 715 #define ah_totalAdcDcOffsetQEvenPhase ah_Meas3.sign
 716         union {
 717                 u32 unsign[AR5416_MAX_CHAINS];
 718                 int32_t sign[AR5416_MAX_CHAINS];
 719         } ah_Meas0;
 720         union {
 721                 u32 unsign[AR5416_MAX_CHAINS];
 722                 int32_t sign[AR5416_MAX_CHAINS];
 723         } ah_Meas1;
 724         union {
 725                 u32 unsign[AR5416_MAX_CHAINS];
 726                 int32_t sign[AR5416_MAX_CHAINS];
 727         } ah_Meas2;
 728         union {
 729                 u32 unsign[AR5416_MAX_CHAINS];
 730                 int32_t sign[AR5416_MAX_CHAINS];
 731         } ah_Meas3;
 732         u16 ah_CalSamples;
 733
 734         u32 ah_staId1Defaults;
 735         u32 ah_miscMode;
 736         enum {
 737                 AUTO_32KHZ,
 738                 USE_32KHZ,
 739                 DONT_USE_32KHZ,
 740         } ah_enable32kHzClock;
 741
 742         /* RF */
 743         u32 *ah_analogBank0Data;
 744         u32 *ah_analogBank1Data;
 745         u32 *ah_analogBank2Data;
 746         u32 *ah_analogBank3Data;
 747         u32 *ah_analogBank6Data;
 748         u32 *ah_analogBank6TPCData;
 749         u32 *ah_analogBank7Data;
 750         u32 *ah_addac5416_21;
 751         u32 *ah_bank6Temp;
 752
 753         int16_t ah_txPowerIndexOffset;
 754         u32 ah_beaconInterval;
 755         u32 ah_slottime;
 756         u32 ah_acktimeout;
 757         u32 ah_ctstimeout;
 758         u32 ah_globaltxtimeout;
 759         u8 ah_gBeaconRate;
 760         u32 ah_gpioSelect;
 761         u32 ah_polarity;
 762         u32 ah_gpioBit;
 763
 764         /* ANI */
 765         u32 ah_procPhyErr;
 766         bool ah_hasHwPhyCounters;
 767         u32 ah_aniPeriod;
 768         struct ar5416AniState *ah_curani;
 769         struct ar5416AniState ah_ani[255];
 770         int ah_totalSizeDesired[5];
 771         int ah_coarseHigh[5];
 772         int ah_coarseLow[5];
 773         int ah_firpwr[5];
 774         enum ath9k_ani_cmd ah_ani_function;
 775
 776         u32 ah_intrTxqs;
 777         bool ah_intrMitigation;
 778         enum ath9k_ht_extprotspacing ah_extprotspacing;
 779         u8 ah_txchainmask;
 780         u8 ah_rxchainmask;
 781
 782         struct ar5416IniArray ah_iniModes;
 783         struct ar5416IniArray ah_iniCommon;
 784         struct ar5416IniArray ah_iniBank0;
 785         struct ar5416IniArray ah_iniBB_RfGain;
 786         struct ar5416IniArray ah_iniBank1;
 787         struct ar5416IniArray ah_iniBank2;
 788         struct ar5416IniArray ah_iniBank3;
 789         struct ar5416IniArray ah_iniBank6;
 790         struct ar5416IniArray ah_iniBank6TPC;
 791         struct ar5416IniArray ah_iniBank7;
 792         struct ar5416IniArray ah_iniAddac;
 793         struct ar5416IniArray ah_iniPcieSerdes;
 794         struct ar5416IniArray ah_iniModesAdditional;
 795 };
 796 #define AH5416(_ah) ((struct ath_hal_5416 *)(_ah))
 797
 798 #define FREQ2FBIN(x, y) ((y) ? ((x) - 2300) : (((x) - 4800) / 5))
 799
 800 #define ar5416RfDetach(ah) do {                                 \
 801                 if (AH5416(ah)->ah_rfHal.rfDetach != NULL)      \
 802                         AH5416(ah)->ah_rfHal.rfDetach(ah);      \
 803         } while (0)
 804
 805 #define ath9k_hw_use_flash(_ah)                 \
 806         (!(_ah->ah_flags & AH_USE_EEPROM))
 807
 808
 809 #define DO_DELAY(x) do {                        \
 810                 if ((++(x) % 64) == 0)          \
 811                         udelay(1);              \
 812         } while (0)
 813
 814 #define REG_WRITE_ARRAY(iniarray, column, regWr) do {                   \
 815                 int r;                                                  \
 816                 for (r = 0; r < ((iniarray)->ia_rows); r++) {           \
 817                         REG_WRITE(ah, INI_RA((iniarray), (r), 0),       \
 818                                   INI_RA((iniarray), r, (column)));     \
 819                         DO_DELAY(regWr);                                \
 820                 }                                                       \
 821         } while (0)
 822
 823 #define BASE_ACTIVATE_DELAY         100
 824 #define RTC_PLL_SETTLE_DELAY        1000
 825 #define COEF_SCALE_S                24
 826 #define HT40_CHANNEL_CENTER_SHIFT   10
 827
 828 #define AR5416_EEPROM_MAGIC_OFFSET  0x0
 829
 830 #define AR5416_EEPROM_S             2
 831 #define AR5416_EEPROM_OFFSET        0x2000
 832 #define AR5416_EEPROM_START_ADDR \
 833         (AR_SREV_9100(ah)) ? 0x1fff1000 : 0x503f1200
 834 #define AR5416_EEPROM_MAX           0xae0
 835 #define ar5416_get_eep_ver(_ahp) \
 836         (((_ahp)->ah_eeprom.baseEepHeader.version >> 12) & 0xF)
 837 #define ar5416_get_eep_rev(_ahp) \
 838         (((_ahp)->ah_eeprom.baseEepHeader.version) & 0xFFF)
 839 #define ar5416_get_ntxchains(_txchainmask) \
 840         (((_txchainmask >> 2) & 1) + \
 841                 ((_txchainmask >> 1) & 1) + (_txchainmask & 1))
 842
 843 #ifdef __BIG_ENDIAN
 844 #define AR5416_EEPROM_MAGIC 0x5aa5
 845 #else
 846 #define AR5416_EEPROM_MAGIC 0xa55a
 847 #endif
 848
 849 #define ATH9K_POW_SM(_r, _s)     (((_r) & 0x3f) << (_s))
 850
 851 #define ATH9K_ANTENNA0_CHAINMASK        0x1
 852 #define ATH9K_ANTENNA1_CHAINMASK        0x2
 853
 854 #define ATH9K_NUM_DMA_DEBUG_REGS        8
 855 #define ATH9K_NUM_QUEUES                10
 856
 857 #define HAL_NOISE_IMMUNE_MAX            4
 858 #define HAL_SPUR_IMMUNE_MAX             7
 859 #define HAL_FIRST_STEP_MAX              2
 860
 861 #define ATH9K_ANI_OFDM_TRIG_HIGH          500
 862 #define ATH9K_ANI_OFDM_TRIG_LOW           200
 863 #define ATH9K_ANI_CCK_TRIG_HIGH           200
 864 #define ATH9K_ANI_CCK_TRIG_LOW            100
 865 #define ATH9K_ANI_NOISE_IMMUNE_LVL        4
 866 #define ATH9K_ANI_USE_OFDM_WEAK_SIG       true
 867 #define ATH9K_ANI_CCK_WEAK_SIG_THR        false
 868 #define ATH9K_ANI_SPUR_IMMUNE_LVL         7
 869 #define ATH9K_ANI_FIRSTEP_LVL             0
 870 #define ATH9K_ANI_RSSI_THR_HIGH           40
 871 #define ATH9K_ANI_RSSI_THR_LOW            7
 872 #define ATH9K_ANI_PERIOD                  100
 873
 874 #define AR_GPIOD_MASK                   0x00001FFF
 875 #define AR_GPIO_BIT(_gpio)              (1 << (_gpio))
 876
 877 #define HAL_EP_RND(x, mul) \
 878         ((((x)%(mul)) >= ((mul)/2)) ? ((x) + ((mul) - 1)) / (mul) : (x)/(mul))
 879 #define BEACON_RSSI(ahp) \
 880         HAL_EP_RND(ahp->ah_stats.ast_nodestats.ns_avgbrssi, \
 881                 ATH9K_RSSI_EP_MULTIPLIER)
 882
 883 #define ah_mibStats     ah_stats.ast_mibstats
 884
 885 #define AH_TIMEOUT         100000
 886 #define AH_TIME_QUANTUM        10
 887
 888 #define AR_KEYTABLE_SIZE 128
 889 #define POWER_UP_TIME    200000
 890
 891 #define EXT_ADDITIVE (0x8000)
 892 #define CTL_11A_EXT (CTL_11A | EXT_ADDITIVE)
 893 #define CTL_11G_EXT (CTL_11G | EXT_ADDITIVE)
 894 #define CTL_11B_EXT (CTL_11B | EXT_ADDITIVE)
 895
 896 #define SUB_NUM_CTL_MODES_AT_5G_40 2
 897 #define SUB_NUM_CTL_MODES_AT_2G_40 3
 898 #define SPUR_RSSI_THRESH 40
 899
 900 #define TU_TO_USEC(_tu)         ((_tu) << 10)
 901
 902 #define CAB_TIMEOUT_VAL         10
 903 #define BEACON_TIMEOUT_VAL      10
 904 #define MIN_BEACON_TIMEOUT_VAL   1
 905 #define SLEEP_SLOP               3
 906
 907 #define CCK_SIFS_TIME        10
 908 #define CCK_PREAMBLE_BITS   144
 909 #define CCK_PLCP_BITS        48
 910
 911 #define OFDM_SIFS_TIME        16
 912 #define OFDM_PREAMBLE_TIME    20
 913 #define OFDM_PLCP_BITS        22
 914 #define OFDM_SYMBOL_TIME      4
 915
 916 #define OFDM_SIFS_TIME_HALF     32
 917 #define OFDM_PREAMBLE_TIME_HALF 40
 918 #define OFDM_PLCP_BITS_HALF     22
 919 #define OFDM_SYMBOL_TIME_HALF   8
 920
 921 #define OFDM_SIFS_TIME_QUARTER      64
 922 #define OFDM_PREAMBLE_TIME_QUARTER  80
 923 #define OFDM_PLCP_BITS_QUARTER      22
 924 #define OFDM_SYMBOL_TIME_QUARTER    16
 925
 926 u32 ath9k_hw_get_eeprom(struct ath_hal_5416 *ahp,
 927                         enum eeprom_param param);
 928
 929 #endif