[POWERPC] 85xx: mpc8568mds - update dts to be able to use UCCs
[linux-2.6] / arch / powerpc / mm / hash_native_64.c
1 /*
2  * native hashtable management.
3  *
4  * SMP scalability work:
5  *    Copyright (C) 2001 Anton Blanchard <anton@au.ibm.com>, IBM
6  * 
7  * This program is free software; you can redistribute it and/or
8  * modify it under the terms of the GNU General Public License
9  * as published by the Free Software Foundation; either version
10  * 2 of the License, or (at your option) any later version.
11  */
12
13 #undef DEBUG_LOW
14
15 #include <linux/spinlock.h>
16 #include <linux/bitops.h>
17 #include <linux/threads.h>
18 #include <linux/smp.h>
19
20 #include <asm/abs_addr.h>
21 #include <asm/machdep.h>
22 #include <asm/mmu.h>
23 #include <asm/mmu_context.h>
24 #include <asm/pgtable.h>
25 #include <asm/tlbflush.h>
26 #include <asm/tlb.h>
27 #include <asm/cputable.h>
28 #include <asm/udbg.h>
29 #include <asm/kexec.h>
30
31 #ifdef DEBUG_LOW
32 #define DBG_LOW(fmt...) udbg_printf(fmt)
33 #else
34 #define DBG_LOW(fmt...)
35 #endif
36
37 #define HPTE_LOCK_BIT 3
38
39 static DEFINE_SPINLOCK(native_tlbie_lock);
40
41 static inline void __tlbie(unsigned long va, unsigned int psize)
42 {
43         unsigned int penc;
44
45         /* clear top 16 bits, non SLS segment */
46         va &= ~(0xffffULL << 48);
47
48         switch (psize) {
49         case MMU_PAGE_4K:
50                 va &= ~0xffful;
51                 asm volatile("tlbie %0,0" : : "r" (va) : "memory");
52                 break;
53         default:
54                 penc = mmu_psize_defs[psize].penc;
55                 va &= ~((1ul << mmu_psize_defs[psize].shift) - 1);
56                 va |= penc << 12;
57                 asm volatile("tlbie %0,1" : : "r" (va) : "memory");
58                 break;
59         }
60 }
61
62 static inline void __tlbiel(unsigned long va, unsigned int psize)
63 {
64         unsigned int penc;
65
66         /* clear top 16 bits, non SLS segment */
67         va &= ~(0xffffULL << 48);
68
69         switch (psize) {
70         case MMU_PAGE_4K:
71                 va &= ~0xffful;
72                 asm volatile(".long 0x7c000224 | (%0 << 11) | (0 << 21)"
73                              : : "r"(va) : "memory");
74                 break;
75         default:
76                 penc = mmu_psize_defs[psize].penc;
77                 va &= ~((1ul << mmu_psize_defs[psize].shift) - 1);
78                 va |= penc << 12;
79                 asm volatile(".long 0x7c000224 | (%0 << 11) | (1 << 21)"
80                              : : "r"(va) : "memory");
81                 break;
82         }
83
84 }
85
86 static inline void tlbie(unsigned long va, int psize, int local)
87 {
88         unsigned int use_local = local && cpu_has_feature(CPU_FTR_TLBIEL);
89         int lock_tlbie = !cpu_has_feature(CPU_FTR_LOCKLESS_TLBIE);
90
91         if (use_local)
92                 use_local = mmu_psize_defs[psize].tlbiel;
93         if (lock_tlbie && !use_local)
94                 spin_lock(&native_tlbie_lock);
95         asm volatile("ptesync": : :"memory");
96         if (use_local) {
97                 __tlbiel(va, psize);
98                 asm volatile("ptesync": : :"memory");
99         } else {
100                 __tlbie(va, psize);
101                 asm volatile("eieio; tlbsync; ptesync": : :"memory");
102         }
103         if (lock_tlbie && !use_local)
104                 spin_unlock(&native_tlbie_lock);
105 }
106
107 static inline void native_lock_hpte(struct hash_pte *hptep)
108 {
109         unsigned long *word = &hptep->v;
110
111         while (1) {
112                 if (!test_and_set_bit(HPTE_LOCK_BIT, word))
113                         break;
114                 while(test_bit(HPTE_LOCK_BIT, word))
115                         cpu_relax();
116         }
117 }
118
119 static inline void native_unlock_hpte(struct hash_pte *hptep)
120 {
121         unsigned long *word = &hptep->v;
122
123         asm volatile("lwsync":::"memory");
124         clear_bit(HPTE_LOCK_BIT, word);
125 }
126
127 static long native_hpte_insert(unsigned long hpte_group, unsigned long va,
128                         unsigned long pa, unsigned long rflags,
129                         unsigned long vflags, int psize)
130 {
131         struct hash_pte *hptep = htab_address + hpte_group;
132         unsigned long hpte_v, hpte_r;
133         int i;
134
135         if (!(vflags & HPTE_V_BOLTED)) {
136                 DBG_LOW("    insert(group=%lx, va=%016lx, pa=%016lx,"
137                         " rflags=%lx, vflags=%lx, psize=%d)\n",
138                         hpte_group, va, pa, rflags, vflags, psize);
139         }
140
141         for (i = 0; i < HPTES_PER_GROUP; i++) {
142                 if (! (hptep->v & HPTE_V_VALID)) {
143                         /* retry with lock held */
144                         native_lock_hpte(hptep);
145                         if (! (hptep->v & HPTE_V_VALID))
146                                 break;
147                         native_unlock_hpte(hptep);
148                 }
149
150                 hptep++;
151         }
152
153         if (i == HPTES_PER_GROUP)
154                 return -1;
155
156         hpte_v = hpte_encode_v(va, psize) | vflags | HPTE_V_VALID;
157         hpte_r = hpte_encode_r(pa, psize) | rflags;
158
159         if (!(vflags & HPTE_V_BOLTED)) {
160                 DBG_LOW(" i=%x hpte_v=%016lx, hpte_r=%016lx\n",
161                         i, hpte_v, hpte_r);
162         }
163
164         hptep->r = hpte_r;
165         /* Guarantee the second dword is visible before the valid bit */
166         eieio();
167         /*
168          * Now set the first dword including the valid bit
169          * NOTE: this also unlocks the hpte
170          */
171         hptep->v = hpte_v;
172
173         __asm__ __volatile__ ("ptesync" : : : "memory");
174
175         return i | (!!(vflags & HPTE_V_SECONDARY) << 3);
176 }
177
178 static long native_hpte_remove(unsigned long hpte_group)
179 {
180         struct hash_pte *hptep;
181         int i;
182         int slot_offset;
183         unsigned long hpte_v;
184
185         DBG_LOW("    remove(group=%lx)\n", hpte_group);
186
187         /* pick a random entry to start at */
188         slot_offset = mftb() & 0x7;
189
190         for (i = 0; i < HPTES_PER_GROUP; i++) {
191                 hptep = htab_address + hpte_group + slot_offset;
192                 hpte_v = hptep->v;
193
194                 if ((hpte_v & HPTE_V_VALID) && !(hpte_v & HPTE_V_BOLTED)) {
195                         /* retry with lock held */
196                         native_lock_hpte(hptep);
197                         hpte_v = hptep->v;
198                         if ((hpte_v & HPTE_V_VALID)
199                             && !(hpte_v & HPTE_V_BOLTED))
200                                 break;
201                         native_unlock_hpte(hptep);
202                 }
203
204                 slot_offset++;
205                 slot_offset &= 0x7;
206         }
207
208         if (i == HPTES_PER_GROUP)
209                 return -1;
210
211         /* Invalidate the hpte. NOTE: this also unlocks it */
212         hptep->v = 0;
213
214         return i;
215 }
216
217 static long native_hpte_updatepp(unsigned long slot, unsigned long newpp,
218                                  unsigned long va, int psize, int local)
219 {
220         struct hash_pte *hptep = htab_address + slot;
221         unsigned long hpte_v, want_v;
222         int ret = 0;
223
224         want_v = hpte_encode_v(va, psize);
225
226         DBG_LOW("    update(va=%016lx, avpnv=%016lx, hash=%016lx, newpp=%x)",
227                 va, want_v & HPTE_V_AVPN, slot, newpp);
228
229         native_lock_hpte(hptep);
230
231         hpte_v = hptep->v;
232
233         /* Even if we miss, we need to invalidate the TLB */
234         if (!HPTE_V_COMPARE(hpte_v, want_v) || !(hpte_v & HPTE_V_VALID)) {
235                 DBG_LOW(" -> miss\n");
236                 ret = -1;
237         } else {
238                 DBG_LOW(" -> hit\n");
239                 /* Update the HPTE */
240                 hptep->r = (hptep->r & ~(HPTE_R_PP | HPTE_R_N)) |
241                         (newpp & (HPTE_R_PP | HPTE_R_N | HPTE_R_C));
242         }
243         native_unlock_hpte(hptep);
244
245         /* Ensure it is out of the tlb too. */
246         tlbie(va, psize, local);
247
248         return ret;
249 }
250
251 static long native_hpte_find(unsigned long va, int psize)
252 {
253         struct hash_pte *hptep;
254         unsigned long hash;
255         unsigned long i, j;
256         long slot;
257         unsigned long want_v, hpte_v;
258
259         hash = hpt_hash(va, mmu_psize_defs[psize].shift);
260         want_v = hpte_encode_v(va, psize);
261
262         for (j = 0; j < 2; j++) {
263                 slot = (hash & htab_hash_mask) * HPTES_PER_GROUP;
264                 for (i = 0; i < HPTES_PER_GROUP; i++) {
265                         hptep = htab_address + slot;
266                         hpte_v = hptep->v;
267
268                         if (HPTE_V_COMPARE(hpte_v, want_v)
269                             && (hpte_v & HPTE_V_VALID)
270                             && ( !!(hpte_v & HPTE_V_SECONDARY) == j)) {
271                                 /* HPTE matches */
272                                 if (j)
273                                         slot = -slot;
274                                 return slot;
275                         }
276                         ++slot;
277                 }
278                 hash = ~hash;
279         }
280
281         return -1;
282 }
283
284 /*
285  * Update the page protection bits. Intended to be used to create
286  * guard pages for kernel data structures on pages which are bolted
287  * in the HPT. Assumes pages being operated on will not be stolen.
288  *
289  * No need to lock here because we should be the only user.
290  */
291 static void native_hpte_updateboltedpp(unsigned long newpp, unsigned long ea,
292                                        int psize)
293 {
294         unsigned long vsid, va;
295         long slot;
296         struct hash_pte *hptep;
297
298         vsid = get_kernel_vsid(ea);
299         va = (vsid << 28) | (ea & 0x0fffffff);
300
301         slot = native_hpte_find(va, psize);
302         if (slot == -1)
303                 panic("could not find page to bolt\n");
304         hptep = htab_address + slot;
305
306         /* Update the HPTE */
307         hptep->r = (hptep->r & ~(HPTE_R_PP | HPTE_R_N)) |
308                 (newpp & (HPTE_R_PP | HPTE_R_N));
309
310         /* Ensure it is out of the tlb too. */
311         tlbie(va, psize, 0);
312 }
313
314 static void native_hpte_invalidate(unsigned long slot, unsigned long va,
315                                    int psize, int local)
316 {
317         struct hash_pte *hptep = htab_address + slot;
318         unsigned long hpte_v;
319         unsigned long want_v;
320         unsigned long flags;
321
322         local_irq_save(flags);
323
324         DBG_LOW("    invalidate(va=%016lx, hash: %x)\n", va, slot);
325
326         want_v = hpte_encode_v(va, psize);
327         native_lock_hpte(hptep);
328         hpte_v = hptep->v;
329
330         /* Even if we miss, we need to invalidate the TLB */
331         if (!HPTE_V_COMPARE(hpte_v, want_v) || !(hpte_v & HPTE_V_VALID))
332                 native_unlock_hpte(hptep);
333         else
334                 /* Invalidate the hpte. NOTE: this also unlocks it */
335                 hptep->v = 0;
336
337         /* Invalidate the TLB */
338         tlbie(va, psize, local);
339
340         local_irq_restore(flags);
341 }
342
343 #define LP_SHIFT        12
344 #define LP_BITS         8
345 #define LP_MASK(i)      ((0xFF >> (i)) << LP_SHIFT)
346
347 static void hpte_decode(struct hash_pte *hpte, unsigned long slot,
348                         int *psize, unsigned long *va)
349 {
350         unsigned long hpte_r = hpte->r;
351         unsigned long hpte_v = hpte->v;
352         unsigned long avpn;
353         int i, size, shift, penc;
354
355         if (!(hpte_v & HPTE_V_LARGE))
356                 size = MMU_PAGE_4K;
357         else {
358                 for (i = 0; i < LP_BITS; i++) {
359                         if ((hpte_r & LP_MASK(i+1)) == LP_MASK(i+1))
360                                 break;
361                 }
362                 penc = LP_MASK(i+1) >> LP_SHIFT;
363                 for (size = 0; size < MMU_PAGE_COUNT; size++) {
364
365                         /* 4K pages are not represented by LP */
366                         if (size == MMU_PAGE_4K)
367                                 continue;
368
369                         /* valid entries have a shift value */
370                         if (!mmu_psize_defs[size].shift)
371                                 continue;
372
373                         if (penc == mmu_psize_defs[size].penc)
374                                 break;
375                 }
376         }
377
378         /* This works for all page sizes, and for 256M and 1T segments */
379         shift = mmu_psize_defs[size].shift;
380         avpn = (HPTE_V_AVPN_VAL(hpte_v) & ~mmu_psize_defs[size].avpnm) << 23;
381
382         if (shift < 23) {
383                 unsigned long vpi, vsid, pteg;
384
385                 pteg = slot / HPTES_PER_GROUP;
386                 if (hpte_v & HPTE_V_SECONDARY)
387                         pteg = ~pteg;
388                 switch (hpte_v >> HPTE_V_SSIZE_SHIFT) {
389                 case MMU_SEGSIZE_256M:
390                         vpi = ((avpn >> 28) ^ pteg) & htab_hash_mask;
391                         break;
392                 case MMU_SEGSIZE_1T:
393                         vsid = avpn >> 40;
394                         vpi = (vsid ^ (vsid << 25) ^ pteg) & htab_hash_mask;
395                         break;
396                 default:
397                         avpn = vpi = size = 0;
398                 }
399                 avpn |= (vpi << mmu_psize_defs[size].shift);
400         }
401
402         *va = avpn;
403         *psize = size;
404 }
405
406 /*
407  * clear all mappings on kexec.  All cpus are in real mode (or they will
408  * be when they isi), and we are the only one left.  We rely on our kernel
409  * mapping being 0xC0's and the hardware ignoring those two real bits.
410  *
411  * TODO: add batching support when enabled.  remember, no dynamic memory here,
412  * athough there is the control page available...
413  */
414 static void native_hpte_clear(void)
415 {
416         unsigned long slot, slots, flags;
417         struct hash_pte *hptep = htab_address;
418         unsigned long hpte_v, va;
419         unsigned long pteg_count;
420         int psize;
421
422         pteg_count = htab_hash_mask + 1;
423
424         local_irq_save(flags);
425
426         /* we take the tlbie lock and hold it.  Some hardware will
427          * deadlock if we try to tlbie from two processors at once.
428          */
429         spin_lock(&native_tlbie_lock);
430
431         slots = pteg_count * HPTES_PER_GROUP;
432
433         for (slot = 0; slot < slots; slot++, hptep++) {
434                 /*
435                  * we could lock the pte here, but we are the only cpu
436                  * running,  right?  and for crash dump, we probably
437                  * don't want to wait for a maybe bad cpu.
438                  */
439                 hpte_v = hptep->v;
440
441                 /*
442                  * Call __tlbie() here rather than tlbie() since we
443                  * already hold the native_tlbie_lock.
444                  */
445                 if (hpte_v & HPTE_V_VALID) {
446                         hpte_decode(hptep, slot, &psize, &va);
447                         hptep->v = 0;
448                         __tlbie(va, psize);
449                 }
450         }
451
452         asm volatile("eieio; tlbsync; ptesync":::"memory");
453         spin_unlock(&native_tlbie_lock);
454         local_irq_restore(flags);
455 }
456
457 /*
458  * Batched hash table flush, we batch the tlbie's to avoid taking/releasing
459  * the lock all the time
460  */
461 static void native_flush_hash_range(unsigned long number, int local)
462 {
463         unsigned long va, hash, index, hidx, shift, slot;
464         struct hash_pte *hptep;
465         unsigned long hpte_v;
466         unsigned long want_v;
467         unsigned long flags;
468         real_pte_t pte;
469         struct ppc64_tlb_batch *batch = &__get_cpu_var(ppc64_tlb_batch);
470         unsigned long psize = batch->psize;
471         int i;
472
473         local_irq_save(flags);
474
475         for (i = 0; i < number; i++) {
476                 va = batch->vaddr[i];
477                 pte = batch->pte[i];
478
479                 pte_iterate_hashed_subpages(pte, psize, va, index, shift) {
480                         hash = hpt_hash(va, shift);
481                         hidx = __rpte_to_hidx(pte, index);
482                         if (hidx & _PTEIDX_SECONDARY)
483                                 hash = ~hash;
484                         slot = (hash & htab_hash_mask) * HPTES_PER_GROUP;
485                         slot += hidx & _PTEIDX_GROUP_IX;
486                         hptep = htab_address + slot;
487                         want_v = hpte_encode_v(va, psize);
488                         native_lock_hpte(hptep);
489                         hpte_v = hptep->v;
490                         if (!HPTE_V_COMPARE(hpte_v, want_v) ||
491                             !(hpte_v & HPTE_V_VALID))
492                                 native_unlock_hpte(hptep);
493                         else
494                                 hptep->v = 0;
495                 } pte_iterate_hashed_end();
496         }
497
498         if (cpu_has_feature(CPU_FTR_TLBIEL) &&
499             mmu_psize_defs[psize].tlbiel && local) {
500                 asm volatile("ptesync":::"memory");
501                 for (i = 0; i < number; i++) {
502                         va = batch->vaddr[i];
503                         pte = batch->pte[i];
504
505                         pte_iterate_hashed_subpages(pte, psize, va, index,
506                                                     shift) {
507                                 __tlbiel(va, psize);
508                         } pte_iterate_hashed_end();
509                 }
510                 asm volatile("ptesync":::"memory");
511         } else {
512                 int lock_tlbie = !cpu_has_feature(CPU_FTR_LOCKLESS_TLBIE);
513
514                 if (lock_tlbie)
515                         spin_lock(&native_tlbie_lock);
516
517                 asm volatile("ptesync":::"memory");
518                 for (i = 0; i < number; i++) {
519                         va = batch->vaddr[i];
520                         pte = batch->pte[i];
521
522                         pte_iterate_hashed_subpages(pte, psize, va, index,
523                                                     shift) {
524                                 __tlbie(va, psize);
525                         } pte_iterate_hashed_end();
526                 }
527                 asm volatile("eieio; tlbsync; ptesync":::"memory");
528
529                 if (lock_tlbie)
530                         spin_unlock(&native_tlbie_lock);
531         }
532
533         local_irq_restore(flags);
534 }
535
536 #ifdef CONFIG_PPC_PSERIES
537 /* Disable TLB batching on nighthawk */
538 static inline int tlb_batching_enabled(void)
539 {
540         struct device_node *root = of_find_node_by_path("/");
541         int enabled = 1;
542
543         if (root) {
544                 const char *model = of_get_property(root, "model", NULL);
545                 if (model && !strcmp(model, "IBM,9076-N81"))
546                         enabled = 0;
547                 of_node_put(root);
548         }
549
550         return enabled;
551 }
552 #else
553 static inline int tlb_batching_enabled(void)
554 {
555         return 1;
556 }
557 #endif
558
559 void __init hpte_init_native(void)
560 {
561         ppc_md.hpte_invalidate  = native_hpte_invalidate;
562         ppc_md.hpte_updatepp    = native_hpte_updatepp;
563         ppc_md.hpte_updateboltedpp = native_hpte_updateboltedpp;
564         ppc_md.hpte_insert      = native_hpte_insert;
565         ppc_md.hpte_remove      = native_hpte_remove;
566         ppc_md.hpte_clear_all   = native_hpte_clear;
567         if (tlb_batching_enabled())
568                 ppc_md.flush_hash_range = native_flush_hash_range;
569 }