b43: Fix bandswitch
[linux-2.6] / drivers / net / wireless / b43 / b43.h
1 #ifndef B43_H_
2 #define B43_H_
3
4 #include <linux/kernel.h>
5 #include <linux/spinlock.h>
6 #include <linux/interrupt.h>
7 #include <linux/hw_random.h>
8 #include <linux/ssb/ssb.h>
9 #include <net/mac80211.h>
10
11 #include "debugfs.h"
12 #include "leds.h"
13 #include "rfkill.h"
14 #include "lo.h"
15 #include "phy.h"
16
17
18 /* The unique identifier of the firmware that's officially supported by
19  * this driver version. */
20 #define B43_SUPPORTED_FIRMWARE_ID       "FW13"
21
22
23 #ifdef CONFIG_B43_DEBUG
24 # define B43_DEBUG      1
25 #else
26 # define B43_DEBUG      0
27 #endif
28
29 #define B43_RX_MAX_SSI                  60
30
31 /* MMIO offsets */
32 #define B43_MMIO_DMA0_REASON            0x20
33 #define B43_MMIO_DMA0_IRQ_MASK          0x24
34 #define B43_MMIO_DMA1_REASON            0x28
35 #define B43_MMIO_DMA1_IRQ_MASK          0x2C
36 #define B43_MMIO_DMA2_REASON            0x30
37 #define B43_MMIO_DMA2_IRQ_MASK          0x34
38 #define B43_MMIO_DMA3_REASON            0x38
39 #define B43_MMIO_DMA3_IRQ_MASK          0x3C
40 #define B43_MMIO_DMA4_REASON            0x40
41 #define B43_MMIO_DMA4_IRQ_MASK          0x44
42 #define B43_MMIO_DMA5_REASON            0x48
43 #define B43_MMIO_DMA5_IRQ_MASK          0x4C
44 #define B43_MMIO_MACCTL                 0x120   /* MAC control */
45 #define B43_MMIO_MACCMD                 0x124   /* MAC command */
46 #define B43_MMIO_GEN_IRQ_REASON         0x128
47 #define B43_MMIO_GEN_IRQ_MASK           0x12C
48 #define B43_MMIO_RAM_CONTROL            0x130
49 #define B43_MMIO_RAM_DATA               0x134
50 #define B43_MMIO_PS_STATUS              0x140
51 #define B43_MMIO_RADIO_HWENABLED_HI     0x158
52 #define B43_MMIO_SHM_CONTROL            0x160
53 #define B43_MMIO_SHM_DATA               0x164
54 #define B43_MMIO_SHM_DATA_UNALIGNED     0x166
55 #define B43_MMIO_XMITSTAT_0             0x170
56 #define B43_MMIO_XMITSTAT_1             0x174
57 #define B43_MMIO_REV3PLUS_TSF_LOW       0x180   /* core rev >= 3 only */
58 #define B43_MMIO_REV3PLUS_TSF_HIGH      0x184   /* core rev >= 3 only */
59 #define B43_MMIO_TSF_CFP_REP            0x188
60 #define B43_MMIO_TSF_CFP_START          0x18C
61 #define B43_MMIO_TSF_CFP_MAXDUR         0x190
62
63 /* 32-bit DMA */
64 #define B43_MMIO_DMA32_BASE0            0x200
65 #define B43_MMIO_DMA32_BASE1            0x220
66 #define B43_MMIO_DMA32_BASE2            0x240
67 #define B43_MMIO_DMA32_BASE3            0x260
68 #define B43_MMIO_DMA32_BASE4            0x280
69 #define B43_MMIO_DMA32_BASE5            0x2A0
70 /* 64-bit DMA */
71 #define B43_MMIO_DMA64_BASE0            0x200
72 #define B43_MMIO_DMA64_BASE1            0x240
73 #define B43_MMIO_DMA64_BASE2            0x280
74 #define B43_MMIO_DMA64_BASE3            0x2C0
75 #define B43_MMIO_DMA64_BASE4            0x300
76 #define B43_MMIO_DMA64_BASE5            0x340
77
78 #define B43_MMIO_PHY_VER                0x3E0
79 #define B43_MMIO_PHY_RADIO              0x3E2
80 #define B43_MMIO_PHY0                   0x3E6
81 #define B43_MMIO_ANTENNA                0x3E8
82 #define B43_MMIO_CHANNEL                0x3F0
83 #define B43_MMIO_CHANNEL_EXT            0x3F4
84 #define B43_MMIO_RADIO_CONTROL          0x3F6
85 #define B43_MMIO_RADIO_DATA_HIGH        0x3F8
86 #define B43_MMIO_RADIO_DATA_LOW         0x3FA
87 #define B43_MMIO_PHY_CONTROL            0x3FC
88 #define B43_MMIO_PHY_DATA               0x3FE
89 #define B43_MMIO_MACFILTER_CONTROL      0x420
90 #define B43_MMIO_MACFILTER_DATA         0x422
91 #define B43_MMIO_RCMTA_COUNT            0x43C
92 #define B43_MMIO_RADIO_HWENABLED_LO     0x49A
93 #define B43_MMIO_GPIO_CONTROL           0x49C
94 #define B43_MMIO_GPIO_MASK              0x49E
95 #define B43_MMIO_TSF_CFP_START_LOW      0x604
96 #define B43_MMIO_TSF_CFP_START_HIGH     0x606
97 #define B43_MMIO_TSF_0                  0x632   /* core rev < 3 only */
98 #define B43_MMIO_TSF_1                  0x634   /* core rev < 3 only */
99 #define B43_MMIO_TSF_2                  0x636   /* core rev < 3 only */
100 #define B43_MMIO_TSF_3                  0x638   /* core rev < 3 only */
101 #define B43_MMIO_RNG                    0x65A
102 #define B43_MMIO_POWERUP_DELAY          0x6A8
103
104 /* SPROM boardflags_lo values */
105 #define B43_BFL_BTCOEXIST               0x0001  /* implements Bluetooth coexistance */
106 #define B43_BFL_PACTRL                  0x0002  /* GPIO 9 controlling the PA */
107 #define B43_BFL_AIRLINEMODE             0x0004  /* implements GPIO 13 radio disable indication */
108 #define B43_BFL_RSSI                    0x0008  /* software calculates nrssi slope. */
109 #define B43_BFL_ENETSPI                 0x0010  /* has ephy roboswitch spi */
110 #define B43_BFL_XTAL_NOSLOW             0x0020  /* no slow clock available */
111 #define B43_BFL_CCKHIPWR                0x0040  /* can do high power CCK transmission */
112 #define B43_BFL_ENETADM                 0x0080  /* has ADMtek switch */
113 #define B43_BFL_ENETVLAN                0x0100  /* can do vlan */
114 #define B43_BFL_AFTERBURNER             0x0200  /* supports Afterburner mode */
115 #define B43_BFL_NOPCI                   0x0400  /* leaves PCI floating */
116 #define B43_BFL_FEM                     0x0800  /* supports the Front End Module */
117 #define B43_BFL_EXTLNA                  0x1000  /* has an external LNA */
118 #define B43_BFL_HGPA                    0x2000  /* had high gain PA */
119 #define B43_BFL_BTCMOD                  0x4000  /* BFL_BTCOEXIST is given in alternate GPIOs */
120 #define B43_BFL_ALTIQ                   0x8000  /* alternate I/Q settings */
121
122 /* GPIO register offset, in both ChipCommon and PCI core. */
123 #define B43_GPIO_CONTROL                0x6c
124
125 /* SHM Routing */
126 enum {
127         B43_SHM_UCODE,          /* Microcode memory */
128         B43_SHM_SHARED,         /* Shared memory */
129         B43_SHM_SCRATCH,        /* Scratch memory */
130         B43_SHM_HW,             /* Internal hardware register */
131         B43_SHM_RCMTA,          /* Receive match transmitter address (rev >= 5 only) */
132 };
133 /* SHM Routing modifiers */
134 #define B43_SHM_AUTOINC_R               0x0200  /* Auto-increment address on read */
135 #define B43_SHM_AUTOINC_W               0x0100  /* Auto-increment address on write */
136 #define B43_SHM_AUTOINC_RW              (B43_SHM_AUTOINC_R | \
137                                          B43_SHM_AUTOINC_W)
138
139 /* Misc SHM_SHARED offsets */
140 #define B43_SHM_SH_WLCOREREV            0x0016  /* 802.11 core revision */
141 #define B43_SHM_SH_PCTLWDPOS            0x0008
142 #define B43_SHM_SH_RXPADOFF             0x0034  /* RX Padding data offset (PIO only) */
143 #define B43_SHM_SH_PHYVER               0x0050  /* PHY version */
144 #define B43_SHM_SH_PHYTYPE              0x0052  /* PHY type */
145 #define B43_SHM_SH_ANTSWAP              0x005C  /* Antenna swap threshold */
146 #define B43_SHM_SH_HOSTFLO              0x005E  /* Hostflags for ucode options (low) */
147 #define B43_SHM_SH_HOSTFHI              0x0060  /* Hostflags for ucode options (high) */
148 #define B43_SHM_SH_RFATT                0x0064  /* Current radio attenuation value */
149 #define B43_SHM_SH_RADAR                0x0066  /* Radar register */
150 #define B43_SHM_SH_PHYTXNOI             0x006E  /* PHY noise directly after TX (lower 8bit only) */
151 #define B43_SHM_SH_RFRXSP1              0x0072  /* RF RX SP Register 1 */
152 #define B43_SHM_SH_CHAN                 0x00A0  /* Current channel (low 8bit only) */
153 #define  B43_SHM_SH_CHAN_5GHZ           0x0100  /* Bit set, if 5Ghz channel */
154 #define B43_SHM_SH_BCMCFIFOID           0x0108  /* Last posted cookie to the bcast/mcast FIFO */
155 /* SHM_SHARED TX FIFO variables */
156 #define B43_SHM_SH_SIZE01               0x0098  /* TX FIFO size for FIFO 0 (low) and 1 (high) */
157 #define B43_SHM_SH_SIZE23               0x009A  /* TX FIFO size for FIFO 2 and 3 */
158 #define B43_SHM_SH_SIZE45               0x009C  /* TX FIFO size for FIFO 4 and 5 */
159 #define B43_SHM_SH_SIZE67               0x009E  /* TX FIFO size for FIFO 6 and 7 */
160 /* SHM_SHARED background noise */
161 #define B43_SHM_SH_JSSI0                0x0088  /* Measure JSSI 0 */
162 #define B43_SHM_SH_JSSI1                0x008A  /* Measure JSSI 1 */
163 #define B43_SHM_SH_JSSIAUX              0x008C  /* Measure JSSI AUX */
164 /* SHM_SHARED crypto engine */
165 #define B43_SHM_SH_DEFAULTIV            0x003C  /* Default IV location */
166 #define B43_SHM_SH_NRRXTRANS            0x003E  /* # of soft RX transmitter addresses (max 8) */
167 #define B43_SHM_SH_KTP                  0x0056  /* Key table pointer */
168 #define B43_SHM_SH_TKIPTSCTTAK          0x0318
169 #define B43_SHM_SH_KEYIDXBLOCK          0x05D4  /* Key index/algorithm block (v4 firmware) */
170 #define B43_SHM_SH_PSM                  0x05F4  /* PSM transmitter address match block (rev < 5) */
171 /* SHM_SHARED WME variables */
172 #define B43_SHM_SH_EDCFSTAT             0x000E  /* EDCF status */
173 #define B43_SHM_SH_TXFCUR               0x0030  /* TXF current index */
174 #define B43_SHM_SH_EDCFQ                0x0240  /* EDCF Q info */
175 /* SHM_SHARED powersave mode related */
176 #define B43_SHM_SH_SLOTT                0x0010  /* Slot time */
177 #define B43_SHM_SH_DTIMPER              0x0012  /* DTIM period */
178 #define B43_SHM_SH_NOSLPZNATDTIM        0x004C  /* NOSLPZNAT DTIM */
179 /* SHM_SHARED beacon/AP variables */
180 #define B43_SHM_SH_BTL0                 0x0018  /* Beacon template length 0 */
181 #define B43_SHM_SH_BTL1                 0x001A  /* Beacon template length 1 */
182 #define B43_SHM_SH_BTSFOFF              0x001C  /* Beacon TSF offset */
183 #define B43_SHM_SH_TIMBPOS              0x001E  /* TIM B position in beacon */
184 #define B43_SHM_SH_DTIMP                0x0012  /* DTIP period */
185 #define B43_SHM_SH_MCASTCOOKIE          0x00A8  /* Last bcast/mcast frame ID */
186 #define B43_SHM_SH_SFFBLIM              0x0044  /* Short frame fallback retry limit */
187 #define B43_SHM_SH_LFFBLIM              0x0046  /* Long frame fallback retry limit */
188 #define B43_SHM_SH_BEACPHYCTL           0x0054  /* Beacon PHY TX control word (see PHY TX control) */
189 #define B43_SHM_SH_EXTNPHYCTL           0x00B0  /* Extended bytes for beacon PHY control (N) */
190 /* SHM_SHARED ACK/CTS control */
191 #define B43_SHM_SH_ACKCTSPHYCTL         0x0022  /* ACK/CTS PHY control word (see PHY TX control) */
192 /* SHM_SHARED probe response variables */
193 #define B43_SHM_SH_PRSSID               0x0160  /* Probe Response SSID */
194 #define B43_SHM_SH_PRSSIDLEN            0x0048  /* Probe Response SSID length */
195 #define B43_SHM_SH_PRTLEN               0x004A  /* Probe Response template length */
196 #define B43_SHM_SH_PRMAXTIME            0x0074  /* Probe Response max time */
197 #define B43_SHM_SH_PRPHYCTL             0x0188  /* Probe Response PHY TX control word */
198 /* SHM_SHARED rate tables */
199 #define B43_SHM_SH_OFDMDIRECT           0x01C0  /* Pointer to OFDM direct map */
200 #define B43_SHM_SH_OFDMBASIC            0x01E0  /* Pointer to OFDM basic rate map */
201 #define B43_SHM_SH_CCKDIRECT            0x0200  /* Pointer to CCK direct map */
202 #define B43_SHM_SH_CCKBASIC             0x0220  /* Pointer to CCK basic rate map */
203 /* SHM_SHARED microcode soft registers */
204 #define B43_SHM_SH_UCODEREV             0x0000  /* Microcode revision */
205 #define B43_SHM_SH_UCODEPATCH           0x0002  /* Microcode patchlevel */
206 #define B43_SHM_SH_UCODEDATE            0x0004  /* Microcode date */
207 #define B43_SHM_SH_UCODETIME            0x0006  /* Microcode time */
208 #define B43_SHM_SH_UCODESTAT            0x0040  /* Microcode debug status code */
209 #define  B43_SHM_SH_UCODESTAT_INVALID   0
210 #define  B43_SHM_SH_UCODESTAT_INIT      1
211 #define  B43_SHM_SH_UCODESTAT_ACTIVE    2
212 #define  B43_SHM_SH_UCODESTAT_SUSP      3       /* suspended */
213 #define  B43_SHM_SH_UCODESTAT_SLEEP     4       /* asleep (PS) */
214 #define B43_SHM_SH_MAXBFRAMES           0x0080  /* Maximum number of frames in a burst */
215 #define B43_SHM_SH_SPUWKUP              0x0094  /* pre-wakeup for synth PU in us */
216 #define B43_SHM_SH_PRETBTT              0x0096  /* pre-TBTT in us */
217
218 /* SHM_SCRATCH offsets */
219 #define B43_SHM_SC_MINCONT              0x0003  /* Minimum contention window */
220 #define B43_SHM_SC_MAXCONT              0x0004  /* Maximum contention window */
221 #define B43_SHM_SC_CURCONT              0x0005  /* Current contention window */
222 #define B43_SHM_SC_SRLIMIT              0x0006  /* Short retry count limit */
223 #define B43_SHM_SC_LRLIMIT              0x0007  /* Long retry count limit */
224 #define B43_SHM_SC_DTIMC                0x0008  /* Current DTIM count */
225 #define B43_SHM_SC_BTL0LEN              0x0015  /* Beacon 0 template length */
226 #define B43_SHM_SC_BTL1LEN              0x0016  /* Beacon 1 template length */
227 #define B43_SHM_SC_SCFB                 0x0017  /* Short frame transmit count threshold for rate fallback */
228 #define B43_SHM_SC_LCFB                 0x0018  /* Long frame transmit count threshold for rate fallback */
229
230 /* Hardware Radio Enable masks */
231 #define B43_MMIO_RADIO_HWENABLED_HI_MASK (1 << 16)
232 #define B43_MMIO_RADIO_HWENABLED_LO_MASK (1 << 4)
233
234 /* HostFlags. See b43_hf_read/write() */
235 #define B43_HF_ANTDIVHELP               0x00000001      /* ucode antenna div helper */
236 #define B43_HF_SYMW                     0x00000002      /* G-PHY SYM workaround */
237 #define B43_HF_RXPULLW                  0x00000004      /* RX pullup workaround */
238 #define B43_HF_CCKBOOST                 0x00000008      /* 4dB CCK power boost (exclusive with OFDM boost) */
239 #define B43_HF_BTCOEX                   0x00000010      /* Bluetooth coexistance */
240 #define B43_HF_GDCW                     0x00000020      /* G-PHY DV canceller filter bw workaround */
241 #define B43_HF_OFDMPABOOST              0x00000040      /* Enable PA gain boost for OFDM */
242 #define B43_HF_ACPR                     0x00000080      /* Disable for Japan, channel 14 */
243 #define B43_HF_EDCF                     0x00000100      /* on if WME and MAC suspended */
244 #define B43_HF_TSSIRPSMW                0x00000200      /* TSSI reset PSM ucode workaround */
245 #define B43_HF_DSCRQ                    0x00000400      /* Disable slow clock request in ucode */
246 #define B43_HF_ACIW                     0x00000800      /* ACI workaround: shift bits by 2 on PHY CRS */
247 #define B43_HF_2060W                    0x00001000      /* 2060 radio workaround */
248 #define B43_HF_RADARW                   0x00002000      /* Radar workaround */
249 #define B43_HF_USEDEFKEYS               0x00004000      /* Enable use of default keys */
250 #define B43_HF_BT4PRIOCOEX              0x00010000      /* Bluetooth 2-priority coexistance */
251 #define B43_HF_FWKUP                    0x00020000      /* Fast wake-up ucode */
252 #define B43_HF_VCORECALC                0x00040000      /* Force VCO recalculation when powering up synthpu */
253 #define B43_HF_PCISCW                   0x00080000      /* PCI slow clock workaround */
254 #define B43_HF_4318TSSI                 0x00200000      /* 4318 TSSI */
255 #define B43_HF_FBCMCFIFO                0x00400000      /* Flush bcast/mcast FIFO immediately */
256 #define B43_HF_HWPCTL                   0x00800000      /* Enable hardwarre power control */
257 #define B43_HF_BTCOEXALT                0x01000000      /* Bluetooth coexistance in alternate pins */
258 #define B43_HF_TXBTCHECK                0x02000000      /* Bluetooth check during transmission */
259 #define B43_HF_SKCFPUP                  0x04000000      /* Skip CFP update */
260
261 /* MacFilter offsets. */
262 #define B43_MACFILTER_SELF              0x0000
263 #define B43_MACFILTER_BSSID             0x0003
264
265 /* PowerControl */
266 #define B43_PCTL_IN                     0xB0
267 #define B43_PCTL_OUT                    0xB4
268 #define B43_PCTL_OUTENABLE              0xB8
269 #define B43_PCTL_XTAL_POWERUP           0x40
270 #define B43_PCTL_PLL_POWERDOWN          0x80
271
272 /* PowerControl Clock Modes */
273 #define B43_PCTL_CLK_FAST               0x00
274 #define B43_PCTL_CLK_SLOW               0x01
275 #define B43_PCTL_CLK_DYNAMIC            0x02
276
277 #define B43_PCTL_FORCE_SLOW             0x0800
278 #define B43_PCTL_FORCE_PLL              0x1000
279 #define B43_PCTL_DYN_XTAL               0x2000
280
281 /* PHYVersioning */
282 #define B43_PHYTYPE_A                   0x00
283 #define B43_PHYTYPE_B                   0x01
284 #define B43_PHYTYPE_G                   0x02
285 #define B43_PHYTYPE_N                   0x04
286 #define B43_PHYTYPE_LP                  0x05
287
288 /* PHYRegisters */
289 #define B43_PHY_ILT_A_CTRL              0x0072
290 #define B43_PHY_ILT_A_DATA1             0x0073
291 #define B43_PHY_ILT_A_DATA2             0x0074
292 #define B43_PHY_G_LO_CONTROL            0x0810
293 #define B43_PHY_ILT_G_CTRL              0x0472
294 #define B43_PHY_ILT_G_DATA1             0x0473
295 #define B43_PHY_ILT_G_DATA2             0x0474
296 #define B43_PHY_A_PCTL                  0x007B
297 #define B43_PHY_G_PCTL                  0x0029
298 #define B43_PHY_A_CRS                   0x0029
299 #define B43_PHY_RADIO_BITFIELD          0x0401
300 #define B43_PHY_G_CRS                   0x0429
301 #define B43_PHY_NRSSILT_CTRL            0x0803
302 #define B43_PHY_NRSSILT_DATA            0x0804
303
304 /* RadioRegisters */
305 #define B43_RADIOCTL_ID                 0x01
306
307 /* MAC Control bitfield */
308 #define B43_MACCTL_ENABLED              0x00000001      /* MAC Enabled */
309 #define B43_MACCTL_PSM_RUN              0x00000002      /* Run Microcode */
310 #define B43_MACCTL_PSM_JMP0             0x00000004      /* Microcode jump to 0 */
311 #define B43_MACCTL_SHM_ENABLED          0x00000100      /* SHM Enabled */
312 #define B43_MACCTL_SHM_UPPER            0x00000200      /* SHM Upper */
313 #define B43_MACCTL_IHR_ENABLED          0x00000400      /* IHR Region Enabled */
314 #define B43_MACCTL_PSM_DBG              0x00002000      /* Microcode debugging enabled */
315 #define B43_MACCTL_GPOUTSMSK            0x0000C000      /* GPOUT Select Mask */
316 #define B43_MACCTL_BE                   0x00010000      /* Big Endian mode */
317 #define B43_MACCTL_INFRA                0x00020000      /* Infrastructure mode */
318 #define B43_MACCTL_AP                   0x00040000      /* AccessPoint mode */
319 #define B43_MACCTL_RADIOLOCK            0x00080000      /* Radio lock */
320 #define B43_MACCTL_BEACPROMISC          0x00100000      /* Beacon Promiscuous */
321 #define B43_MACCTL_KEEP_BADPLCP         0x00200000      /* Keep frames with bad PLCP */
322 #define B43_MACCTL_KEEP_CTL             0x00400000      /* Keep control frames */
323 #define B43_MACCTL_KEEP_BAD             0x00800000      /* Keep bad frames (FCS) */
324 #define B43_MACCTL_PROMISC              0x01000000      /* Promiscuous mode */
325 #define B43_MACCTL_HWPS                 0x02000000      /* Hardware Power Saving */
326 #define B43_MACCTL_AWAKE                0x04000000      /* Device is awake */
327 #define B43_MACCTL_CLOSEDNET            0x08000000      /* Closed net (no SSID bcast) */
328 #define B43_MACCTL_TBTTHOLD             0x10000000      /* TBTT Hold */
329 #define B43_MACCTL_DISCTXSTAT           0x20000000      /* Discard TX status */
330 #define B43_MACCTL_DISCPMQ              0x40000000      /* Discard Power Management Queue */
331 #define B43_MACCTL_GMODE                0x80000000      /* G Mode */
332
333 /* MAC Command bitfield */
334 #define B43_MACCMD_BEACON0_VALID        0x00000001      /* Beacon 0 in template RAM is busy/valid */
335 #define B43_MACCMD_BEACON1_VALID        0x00000002      /* Beacon 1 in template RAM is busy/valid */
336 #define B43_MACCMD_DFQ_VALID            0x00000004      /* Directed frame queue valid (IBSS PS mode, ATIM) */
337 #define B43_MACCMD_CCA                  0x00000008      /* Clear channel assessment */
338 #define B43_MACCMD_BGNOISE              0x00000010      /* Background noise */
339
340 /* 802.11 core specific TM State Low (SSB_TMSLOW) flags */
341 #define B43_TMSLOW_GMODE                0x20000000      /* G Mode Enable */
342 #define B43_TMSLOW_PHYCLKSPEED          0x00C00000      /* PHY clock speed mask (N-PHY only) */
343 #define  B43_TMSLOW_PHYCLKSPEED_40MHZ   0x00000000      /* 40 MHz PHY */
344 #define  B43_TMSLOW_PHYCLKSPEED_80MHZ   0x00400000      /* 80 MHz PHY */
345 #define  B43_TMSLOW_PHYCLKSPEED_160MHZ  0x00800000      /* 160 MHz PHY */
346 #define B43_TMSLOW_PLLREFSEL            0x00200000      /* PLL Frequency Reference Select (rev >= 5) */
347 #define B43_TMSLOW_MACPHYCLKEN          0x00100000      /* MAC PHY Clock Control Enable (rev >= 5) */
348 #define B43_TMSLOW_PHYRESET             0x00080000      /* PHY Reset */
349 #define B43_TMSLOW_PHYCLKEN             0x00040000      /* PHY Clock Enable */
350
351 /* 802.11 core specific TM State High (SSB_TMSHIGH) flags */
352 #define B43_TMSHIGH_DUALBAND_PHY        0x00080000      /* Dualband PHY available */
353 #define B43_TMSHIGH_FCLOCK              0x00040000      /* Fast Clock Available (rev >= 5) */
354 #define B43_TMSHIGH_HAVE_5GHZ_PHY       0x00020000      /* 5 GHz PHY available (rev >= 5) */
355 #define B43_TMSHIGH_HAVE_2GHZ_PHY       0x00010000      /* 2.4 GHz PHY available (rev >= 5) */
356
357 /* Generic-Interrupt reasons. */
358 #define B43_IRQ_MAC_SUSPENDED           0x00000001
359 #define B43_IRQ_BEACON                  0x00000002
360 #define B43_IRQ_TBTT_INDI               0x00000004
361 #define B43_IRQ_BEACON_TX_OK            0x00000008
362 #define B43_IRQ_BEACON_CANCEL           0x00000010
363 #define B43_IRQ_ATIM_END                0x00000020
364 #define B43_IRQ_PMQ                     0x00000040
365 #define B43_IRQ_PIO_WORKAROUND          0x00000100
366 #define B43_IRQ_MAC_TXERR               0x00000200
367 #define B43_IRQ_PHY_TXERR               0x00000800
368 #define B43_IRQ_PMEVENT                 0x00001000
369 #define B43_IRQ_TIMER0                  0x00002000
370 #define B43_IRQ_TIMER1                  0x00004000
371 #define B43_IRQ_DMA                     0x00008000
372 #define B43_IRQ_TXFIFO_FLUSH_OK         0x00010000
373 #define B43_IRQ_CCA_MEASURE_OK          0x00020000
374 #define B43_IRQ_NOISESAMPLE_OK          0x00040000
375 #define B43_IRQ_UCODE_DEBUG             0x08000000
376 #define B43_IRQ_RFKILL                  0x10000000
377 #define B43_IRQ_TX_OK                   0x20000000
378 #define B43_IRQ_PHY_G_CHANGED           0x40000000
379 #define B43_IRQ_TIMEOUT                 0x80000000
380
381 #define B43_IRQ_ALL                     0xFFFFFFFF
382 #define B43_IRQ_MASKTEMPLATE            (B43_IRQ_MAC_SUSPENDED | \
383                                          B43_IRQ_BEACON | \
384                                          B43_IRQ_TBTT_INDI | \
385                                          B43_IRQ_ATIM_END | \
386                                          B43_IRQ_PMQ | \
387                                          B43_IRQ_MAC_TXERR | \
388                                          B43_IRQ_PHY_TXERR | \
389                                          B43_IRQ_DMA | \
390                                          B43_IRQ_TXFIFO_FLUSH_OK | \
391                                          B43_IRQ_NOISESAMPLE_OK | \
392                                          B43_IRQ_UCODE_DEBUG | \
393                                          B43_IRQ_RFKILL | \
394                                          B43_IRQ_TX_OK)
395
396 /* Device specific rate values.
397  * The actual values defined here are (rate_in_mbps * 2).
398  * Some code depends on this. Don't change it. */
399 #define B43_CCK_RATE_1MB                0x02
400 #define B43_CCK_RATE_2MB                0x04
401 #define B43_CCK_RATE_5MB                0x0B
402 #define B43_CCK_RATE_11MB               0x16
403 #define B43_OFDM_RATE_6MB               0x0C
404 #define B43_OFDM_RATE_9MB               0x12
405 #define B43_OFDM_RATE_12MB              0x18
406 #define B43_OFDM_RATE_18MB              0x24
407 #define B43_OFDM_RATE_24MB              0x30
408 #define B43_OFDM_RATE_36MB              0x48
409 #define B43_OFDM_RATE_48MB              0x60
410 #define B43_OFDM_RATE_54MB              0x6C
411 /* Convert a b43 rate value to a rate in 100kbps */
412 #define B43_RATE_TO_BASE100KBPS(rate)   (((rate) * 10) / 2)
413
414 #define B43_DEFAULT_SHORT_RETRY_LIMIT   7
415 #define B43_DEFAULT_LONG_RETRY_LIMIT    4
416
417 #define B43_PHY_TX_BADNESS_LIMIT        1000
418
419 /* Max size of a security key */
420 #define B43_SEC_KEYSIZE                 16
421 /* Security algorithms. */
422 enum {
423         B43_SEC_ALGO_NONE = 0,  /* unencrypted, as of TX header. */
424         B43_SEC_ALGO_WEP40,
425         B43_SEC_ALGO_TKIP,
426         B43_SEC_ALGO_AES,
427         B43_SEC_ALGO_WEP104,
428         B43_SEC_ALGO_AES_LEGACY,
429 };
430
431 struct b43_dmaring;
432 struct b43_pioqueue;
433
434 /* The firmware file header */
435 #define B43_FW_TYPE_UCODE       'u'
436 #define B43_FW_TYPE_PCM         'p'
437 #define B43_FW_TYPE_IV          'i'
438 struct b43_fw_header {
439         /* File type */
440         u8 type;
441         /* File format version */
442         u8 ver;
443         u8 __padding[2];
444         /* Size of the data. For ucode and PCM this is in bytes.
445          * For IV this is number-of-ivs. */
446         __be32 size;
447 } __attribute__((__packed__));
448
449 /* Initial Value file format */
450 #define B43_IV_OFFSET_MASK      0x7FFF
451 #define B43_IV_32BIT            0x8000
452 struct b43_iv {
453         __be16 offset_size;
454         union {
455                 __be16 d16;
456                 __be32 d32;
457         } data __attribute__((__packed__));
458 } __attribute__((__packed__));
459
460
461 struct b43_phy {
462         /* Band support flags. */
463         bool supports_2ghz;
464         bool supports_5ghz;
465
466         /* GMODE bit enabled? */
467         bool gmode;
468
469         /* Analog Type */
470         u8 analog;
471         /* B43_PHYTYPE_ */
472         u8 type;
473         /* PHY revision number. */
474         u8 rev;
475
476         /* Radio versioning */
477         u16 radio_manuf;        /* Radio manufacturer */
478         u16 radio_ver;          /* Radio version */
479         u8 radio_rev;           /* Radio revision */
480
481         bool dyn_tssi_tbl;      /* tssi2dbm is kmalloc()ed. */
482
483         /* ACI (adjacent channel interference) flags. */
484         bool aci_enable;
485         bool aci_wlan_automatic;
486         bool aci_hw_rssi;
487
488         /* Radio switched on/off */
489         bool radio_on;
490         struct {
491                 /* Values saved when turning the radio off.
492                  * They are needed when turning it on again. */
493                 bool valid;
494                 u16 rfover;
495                 u16 rfoverval;
496         } radio_off_context;
497
498         u16 minlowsig[2];
499         u16 minlowsigpos[2];
500
501         /* TSSI to dBm table in use */
502         const s8 *tssi2dbm;
503         /* Target idle TSSI */
504         int tgt_idle_tssi;
505         /* Current idle TSSI */
506         int cur_idle_tssi;
507
508         /* LocalOscillator control values. */
509         struct b43_txpower_lo_control *lo_control;
510         /* Values from b43_calc_loopback_gain() */
511         s16 max_lb_gain;        /* Maximum Loopback gain in hdB */
512         s16 trsw_rx_gain;       /* TRSW RX gain in hdB */
513         s16 lna_lod_gain;       /* LNA lod */
514         s16 lna_gain;           /* LNA */
515         s16 pga_gain;           /* PGA */
516
517         /* Desired TX power level (in dBm).
518          * This is set by the user and adjusted in b43_phy_xmitpower(). */
519         u8 power_level;
520         /* A-PHY TX Power control value. */
521         u16 txpwr_offset;
522
523         /* Current TX power level attenuation control values */
524         struct b43_bbatt bbatt;
525         struct b43_rfatt rfatt;
526         u8 tx_control;          /* B43_TXCTL_XXX */
527
528         /* Hardware Power Control enabled? */
529         bool hardware_power_control;
530
531         /* Current Interference Mitigation mode */
532         int interfmode;
533         /* Stack of saved values from the Interference Mitigation code.
534          * Each value in the stack is layed out as follows:
535          * bit 0-11:  offset
536          * bit 12-15: register ID
537          * bit 16-32: value
538          * register ID is: 0x1 PHY, 0x2 Radio, 0x3 ILT
539          */
540 #define B43_INTERFSTACK_SIZE    26
541         u32 interfstack[B43_INTERFSTACK_SIZE];  //FIXME: use a data structure
542
543         /* Saved values from the NRSSI Slope calculation */
544         s16 nrssi[2];
545         s32 nrssislope;
546         /* In memory nrssi lookup table. */
547         s8 nrssi_lt[64];
548
549         /* current channel */
550         u8 channel;
551
552         u16 lofcal;
553
554         u16 initval;            //FIXME rename?
555
556         /* PHY TX errors counter. */
557         atomic_t txerr_cnt;
558
559         /* The device does address auto increment for the OFDM tables.
560          * We cache the previously used address here and omit the address
561          * write on the next table access, if possible. */
562         u16 ofdmtab_addr; /* The address currently set in hardware. */
563         enum { /* The last data flow direction. */
564                 B43_OFDMTAB_DIRECTION_UNKNOWN = 0,
565                 B43_OFDMTAB_DIRECTION_READ,
566                 B43_OFDMTAB_DIRECTION_WRITE,
567         } ofdmtab_addr_direction;
568
569 #if B43_DEBUG
570         /* Manual TX-power control enabled? */
571         bool manual_txpower_control;
572         /* PHY registers locked by b43_phy_lock()? */
573         bool phy_locked;
574 #endif /* B43_DEBUG */
575 };
576
577 /* Data structures for DMA transmission, per 80211 core. */
578 struct b43_dma {
579         struct b43_dmaring *tx_ring0;
580         struct b43_dmaring *tx_ring1;
581         struct b43_dmaring *tx_ring2;
582         struct b43_dmaring *tx_ring3;
583         struct b43_dmaring *tx_ring4;
584         struct b43_dmaring *tx_ring5;
585
586         struct b43_dmaring *rx_ring0;
587         struct b43_dmaring *rx_ring3;   /* only available on core.rev < 5 */
588 };
589
590 /* Context information for a noise calculation (Link Quality). */
591 struct b43_noise_calculation {
592         u8 channel_at_start;
593         bool calculation_running;
594         u8 nr_samples;
595         s8 samples[8][4];
596 };
597
598 struct b43_stats {
599         u8 link_noise;
600         /* Store the last TX/RX times here for updating the leds. */
601         unsigned long last_tx;
602         unsigned long last_rx;
603 };
604
605 struct b43_key {
606         /* If keyconf is NULL, this key is disabled.
607          * keyconf is a cookie. Don't derefenrence it outside of the set_key
608          * path, because b43 doesn't own it. */
609         struct ieee80211_key_conf *keyconf;
610         u8 algorithm;
611 };
612
613 struct b43_wldev;
614
615 /* Data structure for the WLAN parts (802.11 cores) of the b43 chip. */
616 struct b43_wl {
617         /* Pointer to the active wireless device on this chip */
618         struct b43_wldev *current_dev;
619         /* Pointer to the ieee80211 hardware data structure */
620         struct ieee80211_hw *hw;
621
622         struct mutex mutex;
623         spinlock_t irq_lock;
624         /* Lock for LEDs access. */
625         spinlock_t leds_lock;
626         /* Lock for SHM access. */
627         spinlock_t shm_lock;
628
629         /* We can only have one operating interface (802.11 core)
630          * at a time. General information about this interface follows.
631          */
632
633         struct ieee80211_vif *vif;
634         /* The MAC address of the operating interface. */
635         u8 mac_addr[ETH_ALEN];
636         /* Current BSSID */
637         u8 bssid[ETH_ALEN];
638         /* Interface type. (IEEE80211_IF_TYPE_XXX) */
639         int if_type;
640         /* Is the card operating in AP, STA or IBSS mode? */
641         bool operating;
642         /* filter flags */
643         unsigned int filter_flags;
644         /* Stats about the wireless interface */
645         struct ieee80211_low_level_stats ieee_stats;
646
647         struct hwrng rng;
648         u8 rng_initialized;
649         char rng_name[30 + 1];
650
651         /* The RF-kill button */
652         struct b43_rfkill rfkill;
653
654         /* List of all wireless devices on this chip */
655         struct list_head devlist;
656         u8 nr_devs;
657
658         bool radiotap_enabled;
659
660         /* The beacon we are currently using (AP or IBSS mode).
661          * This beacon stuff is protected by the irq_lock. */
662         struct sk_buff *current_beacon;
663         bool beacon0_uploaded;
664         bool beacon1_uploaded;
665 };
666
667 /* In-memory representation of a cached microcode file. */
668 struct b43_firmware_file {
669         const char *filename;
670         const struct firmware *data;
671 };
672
673 /* Pointers to the firmware data and meta information about it. */
674 struct b43_firmware {
675         /* Microcode */
676         struct b43_firmware_file ucode;
677         /* PCM code */
678         struct b43_firmware_file pcm;
679         /* Initial MMIO values for the firmware */
680         struct b43_firmware_file initvals;
681         /* Initial MMIO values for the firmware, band-specific */
682         struct b43_firmware_file initvals_band;
683
684         /* Firmware revision */
685         u16 rev;
686         /* Firmware patchlevel */
687         u16 patch;
688 };
689
690 /* Device (802.11 core) initialization status. */
691 enum {
692         B43_STAT_UNINIT = 0,    /* Uninitialized. */
693         B43_STAT_INITIALIZED = 1,       /* Initialized, but not started, yet. */
694         B43_STAT_STARTED = 2,   /* Up and running. */
695 };
696 #define b43_status(wldev)               atomic_read(&(wldev)->__init_status)
697 #define b43_set_status(wldev, stat)     do {                    \
698                 atomic_set(&(wldev)->__init_status, (stat));    \
699                 smp_wmb();                                      \
700                                         } while (0)
701
702 /* XXX---   HOW LOCKING WORKS IN B43   ---XXX
703  *
704  * You should always acquire both, wl->mutex and wl->irq_lock unless:
705  * - You don't need to acquire wl->irq_lock, if the interface is stopped.
706  * - You don't need to acquire wl->mutex in the IRQ handler, IRQ tasklet
707  *   and packet TX path (and _ONLY_ there.)
708  */
709
710 /* Data structure for one wireless device (802.11 core) */
711 struct b43_wldev {
712         struct ssb_device *dev;
713         struct b43_wl *wl;
714
715         /* The device initialization status.
716          * Use b43_status() to query. */
717         atomic_t __init_status;
718         /* Saved init status for handling suspend. */
719         int suspend_init_status;
720
721         bool bad_frames_preempt;        /* Use "Bad Frames Preemption" (default off) */
722         bool dfq_valid;         /* Directed frame queue valid (IBSS PS mode, ATIM) */
723         bool short_slot;        /* TRUE, if short slot timing is enabled. */
724         bool radio_hw_enable;   /* saved state of radio hardware enabled state */
725         bool suspend_in_progress;       /* TRUE, if we are in a suspend/resume cycle */
726
727         /* PHY/Radio device. */
728         struct b43_phy phy;
729
730         /* DMA engines. */
731         struct b43_dma dma;
732
733         /* Various statistics about the physical device. */
734         struct b43_stats stats;
735
736         /* The device LEDs. */
737         struct b43_led led_tx;
738         struct b43_led led_rx;
739         struct b43_led led_assoc;
740         struct b43_led led_radio;
741
742         /* Reason code of the last interrupt. */
743         u32 irq_reason;
744         u32 dma_reason[6];
745         /* saved irq enable/disable state bitfield. */
746         u32 irq_savedstate;
747         /* Link Quality calculation context. */
748         struct b43_noise_calculation noisecalc;
749         /* if > 0 MAC is suspended. if == 0 MAC is enabled. */
750         int mac_suspended;
751
752         /* Interrupt Service Routine tasklet (bottom-half) */
753         struct tasklet_struct isr_tasklet;
754
755         /* Periodic tasks */
756         struct delayed_work periodic_work;
757         unsigned int periodic_state;
758
759         struct work_struct restart_work;
760
761         /* encryption/decryption */
762         u16 ktp;                /* Key table pointer */
763         u8 max_nr_keys;
764         struct b43_key key[58];
765
766         /* Firmware data */
767         struct b43_firmware fw;
768
769         /* Devicelist in struct b43_wl (all 802.11 cores) */
770         struct list_head list;
771
772         /* Debugging stuff follows. */
773 #ifdef CONFIG_B43_DEBUG
774         struct b43_dfsentry *dfsentry;
775 #endif
776 };
777
778 static inline struct b43_wl *hw_to_b43_wl(struct ieee80211_hw *hw)
779 {
780         return hw->priv;
781 }
782
783 static inline struct b43_wldev *dev_to_b43_wldev(struct device *dev)
784 {
785         struct ssb_device *ssb_dev = dev_to_ssb_dev(dev);
786         return ssb_get_drvdata(ssb_dev);
787 }
788
789 /* Is the device operating in a specified mode (IEEE80211_IF_TYPE_XXX). */
790 static inline int b43_is_mode(struct b43_wl *wl, int type)
791 {
792         return (wl->operating && wl->if_type == type);
793 }
794
795 static inline u16 b43_read16(struct b43_wldev *dev, u16 offset)
796 {
797         return ssb_read16(dev->dev, offset);
798 }
799
800 static inline void b43_write16(struct b43_wldev *dev, u16 offset, u16 value)
801 {
802         ssb_write16(dev->dev, offset, value);
803 }
804
805 static inline u32 b43_read32(struct b43_wldev *dev, u16 offset)
806 {
807         return ssb_read32(dev->dev, offset);
808 }
809
810 static inline void b43_write32(struct b43_wldev *dev, u16 offset, u32 value)
811 {
812         ssb_write32(dev->dev, offset, value);
813 }
814
815 /* Message printing */
816 void b43info(struct b43_wl *wl, const char *fmt, ...)
817     __attribute__ ((format(printf, 2, 3)));
818 void b43err(struct b43_wl *wl, const char *fmt, ...)
819     __attribute__ ((format(printf, 2, 3)));
820 void b43warn(struct b43_wl *wl, const char *fmt, ...)
821     __attribute__ ((format(printf, 2, 3)));
822 #if B43_DEBUG
823 void b43dbg(struct b43_wl *wl, const char *fmt, ...)
824     __attribute__ ((format(printf, 2, 3)));
825 #else /* DEBUG */
826 # define b43dbg(wl, fmt...) do { /* nothing */ } while (0)
827 #endif /* DEBUG */
828
829 /* A WARN_ON variant that vanishes when b43 debugging is disabled.
830  * This _also_ evaluates the arg with debugging disabled. */
831 #if B43_DEBUG
832 # define B43_WARN_ON(x) WARN_ON(x)
833 #else
834 static inline bool __b43_warn_on_dummy(bool x) { return x; }
835 # define B43_WARN_ON(x) __b43_warn_on_dummy(unlikely(!!(x)))
836 #endif
837
838 /** Limit a value between two limits */
839 #ifdef limit_value
840 # undef limit_value
841 #endif
842 #define limit_value(value, min, max)  \
843         ({                                              \
844                 typeof(value) __value = (value);        \
845                 typeof(value) __min = (min);            \
846                 typeof(value) __max = (max);            \
847                 if (__value < __min)                    \
848                         __value = __min;                \
849                 else if (__value > __max)               \
850                         __value = __max;                \
851                 __value;                                \
852         })
853
854 /* Convert an integer to a Q5.2 value */
855 #define INT_TO_Q52(i)   ((i) << 2)
856 /* Convert a Q5.2 value to an integer (precision loss!) */
857 #define Q52_TO_INT(q52) ((q52) >> 2)
858 /* Macros for printing a value in Q5.2 format */
859 #define Q52_FMT         "%u.%u"
860 #define Q52_ARG(q52)    Q52_TO_INT(q52), ((((q52) & 0x3) * 100) / 4)
861
862 #endif /* B43_H_ */