git.oblomov.eu Git - linux-2.6/blob - drivers/gpu/drm/radeon/radeon_drv.h

   1 /* radeon_drv.h -- Private header for radeon driver -*- linux-c -*-
   2  *
   3  * Copyright 1999 Precision Insight, Inc., Cedar Park, Texas.
   4  * Copyright 2000 VA Linux Systems, Inc., Fremont, California.
   5  * All rights reserved.
   6  *
   7  * Permission is hereby granted, free of charge, to any person obtaining a
   8  * copy of this software and associated documentation files (the "Software"),
   9  * to deal in the Software without restriction, including without limitation
  10  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  11  * and/or sell copies of the Software, and to permit persons to whom the
  12  * Software is furnished to do so, subject to the following conditions:
  13  *
  14  * The above copyright notice and this permission notice (including the next
  15  * paragraph) shall be included in all copies or substantial portions of the
  16  * Software.
  17  *
  18  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  19  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  20  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  21  * PRECISION INSIGHT AND/OR ITS SUPPLIERS BE LIABLE FOR ANY CLAIM, DAMAGES OR
  22  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  23  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER
  24  * DEALINGS IN THE SOFTWARE.
  25  *
  26  * Authors:
  27  *    Kevin E. Martin <martin@valinux.com>
  28  *    Gareth Hughes <gareth@valinux.com>
  29  */
  30
  31 #ifndef __RADEON_DRV_H__
  32 #define __RADEON_DRV_H__
  33
  34 /* General customization:
  35  */
  36
  37 #define DRIVER_AUTHOR           "Gareth Hughes, Keith Whitwell, others."
  38
  39 #define DRIVER_NAME             "radeon"
  40 #define DRIVER_DESC             "ATI Radeon"
  41 #define DRIVER_DATE             "20080528"
  42
  43 /* Interface history:
  44  *
  45  * 1.1 - ??
  46  * 1.2 - Add vertex2 ioctl (keith)
  47  *     - Add stencil capability to clear ioctl (gareth, keith)
  48  *     - Increase MAX_TEXTURE_LEVELS (brian)
  49  * 1.3 - Add cmdbuf ioctl (keith)
  50  *     - Add support for new radeon packets (keith)
  51  *     - Add getparam ioctl (keith)
  52  *     - Add flip-buffers ioctl, deprecate fullscreen foo (keith).
  53  * 1.4 - Add scratch registers to get_param ioctl.
  54  * 1.5 - Add r200 packets to cmdbuf ioctl
  55  *     - Add r200 function to init ioctl
  56  *     - Add 'scalar2' instruction to cmdbuf
  57  * 1.6 - Add static GART memory manager
  58  *       Add irq handler (won't be turned on unless X server knows to)
  59  *       Add irq ioctls and irq_active getparam.
  60  *       Add wait command for cmdbuf ioctl
  61  *       Add GART offset query for getparam
  62  * 1.7 - Add support for cube map registers: R200_PP_CUBIC_FACES_[0..5]
  63  *       and R200_PP_CUBIC_OFFSET_F1_[0..5].
  64  *       Added packets R200_EMIT_PP_CUBIC_FACES_[0..5] and
  65  *       R200_EMIT_PP_CUBIC_OFFSETS_[0..5].  (brian)
  66  * 1.8 - Remove need to call cleanup ioctls on last client exit (keith)
  67  *       Add 'GET' queries for starting additional clients on different VT's.
  68  * 1.9 - Add DRM_IOCTL_RADEON_CP_RESUME ioctl.
  69  *       Add texture rectangle support for r100.
  70  * 1.10- Add SETPARAM ioctl; first parameter to set is FB_LOCATION, which
  71  *       clients use to tell the DRM where they think the framebuffer is
  72  *       located in the card's address space
  73  * 1.11- Add packet R200_EMIT_RB3D_BLENDCOLOR to support GL_EXT_blend_color
  74  *       and GL_EXT_blend_[func|equation]_separate on r200
  75  * 1.12- Add R300 CP microcode support - this just loads the CP on r300
  76  *       (No 3D support yet - just microcode loading).
  77  * 1.13- Add packet R200_EMIT_TCL_POINT_SPRITE_CNTL for ARB_point_parameters
  78  *     - Add hyperz support, add hyperz flags to clear ioctl.
  79  * 1.14- Add support for color tiling
  80  *     - Add R100/R200 surface allocation/free support
  81  * 1.15- Add support for texture micro tiling
  82  *     - Add support for r100 cube maps
  83  * 1.16- Add R200_EMIT_PP_TRI_PERF_CNTL packet to support brilinear
  84  *       texture filtering on r200
  85  * 1.17- Add initial support for R300 (3D).
  86  * 1.18- Add support for GL_ATI_fragment_shader, new packets
  87  *       R200_EMIT_PP_AFS_0/1, R200_EMIT_PP_TXCTLALL_0-5 (replaces
  88  *       R200_EMIT_PP_TXFILTER_0-5, 2 more regs) and R200_EMIT_ATF_TFACTOR
  89  *       (replaces R200_EMIT_TFACTOR_0 (8 consts instead of 6)
  90  * 1.19- Add support for gart table in FB memory and PCIE r300
  91  * 1.20- Add support for r300 texrect
  92  * 1.21- Add support for card type getparam
  93  * 1.22- Add support for texture cache flushes (R300_TX_CNTL)
  94  * 1.23- Add new radeon memory map work from benh
  95  * 1.24- Add general-purpose packet for manipulating scratch registers (r300)
  96  * 1.25- Add support for r200 vertex programs (R200_EMIT_VAP_PVS_CNTL,
  97  *       new packet type)
  98  * 1.26- Add support for variable size PCI(E) gart aperture
  99  * 1.27- Add support for IGP GART
 100  * 1.28- Add support for VBL on CRTC2
 101  * 1.29- R500 3D cmd buffer support
 102  */
 103 #define DRIVER_MAJOR            1
 104 #define DRIVER_MINOR            29
 105 #define DRIVER_PATCHLEVEL       0
 106
 107 /*
 108  * Radeon chip families
 109  */
 110 enum radeon_family {
 111         CHIP_R100,
 112         CHIP_RV100,
 113         CHIP_RS100,
 114         CHIP_RV200,
 115         CHIP_RS200,
 116         CHIP_R200,
 117         CHIP_RV250,
 118         CHIP_RS300,
 119         CHIP_RV280,
 120         CHIP_R300,
 121         CHIP_R350,
 122         CHIP_RV350,
 123         CHIP_RV380,
 124         CHIP_R420,
 125         CHIP_RV410,
 126         CHIP_RS480,
 127         CHIP_RS690,
 128         CHIP_RV515,
 129         CHIP_R520,
 130         CHIP_RV530,
 131         CHIP_RV560,
 132         CHIP_RV570,
 133         CHIP_R580,
 134         CHIP_LAST,
 135 };
 136
 137 enum radeon_cp_microcode_version {
 138         UCODE_R100,
 139         UCODE_R200,
 140         UCODE_R300,
 141 };
 142
 143 /*
 144  * Chip flags
 145  */
 146 enum radeon_chip_flags {
 147         RADEON_FAMILY_MASK = 0x0000ffffUL,
 148         RADEON_FLAGS_MASK = 0xffff0000UL,
 149         RADEON_IS_MOBILITY = 0x00010000UL,
 150         RADEON_IS_IGP = 0x00020000UL,
 151         RADEON_SINGLE_CRTC = 0x00040000UL,
 152         RADEON_IS_AGP = 0x00080000UL,
 153         RADEON_HAS_HIERZ = 0x00100000UL,
 154         RADEON_IS_PCIE = 0x00200000UL,
 155         RADEON_NEW_MEMMAP = 0x00400000UL,
 156         RADEON_IS_PCI = 0x00800000UL,
 157         RADEON_IS_IGPGART = 0x01000000UL,
 158 };
 159
 160 #define GET_RING_HEAD(dev_priv) (dev_priv->writeback_works ? \
 161         DRM_READ32(  (dev_priv)->ring_rptr, 0 ) : RADEON_READ(RADEON_CP_RB_RPTR))
 162 #define SET_RING_HEAD(dev_priv,val)     DRM_WRITE32( (dev_priv)->ring_rptr, 0, (val) )
 163
 164 typedef struct drm_radeon_freelist {
 165         unsigned int age;
 166         struct drm_buf *buf;
 167         struct drm_radeon_freelist *next;
 168         struct drm_radeon_freelist *prev;
 169 } drm_radeon_freelist_t;
 170
 171 typedef struct drm_radeon_ring_buffer {
 172         u32 *start;
 173         u32 *end;
 174         int size;
 175         int size_l2qw;
 176
 177         int rptr_update; /* Double Words */
 178         int rptr_update_l2qw; /* log2 Quad Words */
 179
 180         int fetch_size; /* Double Words */
 181         int fetch_size_l2ow; /* log2 Oct Words */
 182
 183         u32 tail;
 184         u32 tail_mask;
 185         int space;
 186
 187         int high_mark;
 188 } drm_radeon_ring_buffer_t;
 189
 190 typedef struct drm_radeon_depth_clear_t {
 191         u32 rb3d_cntl;
 192         u32 rb3d_zstencilcntl;
 193         u32 se_cntl;
 194 } drm_radeon_depth_clear_t;
 195
 196 struct drm_radeon_driver_file_fields {
 197         int64_t radeon_fb_delta;
 198 };
 199
 200 struct mem_block {
 201         struct mem_block *next;
 202         struct mem_block *prev;
 203         int start;
 204         int size;
 205         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 206 };
 207
 208 struct radeon_surface {
 209         int refcount;
 210         u32 lower;
 211         u32 upper;
 212         u32 flags;
 213 };
 214
 215 struct radeon_virt_surface {
 216         int surface_index;
 217         u32 lower;
 218         u32 upper;
 219         u32 flags;
 220         struct drm_file *file_priv;
 221 };
 222
 223 #define RADEON_FLUSH_EMITED     (1 < 0)
 224 #define RADEON_PURGE_EMITED     (1 < 1)
 225
 226 typedef struct drm_radeon_private {
 227         drm_radeon_ring_buffer_t ring;
 228         drm_radeon_sarea_t *sarea_priv;
 229
 230         u32 fb_location;
 231         u32 fb_size;
 232         int new_memmap;
 233
 234         int gart_size;
 235         u32 gart_vm_start;
 236         unsigned long gart_buffers_offset;
 237
 238         int cp_mode;
 239         int cp_running;
 240
 241         drm_radeon_freelist_t *head;
 242         drm_radeon_freelist_t *tail;
 243         int last_buf;
 244         volatile u32 *scratch;
 245         int writeback_works;
 246
 247         int usec_timeout;
 248
 249         int microcode_version;
 250
 251         struct {
 252                 u32 boxes;
 253                 int freelist_timeouts;
 254                 int freelist_loops;
 255                 int requested_bufs;
 256                 int last_frame_reads;
 257                 int last_clear_reads;
 258                 int clears;
 259                 int texture_uploads;
 260         } stats;
 261
 262         int do_boxes;
 263         int page_flipping;
 264
 265         u32 color_fmt;
 266         unsigned int front_offset;
 267         unsigned int front_pitch;
 268         unsigned int back_offset;
 269         unsigned int back_pitch;
 270
 271         u32 depth_fmt;
 272         unsigned int depth_offset;
 273         unsigned int depth_pitch;
 274
 275         u32 front_pitch_offset;
 276         u32 back_pitch_offset;
 277         u32 depth_pitch_offset;
 278
 279         drm_radeon_depth_clear_t depth_clear;
 280
 281         unsigned long ring_offset;
 282         unsigned long ring_rptr_offset;
 283         unsigned long buffers_offset;
 284         unsigned long gart_textures_offset;
 285
 286         drm_local_map_t *sarea;
 287         drm_local_map_t *mmio;
 288         drm_local_map_t *cp_ring;
 289         drm_local_map_t *ring_rptr;
 290         drm_local_map_t *gart_textures;
 291
 292         struct mem_block *gart_heap;
 293         struct mem_block *fb_heap;
 294
 295         /* SW interrupt */
 296         wait_queue_head_t swi_queue;
 297         atomic_t swi_emitted;
 298         int vblank_crtc;
 299         uint32_t irq_enable_reg;
 300         int irq_enabled;
 301         uint32_t r500_disp_irq_reg;
 302
 303         struct radeon_surface surfaces[RADEON_MAX_SURFACES];
 304         struct radeon_virt_surface virt_surfaces[2 * RADEON_MAX_SURFACES];
 305
 306         unsigned long pcigart_offset;
 307         unsigned int pcigart_offset_set;
 308         struct drm_ati_pcigart_info gart_info;
 309
 310         u32 scratch_ages[5];
 311
 312         /* starting from here on, data is preserved accross an open */
 313         uint32_t flags;         /* see radeon_chip_flags */
 314         unsigned long fb_aper_offset;
 315
 316         int num_gb_pipes;
 317         int track_flush;
 318 } drm_radeon_private_t;
 319
 320 typedef struct drm_radeon_buf_priv {
 321         u32 age;
 322 } drm_radeon_buf_priv_t;
 323
 324 typedef struct drm_radeon_kcmd_buffer {
 325         int bufsz;
 326         char *buf;
 327         int nbox;
 328         struct drm_clip_rect __user *boxes;
 329 } drm_radeon_kcmd_buffer_t;
 330
 331 extern int radeon_no_wb;
 332 extern struct drm_ioctl_desc radeon_ioctls[];
 333 extern int radeon_max_ioctl;
 334
 335 /* Check whether the given hardware address is inside the framebuffer or the
 336  * GART area.
 337  */
 338 static __inline__ int radeon_check_offset(drm_radeon_private_t *dev_priv,
 339                                           u64 off)
 340 {
 341         u32 fb_start = dev_priv->fb_location;
 342         u32 fb_end = fb_start + dev_priv->fb_size - 1;
 343         u32 gart_start = dev_priv->gart_vm_start;
 344         u32 gart_end = gart_start + dev_priv->gart_size - 1;
 345
 346         return ((off >= fb_start && off <= fb_end) ||
 347                 (off >= gart_start && off <= gart_end));
 348 }
 349
 350                                 /* radeon_cp.c */
 351 extern int radeon_cp_init(struct drm_device *dev, void *data, struct drm_file *file_priv);
 352 extern int radeon_cp_start(struct drm_device *dev, void *data, struct drm_file *file_priv);
 353 extern int radeon_cp_stop(struct drm_device *dev, void *data, struct drm_file *file_priv);
 354 extern int radeon_cp_reset(struct drm_device *dev, void *data, struct drm_file *file_priv);
 355 extern int radeon_cp_idle(struct drm_device *dev, void *data, struct drm_file *file_priv);
 356 extern int radeon_cp_resume(struct drm_device *dev, void *data, struct drm_file *file_priv);
 357 extern int radeon_engine_reset(struct drm_device *dev, void *data, struct drm_file *file_priv);
 358 extern int radeon_fullscreen(struct drm_device *dev, void *data, struct drm_file *file_priv);
 359 extern int radeon_cp_buffers(struct drm_device *dev, void *data, struct drm_file *file_priv);
 360 extern u32 radeon_read_fb_location(drm_radeon_private_t *dev_priv);
 361
 362 extern void radeon_freelist_reset(struct drm_device * dev);
 363 extern struct drm_buf *radeon_freelist_get(struct drm_device * dev);
 364
 365 extern int radeon_wait_ring(drm_radeon_private_t * dev_priv, int n);
 366
 367 extern int radeon_do_cp_idle(drm_radeon_private_t * dev_priv);
 368
 369 extern int radeon_driver_preinit(struct drm_device *dev, unsigned long flags);
 370 extern int radeon_presetup(struct drm_device *dev);
 371 extern int radeon_driver_postcleanup(struct drm_device *dev);
 372
 373 extern int radeon_mem_alloc(struct drm_device *dev, void *data, struct drm_file *file_priv);
 374 extern int radeon_mem_free(struct drm_device *dev, void *data, struct drm_file *file_priv);
 375 extern int radeon_mem_init_heap(struct drm_device *dev, void *data, struct drm_file *file_priv);
 376 extern void radeon_mem_takedown(struct mem_block **heap);
 377 extern void radeon_mem_release(struct drm_file *file_priv,
 378                                struct mem_block *heap);
 379
 380                                 /* radeon_irq.c */
 381 extern void radeon_irq_set_state(struct drm_device *dev, u32 mask, int state);
 382 extern int radeon_irq_emit(struct drm_device *dev, void *data, struct drm_file *file_priv);
 383 extern int radeon_irq_wait(struct drm_device *dev, void *data, struct drm_file *file_priv);
 384
 385 extern void radeon_do_release(struct drm_device * dev);
 386 extern u32 radeon_get_vblank_counter(struct drm_device *dev, int crtc);
 387 extern int radeon_enable_vblank(struct drm_device *dev, int crtc);
 388 extern void radeon_disable_vblank(struct drm_device *dev, int crtc);
 389 extern irqreturn_t radeon_driver_irq_handler(DRM_IRQ_ARGS);
 390 extern void radeon_driver_irq_preinstall(struct drm_device * dev);
 391 extern int radeon_driver_irq_postinstall(struct drm_device *dev);
 392 extern void radeon_driver_irq_uninstall(struct drm_device * dev);
 393 extern void radeon_enable_interrupt(struct drm_device *dev);
 394 extern int radeon_vblank_crtc_get(struct drm_device *dev);
 395 extern int radeon_vblank_crtc_set(struct drm_device *dev, int64_t value);
 396
 397 extern int radeon_driver_load(struct drm_device *dev, unsigned long flags);
 398 extern int radeon_driver_unload(struct drm_device *dev);
 399 extern int radeon_driver_firstopen(struct drm_device *dev);
 400 extern void radeon_driver_preclose(struct drm_device *dev,
 401                                    struct drm_file *file_priv);
 402 extern void radeon_driver_postclose(struct drm_device *dev,
 403                                     struct drm_file *file_priv);
 404 extern void radeon_driver_lastclose(struct drm_device * dev);
 405 extern int radeon_driver_open(struct drm_device *dev,
 406                               struct drm_file *file_priv);
 407 extern long radeon_compat_ioctl(struct file *filp, unsigned int cmd,
 408                                 unsigned long arg);
 409
 410 /* r300_cmdbuf.c */
 411 extern void r300_init_reg_flags(struct drm_device *dev);
 412
 413 extern int r300_do_cp_cmdbuf(struct drm_device *dev,
 414                              struct drm_file *file_priv,
 415                              drm_radeon_kcmd_buffer_t *cmdbuf);
 416
 417 /* Flags for stats.boxes
 418  */
 419 #define RADEON_BOX_DMA_IDLE      0x1
 420 #define RADEON_BOX_RING_FULL     0x2
 421 #define RADEON_BOX_FLIP          0x4
 422 #define RADEON_BOX_WAIT_IDLE     0x8
 423 #define RADEON_BOX_TEXTURE_LOAD  0x10
 424
 425 /* Register definitions, register access macros and drmAddMap constants
 426  * for Radeon kernel driver.
 427  */
 428
 429 #define RADEON_AGP_COMMAND              0x0f60
 430 #define RADEON_AGP_COMMAND_PCI_CONFIG   0x0060  /* offset in PCI config */
 431 #       define RADEON_AGP_ENABLE        (1<<8)
 432 #define RADEON_AUX_SCISSOR_CNTL         0x26f0
 433 #       define RADEON_EXCLUSIVE_SCISSOR_0       (1 << 24)
 434 #       define RADEON_EXCLUSIVE_SCISSOR_1       (1 << 25)
 435 #       define RADEON_EXCLUSIVE_SCISSOR_2       (1 << 26)
 436 #       define RADEON_SCISSOR_0_ENABLE          (1 << 28)
 437 #       define RADEON_SCISSOR_1_ENABLE          (1 << 29)
 438 #       define RADEON_SCISSOR_2_ENABLE          (1 << 30)
 439
 440 #define RADEON_BUS_CNTL                 0x0030
 441 #       define RADEON_BUS_MASTER_DIS            (1 << 6)
 442
 443 #define RADEON_CLOCK_CNTL_DATA          0x000c
 444 #       define RADEON_PLL_WR_EN                 (1 << 7)
 445 #define RADEON_CLOCK_CNTL_INDEX         0x0008
 446 #define RADEON_CONFIG_APER_SIZE         0x0108
 447 #define RADEON_CONFIG_MEMSIZE           0x00f8
 448 #define RADEON_CRTC_OFFSET              0x0224
 449 #define RADEON_CRTC_OFFSET_CNTL         0x0228
 450 #       define RADEON_CRTC_TILE_EN              (1 << 15)
 451 #       define RADEON_CRTC_OFFSET_FLIP_CNTL     (1 << 16)
 452 #define RADEON_CRTC2_OFFSET             0x0324
 453 #define RADEON_CRTC2_OFFSET_CNTL        0x0328
 454
 455 #define RADEON_PCIE_INDEX               0x0030
 456 #define RADEON_PCIE_DATA                0x0034
 457 #define RADEON_PCIE_TX_GART_CNTL        0x10
 458 #       define RADEON_PCIE_TX_GART_EN           (1 << 0)
 459 #       define RADEON_PCIE_TX_GART_UNMAPPED_ACCESS_PASS_THRU (0 << 1)
 460 #       define RADEON_PCIE_TX_GART_UNMAPPED_ACCESS_CLAMP_LO  (1 << 1)
 461 #       define RADEON_PCIE_TX_GART_UNMAPPED_ACCESS_DISCARD   (3 << 1)
 462 #       define RADEON_PCIE_TX_GART_MODE_32_128_CACHE    (0 << 3)
 463 #       define RADEON_PCIE_TX_GART_MODE_8_4_128_CACHE   (1 << 3)
 464 #       define RADEON_PCIE_TX_GART_CHK_RW_VALID_EN      (1 << 5)
 465 #       define RADEON_PCIE_TX_GART_INVALIDATE_TLB       (1 << 8)
 466 #define RADEON_PCIE_TX_DISCARD_RD_ADDR_LO 0x11
 467 #define RADEON_PCIE_TX_DISCARD_RD_ADDR_HI 0x12
 468 #define RADEON_PCIE_TX_GART_BASE        0x13
 469 #define RADEON_PCIE_TX_GART_START_LO    0x14
 470 #define RADEON_PCIE_TX_GART_START_HI    0x15
 471 #define RADEON_PCIE_TX_GART_END_LO      0x16
 472 #define RADEON_PCIE_TX_GART_END_HI      0x17
 473
 474 #define RS480_NB_MC_INDEX               0x168
 475 #       define RS480_NB_MC_IND_WR_EN    (1 << 8)
 476 #define RS480_NB_MC_DATA                0x16c
 477
 478 #define RS690_MC_INDEX                  0x78
 479 #   define RS690_MC_INDEX_MASK          0x1ff
 480 #   define RS690_MC_INDEX_WR_EN         (1 << 9)
 481 #   define RS690_MC_INDEX_WR_ACK        0x7f
 482 #define RS690_MC_DATA                   0x7c
 483
 484 /* MC indirect registers */
 485 #define RS480_MC_MISC_CNTL              0x18
 486 #       define RS480_DISABLE_GTW        (1 << 1)
 487 /* switch between MCIND GART and MM GART registers. 0 = mmgart, 1 = mcind gart */
 488 #       define RS480_GART_INDEX_REG_EN  (1 << 12)
 489 #       define RS690_BLOCK_GFX_D3_EN    (1 << 14)
 490 #define RS480_K8_FB_LOCATION            0x1e
 491 #define RS480_GART_FEATURE_ID           0x2b
 492 #       define RS480_HANG_EN            (1 << 11)
 493 #       define RS480_TLB_ENABLE         (1 << 18)
 494 #       define RS480_P2P_ENABLE         (1 << 19)
 495 #       define RS480_GTW_LAC_EN         (1 << 25)
 496 #       define RS480_2LEVEL_GART        (0 << 30)
 497 #       define RS480_1LEVEL_GART        (1 << 30)
 498 #       define RS480_PDC_EN             (1 << 31)
 499 #define RS480_GART_BASE                 0x2c
 500 #define RS480_GART_CACHE_CNTRL          0x2e
 501 #       define RS480_GART_CACHE_INVALIDATE (1 << 0) /* wait for it to clear */
 502 #define RS480_AGP_ADDRESS_SPACE_SIZE    0x38
 503 #       define RS480_GART_EN            (1 << 0)
 504 #       define RS480_VA_SIZE_32MB       (0 << 1)
 505 #       define RS480_VA_SIZE_64MB       (1 << 1)
 506 #       define RS480_VA_SIZE_128MB      (2 << 1)
 507 #       define RS480_VA_SIZE_256MB      (3 << 1)
 508 #       define RS480_VA_SIZE_512MB      (4 << 1)
 509 #       define RS480_VA_SIZE_1GB        (5 << 1)
 510 #       define RS480_VA_SIZE_2GB        (6 << 1)
 511 #define RS480_AGP_MODE_CNTL             0x39
 512 #       define RS480_POST_GART_Q_SIZE   (1 << 18)
 513 #       define RS480_NONGART_SNOOP      (1 << 19)
 514 #       define RS480_AGP_RD_BUF_SIZE    (1 << 20)
 515 #       define RS480_REQ_TYPE_SNOOP_SHIFT 22
 516 #       define RS480_REQ_TYPE_SNOOP_MASK  0x3
 517 #       define RS480_REQ_TYPE_SNOOP_DIS (1 << 24)
 518 #define RS480_MC_MISC_UMA_CNTL          0x5f
 519 #define RS480_MC_MCLK_CNTL              0x7a
 520 #define RS480_MC_UMA_DUALCH_CNTL        0x86
 521
 522 #define RS690_MC_FB_LOCATION            0x100
 523 #define RS690_MC_AGP_LOCATION           0x101
 524 #define RS690_MC_AGP_BASE               0x102
 525 #define RS690_MC_AGP_BASE_2             0x103
 526
 527 #define R520_MC_IND_INDEX 0x70
 528 #define R520_MC_IND_WR_EN (1 << 24)
 529 #define R520_MC_IND_DATA  0x74
 530
 531 #define RV515_MC_FB_LOCATION 0x01
 532 #define RV515_MC_AGP_LOCATION 0x02
 533 #define RV515_MC_AGP_BASE     0x03
 534 #define RV515_MC_AGP_BASE_2   0x04
 535
 536 #define R520_MC_FB_LOCATION 0x04
 537 #define R520_MC_AGP_LOCATION 0x05
 538 #define R520_MC_AGP_BASE     0x06
 539 #define R520_MC_AGP_BASE_2   0x07
 540
 541 #define RADEON_MPP_TB_CONFIG            0x01c0
 542 #define RADEON_MEM_CNTL                 0x0140
 543 #define RADEON_MEM_SDRAM_MODE_REG       0x0158
 544 #define RADEON_AGP_BASE_2               0x015c /* r200+ only */
 545 #define RS480_AGP_BASE_2                0x0164
 546 #define RADEON_AGP_BASE                 0x0170
 547
 548 /* pipe config regs */
 549 #define R400_GB_PIPE_SELECT             0x402c
 550 #define R500_DYN_SCLK_PWMEM_PIPE        0x000d /* PLL */
 551 #define R500_SU_REG_DEST                0x42c8
 552 #define R300_GB_TILE_CONFIG             0x4018
 553 #       define R300_ENABLE_TILING       (1 << 0)
 554 #       define R300_PIPE_COUNT_RV350    (0 << 1)
 555 #       define R300_PIPE_COUNT_R300     (3 << 1)
 556 #       define R300_PIPE_COUNT_R420_3P  (6 << 1)
 557 #       define R300_PIPE_COUNT_R420     (7 << 1)
 558 #       define R300_TILE_SIZE_8         (0 << 4)
 559 #       define R300_TILE_SIZE_16        (1 << 4)
 560 #       define R300_TILE_SIZE_32        (2 << 4)
 561 #       define R300_SUBPIXEL_1_12       (0 << 16)
 562 #       define R300_SUBPIXEL_1_16       (1 << 16)
 563 #define R300_DST_PIPE_CONFIG            0x170c
 564 #       define R300_PIPE_AUTO_CONFIG    (1 << 31)
 565 #define R300_RB2D_DSTCACHE_MODE         0x3428
 566 #       define R300_DC_AUTOFLUSH_ENABLE (1 << 8)
 567 #       define R300_DC_DC_DISABLE_IGNORE_PE (1 << 17)
 568
 569 #define RADEON_RB3D_COLOROFFSET         0x1c40
 570 #define RADEON_RB3D_COLORPITCH          0x1c48
 571
 572 #define RADEON_SRC_X_Y                  0x1590
 573
 574 #define RADEON_DP_GUI_MASTER_CNTL       0x146c
 575 #       define RADEON_GMC_SRC_PITCH_OFFSET_CNTL (1 << 0)
 576 #       define RADEON_GMC_DST_PITCH_OFFSET_CNTL (1 << 1)
 577 #       define RADEON_GMC_BRUSH_SOLID_COLOR     (13 << 4)
 578 #       define RADEON_GMC_BRUSH_NONE            (15 << 4)
 579 #       define RADEON_GMC_DST_16BPP             (4 << 8)
 580 #       define RADEON_GMC_DST_24BPP             (5 << 8)
 581 #       define RADEON_GMC_DST_32BPP             (6 << 8)
 582 #       define RADEON_GMC_DST_DATATYPE_SHIFT    8
 583 #       define RADEON_GMC_SRC_DATATYPE_COLOR    (3 << 12)
 584 #       define RADEON_DP_SRC_SOURCE_MEMORY      (2 << 24)
 585 #       define RADEON_DP_SRC_SOURCE_HOST_DATA   (3 << 24)
 586 #       define RADEON_GMC_CLR_CMP_CNTL_DIS      (1 << 28)
 587 #       define RADEON_GMC_WR_MSK_DIS            (1 << 30)
 588 #       define RADEON_ROP3_S                    0x00cc0000
 589 #       define RADEON_ROP3_P                    0x00f00000
 590 #define RADEON_DP_WRITE_MASK            0x16cc
 591 #define RADEON_SRC_PITCH_OFFSET         0x1428
 592 #define RADEON_DST_PITCH_OFFSET         0x142c
 593 #define RADEON_DST_PITCH_OFFSET_C       0x1c80
 594 #       define RADEON_DST_TILE_LINEAR           (0 << 30)
 595 #       define RADEON_DST_TILE_MACRO            (1 << 30)
 596 #       define RADEON_DST_TILE_MICRO            (2 << 30)
 597 #       define RADEON_DST_TILE_BOTH             (3 << 30)
 598
 599 #define RADEON_SCRATCH_REG0             0x15e0
 600 #define RADEON_SCRATCH_REG1             0x15e4
 601 #define RADEON_SCRATCH_REG2             0x15e8
 602 #define RADEON_SCRATCH_REG3             0x15ec
 603 #define RADEON_SCRATCH_REG4             0x15f0
 604 #define RADEON_SCRATCH_REG5             0x15f4
 605 #define RADEON_SCRATCH_UMSK             0x0770
 606 #define RADEON_SCRATCH_ADDR             0x0774
 607
 608 #define RADEON_SCRATCHOFF( x )          (RADEON_SCRATCH_REG_OFFSET + 4*(x))
 609
 610 #define GET_SCRATCH( x )        (dev_priv->writeback_works                      \
 611                                 ? DRM_READ32( dev_priv->ring_rptr, RADEON_SCRATCHOFF(x) ) \
 612                                 : RADEON_READ( RADEON_SCRATCH_REG0 + 4*(x) ) )
 613
 614 #define RADEON_GEN_INT_CNTL             0x0040
 615 #       define RADEON_CRTC_VBLANK_MASK          (1 << 0)
 616 #       define RADEON_CRTC2_VBLANK_MASK         (1 << 9)
 617 #       define RADEON_GUI_IDLE_INT_ENABLE       (1 << 19)
 618 #       define RADEON_SW_INT_ENABLE             (1 << 25)
 619
 620 #define RADEON_GEN_INT_STATUS           0x0044
 621 #       define RADEON_CRTC_VBLANK_STAT          (1 << 0)
 622 #       define RADEON_CRTC_VBLANK_STAT_ACK      (1 << 0)
 623 #       define RADEON_CRTC2_VBLANK_STAT         (1 << 9)
 624 #       define RADEON_CRTC2_VBLANK_STAT_ACK     (1 << 9)
 625 #       define RADEON_GUI_IDLE_INT_TEST_ACK     (1 << 19)
 626 #       define RADEON_SW_INT_TEST               (1 << 25)
 627 #       define RADEON_SW_INT_TEST_ACK           (1 << 25)
 628 #       define RADEON_SW_INT_FIRE               (1 << 26)
 629 #       define R500_DISPLAY_INT_STATUS          (1 << 0)
 630
 631 #define RADEON_HOST_PATH_CNTL           0x0130
 632 #       define RADEON_HDP_SOFT_RESET            (1 << 26)
 633 #       define RADEON_HDP_WC_TIMEOUT_MASK       (7 << 28)
 634 #       define RADEON_HDP_WC_TIMEOUT_28BCLK     (7 << 28)
 635
 636 #define RADEON_ISYNC_CNTL               0x1724
 637 #       define RADEON_ISYNC_ANY2D_IDLE3D        (1 << 0)
 638 #       define RADEON_ISYNC_ANY3D_IDLE2D        (1 << 1)
 639 #       define RADEON_ISYNC_TRIG2D_IDLE3D       (1 << 2)
 640 #       define RADEON_ISYNC_TRIG3D_IDLE2D       (1 << 3)
 641 #       define RADEON_ISYNC_WAIT_IDLEGUI        (1 << 4)
 642 #       define RADEON_ISYNC_CPSCRATCH_IDLEGUI   (1 << 5)
 643
 644 #define RADEON_RBBM_GUICNTL             0x172c
 645 #       define RADEON_HOST_DATA_SWAP_NONE       (0 << 0)
 646 #       define RADEON_HOST_DATA_SWAP_16BIT      (1 << 0)
 647 #       define RADEON_HOST_DATA_SWAP_32BIT      (2 << 0)
 648 #       define RADEON_HOST_DATA_SWAP_HDW        (3 << 0)
 649
 650 #define RADEON_MC_AGP_LOCATION          0x014c
 651 #define RADEON_MC_FB_LOCATION           0x0148
 652 #define RADEON_MCLK_CNTL                0x0012
 653 #       define RADEON_FORCEON_MCLKA             (1 << 16)
 654 #       define RADEON_FORCEON_MCLKB             (1 << 17)
 655 #       define RADEON_FORCEON_YCLKA             (1 << 18)
 656 #       define RADEON_FORCEON_YCLKB             (1 << 19)
 657 #       define RADEON_FORCEON_MC                (1 << 20)
 658 #       define RADEON_FORCEON_AIC               (1 << 21)
 659
 660 #define RADEON_PP_BORDER_COLOR_0        0x1d40
 661 #define RADEON_PP_BORDER_COLOR_1        0x1d44
 662 #define RADEON_PP_BORDER_COLOR_2        0x1d48
 663 #define RADEON_PP_CNTL                  0x1c38
 664 #       define RADEON_SCISSOR_ENABLE            (1 <<  1)
 665 #define RADEON_PP_LUM_MATRIX            0x1d00
 666 #define RADEON_PP_MISC                  0x1c14
 667 #define RADEON_PP_ROT_MATRIX_0          0x1d58
 668 #define RADEON_PP_TXFILTER_0            0x1c54
 669 #define RADEON_PP_TXOFFSET_0            0x1c5c
 670 #define RADEON_PP_TXFILTER_1            0x1c6c
 671 #define RADEON_PP_TXFILTER_2            0x1c84
 672
 673 #define R300_RB2D_DSTCACHE_CTLSTAT      0x342c /* use R300_DSTCACHE_CTLSTAT */
 674 #define R300_DSTCACHE_CTLSTAT           0x1714
 675 #       define R300_RB2D_DC_FLUSH               (3 << 0)
 676 #       define R300_RB2D_DC_FREE                (3 << 2)
 677 #       define R300_RB2D_DC_FLUSH_ALL           0xf
 678 #       define R300_RB2D_DC_BUSY                (1 << 31)
 679 #define RADEON_RB3D_CNTL                0x1c3c
 680 #       define RADEON_ALPHA_BLEND_ENABLE        (1 << 0)
 681 #       define RADEON_PLANE_MASK_ENABLE         (1 << 1)
 682 #       define RADEON_DITHER_ENABLE             (1 << 2)
 683 #       define RADEON_ROUND_ENABLE              (1 << 3)
 684 #       define RADEON_SCALE_DITHER_ENABLE       (1 << 4)
 685 #       define RADEON_DITHER_INIT               (1 << 5)
 686 #       define RADEON_ROP_ENABLE                (1 << 6)
 687 #       define RADEON_STENCIL_ENABLE            (1 << 7)
 688 #       define RADEON_Z_ENABLE                  (1 << 8)
 689 #       define RADEON_ZBLOCK16                  (1 << 15)
 690 #define RADEON_RB3D_DEPTHOFFSET         0x1c24
 691 #define RADEON_RB3D_DEPTHCLEARVALUE     0x3230
 692 #define RADEON_RB3D_DEPTHPITCH          0x1c28
 693 #define RADEON_RB3D_PLANEMASK           0x1d84
 694 #define RADEON_RB3D_STENCILREFMASK      0x1d7c
 695 #define RADEON_RB3D_ZCACHE_MODE         0x3250
 696 #define RADEON_RB3D_ZCACHE_CTLSTAT      0x3254
 697 #       define RADEON_RB3D_ZC_FLUSH             (1 << 0)
 698 #       define RADEON_RB3D_ZC_FREE              (1 << 2)
 699 #       define RADEON_RB3D_ZC_FLUSH_ALL         0x5
 700 #       define RADEON_RB3D_ZC_BUSY              (1 << 31)
 701 #define R300_ZB_ZCACHE_CTLSTAT                  0x4f18
 702 #       define R300_ZC_FLUSH                    (1 << 0)
 703 #       define R300_ZC_FREE                     (1 << 1)
 704 #       define R300_ZC_BUSY                     (1 << 31)
 705 #define RADEON_RB3D_DSTCACHE_CTLSTAT    0x325c
 706 #       define RADEON_RB3D_DC_FLUSH             (3 << 0)
 707 #       define RADEON_RB3D_DC_FREE              (3 << 2)
 708 #       define RADEON_RB3D_DC_FLUSH_ALL         0xf
 709 #       define RADEON_RB3D_DC_BUSY              (1 << 31)
 710 #define R300_RB3D_DSTCACHE_CTLSTAT              0x4e4c
 711 #       define R300_RB3D_DC_FLUSH               (2 << 0)
 712 #       define R300_RB3D_DC_FREE                (2 << 2)
 713 #       define R300_RB3D_DC_FINISH              (1 << 4)
 714 #define RADEON_RB3D_ZSTENCILCNTL        0x1c2c
 715 #       define RADEON_Z_TEST_MASK               (7 << 4)
 716 #       define RADEON_Z_TEST_ALWAYS             (7 << 4)
 717 #       define RADEON_Z_HIERARCHY_ENABLE        (1 << 8)
 718 #       define RADEON_STENCIL_TEST_ALWAYS       (7 << 12)
 719 #       define RADEON_STENCIL_S_FAIL_REPLACE    (2 << 16)
 720 #       define RADEON_STENCIL_ZPASS_REPLACE     (2 << 20)
 721 #       define RADEON_STENCIL_ZFAIL_REPLACE     (2 << 24)
 722 #       define RADEON_Z_COMPRESSION_ENABLE      (1 << 28)
 723 #       define RADEON_FORCE_Z_DIRTY             (1 << 29)
 724 #       define RADEON_Z_WRITE_ENABLE            (1 << 30)
 725 #       define RADEON_Z_DECOMPRESSION_ENABLE    (1 << 31)
 726 #define RADEON_RBBM_SOFT_RESET          0x00f0
 727 #       define RADEON_SOFT_RESET_CP             (1 <<  0)
 728 #       define RADEON_SOFT_RESET_HI             (1 <<  1)
 729 #       define RADEON_SOFT_RESET_SE             (1 <<  2)
 730 #       define RADEON_SOFT_RESET_RE             (1 <<  3)
 731 #       define RADEON_SOFT_RESET_PP             (1 <<  4)
 732 #       define RADEON_SOFT_RESET_E2             (1 <<  5)
 733 #       define RADEON_SOFT_RESET_RB             (1 <<  6)
 734 #       define RADEON_SOFT_RESET_HDP            (1 <<  7)
 735 /*
 736  *   6:0  Available slots in the FIFO
 737  *   8    Host Interface active
 738  *   9    CP request active
 739  *   10   FIFO request active
 740  *   11   Host Interface retry active
 741  *   12   CP retry active
 742  *   13   FIFO retry active
 743  *   14   FIFO pipeline busy
 744  *   15   Event engine busy
 745  *   16   CP command stream busy
 746  *   17   2D engine busy
 747  *   18   2D portion of render backend busy
 748  *   20   3D setup engine busy
 749  *   26   GA engine busy
 750  *   27   CBA 2D engine busy
 751  *   31   2D engine busy or 3D engine busy or FIFO not empty or CP busy or
 752  *           command stream queue not empty or Ring Buffer not empty
 753  */
 754 #define RADEON_RBBM_STATUS              0x0e40
 755 /* Same as the previous RADEON_RBBM_STATUS; this is a mirror of that register.  */
 756 /* #define RADEON_RBBM_STATUS           0x1740 */
 757 /* bits 6:0 are dword slots available in the cmd fifo */
 758 #       define RADEON_RBBM_FIFOCNT_MASK         0x007f
 759 #       define RADEON_HIRQ_ON_RBB       (1 <<  8)
 760 #       define RADEON_CPRQ_ON_RBB       (1 <<  9)
 761 #       define RADEON_CFRQ_ON_RBB       (1 << 10)
 762 #       define RADEON_HIRQ_IN_RTBUF     (1 << 11)
 763 #       define RADEON_CPRQ_IN_RTBUF     (1 << 12)
 764 #       define RADEON_CFRQ_IN_RTBUF     (1 << 13)
 765 #       define RADEON_PIPE_BUSY         (1 << 14)
 766 #       define RADEON_ENG_EV_BUSY       (1 << 15)
 767 #       define RADEON_CP_CMDSTRM_BUSY   (1 << 16)
 768 #       define RADEON_E2_BUSY           (1 << 17)
 769 #       define RADEON_RB2D_BUSY         (1 << 18)
 770 #       define RADEON_RB3D_BUSY         (1 << 19) /* not used on r300 */
 771 #       define RADEON_VAP_BUSY          (1 << 20)
 772 #       define RADEON_RE_BUSY           (1 << 21) /* not used on r300 */
 773 #       define RADEON_TAM_BUSY          (1 << 22) /* not used on r300 */
 774 #       define RADEON_TDM_BUSY          (1 << 23) /* not used on r300 */
 775 #       define RADEON_PB_BUSY           (1 << 24) /* not used on r300 */
 776 #       define RADEON_TIM_BUSY          (1 << 25) /* not used on r300 */
 777 #       define RADEON_GA_BUSY           (1 << 26)
 778 #       define RADEON_CBA2D_BUSY        (1 << 27)
 779 #       define RADEON_RBBM_ACTIVE       (1 << 31)
 780 #define RADEON_RE_LINE_PATTERN          0x1cd0
 781 #define RADEON_RE_MISC                  0x26c4
 782 #define RADEON_RE_TOP_LEFT              0x26c0
 783 #define RADEON_RE_WIDTH_HEIGHT          0x1c44
 784 #define RADEON_RE_STIPPLE_ADDR          0x1cc8
 785 #define RADEON_RE_STIPPLE_DATA          0x1ccc
 786
 787 #define RADEON_SCISSOR_TL_0             0x1cd8
 788 #define RADEON_SCISSOR_BR_0             0x1cdc
 789 #define RADEON_SCISSOR_TL_1             0x1ce0
 790 #define RADEON_SCISSOR_BR_1             0x1ce4
 791 #define RADEON_SCISSOR_TL_2             0x1ce8
 792 #define RADEON_SCISSOR_BR_2             0x1cec
 793 #define RADEON_SE_COORD_FMT             0x1c50
 794 #define RADEON_SE_CNTL                  0x1c4c
 795 #       define RADEON_FFACE_CULL_CW             (0 << 0)
 796 #       define RADEON_BFACE_SOLID               (3 << 1)
 797 #       define RADEON_FFACE_SOLID               (3 << 3)
 798 #       define RADEON_FLAT_SHADE_VTX_LAST       (3 << 6)
 799 #       define RADEON_DIFFUSE_SHADE_FLAT        (1 << 8)
 800 #       define RADEON_DIFFUSE_SHADE_GOURAUD     (2 << 8)
 801 #       define RADEON_ALPHA_SHADE_FLAT          (1 << 10)
 802 #       define RADEON_ALPHA_SHADE_GOURAUD       (2 << 10)
 803 #       define RADEON_SPECULAR_SHADE_FLAT       (1 << 12)
 804 #       define RADEON_SPECULAR_SHADE_GOURAUD    (2 << 12)
 805 #       define RADEON_FOG_SHADE_FLAT            (1 << 14)
 806 #       define RADEON_FOG_SHADE_GOURAUD         (2 << 14)
 807 #       define RADEON_VPORT_XY_XFORM_ENABLE     (1 << 24)
 808 #       define RADEON_VPORT_Z_XFORM_ENABLE      (1 << 25)
 809 #       define RADEON_VTX_PIX_CENTER_OGL        (1 << 27)
 810 #       define RADEON_ROUND_MODE_TRUNC          (0 << 28)
 811 #       define RADEON_ROUND_PREC_8TH_PIX        (1 << 30)
 812 #define RADEON_SE_CNTL_STATUS           0x2140
 813 #define RADEON_SE_LINE_WIDTH            0x1db8
 814 #define RADEON_SE_VPORT_XSCALE          0x1d98
 815 #define RADEON_SE_ZBIAS_FACTOR          0x1db0
 816 #define RADEON_SE_TCL_MATERIAL_EMMISSIVE_RED 0x2210
 817 #define RADEON_SE_TCL_OUTPUT_VTX_FMT         0x2254
 818 #define RADEON_SE_TCL_VECTOR_INDX_REG        0x2200
 819 #       define RADEON_VEC_INDX_OCTWORD_STRIDE_SHIFT  16
 820 #       define RADEON_VEC_INDX_DWORD_COUNT_SHIFT     28
 821 #define RADEON_SE_TCL_VECTOR_DATA_REG       0x2204
 822 #define RADEON_SE_TCL_SCALAR_INDX_REG       0x2208
 823 #       define RADEON_SCAL_INDX_DWORD_STRIDE_SHIFT  16
 824 #define RADEON_SE_TCL_SCALAR_DATA_REG       0x220C
 825 #define RADEON_SURFACE_ACCESS_FLAGS     0x0bf8
 826 #define RADEON_SURFACE_ACCESS_CLR       0x0bfc
 827 #define RADEON_SURFACE_CNTL             0x0b00
 828 #       define RADEON_SURF_TRANSLATION_DIS      (1 << 8)
 829 #       define RADEON_NONSURF_AP0_SWP_MASK      (3 << 20)
 830 #       define RADEON_NONSURF_AP0_SWP_LITTLE    (0 << 20)
 831 #       define RADEON_NONSURF_AP0_SWP_BIG16     (1 << 20)
 832 #       define RADEON_NONSURF_AP0_SWP_BIG32     (2 << 20)
 833 #       define RADEON_NONSURF_AP1_SWP_MASK      (3 << 22)
 834 #       define RADEON_NONSURF_AP1_SWP_LITTLE    (0 << 22)
 835 #       define RADEON_NONSURF_AP1_SWP_BIG16     (1 << 22)
 836 #       define RADEON_NONSURF_AP1_SWP_BIG32     (2 << 22)
 837 #define RADEON_SURFACE0_INFO            0x0b0c
 838 #       define RADEON_SURF_PITCHSEL_MASK        (0x1ff << 0)
 839 #       define RADEON_SURF_TILE_MODE_MASK       (3 << 16)
 840 #       define RADEON_SURF_TILE_MODE_MACRO      (0 << 16)
 841 #       define RADEON_SURF_TILE_MODE_MICRO      (1 << 16)
 842 #       define RADEON_SURF_TILE_MODE_32BIT_Z    (2 << 16)
 843 #       define RADEON_SURF_TILE_MODE_16BIT_Z    (3 << 16)
 844 #define RADEON_SURFACE0_LOWER_BOUND     0x0b04
 845 #define RADEON_SURFACE0_UPPER_BOUND     0x0b08
 846 #       define RADEON_SURF_ADDRESS_FIXED_MASK   (0x3ff << 0)
 847 #define RADEON_SURFACE1_INFO            0x0b1c
 848 #define RADEON_SURFACE1_LOWER_BOUND     0x0b14
 849 #define RADEON_SURFACE1_UPPER_BOUND     0x0b18
 850 #define RADEON_SURFACE2_INFO            0x0b2c
 851 #define RADEON_SURFACE2_LOWER_BOUND     0x0b24
 852 #define RADEON_SURFACE2_UPPER_BOUND     0x0b28
 853 #define RADEON_SURFACE3_INFO            0x0b3c
 854 #define RADEON_SURFACE3_LOWER_BOUND     0x0b34
 855 #define RADEON_SURFACE3_UPPER_BOUND     0x0b38
 856 #define RADEON_SURFACE4_INFO            0x0b4c
 857 #define RADEON_SURFACE4_LOWER_BOUND     0x0b44
 858 #define RADEON_SURFACE4_UPPER_BOUND     0x0b48
 859 #define RADEON_SURFACE5_INFO            0x0b5c
 860 #define RADEON_SURFACE5_LOWER_BOUND     0x0b54
 861 #define RADEON_SURFACE5_UPPER_BOUND     0x0b58
 862 #define RADEON_SURFACE6_INFO            0x0b6c
 863 #define RADEON_SURFACE6_LOWER_BOUND     0x0b64
 864 #define RADEON_SURFACE6_UPPER_BOUND     0x0b68
 865 #define RADEON_SURFACE7_INFO            0x0b7c
 866 #define RADEON_SURFACE7_LOWER_BOUND     0x0b74
 867 #define RADEON_SURFACE7_UPPER_BOUND     0x0b78
 868 #define RADEON_SW_SEMAPHORE             0x013c
 869
 870 #define RADEON_WAIT_UNTIL               0x1720
 871 #       define RADEON_WAIT_CRTC_PFLIP           (1 << 0)
 872 #       define RADEON_WAIT_2D_IDLE              (1 << 14)
 873 #       define RADEON_WAIT_3D_IDLE              (1 << 15)
 874 #       define RADEON_WAIT_2D_IDLECLEAN         (1 << 16)
 875 #       define RADEON_WAIT_3D_IDLECLEAN         (1 << 17)
 876 #       define RADEON_WAIT_HOST_IDLECLEAN       (1 << 18)
 877
 878 #define RADEON_RB3D_ZMASKOFFSET         0x3234
 879 #define RADEON_RB3D_ZSTENCILCNTL        0x1c2c
 880 #       define RADEON_DEPTH_FORMAT_16BIT_INT_Z  (0 << 0)
 881 #       define RADEON_DEPTH_FORMAT_24BIT_INT_Z  (2 << 0)
 882
 883 /* CP registers */
 884 #define RADEON_CP_ME_RAM_ADDR           0x07d4
 885 #define RADEON_CP_ME_RAM_RADDR          0x07d8
 886 #define RADEON_CP_ME_RAM_DATAH          0x07dc
 887 #define RADEON_CP_ME_RAM_DATAL          0x07e0
 888
 889 #define RADEON_CP_RB_BASE               0x0700
 890 #define RADEON_CP_RB_CNTL               0x0704
 891 #       define RADEON_BUF_SWAP_32BIT            (2 << 16)
 892 #       define RADEON_RB_NO_UPDATE              (1 << 27)
 893 #define RADEON_CP_RB_RPTR_ADDR          0x070c
 894 #define RADEON_CP_RB_RPTR               0x0710
 895 #define RADEON_CP_RB_WPTR               0x0714
 896
 897 #define RADEON_CP_RB_WPTR_DELAY         0x0718
 898 #       define RADEON_PRE_WRITE_TIMER_SHIFT     0
 899 #       define RADEON_PRE_WRITE_LIMIT_SHIFT     23
 900
 901 #define RADEON_CP_IB_BASE               0x0738
 902
 903 #define RADEON_CP_CSQ_CNTL              0x0740
 904 #       define RADEON_CSQ_CNT_PRIMARY_MASK      (0xff << 0)
 905 #       define RADEON_CSQ_PRIDIS_INDDIS         (0 << 28)
 906 #       define RADEON_CSQ_PRIPIO_INDDIS         (1 << 28)
 907 #       define RADEON_CSQ_PRIBM_INDDIS          (2 << 28)
 908 #       define RADEON_CSQ_PRIPIO_INDBM          (3 << 28)
 909 #       define RADEON_CSQ_PRIBM_INDBM           (4 << 28)
 910 #       define RADEON_CSQ_PRIPIO_INDPIO         (15 << 28)
 911
 912 #define RADEON_AIC_CNTL                 0x01d0
 913 #       define RADEON_PCIGART_TRANSLATE_EN      (1 << 0)
 914 #define RADEON_AIC_STAT                 0x01d4
 915 #define RADEON_AIC_PT_BASE              0x01d8
 916 #define RADEON_AIC_LO_ADDR              0x01dc
 917 #define RADEON_AIC_HI_ADDR              0x01e0
 918 #define RADEON_AIC_TLB_ADDR             0x01e4
 919 #define RADEON_AIC_TLB_DATA             0x01e8
 920
 921 /* CP command packets */
 922 #define RADEON_CP_PACKET0               0x00000000
 923 #       define RADEON_ONE_REG_WR                (1 << 15)
 924 #define RADEON_CP_PACKET1               0x40000000
 925 #define RADEON_CP_PACKET2               0x80000000
 926 #define RADEON_CP_PACKET3               0xC0000000
 927 #       define RADEON_CP_NOP                    0x00001000
 928 #       define RADEON_CP_NEXT_CHAR              0x00001900
 929 #       define RADEON_CP_PLY_NEXTSCAN           0x00001D00
 930 #       define RADEON_CP_SET_SCISSORS           0x00001E00
 931              /* GEN_INDX_PRIM is unsupported starting with R300 */
 932 #       define RADEON_3D_RNDR_GEN_INDX_PRIM     0x00002300
 933 #       define RADEON_WAIT_FOR_IDLE             0x00002600
 934 #       define RADEON_3D_DRAW_VBUF              0x00002800
 935 #       define RADEON_3D_DRAW_IMMD              0x00002900
 936 #       define RADEON_3D_DRAW_INDX              0x00002A00
 937 #       define RADEON_CP_LOAD_PALETTE           0x00002C00
 938 #       define RADEON_3D_LOAD_VBPNTR            0x00002F00
 939 #       define RADEON_MPEG_IDCT_MACROBLOCK      0x00003000
 940 #       define RADEON_MPEG_IDCT_MACROBLOCK_REV  0x00003100
 941 #       define RADEON_3D_CLEAR_ZMASK            0x00003200
 942 #       define RADEON_CP_INDX_BUFFER            0x00003300
 943 #       define RADEON_CP_3D_DRAW_VBUF_2         0x00003400
 944 #       define RADEON_CP_3D_DRAW_IMMD_2         0x00003500
 945 #       define RADEON_CP_3D_DRAW_INDX_2         0x00003600
 946 #       define RADEON_3D_CLEAR_HIZ              0x00003700
 947 #       define RADEON_CP_3D_CLEAR_CMASK         0x00003802
 948 #       define RADEON_CNTL_HOSTDATA_BLT         0x00009400
 949 #       define RADEON_CNTL_PAINT_MULTI          0x00009A00
 950 #       define RADEON_CNTL_BITBLT_MULTI         0x00009B00
 951 #       define RADEON_CNTL_SET_SCISSORS         0xC0001E00
 952
 953 #define RADEON_CP_PACKET_MASK           0xC0000000
 954 #define RADEON_CP_PACKET_COUNT_MASK     0x3fff0000
 955 #define RADEON_CP_PACKET0_REG_MASK      0x000007ff
 956 #define RADEON_CP_PACKET1_REG0_MASK     0x000007ff
 957 #define RADEON_CP_PACKET1_REG1_MASK     0x003ff800
 958
 959 #define RADEON_VTX_Z_PRESENT                    (1 << 31)
 960 #define RADEON_VTX_PKCOLOR_PRESENT              (1 << 3)
 961
 962 #define RADEON_PRIM_TYPE_NONE                   (0 << 0)
 963 #define RADEON_PRIM_TYPE_POINT                  (1 << 0)
 964 #define RADEON_PRIM_TYPE_LINE                   (2 << 0)
 965 #define RADEON_PRIM_TYPE_LINE_STRIP             (3 << 0)
 966 #define RADEON_PRIM_TYPE_TRI_LIST               (4 << 0)
 967 #define RADEON_PRIM_TYPE_TRI_FAN                (5 << 0)
 968 #define RADEON_PRIM_TYPE_TRI_STRIP              (6 << 0)
 969 #define RADEON_PRIM_TYPE_TRI_TYPE2              (7 << 0)
 970 #define RADEON_PRIM_TYPE_RECT_LIST              (8 << 0)
 971 #define RADEON_PRIM_TYPE_3VRT_POINT_LIST        (9 << 0)
 972 #define RADEON_PRIM_TYPE_3VRT_LINE_LIST         (10 << 0)
 973 #define RADEON_PRIM_TYPE_MASK                   0xf
 974 #define RADEON_PRIM_WALK_IND                    (1 << 4)
 975 #define RADEON_PRIM_WALK_LIST                   (2 << 4)
 976 #define RADEON_PRIM_WALK_RING                   (3 << 4)
 977 #define RADEON_COLOR_ORDER_BGRA                 (0 << 6)
 978 #define RADEON_COLOR_ORDER_RGBA                 (1 << 6)
 979 #define RADEON_MAOS_ENABLE                      (1 << 7)
 980 #define RADEON_VTX_FMT_R128_MODE                (0 << 8)
 981 #define RADEON_VTX_FMT_RADEON_MODE              (1 << 8)
 982 #define RADEON_NUM_VERTICES_SHIFT               16
 983
 984 #define RADEON_COLOR_FORMAT_CI8         2
 985 #define RADEON_COLOR_FORMAT_ARGB1555    3
 986 #define RADEON_COLOR_FORMAT_RGB565      4
 987 #define RADEON_COLOR_FORMAT_ARGB8888    6
 988 #define RADEON_COLOR_FORMAT_RGB332      7
 989 #define RADEON_COLOR_FORMAT_RGB8        9
 990 #define RADEON_COLOR_FORMAT_ARGB4444    15
 991
 992 #define RADEON_TXFORMAT_I8              0
 993 #define RADEON_TXFORMAT_AI88            1
 994 #define RADEON_TXFORMAT_RGB332          2
 995 #define RADEON_TXFORMAT_ARGB1555        3
 996 #define RADEON_TXFORMAT_RGB565          4
 997 #define RADEON_TXFORMAT_ARGB4444        5
 998 #define RADEON_TXFORMAT_ARGB8888        6
 999 #define RADEON_TXFORMAT_RGBA8888        7
1000 #define RADEON_TXFORMAT_Y8              8
1001 #define RADEON_TXFORMAT_VYUY422         10
1002 #define RADEON_TXFORMAT_YVYU422         11
1003 #define RADEON_TXFORMAT_DXT1            12
1004 #define RADEON_TXFORMAT_DXT23           14
1005 #define RADEON_TXFORMAT_DXT45           15
1006
1007 #define R200_PP_TXCBLEND_0                0x2f00
1008 #define R200_PP_TXCBLEND_1                0x2f10
1009 #define R200_PP_TXCBLEND_2                0x2f20
1010 #define R200_PP_TXCBLEND_3                0x2f30
1011 #define R200_PP_TXCBLEND_4                0x2f40
1012 #define R200_PP_TXCBLEND_5                0x2f50
1013 #define R200_PP_TXCBLEND_6                0x2f60
1014 #define R200_PP_TXCBLEND_7                0x2f70
1015 #define R200_SE_TCL_LIGHT_MODEL_CTL_0     0x2268
1016 #define R200_PP_TFACTOR_0                 0x2ee0
1017 #define R200_SE_VTX_FMT_0                 0x2088
1018 #define R200_SE_VAP_CNTL                  0x2080
1019 #define R200_SE_TCL_MATRIX_SEL_0          0x2230
1020 #define R200_SE_TCL_TEX_PROC_CTL_2        0x22a8
1021 #define R200_SE_TCL_UCP_VERT_BLEND_CTL    0x22c0
1022 #define R200_PP_TXFILTER_5                0x2ca0
1023 #define R200_PP_TXFILTER_4                0x2c80
1024 #define R200_PP_TXFILTER_3                0x2c60
1025 #define R200_PP_TXFILTER_2                0x2c40
1026 #define R200_PP_TXFILTER_1                0x2c20
1027 #define R200_PP_TXFILTER_0                0x2c00
1028 #define R200_PP_TXOFFSET_5                0x2d78
1029 #define R200_PP_TXOFFSET_4                0x2d60
1030 #define R200_PP_TXOFFSET_3                0x2d48
1031 #define R200_PP_TXOFFSET_2                0x2d30
1032 #define R200_PP_TXOFFSET_1                0x2d18
1033 #define R200_PP_TXOFFSET_0                0x2d00
1034
1035 #define R200_PP_CUBIC_FACES_0             0x2c18
1036 #define R200_PP_CUBIC_FACES_1             0x2c38
1037 #define R200_PP_CUBIC_FACES_2             0x2c58
1038 #define R200_PP_CUBIC_FACES_3             0x2c78
1039 #define R200_PP_CUBIC_FACES_4             0x2c98
1040 #define R200_PP_CUBIC_FACES_5             0x2cb8
1041 #define R200_PP_CUBIC_OFFSET_F1_0         0x2d04
1042 #define R200_PP_CUBIC_OFFSET_F2_0         0x2d08
1043 #define R200_PP_CUBIC_OFFSET_F3_0         0x2d0c
1044 #define R200_PP_CUBIC_OFFSET_F4_0         0x2d10
1045 #define R200_PP_CUBIC_OFFSET_F5_0         0x2d14
1046 #define R200_PP_CUBIC_OFFSET_F1_1         0x2d1c
1047 #define R200_PP_CUBIC_OFFSET_F2_1         0x2d20
1048 #define R200_PP_CUBIC_OFFSET_F3_1         0x2d24
1049 #define R200_PP_CUBIC_OFFSET_F4_1         0x2d28
1050 #define R200_PP_CUBIC_OFFSET_F5_1         0x2d2c
1051 #define R200_PP_CUBIC_OFFSET_F1_2         0x2d34
1052 #define R200_PP_CUBIC_OFFSET_F2_2         0x2d38
1053 #define R200_PP_CUBIC_OFFSET_F3_2         0x2d3c
1054 #define R200_PP_CUBIC_OFFSET_F4_2         0x2d40
1055 #define R200_PP_CUBIC_OFFSET_F5_2         0x2d44
1056 #define R200_PP_CUBIC_OFFSET_F1_3         0x2d4c
1057 #define R200_PP_CUBIC_OFFSET_F2_3         0x2d50
1058 #define R200_PP_CUBIC_OFFSET_F3_3         0x2d54
1059 #define R200_PP_CUBIC_OFFSET_F4_3         0x2d58
1060 #define R200_PP_CUBIC_OFFSET_F5_3         0x2d5c
1061 #define R200_PP_CUBIC_OFFSET_F1_4         0x2d64
1062 #define R200_PP_CUBIC_OFFSET_F2_4         0x2d68
1063 #define R200_PP_CUBIC_OFFSET_F3_4         0x2d6c
1064 #define R200_PP_CUBIC_OFFSET_F4_4         0x2d70
1065 #define R200_PP_CUBIC_OFFSET_F5_4         0x2d74
1066 #define R200_PP_CUBIC_OFFSET_F1_5         0x2d7c
1067 #define R200_PP_CUBIC_OFFSET_F2_5         0x2d80
1068 #define R200_PP_CUBIC_OFFSET_F3_5         0x2d84
1069 #define R200_PP_CUBIC_OFFSET_F4_5         0x2d88
1070 #define R200_PP_CUBIC_OFFSET_F5_5         0x2d8c
1071
1072 #define R200_RE_AUX_SCISSOR_CNTL          0x26f0
1073 #define R200_SE_VTE_CNTL                  0x20b0
1074 #define R200_SE_TCL_OUTPUT_VTX_COMP_SEL   0x2250
1075 #define R200_PP_TAM_DEBUG3                0x2d9c
1076 #define R200_PP_CNTL_X                    0x2cc4
1077 #define R200_SE_VAP_CNTL_STATUS           0x2140
1078 #define R200_RE_SCISSOR_TL_0              0x1cd8
1079 #define R200_RE_SCISSOR_TL_1              0x1ce0
1080 #define R200_RE_SCISSOR_TL_2              0x1ce8
1081 #define R200_RB3D_DEPTHXY_OFFSET          0x1d60
1082 #define R200_RE_AUX_SCISSOR_CNTL          0x26f0
1083 #define R200_SE_VTX_STATE_CNTL            0x2180
1084 #define R200_RE_POINTSIZE                 0x2648
1085 #define R200_SE_TCL_INPUT_VTX_VECTOR_ADDR_0 0x2254
1086
1087 #define RADEON_PP_TEX_SIZE_0                0x1d04      /* NPOT */
1088 #define RADEON_PP_TEX_SIZE_1                0x1d0c
1089 #define RADEON_PP_TEX_SIZE_2                0x1d14
1090
1091 #define RADEON_PP_CUBIC_FACES_0             0x1d24
1092 #define RADEON_PP_CUBIC_FACES_1             0x1d28
1093 #define RADEON_PP_CUBIC_FACES_2             0x1d2c
1094 #define RADEON_PP_CUBIC_OFFSET_T0_0         0x1dd0      /* bits [31:5] */
1095 #define RADEON_PP_CUBIC_OFFSET_T1_0         0x1e00
1096 #define RADEON_PP_CUBIC_OFFSET_T2_0         0x1e14
1097
1098 #define RADEON_SE_TCL_STATE_FLUSH           0x2284
1099
1100 #define SE_VAP_CNTL__TCL_ENA_MASK                          0x00000001
1101 #define SE_VAP_CNTL__FORCE_W_TO_ONE_MASK                   0x00010000
1102 #define SE_VAP_CNTL__VF_MAX_VTX_NUM__SHIFT                 0x00000012
1103 #define SE_VTE_CNTL__VTX_XY_FMT_MASK                       0x00000100
1104 #define SE_VTE_CNTL__VTX_Z_FMT_MASK                        0x00000200
1105 #define SE_VTX_FMT_0__VTX_Z0_PRESENT_MASK                  0x00000001
1106 #define SE_VTX_FMT_0__VTX_W0_PRESENT_MASK                  0x00000002
1107 #define SE_VTX_FMT_0__VTX_COLOR_0_FMT__SHIFT               0x0000000b
1108 #define R200_3D_DRAW_IMMD_2      0xC0003500
1109 #define R200_SE_VTX_FMT_1                 0x208c
1110 #define R200_RE_CNTL                      0x1c50
1111
1112 #define R200_RB3D_BLENDCOLOR              0x3218
1113
1114 #define R200_SE_TCL_POINT_SPRITE_CNTL     0x22c4
1115
1116 #define R200_PP_TRI_PERF 0x2cf8
1117
1118 #define R200_PP_AFS_0                     0x2f80
1119 #define R200_PP_AFS_1                     0x2f00        /* same as txcblend_0 */
1120
1121 #define R200_VAP_PVS_CNTL_1               0x22D0
1122
1123 #define RADEON_CRTC_CRNT_FRAME 0x0214
1124 #define RADEON_CRTC2_CRNT_FRAME 0x0314
1125
1126 #define R500_D1CRTC_STATUS 0x609c
1127 #define R500_D2CRTC_STATUS 0x689c
1128 #define R500_CRTC_V_BLANK (1<<0)
1129
1130 #define R500_D1CRTC_FRAME_COUNT 0x60a4
1131 #define R500_D2CRTC_FRAME_COUNT 0x68a4
1132
1133 #define R500_D1MODE_V_COUNTER 0x6530
1134 #define R500_D2MODE_V_COUNTER 0x6d30
1135
1136 #define R500_D1MODE_VBLANK_STATUS 0x6534
1137 #define R500_D2MODE_VBLANK_STATUS 0x6d34
1138 #define R500_VBLANK_OCCURED (1<<0)
1139 #define R500_VBLANK_ACK     (1<<4)
1140 #define R500_VBLANK_STAT    (1<<12)
1141 #define R500_VBLANK_INT     (1<<16)
1142
1143 #define R500_DxMODE_INT_MASK 0x6540
1144 #define R500_D1MODE_INT_MASK (1<<0)
1145 #define R500_D2MODE_INT_MASK (1<<8)
1146
1147 #define R500_DISP_INTERRUPT_STATUS 0x7edc
1148 #define R500_D1_VBLANK_INTERRUPT (1 << 4)
1149 #define R500_D2_VBLANK_INTERRUPT (1 << 5)
1150
1151 /* Constants */
1152 #define RADEON_MAX_USEC_TIMEOUT         100000  /* 100 ms */
1153
1154 #define RADEON_LAST_FRAME_REG           RADEON_SCRATCH_REG0
1155 #define RADEON_LAST_DISPATCH_REG        RADEON_SCRATCH_REG1
1156 #define RADEON_LAST_CLEAR_REG           RADEON_SCRATCH_REG2
1157 #define RADEON_LAST_SWI_REG             RADEON_SCRATCH_REG3
1158 #define RADEON_LAST_DISPATCH            1
1159
1160 #define RADEON_MAX_VB_AGE               0x7fffffff
1161 #define RADEON_MAX_VB_VERTS             (0xffff)
1162
1163 #define RADEON_RING_HIGH_MARK           128
1164
1165 #define RADEON_PCIGART_TABLE_SIZE      (32*1024)
1166
1167 #define RADEON_READ(reg)        DRM_READ32(  dev_priv->mmio, (reg) )
1168 #define RADEON_WRITE(reg,val)   DRM_WRITE32( dev_priv->mmio, (reg), (val) )
1169 #define RADEON_READ8(reg)       DRM_READ8(  dev_priv->mmio, (reg) )
1170 #define RADEON_WRITE8(reg,val)  DRM_WRITE8( dev_priv->mmio, (reg), (val) )
1171
1172 #define RADEON_WRITE_PLL(addr, val)                                     \
1173 do {                                                                    \
1174         RADEON_WRITE8(RADEON_CLOCK_CNTL_INDEX,                          \
1175                        ((addr) & 0x1f) | RADEON_PLL_WR_EN );            \
1176         RADEON_WRITE(RADEON_CLOCK_CNTL_DATA, (val));                    \
1177 } while (0)
1178
1179 #define RADEON_WRITE_PCIE(addr, val)                                    \
1180 do {                                                                    \
1181         RADEON_WRITE8(RADEON_PCIE_INDEX,                                \
1182                         ((addr) & 0xff));                               \
1183         RADEON_WRITE(RADEON_PCIE_DATA, (val));                  \
1184 } while (0)
1185
1186 #define R500_WRITE_MCIND(addr, val)                                     \
1187 do {                                                            \
1188         RADEON_WRITE(R520_MC_IND_INDEX, 0xff0000 | ((addr) & 0xff));    \
1189         RADEON_WRITE(R520_MC_IND_DATA, (val));                  \
1190         RADEON_WRITE(R520_MC_IND_INDEX, 0);     \
1191 } while (0)
1192
1193 #define RS480_WRITE_MCIND(addr, val)                            \
1194 do {                                                                    \
1195         RADEON_WRITE(RS480_NB_MC_INDEX,                         \
1196                         ((addr) & 0xff) | RS480_NB_MC_IND_WR_EN);       \
1197         RADEON_WRITE(RS480_NB_MC_DATA, (val));                  \
1198         RADEON_WRITE(RS480_NB_MC_INDEX, 0xff);                  \
1199 } while (0)
1200
1201 #define RS690_WRITE_MCIND(addr, val)                                    \
1202 do {                                                            \
1203         RADEON_WRITE(RS690_MC_INDEX, RS690_MC_INDEX_WR_EN | ((addr) & RS690_MC_INDEX_MASK));    \
1204         RADEON_WRITE(RS690_MC_DATA, val);                       \
1205         RADEON_WRITE(RS690_MC_INDEX, RS690_MC_INDEX_WR_ACK);    \
1206 } while (0)
1207
1208 #define IGP_WRITE_MCIND(addr, val)                              \
1209 do {                                                                    \
1210         if ((dev_priv->flags & RADEON_FAMILY_MASK) == CHIP_RS690)       \
1211                 RS690_WRITE_MCIND(addr, val);                           \
1212         else                                                            \
1213                 RS480_WRITE_MCIND(addr, val);                           \
1214 } while (0)
1215
1216 #define CP_PACKET0( reg, n )                                            \
1217         (RADEON_CP_PACKET0 | ((n) << 16) | ((reg) >> 2))
1218 #define CP_PACKET0_TABLE( reg, n )                                      \
1219         (RADEON_CP_PACKET0 | RADEON_ONE_REG_WR | ((n) << 16) | ((reg) >> 2))
1220 #define CP_PACKET1( reg0, reg1 )                                        \
1221         (RADEON_CP_PACKET1 | (((reg1) >> 2) << 15) | ((reg0) >> 2))
1222 #define CP_PACKET2()                                                    \
1223         (RADEON_CP_PACKET2)
1224 #define CP_PACKET3( pkt, n )                                            \
1225         (RADEON_CP_PACKET3 | (pkt) | ((n) << 16))
1226
1227 /* ================================================================
1228  * Engine control helper macros
1229  */
1230
1231 #define RADEON_WAIT_UNTIL_2D_IDLE() do {                                \
1232         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1233         OUT_RING( (RADEON_WAIT_2D_IDLECLEAN |                           \
1234                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
1235 } while (0)
1236
1237 #define RADEON_WAIT_UNTIL_3D_IDLE() do {                                \
1238         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1239         OUT_RING( (RADEON_WAIT_3D_IDLECLEAN |                           \
1240                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
1241 } while (0)
1242
1243 #define RADEON_WAIT_UNTIL_IDLE() do {                                   \
1244         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1245         OUT_RING( (RADEON_WAIT_2D_IDLECLEAN |                           \
1246                    RADEON_WAIT_3D_IDLECLEAN |                           \
1247                    RADEON_WAIT_HOST_IDLECLEAN) );                       \
1248 } while (0)
1249
1250 #define RADEON_WAIT_UNTIL_PAGE_FLIPPED() do {                           \
1251         OUT_RING( CP_PACKET0( RADEON_WAIT_UNTIL, 0 ) );                 \
1252         OUT_RING( RADEON_WAIT_CRTC_PFLIP );                             \
1253 } while (0)
1254
1255 #define RADEON_FLUSH_CACHE() do {                                       \
1256         if ((dev_priv->flags & RADEON_FAMILY_MASK) <= CHIP_RV280) {     \
1257                 OUT_RING(CP_PACKET0(RADEON_RB3D_DSTCACHE_CTLSTAT, 0));  \
1258                 OUT_RING(RADEON_RB3D_DC_FLUSH);                         \
1259         } else {                                                        \
1260                 OUT_RING(CP_PACKET0(R300_RB3D_DSTCACHE_CTLSTAT, 0));    \
1261                 OUT_RING(R300_RB3D_DC_FLUSH);                           \
1262         }                                                               \
1263 } while (0)
1264
1265 #define RADEON_PURGE_CACHE() do {                                       \
1266         if ((dev_priv->flags & RADEON_FAMILY_MASK) <= CHIP_RV280) {     \
1267                 OUT_RING(CP_PACKET0(RADEON_RB3D_DSTCACHE_CTLSTAT, 0));  \
1268                 OUT_RING(RADEON_RB3D_DC_FLUSH | RADEON_RB3D_DC_FREE);   \
1269         } else {                                                        \
1270                 OUT_RING(CP_PACKET0(R300_RB3D_DSTCACHE_CTLSTAT, 0));    \
1271                 OUT_RING(R300_RB3D_DC_FLUSH | R300_RB3D_DC_FREE);       \
1272         }                                                               \
1273 } while (0)
1274
1275 #define RADEON_FLUSH_ZCACHE() do {                                      \
1276         if ((dev_priv->flags & RADEON_FAMILY_MASK) <= CHIP_RV280) {     \
1277                 OUT_RING(CP_PACKET0(RADEON_RB3D_ZCACHE_CTLSTAT, 0));    \
1278                 OUT_RING(RADEON_RB3D_ZC_FLUSH);                         \
1279         } else {                                                        \
1280                 OUT_RING(CP_PACKET0(R300_ZB_ZCACHE_CTLSTAT, 0));        \
1281                 OUT_RING(R300_ZC_FLUSH);                                \
1282         }                                                               \
1283 } while (0)
1284
1285 #define RADEON_PURGE_ZCACHE() do {                                      \
1286         if ((dev_priv->flags & RADEON_FAMILY_MASK) <= CHIP_RV280) {     \
1287                 OUT_RING(CP_PACKET0(RADEON_RB3D_ZCACHE_CTLSTAT, 0));    \
1288                 OUT_RING(RADEON_RB3D_ZC_FLUSH | RADEON_RB3D_ZC_FREE);                   \
1289         } else {                                                        \
1290                 OUT_RING(CP_PACKET0(R300_ZB_ZCACHE_CTLSTAT, 0));        \
1291                 OUT_RING(R300_ZC_FLUSH | R300_ZC_FREE);                         \
1292         }                                                               \
1293 } while (0)
1294
1295 /* ================================================================
1296  * Misc helper macros
1297  */
1298
1299 /* Perfbox functionality only.
1300  */
1301 #define RING_SPACE_TEST_WITH_RETURN( dev_priv )                         \
1302 do {                                                                    \
1303         if (!(dev_priv->stats.boxes & RADEON_BOX_DMA_IDLE)) {           \
1304                 u32 head = GET_RING_HEAD( dev_priv );                   \
1305                 if (head == dev_priv->ring.tail)                        \
1306                         dev_priv->stats.boxes |= RADEON_BOX_DMA_IDLE;   \
1307         }                                                               \
1308 } while (0)
1309
1310 #define VB_AGE_TEST_WITH_RETURN( dev_priv )                             \
1311 do {                                                                    \
1312         drm_radeon_sarea_t *sarea_priv = dev_priv->sarea_priv;          \
1313         if ( sarea_priv->last_dispatch >= RADEON_MAX_VB_AGE ) {         \
1314                 int __ret = radeon_do_cp_idle( dev_priv );              \
1315                 if ( __ret ) return __ret;                              \
1316                 sarea_priv->last_dispatch = 0;                          \
1317                 radeon_freelist_reset( dev );                           \
1318         }                                                               \
1319 } while (0)
1320
1321 #define RADEON_DISPATCH_AGE( age ) do {                                 \
1322         OUT_RING( CP_PACKET0( RADEON_LAST_DISPATCH_REG, 0 ) );          \
1323         OUT_RING( age );                                                \
1324 } while (0)
1325
1326 #define RADEON_FRAME_AGE( age ) do {                                    \
1327         OUT_RING( CP_PACKET0( RADEON_LAST_FRAME_REG, 0 ) );             \
1328         OUT_RING( age );                                                \
1329 } while (0)
1330
1331 #define RADEON_CLEAR_AGE( age ) do {                                    \
1332         OUT_RING( CP_PACKET0( RADEON_LAST_CLEAR_REG, 0 ) );             \
1333         OUT_RING( age );                                                \
1334 } while (0)
1335
1336 /* ================================================================
1337  * Ring control
1338  */
1339
1340 #define RADEON_VERBOSE  0
1341
1342 #define RING_LOCALS     int write, _nr; unsigned int mask; u32 *ring;
1343
1344 #define BEGIN_RING( n ) do {                                            \
1345         if ( RADEON_VERBOSE ) {                                         \
1346                 DRM_INFO( "BEGIN_RING( %d )\n", (n));                   \
1347         }                                                               \
1348         if ( dev_priv->ring.space <= (n) * sizeof(u32) ) {              \
1349                 COMMIT_RING();                                          \
1350                 radeon_wait_ring( dev_priv, (n) * sizeof(u32) );        \
1351         }                                                               \
1352         _nr = n; dev_priv->ring.space -= (n) * sizeof(u32);             \
1353         ring = dev_priv->ring.start;                                    \
1354         write = dev_priv->ring.tail;                                    \
1355         mask = dev_priv->ring.tail_mask;                                \
1356 } while (0)
1357
1358 #define ADVANCE_RING() do {                                             \
1359         if ( RADEON_VERBOSE ) {                                         \
1360                 DRM_INFO( "ADVANCE_RING() wr=0x%06x tail=0x%06x\n",     \
1361                           write, dev_priv->ring.tail );                 \
1362         }                                                               \
1363         if (((dev_priv->ring.tail + _nr) & mask) != write) {            \
1364                 DRM_ERROR(                                              \
1365                         "ADVANCE_RING(): mismatch: nr: %x write: %x line: %d\n",        \
1366                         ((dev_priv->ring.tail + _nr) & mask),           \
1367                         write, __LINE__);                                               \
1368         } else                                                          \
1369                 dev_priv->ring.tail = write;                            \
1370 } while (0)
1371
1372 #define COMMIT_RING() do {                                              \
1373         /* Flush writes to ring */                                      \
1374         DRM_MEMORYBARRIER();                                            \
1375         GET_RING_HEAD( dev_priv );                                      \
1376         RADEON_WRITE( RADEON_CP_RB_WPTR, dev_priv->ring.tail );         \
1377         /* read from PCI bus to ensure correct posting */               \
1378         RADEON_READ( RADEON_CP_RB_RPTR );                               \
1379 } while (0)
1380
1381 #define OUT_RING( x ) do {                                              \
1382         if ( RADEON_VERBOSE ) {                                         \
1383                 DRM_INFO( "   OUT_RING( 0x%08x ) at 0x%x\n",            \
1384                            (unsigned int)(x), write );                  \
1385         }                                                               \
1386         ring[write++] = (x);                                            \
1387         write &= mask;                                                  \
1388 } while (0)
1389
1390 #define OUT_RING_REG( reg, val ) do {                                   \
1391         OUT_RING( CP_PACKET0( reg, 0 ) );                               \
1392         OUT_RING( val );                                                \
1393 } while (0)
1394
1395 #define OUT_RING_TABLE( tab, sz ) do {                                  \
1396         int _size = (sz);                                       \
1397         int *_tab = (int *)(tab);                               \
1398                                                                 \
1399         if (write + _size > mask) {                             \
1400                 int _i = (mask+1) - write;                      \
1401                 _size -= _i;                                    \
1402                 while (_i > 0 ) {                               \
1403                         *(int *)(ring + write) = *_tab++;       \
1404                         write++;                                \
1405                         _i--;                                   \
1406                 }                                               \
1407                 write = 0;                                      \
1408                 _tab += _i;                                     \
1409         }                                                       \
1410         while (_size > 0) {                                     \
1411                 *(ring + write) = *_tab++;                      \
1412                 write++;                                        \
1413                 _size--;                                        \
1414         }                                                       \
1415         write &= mask;                                          \
1416 } while (0)
1417
1418 #endif                          /* __RADEON_DRV_H__ */