Merge branch 'linus' into sched/clock
[linux-2.6] / arch / arm / mach-omap2 / memory.c
1 /*
2  * linux/arch/arm/mach-omap2/memory.c
3  *
4  * Memory timing related functions for OMAP24XX
5  *
6  * Copyright (C) 2005 Texas Instruments Inc.
7  * Richard Woodruff <r-woodruff2@ti.com>
8  *
9  * Copyright (C) 2005 Nokia Corporation
10  * Tony Lindgren <tony@atomide.com>
11  *
12  * This program is free software; you can redistribute it and/or modify
13  * it under the terms of the GNU General Public License version 2 as
14  * published by the Free Software Foundation.
15  */
16
17 #include <linux/module.h>
18 #include <linux/kernel.h>
19 #include <linux/device.h>
20 #include <linux/list.h>
21 #include <linux/errno.h>
22 #include <linux/delay.h>
23 #include <linux/clk.h>
24
25 #include <asm/io.h>
26
27 #include <mach/common.h>
28 #include <mach/clock.h>
29 #include <mach/sram.h>
30
31 #include "prm.h"
32
33 #include "memory.h"
34 #include "sdrc.h"
35
36 void __iomem *omap2_sdrc_base;
37 void __iomem *omap2_sms_base;
38
39 static struct memory_timings mem_timings;
40 static u32 curr_perf_level = CORE_CLK_SRC_DPLL_X2;
41
42 u32 omap2_memory_get_slow_dll_ctrl(void)
43 {
44         return mem_timings.slow_dll_ctrl;
45 }
46
47 u32 omap2_memory_get_fast_dll_ctrl(void)
48 {
49         return mem_timings.fast_dll_ctrl;
50 }
51
52 u32 omap2_memory_get_type(void)
53 {
54         return mem_timings.m_type;
55 }
56
57 /*
58  * Check the DLL lock state, and return tue if running in unlock mode.
59  * This is needed to compensate for the shifted DLL value in unlock mode.
60  */
61 u32 omap2_dll_force_needed(void)
62 {
63         /* dlla and dllb are a set */
64         u32 dll_state = sdrc_read_reg(SDRC_DLLA_CTRL);
65
66         if ((dll_state & (1 << 2)) == (1 << 2))
67                 return 1;
68         else
69                 return 0;
70 }
71
72 /*
73  * 'level' is the value to store to CM_CLKSEL2_PLL.CORE_CLK_SRC.
74  * Practical values are CORE_CLK_SRC_DPLL (for CORE_CLK = DPLL_CLK) or
75  * CORE_CLK_SRC_DPLL_X2 (for CORE_CLK = * DPLL_CLK * 2)
76  */
77 u32 omap2_reprogram_sdrc(u32 level, u32 force)
78 {
79         u32 dll_ctrl, m_type;
80         u32 prev = curr_perf_level;
81         unsigned long flags;
82
83         if ((curr_perf_level == level) && !force)
84                 return prev;
85
86         if (level == CORE_CLK_SRC_DPLL) {
87                 dll_ctrl = omap2_memory_get_slow_dll_ctrl();
88         } else if (level == CORE_CLK_SRC_DPLL_X2) {
89                 dll_ctrl = omap2_memory_get_fast_dll_ctrl();
90         } else {
91                 return prev;
92         }
93
94         m_type = omap2_memory_get_type();
95
96         local_irq_save(flags);
97         __raw_writel(0xffff, OMAP24XX_PRCM_VOLTSETUP);
98         omap2_sram_reprogram_sdrc(level, dll_ctrl, m_type);
99         curr_perf_level = level;
100         local_irq_restore(flags);
101
102         return prev;
103 }
104
105 void omap2_init_memory_params(u32 force_lock_to_unlock_mode)
106 {
107         unsigned long dll_cnt;
108         u32 fast_dll = 0;
109
110         mem_timings.m_type = !((sdrc_read_reg(SDRC_MR_0) & 0x3) == 0x1); /* DDR = 1, SDR = 0 */
111
112         /* 2422 es2.05 and beyond has a single SIP DDR instead of 2 like others.
113          * In the case of 2422, its ok to use CS1 instead of CS0.
114          */
115         if (cpu_is_omap2422())
116                 mem_timings.base_cs = 1;
117         else
118                 mem_timings.base_cs = 0;
119
120         if (mem_timings.m_type != M_DDR)
121                 return;
122
123         /* With DDR we need to determine the low frequency DLL value */
124         if (((mem_timings.fast_dll_ctrl & (1 << 2)) == M_LOCK_CTRL))
125                 mem_timings.dll_mode = M_UNLOCK;
126         else
127                 mem_timings.dll_mode = M_LOCK;
128
129         if (mem_timings.base_cs == 0) {
130                 fast_dll = sdrc_read_reg(SDRC_DLLA_CTRL);
131                 dll_cnt = sdrc_read_reg(SDRC_DLLA_STATUS) & 0xff00;
132         } else {
133                 fast_dll = sdrc_read_reg(SDRC_DLLB_CTRL);
134                 dll_cnt = sdrc_read_reg(SDRC_DLLB_STATUS) & 0xff00;
135         }
136         if (force_lock_to_unlock_mode) {
137                 fast_dll &= ~0xff00;
138                 fast_dll |= dll_cnt;            /* Current lock mode */
139         }
140         /* set fast timings with DLL filter disabled */
141         mem_timings.fast_dll_ctrl = (fast_dll | (3 << 8));
142
143         /* No disruptions, DDR will be offline & C-ABI not followed */
144         omap2_sram_ddr_init(&mem_timings.slow_dll_ctrl,
145                             mem_timings.fast_dll_ctrl,
146                             mem_timings.base_cs,
147                             force_lock_to_unlock_mode);
148         mem_timings.slow_dll_ctrl &= 0xff00;    /* Keep lock value */
149
150         /* Turn status into unlock ctrl */
151         mem_timings.slow_dll_ctrl |=
152                 ((mem_timings.fast_dll_ctrl & 0xF) | (1 << 2));
153
154         /* 90 degree phase for anything below 133Mhz + disable DLL filter */
155         mem_timings.slow_dll_ctrl |= ((1 << 1) | (3 << 8));
156 }
157
158 void __init omap2_set_globals_memory(struct omap_globals *omap2_globals)
159 {
160         omap2_sdrc_base = omap2_globals->sdrc;
161         omap2_sms_base = omap2_globals->sms;
162 }
163
164 /* turn on smart idle modes for SDRAM scheduler and controller */
165 void __init omap2_init_memory(void)
166 {
167         u32 l;
168
169         l = sms_read_reg(SMS_SYSCONFIG);
170         l &= ~(0x3 << 3);
171         l |= (0x2 << 3);
172         sms_write_reg(l, SMS_SYSCONFIG);
173
174         l = sdrc_read_reg(SDRC_SYSCONFIG);
175         l &= ~(0x3 << 3);
176         l |= (0x2 << 3);
177         sdrc_write_reg(l, SDRC_SYSCONFIG);
178 }