git.oblomov.eu Git - linux-2.6/blob - drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  24  */
  25
  26 #include <linux/crc32.h>
  27 #include <linux/kernel.h>
  28 #include <linux/version.h>
  29 #include <linux/module.h>
  30 #include <linux/netdevice.h>
  31 #include <linux/dma-mapping.h>
  32 #include <linux/etherdevice.h>
  33 #include <linux/ethtool.h>
  34 #include <linux/pci.h>
  35 #include <linux/ip.h>
  36 #include <linux/tcp.h>
  37 #include <linux/in.h>
  38 #include <linux/delay.h>
  39 #include <linux/workqueue.h>
  40 #include <linux/if_vlan.h>
  41 #include <linux/prefetch.h>
  42 #include <linux/mii.h>
  43
  44 #include <asm/irq.h>
  45
  46 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  47 #define SKY2_VLAN_TAG_USED 1
  48 #endif
  49
  50 #include "sky2.h"
  51
  52 #define DRV_NAME                "sky2"
  53 #define DRV_VERSION             "1.6"
  54 #define PFX                     DRV_NAME " "
  55
  56 /*
  57  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  58  * that are organized into three (receive, transmit, status) different rings
  59  * similar to Tigon3. A transmit can require several elements;
  60  * a receive requires one (or two if using 64 bit dma).
  61  */
  62
  63 #define RX_LE_SIZE              512
  64 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  65 #define RX_MAX_PENDING          (RX_LE_SIZE/2 - 2)
  66 #define RX_DEF_PENDING          RX_MAX_PENDING
  67 #define RX_SKB_ALIGN            8
  68 #define RX_BUF_WRITE            16
  69
  70 #define TX_RING_SIZE            512
  71 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  72 #define TX_MIN_PENDING          64
  73 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
  74
  75 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  76 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  77 #define ETH_JUMBO_MTU           9000
  78 #define TX_WATCHDOG             (5 * HZ)
  79 #define NAPI_WEIGHT             64
  80 #define PHY_RETRIES             1000
  81
  82 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  83
  84 static const u32 default_msg =
  85     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  86     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  87     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  88
  89 static int debug = -1;          /* defaults above */
  90 module_param(debug, int, 0);
  91 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  92
  93 static int copybreak __read_mostly = 256;
  94 module_param(copybreak, int, 0);
  95 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  96
  97 static int disable_msi = 0;
  98 module_param(disable_msi, int, 0);
  99 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
 100
 101 static int idle_timeout = 100;
 102 module_param(idle_timeout, int, 0);
 103 MODULE_PARM_DESC(idle_timeout, "Idle timeout workaround for lost interrupts (ms)");
 104
 105 static const struct pci_device_id sky2_id_table[] = {
 106         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) },
 107         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) },
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) },
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) },
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) },
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) },
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) },
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) },
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) },
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) },
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) },
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) },
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) },
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) },
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) },
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) },
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) },
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) },
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) },
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) },
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) },
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) },
 129         { 0 }
 130 };
 131
 132 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 133
 134 /* Avoid conditionals by using array */
 135 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 136 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 137 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 138
 139 /* This driver supports yukon2 chipset only */
 140 static const char *yukon2_name[] = {
 141         "XL",           /* 0xb3 */
 142         "EC Ultra",     /* 0xb4 */
 143         "UNKNOWN",      /* 0xb5 */
 144         "EC",           /* 0xb6 */
 145         "FE",           /* 0xb7 */
 146 };
 147
 148 /* Access to external PHY */
 149 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 150 {
 151         int i;
 152
 153         gma_write16(hw, port, GM_SMI_DATA, val);
 154         gma_write16(hw, port, GM_SMI_CTRL,
 155                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 156
 157         for (i = 0; i < PHY_RETRIES; i++) {
 158                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
 159                         return 0;
 160                 udelay(1);
 161         }
 162
 163         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
 164         return -ETIMEDOUT;
 165 }
 166
 167 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 168 {
 169         int i;
 170
 171         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 172                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 173
 174         for (i = 0; i < PHY_RETRIES; i++) {
 175                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
 176                         *val = gma_read16(hw, port, GM_SMI_DATA);
 177                         return 0;
 178                 }
 179
 180                 udelay(1);
 181         }
 182
 183         return -ETIMEDOUT;
 184 }
 185
 186 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 187 {
 188         u16 v;
 189
 190         if (__gm_phy_read(hw, port, reg, &v) != 0)
 191                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
 192         return v;
 193 }
 194
 195 static void sky2_set_power_state(struct sky2_hw *hw, pci_power_t state)
 196 {
 197         u16 power_control;
 198         u32 reg1;
 199         int vaux;
 200
 201         pr_debug("sky2_set_power_state %d\n", state);
 202         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 203
 204         power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_PMC);
 205         vaux = (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 206                 (power_control & PCI_PM_CAP_PME_D3cold);
 207
 208         power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_CTRL);
 209
 210         power_control |= PCI_PM_CTRL_PME_STATUS;
 211         power_control &= ~(PCI_PM_CTRL_STATE_MASK);
 212
 213         switch (state) {
 214         case PCI_D0:
 215                 /* switch power to VCC (WA for VAUX problem) */
 216                 sky2_write8(hw, B0_POWER_CTRL,
 217                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 218
 219                 /* disable Core Clock Division, */
 220                 sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 221
 222                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 223                         /* enable bits are inverted */
 224                         sky2_write8(hw, B2_Y2_CLK_GATE,
 225                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 226                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 227                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 228                 else
 229                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 230
 231                 /* Turn off phy power saving */
 232                 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 233                 reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 234
 235                 /* looks like this XL is back asswards .. */
 236                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1) {
 237                         reg1 |= PCI_Y2_PHY1_COMA;
 238                         if (hw->ports > 1)
 239                                 reg1 |= PCI_Y2_PHY2_COMA;
 240                 }
 241                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 242                 udelay(100);
 243
 244                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 245                         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 246                         reg1 = sky2_pci_read32(hw, PCI_DEV_REG4);
 247                         reg1 &= P_ASPM_CONTROL_MSK;
 248                         sky2_pci_write32(hw, PCI_DEV_REG4, reg1);
 249                         sky2_pci_write32(hw, PCI_DEV_REG5, 0);
 250                 }
 251
 252                 break;
 253
 254         case PCI_D3hot:
 255         case PCI_D3cold:
 256                 /* Turn on phy power saving */
 257                 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 258                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 259                         reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 260                 else
 261                         reg1 |= (PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 262                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 263                 udelay(100);
 264
 265                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 266                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 267                 else
 268                         /* enable bits are inverted */
 269                         sky2_write8(hw, B2_Y2_CLK_GATE,
 270                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 271                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 272                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 273
 274                 /* switch power to VAUX */
 275                 if (vaux && state != PCI_D3cold)
 276                         sky2_write8(hw, B0_POWER_CTRL,
 277                                     (PC_VAUX_ENA | PC_VCC_ENA |
 278                                      PC_VAUX_ON | PC_VCC_OFF));
 279                 break;
 280         default:
 281                 printk(KERN_ERR PFX "Unknown power state %d\n", state);
 282         }
 283
 284         sky2_pci_write16(hw, hw->pm_cap + PCI_PM_CTRL, power_control);
 285         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 286 }
 287
 288 static void sky2_phy_reset(struct sky2_hw *hw, unsigned port)
 289 {
 290         u16 reg;
 291
 292         /* disable all GMAC IRQ's */
 293         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 294         /* disable PHY IRQs */
 295         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
 296
 297         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 298         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 299         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 300         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 301
 302         reg = gma_read16(hw, port, GM_RX_CTRL);
 303         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 304         gma_write16(hw, port, GM_RX_CTRL, reg);
 305 }
 306
 307 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 308 {
 309         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 310         u16 ctrl, ct1000, adv, pg, ledctrl, ledover;
 311
 312         if (sky2->autoneg == AUTONEG_ENABLE &&
 313             !(hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)) {
 314                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 315
 316                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 317                            PHY_M_EC_MAC_S_MSK);
 318                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 319
 320                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 321                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 322                 else
 323                         ectrl |= PHY_M_EC_M_DSC(2) | PHY_M_EC_S_DSC(3);
 324
 325                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 326         }
 327
 328         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 329         if (hw->copper) {
 330                 if (hw->chip_id == CHIP_ID_YUKON_FE) {
 331                         /* enable automatic crossover */
 332                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 333                 } else {
 334                         /* disable energy detect */
 335                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 336
 337                         /* enable automatic crossover */
 338                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 339
 340                         if (sky2->autoneg == AUTONEG_ENABLE &&
 341                             (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)) {
 342                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 343                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 344                         }
 345                 }
 346                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 347         } else {
 348                 /* workaround for deviation #4.88 (CRC errors) */
 349                 /* disable Automatic Crossover */
 350
 351                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 352                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 353
 354                 if (hw->chip_id == CHIP_ID_YUKON_XL) {
 355                         /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 356                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 357                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 358                         ctrl &= ~PHY_M_MAC_MD_MSK;
 359                         ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 360                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 361
 362                         /* select page 1 to access Fiber registers */
 363                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 364                 }
 365         }
 366
 367         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
 368         if (sky2->autoneg == AUTONEG_DISABLE)
 369                 ctrl &= ~PHY_CT_ANE;
 370         else
 371                 ctrl |= PHY_CT_ANE;
 372
 373         ctrl |= PHY_CT_RESET;
 374         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 375
 376         ctrl = 0;
 377         ct1000 = 0;
 378         adv = PHY_AN_CSMA;
 379
 380         if (sky2->autoneg == AUTONEG_ENABLE) {
 381                 if (hw->copper) {
 382                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 383                                 ct1000 |= PHY_M_1000C_AFD;
 384                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 385                                 ct1000 |= PHY_M_1000C_AHD;
 386                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 387                                 adv |= PHY_M_AN_100_FD;
 388                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 389                                 adv |= PHY_M_AN_100_HD;
 390                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 391                                 adv |= PHY_M_AN_10_FD;
 392                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 393                                 adv |= PHY_M_AN_10_HD;
 394                 } else          /* special defines for FIBER (88E1011S only) */
 395                         adv |= PHY_M_AN_1000X_AHD | PHY_M_AN_1000X_AFD;
 396
 397                 /* Set Flow-control capabilities */
 398                 if (sky2->tx_pause && sky2->rx_pause)
 399                         adv |= PHY_AN_PAUSE_CAP;        /* symmetric */
 400                 else if (sky2->rx_pause && !sky2->tx_pause)
 401                         adv |= PHY_AN_PAUSE_ASYM | PHY_AN_PAUSE_CAP;
 402                 else if (!sky2->rx_pause && sky2->tx_pause)
 403                         adv |= PHY_AN_PAUSE_ASYM;       /* local */
 404
 405                 /* Restart Auto-negotiation */
 406                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 407         } else {
 408                 /* forced speed/duplex settings */
 409                 ct1000 = PHY_M_1000C_MSE;
 410
 411                 if (sky2->duplex == DUPLEX_FULL)
 412                         ctrl |= PHY_CT_DUP_MD;
 413
 414                 switch (sky2->speed) {
 415                 case SPEED_1000:
 416                         ctrl |= PHY_CT_SP1000;
 417                         break;
 418                 case SPEED_100:
 419                         ctrl |= PHY_CT_SP100;
 420                         break;
 421                 }
 422
 423                 ctrl |= PHY_CT_RESET;
 424         }
 425
 426         if (hw->chip_id != CHIP_ID_YUKON_FE)
 427                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 428
 429         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 430         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 431
 432         /* Setup Phy LED's */
 433         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 434         ledover = 0;
 435
 436         switch (hw->chip_id) {
 437         case CHIP_ID_YUKON_FE:
 438                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 439                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 440
 441                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 442
 443                 /* delete ACT LED control bits */
 444                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 445                 /* change ACT LED control to blink mode */
 446                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 447                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 448                 break;
 449
 450         case CHIP_ID_YUKON_XL:
 451                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 452
 453                 /* select page 3 to access LED control register */
 454                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 455
 456                 /* set LED Function Control register */
 457                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 458                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 459                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 460                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 461                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 462
 463                 /* set Polarity Control register */
 464                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 465                              (PHY_M_POLC_LS1_P_MIX(4) |
 466                               PHY_M_POLC_IS0_P_MIX(4) |
 467                               PHY_M_POLC_LOS_CTRL(2) |
 468                               PHY_M_POLC_INIT_CTRL(2) |
 469                               PHY_M_POLC_STA1_CTRL(2) |
 470                               PHY_M_POLC_STA0_CTRL(2)));
 471
 472                 /* restore page register */
 473                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 474                 break;
 475         case CHIP_ID_YUKON_EC_U:
 476                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 477
 478                 /* select page 3 to access LED control register */
 479                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 480
 481                 /* set LED Function Control register */
 482                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 483                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 484                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 485                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 486                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 487
 488                 /* set Blink Rate in LED Timer Control Register */
 489                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 490                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 491                 /* restore page register */
 492                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 493                 break;
 494
 495         default:
 496                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 497                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 498                 /* turn off the Rx LED (LED_RX) */
 499                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 500         }
 501
 502         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev == CHIP_REV_YU_EC_A1) {
 503                 /* apply fixes in PHY AFE */
 504                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 505                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 506
 507                 /* increase differential signal amplitude in 10BASE-T */
 508                 gm_phy_write(hw, port, 0x18, 0xaa99);
 509                 gm_phy_write(hw, port, 0x17, 0x2011);
 510
 511                 /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 512                 gm_phy_write(hw, port, 0x18, 0xa204);
 513                 gm_phy_write(hw, port, 0x17, 0x2002);
 514
 515                 /* set page register to 0 */
 516                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 517         } else {
 518                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 519
 520                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 521                         /* turn on 100 Mbps LED (LED_LINK100) */
 522                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 523                 }
 524
 525                 if (ledover)
 526                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 527
 528         }
 529         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 530         if (sky2->autoneg == AUTONEG_ENABLE)
 531                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 532         else
 533                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 534 }
 535
 536 /* Force a renegotiation */
 537 static void sky2_phy_reinit(struct sky2_port *sky2)
 538 {
 539         spin_lock_bh(&sky2->phy_lock);
 540         sky2_phy_init(sky2->hw, sky2->port);
 541         spin_unlock_bh(&sky2->phy_lock);
 542 }
 543
 544 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 545 {
 546         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 547         u16 reg;
 548         int i;
 549         const u8 *addr = hw->dev[port]->dev_addr;
 550
 551         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 552         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR|GPC_ENA_PAUSE);
 553
 554         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 555
 556         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 557                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 558                 /* clear GMAC 1 Control reset */
 559                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 560                 do {
 561                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 562                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 563                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 564                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 565                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 566         }
 567
 568         if (sky2->autoneg == AUTONEG_DISABLE) {
 569                 reg = gma_read16(hw, port, GM_GP_CTRL);
 570                 reg |= GM_GPCR_AU_ALL_DIS;
 571                 gma_write16(hw, port, GM_GP_CTRL, reg);
 572                 gma_read16(hw, port, GM_GP_CTRL);
 573
 574                 switch (sky2->speed) {
 575                 case SPEED_1000:
 576                         reg &= ~GM_GPCR_SPEED_100;
 577                         reg |= GM_GPCR_SPEED_1000;
 578                         break;
 579                 case SPEED_100:
 580                         reg &= ~GM_GPCR_SPEED_1000;
 581                         reg |= GM_GPCR_SPEED_100;
 582                         break;
 583                 case SPEED_10:
 584                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
 585                         break;
 586                 }
 587
 588                 if (sky2->duplex == DUPLEX_FULL)
 589                         reg |= GM_GPCR_DUP_FULL;
 590
 591                 /* turn off pause in 10/100mbps half duplex */
 592                 else if (sky2->speed != SPEED_1000 &&
 593                          hw->chip_id != CHIP_ID_YUKON_EC_U)
 594                         sky2->tx_pause = sky2->rx_pause = 0;
 595         } else
 596                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
 597
 598         if (!sky2->tx_pause && !sky2->rx_pause) {
 599                 sky2_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 600                 reg |=
 601                     GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 602         } else if (sky2->tx_pause && !sky2->rx_pause) {
 603                 /* disable Rx flow-control */
 604                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 605         }
 606
 607         gma_write16(hw, port, GM_GP_CTRL, reg);
 608
 609         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 610
 611         spin_lock_bh(&sky2->phy_lock);
 612         sky2_phy_init(hw, port);
 613         spin_unlock_bh(&sky2->phy_lock);
 614
 615         /* MIB clear */
 616         reg = gma_read16(hw, port, GM_PHY_ADDR);
 617         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 618
 619         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 620                 gma_read16(hw, port, i);
 621         gma_write16(hw, port, GM_PHY_ADDR, reg);
 622
 623         /* transmit control */
 624         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 625
 626         /* receive control reg: unicast + multicast + no FCS  */
 627         gma_write16(hw, port, GM_RX_CTRL,
 628                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 629
 630         /* transmit flow control */
 631         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 632
 633         /* transmit parameter */
 634         gma_write16(hw, port, GM_TX_PARAM,
 635                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 636                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 637                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 638                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 639
 640         /* serial mode register */
 641         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 642                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 643
 644         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 645                 reg |= GM_SMOD_JUMBO_ENA;
 646
 647         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 648
 649         /* virtual address for data */
 650         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 651
 652         /* physical address: used for pause frames */
 653         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 654
 655         /* ignore counter overflows */
 656         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 657         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 658         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 659
 660         /* Configure Rx MAC FIFO */
 661         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 662         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
 663                      GMF_OPER_ON | GMF_RX_F_FL_ON);
 664
 665         /* Flush Rx MAC FIFO on any flow control or error */
 666         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 667
 668         /* Set threshold to 0xa (64 bytes)
 669          *  ASF disabled so no need to do WA dev #4.30
 670          */
 671         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF);
 672
 673         /* Configure Tx MAC FIFO */
 674         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 675         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 676
 677         if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 678                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 679                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 680                 if (hw->dev[port]->mtu > ETH_DATA_LEN) {
 681                         /* set Tx GMAC FIFO Almost Empty Threshold */
 682                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR), 0x180);
 683                         /* Disable Store & Forward mode for TX */
 684                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 685                 }
 686         }
 687
 688 }
 689
 690 /* Assign Ram Buffer allocation.
 691  * start and end are in units of 4k bytes
 692  * ram registers are in units of 64bit words
 693  */
 694 static void sky2_ramset(struct sky2_hw *hw, u16 q, u8 startk, u8 endk)
 695 {
 696         u32 start, end;
 697
 698         start = startk * 4096/8;
 699         end = (endk * 4096/8) - 1;
 700
 701         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 702         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 703         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 704         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 705         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 706
 707         if (q == Q_R1 || q == Q_R2) {
 708                 u32 space = (endk - startk) * 4096/8;
 709                 u32 tp = space - space/4;
 710
 711                 /* On receive queue's set the thresholds
 712                  * give receiver priority when > 3/4 full
 713                  * send pause when down to 2K
 714                  */
 715                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 716                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 717
 718                 tp = space - 2048/8;
 719                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 720                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 721         } else {
 722                 /* Enable store & forward on Tx queue's because
 723                  * Tx FIFO is only 1K on Yukon
 724                  */
 725                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 726         }
 727
 728         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 729         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 730 }
 731
 732 /* Setup Bus Memory Interface */
 733 static void sky2_qset(struct sky2_hw *hw, u16 q)
 734 {
 735         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 736         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 737         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 738         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 739 }
 740
 741 /* Setup prefetch unit registers. This is the interface between
 742  * hardware and driver list elements
 743  */
 744 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 745                                       u64 addr, u32 last)
 746 {
 747         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 748         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 749         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 750         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 751         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 752         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 753
 754         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 755 }
 756
 757 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 758 {
 759         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 760
 761         sky2->tx_prod = RING_NEXT(sky2->tx_prod, TX_RING_SIZE);
 762         return le;
 763 }
 764
 765 /* Update chip's next pointer */
 766 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
 767 {
 768         wmb();
 769         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
 770         mmiowb();
 771 }
 772
 773
 774 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 775 {
 776         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 777         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
 778         return le;
 779 }
 780
 781 /* Return high part of DMA address (could be 32 or 64 bit) */
 782 static inline u32 high32(dma_addr_t a)
 783 {
 784         return sizeof(a) > sizeof(u32) ? (a >> 16) >> 16 : 0;
 785 }
 786
 787 /* Build description to hardware about buffer */
 788 static void sky2_rx_add(struct sky2_port *sky2, dma_addr_t map)
 789 {
 790         struct sky2_rx_le *le;
 791         u32 hi = high32(map);
 792         u16 len = sky2->rx_bufsize;
 793
 794         if (sky2->rx_addr64 != hi) {
 795                 le = sky2_next_rx(sky2);
 796                 le->addr = cpu_to_le32(hi);
 797                 le->ctrl = 0;
 798                 le->opcode = OP_ADDR64 | HW_OWNER;
 799                 sky2->rx_addr64 = high32(map + len);
 800         }
 801
 802         le = sky2_next_rx(sky2);
 803         le->addr = cpu_to_le32((u32) map);
 804         le->length = cpu_to_le16(len);
 805         le->ctrl = 0;
 806         le->opcode = OP_PACKET | HW_OWNER;
 807 }
 808
 809
 810 /* Tell chip where to start receive checksum.
 811  * Actually has two checksums, but set both same to avoid possible byte
 812  * order problems.
 813  */
 814 static void rx_set_checksum(struct sky2_port *sky2)
 815 {
 816         struct sky2_rx_le *le;
 817
 818         le = sky2_next_rx(sky2);
 819         le->addr = (ETH_HLEN << 16) | ETH_HLEN;
 820         le->ctrl = 0;
 821         le->opcode = OP_TCPSTART | HW_OWNER;
 822
 823         sky2_write32(sky2->hw,
 824                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
 825                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
 826
 827 }
 828
 829 /*
 830  * The RX Stop command will not work for Yukon-2 if the BMU does not
 831  * reach the end of packet and since we can't make sure that we have
 832  * incoming data, we must reset the BMU while it is not doing a DMA
 833  * transfer. Since it is possible that the RX path is still active,
 834  * the RX RAM buffer will be stopped first, so any possible incoming
 835  * data will not trigger a DMA. After the RAM buffer is stopped, the
 836  * BMU is polled until any DMA in progress is ended and only then it
 837  * will be reset.
 838  */
 839 static void sky2_rx_stop(struct sky2_port *sky2)
 840 {
 841         struct sky2_hw *hw = sky2->hw;
 842         unsigned rxq = rxqaddr[sky2->port];
 843         int i;
 844
 845         /* disable the RAM Buffer receive queue */
 846         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
 847
 848         for (i = 0; i < 0xffff; i++)
 849                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
 850                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
 851                         goto stopped;
 852
 853         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
 854                sky2->netdev->name);
 855 stopped:
 856         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
 857
 858         /* reset the Rx prefetch unit */
 859         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 860 }
 861
 862 /* Clean out receive buffer area, assumes receiver hardware stopped */
 863 static void sky2_rx_clean(struct sky2_port *sky2)
 864 {
 865         unsigned i;
 866
 867         memset(sky2->rx_le, 0, RX_LE_BYTES);
 868         for (i = 0; i < sky2->rx_pending; i++) {
 869                 struct ring_info *re = sky2->rx_ring + i;
 870
 871                 if (re->skb) {
 872                         pci_unmap_single(sky2->hw->pdev,
 873                                          re->mapaddr, sky2->rx_bufsize,
 874                                          PCI_DMA_FROMDEVICE);
 875                         kfree_skb(re->skb);
 876                         re->skb = NULL;
 877                 }
 878         }
 879 }
 880
 881 /* Basic MII support */
 882 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
 883 {
 884         struct mii_ioctl_data *data = if_mii(ifr);
 885         struct sky2_port *sky2 = netdev_priv(dev);
 886         struct sky2_hw *hw = sky2->hw;
 887         int err = -EOPNOTSUPP;
 888
 889         if (!netif_running(dev))
 890                 return -ENODEV; /* Phy still in reset */
 891
 892         switch (cmd) {
 893         case SIOCGMIIPHY:
 894                 data->phy_id = PHY_ADDR_MARV;
 895
 896                 /* fallthru */
 897         case SIOCGMIIREG: {
 898                 u16 val = 0;
 899
 900                 spin_lock_bh(&sky2->phy_lock);
 901                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
 902                 spin_unlock_bh(&sky2->phy_lock);
 903
 904                 data->val_out = val;
 905                 break;
 906         }
 907
 908         case SIOCSMIIREG:
 909                 if (!capable(CAP_NET_ADMIN))
 910                         return -EPERM;
 911
 912                 spin_lock_bh(&sky2->phy_lock);
 913                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
 914                                    data->val_in);
 915                 spin_unlock_bh(&sky2->phy_lock);
 916                 break;
 917         }
 918         return err;
 919 }
 920
 921 #ifdef SKY2_VLAN_TAG_USED
 922 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
 923 {
 924         struct sky2_port *sky2 = netdev_priv(dev);
 925         struct sky2_hw *hw = sky2->hw;
 926         u16 port = sky2->port;
 927
 928         spin_lock_bh(&sky2->tx_lock);
 929
 930         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_ON);
 931         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_ON);
 932         sky2->vlgrp = grp;
 933
 934         spin_unlock_bh(&sky2->tx_lock);
 935 }
 936
 937 static void sky2_vlan_rx_kill_vid(struct net_device *dev, unsigned short vid)
 938 {
 939         struct sky2_port *sky2 = netdev_priv(dev);
 940         struct sky2_hw *hw = sky2->hw;
 941         u16 port = sky2->port;
 942
 943         spin_lock_bh(&sky2->tx_lock);
 944
 945         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_OFF);
 946         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_OFF);
 947         if (sky2->vlgrp)
 948                 sky2->vlgrp->vlan_devices[vid] = NULL;
 949
 950         spin_unlock_bh(&sky2->tx_lock);
 951 }
 952 #endif
 953
 954 /*
 955  * It appears the hardware has a bug in the FIFO logic that
 956  * cause it to hang if the FIFO gets overrun and the receive buffer
 957  * is not 64 byte aligned. The buffer returned from netdev_alloc_skb is
 958  * aligned except if slab debugging is enabled.
 959  */
 960 static inline struct sk_buff *sky2_alloc_skb(struct net_device *dev,
 961                                              unsigned int length,
 962                                              gfp_t gfp_mask)
 963 {
 964         struct sk_buff *skb;
 965
 966         skb = __netdev_alloc_skb(dev, length + RX_SKB_ALIGN, gfp_mask);
 967         if (likely(skb)) {
 968                 unsigned long p = (unsigned long) skb->data;
 969                 skb_reserve(skb, ALIGN(p, RX_SKB_ALIGN) - p);
 970         }
 971
 972         return skb;
 973 }
 974
 975 /*
 976  * Allocate and setup receiver buffer pool.
 977  * In case of 64 bit dma, there are 2X as many list elements
 978  * available as ring entries
 979  * and need to reserve one list element so we don't wrap around.
 980  */
 981 static int sky2_rx_start(struct sky2_port *sky2)
 982 {
 983         struct sky2_hw *hw = sky2->hw;
 984         unsigned rxq = rxqaddr[sky2->port];
 985         int i;
 986         unsigned thresh;
 987
 988         sky2->rx_put = sky2->rx_next = 0;
 989         sky2_qset(hw, rxq);
 990
 991         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev >= 2) {
 992                 /* MAC Rx RAM Read is controlled by hardware */
 993                 sky2_write32(hw, Q_ADDR(rxq, Q_F), F_M_RX_RAM_DIS);
 994         }
 995
 996         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
 997
 998         rx_set_checksum(sky2);
 999         for (i = 0; i < sky2->rx_pending; i++) {
1000                 struct ring_info *re = sky2->rx_ring + i;
1001
1002                 re->skb = sky2_alloc_skb(sky2->netdev, sky2->rx_bufsize,
1003                                          GFP_KERNEL);
1004                 if (!re->skb)
1005                         goto nomem;
1006
1007                 re->mapaddr = pci_map_single(hw->pdev, re->skb->data,
1008                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1009                 sky2_rx_add(sky2, re->mapaddr);
1010         }
1011
1012
1013         /*
1014          * The receiver hangs if it receives frames larger than the
1015          * packet buffer. As a workaround, truncate oversize frames, but
1016          * the register is limited to 9 bits, so if you do frames > 2052
1017          * you better get the MTU right!
1018          */
1019         thresh = (sky2->rx_bufsize - 8) / sizeof(u32);
1020         if (thresh > 0x1ff)
1021                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1022         else {
1023                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1024                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1025         }
1026
1027
1028         /* Tell chip about available buffers */
1029         sky2_write16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX), sky2->rx_put);
1030         return 0;
1031 nomem:
1032         sky2_rx_clean(sky2);
1033         return -ENOMEM;
1034 }
1035
1036 /* Bring up network interface. */
1037 static int sky2_up(struct net_device *dev)
1038 {
1039         struct sky2_port *sky2 = netdev_priv(dev);
1040         struct sky2_hw *hw = sky2->hw;
1041         unsigned port = sky2->port;
1042         u32 ramsize, rxspace, imask;
1043         int cap, err = -ENOMEM;
1044         struct net_device *otherdev = hw->dev[sky2->port^1];
1045
1046         /*
1047          * On dual port PCI-X card, there is an problem where status
1048          * can be received out of order due to split transactions
1049          */
1050         if (otherdev && netif_running(otherdev) &&
1051             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1052                 struct sky2_port *osky2 = netdev_priv(otherdev);
1053                 u16 cmd;
1054
1055                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1056                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1057                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1058
1059                 sky2->rx_csum = 0;
1060                 osky2->rx_csum = 0;
1061         }
1062
1063         if (netif_msg_ifup(sky2))
1064                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1065
1066         /* must be power of 2 */
1067         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1068                                            TX_RING_SIZE *
1069                                            sizeof(struct sky2_tx_le),
1070                                            &sky2->tx_le_map);
1071         if (!sky2->tx_le)
1072                 goto err_out;
1073
1074         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1075                                 GFP_KERNEL);
1076         if (!sky2->tx_ring)
1077                 goto err_out;
1078         sky2->tx_prod = sky2->tx_cons = 0;
1079
1080         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1081                                            &sky2->rx_le_map);
1082         if (!sky2->rx_le)
1083                 goto err_out;
1084         memset(sky2->rx_le, 0, RX_LE_BYTES);
1085
1086         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct ring_info),
1087                                 GFP_KERNEL);
1088         if (!sky2->rx_ring)
1089                 goto err_out;
1090
1091         sky2_mac_init(hw, port);
1092
1093         /* Determine available ram buffer space (in 4K blocks).
1094          * Note: not sure about the FE setting below yet
1095          */
1096         if (hw->chip_id == CHIP_ID_YUKON_FE)
1097                 ramsize = 4;
1098         else
1099                 ramsize = sky2_read8(hw, B2_E_0);
1100
1101         /* Give transmitter one third (rounded up) */
1102         rxspace = ramsize - (ramsize + 2) / 3;
1103
1104         sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1105         sky2_ramset(hw, txqaddr[port], rxspace, ramsize);
1106
1107         /* Make sure SyncQ is disabled */
1108         sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1109                     RB_RST_SET);
1110
1111         sky2_qset(hw, txqaddr[port]);
1112
1113         /* Set almost empty threshold */
1114         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev == 1)
1115                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), 0x1a0);
1116
1117         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1118                            TX_RING_SIZE - 1);
1119
1120         err = sky2_rx_start(sky2);
1121         if (err)
1122                 goto err_out;
1123
1124         /* Enable interrupts from phy/mac for port */
1125         imask = sky2_read32(hw, B0_IMSK);
1126         imask |= portirq_msk[port];
1127         sky2_write32(hw, B0_IMSK, imask);
1128
1129         return 0;
1130
1131 err_out:
1132         if (sky2->rx_le) {
1133                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1134                                     sky2->rx_le, sky2->rx_le_map);
1135                 sky2->rx_le = NULL;
1136         }
1137         if (sky2->tx_le) {
1138                 pci_free_consistent(hw->pdev,
1139                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1140                                     sky2->tx_le, sky2->tx_le_map);
1141                 sky2->tx_le = NULL;
1142         }
1143         kfree(sky2->tx_ring);
1144         kfree(sky2->rx_ring);
1145
1146         sky2->tx_ring = NULL;
1147         sky2->rx_ring = NULL;
1148         return err;
1149 }
1150
1151 /* Modular subtraction in ring */
1152 static inline int tx_dist(unsigned tail, unsigned head)
1153 {
1154         return (head - tail) & (TX_RING_SIZE - 1);
1155 }
1156
1157 /* Number of list elements available for next tx */
1158 static inline int tx_avail(const struct sky2_port *sky2)
1159 {
1160         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1161 }
1162
1163 /* Estimate of number of transmit list elements required */
1164 static unsigned tx_le_req(const struct sk_buff *skb)
1165 {
1166         unsigned count;
1167
1168         count = sizeof(dma_addr_t) / sizeof(u32);
1169         count += skb_shinfo(skb)->nr_frags * count;
1170
1171         if (skb_is_gso(skb))
1172                 ++count;
1173
1174         if (skb->ip_summed == CHECKSUM_HW)
1175                 ++count;
1176
1177         return count;
1178 }
1179
1180 /*
1181  * Put one packet in ring for transmit.
1182  * A single packet can generate multiple list elements, and
1183  * the number of ring elements will probably be less than the number
1184  * of list elements used.
1185  *
1186  * No BH disabling for tx_lock here (like tg3)
1187  */
1188 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1189 {
1190         struct sky2_port *sky2 = netdev_priv(dev);
1191         struct sky2_hw *hw = sky2->hw;
1192         struct sky2_tx_le *le = NULL;
1193         struct tx_ring_info *re;
1194         unsigned i, len;
1195         dma_addr_t mapping;
1196         u32 addr64;
1197         u16 mss;
1198         u8 ctrl;
1199
1200         /* No BH disabling for tx_lock here.  We are running in BH disabled
1201          * context and TX reclaim runs via poll inside of a software
1202          * interrupt, and no related locks in IRQ processing.
1203          */
1204         if (!spin_trylock(&sky2->tx_lock))
1205                 return NETDEV_TX_LOCKED;
1206
1207         if (unlikely(tx_avail(sky2) < tx_le_req(skb))) {
1208                 /* There is a known but harmless race with lockless tx
1209                  * and netif_stop_queue.
1210                  */
1211                 if (!netif_queue_stopped(dev)) {
1212                         netif_stop_queue(dev);
1213                         if (net_ratelimit())
1214                                 printk(KERN_WARNING PFX "%s: ring full when queue awake!\n",
1215                                        dev->name);
1216                 }
1217                 spin_unlock(&sky2->tx_lock);
1218
1219                 return NETDEV_TX_BUSY;
1220         }
1221
1222         if (unlikely(netif_msg_tx_queued(sky2)))
1223                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1224                        dev->name, sky2->tx_prod, skb->len);
1225
1226         len = skb_headlen(skb);
1227         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1228         addr64 = high32(mapping);
1229
1230         re = sky2->tx_ring + sky2->tx_prod;
1231
1232         /* Send high bits if changed or crosses boundary */
1233         if (addr64 != sky2->tx_addr64 || high32(mapping + len) != sky2->tx_addr64) {
1234                 le = get_tx_le(sky2);
1235                 le->tx.addr = cpu_to_le32(addr64);
1236                 le->ctrl = 0;
1237                 le->opcode = OP_ADDR64 | HW_OWNER;
1238                 sky2->tx_addr64 = high32(mapping + len);
1239         }
1240
1241         /* Check for TCP Segmentation Offload */
1242         mss = skb_shinfo(skb)->gso_size;
1243         if (mss != 0) {
1244                 mss += ((skb->h.th->doff - 5) * 4);     /* TCP options */
1245                 mss += (skb->nh.iph->ihl * 4) + sizeof(struct tcphdr);
1246                 mss += ETH_HLEN;
1247
1248                 if (mss != sky2->tx_last_mss) {
1249                         le = get_tx_le(sky2);
1250                         le->tx.tso.size = cpu_to_le16(mss);
1251                         le->tx.tso.rsvd = 0;
1252                         le->opcode = OP_LRGLEN | HW_OWNER;
1253                         le->ctrl = 0;
1254                         sky2->tx_last_mss = mss;
1255                 }
1256         }
1257
1258         ctrl = 0;
1259 #ifdef SKY2_VLAN_TAG_USED
1260         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1261         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1262                 if (!le) {
1263                         le = get_tx_le(sky2);
1264                         le->tx.addr = 0;
1265                         le->opcode = OP_VLAN|HW_OWNER;
1266                         le->ctrl = 0;
1267                 } else
1268                         le->opcode |= OP_VLAN;
1269                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1270                 ctrl |= INS_VLAN;
1271         }
1272 #endif
1273
1274         /* Handle TCP checksum offload */
1275         if (skb->ip_summed == CHECKSUM_HW) {
1276                 u16 hdr = skb->h.raw - skb->data;
1277                 u16 offset = hdr + skb->csum;
1278
1279                 ctrl = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1280                 if (skb->nh.iph->protocol == IPPROTO_UDP)
1281                         ctrl |= UDPTCP;
1282
1283                 le = get_tx_le(sky2);
1284                 le->tx.csum.start = cpu_to_le16(hdr);
1285                 le->tx.csum.offset = cpu_to_le16(offset);
1286                 le->length = 0; /* initial checksum value */
1287                 le->ctrl = 1;   /* one packet */
1288                 le->opcode = OP_TCPLISW | HW_OWNER;
1289         }
1290
1291         le = get_tx_le(sky2);
1292         le->tx.addr = cpu_to_le32((u32) mapping);
1293         le->length = cpu_to_le16(len);
1294         le->ctrl = ctrl;
1295         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1296
1297         /* Record the transmit mapping info */
1298         re->skb = skb;
1299         pci_unmap_addr_set(re, mapaddr, mapping);
1300
1301         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1302                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1303                 struct tx_ring_info *fre;
1304
1305                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1306                                        frag->size, PCI_DMA_TODEVICE);
1307                 addr64 = high32(mapping);
1308                 if (addr64 != sky2->tx_addr64) {
1309                         le = get_tx_le(sky2);
1310                         le->tx.addr = cpu_to_le32(addr64);
1311                         le->ctrl = 0;
1312                         le->opcode = OP_ADDR64 | HW_OWNER;
1313                         sky2->tx_addr64 = addr64;
1314                 }
1315
1316                 le = get_tx_le(sky2);
1317                 le->tx.addr = cpu_to_le32((u32) mapping);
1318                 le->length = cpu_to_le16(frag->size);
1319                 le->ctrl = ctrl;
1320                 le->opcode = OP_BUFFER | HW_OWNER;
1321
1322                 fre = sky2->tx_ring
1323                         + RING_NEXT((re - sky2->tx_ring) + i, TX_RING_SIZE);
1324                 pci_unmap_addr_set(fre, mapaddr, mapping);
1325         }
1326
1327         re->idx = sky2->tx_prod;
1328         le->ctrl |= EOP;
1329
1330         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1331                 netif_stop_queue(dev);
1332
1333         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1334
1335         spin_unlock(&sky2->tx_lock);
1336
1337         dev->trans_start = jiffies;
1338         return NETDEV_TX_OK;
1339 }
1340
1341 /*
1342  * Free ring elements from starting at tx_cons until "done"
1343  *
1344  * NB: the hardware will tell us about partial completion of multi-part
1345  *     buffers; these are deferred until completion.
1346  */
1347 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1348 {
1349         struct net_device *dev = sky2->netdev;
1350         struct pci_dev *pdev = sky2->hw->pdev;
1351         u16 nxt, put;
1352         unsigned i;
1353
1354         BUG_ON(done >= TX_RING_SIZE);
1355
1356         if (unlikely(netif_msg_tx_done(sky2)))
1357                 printk(KERN_DEBUG "%s: tx done, up to %u\n",
1358                        dev->name, done);
1359
1360         for (put = sky2->tx_cons; put != done; put = nxt) {
1361                 struct tx_ring_info *re = sky2->tx_ring + put;
1362                 struct sk_buff *skb = re->skb;
1363
1364                 nxt = re->idx;
1365                 BUG_ON(nxt >= TX_RING_SIZE);
1366                 prefetch(sky2->tx_ring + nxt);
1367
1368                 /* Check for partial status */
1369                 if (tx_dist(put, done) < tx_dist(put, nxt))
1370                         break;
1371
1372                 skb = re->skb;
1373                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1374                                  skb_headlen(skb), PCI_DMA_TODEVICE);
1375
1376                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1377                         struct tx_ring_info *fre;
1378                         fre = sky2->tx_ring + RING_NEXT(put + i, TX_RING_SIZE);
1379                         pci_unmap_page(pdev, pci_unmap_addr(fre, mapaddr),
1380                                        skb_shinfo(skb)->frags[i].size,
1381                                        PCI_DMA_TODEVICE);
1382                 }
1383
1384                 dev_kfree_skb(skb);
1385         }
1386
1387         sky2->tx_cons = put;
1388         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
1389                 netif_wake_queue(dev);
1390 }
1391
1392 /* Cleanup all untransmitted buffers, assume transmitter not running */
1393 static void sky2_tx_clean(struct sky2_port *sky2)
1394 {
1395         spin_lock_bh(&sky2->tx_lock);
1396         sky2_tx_complete(sky2, sky2->tx_prod);
1397         spin_unlock_bh(&sky2->tx_lock);
1398 }
1399
1400 /* Network shutdown */
1401 static int sky2_down(struct net_device *dev)
1402 {
1403         struct sky2_port *sky2 = netdev_priv(dev);
1404         struct sky2_hw *hw = sky2->hw;
1405         unsigned port = sky2->port;
1406         u16 ctrl;
1407         u32 imask;
1408
1409         /* Never really got started! */
1410         if (!sky2->tx_le)
1411                 return 0;
1412
1413         if (netif_msg_ifdown(sky2))
1414                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1415
1416         /* Stop more packets from being queued */
1417         netif_stop_queue(dev);
1418
1419         sky2_phy_reset(hw, port);
1420
1421         /* Stop transmitter */
1422         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1423         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1424
1425         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1426                      RB_RST_SET | RB_DIS_OP_MD);
1427
1428         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1429         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1430         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1431
1432         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1433
1434         /* Workaround shared GMAC reset */
1435         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1436               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1437                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1438
1439         /* Disable Force Sync bit and Enable Alloc bit */
1440         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1441                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1442
1443         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1444         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1445         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1446
1447         /* Reset the PCI FIFO of the async Tx queue */
1448         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1449                      BMU_RST_SET | BMU_FIFO_RST);
1450
1451         /* Reset the Tx prefetch units */
1452         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1453                      PREF_UNIT_RST_SET);
1454
1455         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1456
1457         sky2_rx_stop(sky2);
1458
1459         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1460         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1461
1462         /* Disable port IRQ */
1463         imask = sky2_read32(hw, B0_IMSK);
1464         imask &= ~portirq_msk[port];
1465         sky2_write32(hw, B0_IMSK, imask);
1466
1467         /* turn off LED's */
1468         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1469
1470         synchronize_irq(hw->pdev->irq);
1471
1472         sky2_tx_clean(sky2);
1473         sky2_rx_clean(sky2);
1474
1475         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1476                             sky2->rx_le, sky2->rx_le_map);
1477         kfree(sky2->rx_ring);
1478
1479         pci_free_consistent(hw->pdev,
1480                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1481                             sky2->tx_le, sky2->tx_le_map);
1482         kfree(sky2->tx_ring);
1483
1484         sky2->tx_le = NULL;
1485         sky2->rx_le = NULL;
1486
1487         sky2->rx_ring = NULL;
1488         sky2->tx_ring = NULL;
1489
1490         return 0;
1491 }
1492
1493 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1494 {
1495         if (!hw->copper)
1496                 return SPEED_1000;
1497
1498         if (hw->chip_id == CHIP_ID_YUKON_FE)
1499                 return (aux & PHY_M_PS_SPEED_100) ? SPEED_100 : SPEED_10;
1500
1501         switch (aux & PHY_M_PS_SPEED_MSK) {
1502         case PHY_M_PS_SPEED_1000:
1503                 return SPEED_1000;
1504         case PHY_M_PS_SPEED_100:
1505                 return SPEED_100;
1506         default:
1507                 return SPEED_10;
1508         }
1509 }
1510
1511 static void sky2_link_up(struct sky2_port *sky2)
1512 {
1513         struct sky2_hw *hw = sky2->hw;
1514         unsigned port = sky2->port;
1515         u16 reg;
1516
1517         /* Enable Transmit FIFO Underrun */
1518         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
1519
1520         reg = gma_read16(hw, port, GM_GP_CTRL);
1521         if (sky2->autoneg == AUTONEG_DISABLE) {
1522                 reg |= GM_GPCR_AU_ALL_DIS;
1523
1524                 /* Is write/read necessary?  Copied from sky2_mac_init */
1525                 gma_write16(hw, port, GM_GP_CTRL, reg);
1526                 gma_read16(hw, port, GM_GP_CTRL);
1527
1528                 switch (sky2->speed) {
1529                 case SPEED_1000:
1530                         reg &= ~GM_GPCR_SPEED_100;
1531                         reg |= GM_GPCR_SPEED_1000;
1532                         break;
1533                 case SPEED_100:
1534                         reg &= ~GM_GPCR_SPEED_1000;
1535                         reg |= GM_GPCR_SPEED_100;
1536                         break;
1537                 case SPEED_10:
1538                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
1539                         break;
1540                 }
1541         } else
1542                 reg &= ~GM_GPCR_AU_ALL_DIS;
1543
1544         if (sky2->duplex == DUPLEX_FULL || sky2->autoneg == AUTONEG_ENABLE)
1545                 reg |= GM_GPCR_DUP_FULL;
1546
1547         /* enable Rx/Tx */
1548         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1549         gma_write16(hw, port, GM_GP_CTRL, reg);
1550         gma_read16(hw, port, GM_GP_CTRL);
1551
1552         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1553
1554         netif_carrier_on(sky2->netdev);
1555         netif_wake_queue(sky2->netdev);
1556
1557         /* Turn on link LED */
1558         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1559                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1560
1561         if (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U) {
1562                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1563                 u16 led = PHY_M_LEDC_LOS_CTRL(1);       /* link active */
1564
1565                 switch(sky2->speed) {
1566                 case SPEED_10:
1567                         led |= PHY_M_LEDC_INIT_CTRL(7);
1568                         break;
1569
1570                 case SPEED_100:
1571                         led |= PHY_M_LEDC_STA1_CTRL(7);
1572                         break;
1573
1574                 case SPEED_1000:
1575                         led |= PHY_M_LEDC_STA0_CTRL(7);
1576                         break;
1577                 }
1578
1579                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1580                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, led);
1581                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1582         }
1583
1584         if (netif_msg_link(sky2))
1585                 printk(KERN_INFO PFX
1586                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1587                        sky2->netdev->name, sky2->speed,
1588                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1589                        (sky2->tx_pause && sky2->rx_pause) ? "both" :
1590                        sky2->tx_pause ? "tx" : sky2->rx_pause ? "rx" : "none");
1591 }
1592
1593 static void sky2_link_down(struct sky2_port *sky2)
1594 {
1595         struct sky2_hw *hw = sky2->hw;
1596         unsigned port = sky2->port;
1597         u16 reg;
1598
1599         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1600
1601         reg = gma_read16(hw, port, GM_GP_CTRL);
1602         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1603         gma_write16(hw, port, GM_GP_CTRL, reg);
1604         gma_read16(hw, port, GM_GP_CTRL);       /* PCI post */
1605
1606         if (sky2->rx_pause && !sky2->tx_pause) {
1607                 /* restore Asymmetric Pause bit */
1608                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1609                              gm_phy_read(hw, port, PHY_MARV_AUNE_ADV)
1610                              | PHY_M_AN_ASP);
1611         }
1612
1613         netif_carrier_off(sky2->netdev);
1614         netif_stop_queue(sky2->netdev);
1615
1616         /* Turn on link LED */
1617         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1618
1619         if (netif_msg_link(sky2))
1620                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1621         sky2_phy_init(hw, port);
1622 }
1623
1624 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1625 {
1626         struct sky2_hw *hw = sky2->hw;
1627         unsigned port = sky2->port;
1628         u16 lpa;
1629
1630         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1631
1632         if (lpa & PHY_M_AN_RF) {
1633                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1634                 return -1;
1635         }
1636
1637         if (hw->chip_id != CHIP_ID_YUKON_FE &&
1638             gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
1639                 printk(KERN_ERR PFX "%s: master/slave fault",
1640                        sky2->netdev->name);
1641                 return -1;
1642         }
1643
1644         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1645                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1646                        sky2->netdev->name);
1647                 return -1;
1648         }
1649
1650         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1651
1652         sky2->speed = sky2_phy_speed(hw, aux);
1653
1654         /* Pause bits are offset (9..8) */
1655         if (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)
1656                 aux >>= 6;
1657
1658         sky2->rx_pause = (aux & PHY_M_PS_RX_P_EN) != 0;
1659         sky2->tx_pause = (aux & PHY_M_PS_TX_P_EN) != 0;
1660
1661         if ((sky2->tx_pause || sky2->rx_pause)
1662             && !(sky2->speed < SPEED_1000 && sky2->duplex == DUPLEX_HALF))
1663                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1664         else
1665                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1666
1667         return 0;
1668 }
1669
1670 /* Interrupt from PHY */
1671 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
1672 {
1673         struct net_device *dev = hw->dev[port];
1674         struct sky2_port *sky2 = netdev_priv(dev);
1675         u16 istatus, phystat;
1676
1677         spin_lock(&sky2->phy_lock);
1678         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1679         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1680
1681         if (!netif_running(dev))
1682                 goto out;
1683
1684         if (netif_msg_intr(sky2))
1685                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1686                        sky2->netdev->name, istatus, phystat);
1687
1688         if (istatus & PHY_M_IS_AN_COMPL) {
1689                 if (sky2_autoneg_done(sky2, phystat) == 0)
1690                         sky2_link_up(sky2);
1691                 goto out;
1692         }
1693
1694         if (istatus & PHY_M_IS_LSP_CHANGE)
1695                 sky2->speed = sky2_phy_speed(hw, phystat);
1696
1697         if (istatus & PHY_M_IS_DUP_CHANGE)
1698                 sky2->duplex =
1699                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1700
1701         if (istatus & PHY_M_IS_LST_CHANGE) {
1702                 if (phystat & PHY_M_PS_LINK_UP)
1703                         sky2_link_up(sky2);
1704                 else
1705                         sky2_link_down(sky2);
1706         }
1707 out:
1708         spin_unlock(&sky2->phy_lock);
1709 }
1710
1711
1712 /* Transmit timeout is only called if we are running, carries is up
1713  * and tx queue is full (stopped).
1714  */
1715 static void sky2_tx_timeout(struct net_device *dev)
1716 {
1717         struct sky2_port *sky2 = netdev_priv(dev);
1718         struct sky2_hw *hw = sky2->hw;
1719         unsigned txq = txqaddr[sky2->port];
1720         u16 report, done;
1721
1722         if (netif_msg_timer(sky2))
1723                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1724
1725         report = sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX);
1726         done = sky2_read16(hw, Q_ADDR(txq, Q_DONE));
1727
1728         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
1729                dev->name,
1730                sky2->tx_cons, sky2->tx_prod, report, done);
1731
1732         if (report != done) {
1733                 printk(KERN_INFO PFX "status burst pending (irq moderation?)\n");
1734
1735                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
1736                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
1737         } else if (report != sky2->tx_cons) {
1738                 printk(KERN_INFO PFX "status report lost?\n");
1739
1740                 spin_lock_bh(&sky2->tx_lock);
1741                 sky2_tx_complete(sky2, report);
1742                 spin_unlock_bh(&sky2->tx_lock);
1743         } else {
1744                 printk(KERN_INFO PFX "hardware hung? flushing\n");
1745
1746                 sky2_write32(hw, Q_ADDR(txq, Q_CSR), BMU_STOP);
1747                 sky2_write32(hw, Y2_QADDR(txq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1748
1749                 sky2_tx_clean(sky2);
1750
1751                 sky2_qset(hw, txq);
1752                 sky2_prefetch_init(hw, txq, sky2->tx_le_map, TX_RING_SIZE - 1);
1753         }
1754 }
1755
1756
1757 /* Want receive buffer size to be multiple of 64 bits
1758  * and incl room for vlan and truncation
1759  */
1760 static inline unsigned sky2_buf_size(int mtu)
1761 {
1762         return ALIGN(mtu + ETH_HLEN + VLAN_HLEN, 8) + 8;
1763 }
1764
1765 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1766 {
1767         struct sky2_port *sky2 = netdev_priv(dev);
1768         struct sky2_hw *hw = sky2->hw;
1769         int err;
1770         u16 ctl, mode;
1771         u32 imask;
1772
1773         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1774                 return -EINVAL;
1775
1776         if (hw->chip_id == CHIP_ID_YUKON_EC_U && new_mtu > ETH_DATA_LEN)
1777                 return -EINVAL;
1778
1779         if (!netif_running(dev)) {
1780                 dev->mtu = new_mtu;
1781                 return 0;
1782         }
1783
1784         imask = sky2_read32(hw, B0_IMSK);
1785         sky2_write32(hw, B0_IMSK, 0);
1786
1787         dev->trans_start = jiffies;     /* prevent tx timeout */
1788         netif_stop_queue(dev);
1789         netif_poll_disable(hw->dev[0]);
1790
1791         synchronize_irq(hw->pdev->irq);
1792
1793         ctl = gma_read16(hw, sky2->port, GM_GP_CTRL);
1794         gma_write16(hw, sky2->port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
1795         sky2_rx_stop(sky2);
1796         sky2_rx_clean(sky2);
1797
1798         dev->mtu = new_mtu;
1799         sky2->rx_bufsize = sky2_buf_size(new_mtu);
1800         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
1801                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1802
1803         if (dev->mtu > ETH_DATA_LEN)
1804                 mode |= GM_SMOD_JUMBO_ENA;
1805
1806         gma_write16(hw, sky2->port, GM_SERIAL_MODE, mode);
1807
1808         sky2_write8(hw, RB_ADDR(rxqaddr[sky2->port], RB_CTRL), RB_ENA_OP_MD);
1809
1810         err = sky2_rx_start(sky2);
1811         sky2_write32(hw, B0_IMSK, imask);
1812
1813         if (err)
1814                 dev_close(dev);
1815         else {
1816                 gma_write16(hw, sky2->port, GM_GP_CTRL, ctl);
1817
1818                 netif_poll_enable(hw->dev[0]);
1819                 netif_wake_queue(dev);
1820         }
1821
1822         return err;
1823 }
1824
1825 /*
1826  * Receive one packet.
1827  * For small packets or errors, just reuse existing skb.
1828  * For larger packets, get new buffer.
1829  */
1830 static struct sk_buff *sky2_receive(struct net_device *dev,
1831                                     u16 length, u32 status)
1832 {
1833         struct sky2_port *sky2 = netdev_priv(dev);
1834         struct ring_info *re = sky2->rx_ring + sky2->rx_next;
1835         struct sk_buff *skb = NULL;
1836
1837         if (unlikely(netif_msg_rx_status(sky2)))
1838                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
1839                        dev->name, sky2->rx_next, status, length);
1840
1841         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
1842         prefetch(sky2->rx_ring + sky2->rx_next);
1843
1844         if (status & GMR_FS_ANY_ERR)
1845                 goto error;
1846
1847         if (!(status & GMR_FS_RX_OK))
1848                 goto resubmit;
1849
1850         if (length > dev->mtu + ETH_HLEN)
1851                 goto oversize;
1852
1853         if (length < copybreak) {
1854                 skb = netdev_alloc_skb(dev, length + 2);
1855                 if (!skb)
1856                         goto resubmit;
1857
1858                 skb_reserve(skb, 2);
1859                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->mapaddr,
1860                                             length, PCI_DMA_FROMDEVICE);
1861                 memcpy(skb->data, re->skb->data, length);
1862                 skb->ip_summed = re->skb->ip_summed;
1863                 skb->csum = re->skb->csum;
1864                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->mapaddr,
1865                                                length, PCI_DMA_FROMDEVICE);
1866         } else {
1867                 struct sk_buff *nskb;
1868
1869                 nskb = sky2_alloc_skb(dev, sky2->rx_bufsize, GFP_ATOMIC);
1870                 if (!nskb)
1871                         goto resubmit;
1872
1873                 skb = re->skb;
1874                 re->skb = nskb;
1875                 pci_unmap_single(sky2->hw->pdev, re->mapaddr,
1876                                  sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1877                 prefetch(skb->data);
1878
1879                 re->mapaddr = pci_map_single(sky2->hw->pdev, nskb->data,
1880                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1881         }
1882
1883         skb_put(skb, length);
1884 resubmit:
1885         re->skb->ip_summed = CHECKSUM_NONE;
1886         sky2_rx_add(sky2, re->mapaddr);
1887
1888         return skb;
1889
1890 oversize:
1891         ++sky2->net_stats.rx_over_errors;
1892         goto resubmit;
1893
1894 error:
1895         ++sky2->net_stats.rx_errors;
1896
1897         if (netif_msg_rx_err(sky2) && net_ratelimit())
1898                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
1899                        dev->name, status, length);
1900
1901         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
1902                 sky2->net_stats.rx_length_errors++;
1903         if (status & GMR_FS_FRAGMENT)
1904                 sky2->net_stats.rx_frame_errors++;
1905         if (status & GMR_FS_CRC_ERR)
1906                 sky2->net_stats.rx_crc_errors++;
1907         if (status & GMR_FS_RX_FF_OV)
1908                 sky2->net_stats.rx_fifo_errors++;
1909
1910         goto resubmit;
1911 }
1912
1913 /* Transmit complete */
1914 static inline void sky2_tx_done(struct net_device *dev, u16 last)
1915 {
1916         struct sky2_port *sky2 = netdev_priv(dev);
1917
1918         if (netif_running(dev)) {
1919                 spin_lock(&sky2->tx_lock);
1920                 sky2_tx_complete(sky2, last);
1921                 spin_unlock(&sky2->tx_lock);
1922         }
1923 }
1924
1925 /* Process status response ring */
1926 static int sky2_status_intr(struct sky2_hw *hw, int to_do)
1927 {
1928         struct sky2_port *sky2;
1929         int work_done = 0;
1930         unsigned buf_write[2] = { 0, 0 };
1931         u16 hwidx = sky2_read16(hw, STAT_PUT_IDX);
1932
1933         rmb();
1934
1935         while (hw->st_idx != hwidx) {
1936                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
1937                 struct net_device *dev;
1938                 struct sk_buff *skb;
1939                 u32 status;
1940                 u16 length;
1941
1942                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
1943
1944                 BUG_ON(le->link >= 2);
1945                 dev = hw->dev[le->link];
1946
1947                 sky2 = netdev_priv(dev);
1948                 length = le->length;
1949                 status = le->status;
1950
1951                 switch (le->opcode & ~HW_OWNER) {
1952                 case OP_RXSTAT:
1953                         skb = sky2_receive(dev, length, status);
1954                         if (!skb)
1955                                 break;
1956
1957                         skb->protocol = eth_type_trans(skb, dev);
1958                         dev->last_rx = jiffies;
1959
1960 #ifdef SKY2_VLAN_TAG_USED
1961                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
1962                                 vlan_hwaccel_receive_skb(skb,
1963                                                          sky2->vlgrp,
1964                                                          be16_to_cpu(sky2->rx_tag));
1965                         } else
1966 #endif
1967                                 netif_receive_skb(skb);
1968
1969                         /* Update receiver after 16 frames */
1970                         if (++buf_write[le->link] == RX_BUF_WRITE) {
1971                                 sky2_put_idx(hw, rxqaddr[le->link],
1972                                              sky2->rx_put);
1973                                 buf_write[le->link] = 0;
1974                         }
1975
1976                         /* Stop after net poll weight */
1977                         if (++work_done >= to_do)
1978                                 goto exit_loop;
1979                         break;
1980
1981 #ifdef SKY2_VLAN_TAG_USED
1982                 case OP_RXVLAN:
1983                         sky2->rx_tag = length;
1984                         break;
1985
1986                 case OP_RXCHKSVLAN:
1987                         sky2->rx_tag = length;
1988                         /* fall through */
1989 #endif
1990                 case OP_RXCHKS:
1991                         skb = sky2->rx_ring[sky2->rx_next].skb;
1992                         skb->ip_summed = CHECKSUM_HW;
1993                         skb->csum = le16_to_cpu(status);
1994                         break;
1995
1996                 case OP_TXINDEXLE:
1997                         /* TX index reports status for both ports */
1998                         BUILD_BUG_ON(TX_RING_SIZE > 0x1000);
1999                         sky2_tx_done(hw->dev[0], status & 0xfff);
2000                         if (hw->dev[1])
2001                                 sky2_tx_done(hw->dev[1],
2002                                      ((status >> 24) & 0xff)
2003                                              | (u16)(length & 0xf) << 8);
2004                         break;
2005
2006                 default:
2007                         if (net_ratelimit())
2008                                 printk(KERN_WARNING PFX
2009                                        "unknown status opcode 0x%x\n", le->opcode);
2010                         goto exit_loop;
2011                 }
2012         }
2013
2014         /* Fully processed status ring so clear irq */
2015         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2016
2017 exit_loop:
2018         if (buf_write[0]) {
2019                 sky2 = netdev_priv(hw->dev[0]);
2020                 sky2_put_idx(hw, Q_R1, sky2->rx_put);
2021         }
2022
2023         if (buf_write[1]) {
2024                 sky2 = netdev_priv(hw->dev[1]);
2025                 sky2_put_idx(hw, Q_R2, sky2->rx_put);
2026         }
2027
2028         return work_done;
2029 }
2030
2031 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2032 {
2033         struct net_device *dev = hw->dev[port];
2034
2035         if (net_ratelimit())
2036                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2037                        dev->name, status);
2038
2039         if (status & Y2_IS_PAR_RD1) {
2040                 if (net_ratelimit())
2041                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2042                                dev->name);
2043                 /* Clear IRQ */
2044                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2045         }
2046
2047         if (status & Y2_IS_PAR_WR1) {
2048                 if (net_ratelimit())
2049                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2050                                dev->name);
2051
2052                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2053         }
2054
2055         if (status & Y2_IS_PAR_MAC1) {
2056                 if (net_ratelimit())
2057                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2058                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2059         }
2060
2061         if (status & Y2_IS_PAR_RX1) {
2062                 if (net_ratelimit())
2063                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2064                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2065         }
2066
2067         if (status & Y2_IS_TCP_TXA1) {
2068                 if (net_ratelimit())
2069                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2070                                dev->name);
2071                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2072         }
2073 }
2074
2075 static void sky2_hw_intr(struct sky2_hw *hw)
2076 {
2077         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2078
2079         if (status & Y2_IS_TIST_OV)
2080                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2081
2082         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2083                 u16 pci_err;
2084
2085                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2086                 if (net_ratelimit())
2087                         printk(KERN_ERR PFX "%s: pci hw error (0x%x)\n",
2088                                pci_name(hw->pdev), pci_err);
2089
2090                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2091                 sky2_pci_write16(hw, PCI_STATUS,
2092                                       pci_err | PCI_STATUS_ERROR_BITS);
2093                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2094         }
2095
2096         if (status & Y2_IS_PCI_EXP) {
2097                 /* PCI-Express uncorrectable Error occurred */
2098                 u32 pex_err;
2099
2100                 pex_err = sky2_pci_read32(hw, PEX_UNC_ERR_STAT);
2101
2102                 if (net_ratelimit())
2103                         printk(KERN_ERR PFX "%s: pci express error (0x%x)\n",
2104                                pci_name(hw->pdev), pex_err);
2105
2106                 /* clear the interrupt */
2107                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2108                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT,
2109                                        0xffffffffUL);
2110                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2111
2112                 if (pex_err & PEX_FATAL_ERRORS) {
2113                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2114                         hwmsk &= ~Y2_IS_PCI_EXP;
2115                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
2116                 }
2117         }
2118
2119         if (status & Y2_HWE_L1_MASK)
2120                 sky2_hw_error(hw, 0, status);
2121         status >>= 8;
2122         if (status & Y2_HWE_L1_MASK)
2123                 sky2_hw_error(hw, 1, status);
2124 }
2125
2126 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2127 {
2128         struct net_device *dev = hw->dev[port];
2129         struct sky2_port *sky2 = netdev_priv(dev);
2130         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2131
2132         if (netif_msg_intr(sky2))
2133                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2134                        dev->name, status);
2135
2136         if (status & GM_IS_RX_FF_OR) {
2137                 ++sky2->net_stats.rx_fifo_errors;
2138                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2139         }
2140
2141         if (status & GM_IS_TX_FF_UR) {
2142                 ++sky2->net_stats.tx_fifo_errors;
2143                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2144         }
2145 }
2146
2147 /* This should never happen it is a fatal situation */
2148 static void sky2_descriptor_error(struct sky2_hw *hw, unsigned port,
2149                                   const char *rxtx, u32 mask)
2150 {
2151         struct net_device *dev = hw->dev[port];
2152         struct sky2_port *sky2 = netdev_priv(dev);
2153         u32 imask;
2154
2155         printk(KERN_ERR PFX "%s: %s descriptor error (hardware problem)\n",
2156                dev ? dev->name : "<not registered>", rxtx);
2157
2158         imask = sky2_read32(hw, B0_IMSK);
2159         imask &= ~mask;
2160         sky2_write32(hw, B0_IMSK, imask);
2161
2162         if (dev) {
2163                 spin_lock(&sky2->phy_lock);
2164                 sky2_link_down(sky2);
2165                 spin_unlock(&sky2->phy_lock);
2166         }
2167 }
2168
2169 /* If idle then force a fake soft NAPI poll once a second
2170  * to work around cases where sharing an edge triggered interrupt.
2171  */
2172 static inline void sky2_idle_start(struct sky2_hw *hw)
2173 {
2174         if (idle_timeout > 0)
2175                 mod_timer(&hw->idle_timer,
2176                           jiffies + msecs_to_jiffies(idle_timeout));
2177 }
2178
2179 static void sky2_idle(unsigned long arg)
2180 {
2181         struct sky2_hw *hw = (struct sky2_hw *) arg;
2182         struct net_device *dev = hw->dev[0];
2183
2184         if (__netif_rx_schedule_prep(dev))
2185                 __netif_rx_schedule(dev);
2186
2187         mod_timer(&hw->idle_timer, jiffies + msecs_to_jiffies(idle_timeout));
2188 }
2189
2190
2191 static int sky2_poll(struct net_device *dev0, int *budget)
2192 {
2193         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
2194         int work_limit = min(dev0->quota, *budget);
2195         int work_done = 0;
2196         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2197
2198         if (status & Y2_IS_HW_ERR)
2199                 sky2_hw_intr(hw);
2200
2201         if (status & Y2_IS_IRQ_PHY1)
2202                 sky2_phy_intr(hw, 0);
2203
2204         if (status & Y2_IS_IRQ_PHY2)
2205                 sky2_phy_intr(hw, 1);
2206
2207         if (status & Y2_IS_IRQ_MAC1)
2208                 sky2_mac_intr(hw, 0);
2209
2210         if (status & Y2_IS_IRQ_MAC2)
2211                 sky2_mac_intr(hw, 1);
2212
2213         if (status & Y2_IS_CHK_RX1)
2214                 sky2_descriptor_error(hw, 0, "receive", Y2_IS_CHK_RX1);
2215
2216         if (status & Y2_IS_CHK_RX2)
2217                 sky2_descriptor_error(hw, 1, "receive", Y2_IS_CHK_RX2);
2218
2219         if (status & Y2_IS_CHK_TXA1)
2220                 sky2_descriptor_error(hw, 0, "transmit", Y2_IS_CHK_TXA1);
2221
2222         if (status & Y2_IS_CHK_TXA2)
2223                 sky2_descriptor_error(hw, 1, "transmit", Y2_IS_CHK_TXA2);
2224
2225         work_done = sky2_status_intr(hw, work_limit);
2226         if (work_done < work_limit) {
2227                 netif_rx_complete(dev0);
2228
2229                 sky2_read32(hw, B0_Y2_SP_LISR);
2230                 return 0;
2231         } else {
2232                 *budget -= work_done;
2233                 dev0->quota -= work_done;
2234                 return 1;
2235         }
2236 }
2237
2238 static irqreturn_t sky2_intr(int irq, void *dev_id, struct pt_regs *regs)
2239 {
2240         struct sky2_hw *hw = dev_id;
2241         struct net_device *dev0 = hw->dev[0];
2242         u32 status;
2243
2244         /* Reading this mask interrupts as side effect */
2245         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2246         if (status == 0 || status == ~0)
2247                 return IRQ_NONE;
2248
2249         prefetch(&hw->st_le[hw->st_idx]);
2250         if (likely(__netif_rx_schedule_prep(dev0)))
2251                 __netif_rx_schedule(dev0);
2252
2253         return IRQ_HANDLED;
2254 }
2255
2256 #ifdef CONFIG_NET_POLL_CONTROLLER
2257 static void sky2_netpoll(struct net_device *dev)
2258 {
2259         struct sky2_port *sky2 = netdev_priv(dev);
2260         struct net_device *dev0 = sky2->hw->dev[0];
2261
2262         if (netif_running(dev) && __netif_rx_schedule_prep(dev0))
2263                 __netif_rx_schedule(dev0);
2264 }
2265 #endif
2266
2267 /* Chip internal frequency for clock calculations */
2268 static inline u32 sky2_mhz(const struct sky2_hw *hw)
2269 {
2270         switch (hw->chip_id) {
2271         case CHIP_ID_YUKON_EC:
2272         case CHIP_ID_YUKON_EC_U:
2273                 return 125;     /* 125 Mhz */
2274         case CHIP_ID_YUKON_FE:
2275                 return 100;     /* 100 Mhz */
2276         default:                /* YUKON_XL */
2277                 return 156;     /* 156 Mhz */
2278         }
2279 }
2280
2281 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2282 {
2283         return sky2_mhz(hw) * us;
2284 }
2285
2286 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2287 {
2288         return clk / sky2_mhz(hw);
2289 }
2290
2291
2292 static int sky2_reset(struct sky2_hw *hw)
2293 {
2294         u16 status;
2295         u8 t8, pmd_type;
2296         int i;
2297
2298         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2299
2300         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2301         if (hw->chip_id < CHIP_ID_YUKON_XL || hw->chip_id > CHIP_ID_YUKON_FE) {
2302                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
2303                        pci_name(hw->pdev), hw->chip_id);
2304                 return -EOPNOTSUPP;
2305         }
2306
2307         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2308
2309         /* This rev is really old, and requires untested workarounds */
2310         if (hw->chip_id == CHIP_ID_YUKON_EC && hw->chip_rev == CHIP_REV_YU_EC_A1) {
2311                 printk(KERN_ERR PFX "%s: unsupported revision Yukon-%s (0x%x) rev %d\n",
2312                        pci_name(hw->pdev), yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
2313                        hw->chip_id, hw->chip_rev);
2314                 return -EOPNOTSUPP;
2315         }
2316
2317         /* disable ASF */
2318         if (hw->chip_id <= CHIP_ID_YUKON_EC) {
2319                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2320                 sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2321         }
2322
2323         /* do a SW reset */
2324         sky2_write8(hw, B0_CTST, CS_RST_SET);
2325         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2326
2327         /* clear PCI errors, if any */
2328         status = sky2_pci_read16(hw, PCI_STATUS);
2329
2330         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2331         sky2_pci_write16(hw, PCI_STATUS, status | PCI_STATUS_ERROR_BITS);
2332
2333
2334         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2335
2336         /* clear any PEX errors */
2337         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
2338                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT, 0xffffffffUL);
2339
2340
2341         pmd_type = sky2_read8(hw, B2_PMD_TYP);
2342         hw->copper = !(pmd_type == 'L' || pmd_type == 'S');
2343
2344         hw->ports = 1;
2345         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2346         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2347                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2348                         ++hw->ports;
2349         }
2350
2351         sky2_set_power_state(hw, PCI_D0);
2352
2353         for (i = 0; i < hw->ports; i++) {
2354                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2355                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2356         }
2357
2358         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2359
2360         /* Clear I2C IRQ noise */
2361         sky2_write32(hw, B2_I2C_IRQ, 1);
2362
2363         /* turn off hardware timer (unused) */
2364         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2365         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2366
2367         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2368
2369         /* Turn off descriptor polling */
2370         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2371
2372         /* Turn off receive timestamp */
2373         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2374         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2375
2376         /* enable the Tx Arbiters */
2377         for (i = 0; i < hw->ports; i++)
2378                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2379
2380         /* Initialize ram interface */
2381         for (i = 0; i < hw->ports; i++) {
2382                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2383
2384                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2385                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2386                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2387                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2388                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2389                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2390                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2391                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2392                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2393                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2394                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2395                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2396         }
2397
2398         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2399
2400         for (i = 0; i < hw->ports; i++)
2401                 sky2_phy_reset(hw, i);
2402
2403         memset(hw->st_le, 0, STATUS_LE_BYTES);
2404         hw->st_idx = 0;
2405
2406         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2407         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2408
2409         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2410         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2411
2412         /* Set the list last index */
2413         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2414
2415         sky2_write16(hw, STAT_TX_IDX_TH, 10);
2416         sky2_write8(hw, STAT_FIFO_WM, 16);
2417
2418         /* set Status-FIFO ISR watermark */
2419         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2420                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2421         else
2422                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2423
2424         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2425         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2426         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2427
2428         /* enable status unit */
2429         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2430
2431         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2432         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2433         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2434
2435         return 0;
2436 }
2437
2438 static u32 sky2_supported_modes(const struct sky2_hw *hw)
2439 {
2440         u32 modes;
2441         if (hw->copper) {
2442                 modes = SUPPORTED_10baseT_Half
2443                     | SUPPORTED_10baseT_Full
2444                     | SUPPORTED_100baseT_Half
2445                     | SUPPORTED_100baseT_Full
2446                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2447
2448                 if (hw->chip_id != CHIP_ID_YUKON_FE)
2449                         modes |= SUPPORTED_1000baseT_Half
2450                             | SUPPORTED_1000baseT_Full;
2451         } else
2452                 modes = SUPPORTED_1000baseT_Full | SUPPORTED_FIBRE
2453                     | SUPPORTED_Autoneg;
2454         return modes;
2455 }
2456
2457 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2458 {
2459         struct sky2_port *sky2 = netdev_priv(dev);
2460         struct sky2_hw *hw = sky2->hw;
2461
2462         ecmd->transceiver = XCVR_INTERNAL;
2463         ecmd->supported = sky2_supported_modes(hw);
2464         ecmd->phy_address = PHY_ADDR_MARV;
2465         if (hw->copper) {
2466                 ecmd->supported = SUPPORTED_10baseT_Half
2467                     | SUPPORTED_10baseT_Full
2468                     | SUPPORTED_100baseT_Half
2469                     | SUPPORTED_100baseT_Full
2470                     | SUPPORTED_1000baseT_Half
2471                     | SUPPORTED_1000baseT_Full
2472                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2473                 ecmd->port = PORT_TP;
2474         } else
2475                 ecmd->port = PORT_FIBRE;
2476
2477         ecmd->advertising = sky2->advertising;
2478         ecmd->autoneg = sky2->autoneg;
2479         ecmd->speed = sky2->speed;
2480         ecmd->duplex = sky2->duplex;
2481         return 0;
2482 }
2483
2484 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2485 {
2486         struct sky2_port *sky2 = netdev_priv(dev);
2487         const struct sky2_hw *hw = sky2->hw;
2488         u32 supported = sky2_supported_modes(hw);
2489
2490         if (ecmd->autoneg == AUTONEG_ENABLE) {
2491                 ecmd->advertising = supported;
2492                 sky2->duplex = -1;
2493                 sky2->speed = -1;
2494         } else {
2495                 u32 setting;
2496
2497                 switch (ecmd->speed) {
2498                 case SPEED_1000:
2499                         if (ecmd->duplex == DUPLEX_FULL)
2500                                 setting = SUPPORTED_1000baseT_Full;
2501                         else if (ecmd->duplex == DUPLEX_HALF)
2502                                 setting = SUPPORTED_1000baseT_Half;
2503                         else
2504                                 return -EINVAL;
2505                         break;
2506                 case SPEED_100:
2507                         if (ecmd->duplex == DUPLEX_FULL)
2508                                 setting = SUPPORTED_100baseT_Full;
2509                         else if (ecmd->duplex == DUPLEX_HALF)
2510                                 setting = SUPPORTED_100baseT_Half;
2511                         else
2512                                 return -EINVAL;
2513                         break;
2514
2515                 case SPEED_10:
2516                         if (ecmd->duplex == DUPLEX_FULL)
2517                                 setting = SUPPORTED_10baseT_Full;
2518                         else if (ecmd->duplex == DUPLEX_HALF)
2519                                 setting = SUPPORTED_10baseT_Half;
2520                         else
2521                                 return -EINVAL;
2522                         break;
2523                 default:
2524                         return -EINVAL;
2525                 }
2526
2527                 if ((setting & supported) == 0)
2528                         return -EINVAL;
2529
2530                 sky2->speed = ecmd->speed;
2531                 sky2->duplex = ecmd->duplex;
2532         }
2533
2534         sky2->autoneg = ecmd->autoneg;
2535         sky2->advertising = ecmd->advertising;
2536
2537         if (netif_running(dev))
2538                 sky2_phy_reinit(sky2);
2539
2540         return 0;
2541 }
2542
2543 static void sky2_get_drvinfo(struct net_device *dev,
2544                              struct ethtool_drvinfo *info)
2545 {
2546         struct sky2_port *sky2 = netdev_priv(dev);
2547
2548         strcpy(info->driver, DRV_NAME);
2549         strcpy(info->version, DRV_VERSION);
2550         strcpy(info->fw_version, "N/A");
2551         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
2552 }
2553
2554 static const struct sky2_stat {
2555         char name[ETH_GSTRING_LEN];
2556         u16 offset;
2557 } sky2_stats[] = {
2558         { "tx_bytes",      GM_TXO_OK_HI },
2559         { "rx_bytes",      GM_RXO_OK_HI },
2560         { "tx_broadcast",  GM_TXF_BC_OK },
2561         { "rx_broadcast",  GM_RXF_BC_OK },
2562         { "tx_multicast",  GM_TXF_MC_OK },
2563         { "rx_multicast",  GM_RXF_MC_OK },
2564         { "tx_unicast",    GM_TXF_UC_OK },
2565         { "rx_unicast",    GM_RXF_UC_OK },
2566         { "tx_mac_pause",  GM_TXF_MPAUSE },
2567         { "rx_mac_pause",  GM_RXF_MPAUSE },
2568         { "collisions",    GM_TXF_COL },
2569         { "late_collision",GM_TXF_LAT_COL },
2570         { "aborted",       GM_TXF_ABO_COL },
2571         { "single_collisions", GM_TXF_SNG_COL },
2572         { "multi_collisions", GM_TXF_MUL_COL },
2573
2574         { "rx_short",      GM_RXF_SHT },
2575         { "rx_runt",       GM_RXE_FRAG },
2576         { "rx_64_byte_packets", GM_RXF_64B },
2577         { "rx_65_to_127_byte_packets", GM_RXF_127B },
2578         { "rx_128_to_255_byte_packets", GM_RXF_255B },
2579         { "rx_256_to_511_byte_packets", GM_RXF_511B },
2580         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
2581         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
2582         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
2583         { "rx_too_long",   GM_RXF_LNG_ERR },
2584         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
2585         { "rx_jabber",     GM_RXF_JAB_PKT },
2586         { "rx_fcs_error",   GM_RXF_FCS_ERR },
2587
2588         { "tx_64_byte_packets", GM_TXF_64B },
2589         { "tx_65_to_127_byte_packets", GM_TXF_127B },
2590         { "tx_128_to_255_byte_packets", GM_TXF_255B },
2591         { "tx_256_to_511_byte_packets", GM_TXF_511B },
2592         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
2593         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
2594         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
2595         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
2596 };
2597
2598 static u32 sky2_get_rx_csum(struct net_device *dev)
2599 {
2600         struct sky2_port *sky2 = netdev_priv(dev);
2601
2602         return sky2->rx_csum;
2603 }
2604
2605 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
2606 {
2607         struct sky2_port *sky2 = netdev_priv(dev);
2608
2609         sky2->rx_csum = data;
2610
2611         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2612                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
2613
2614         return 0;
2615 }
2616
2617 static u32 sky2_get_msglevel(struct net_device *netdev)
2618 {
2619         struct sky2_port *sky2 = netdev_priv(netdev);
2620         return sky2->msg_enable;
2621 }
2622
2623 static int sky2_nway_reset(struct net_device *dev)
2624 {
2625         struct sky2_port *sky2 = netdev_priv(dev);
2626
2627         if (sky2->autoneg != AUTONEG_ENABLE)
2628                 return -EINVAL;
2629
2630         sky2_phy_reinit(sky2);
2631
2632         return 0;
2633 }
2634
2635 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
2636 {
2637         struct sky2_hw *hw = sky2->hw;
2638         unsigned port = sky2->port;
2639         int i;
2640
2641         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2642             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
2643         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2644             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
2645
2646         for (i = 2; i < count; i++)
2647                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
2648 }
2649
2650 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
2651 {
2652         struct sky2_port *sky2 = netdev_priv(netdev);
2653         sky2->msg_enable = value;
2654 }
2655
2656 static int sky2_get_stats_count(struct net_device *dev)
2657 {
2658         return ARRAY_SIZE(sky2_stats);
2659 }
2660
2661 static void sky2_get_ethtool_stats(struct net_device *dev,
2662                                    struct ethtool_stats *stats, u64 * data)
2663 {
2664         struct sky2_port *sky2 = netdev_priv(dev);
2665
2666         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
2667 }
2668
2669 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
2670 {
2671         int i;
2672
2673         switch (stringset) {
2674         case ETH_SS_STATS:
2675                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
2676                         memcpy(data + i * ETH_GSTRING_LEN,
2677                                sky2_stats[i].name, ETH_GSTRING_LEN);
2678                 break;
2679         }
2680 }
2681
2682 /* Use hardware MIB variables for critical path statistics and
2683  * transmit feedback not reported at interrupt.
2684  * Other errors are accounted for in interrupt handler.
2685  */
2686 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
2687 {
2688         struct sky2_port *sky2 = netdev_priv(dev);
2689         u64 data[13];
2690
2691         sky2_phy_stats(sky2, data, ARRAY_SIZE(data));
2692
2693         sky2->net_stats.tx_bytes = data[0];
2694         sky2->net_stats.rx_bytes = data[1];
2695         sky2->net_stats.tx_packets = data[2] + data[4] + data[6];
2696         sky2->net_stats.rx_packets = data[3] + data[5] + data[7];
2697         sky2->net_stats.multicast = data[3] + data[5];
2698         sky2->net_stats.collisions = data[10];
2699         sky2->net_stats.tx_aborted_errors = data[12];
2700
2701         return &sky2->net_stats;
2702 }
2703
2704 static int sky2_set_mac_address(struct net_device *dev, void *p)
2705 {
2706         struct sky2_port *sky2 = netdev_priv(dev);
2707         struct sky2_hw *hw = sky2->hw;
2708         unsigned port = sky2->port;
2709         const struct sockaddr *addr = p;
2710
2711         if (!is_valid_ether_addr(addr->sa_data))
2712                 return -EADDRNOTAVAIL;
2713
2714         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2715         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
2716                     dev->dev_addr, ETH_ALEN);
2717         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
2718                     dev->dev_addr, ETH_ALEN);
2719
2720         /* virtual address for data */
2721         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
2722
2723         /* physical address: used for pause frames */
2724         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
2725
2726         return 0;
2727 }
2728
2729 static void sky2_set_multicast(struct net_device *dev)
2730 {
2731         struct sky2_port *sky2 = netdev_priv(dev);
2732         struct sky2_hw *hw = sky2->hw;
2733         unsigned port = sky2->port;
2734         struct dev_mc_list *list = dev->mc_list;
2735         u16 reg;
2736         u8 filter[8];
2737
2738         memset(filter, 0, sizeof(filter));
2739
2740         reg = gma_read16(hw, port, GM_RX_CTRL);
2741         reg |= GM_RXCR_UCF_ENA;
2742
2743         if (dev->flags & IFF_PROMISC)   /* promiscuous */
2744                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2745         else if ((dev->flags & IFF_ALLMULTI) || dev->mc_count > 16)     /* all multicast */
2746                 memset(filter, 0xff, sizeof(filter));
2747         else if (dev->mc_count == 0)    /* no multicast */
2748                 reg &= ~GM_RXCR_MCF_ENA;
2749         else {
2750                 int i;
2751                 reg |= GM_RXCR_MCF_ENA;
2752
2753                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2754                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2755                         filter[bit / 8] |= 1 << (bit % 8);
2756                 }
2757         }
2758
2759         gma_write16(hw, port, GM_MC_ADDR_H1,
2760                     (u16) filter[0] | ((u16) filter[1] << 8));
2761         gma_write16(hw, port, GM_MC_ADDR_H2,
2762                     (u16) filter[2] | ((u16) filter[3] << 8));
2763         gma_write16(hw, port, GM_MC_ADDR_H3,
2764                     (u16) filter[4] | ((u16) filter[5] << 8));
2765         gma_write16(hw, port, GM_MC_ADDR_H4,
2766                     (u16) filter[6] | ((u16) filter[7] << 8));
2767
2768         gma_write16(hw, port, GM_RX_CTRL, reg);
2769 }
2770
2771 /* Can have one global because blinking is controlled by
2772  * ethtool and that is always under RTNL mutex
2773  */
2774 static void sky2_led(struct sky2_hw *hw, unsigned port, int on)
2775 {
2776         u16 pg;
2777
2778         switch (hw->chip_id) {
2779         case CHIP_ID_YUKON_XL:
2780                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2781                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2782                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
2783                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
2784                                    PHY_M_LEDC_INIT_CTRL(7) |
2785                                    PHY_M_LEDC_STA1_CTRL(7) |
2786                                    PHY_M_LEDC_STA0_CTRL(7))
2787                              : 0);
2788
2789                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2790                 break;
2791
2792         default:
2793                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
2794                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
2795                              on ? PHY_M_LED_MO_DUP(MO_LED_ON) |
2796                              PHY_M_LED_MO_10(MO_LED_ON) |
2797                              PHY_M_LED_MO_100(MO_LED_ON) |
2798                              PHY_M_LED_MO_1000(MO_LED_ON) |
2799                              PHY_M_LED_MO_RX(MO_LED_ON)
2800                              : PHY_M_LED_MO_DUP(MO_LED_OFF) |
2801                              PHY_M_LED_MO_10(MO_LED_OFF) |
2802                              PHY_M_LED_MO_100(MO_LED_OFF) |
2803                              PHY_M_LED_MO_1000(MO_LED_OFF) |
2804                              PHY_M_LED_MO_RX(MO_LED_OFF));
2805
2806         }
2807 }
2808
2809 /* blink LED's for finding board */
2810 static int sky2_phys_id(struct net_device *dev, u32 data)
2811 {
2812         struct sky2_port *sky2 = netdev_priv(dev);
2813         struct sky2_hw *hw = sky2->hw;
2814         unsigned port = sky2->port;
2815         u16 ledctrl, ledover = 0;
2816         long ms;
2817         int interrupted;
2818         int onoff = 1;
2819
2820         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
2821                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
2822         else
2823                 ms = data * 1000;
2824
2825         /* save initial values */
2826         spin_lock_bh(&sky2->phy_lock);
2827         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2828                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2829                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2830                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2831                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2832         } else {
2833                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
2834                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
2835         }
2836
2837         interrupted = 0;
2838         while (!interrupted && ms > 0) {
2839                 sky2_led(hw, port, onoff);
2840                 onoff = !onoff;
2841
2842                 spin_unlock_bh(&sky2->phy_lock);
2843                 interrupted = msleep_interruptible(250);
2844                 spin_lock_bh(&sky2->phy_lock);
2845
2846                 ms -= 250;
2847         }
2848
2849         /* resume regularly scheduled programming */
2850         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2851                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2852                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2853                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
2854                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2855         } else {
2856                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
2857                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
2858         }
2859         spin_unlock_bh(&sky2->phy_lock);
2860
2861         return 0;
2862 }
2863
2864 static void sky2_get_pauseparam(struct net_device *dev,
2865                                 struct ethtool_pauseparam *ecmd)
2866 {
2867         struct sky2_port *sky2 = netdev_priv(dev);
2868
2869         ecmd->tx_pause = sky2->tx_pause;
2870         ecmd->rx_pause = sky2->rx_pause;
2871         ecmd->autoneg = sky2->autoneg;
2872 }
2873
2874 static int sky2_set_pauseparam(struct net_device *dev,
2875                                struct ethtool_pauseparam *ecmd)
2876 {
2877         struct sky2_port *sky2 = netdev_priv(dev);
2878         int err = 0;
2879
2880         sky2->autoneg = ecmd->autoneg;
2881         sky2->tx_pause = ecmd->tx_pause != 0;
2882         sky2->rx_pause = ecmd->rx_pause != 0;
2883
2884         sky2_phy_reinit(sky2);
2885
2886         return err;
2887 }
2888
2889 static int sky2_get_coalesce(struct net_device *dev,
2890                              struct ethtool_coalesce *ecmd)
2891 {
2892         struct sky2_port *sky2 = netdev_priv(dev);
2893         struct sky2_hw *hw = sky2->hw;
2894
2895         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
2896                 ecmd->tx_coalesce_usecs = 0;
2897         else {
2898                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
2899                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
2900         }
2901         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
2902
2903         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
2904                 ecmd->rx_coalesce_usecs = 0;
2905         else {
2906                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
2907                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
2908         }
2909         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
2910
2911         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
2912                 ecmd->rx_coalesce_usecs_irq = 0;
2913         else {
2914                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
2915                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
2916         }
2917
2918         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
2919
2920         return 0;
2921 }
2922
2923 /* Note: this affect both ports */
2924 static int sky2_set_coalesce(struct net_device *dev,
2925                              struct ethtool_coalesce *ecmd)
2926 {
2927         struct sky2_port *sky2 = netdev_priv(dev);
2928         struct sky2_hw *hw = sky2->hw;
2929         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
2930
2931         if (ecmd->tx_coalesce_usecs > tmax ||
2932             ecmd->rx_coalesce_usecs > tmax ||
2933             ecmd->rx_coalesce_usecs_irq > tmax)
2934                 return -EINVAL;
2935
2936         if (ecmd->tx_max_coalesced_frames >= TX_RING_SIZE-1)
2937                 return -EINVAL;
2938         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
2939                 return -EINVAL;
2940         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
2941                 return -EINVAL;
2942
2943         if (ecmd->tx_coalesce_usecs == 0)
2944                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2945         else {
2946                 sky2_write32(hw, STAT_TX_TIMER_INI,
2947                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
2948                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2949         }
2950         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
2951
2952         if (ecmd->rx_coalesce_usecs == 0)
2953                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
2954         else {
2955                 sky2_write32(hw, STAT_LEV_TIMER_INI,
2956                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
2957                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2958         }
2959         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
2960
2961         if (ecmd->rx_coalesce_usecs_irq == 0)
2962                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
2963         else {
2964                 sky2_write32(hw, STAT_ISR_TIMER_INI,
2965                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
2966                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2967         }
2968         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
2969         return 0;
2970 }
2971
2972 static void sky2_get_ringparam(struct net_device *dev,
2973                                struct ethtool_ringparam *ering)
2974 {
2975         struct sky2_port *sky2 = netdev_priv(dev);
2976
2977         ering->rx_max_pending = RX_MAX_PENDING;
2978         ering->rx_mini_max_pending = 0;
2979         ering->rx_jumbo_max_pending = 0;
2980         ering->tx_max_pending = TX_RING_SIZE - 1;
2981
2982         ering->rx_pending = sky2->rx_pending;
2983         ering->rx_mini_pending = 0;
2984         ering->rx_jumbo_pending = 0;
2985         ering->tx_pending = sky2->tx_pending;
2986 }
2987
2988 static int sky2_set_ringparam(struct net_device *dev,
2989                               struct ethtool_ringparam *ering)
2990 {
2991         struct sky2_port *sky2 = netdev_priv(dev);
2992         int err = 0;
2993
2994         if (ering->rx_pending > RX_MAX_PENDING ||
2995             ering->rx_pending < 8 ||
2996             ering->tx_pending < MAX_SKB_TX_LE ||
2997             ering->tx_pending > TX_RING_SIZE - 1)
2998                 return -EINVAL;
2999
3000         if (netif_running(dev))
3001                 sky2_down(dev);
3002
3003         sky2->rx_pending = ering->rx_pending;
3004         sky2->tx_pending = ering->tx_pending;
3005
3006         if (netif_running(dev)) {
3007                 err = sky2_up(dev);
3008                 if (err)
3009                         dev_close(dev);
3010                 else
3011                         sky2_set_multicast(dev);
3012         }
3013
3014         return err;
3015 }
3016
3017 static int sky2_get_regs_len(struct net_device *dev)
3018 {
3019         return 0x4000;
3020 }
3021
3022 /*
3023  * Returns copy of control register region
3024  * Note: access to the RAM address register set will cause timeouts.
3025  */
3026 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3027                           void *p)
3028 {
3029         const struct sky2_port *sky2 = netdev_priv(dev);
3030         const void __iomem *io = sky2->hw->regs;
3031
3032         BUG_ON(regs->len < B3_RI_WTO_R1);
3033         regs->version = 1;
3034         memset(p, 0, regs->len);
3035
3036         memcpy_fromio(p, io, B3_RAM_ADDR);
3037
3038         memcpy_fromio(p + B3_RI_WTO_R1,
3039                       io + B3_RI_WTO_R1,
3040                       regs->len - B3_RI_WTO_R1);
3041 }
3042
3043 static struct ethtool_ops sky2_ethtool_ops = {
3044         .get_settings = sky2_get_settings,
3045         .set_settings = sky2_set_settings,
3046         .get_drvinfo = sky2_get_drvinfo,
3047         .get_msglevel = sky2_get_msglevel,
3048         .set_msglevel = sky2_set_msglevel,
3049         .nway_reset   = sky2_nway_reset,
3050         .get_regs_len = sky2_get_regs_len,
3051         .get_regs = sky2_get_regs,
3052         .get_link = ethtool_op_get_link,
3053         .get_sg = ethtool_op_get_sg,
3054         .set_sg = ethtool_op_set_sg,
3055         .get_tx_csum = ethtool_op_get_tx_csum,
3056         .set_tx_csum = ethtool_op_set_tx_csum,
3057         .get_tso = ethtool_op_get_tso,
3058         .set_tso = ethtool_op_set_tso,
3059         .get_rx_csum = sky2_get_rx_csum,
3060         .set_rx_csum = sky2_set_rx_csum,
3061         .get_strings = sky2_get_strings,
3062         .get_coalesce = sky2_get_coalesce,
3063         .set_coalesce = sky2_set_coalesce,
3064         .get_ringparam = sky2_get_ringparam,
3065         .set_ringparam = sky2_set_ringparam,
3066         .get_pauseparam = sky2_get_pauseparam,
3067         .set_pauseparam = sky2_set_pauseparam,
3068         .phys_id = sky2_phys_id,
3069         .get_stats_count = sky2_get_stats_count,
3070         .get_ethtool_stats = sky2_get_ethtool_stats,
3071         .get_perm_addr  = ethtool_op_get_perm_addr,
3072 };
3073
3074 /* Initialize network device */
3075 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
3076                                                      unsigned port, int highmem)
3077 {
3078         struct sky2_port *sky2;
3079         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
3080
3081         if (!dev) {
3082                 printk(KERN_ERR "sky2 etherdev alloc failed");
3083                 return NULL;
3084         }
3085
3086         SET_MODULE_OWNER(dev);
3087         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3088         dev->irq = hw->pdev->irq;
3089         dev->open = sky2_up;
3090         dev->stop = sky2_down;
3091         dev->do_ioctl = sky2_ioctl;
3092         dev->hard_start_xmit = sky2_xmit_frame;
3093         dev->get_stats = sky2_get_stats;
3094         dev->set_multicast_list = sky2_set_multicast;
3095         dev->set_mac_address = sky2_set_mac_address;
3096         dev->change_mtu = sky2_change_mtu;
3097         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
3098         dev->tx_timeout = sky2_tx_timeout;
3099         dev->watchdog_timeo = TX_WATCHDOG;
3100         if (port == 0)
3101                 dev->poll = sky2_poll;
3102         dev->weight = NAPI_WEIGHT;
3103 #ifdef CONFIG_NET_POLL_CONTROLLER
3104         dev->poll_controller = sky2_netpoll;
3105 #endif
3106
3107         sky2 = netdev_priv(dev);
3108         sky2->netdev = dev;
3109         sky2->hw = hw;
3110         sky2->msg_enable = netif_msg_init(debug, default_msg);
3111
3112         spin_lock_init(&sky2->tx_lock);
3113         /* Auto speed and flow control */
3114         sky2->autoneg = AUTONEG_ENABLE;
3115         sky2->tx_pause = 1;
3116         sky2->rx_pause = 1;
3117         sky2->duplex = -1;
3118         sky2->speed = -1;
3119         sky2->advertising = sky2_supported_modes(hw);
3120         sky2->rx_csum = 1;
3121
3122         spin_lock_init(&sky2->phy_lock);
3123         sky2->tx_pending = TX_DEF_PENDING;
3124         sky2->rx_pending = RX_DEF_PENDING;
3125         sky2->rx_bufsize = sky2_buf_size(ETH_DATA_LEN);
3126
3127         hw->dev[port] = dev;
3128
3129         sky2->port = port;
3130
3131         dev->features |= NETIF_F_LLTX;
3132         if (hw->chip_id != CHIP_ID_YUKON_EC_U)
3133                 dev->features |= NETIF_F_TSO;
3134         if (highmem)
3135                 dev->features |= NETIF_F_HIGHDMA;
3136         dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3137
3138 #ifdef SKY2_VLAN_TAG_USED
3139         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3140         dev->vlan_rx_register = sky2_vlan_rx_register;
3141         dev->vlan_rx_kill_vid = sky2_vlan_rx_kill_vid;
3142 #endif
3143
3144         /* read the mac address */
3145         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
3146         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3147
3148         /* device is off until link detection */
3149         netif_carrier_off(dev);
3150         netif_stop_queue(dev);
3151
3152         return dev;
3153 }
3154
3155 static void __devinit sky2_show_addr(struct net_device *dev)
3156 {
3157         const struct sky2_port *sky2 = netdev_priv(dev);
3158
3159         if (netif_msg_probe(sky2))
3160                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3161                        dev->name,
3162                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3163                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3164 }
3165
3166 /* Handle software interrupt used during MSI test */
3167 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id,
3168                                             struct pt_regs *regs)
3169 {
3170         struct sky2_hw *hw = dev_id;
3171         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
3172
3173         if (status == 0)
3174                 return IRQ_NONE;
3175
3176         if (status & Y2_IS_IRQ_SW) {
3177                 hw->msi_detected = 1;
3178                 wake_up(&hw->msi_wait);
3179                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3180         }
3181         sky2_write32(hw, B0_Y2_SP_ICR, 2);
3182
3183         return IRQ_HANDLED;
3184 }
3185
3186 /* Test interrupt path by forcing a a software IRQ */
3187 static int __devinit sky2_test_msi(struct sky2_hw *hw)
3188 {
3189         struct pci_dev *pdev = hw->pdev;
3190         int err;
3191
3192         init_waitqueue_head (&hw->msi_wait);
3193
3194         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
3195
3196         err = request_irq(pdev->irq, sky2_test_intr, IRQF_SHARED, DRV_NAME, hw);
3197         if (err) {
3198                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3199                        pci_name(pdev), pdev->irq);
3200                 return err;
3201         }
3202
3203         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
3204         sky2_read8(hw, B0_CTST);
3205
3206         wait_event_timeout(hw->msi_wait, hw->msi_detected, HZ/10);
3207
3208         if (!hw->msi_detected) {
3209                 /* MSI test failed, go back to INTx mode */
3210                 printk(KERN_WARNING PFX "%s: No interrupt was generated using MSI, "
3211                        "switching to INTx mode. Please report this failure to "
3212                        "the PCI maintainer and include system chipset information.\n",
3213                        pci_name(pdev));
3214
3215                 err = -EOPNOTSUPP;
3216                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3217         }
3218
3219         sky2_write32(hw, B0_IMSK, 0);
3220
3221         free_irq(pdev->irq, hw);
3222
3223         return err;
3224 }
3225
3226 static int __devinit sky2_probe(struct pci_dev *pdev,
3227                                 const struct pci_device_id *ent)
3228 {
3229         struct net_device *dev, *dev1 = NULL;
3230         struct sky2_hw *hw;
3231         int err, pm_cap, using_dac = 0;
3232
3233         err = pci_enable_device(pdev);
3234         if (err) {
3235                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
3236                        pci_name(pdev));
3237                 goto err_out;
3238         }
3239
3240         err = pci_request_regions(pdev, DRV_NAME);
3241         if (err) {
3242                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
3243                        pci_name(pdev));
3244                 goto err_out;
3245         }
3246
3247         pci_set_master(pdev);
3248
3249         /* Find power-management capability. */
3250         pm_cap = pci_find_capability(pdev, PCI_CAP_ID_PM);
3251         if (pm_cap == 0) {
3252                 printk(KERN_ERR PFX "Cannot find PowerManagement capability, "
3253                        "aborting.\n");
3254                 err = -EIO;
3255                 goto err_out_free_regions;
3256         }
3257
3258         if (sizeof(dma_addr_t) > sizeof(u32) &&
3259             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
3260                 using_dac = 1;
3261                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3262                 if (err < 0) {
3263                         printk(KERN_ERR PFX "%s unable to obtain 64 bit DMA "
3264                                "for consistent allocations\n", pci_name(pdev));
3265                         goto err_out_free_regions;
3266                 }
3267
3268         } else {
3269                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3270                 if (err) {
3271                         printk(KERN_ERR PFX "%s no usable DMA configuration\n",
3272                                pci_name(pdev));
3273                         goto err_out_free_regions;
3274                 }
3275         }
3276
3277         err = -ENOMEM;
3278         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3279         if (!hw) {
3280                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
3281                        pci_name(pdev));
3282                 goto err_out_free_regions;
3283         }
3284
3285         hw->pdev = pdev;
3286
3287         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3288         if (!hw->regs) {
3289                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
3290                        pci_name(pdev));
3291                 goto err_out_free_hw;
3292         }
3293         hw->pm_cap = pm_cap;
3294
3295 #ifdef __BIG_ENDIAN
3296         /* byte swap descriptors in hardware */
3297         {
3298                 u32 reg;
3299
3300                 reg = sky2_pci_read32(hw, PCI_DEV_REG2);
3301                 reg |= PCI_REV_DESC;
3302                 sky2_pci_write32(hw, PCI_DEV_REG2, reg);
3303         }
3304 #endif
3305
3306         /* ring for status responses */
3307         hw->st_le = pci_alloc_consistent(hw->pdev, STATUS_LE_BYTES,
3308                                          &hw->st_dma);
3309         if (!hw->st_le)
3310                 goto err_out_iounmap;
3311
3312         err = sky2_reset(hw);
3313         if (err)
3314                 goto err_out_iounmap;
3315
3316         printk(KERN_INFO PFX "v%s addr 0x%llx irq %d Yukon-%s (0x%x) rev %d\n",
3317                DRV_VERSION, (unsigned long long)pci_resource_start(pdev, 0),
3318                pdev->irq, yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
3319                hw->chip_id, hw->chip_rev);
3320
3321         dev = sky2_init_netdev(hw, 0, using_dac);
3322         if (!dev)
3323                 goto err_out_free_pci;
3324
3325         err = register_netdev(dev);
3326         if (err) {
3327                 printk(KERN_ERR PFX "%s: cannot register net device\n",
3328                        pci_name(pdev));
3329                 goto err_out_free_netdev;
3330         }
3331
3332         sky2_show_addr(dev);
3333
3334         if (hw->ports > 1 && (dev1 = sky2_init_netdev(hw, 1, using_dac))) {
3335                 if (register_netdev(dev1) == 0)
3336                         sky2_show_addr(dev1);
3337                 else {
3338                         /* Failure to register second port need not be fatal */
3339                         printk(KERN_WARNING PFX
3340                                "register of second port failed\n");
3341                         hw->dev[1] = NULL;
3342                         free_netdev(dev1);
3343                 }
3344         }
3345
3346         if (!disable_msi && pci_enable_msi(pdev) == 0) {
3347                 err = sky2_test_msi(hw);
3348                 if (err == -EOPNOTSUPP)
3349                         pci_disable_msi(pdev);
3350                 else if (err)
3351                         goto err_out_unregister;
3352         }
3353
3354         err = request_irq(pdev->irq,  sky2_intr, IRQF_SHARED, DRV_NAME, hw);
3355         if (err) {
3356                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3357                        pci_name(pdev), pdev->irq);
3358                 goto err_out_unregister;
3359         }
3360
3361         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3362
3363         setup_timer(&hw->idle_timer, sky2_idle, (unsigned long) hw);
3364         sky2_idle_start(hw);
3365
3366         pci_set_drvdata(pdev, hw);
3367
3368         return 0;
3369
3370 err_out_unregister:
3371         pci_disable_msi(pdev);
3372         if (dev1) {
3373                 unregister_netdev(dev1);
3374                 free_netdev(dev1);
3375         }
3376         unregister_netdev(dev);
3377 err_out_free_netdev:
3378         free_netdev(dev);
3379 err_out_free_pci:
3380         sky2_write8(hw, B0_CTST, CS_RST_SET);
3381         pci_free_consistent(hw->pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3382 err_out_iounmap:
3383         iounmap(hw->regs);
3384 err_out_free_hw:
3385         kfree(hw);
3386 err_out_free_regions:
3387         pci_release_regions(pdev);
3388         pci_disable_device(pdev);
3389 err_out:
3390         return err;
3391 }
3392
3393 static void __devexit sky2_remove(struct pci_dev *pdev)
3394 {
3395         struct sky2_hw *hw = pci_get_drvdata(pdev);
3396         struct net_device *dev0, *dev1;
3397
3398         if (!hw)
3399                 return;
3400
3401         del_timer_sync(&hw->idle_timer);
3402
3403         sky2_write32(hw, B0_IMSK, 0);
3404         synchronize_irq(hw->pdev->irq);
3405
3406         dev0 = hw->dev[0];
3407         dev1 = hw->dev[1];
3408         if (dev1)
3409                 unregister_netdev(dev1);
3410         unregister_netdev(dev0);
3411
3412         sky2_set_power_state(hw, PCI_D3hot);
3413         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
3414         sky2_write8(hw, B0_CTST, CS_RST_SET);
3415         sky2_read8(hw, B0_CTST);
3416
3417         free_irq(pdev->irq, hw);
3418         pci_disable_msi(pdev);
3419         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3420         pci_release_regions(pdev);
3421         pci_disable_device(pdev);
3422
3423         if (dev1)
3424                 free_netdev(dev1);
3425         free_netdev(dev0);
3426         iounmap(hw->regs);
3427         kfree(hw);
3428
3429         pci_set_drvdata(pdev, NULL);
3430 }
3431
3432 #ifdef CONFIG_PM
3433 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
3434 {
3435         struct sky2_hw *hw = pci_get_drvdata(pdev);
3436         int i;
3437         pci_power_t pstate = pci_choose_state(pdev, state);
3438
3439         if (!(pstate == PCI_D3hot || pstate == PCI_D3cold))
3440                 return -EINVAL;
3441
3442         del_timer_sync(&hw->idle_timer);
3443         netif_poll_disable(hw->dev[0]);
3444
3445         for (i = 0; i < hw->ports; i++) {
3446                 struct net_device *dev = hw->dev[i];
3447
3448                 if (netif_running(dev)) {
3449                         sky2_down(dev);
3450                         netif_device_detach(dev);
3451                 }
3452         }
3453
3454         sky2_write32(hw, B0_IMSK, 0);
3455         pci_save_state(pdev);
3456         sky2_set_power_state(hw, pstate);
3457         return 0;
3458 }
3459
3460 static int sky2_resume(struct pci_dev *pdev)
3461 {
3462         struct sky2_hw *hw = pci_get_drvdata(pdev);
3463         int i, err;
3464
3465         pci_restore_state(pdev);
3466         pci_enable_wake(pdev, PCI_D0, 0);
3467         sky2_set_power_state(hw, PCI_D0);
3468
3469         err = sky2_reset(hw);
3470         if (err)
3471                 goto out;
3472
3473         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3474
3475         for (i = 0; i < hw->ports; i++) {
3476                 struct net_device *dev = hw->dev[i];
3477                 if (netif_running(dev)) {
3478                         netif_device_attach(dev);
3479
3480                         err = sky2_up(dev);
3481                         if (err) {
3482                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
3483                                        dev->name, err);
3484                                 dev_close(dev);
3485                                 goto out;
3486                         }
3487                 }
3488         }
3489
3490         netif_poll_enable(hw->dev[0]);
3491         sky2_idle_start(hw);
3492 out:
3493         return err;
3494 }
3495 #endif
3496
3497 static struct pci_driver sky2_driver = {
3498         .name = DRV_NAME,
3499         .id_table = sky2_id_table,
3500         .probe = sky2_probe,
3501         .remove = __devexit_p(sky2_remove),
3502 #ifdef CONFIG_PM
3503         .suspend = sky2_suspend,
3504         .resume = sky2_resume,
3505 #endif
3506 };
3507
3508 static int __init sky2_init_module(void)
3509 {
3510         return pci_register_driver(&sky2_driver);
3511 }
3512
3513 static void __exit sky2_cleanup_module(void)
3514 {
3515         pci_unregister_driver(&sky2_driver);
3516 }
3517
3518 module_init(sky2_init_module);
3519 module_exit(sky2_cleanup_module);
3520
3521 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
3522 MODULE_AUTHOR("Stephen Hemminger <shemminger@osdl.org>");
3523 MODULE_LICENSE("GPL");
3524 MODULE_VERSION(DRV_VERSION);