git.oblomov.eu Git - linux-2.6/blob - arch/x86/kernel/apic_64.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/clockchips.h>
  28 #include <linux/acpi_pmtmr.h>
  29 #include <linux/module.h>
  30
  31 #include <asm/atomic.h>
  32 #include <asm/smp.h>
  33 #include <asm/mtrr.h>
  34 #include <asm/mpspec.h>
  35 #include <asm/hpet.h>
  36 #include <asm/pgalloc.h>
  37 #include <asm/nmi.h>
  38 #include <asm/idle.h>
  39 #include <asm/proto.h>
  40 #include <asm/timex.h>
  41 #include <asm/apic.h>
  42
  43 #include <mach_ipi.h>
  44 #include <mach_apic.h>
  45
  46 int disable_apic_timer __cpuinitdata;
  47 static int apic_calibrate_pmtmr __initdata;
  48 int disable_apic;
  49
  50 /* Local APIC timer works in C2 */
  51 int local_apic_timer_c2_ok;
  52 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
  53
  54 /*
  55  * Debug level, exported for io_apic.c
  56  */
  57 int apic_verbosity;
  58
  59 static struct resource lapic_resource = {
  60         .name = "Local APIC",
  61         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
  62 };
  63
  64 static unsigned int calibration_result;
  65
  66 static int lapic_next_event(unsigned long delta,
  67                             struct clock_event_device *evt);
  68 static void lapic_timer_setup(enum clock_event_mode mode,
  69                               struct clock_event_device *evt);
  70 static void lapic_timer_broadcast(cpumask_t mask);
  71 static void apic_pm_activate(void);
  72
  73 static struct clock_event_device lapic_clockevent = {
  74         .name           = "lapic",
  75         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
  76                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
  77         .shift          = 32,
  78         .set_mode       = lapic_timer_setup,
  79         .set_next_event = lapic_next_event,
  80         .broadcast      = lapic_timer_broadcast,
  81         .rating         = 100,
  82         .irq            = -1,
  83 };
  84 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
  85
  86 static unsigned long apic_phys;
  87
  88 unsigned long mp_lapic_addr;
  89
  90 DEFINE_PER_CPU(u16, x86_bios_cpu_apicid) = BAD_APICID;
  91 EXPORT_PER_CPU_SYMBOL(x86_bios_cpu_apicid);
  92
  93 unsigned int __cpuinitdata maxcpus = NR_CPUS;
  94 /*
  95  * Get the LAPIC version
  96  */
  97 static inline int lapic_get_version(void)
  98 {
  99         return GET_APIC_VERSION(apic_read(APIC_LVR));
 100 }
 101
 102 /*
 103  * Check, if the APIC is integrated or a seperate chip
 104  */
 105 static inline int lapic_is_integrated(void)
 106 {
 107         return 1;
 108 }
 109
 110 /*
 111  * Check, whether this is a modern or a first generation APIC
 112  */
 113 static int modern_apic(void)
 114 {
 115         /* AMD systems use old APIC versions, so check the CPU */
 116         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 117             boot_cpu_data.x86 >= 0xf)
 118                 return 1;
 119         return lapic_get_version() >= 0x14;
 120 }
 121
 122 void apic_wait_icr_idle(void)
 123 {
 124         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 125                 cpu_relax();
 126 }
 127
 128 u32 safe_apic_wait_icr_idle(void)
 129 {
 130         u32 send_status;
 131         int timeout;
 132
 133         timeout = 0;
 134         do {
 135                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 136                 if (!send_status)
 137                         break;
 138                 udelay(100);
 139         } while (timeout++ < 1000);
 140
 141         return send_status;
 142 }
 143
 144 /**
 145  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 146  */
 147 void __cpuinit enable_NMI_through_LVT0(void)
 148 {
 149         unsigned int v;
 150
 151         /* unmask and set to NMI */
 152         v = APIC_DM_NMI;
 153         apic_write(APIC_LVT0, v);
 154 }
 155
 156 /**
 157  * lapic_get_maxlvt - get the maximum number of local vector table entries
 158  */
 159 int lapic_get_maxlvt(void)
 160 {
 161         unsigned int v, maxlvt;
 162
 163         v = apic_read(APIC_LVR);
 164         maxlvt = GET_APIC_MAXLVT(v);
 165         return maxlvt;
 166 }
 167
 168 /*
 169  * This function sets up the local APIC timer, with a timeout of
 170  * 'clocks' APIC bus clock. During calibration we actually call
 171  * this function twice on the boot CPU, once with a bogus timeout
 172  * value, second time for real. The other (noncalibrating) CPUs
 173  * call this function only once, with the real, calibrated value.
 174  *
 175  * We do reads before writes even if unnecessary, to get around the
 176  * P5 APIC double write bug.
 177  */
 178
 179 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 180 {
 181         unsigned int lvtt_value, tmp_value;
 182
 183         lvtt_value = LOCAL_TIMER_VECTOR;
 184         if (!oneshot)
 185                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 186         if (!irqen)
 187                 lvtt_value |= APIC_LVT_MASKED;
 188
 189         apic_write(APIC_LVTT, lvtt_value);
 190
 191         /*
 192          * Divide PICLK by 16
 193          */
 194         tmp_value = apic_read(APIC_TDCR);
 195         apic_write(APIC_TDCR, (tmp_value
 196                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
 197                                 | APIC_TDR_DIV_16);
 198
 199         if (!oneshot)
 200                 apic_write(APIC_TMICT, clocks);
 201 }
 202
 203 /*
 204  * Setup extended LVT, AMD specific (K8, family 10h)
 205  *
 206  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 207  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 208  */
 209
 210 #define APIC_EILVT_LVTOFF_MCE 0
 211 #define APIC_EILVT_LVTOFF_IBS 1
 212
 213 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 214 {
 215         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 216         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 217
 218         apic_write(reg, v);
 219 }
 220
 221 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 222 {
 223         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 224         return APIC_EILVT_LVTOFF_MCE;
 225 }
 226
 227 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 228 {
 229         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 230         return APIC_EILVT_LVTOFF_IBS;
 231 }
 232
 233 /*
 234  * Program the next event, relative to now
 235  */
 236 static int lapic_next_event(unsigned long delta,
 237                             struct clock_event_device *evt)
 238 {
 239         apic_write(APIC_TMICT, delta);
 240         return 0;
 241 }
 242
 243 /*
 244  * Setup the lapic timer in periodic or oneshot mode
 245  */
 246 static void lapic_timer_setup(enum clock_event_mode mode,
 247                               struct clock_event_device *evt)
 248 {
 249         unsigned long flags;
 250         unsigned int v;
 251
 252         /* Lapic used as dummy for broadcast ? */
 253         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 254                 return;
 255
 256         local_irq_save(flags);
 257
 258         switch (mode) {
 259         case CLOCK_EVT_MODE_PERIODIC:
 260         case CLOCK_EVT_MODE_ONESHOT:
 261                 __setup_APIC_LVTT(calibration_result,
 262                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 263                 break;
 264         case CLOCK_EVT_MODE_UNUSED:
 265         case CLOCK_EVT_MODE_SHUTDOWN:
 266                 v = apic_read(APIC_LVTT);
 267                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 268                 apic_write(APIC_LVTT, v);
 269                 break;
 270         case CLOCK_EVT_MODE_RESUME:
 271                 /* Nothing to do here */
 272                 break;
 273         }
 274
 275         local_irq_restore(flags);
 276 }
 277
 278 /*
 279  * Local APIC timer broadcast function
 280  */
 281 static void lapic_timer_broadcast(cpumask_t mask)
 282 {
 283 #ifdef CONFIG_SMP
 284         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 285 #endif
 286 }
 287
 288 /*
 289  * Setup the local APIC timer for this CPU. Copy the initilized values
 290  * of the boot CPU and register the clock event in the framework.
 291  */
 292 static void setup_APIC_timer(void)
 293 {
 294         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 295
 296         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 297         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 298
 299         clockevents_register_device(levt);
 300 }
 301
 302 /*
 303  * In this function we calibrate APIC bus clocks to the external
 304  * timer. Unfortunately we cannot use jiffies and the timer irq
 305  * to calibrate, since some later bootup code depends on getting
 306  * the first irq? Ugh.
 307  *
 308  * We want to do the calibration only once since we
 309  * want to have local timer irqs syncron. CPUs connected
 310  * by the same APIC bus have the very same bus frequency.
 311  * And we want to have irqs off anyways, no accidental
 312  * APIC irq that way.
 313  */
 314
 315 #define TICK_COUNT 100000000
 316
 317 static void __init calibrate_APIC_clock(void)
 318 {
 319         unsigned apic, apic_start;
 320         unsigned long tsc, tsc_start;
 321         int result;
 322
 323         local_irq_disable();
 324
 325         /*
 326          * Put whatever arbitrary (but long enough) timeout
 327          * value into the APIC clock, we just want to get the
 328          * counter running for calibration.
 329          *
 330          * No interrupt enable !
 331          */
 332         __setup_APIC_LVTT(250000000, 0, 0);
 333
 334         apic_start = apic_read(APIC_TMCCT);
 335 #ifdef CONFIG_X86_PM_TIMER
 336         if (apic_calibrate_pmtmr && pmtmr_ioport) {
 337                 pmtimer_wait(5000);  /* 5ms wait */
 338                 apic = apic_read(APIC_TMCCT);
 339                 result = (apic_start - apic) * 1000L / 5;
 340         } else
 341 #endif
 342         {
 343                 rdtscll(tsc_start);
 344
 345                 do {
 346                         apic = apic_read(APIC_TMCCT);
 347                         rdtscll(tsc);
 348                 } while ((tsc - tsc_start) < TICK_COUNT &&
 349                                 (apic_start - apic) < TICK_COUNT);
 350
 351                 result = (apic_start - apic) * 1000L * tsc_khz /
 352                                         (tsc - tsc_start);
 353         }
 354
 355         local_irq_enable();
 356
 357         printk(KERN_DEBUG "APIC timer calibration result %d\n", result);
 358
 359         printk(KERN_INFO "Detected %d.%03d MHz APIC timer.\n",
 360                 result / 1000 / 1000, result / 1000 % 1000);
 361
 362         /* Calculate the scaled math multiplication factor */
 363         lapic_clockevent.mult = div_sc(result, NSEC_PER_SEC, 32);
 364         lapic_clockevent.max_delta_ns =
 365                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 366         lapic_clockevent.min_delta_ns =
 367                 clockevent_delta2ns(0xF, &lapic_clockevent);
 368
 369         calibration_result = result / HZ;
 370 }
 371
 372 /*
 373  * Setup the boot APIC
 374  *
 375  * Calibrate and verify the result.
 376  */
 377 void __init setup_boot_APIC_clock(void)
 378 {
 379         /*
 380          * The local apic timer can be disabled via the kernel commandline.
 381          * Register the lapic timer as a dummy clock event source on SMP
 382          * systems, so the broadcast mechanism is used. On UP systems simply
 383          * ignore it.
 384          */
 385         if (disable_apic_timer) {
 386                 printk(KERN_INFO "Disabling APIC timer\n");
 387                 /* No broadcast on UP ! */
 388                 if (num_possible_cpus() > 1) {
 389                         lapic_clockevent.mult = 1;
 390                         setup_APIC_timer();
 391                 }
 392                 return;
 393         }
 394
 395         printk(KERN_INFO "Using local APIC timer interrupts.\n");
 396         calibrate_APIC_clock();
 397
 398         /*
 399          * Do a sanity check on the APIC calibration result
 400          */
 401         if (calibration_result < (1000000 / HZ)) {
 402                 printk(KERN_WARNING
 403                        "APIC frequency too slow, disabling apic timer\n");
 404                 /* No broadcast on UP ! */
 405                 if (num_possible_cpus() > 1)
 406                         setup_APIC_timer();
 407                 return;
 408         }
 409
 410         /*
 411          * If nmi_watchdog is set to IO_APIC, we need the
 412          * PIT/HPET going.  Otherwise register lapic as a dummy
 413          * device.
 414          */
 415         if (nmi_watchdog != NMI_IO_APIC)
 416                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 417         else
 418                 printk(KERN_WARNING "APIC timer registered as dummy,"
 419                        " due to nmi_watchdog=1!\n");
 420
 421         setup_APIC_timer();
 422 }
 423
 424 /*
 425  * AMD C1E enabled CPUs have a real nasty problem: Some BIOSes set the
 426  * C1E flag only in the secondary CPU, so when we detect the wreckage
 427  * we already have enabled the boot CPU local apic timer. Check, if
 428  * disable_apic_timer is set and the DUMMY flag is cleared. If yes,
 429  * set the DUMMY flag again and force the broadcast mode in the
 430  * clockevents layer.
 431  */
 432 void __cpuinit check_boot_apic_timer_broadcast(void)
 433 {
 434         if (!disable_apic_timer ||
 435             (lapic_clockevent.features & CLOCK_EVT_FEAT_DUMMY))
 436                 return;
 437
 438         printk(KERN_INFO "AMD C1E detected late. Force timer broadcast.\n");
 439         lapic_clockevent.features |= CLOCK_EVT_FEAT_DUMMY;
 440
 441         local_irq_enable();
 442         clockevents_notify(CLOCK_EVT_NOTIFY_BROADCAST_FORCE,
 443                            &boot_cpu_physical_apicid);
 444         local_irq_disable();
 445 }
 446
 447 void __cpuinit setup_secondary_APIC_clock(void)
 448 {
 449         check_boot_apic_timer_broadcast();
 450         setup_APIC_timer();
 451 }
 452
 453 /*
 454  * The guts of the apic timer interrupt
 455  */
 456 static void local_apic_timer_interrupt(void)
 457 {
 458         int cpu = smp_processor_id();
 459         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 460
 461         /*
 462          * Normally we should not be here till LAPIC has been initialized but
 463          * in some cases like kdump, its possible that there is a pending LAPIC
 464          * timer interrupt from previous kernel's context and is delivered in
 465          * new kernel the moment interrupts are enabled.
 466          *
 467          * Interrupts are enabled early and LAPIC is setup much later, hence
 468          * its possible that when we get here evt->event_handler is NULL.
 469          * Check for event_handler being NULL and discard the interrupt as
 470          * spurious.
 471          */
 472         if (!evt->event_handler) {
 473                 printk(KERN_WARNING
 474                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 475                 /* Switch it off */
 476                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 477                 return;
 478         }
 479
 480         /*
 481          * the NMI deadlock-detector uses this.
 482          */
 483         add_pda(apic_timer_irqs, 1);
 484
 485         evt->event_handler(evt);
 486 }
 487
 488 /*
 489  * Local APIC timer interrupt. This is the most natural way for doing
 490  * local interrupts, but local timer interrupts can be emulated by
 491  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 492  *
 493  * [ if a single-CPU system runs an SMP kernel then we call the local
 494  *   interrupt as well. Thus we cannot inline the local irq ... ]
 495  */
 496 void smp_apic_timer_interrupt(struct pt_regs *regs)
 497 {
 498         struct pt_regs *old_regs = set_irq_regs(regs);
 499
 500         /*
 501          * NOTE! We'd better ACK the irq immediately,
 502          * because timer handling can be slow.
 503          */
 504         ack_APIC_irq();
 505         /*
 506          * update_process_times() expects us to have done irq_enter().
 507          * Besides, if we don't timer interrupts ignore the global
 508          * interrupt lock, which is the WrongThing (tm) to do.
 509          */
 510         exit_idle();
 511         irq_enter();
 512         local_apic_timer_interrupt();
 513         irq_exit();
 514         set_irq_regs(old_regs);
 515 }
 516
 517 int setup_profiling_timer(unsigned int multiplier)
 518 {
 519         return -EINVAL;
 520 }
 521
 522
 523 /*
 524  * Local APIC start and shutdown
 525  */
 526
 527 /**
 528  * clear_local_APIC - shutdown the local APIC
 529  *
 530  * This is called, when a CPU is disabled and before rebooting, so the state of
 531  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 532  * leftovers during boot.
 533  */
 534 void clear_local_APIC(void)
 535 {
 536         int maxlvt = lapic_get_maxlvt();
 537         u32 v;
 538
 539         /* APIC hasn't been mapped yet */
 540         if (!apic_phys)
 541                 return;
 542
 543         maxlvt = lapic_get_maxlvt();
 544         /*
 545          * Masking an LVT entry can trigger a local APIC error
 546          * if the vector is zero. Mask LVTERR first to prevent this.
 547          */
 548         if (maxlvt >= 3) {
 549                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 550                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 551         }
 552         /*
 553          * Careful: we have to set masks only first to deassert
 554          * any level-triggered sources.
 555          */
 556         v = apic_read(APIC_LVTT);
 557         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 558         v = apic_read(APIC_LVT0);
 559         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 560         v = apic_read(APIC_LVT1);
 561         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 562         if (maxlvt >= 4) {
 563                 v = apic_read(APIC_LVTPC);
 564                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 565         }
 566
 567         /*
 568          * Clean APIC state for other OSs:
 569          */
 570         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 571         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 572         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 573         if (maxlvt >= 3)
 574                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 575         if (maxlvt >= 4)
 576                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 577         apic_write(APIC_ESR, 0);
 578         apic_read(APIC_ESR);
 579 }
 580
 581 /**
 582  * disable_local_APIC - clear and disable the local APIC
 583  */
 584 void disable_local_APIC(void)
 585 {
 586         unsigned int value;
 587
 588         clear_local_APIC();
 589
 590         /*
 591          * Disable APIC (implies clearing of registers
 592          * for 82489DX!).
 593          */
 594         value = apic_read(APIC_SPIV);
 595         value &= ~APIC_SPIV_APIC_ENABLED;
 596         apic_write(APIC_SPIV, value);
 597 }
 598
 599 void lapic_shutdown(void)
 600 {
 601         unsigned long flags;
 602
 603         if (!cpu_has_apic)
 604                 return;
 605
 606         local_irq_save(flags);
 607
 608         disable_local_APIC();
 609
 610         local_irq_restore(flags);
 611 }
 612
 613 /*
 614  * This is to verify that we're looking at a real local APIC.
 615  * Check these against your board if the CPUs aren't getting
 616  * started for no apparent reason.
 617  */
 618 int __init verify_local_APIC(void)
 619 {
 620         unsigned int reg0, reg1;
 621
 622         /*
 623          * The version register is read-only in a real APIC.
 624          */
 625         reg0 = apic_read(APIC_LVR);
 626         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 627         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 628         reg1 = apic_read(APIC_LVR);
 629         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 630
 631         /*
 632          * The two version reads above should print the same
 633          * numbers.  If the second one is different, then we
 634          * poke at a non-APIC.
 635          */
 636         if (reg1 != reg0)
 637                 return 0;
 638
 639         /*
 640          * Check if the version looks reasonably.
 641          */
 642         reg1 = GET_APIC_VERSION(reg0);
 643         if (reg1 == 0x00 || reg1 == 0xff)
 644                 return 0;
 645         reg1 = lapic_get_maxlvt();
 646         if (reg1 < 0x02 || reg1 == 0xff)
 647                 return 0;
 648
 649         /*
 650          * The ID register is read/write in a real APIC.
 651          */
 652         reg0 = read_apic_id();
 653         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 654         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 655         reg1 = read_apic_id();
 656         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 657         apic_write(APIC_ID, reg0);
 658         if (reg1 != (reg0 ^ APIC_ID_MASK))
 659                 return 0;
 660
 661         /*
 662          * The next two are just to see if we have sane values.
 663          * They're only really relevant if we're in Virtual Wire
 664          * compatibility mode, but most boxes are anymore.
 665          */
 666         reg0 = apic_read(APIC_LVT0);
 667         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 668         reg1 = apic_read(APIC_LVT1);
 669         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 670
 671         return 1;
 672 }
 673
 674 /**
 675  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
 676  */
 677 void __init sync_Arb_IDs(void)
 678 {
 679         /* Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 */
 680         if (modern_apic())
 681                 return;
 682
 683         /*
 684          * Wait for idle.
 685          */
 686         apic_wait_icr_idle();
 687
 688         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 689         apic_write(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
 690                                 | APIC_DM_INIT);
 691 }
 692
 693 /*
 694  * An initial setup of the virtual wire mode.
 695  */
 696 void __init init_bsp_APIC(void)
 697 {
 698         unsigned int value;
 699
 700         /*
 701          * Don't do the setup now if we have a SMP BIOS as the
 702          * through-I/O-APIC virtual wire mode might be active.
 703          */
 704         if (smp_found_config || !cpu_has_apic)
 705                 return;
 706
 707         value = apic_read(APIC_LVR);
 708
 709         /*
 710          * Do not trust the local APIC being empty at bootup.
 711          */
 712         clear_local_APIC();
 713
 714         /*
 715          * Enable APIC.
 716          */
 717         value = apic_read(APIC_SPIV);
 718         value &= ~APIC_VECTOR_MASK;
 719         value |= APIC_SPIV_APIC_ENABLED;
 720         value |= APIC_SPIV_FOCUS_DISABLED;
 721         value |= SPURIOUS_APIC_VECTOR;
 722         apic_write(APIC_SPIV, value);
 723
 724         /*
 725          * Set up the virtual wire mode.
 726          */
 727         apic_write(APIC_LVT0, APIC_DM_EXTINT);
 728         value = APIC_DM_NMI;
 729         apic_write(APIC_LVT1, value);
 730 }
 731
 732 /**
 733  * setup_local_APIC - setup the local APIC
 734  */
 735 void __cpuinit setup_local_APIC(void)
 736 {
 737         unsigned int value;
 738         int i, j;
 739
 740         preempt_disable();
 741         value = apic_read(APIC_LVR);
 742
 743         BUILD_BUG_ON((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f);
 744
 745         /*
 746          * Double-check whether this APIC is really registered.
 747          * This is meaningless in clustered apic mode, so we skip it.
 748          */
 749         if (!apic_id_registered())
 750                 BUG();
 751
 752         /*
 753          * Intel recommends to set DFR, LDR and TPR before enabling
 754          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 755          * document number 292116).  So here it goes...
 756          */
 757         init_apic_ldr();
 758
 759         /*
 760          * Set Task Priority to 'accept all'. We never change this
 761          * later on.
 762          */
 763         value = apic_read(APIC_TASKPRI);
 764         value &= ~APIC_TPRI_MASK;
 765         apic_write(APIC_TASKPRI, value);
 766
 767         /*
 768          * After a crash, we no longer service the interrupts and a pending
 769          * interrupt from previous kernel might still have ISR bit set.
 770          *
 771          * Most probably by now CPU has serviced that pending interrupt and
 772          * it might not have done the ack_APIC_irq() because it thought,
 773          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
 774          * does not clear the ISR bit and cpu thinks it has already serivced
 775          * the interrupt. Hence a vector might get locked. It was noticed
 776          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
 777          */
 778         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
 779                 value = apic_read(APIC_ISR + i*0x10);
 780                 for (j = 31; j >= 0; j--) {
 781                         if (value & (1<<j))
 782                                 ack_APIC_irq();
 783                 }
 784         }
 785
 786         /*
 787          * Now that we are all set up, enable the APIC
 788          */
 789         value = apic_read(APIC_SPIV);
 790         value &= ~APIC_VECTOR_MASK;
 791         /*
 792          * Enable APIC
 793          */
 794         value |= APIC_SPIV_APIC_ENABLED;
 795
 796         /* We always use processor focus */
 797
 798         /*
 799          * Set spurious IRQ vector
 800          */
 801         value |= SPURIOUS_APIC_VECTOR;
 802         apic_write(APIC_SPIV, value);
 803
 804         /*
 805          * Set up LVT0, LVT1:
 806          *
 807          * set up through-local-APIC on the BP's LINT0. This is not
 808          * strictly necessary in pure symmetric-IO mode, but sometimes
 809          * we delegate interrupts to the 8259A.
 810          */
 811         /*
 812          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
 813          */
 814         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
 815         if (!smp_processor_id() && !value) {
 816                 value = APIC_DM_EXTINT;
 817                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
 818                             smp_processor_id());
 819         } else {
 820                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
 821                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
 822                             smp_processor_id());
 823         }
 824         apic_write(APIC_LVT0, value);
 825
 826         /*
 827          * only the BP should see the LINT1 NMI signal, obviously.
 828          */
 829         if (!smp_processor_id())
 830                 value = APIC_DM_NMI;
 831         else
 832                 value = APIC_DM_NMI | APIC_LVT_MASKED;
 833         apic_write(APIC_LVT1, value);
 834         preempt_enable();
 835 }
 836
 837 void __cpuinit lapic_setup_esr(void)
 838 {
 839         unsigned maxlvt = lapic_get_maxlvt();
 840
 841         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR);
 842         /*
 843          * spec says clear errors after enabling vector.
 844          */
 845         if (maxlvt > 3)
 846                 apic_write(APIC_ESR, 0);
 847 }
 848
 849 void __cpuinit end_local_APIC_setup(void)
 850 {
 851         lapic_setup_esr();
 852         nmi_watchdog_default();
 853         setup_apic_nmi_watchdog(NULL);
 854         apic_pm_activate();
 855 }
 856
 857 /*
 858  * Detect and enable local APICs on non-SMP boards.
 859  * Original code written by Keir Fraser.
 860  * On AMD64 we trust the BIOS - if it says no APIC it is likely
 861  * not correctly set up (usually the APIC timer won't work etc.)
 862  */
 863 static int __init detect_init_APIC(void)
 864 {
 865         if (!cpu_has_apic) {
 866                 printk(KERN_INFO "No local APIC present\n");
 867                 return -1;
 868         }
 869
 870         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
 871         boot_cpu_physical_apicid = 0;
 872         return 0;
 873 }
 874
 875 void __init early_init_lapic_mapping(void)
 876 {
 877         unsigned long apic_phys;
 878
 879         /*
 880          * If no local APIC can be found then go out
 881          * : it means there is no mpatable and MADT
 882          */
 883         if (!smp_found_config)
 884                 return;
 885
 886         apic_phys = mp_lapic_addr;
 887
 888         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
 889         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
 890                                  APIC_BASE, apic_phys);
 891
 892         /*
 893          * Fetch the APIC ID of the BSP in case we have a
 894          * default configuration (or the MP table is broken).
 895          */
 896         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
 897 }
 898
 899 /**
 900  * init_apic_mappings - initialize APIC mappings
 901  */
 902 void __init init_apic_mappings(void)
 903 {
 904         /*
 905          * If no local APIC can be found then set up a fake all
 906          * zeroes page to simulate the local APIC and another
 907          * one for the IO-APIC.
 908          */
 909         if (!smp_found_config && detect_init_APIC()) {
 910                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
 911                 apic_phys = __pa(apic_phys);
 912         } else
 913                 apic_phys = mp_lapic_addr;
 914
 915         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
 916         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
 917                                 APIC_BASE, apic_phys);
 918
 919         /*
 920          * Fetch the APIC ID of the BSP in case we have a
 921          * default configuration (or the MP table is broken).
 922          */
 923         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
 924 }
 925
 926 /*
 927  * This initializes the IO-APIC and APIC hardware if this is
 928  * a UP kernel.
 929  */
 930 int __init APIC_init_uniprocessor(void)
 931 {
 932         if (disable_apic) {
 933                 printk(KERN_INFO "Apic disabled\n");
 934                 return -1;
 935         }
 936         if (!cpu_has_apic) {
 937                 disable_apic = 1;
 938                 printk(KERN_INFO "Apic disabled by BIOS\n");
 939                 return -1;
 940         }
 941
 942         verify_local_APIC();
 943
 944         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_physical_apicid);
 945         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
 946
 947         setup_local_APIC();
 948
 949         /*
 950          * Now enable IO-APICs, actually call clear_IO_APIC
 951          * We need clear_IO_APIC before enabling vector on BP
 952          */
 953         if (!skip_ioapic_setup && nr_ioapics)
 954                 enable_IO_APIC();
 955
 956         end_local_APIC_setup();
 957
 958         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
 959                 setup_IO_APIC();
 960         else
 961                 nr_ioapics = 0;
 962         setup_boot_APIC_clock();
 963         check_nmi_watchdog();
 964         return 0;
 965 }
 966
 967 /*
 968  * Local APIC interrupts
 969  */
 970
 971 /*
 972  * This interrupt should _never_ happen with our APIC/SMP architecture
 973  */
 974 asmlinkage void smp_spurious_interrupt(void)
 975 {
 976         unsigned int v;
 977         exit_idle();
 978         irq_enter();
 979         /*
 980          * Check if this really is a spurious interrupt and ACK it
 981          * if it is a vectored one.  Just in case...
 982          * Spurious interrupts should not be ACKed.
 983          */
 984         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
 985         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
 986                 ack_APIC_irq();
 987
 988         add_pda(irq_spurious_count, 1);
 989         irq_exit();
 990 }
 991
 992 /*
 993  * This interrupt should never happen with our APIC/SMP architecture
 994  */
 995 asmlinkage void smp_error_interrupt(void)
 996 {
 997         unsigned int v, v1;
 998
 999         exit_idle();
1000         irq_enter();
1001         /* First tickle the hardware, only then report what went on. -- REW */
1002         v = apic_read(APIC_ESR);
1003         apic_write(APIC_ESR, 0);
1004         v1 = apic_read(APIC_ESR);
1005         ack_APIC_irq();
1006         atomic_inc(&irq_err_count);
1007
1008         /* Here is what the APIC error bits mean:
1009            0: Send CS error
1010            1: Receive CS error
1011            2: Send accept error
1012            3: Receive accept error
1013            4: Reserved
1014            5: Send illegal vector
1015            6: Received illegal vector
1016            7: Illegal register address
1017         */
1018         printk(KERN_DEBUG "APIC error on CPU%d: %02x(%02x)\n",
1019                 smp_processor_id(), v , v1);
1020         irq_exit();
1021 }
1022
1023 void disconnect_bsp_APIC(int virt_wire_setup)
1024 {
1025         /* Go back to Virtual Wire compatibility mode */
1026         unsigned long value;
1027
1028         /* For the spurious interrupt use vector F, and enable it */
1029         value = apic_read(APIC_SPIV);
1030         value &= ~APIC_VECTOR_MASK;
1031         value |= APIC_SPIV_APIC_ENABLED;
1032         value |= 0xf;
1033         apic_write(APIC_SPIV, value);
1034
1035         if (!virt_wire_setup) {
1036                 /*
1037                  * For LVT0 make it edge triggered, active high,
1038                  * external and enabled
1039                  */
1040                 value = apic_read(APIC_LVT0);
1041                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1042                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1043                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1044                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1045                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1046                 apic_write(APIC_LVT0, value);
1047         } else {
1048                 /* Disable LVT0 */
1049                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1050         }
1051
1052         /* For LVT1 make it edge triggered, active high, nmi and enabled */
1053         value = apic_read(APIC_LVT1);
1054         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1055                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1056                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1057         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1058         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1059         apic_write(APIC_LVT1, value);
1060 }
1061
1062 void __cpuinit generic_processor_info(int apicid, int version)
1063 {
1064         int cpu;
1065         cpumask_t tmp_map;
1066
1067         if (num_processors >= NR_CPUS) {
1068                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1069                        " Processor ignored.\n", NR_CPUS);
1070                 return;
1071         }
1072
1073         if (num_processors >= maxcpus) {
1074                 printk(KERN_WARNING "WARNING: maxcpus limit of %i reached."
1075                        " Processor ignored.\n", maxcpus);
1076                 return;
1077         }
1078
1079         num_processors++;
1080         cpus_complement(tmp_map, cpu_present_map);
1081         cpu = first_cpu(tmp_map);
1082
1083         physid_set(apicid, phys_cpu_present_map);
1084         if (apicid == boot_cpu_physical_apicid) {
1085                 /*
1086                  * x86_bios_cpu_apicid is required to have processors listed
1087                  * in same order as logical cpu numbers. Hence the first
1088                  * entry is BSP, and so on.
1089                  */
1090                 cpu = 0;
1091         }
1092         /* are we being called early in kernel startup? */
1093         if (x86_cpu_to_apicid_early_ptr) {
1094                 u16 *cpu_to_apicid = x86_cpu_to_apicid_early_ptr;
1095                 u16 *bios_cpu_apicid = x86_bios_cpu_apicid_early_ptr;
1096
1097                 cpu_to_apicid[cpu] = apicid;
1098                 bios_cpu_apicid[cpu] = apicid;
1099         } else {
1100                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1101                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1102         }
1103
1104         cpu_set(cpu, cpu_possible_map);
1105         cpu_set(cpu, cpu_present_map);
1106 }
1107
1108 /*
1109  * Power management
1110  */
1111 #ifdef CONFIG_PM
1112
1113 static struct {
1114         /* 'active' is true if the local APIC was enabled by us and
1115            not the BIOS; this signifies that we are also responsible
1116            for disabling it before entering apm/acpi suspend */
1117         int active;
1118         /* r/w apic fields */
1119         unsigned int apic_id;
1120         unsigned int apic_taskpri;
1121         unsigned int apic_ldr;
1122         unsigned int apic_dfr;
1123         unsigned int apic_spiv;
1124         unsigned int apic_lvtt;
1125         unsigned int apic_lvtpc;
1126         unsigned int apic_lvt0;
1127         unsigned int apic_lvt1;
1128         unsigned int apic_lvterr;
1129         unsigned int apic_tmict;
1130         unsigned int apic_tdcr;
1131         unsigned int apic_thmr;
1132 } apic_pm_state;
1133
1134 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1135 {
1136         unsigned long flags;
1137         int maxlvt;
1138
1139         if (!apic_pm_state.active)
1140                 return 0;
1141
1142         maxlvt = lapic_get_maxlvt();
1143
1144         apic_pm_state.apic_id = read_apic_id();
1145         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1146         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1147         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1148         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1149         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1150         if (maxlvt >= 4)
1151                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1152         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1153         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1154         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1155         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1156         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1157 #ifdef CONFIG_X86_MCE_INTEL
1158         if (maxlvt >= 5)
1159                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1160 #endif
1161         local_irq_save(flags);
1162         disable_local_APIC();
1163         local_irq_restore(flags);
1164         return 0;
1165 }
1166
1167 static int lapic_resume(struct sys_device *dev)
1168 {
1169         unsigned int l, h;
1170         unsigned long flags;
1171         int maxlvt;
1172
1173         if (!apic_pm_state.active)
1174                 return 0;
1175
1176         maxlvt = lapic_get_maxlvt();
1177
1178         local_irq_save(flags);
1179         rdmsr(MSR_IA32_APICBASE, l, h);
1180         l &= ~MSR_IA32_APICBASE_BASE;
1181         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1182         wrmsr(MSR_IA32_APICBASE, l, h);
1183         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1184         apic_write(APIC_ID, apic_pm_state.apic_id);
1185         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1186         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1187         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1188         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1189         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1190         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1191 #ifdef CONFIG_X86_MCE_INTEL
1192         if (maxlvt >= 5)
1193                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1194 #endif
1195         if (maxlvt >= 4)
1196                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1197         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1198         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1199         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1200         apic_write(APIC_ESR, 0);
1201         apic_read(APIC_ESR);
1202         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1203         apic_write(APIC_ESR, 0);
1204         apic_read(APIC_ESR);
1205         local_irq_restore(flags);
1206         return 0;
1207 }
1208
1209 static struct sysdev_class lapic_sysclass = {
1210         .name           = "lapic",
1211         .resume         = lapic_resume,
1212         .suspend        = lapic_suspend,
1213 };
1214
1215 static struct sys_device device_lapic = {
1216         .id     = 0,
1217         .cls    = &lapic_sysclass,
1218 };
1219
1220 static void __cpuinit apic_pm_activate(void)
1221 {
1222         apic_pm_state.active = 1;
1223 }
1224
1225 static int __init init_lapic_sysfs(void)
1226 {
1227         int error;
1228
1229         if (!cpu_has_apic)
1230                 return 0;
1231         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1232
1233         error = sysdev_class_register(&lapic_sysclass);
1234         if (!error)
1235                 error = sysdev_register(&device_lapic);
1236         return error;
1237 }
1238 device_initcall(init_lapic_sysfs);
1239
1240 #else   /* CONFIG_PM */
1241
1242 static void apic_pm_activate(void) { }
1243
1244 #endif  /* CONFIG_PM */
1245
1246 /*
1247  * apic_is_clustered_box() -- Check if we can expect good TSC
1248  *
1249  * Thus far, the major user of this is IBM's Summit2 series:
1250  *
1251  * Clustered boxes may have unsynced TSC problems if they are
1252  * multi-chassis. Use available data to take a good guess.
1253  * If in doubt, go HPET.
1254  */
1255 __cpuinit int apic_is_clustered_box(void)
1256 {
1257         int i, clusters, zeros;
1258         unsigned id;
1259         u16 *bios_cpu_apicid;
1260         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
1261
1262         /*
1263          * there is not this kind of box with AMD CPU yet.
1264          * Some AMD box with quadcore cpu and 8 sockets apicid
1265          * will be [4, 0x23] or [8, 0x27] could be thought to
1266          * vsmp box still need checking...
1267          */
1268         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
1269                 return 0;
1270
1271         bios_cpu_apicid = x86_bios_cpu_apicid_early_ptr;
1272         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
1273
1274         for (i = 0; i < NR_CPUS; i++) {
1275                 /* are we being called early in kernel startup? */
1276                 if (bios_cpu_apicid) {
1277                         id = bios_cpu_apicid[i];
1278                 }
1279                 else if (i < nr_cpu_ids) {
1280                         if (cpu_present(i))
1281                                 id = per_cpu(x86_bios_cpu_apicid, i);
1282                         else
1283                                 continue;
1284                 }
1285                 else
1286                         break;
1287
1288                 if (id != BAD_APICID)
1289                         __set_bit(APIC_CLUSTERID(id), clustermap);
1290         }
1291
1292         /* Problem:  Partially populated chassis may not have CPUs in some of
1293          * the APIC clusters they have been allocated.  Only present CPUs have
1294          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
1295          * Since clusters are allocated sequentially, count zeros only if
1296          * they are bounded by ones.
1297          */
1298         clusters = 0;
1299         zeros = 0;
1300         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
1301                 if (test_bit(i, clustermap)) {
1302                         clusters += 1 + zeros;
1303                         zeros = 0;
1304                 } else
1305                         ++zeros;
1306         }
1307
1308         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
1309          * not guaranteed to be synced between boards
1310          */
1311         if (is_vsmp_box() && clusters > 1)
1312                 return 1;
1313
1314         /*
1315          * If clusters > 2, then should be multi-chassis.
1316          * May have to revisit this when multi-core + hyperthreaded CPUs come
1317          * out, but AFAIK this will work even for them.
1318          */
1319         return (clusters > 2);
1320 }
1321
1322 /*
1323  * APIC command line parameters
1324  */
1325 static int __init apic_set_verbosity(char *str)
1326 {
1327         if (str == NULL)  {
1328                 skip_ioapic_setup = 0;
1329                 ioapic_force = 1;
1330                 return 0;
1331         }
1332         if (strcmp("debug", str) == 0)
1333                 apic_verbosity = APIC_DEBUG;
1334         else if (strcmp("verbose", str) == 0)
1335                 apic_verbosity = APIC_VERBOSE;
1336         else {
1337                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
1338                                 " use apic=verbose or apic=debug\n", str);
1339                 return -EINVAL;
1340         }
1341
1342         return 0;
1343 }
1344 early_param("apic", apic_set_verbosity);
1345
1346 static __init int setup_disableapic(char *str)
1347 {
1348         disable_apic = 1;
1349         clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1350         return 0;
1351 }
1352 early_param("disableapic", setup_disableapic);
1353
1354 /* same as disableapic, for compatibility */
1355 static __init int setup_nolapic(char *str)
1356 {
1357         return setup_disableapic(str);
1358 }
1359 early_param("nolapic", setup_nolapic);
1360
1361 static int __init parse_lapic_timer_c2_ok(char *arg)
1362 {
1363         local_apic_timer_c2_ok = 1;
1364         return 0;
1365 }
1366 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1367
1368 static __init int setup_noapictimer(char *str)
1369 {
1370         if (str[0] != ' ' && str[0] != 0)
1371                 return 0;
1372         disable_apic_timer = 1;
1373         return 1;
1374 }
1375 __setup("noapictimer", setup_noapictimer);
1376
1377 static __init int setup_apicpmtimer(char *s)
1378 {
1379         apic_calibrate_pmtmr = 1;
1380         notsc_setup(NULL);
1381         return 0;
1382 }
1383 __setup("apicpmtimer", setup_apicpmtimer);
1384
1385 static int __init lapic_insert_resource(void)
1386 {
1387         if (!apic_phys)
1388                 return -1;
1389
1390         /* Put local APIC into the resource map. */
1391         lapic_resource.start = apic_phys;
1392         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1393         insert_resource(&iomem_resource, &lapic_resource);
1394
1395         return 0;
1396 }
1397
1398 /*
1399  * need call insert after e820_reserve_resources()
1400  * that is using request_resource
1401  */
1402 late_initcall(lapic_insert_resource);