Merge git://git.infradead.org/~dwmw2/hdroneline
[linux-2.6] / arch / x86_64 / kernel / apic.c
1 /*
2  *      Local APIC handling, local APIC timers
3  *
4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
5  *
6  *      Fixes
7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
8  *                                      thanks to Eric Gilmore
9  *                                      and Rolf G. Tews
10  *                                      for testing these extensively.
11  *      Maciej W. Rozycki       :       Various updates and fixes.
12  *      Mikael Pettersson       :       Power Management for UP-APIC.
13  *      Pavel Machek and
14  *      Mikael Pettersson       :       PM converted to driver model.
15  */
16
17 #include <linux/init.h>
18
19 #include <linux/mm.h>
20 #include <linux/delay.h>
21 #include <linux/bootmem.h>
22 #include <linux/smp_lock.h>
23 #include <linux/interrupt.h>
24 #include <linux/mc146818rtc.h>
25 #include <linux/kernel_stat.h>
26 #include <linux/sysdev.h>
27 #include <linux/module.h>
28
29 #include <asm/atomic.h>
30 #include <asm/smp.h>
31 #include <asm/mtrr.h>
32 #include <asm/mpspec.h>
33 #include <asm/pgalloc.h>
34 #include <asm/mach_apic.h>
35 #include <asm/nmi.h>
36 #include <asm/idle.h>
37 #include <asm/proto.h>
38 #include <asm/timex.h>
39
40 int apic_verbosity;
41 int apic_runs_main_timer;
42 int apic_calibrate_pmtmr __initdata;
43
44 int disable_apic_timer __initdata;
45
46 /*
47  * cpu_mask that denotes the CPUs that needs timer interrupt coming in as
48  * IPIs in place of local APIC timers
49  */
50 static cpumask_t timer_interrupt_broadcast_ipi_mask;
51
52 /* Using APIC to generate smp_local_timer_interrupt? */
53 int using_apic_timer __read_mostly = 0;
54
55 static void apic_pm_activate(void);
56
57 void enable_NMI_through_LVT0 (void * dummy)
58 {
59         unsigned int v;
60         
61         v = APIC_DM_NMI;                        /* unmask and set to NMI */
62         apic_write(APIC_LVT0, v);
63 }
64
65 int get_maxlvt(void)
66 {
67         unsigned int v, maxlvt;
68
69         v = apic_read(APIC_LVR);
70         maxlvt = GET_APIC_MAXLVT(v);
71         return maxlvt;
72 }
73
74 /*
75  * 'what should we do if we get a hw irq event on an illegal vector'.
76  * each architecture has to answer this themselves.
77  */
78 void ack_bad_irq(unsigned int irq)
79 {
80         printk("unexpected IRQ trap at vector %02x\n", irq);
81         /*
82          * Currently unexpected vectors happen only on SMP and APIC.
83          * We _must_ ack these because every local APIC has only N
84          * irq slots per priority level, and a 'hanging, unacked' IRQ
85          * holds up an irq slot - in excessive cases (when multiple
86          * unexpected vectors occur) that might lock up the APIC
87          * completely.
88          * But don't ack when the APIC is disabled. -AK
89          */
90         if (!disable_apic)
91                 ack_APIC_irq();
92 }
93
94 void clear_local_APIC(void)
95 {
96         int maxlvt;
97         unsigned int v;
98
99         maxlvt = get_maxlvt();
100
101         /*
102          * Masking an LVT entry can trigger a local APIC error
103          * if the vector is zero. Mask LVTERR first to prevent this.
104          */
105         if (maxlvt >= 3) {
106                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
107                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
108         }
109         /*
110          * Careful: we have to set masks only first to deassert
111          * any level-triggered sources.
112          */
113         v = apic_read(APIC_LVTT);
114         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
115         v = apic_read(APIC_LVT0);
116         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
117         v = apic_read(APIC_LVT1);
118         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
119         if (maxlvt >= 4) {
120                 v = apic_read(APIC_LVTPC);
121                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
122         }
123
124         /*
125          * Clean APIC state for other OSs:
126          */
127         apic_write(APIC_LVTT, APIC_LVT_MASKED);
128         apic_write(APIC_LVT0, APIC_LVT_MASKED);
129         apic_write(APIC_LVT1, APIC_LVT_MASKED);
130         if (maxlvt >= 3)
131                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
132         if (maxlvt >= 4)
133                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
134         v = GET_APIC_VERSION(apic_read(APIC_LVR));
135         apic_write(APIC_ESR, 0);
136         apic_read(APIC_ESR);
137 }
138
139 void __init connect_bsp_APIC(void)
140 {
141         if (pic_mode) {
142                 /*
143                  * Do not trust the local APIC being empty at bootup.
144                  */
145                 clear_local_APIC();
146                 /*
147                  * PIC mode, enable APIC mode in the IMCR, i.e.
148                  * connect BSP's local APIC to INT and NMI lines.
149                  */
150                 apic_printk(APIC_VERBOSE, "leaving PIC mode, enabling APIC mode.\n");
151                 outb(0x70, 0x22);
152                 outb(0x01, 0x23);
153         }
154 }
155
156 void disconnect_bsp_APIC(int virt_wire_setup)
157 {
158         if (pic_mode) {
159                 /*
160                  * Put the board back into PIC mode (has an effect
161                  * only on certain older boards).  Note that APIC
162                  * interrupts, including IPIs, won't work beyond
163                  * this point!  The only exception are INIT IPIs.
164                  */
165                 apic_printk(APIC_QUIET, "disabling APIC mode, entering PIC mode.\n");
166                 outb(0x70, 0x22);
167                 outb(0x00, 0x23);
168         }
169         else {
170                 /* Go back to Virtual Wire compatibility mode */
171                 unsigned long value;
172
173                 /* For the spurious interrupt use vector F, and enable it */
174                 value = apic_read(APIC_SPIV);
175                 value &= ~APIC_VECTOR_MASK;
176                 value |= APIC_SPIV_APIC_ENABLED;
177                 value |= 0xf;
178                 apic_write(APIC_SPIV, value);
179
180                 if (!virt_wire_setup) {
181                         /* For LVT0 make it edge triggered, active high, external and enabled */
182                         value = apic_read(APIC_LVT0);
183                         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
184                                 APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
185                                 APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED );
186                         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
187                         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
188                         apic_write(APIC_LVT0, value);
189                 }
190                 else {
191                         /* Disable LVT0 */
192                         apic_write(APIC_LVT0, APIC_LVT_MASKED);
193                 }
194
195                 /* For LVT1 make it edge triggered, active high, nmi and enabled */
196                 value = apic_read(APIC_LVT1);
197                 value &= ~(
198                         APIC_MODE_MASK | APIC_SEND_PENDING |
199                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
200                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
201                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
202                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
203                 apic_write(APIC_LVT1, value);
204         }
205 }
206
207 void disable_local_APIC(void)
208 {
209         unsigned int value;
210
211         clear_local_APIC();
212
213         /*
214          * Disable APIC (implies clearing of registers
215          * for 82489DX!).
216          */
217         value = apic_read(APIC_SPIV);
218         value &= ~APIC_SPIV_APIC_ENABLED;
219         apic_write(APIC_SPIV, value);
220 }
221
222 /*
223  * This is to verify that we're looking at a real local APIC.
224  * Check these against your board if the CPUs aren't getting
225  * started for no apparent reason.
226  */
227 int __init verify_local_APIC(void)
228 {
229         unsigned int reg0, reg1;
230
231         /*
232          * The version register is read-only in a real APIC.
233          */
234         reg0 = apic_read(APIC_LVR);
235         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
236         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
237         reg1 = apic_read(APIC_LVR);
238         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
239
240         /*
241          * The two version reads above should print the same
242          * numbers.  If the second one is different, then we
243          * poke at a non-APIC.
244          */
245         if (reg1 != reg0)
246                 return 0;
247
248         /*
249          * Check if the version looks reasonably.
250          */
251         reg1 = GET_APIC_VERSION(reg0);
252         if (reg1 == 0x00 || reg1 == 0xff)
253                 return 0;
254         reg1 = get_maxlvt();
255         if (reg1 < 0x02 || reg1 == 0xff)
256                 return 0;
257
258         /*
259          * The ID register is read/write in a real APIC.
260          */
261         reg0 = apic_read(APIC_ID);
262         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
263         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
264         reg1 = apic_read(APIC_ID);
265         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
266         apic_write(APIC_ID, reg0);
267         if (reg1 != (reg0 ^ APIC_ID_MASK))
268                 return 0;
269
270         /*
271          * The next two are just to see if we have sane values.
272          * They're only really relevant if we're in Virtual Wire
273          * compatibility mode, but most boxes are anymore.
274          */
275         reg0 = apic_read(APIC_LVT0);
276         apic_printk(APIC_DEBUG,"Getting LVT0: %x\n", reg0);
277         reg1 = apic_read(APIC_LVT1);
278         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
279
280         return 1;
281 }
282
283 void __init sync_Arb_IDs(void)
284 {
285         /* Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 */
286         unsigned int ver = GET_APIC_VERSION(apic_read(APIC_LVR));
287         if (ver >= 0x14)        /* P4 or higher */
288                 return;
289
290         /*
291          * Wait for idle.
292          */
293         apic_wait_icr_idle();
294
295         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
296         apic_write(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
297                                 | APIC_DM_INIT);
298 }
299
300 extern void __error_in_apic_c (void);
301
302 /*
303  * An initial setup of the virtual wire mode.
304  */
305 void __init init_bsp_APIC(void)
306 {
307         unsigned int value;
308
309         /*
310          * Don't do the setup now if we have a SMP BIOS as the
311          * through-I/O-APIC virtual wire mode might be active.
312          */
313         if (smp_found_config || !cpu_has_apic)
314                 return;
315
316         value = apic_read(APIC_LVR);
317
318         /*
319          * Do not trust the local APIC being empty at bootup.
320          */
321         clear_local_APIC();
322
323         /*
324          * Enable APIC.
325          */
326         value = apic_read(APIC_SPIV);
327         value &= ~APIC_VECTOR_MASK;
328         value |= APIC_SPIV_APIC_ENABLED;
329         value |= APIC_SPIV_FOCUS_DISABLED;
330         value |= SPURIOUS_APIC_VECTOR;
331         apic_write(APIC_SPIV, value);
332
333         /*
334          * Set up the virtual wire mode.
335          */
336         apic_write(APIC_LVT0, APIC_DM_EXTINT);
337         value = APIC_DM_NMI;
338         apic_write(APIC_LVT1, value);
339 }
340
341 void __cpuinit setup_local_APIC (void)
342 {
343         unsigned int value, maxlvt;
344         int i, j;
345
346         value = apic_read(APIC_LVR);
347
348         if ((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f)
349                 __error_in_apic_c();
350
351         /*
352          * Double-check whether this APIC is really registered.
353          * This is meaningless in clustered apic mode, so we skip it.
354          */
355         if (!apic_id_registered())
356                 BUG();
357
358         /*
359          * Intel recommends to set DFR, LDR and TPR before enabling
360          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
361          * document number 292116).  So here it goes...
362          */
363         init_apic_ldr();
364
365         /*
366          * Set Task Priority to 'accept all'. We never change this
367          * later on.
368          */
369         value = apic_read(APIC_TASKPRI);
370         value &= ~APIC_TPRI_MASK;
371         apic_write(APIC_TASKPRI, value);
372
373         /*
374          * After a crash, we no longer service the interrupts and a pending
375          * interrupt from previous kernel might still have ISR bit set.
376          *
377          * Most probably by now CPU has serviced that pending interrupt and
378          * it might not have done the ack_APIC_irq() because it thought,
379          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
380          * does not clear the ISR bit and cpu thinks it has already serivced
381          * the interrupt. Hence a vector might get locked. It was noticed
382          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
383          */
384         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
385                 value = apic_read(APIC_ISR + i*0x10);
386                 for (j = 31; j >= 0; j--) {
387                         if (value & (1<<j))
388                                 ack_APIC_irq();
389                 }
390         }
391
392         /*
393          * Now that we are all set up, enable the APIC
394          */
395         value = apic_read(APIC_SPIV);
396         value &= ~APIC_VECTOR_MASK;
397         /*
398          * Enable APIC
399          */
400         value |= APIC_SPIV_APIC_ENABLED;
401
402         /*
403          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
404          * certain networking cards. If high frequency interrupts are
405          * happening on a particular IOAPIC pin, plus the IOAPIC routing
406          * entry is masked/unmasked at a high rate as well then sooner or
407          * later IOAPIC line gets 'stuck', no more interrupts are received
408          * from the device. If focus CPU is disabled then the hang goes
409          * away, oh well :-(
410          *
411          * [ This bug can be reproduced easily with a level-triggered
412          *   PCI Ne2000 networking cards and PII/PIII processors, dual
413          *   BX chipset. ]
414          */
415         /*
416          * Actually disabling the focus CPU check just makes the hang less
417          * frequent as it makes the interrupt distributon model be more
418          * like LRU than MRU (the short-term load is more even across CPUs).
419          * See also the comment in end_level_ioapic_irq().  --macro
420          */
421 #if 1
422         /* Enable focus processor (bit==0) */
423         value &= ~APIC_SPIV_FOCUS_DISABLED;
424 #else
425         /* Disable focus processor (bit==1) */
426         value |= APIC_SPIV_FOCUS_DISABLED;
427 #endif
428         /*
429          * Set spurious IRQ vector
430          */
431         value |= SPURIOUS_APIC_VECTOR;
432         apic_write(APIC_SPIV, value);
433
434         /*
435          * Set up LVT0, LVT1:
436          *
437          * set up through-local-APIC on the BP's LINT0. This is not
438          * strictly necessary in pure symmetric-IO mode, but sometimes
439          * we delegate interrupts to the 8259A.
440          */
441         /*
442          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
443          */
444         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
445         if (!smp_processor_id() && (pic_mode || !value)) {
446                 value = APIC_DM_EXTINT;
447                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n", smp_processor_id());
448         } else {
449                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
450                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n", smp_processor_id());
451         }
452         apic_write(APIC_LVT0, value);
453
454         /*
455          * only the BP should see the LINT1 NMI signal, obviously.
456          */
457         if (!smp_processor_id())
458                 value = APIC_DM_NMI;
459         else
460                 value = APIC_DM_NMI | APIC_LVT_MASKED;
461         apic_write(APIC_LVT1, value);
462
463         {
464                 unsigned oldvalue;
465                 maxlvt = get_maxlvt();
466                 oldvalue = apic_read(APIC_ESR);
467                 value = ERROR_APIC_VECTOR;      // enables sending errors
468                 apic_write(APIC_LVTERR, value);
469                 /*
470                  * spec says clear errors after enabling vector.
471                  */
472                 if (maxlvt > 3)
473                         apic_write(APIC_ESR, 0);
474                 value = apic_read(APIC_ESR);
475                 if (value != oldvalue)
476                         apic_printk(APIC_VERBOSE,
477                         "ESR value after enabling vector: %08x, after %08x\n",
478                         oldvalue, value);
479         }
480
481         nmi_watchdog_default();
482         if (nmi_watchdog == NMI_LOCAL_APIC)
483                 setup_apic_nmi_watchdog();
484         apic_pm_activate();
485 }
486
487 #ifdef CONFIG_PM
488
489 static struct {
490         /* 'active' is true if the local APIC was enabled by us and
491            not the BIOS; this signifies that we are also responsible
492            for disabling it before entering apm/acpi suspend */
493         int active;
494         /* r/w apic fields */
495         unsigned int apic_id;
496         unsigned int apic_taskpri;
497         unsigned int apic_ldr;
498         unsigned int apic_dfr;
499         unsigned int apic_spiv;
500         unsigned int apic_lvtt;
501         unsigned int apic_lvtpc;
502         unsigned int apic_lvt0;
503         unsigned int apic_lvt1;
504         unsigned int apic_lvterr;
505         unsigned int apic_tmict;
506         unsigned int apic_tdcr;
507         unsigned int apic_thmr;
508 } apic_pm_state;
509
510 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
511 {
512         unsigned long flags;
513
514         if (!apic_pm_state.active)
515                 return 0;
516
517         apic_pm_state.apic_id = apic_read(APIC_ID);
518         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
519         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
520         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
521         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
522         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
523         apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
524         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
525         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
526         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
527         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
528         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
529         apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
530         local_save_flags(flags);
531         local_irq_disable();
532         disable_local_APIC();
533         local_irq_restore(flags);
534         return 0;
535 }
536
537 static int lapic_resume(struct sys_device *dev)
538 {
539         unsigned int l, h;
540         unsigned long flags;
541
542         if (!apic_pm_state.active)
543                 return 0;
544
545         local_irq_save(flags);
546         rdmsr(MSR_IA32_APICBASE, l, h);
547         l &= ~MSR_IA32_APICBASE_BASE;
548         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
549         wrmsr(MSR_IA32_APICBASE, l, h);
550         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
551         apic_write(APIC_ID, apic_pm_state.apic_id);
552         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
553         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
554         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
555         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
556         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
557         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
558         apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
559         apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
560         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
561         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
562         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
563         apic_write(APIC_ESR, 0);
564         apic_read(APIC_ESR);
565         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
566         apic_write(APIC_ESR, 0);
567         apic_read(APIC_ESR);
568         local_irq_restore(flags);
569         return 0;
570 }
571
572 static struct sysdev_class lapic_sysclass = {
573         set_kset_name("lapic"),
574         .resume         = lapic_resume,
575         .suspend        = lapic_suspend,
576 };
577
578 static struct sys_device device_lapic = {
579         .id             = 0,
580         .cls            = &lapic_sysclass,
581 };
582
583 static void __cpuinit apic_pm_activate(void)
584 {
585         apic_pm_state.active = 1;
586 }
587
588 static int __init init_lapic_sysfs(void)
589 {
590         int error;
591         if (!cpu_has_apic)
592                 return 0;
593         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
594         error = sysdev_class_register(&lapic_sysclass);
595         if (!error)
596                 error = sysdev_register(&device_lapic);
597         return error;
598 }
599 device_initcall(init_lapic_sysfs);
600
601 #else   /* CONFIG_PM */
602
603 static void apic_pm_activate(void) { }
604
605 #endif  /* CONFIG_PM */
606
607 static int __init apic_set_verbosity(char *str)
608 {
609         if (strcmp("debug", str) == 0)
610                 apic_verbosity = APIC_DEBUG;
611         else if (strcmp("verbose", str) == 0)
612                 apic_verbosity = APIC_VERBOSE;
613         else
614                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
615                                 " use apic=verbose or apic=debug", str);
616
617         return 1;
618 }
619
620 __setup("apic=", apic_set_verbosity);
621
622 /*
623  * Detect and enable local APICs on non-SMP boards.
624  * Original code written by Keir Fraser.
625  * On AMD64 we trust the BIOS - if it says no APIC it is likely
626  * not correctly set up (usually the APIC timer won't work etc.) 
627  */
628
629 static int __init detect_init_APIC (void)
630 {
631         if (!cpu_has_apic) {
632                 printk(KERN_INFO "No local APIC present\n");
633                 return -1;
634         }
635
636         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
637         boot_cpu_id = 0;
638         return 0;
639 }
640
641 void __init init_apic_mappings(void)
642 {
643         unsigned long apic_phys;
644
645         /*
646          * If no local APIC can be found then set up a fake all
647          * zeroes page to simulate the local APIC and another
648          * one for the IO-APIC.
649          */
650         if (!smp_found_config && detect_init_APIC()) {
651                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
652                 apic_phys = __pa(apic_phys);
653         } else
654                 apic_phys = mp_lapic_addr;
655
656         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
657         apic_printk(APIC_VERBOSE,"mapped APIC to %16lx (%16lx)\n", APIC_BASE, apic_phys);
658
659         /*
660          * Fetch the APIC ID of the BSP in case we have a
661          * default configuration (or the MP table is broken).
662          */
663         boot_cpu_id = GET_APIC_ID(apic_read(APIC_ID));
664
665 #ifdef CONFIG_X86_IO_APIC
666         {
667                 unsigned long ioapic_phys, idx = FIX_IO_APIC_BASE_0;
668                 int i;
669
670                 for (i = 0; i < nr_ioapics; i++) {
671                         if (smp_found_config) {
672                                 ioapic_phys = mp_ioapics[i].mpc_apicaddr;
673                         } else {
674                                 ioapic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
675                                 ioapic_phys = __pa(ioapic_phys);
676                         }
677                         set_fixmap_nocache(idx, ioapic_phys);
678                         apic_printk(APIC_VERBOSE,"mapped IOAPIC to %016lx (%016lx)\n",
679                                         __fix_to_virt(idx), ioapic_phys);
680                         idx++;
681                 }
682         }
683 #endif
684 }
685
686 /*
687  * This function sets up the local APIC timer, with a timeout of
688  * 'clocks' APIC bus clock. During calibration we actually call
689  * this function twice on the boot CPU, once with a bogus timeout
690  * value, second time for real. The other (noncalibrating) CPUs
691  * call this function only once, with the real, calibrated value.
692  *
693  * We do reads before writes even if unnecessary, to get around the
694  * P5 APIC double write bug.
695  */
696
697 #define APIC_DIVISOR 16
698
699 static void __setup_APIC_LVTT(unsigned int clocks)
700 {
701         unsigned int lvtt_value, tmp_value, ver;
702         int cpu = smp_processor_id();
703
704         ver = GET_APIC_VERSION(apic_read(APIC_LVR));
705         lvtt_value = APIC_LVT_TIMER_PERIODIC | LOCAL_TIMER_VECTOR;
706
707         if (cpu_isset(cpu, timer_interrupt_broadcast_ipi_mask))
708                 lvtt_value |= APIC_LVT_MASKED;
709
710         apic_write(APIC_LVTT, lvtt_value);
711
712         /*
713          * Divide PICLK by 16
714          */
715         tmp_value = apic_read(APIC_TDCR);
716         apic_write(APIC_TDCR, (tmp_value
717                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
718                                 | APIC_TDR_DIV_16);
719
720         apic_write(APIC_TMICT, clocks/APIC_DIVISOR);
721 }
722
723 static void setup_APIC_timer(unsigned int clocks)
724 {
725         unsigned long flags;
726
727         local_irq_save(flags);
728
729         /* wait for irq slice */
730         if (vxtime.hpet_address && hpet_use_timer) {
731                 int trigger = hpet_readl(HPET_T0_CMP);
732                 while (hpet_readl(HPET_COUNTER) >= trigger)
733                         /* do nothing */ ;
734                 while (hpet_readl(HPET_COUNTER) <  trigger)
735                         /* do nothing */ ;
736         } else {
737                 int c1, c2;
738                 outb_p(0x00, 0x43);
739                 c2 = inb_p(0x40);
740                 c2 |= inb_p(0x40) << 8;
741                 do {
742                         c1 = c2;
743                         outb_p(0x00, 0x43);
744                         c2 = inb_p(0x40);
745                         c2 |= inb_p(0x40) << 8;
746                 } while (c2 - c1 < 300);
747         }
748         __setup_APIC_LVTT(clocks);
749         /* Turn off PIT interrupt if we use APIC timer as main timer.
750            Only works with the PM timer right now
751            TBD fix it for HPET too. */
752         if (vxtime.mode == VXTIME_PMTMR &&
753                 smp_processor_id() == boot_cpu_id &&
754                 apic_runs_main_timer == 1 &&
755                 !cpu_isset(boot_cpu_id, timer_interrupt_broadcast_ipi_mask)) {
756                 stop_timer_interrupt();
757                 apic_runs_main_timer++;
758         }
759         local_irq_restore(flags);
760 }
761
762 /*
763  * In this function we calibrate APIC bus clocks to the external
764  * timer. Unfortunately we cannot use jiffies and the timer irq
765  * to calibrate, since some later bootup code depends on getting
766  * the first irq? Ugh.
767  *
768  * We want to do the calibration only once since we
769  * want to have local timer irqs syncron. CPUs connected
770  * by the same APIC bus have the very same bus frequency.
771  * And we want to have irqs off anyways, no accidental
772  * APIC irq that way.
773  */
774
775 #define TICK_COUNT 100000000
776
777 static int __init calibrate_APIC_clock(void)
778 {
779         int apic, apic_start, tsc, tsc_start;
780         int result;
781         /*
782          * Put whatever arbitrary (but long enough) timeout
783          * value into the APIC clock, we just want to get the
784          * counter running for calibration.
785          */
786         __setup_APIC_LVTT(1000000000);
787
788         apic_start = apic_read(APIC_TMCCT);
789 #ifdef CONFIG_X86_PM_TIMER
790         if (apic_calibrate_pmtmr && pmtmr_ioport) {
791                 pmtimer_wait(5000);  /* 5ms wait */
792                 apic = apic_read(APIC_TMCCT);
793                 result = (apic_start - apic) * 1000L / 5;
794         } else
795 #endif
796         {
797                 rdtscl(tsc_start);
798
799                 do {
800                         apic = apic_read(APIC_TMCCT);
801                         rdtscl(tsc);
802                 } while ((tsc - tsc_start) < TICK_COUNT &&
803                                 (apic - apic_start) < TICK_COUNT);
804
805                 result = (apic_start - apic) * 1000L * cpu_khz /
806                                         (tsc - tsc_start);
807         }
808         printk("result %d\n", result);
809
810
811         printk(KERN_INFO "Detected %d.%03d MHz APIC timer.\n",
812                 result / 1000 / 1000, result / 1000 % 1000);
813
814         return result * APIC_DIVISOR / HZ;
815 }
816
817 static unsigned int calibration_result;
818
819 void __init setup_boot_APIC_clock (void)
820 {
821         if (disable_apic_timer) { 
822                 printk(KERN_INFO "Disabling APIC timer\n"); 
823                 return; 
824         } 
825
826         printk(KERN_INFO "Using local APIC timer interrupts.\n");
827         using_apic_timer = 1;
828
829         local_irq_disable();
830
831         calibration_result = calibrate_APIC_clock();
832         /*
833          * Now set up the timer for real.
834          */
835         setup_APIC_timer(calibration_result);
836
837         local_irq_enable();
838 }
839
840 void __cpuinit setup_secondary_APIC_clock(void)
841 {
842         local_irq_disable(); /* FIXME: Do we need this? --RR */
843         setup_APIC_timer(calibration_result);
844         local_irq_enable();
845 }
846
847 void disable_APIC_timer(void)
848 {
849         if (using_apic_timer) {
850                 unsigned long v;
851
852                 v = apic_read(APIC_LVTT);
853                 /*
854                  * When an illegal vector value (0-15) is written to an LVT
855                  * entry and delivery mode is Fixed, the APIC may signal an
856                  * illegal vector error, with out regard to whether the mask
857                  * bit is set or whether an interrupt is actually seen on input.
858                  *
859                  * Boot sequence might call this function when the LVTT has
860                  * '0' vector value. So make sure vector field is set to
861                  * valid value.
862                  */
863                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
864                 apic_write(APIC_LVTT, v);
865         }
866 }
867
868 void enable_APIC_timer(void)
869 {
870         int cpu = smp_processor_id();
871
872         if (using_apic_timer &&
873             !cpu_isset(cpu, timer_interrupt_broadcast_ipi_mask)) {
874                 unsigned long v;
875
876                 v = apic_read(APIC_LVTT);
877                 apic_write(APIC_LVTT, v & ~APIC_LVT_MASKED);
878         }
879 }
880
881 void switch_APIC_timer_to_ipi(void *cpumask)
882 {
883         cpumask_t mask = *(cpumask_t *)cpumask;
884         int cpu = smp_processor_id();
885
886         if (cpu_isset(cpu, mask) &&
887             !cpu_isset(cpu, timer_interrupt_broadcast_ipi_mask)) {
888                 disable_APIC_timer();
889                 cpu_set(cpu, timer_interrupt_broadcast_ipi_mask);
890         }
891 }
892 EXPORT_SYMBOL(switch_APIC_timer_to_ipi);
893
894 void smp_send_timer_broadcast_ipi(void)
895 {
896         cpumask_t mask;
897
898         cpus_and(mask, cpu_online_map, timer_interrupt_broadcast_ipi_mask);
899         if (!cpus_empty(mask)) {
900                 send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
901         }
902 }
903
904 void switch_ipi_to_APIC_timer(void *cpumask)
905 {
906         cpumask_t mask = *(cpumask_t *)cpumask;
907         int cpu = smp_processor_id();
908
909         if (cpu_isset(cpu, mask) &&
910             cpu_isset(cpu, timer_interrupt_broadcast_ipi_mask)) {
911                 cpu_clear(cpu, timer_interrupt_broadcast_ipi_mask);
912                 enable_APIC_timer();
913         }
914 }
915 EXPORT_SYMBOL(switch_ipi_to_APIC_timer);
916
917 int setup_profiling_timer(unsigned int multiplier)
918 {
919         return -EINVAL;
920 }
921
922 void setup_APIC_extened_lvt(unsigned char lvt_off, unsigned char vector,
923                             unsigned char msg_type, unsigned char mask)
924 {
925         unsigned long reg = (lvt_off << 4) + K8_APIC_EXT_LVT_BASE;
926         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
927         apic_write(reg, v);
928 }
929
930 #undef APIC_DIVISOR
931
932 /*
933  * Local timer interrupt handler. It does both profiling and
934  * process statistics/rescheduling.
935  *
936  * We do profiling in every local tick, statistics/rescheduling
937  * happen only every 'profiling multiplier' ticks. The default
938  * multiplier is 1 and it can be changed by writing the new multiplier
939  * value into /proc/profile.
940  */
941
942 void smp_local_timer_interrupt(struct pt_regs *regs)
943 {
944         profile_tick(CPU_PROFILING, regs);
945 #ifdef CONFIG_SMP
946         update_process_times(user_mode(regs));
947 #endif
948         if (apic_runs_main_timer > 1 && smp_processor_id() == boot_cpu_id)
949                 main_timer_handler(regs);
950         /*
951          * We take the 'long' return path, and there every subsystem
952          * grabs the appropriate locks (kernel lock/ irq lock).
953          *
954          * we might want to decouple profiling from the 'long path',
955          * and do the profiling totally in assembly.
956          *
957          * Currently this isn't too much of an issue (performance wise),
958          * we can take more than 100K local irqs per second on a 100 MHz P5.
959          */
960 }
961
962 /*
963  * Local APIC timer interrupt. This is the most natural way for doing
964  * local interrupts, but local timer interrupts can be emulated by
965  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
966  *
967  * [ if a single-CPU system runs an SMP kernel then we call the local
968  *   interrupt as well. Thus we cannot inline the local irq ... ]
969  */
970 void smp_apic_timer_interrupt(struct pt_regs *regs)
971 {
972         /*
973          * the NMI deadlock-detector uses this.
974          */
975         add_pda(apic_timer_irqs, 1);
976
977         /*
978          * NOTE! We'd better ACK the irq immediately,
979          * because timer handling can be slow.
980          */
981         ack_APIC_irq();
982         /*
983          * update_process_times() expects us to have done irq_enter().
984          * Besides, if we don't timer interrupts ignore the global
985          * interrupt lock, which is the WrongThing (tm) to do.
986          */
987         exit_idle();
988         irq_enter();
989         smp_local_timer_interrupt(regs);
990         irq_exit();
991 }
992
993 /*
994  * apic_is_clustered_box() -- Check if we can expect good TSC
995  *
996  * Thus far, the major user of this is IBM's Summit2 series:
997  *
998  * Clustered boxes may have unsynced TSC problems if they are
999  * multi-chassis. Use available data to take a good guess.
1000  * If in doubt, go HPET.
1001  */
1002 __cpuinit int apic_is_clustered_box(void)
1003 {
1004         int i, clusters, zeros;
1005         unsigned id;
1006         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
1007
1008         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
1009
1010         for (i = 0; i < NR_CPUS; i++) {
1011                 id = bios_cpu_apicid[i];
1012                 if (id != BAD_APICID)
1013                         __set_bit(APIC_CLUSTERID(id), clustermap);
1014         }
1015
1016         /* Problem:  Partially populated chassis may not have CPUs in some of
1017          * the APIC clusters they have been allocated.  Only present CPUs have
1018          * bios_cpu_apicid entries, thus causing zeroes in the bitmap.  Since
1019          * clusters are allocated sequentially, count zeros only if they are
1020          * bounded by ones.
1021          */
1022         clusters = 0;
1023         zeros = 0;
1024         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
1025                 if (test_bit(i, clustermap)) {
1026                         clusters += 1 + zeros;
1027                         zeros = 0;
1028                 } else
1029                         ++zeros;
1030         }
1031
1032         /*
1033          * If clusters > 2, then should be multi-chassis.
1034          * May have to revisit this when multi-core + hyperthreaded CPUs come
1035          * out, but AFAIK this will work even for them.
1036          */
1037         return (clusters > 2);
1038 }
1039
1040 /*
1041  * This interrupt should _never_ happen with our APIC/SMP architecture
1042  */
1043 asmlinkage void smp_spurious_interrupt(void)
1044 {
1045         unsigned int v;
1046         exit_idle();
1047         irq_enter();
1048         /*
1049          * Check if this really is a spurious interrupt and ACK it
1050          * if it is a vectored one.  Just in case...
1051          * Spurious interrupts should not be ACKed.
1052          */
1053         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1054         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1055                 ack_APIC_irq();
1056
1057 #if 0
1058         static unsigned long last_warning; 
1059         static unsigned long skipped; 
1060
1061         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1062         if (time_before(last_warning+30*HZ,jiffies)) { 
1063                 printk(KERN_INFO "spurious APIC interrupt on CPU#%d, %ld skipped.\n",
1064                        smp_processor_id(), skipped);
1065                 last_warning = jiffies; 
1066                 skipped = 0;
1067         } else { 
1068                 skipped++; 
1069         } 
1070 #endif 
1071         irq_exit();
1072 }
1073
1074 /*
1075  * This interrupt should never happen with our APIC/SMP architecture
1076  */
1077
1078 asmlinkage void smp_error_interrupt(void)
1079 {
1080         unsigned int v, v1;
1081
1082         exit_idle();
1083         irq_enter();
1084         /* First tickle the hardware, only then report what went on. -- REW */
1085         v = apic_read(APIC_ESR);
1086         apic_write(APIC_ESR, 0);
1087         v1 = apic_read(APIC_ESR);
1088         ack_APIC_irq();
1089         atomic_inc(&irq_err_count);
1090
1091         /* Here is what the APIC error bits mean:
1092            0: Send CS error
1093            1: Receive CS error
1094            2: Send accept error
1095            3: Receive accept error
1096            4: Reserved
1097            5: Send illegal vector
1098            6: Received illegal vector
1099            7: Illegal register address
1100         */
1101         printk (KERN_DEBUG "APIC error on CPU%d: %02x(%02x)\n",
1102                 smp_processor_id(), v , v1);
1103         irq_exit();
1104 }
1105
1106 int disable_apic; 
1107
1108 /*
1109  * This initializes the IO-APIC and APIC hardware if this is
1110  * a UP kernel.
1111  */
1112 int __init APIC_init_uniprocessor (void)
1113 {
1114         if (disable_apic) { 
1115                 printk(KERN_INFO "Apic disabled\n");
1116                 return -1; 
1117         }
1118         if (!cpu_has_apic) { 
1119                 disable_apic = 1;
1120                 printk(KERN_INFO "Apic disabled by BIOS\n");
1121                 return -1;
1122         }
1123
1124         verify_local_APIC();
1125
1126         connect_bsp_APIC();
1127
1128         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_id);
1129         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_id));
1130
1131         setup_local_APIC();
1132
1133 #ifdef CONFIG_X86_IO_APIC
1134         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1135                         setup_IO_APIC();
1136         else
1137                 nr_ioapics = 0;
1138 #endif
1139         setup_boot_APIC_clock();
1140         check_nmi_watchdog();
1141         return 0;
1142 }
1143
1144 static __init int setup_disableapic(char *str) 
1145
1146         disable_apic = 1;
1147         return 1;
1148
1149
1150 static __init int setup_nolapic(char *str) 
1151
1152         disable_apic = 1;
1153         return 1;
1154
1155
1156 static __init int setup_noapictimer(char *str) 
1157
1158         if (str[0] != ' ' && str[0] != 0)
1159                 return 0;
1160         disable_apic_timer = 1;
1161         return 1;
1162
1163
1164 static __init int setup_apicmaintimer(char *str)
1165 {
1166         apic_runs_main_timer = 1;
1167         nohpet = 1;
1168         return 1;
1169 }
1170 __setup("apicmaintimer", setup_apicmaintimer);
1171
1172 static __init int setup_noapicmaintimer(char *str)
1173 {
1174         apic_runs_main_timer = -1;
1175         return 1;
1176 }
1177 __setup("noapicmaintimer", setup_noapicmaintimer);
1178
1179 static __init int setup_apicpmtimer(char *s)
1180 {
1181         apic_calibrate_pmtmr = 1;
1182         notsc_setup(NULL);
1183         return setup_apicmaintimer(NULL);
1184 }
1185 __setup("apicpmtimer", setup_apicpmtimer);
1186
1187 /* dummy parsing: see setup.c */
1188
1189 __setup("disableapic", setup_disableapic); 
1190 __setup("nolapic", setup_nolapic);  /* same as disableapic, for compatibility */
1191
1192 __setup("noapictimer", setup_noapictimer); 
1193
1194 /* no "lapic" flag - we only use the lapic when the BIOS tells us so. */