git.oblomov.eu Git - linux-2.6/blob - arch/mips/mm/tlbex.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Synthesize TLB refill handlers at runtime.
   7  *
   8  * Copyright (C) 2004, 2005, 2006, 2008  Thiemo Seufer
   9  * Copyright (C) 2005, 2007  Maciej W. Rozycki
  10  * Copyright (C) 2006  Ralf Baechle (ralf@linux-mips.org)
  11  *
  12  * ... and the days got worse and worse and now you see
  13  * I've gone completly out of my mind.
  14  *
  15  * They're coming to take me a away haha
  16  * they're coming to take me a away hoho hihi haha
  17  * to the funny farm where code is beautiful all the time ...
  18  *
  19  * (Condolences to Napoleon XIV)
  20  */
  21
  22 #include <linux/kernel.h>
  23 #include <linux/types.h>
  24 #include <linux/string.h>
  25 #include <linux/init.h>
  26
  27 #include <asm/mmu_context.h>
  28 #include <asm/war.h>
  29
  30 #include "uasm.h"
  31
  32 static inline int r45k_bvahwbug(void)
  33 {
  34         /* XXX: We should probe for the presence of this bug, but we don't. */
  35         return 0;
  36 }
  37
  38 static inline int r4k_250MHZhwbug(void)
  39 {
  40         /* XXX: We should probe for the presence of this bug, but we don't. */
  41         return 0;
  42 }
  43
  44 static inline int __maybe_unused bcm1250_m3_war(void)
  45 {
  46         return BCM1250_M3_WAR;
  47 }
  48
  49 static inline int __maybe_unused r10000_llsc_war(void)
  50 {
  51         return R10000_LLSC_WAR;
  52 }
  53
  54 /*
  55  * Found by experiment: At least some revisions of the 4kc throw under
  56  * some circumstances a machine check exception, triggered by invalid
  57  * values in the index register.  Delaying the tlbp instruction until
  58  * after the next branch,  plus adding an additional nop in front of
  59  * tlbwi/tlbwr avoids the invalid index register values. Nobody knows
  60  * why; it's not an issue caused by the core RTL.
  61  *
  62  */
  63 static int __cpuinit m4kc_tlbp_war(void)
  64 {
  65         return (current_cpu_data.processor_id & 0xffff00) ==
  66                (PRID_COMP_MIPS | PRID_IMP_4KC);
  67 }
  68
  69 /* Handle labels (which must be positive integers). */
  70 enum label_id {
  71         label_second_part = 1,
  72         label_leave,
  73 #ifdef MODULE_START
  74         label_module_alloc,
  75 #endif
  76         label_vmalloc,
  77         label_vmalloc_done,
  78         label_tlbw_hazard,
  79         label_split,
  80         label_nopage_tlbl,
  81         label_nopage_tlbs,
  82         label_nopage_tlbm,
  83         label_smp_pgtable_change,
  84         label_r3000_write_probe_fail,
  85 };
  86
  87 UASM_L_LA(_second_part)
  88 UASM_L_LA(_leave)
  89 #ifdef MODULE_START
  90 UASM_L_LA(_module_alloc)
  91 #endif
  92 UASM_L_LA(_vmalloc)
  93 UASM_L_LA(_vmalloc_done)
  94 UASM_L_LA(_tlbw_hazard)
  95 UASM_L_LA(_split)
  96 UASM_L_LA(_nopage_tlbl)
  97 UASM_L_LA(_nopage_tlbs)
  98 UASM_L_LA(_nopage_tlbm)
  99 UASM_L_LA(_smp_pgtable_change)
 100 UASM_L_LA(_r3000_write_probe_fail)
 101
 102 /*
 103  * For debug purposes.
 104  */
 105 static inline void dump_handler(const u32 *handler, int count)
 106 {
 107         int i;
 108
 109         pr_debug("\t.set push\n");
 110         pr_debug("\t.set noreorder\n");
 111
 112         for (i = 0; i < count; i++)
 113                 pr_debug("\t%p\t.word 0x%08x\n", &handler[i], handler[i]);
 114
 115         pr_debug("\t.set pop\n");
 116 }
 117
 118 /* The only general purpose registers allowed in TLB handlers. */
 119 #define K0              26
 120 #define K1              27
 121
 122 /* Some CP0 registers */
 123 #define C0_INDEX        0, 0
 124 #define C0_ENTRYLO0     2, 0
 125 #define C0_TCBIND       2, 2
 126 #define C0_ENTRYLO1     3, 0
 127 #define C0_CONTEXT      4, 0
 128 #define C0_BADVADDR     8, 0
 129 #define C0_ENTRYHI      10, 0
 130 #define C0_EPC          14, 0
 131 #define C0_XCONTEXT     20, 0
 132
 133 #ifdef CONFIG_64BIT
 134 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_XCONTEXT)
 135 #else
 136 # define GET_CONTEXT(buf, reg) UASM_i_MFC0(buf, reg, C0_CONTEXT)
 137 #endif
 138
 139 /* The worst case length of the handler is around 18 instructions for
 140  * R3000-style TLBs and up to 63 instructions for R4000-style TLBs.
 141  * Maximum space available is 32 instructions for R3000 and 64
 142  * instructions for R4000.
 143  *
 144  * We deliberately chose a buffer size of 128, so we won't scribble
 145  * over anything important on overflow before we panic.
 146  */
 147 static u32 tlb_handler[128] __cpuinitdata;
 148
 149 /* simply assume worst case size for labels and relocs */
 150 static struct uasm_label labels[128] __cpuinitdata;
 151 static struct uasm_reloc relocs[128] __cpuinitdata;
 152
 153 /*
 154  * The R3000 TLB handler is simple.
 155  */
 156 static void __cpuinit build_r3000_tlb_refill_handler(void)
 157 {
 158         long pgdc = (long)pgd_current;
 159         u32 *p;
 160
 161         memset(tlb_handler, 0, sizeof(tlb_handler));
 162         p = tlb_handler;
 163
 164         uasm_i_mfc0(&p, K0, C0_BADVADDR);
 165         uasm_i_lui(&p, K1, uasm_rel_hi(pgdc)); /* cp0 delay */
 166         uasm_i_lw(&p, K1, uasm_rel_lo(pgdc), K1);
 167         uasm_i_srl(&p, K0, K0, 22); /* load delay */
 168         uasm_i_sll(&p, K0, K0, 2);
 169         uasm_i_addu(&p, K1, K1, K0);
 170         uasm_i_mfc0(&p, K0, C0_CONTEXT);
 171         uasm_i_lw(&p, K1, 0, K1); /* cp0 delay */
 172         uasm_i_andi(&p, K0, K0, 0xffc); /* load delay */
 173         uasm_i_addu(&p, K1, K1, K0);
 174         uasm_i_lw(&p, K0, 0, K1);
 175         uasm_i_nop(&p); /* load delay */
 176         uasm_i_mtc0(&p, K0, C0_ENTRYLO0);
 177         uasm_i_mfc0(&p, K1, C0_EPC); /* cp0 delay */
 178         uasm_i_tlbwr(&p); /* cp0 delay */
 179         uasm_i_jr(&p, K1);
 180         uasm_i_rfe(&p); /* branch delay */
 181
 182         if (p > tlb_handler + 32)
 183                 panic("TLB refill handler space exceeded");
 184
 185         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 186                  (unsigned int)(p - tlb_handler));
 187
 188         memcpy((void *)ebase, tlb_handler, 0x80);
 189
 190         dump_handler((u32 *)ebase, 32);
 191 }
 192
 193 /*
 194  * The R4000 TLB handler is much more complicated. We have two
 195  * consecutive handler areas with 32 instructions space each.
 196  * Since they aren't used at the same time, we can overflow in the
 197  * other one.To keep things simple, we first assume linear space,
 198  * then we relocate it to the final handler layout as needed.
 199  */
 200 static u32 final_handler[64] __cpuinitdata;
 201
 202 /*
 203  * Hazards
 204  *
 205  * From the IDT errata for the QED RM5230 (Nevada), processor revision 1.0:
 206  * 2. A timing hazard exists for the TLBP instruction.
 207  *
 208  *      stalling_instruction
 209  *      TLBP
 210  *
 211  * The JTLB is being read for the TLBP throughout the stall generated by the
 212  * previous instruction. This is not really correct as the stalling instruction
 213  * can modify the address used to access the JTLB.  The failure symptom is that
 214  * the TLBP instruction will use an address created for the stalling instruction
 215  * and not the address held in C0_ENHI and thus report the wrong results.
 216  *
 217  * The software work-around is to not allow the instruction preceding the TLBP
 218  * to stall - make it an NOP or some other instruction guaranteed not to stall.
 219  *
 220  * Errata 2 will not be fixed.  This errata is also on the R5000.
 221  *
 222  * As if we MIPS hackers wouldn't know how to nop pipelines happy ...
 223  */
 224 static void __cpuinit __maybe_unused build_tlb_probe_entry(u32 **p)
 225 {
 226         switch (current_cpu_type()) {
 227         /* Found by experiment: R4600 v2.0/R4700 needs this, too.  */
 228         case CPU_R4600:
 229         case CPU_R4700:
 230         case CPU_R5000:
 231         case CPU_R5000A:
 232         case CPU_NEVADA:
 233                 uasm_i_nop(p);
 234                 uasm_i_tlbp(p);
 235                 break;
 236
 237         default:
 238                 uasm_i_tlbp(p);
 239                 break;
 240         }
 241 }
 242
 243 /*
 244  * Write random or indexed TLB entry, and care about the hazards from
 245  * the preceeding mtc0 and for the following eret.
 246  */
 247 enum tlb_write_entry { tlb_random, tlb_indexed };
 248
 249 static void __cpuinit build_tlb_write_entry(u32 **p, struct uasm_label **l,
 250                                          struct uasm_reloc **r,
 251                                          enum tlb_write_entry wmode)
 252 {
 253         void(*tlbw)(u32 **) = NULL;
 254
 255         switch (wmode) {
 256         case tlb_random: tlbw = uasm_i_tlbwr; break;
 257         case tlb_indexed: tlbw = uasm_i_tlbwi; break;
 258         }
 259
 260         if (cpu_has_mips_r2) {
 261                 uasm_i_ehb(p);
 262                 tlbw(p);
 263                 return;
 264         }
 265
 266         switch (current_cpu_type()) {
 267         case CPU_R4000PC:
 268         case CPU_R4000SC:
 269         case CPU_R4000MC:
 270         case CPU_R4400PC:
 271         case CPU_R4400SC:
 272         case CPU_R4400MC:
 273                 /*
 274                  * This branch uses up a mtc0 hazard nop slot and saves
 275                  * two nops after the tlbw instruction.
 276                  */
 277                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard);
 278                 tlbw(p);
 279                 uasm_l_tlbw_hazard(l, *p);
 280                 uasm_i_nop(p);
 281                 break;
 282
 283         case CPU_R4600:
 284         case CPU_R4700:
 285         case CPU_R5000:
 286         case CPU_R5000A:
 287                 uasm_i_nop(p);
 288                 tlbw(p);
 289                 uasm_i_nop(p);
 290                 break;
 291
 292         case CPU_R4300:
 293         case CPU_5KC:
 294         case CPU_TX49XX:
 295         case CPU_PR4450:
 296                 uasm_i_nop(p);
 297                 tlbw(p);
 298                 break;
 299
 300         case CPU_R10000:
 301         case CPU_R12000:
 302         case CPU_R14000:
 303         case CPU_4KC:
 304         case CPU_4KEC:
 305         case CPU_SB1:
 306         case CPU_SB1A:
 307         case CPU_4KSC:
 308         case CPU_20KC:
 309         case CPU_25KF:
 310         case CPU_BCM3302:
 311         case CPU_BCM4710:
 312         case CPU_LOONGSON2:
 313         case CPU_CAVIUM_OCTEON:
 314         case CPU_R5500:
 315                 if (m4kc_tlbp_war())
 316                         uasm_i_nop(p);
 317         case CPU_ALCHEMY:
 318                 tlbw(p);
 319                 break;
 320
 321         case CPU_NEVADA:
 322                 uasm_i_nop(p); /* QED specifies 2 nops hazard */
 323                 /*
 324                  * This branch uses up a mtc0 hazard nop slot and saves
 325                  * a nop after the tlbw instruction.
 326                  */
 327                 uasm_il_bgezl(p, r, 0, label_tlbw_hazard);
 328                 tlbw(p);
 329                 uasm_l_tlbw_hazard(l, *p);
 330                 break;
 331
 332         case CPU_RM7000:
 333                 uasm_i_nop(p);
 334                 uasm_i_nop(p);
 335                 uasm_i_nop(p);
 336                 uasm_i_nop(p);
 337                 tlbw(p);
 338                 break;
 339
 340         case CPU_RM9000:
 341                 /*
 342                  * When the JTLB is updated by tlbwi or tlbwr, a subsequent
 343                  * use of the JTLB for instructions should not occur for 4
 344                  * cpu cycles and use for data translations should not occur
 345                  * for 3 cpu cycles.
 346                  */
 347                 uasm_i_ssnop(p);
 348                 uasm_i_ssnop(p);
 349                 uasm_i_ssnop(p);
 350                 uasm_i_ssnop(p);
 351                 tlbw(p);
 352                 uasm_i_ssnop(p);
 353                 uasm_i_ssnop(p);
 354                 uasm_i_ssnop(p);
 355                 uasm_i_ssnop(p);
 356                 break;
 357
 358         case CPU_VR4111:
 359         case CPU_VR4121:
 360         case CPU_VR4122:
 361         case CPU_VR4181:
 362         case CPU_VR4181A:
 363                 uasm_i_nop(p);
 364                 uasm_i_nop(p);
 365                 tlbw(p);
 366                 uasm_i_nop(p);
 367                 uasm_i_nop(p);
 368                 break;
 369
 370         case CPU_VR4131:
 371         case CPU_VR4133:
 372         case CPU_R5432:
 373                 uasm_i_nop(p);
 374                 uasm_i_nop(p);
 375                 tlbw(p);
 376                 break;
 377
 378         default:
 379                 panic("No TLB refill handler yet (CPU type: %d)",
 380                       current_cpu_data.cputype);
 381                 break;
 382         }
 383 }
 384
 385 #ifdef CONFIG_64BIT
 386 /*
 387  * TMP and PTR are scratch.
 388  * TMP will be clobbered, PTR will hold the pmd entry.
 389  */
 390 static void __cpuinit
 391 build_get_pmde64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 392                  unsigned int tmp, unsigned int ptr)
 393 {
 394         long pgdc = (long)pgd_current;
 395
 396         /*
 397          * The vmalloc handling is not in the hotpath.
 398          */
 399         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 400 #ifdef MODULE_START
 401         uasm_il_bltz(p, r, tmp, label_module_alloc);
 402 #else
 403         uasm_il_bltz(p, r, tmp, label_vmalloc);
 404 #endif
 405         /* No uasm_i_nop needed here, since the next insn doesn't touch TMP. */
 406
 407 #ifdef CONFIG_SMP
 408 # ifdef  CONFIG_MIPS_MT_SMTC
 409         /*
 410          * SMTC uses TCBind value as "CPU" index
 411          */
 412         uasm_i_mfc0(p, ptr, C0_TCBIND);
 413         uasm_i_dsrl(p, ptr, ptr, 19);
 414 # else
 415         /*
 416          * 64 bit SMP running in XKPHYS has smp_processor_id() << 3
 417          * stored in CONTEXT.
 418          */
 419         uasm_i_dmfc0(p, ptr, C0_CONTEXT);
 420         uasm_i_dsrl(p, ptr, ptr, 23);
 421 #endif
 422         UASM_i_LA_mostly(p, tmp, pgdc);
 423         uasm_i_daddu(p, ptr, ptr, tmp);
 424         uasm_i_dmfc0(p, tmp, C0_BADVADDR);
 425         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 426 #else
 427         UASM_i_LA_mostly(p, ptr, pgdc);
 428         uasm_i_ld(p, ptr, uasm_rel_lo(pgdc), ptr);
 429 #endif
 430
 431         uasm_l_vmalloc_done(l, *p);
 432
 433         if (PGDIR_SHIFT - 3 < 32)               /* get pgd offset in bytes */
 434                 uasm_i_dsrl(p, tmp, tmp, PGDIR_SHIFT-3);
 435         else
 436                 uasm_i_dsrl32(p, tmp, tmp, PGDIR_SHIFT - 3 - 32);
 437
 438         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PGD - 1)<<3);
 439         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pgd offset */
 440         uasm_i_dmfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 441         uasm_i_ld(p, ptr, 0, ptr); /* get pmd pointer */
 442         uasm_i_dsrl(p, tmp, tmp, PMD_SHIFT-3); /* get pmd offset in bytes */
 443         uasm_i_andi(p, tmp, tmp, (PTRS_PER_PMD - 1)<<3);
 444         uasm_i_daddu(p, ptr, ptr, tmp); /* add in pmd offset */
 445 }
 446
 447 /*
 448  * BVADDR is the faulting address, PTR is scratch.
 449  * PTR will hold the pgd for vmalloc.
 450  */
 451 static void __cpuinit
 452 build_get_pgd_vmalloc64(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 453                         unsigned int bvaddr, unsigned int ptr)
 454 {
 455         long swpd = (long)swapper_pg_dir;
 456
 457 #ifdef MODULE_START
 458         long modd = (long)module_pg_dir;
 459
 460         uasm_l_module_alloc(l, *p);
 461         /*
 462          * Assumption:
 463          * VMALLOC_START >= 0xc000000000000000UL
 464          * MODULE_START >= 0xe000000000000000UL
 465          */
 466         UASM_i_SLL(p, ptr, bvaddr, 2);
 467         uasm_il_bgez(p, r, ptr, label_vmalloc);
 468
 469         if (uasm_in_compat_space_p(MODULE_START) &&
 470             !uasm_rel_lo(MODULE_START)) {
 471                 uasm_i_lui(p, ptr, uasm_rel_hi(MODULE_START)); /* delay slot */
 472         } else {
 473                 /* unlikely configuration */
 474                 uasm_i_nop(p); /* delay slot */
 475                 UASM_i_LA(p, ptr, MODULE_START);
 476         }
 477         uasm_i_dsubu(p, bvaddr, bvaddr, ptr);
 478
 479         if (uasm_in_compat_space_p(modd) && !uasm_rel_lo(modd)) {
 480                 uasm_il_b(p, r, label_vmalloc_done);
 481                 uasm_i_lui(p, ptr, uasm_rel_hi(modd));
 482         } else {
 483                 UASM_i_LA_mostly(p, ptr, modd);
 484                 uasm_il_b(p, r, label_vmalloc_done);
 485                 if (uasm_in_compat_space_p(modd))
 486                         uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(modd));
 487                 else
 488                         uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(modd));
 489         }
 490
 491         uasm_l_vmalloc(l, *p);
 492         if (uasm_in_compat_space_p(MODULE_START) &&
 493             !uasm_rel_lo(MODULE_START) &&
 494             MODULE_START << 32 == VMALLOC_START)
 495                 uasm_i_dsll32(p, ptr, ptr, 0);  /* typical case */
 496         else
 497                 UASM_i_LA(p, ptr, VMALLOC_START);
 498 #else
 499         uasm_l_vmalloc(l, *p);
 500         UASM_i_LA(p, ptr, VMALLOC_START);
 501 #endif
 502         uasm_i_dsubu(p, bvaddr, bvaddr, ptr);
 503
 504         if (uasm_in_compat_space_p(swpd) && !uasm_rel_lo(swpd)) {
 505                 uasm_il_b(p, r, label_vmalloc_done);
 506                 uasm_i_lui(p, ptr, uasm_rel_hi(swpd));
 507         } else {
 508                 UASM_i_LA_mostly(p, ptr, swpd);
 509                 uasm_il_b(p, r, label_vmalloc_done);
 510                 if (uasm_in_compat_space_p(swpd))
 511                         uasm_i_addiu(p, ptr, ptr, uasm_rel_lo(swpd));
 512                 else
 513                         uasm_i_daddiu(p, ptr, ptr, uasm_rel_lo(swpd));
 514         }
 515 }
 516
 517 #else /* !CONFIG_64BIT */
 518
 519 /*
 520  * TMP and PTR are scratch.
 521  * TMP will be clobbered, PTR will hold the pgd entry.
 522  */
 523 static void __cpuinit __maybe_unused
 524 build_get_pgde32(u32 **p, unsigned int tmp, unsigned int ptr)
 525 {
 526         long pgdc = (long)pgd_current;
 527
 528         /* 32 bit SMP has smp_processor_id() stored in CONTEXT. */
 529 #ifdef CONFIG_SMP
 530 #ifdef  CONFIG_MIPS_MT_SMTC
 531         /*
 532          * SMTC uses TCBind value as "CPU" index
 533          */
 534         uasm_i_mfc0(p, ptr, C0_TCBIND);
 535         UASM_i_LA_mostly(p, tmp, pgdc);
 536         uasm_i_srl(p, ptr, ptr, 19);
 537 #else
 538         /*
 539          * smp_processor_id() << 3 is stored in CONTEXT.
 540          */
 541         uasm_i_mfc0(p, ptr, C0_CONTEXT);
 542         UASM_i_LA_mostly(p, tmp, pgdc);
 543         uasm_i_srl(p, ptr, ptr, 23);
 544 #endif
 545         uasm_i_addu(p, ptr, tmp, ptr);
 546 #else
 547         UASM_i_LA_mostly(p, ptr, pgdc);
 548 #endif
 549         uasm_i_mfc0(p, tmp, C0_BADVADDR); /* get faulting address */
 550         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 551         uasm_i_srl(p, tmp, tmp, PGDIR_SHIFT); /* get pgd only bits */
 552         uasm_i_sll(p, tmp, tmp, PGD_T_LOG2);
 553         uasm_i_addu(p, ptr, ptr, tmp); /* add in pgd offset */
 554 }
 555
 556 #endif /* !CONFIG_64BIT */
 557
 558 static void __cpuinit build_adjust_context(u32 **p, unsigned int ctx)
 559 {
 560         unsigned int shift = 4 - (PTE_T_LOG2 + 1) + PAGE_SHIFT - 12;
 561         unsigned int mask = (PTRS_PER_PTE / 2 - 1) << (PTE_T_LOG2 + 1);
 562
 563         switch (current_cpu_type()) {
 564         case CPU_VR41XX:
 565         case CPU_VR4111:
 566         case CPU_VR4121:
 567         case CPU_VR4122:
 568         case CPU_VR4131:
 569         case CPU_VR4181:
 570         case CPU_VR4181A:
 571         case CPU_VR4133:
 572                 shift += 2;
 573                 break;
 574
 575         default:
 576                 break;
 577         }
 578
 579         if (shift)
 580                 UASM_i_SRL(p, ctx, ctx, shift);
 581         uasm_i_andi(p, ctx, ctx, mask);
 582 }
 583
 584 static void __cpuinit build_get_ptep(u32 **p, unsigned int tmp, unsigned int ptr)
 585 {
 586         /*
 587          * Bug workaround for the Nevada. It seems as if under certain
 588          * circumstances the move from cp0_context might produce a
 589          * bogus result when the mfc0 instruction and its consumer are
 590          * in a different cacheline or a load instruction, probably any
 591          * memory reference, is between them.
 592          */
 593         switch (current_cpu_type()) {
 594         case CPU_NEVADA:
 595                 UASM_i_LW(p, ptr, 0, ptr);
 596                 GET_CONTEXT(p, tmp); /* get context reg */
 597                 break;
 598
 599         default:
 600                 GET_CONTEXT(p, tmp); /* get context reg */
 601                 UASM_i_LW(p, ptr, 0, ptr);
 602                 break;
 603         }
 604
 605         build_adjust_context(p, tmp);
 606         UASM_i_ADDU(p, ptr, ptr, tmp); /* add in offset */
 607 }
 608
 609 static void __cpuinit build_update_entries(u32 **p, unsigned int tmp,
 610                                         unsigned int ptep)
 611 {
 612         /*
 613          * 64bit address support (36bit on a 32bit CPU) in a 32bit
 614          * Kernel is a special case. Only a few CPUs use it.
 615          */
 616 #ifdef CONFIG_64BIT_PHYS_ADDR
 617         if (cpu_has_64bits) {
 618                 uasm_i_ld(p, tmp, 0, ptep); /* get even pte */
 619                 uasm_i_ld(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
 620                 uasm_i_dsrl(p, tmp, tmp, 6); /* convert to entrylo0 */
 621                 uasm_i_mtc0(p, tmp, C0_ENTRYLO0); /* load it */
 622                 uasm_i_dsrl(p, ptep, ptep, 6); /* convert to entrylo1 */
 623                 uasm_i_mtc0(p, ptep, C0_ENTRYLO1); /* load it */
 624         } else {
 625                 int pte_off_even = sizeof(pte_t) / 2;
 626                 int pte_off_odd = pte_off_even + sizeof(pte_t);
 627
 628                 /* The pte entries are pre-shifted */
 629                 uasm_i_lw(p, tmp, pte_off_even, ptep); /* get even pte */
 630                 uasm_i_mtc0(p, tmp, C0_ENTRYLO0); /* load it */
 631                 uasm_i_lw(p, ptep, pte_off_odd, ptep); /* get odd pte */
 632                 uasm_i_mtc0(p, ptep, C0_ENTRYLO1); /* load it */
 633         }
 634 #else
 635         UASM_i_LW(p, tmp, 0, ptep); /* get even pte */
 636         UASM_i_LW(p, ptep, sizeof(pte_t), ptep); /* get odd pte */
 637         if (r45k_bvahwbug())
 638                 build_tlb_probe_entry(p);
 639         UASM_i_SRL(p, tmp, tmp, 6); /* convert to entrylo0 */
 640         if (r4k_250MHZhwbug())
 641                 uasm_i_mtc0(p, 0, C0_ENTRYLO0);
 642         uasm_i_mtc0(p, tmp, C0_ENTRYLO0); /* load it */
 643         UASM_i_SRL(p, ptep, ptep, 6); /* convert to entrylo1 */
 644         if (r45k_bvahwbug())
 645                 uasm_i_mfc0(p, tmp, C0_INDEX);
 646         if (r4k_250MHZhwbug())
 647                 uasm_i_mtc0(p, 0, C0_ENTRYLO1);
 648         uasm_i_mtc0(p, ptep, C0_ENTRYLO1); /* load it */
 649 #endif
 650 }
 651
 652 /*
 653  * For a 64-bit kernel, we are using the 64-bit XTLB refill exception
 654  * because EXL == 0.  If we wrap, we can also use the 32 instruction
 655  * slots before the XTLB refill exception handler which belong to the
 656  * unused TLB refill exception.
 657  */
 658 #define MIPS64_REFILL_INSNS 32
 659
 660 static void __cpuinit build_r4000_tlb_refill_handler(void)
 661 {
 662         u32 *p = tlb_handler;
 663         struct uasm_label *l = labels;
 664         struct uasm_reloc *r = relocs;
 665         u32 *f;
 666         unsigned int final_len;
 667
 668         memset(tlb_handler, 0, sizeof(tlb_handler));
 669         memset(labels, 0, sizeof(labels));
 670         memset(relocs, 0, sizeof(relocs));
 671         memset(final_handler, 0, sizeof(final_handler));
 672
 673         /*
 674          * create the plain linear handler
 675          */
 676         if (bcm1250_m3_war()) {
 677                 UASM_i_MFC0(&p, K0, C0_BADVADDR);
 678                 UASM_i_MFC0(&p, K1, C0_ENTRYHI);
 679                 uasm_i_xor(&p, K0, K0, K1);
 680                 UASM_i_SRL(&p, K0, K0, PAGE_SHIFT + 1);
 681                 uasm_il_bnez(&p, &r, K0, label_leave);
 682                 /* No need for uasm_i_nop */
 683         }
 684
 685 #ifdef CONFIG_64BIT
 686         build_get_pmde64(&p, &l, &r, K0, K1); /* get pmd in K1 */
 687 #else
 688         build_get_pgde32(&p, K0, K1); /* get pgd in K1 */
 689 #endif
 690
 691         build_get_ptep(&p, K0, K1);
 692         build_update_entries(&p, K0, K1);
 693         build_tlb_write_entry(&p, &l, &r, tlb_random);
 694         uasm_l_leave(&l, p);
 695         uasm_i_eret(&p); /* return from trap */
 696
 697 #ifdef CONFIG_64BIT
 698         build_get_pgd_vmalloc64(&p, &l, &r, K0, K1);
 699 #endif
 700
 701         /*
 702          * Overflow check: For the 64bit handler, we need at least one
 703          * free instruction slot for the wrap-around branch. In worst
 704          * case, if the intended insertion point is a delay slot, we
 705          * need three, with the second nop'ed and the third being
 706          * unused.
 707          */
 708         /* Loongson2 ebase is different than r4k, we have more space */
 709 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
 710         if ((p - tlb_handler) > 64)
 711                 panic("TLB refill handler space exceeded");
 712 #else
 713         if (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 1)
 714             || (((p - tlb_handler) > (MIPS64_REFILL_INSNS * 2) - 3)
 715                 && uasm_insn_has_bdelay(relocs,
 716                                         tlb_handler + MIPS64_REFILL_INSNS - 3)))
 717                 panic("TLB refill handler space exceeded");
 718 #endif
 719
 720         /*
 721          * Now fold the handler in the TLB refill handler space.
 722          */
 723 #if defined(CONFIG_32BIT) || defined(CONFIG_CPU_LOONGSON2)
 724         f = final_handler;
 725         /* Simplest case, just copy the handler. */
 726         uasm_copy_handler(relocs, labels, tlb_handler, p, f);
 727         final_len = p - tlb_handler;
 728 #else /* CONFIG_64BIT */
 729         f = final_handler + MIPS64_REFILL_INSNS;
 730         if ((p - tlb_handler) <= MIPS64_REFILL_INSNS) {
 731                 /* Just copy the handler. */
 732                 uasm_copy_handler(relocs, labels, tlb_handler, p, f);
 733                 final_len = p - tlb_handler;
 734         } else {
 735                 /*
 736                  * Split two instructions before the end.  One for the
 737                  * branch and one for the instruction in the delay
 738                  * slot.
 739                  */
 740                 u32 *split = tlb_handler + MIPS64_REFILL_INSNS - 2;
 741
 742                 /*
 743                  * Find the split point.  If the branch would fall in
 744                  * a delay slot, we must back up an additional
 745                  * instruction so that it is no longer in a delay
 746                  * slot.
 747                  */
 748                 if (uasm_insn_has_bdelay(relocs, split - 1))
 749                         split--;
 750
 751                 /* Copy first part of the handler. */
 752                 uasm_copy_handler(relocs, labels, tlb_handler, split, f);
 753                 f += split - tlb_handler;
 754
 755                 /* Insert branch. */
 756                 uasm_l_split(&l, final_handler);
 757                 uasm_il_b(&f, &r, label_split);
 758                 if (uasm_insn_has_bdelay(relocs, split))
 759                         uasm_i_nop(&f);
 760                 else {
 761                         uasm_copy_handler(relocs, labels, split, split + 1, f);
 762                         uasm_move_labels(labels, f, f + 1, -1);
 763                         f++;
 764                         split++;
 765                 }
 766
 767                 /* Copy the rest of the handler. */
 768                 uasm_copy_handler(relocs, labels, split, p, final_handler);
 769                 final_len = (f - (final_handler + MIPS64_REFILL_INSNS)) +
 770                             (p - split);
 771         }
 772 #endif /* CONFIG_64BIT */
 773
 774         uasm_resolve_relocs(relocs, labels);
 775         pr_debug("Wrote TLB refill handler (%u instructions).\n",
 776                  final_len);
 777
 778         memcpy((void *)ebase, final_handler, 0x100);
 779
 780         dump_handler((u32 *)ebase, 64);
 781 }
 782
 783 /*
 784  * TLB load/store/modify handlers.
 785  *
 786  * Only the fastpath gets synthesized at runtime, the slowpath for
 787  * do_page_fault remains normal asm.
 788  */
 789 extern void tlb_do_page_fault_0(void);
 790 extern void tlb_do_page_fault_1(void);
 791
 792 /*
 793  * 128 instructions for the fastpath handler is generous and should
 794  * never be exceeded.
 795  */
 796 #define FASTPATH_SIZE 128
 797
 798 u32 handle_tlbl[FASTPATH_SIZE] __cacheline_aligned;
 799 u32 handle_tlbs[FASTPATH_SIZE] __cacheline_aligned;
 800 u32 handle_tlbm[FASTPATH_SIZE] __cacheline_aligned;
 801
 802 static void __cpuinit
 803 iPTE_LW(u32 **p, struct uasm_label **l, unsigned int pte, unsigned int ptr)
 804 {
 805 #ifdef CONFIG_SMP
 806 # ifdef CONFIG_64BIT_PHYS_ADDR
 807         if (cpu_has_64bits)
 808                 uasm_i_lld(p, pte, 0, ptr);
 809         else
 810 # endif
 811                 UASM_i_LL(p, pte, 0, ptr);
 812 #else
 813 # ifdef CONFIG_64BIT_PHYS_ADDR
 814         if (cpu_has_64bits)
 815                 uasm_i_ld(p, pte, 0, ptr);
 816         else
 817 # endif
 818                 UASM_i_LW(p, pte, 0, ptr);
 819 #endif
 820 }
 821
 822 static void __cpuinit
 823 iPTE_SW(u32 **p, struct uasm_reloc **r, unsigned int pte, unsigned int ptr,
 824         unsigned int mode)
 825 {
 826 #ifdef CONFIG_64BIT_PHYS_ADDR
 827         unsigned int hwmode = mode & (_PAGE_VALID | _PAGE_DIRTY);
 828 #endif
 829
 830         uasm_i_ori(p, pte, pte, mode);
 831 #ifdef CONFIG_SMP
 832 # ifdef CONFIG_64BIT_PHYS_ADDR
 833         if (cpu_has_64bits)
 834                 uasm_i_scd(p, pte, 0, ptr);
 835         else
 836 # endif
 837                 UASM_i_SC(p, pte, 0, ptr);
 838
 839         if (r10000_llsc_war())
 840                 uasm_il_beqzl(p, r, pte, label_smp_pgtable_change);
 841         else
 842                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
 843
 844 # ifdef CONFIG_64BIT_PHYS_ADDR
 845         if (!cpu_has_64bits) {
 846                 /* no uasm_i_nop needed */
 847                 uasm_i_ll(p, pte, sizeof(pte_t) / 2, ptr);
 848                 uasm_i_ori(p, pte, pte, hwmode);
 849                 uasm_i_sc(p, pte, sizeof(pte_t) / 2, ptr);
 850                 uasm_il_beqz(p, r, pte, label_smp_pgtable_change);
 851                 /* no uasm_i_nop needed */
 852                 uasm_i_lw(p, pte, 0, ptr);
 853         } else
 854                 uasm_i_nop(p);
 855 # else
 856         uasm_i_nop(p);
 857 # endif
 858 #else
 859 # ifdef CONFIG_64BIT_PHYS_ADDR
 860         if (cpu_has_64bits)
 861                 uasm_i_sd(p, pte, 0, ptr);
 862         else
 863 # endif
 864                 UASM_i_SW(p, pte, 0, ptr);
 865
 866 # ifdef CONFIG_64BIT_PHYS_ADDR
 867         if (!cpu_has_64bits) {
 868                 uasm_i_lw(p, pte, sizeof(pte_t) / 2, ptr);
 869                 uasm_i_ori(p, pte, pte, hwmode);
 870                 uasm_i_sw(p, pte, sizeof(pte_t) / 2, ptr);
 871                 uasm_i_lw(p, pte, 0, ptr);
 872         }
 873 # endif
 874 #endif
 875 }
 876
 877 /*
 878  * Check if PTE is present, if not then jump to LABEL. PTR points to
 879  * the page table where this PTE is located, PTE will be re-loaded
 880  * with it's original value.
 881  */
 882 static void __cpuinit
 883 build_pte_present(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 884                   unsigned int pte, unsigned int ptr, enum label_id lid)
 885 {
 886         uasm_i_andi(p, pte, pte, _PAGE_PRESENT | _PAGE_READ);
 887         uasm_i_xori(p, pte, pte, _PAGE_PRESENT | _PAGE_READ);
 888         uasm_il_bnez(p, r, pte, lid);
 889         iPTE_LW(p, l, pte, ptr);
 890 }
 891
 892 /* Make PTE valid, store result in PTR. */
 893 static void __cpuinit
 894 build_make_valid(u32 **p, struct uasm_reloc **r, unsigned int pte,
 895                  unsigned int ptr)
 896 {
 897         unsigned int mode = _PAGE_VALID | _PAGE_ACCESSED;
 898
 899         iPTE_SW(p, r, pte, ptr, mode);
 900 }
 901
 902 /*
 903  * Check if PTE can be written to, if not branch to LABEL. Regardless
 904  * restore PTE with value from PTR when done.
 905  */
 906 static void __cpuinit
 907 build_pte_writable(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 908                    unsigned int pte, unsigned int ptr, enum label_id lid)
 909 {
 910         uasm_i_andi(p, pte, pte, _PAGE_PRESENT | _PAGE_WRITE);
 911         uasm_i_xori(p, pte, pte, _PAGE_PRESENT | _PAGE_WRITE);
 912         uasm_il_bnez(p, r, pte, lid);
 913         iPTE_LW(p, l, pte, ptr);
 914 }
 915
 916 /* Make PTE writable, update software status bits as well, then store
 917  * at PTR.
 918  */
 919 static void __cpuinit
 920 build_make_write(u32 **p, struct uasm_reloc **r, unsigned int pte,
 921                  unsigned int ptr)
 922 {
 923         unsigned int mode = (_PAGE_ACCESSED | _PAGE_MODIFIED | _PAGE_VALID
 924                              | _PAGE_DIRTY);
 925
 926         iPTE_SW(p, r, pte, ptr, mode);
 927 }
 928
 929 /*
 930  * Check if PTE can be modified, if not branch to LABEL. Regardless
 931  * restore PTE with value from PTR when done.
 932  */
 933 static void __cpuinit
 934 build_pte_modifiable(u32 **p, struct uasm_label **l, struct uasm_reloc **r,
 935                      unsigned int pte, unsigned int ptr, enum label_id lid)
 936 {
 937         uasm_i_andi(p, pte, pte, _PAGE_WRITE);
 938         uasm_il_beqz(p, r, pte, lid);
 939         iPTE_LW(p, l, pte, ptr);
 940 }
 941
 942 /*
 943  * R3000 style TLB load/store/modify handlers.
 944  */
 945
 946 /*
 947  * This places the pte into ENTRYLO0 and writes it with tlbwi.
 948  * Then it returns.
 949  */
 950 static void __cpuinit
 951 build_r3000_pte_reload_tlbwi(u32 **p, unsigned int pte, unsigned int tmp)
 952 {
 953         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
 954         uasm_i_mfc0(p, tmp, C0_EPC); /* cp0 delay */
 955         uasm_i_tlbwi(p);
 956         uasm_i_jr(p, tmp);
 957         uasm_i_rfe(p); /* branch delay */
 958 }
 959
 960 /*
 961  * This places the pte into ENTRYLO0 and writes it with tlbwi
 962  * or tlbwr as appropriate.  This is because the index register
 963  * may have the probe fail bit set as a result of a trap on a
 964  * kseg2 access, i.e. without refill.  Then it returns.
 965  */
 966 static void __cpuinit
 967 build_r3000_tlb_reload_write(u32 **p, struct uasm_label **l,
 968                              struct uasm_reloc **r, unsigned int pte,
 969                              unsigned int tmp)
 970 {
 971         uasm_i_mfc0(p, tmp, C0_INDEX);
 972         uasm_i_mtc0(p, pte, C0_ENTRYLO0); /* cp0 delay */
 973         uasm_il_bltz(p, r, tmp, label_r3000_write_probe_fail); /* cp0 delay */
 974         uasm_i_mfc0(p, tmp, C0_EPC); /* branch delay */
 975         uasm_i_tlbwi(p); /* cp0 delay */
 976         uasm_i_jr(p, tmp);
 977         uasm_i_rfe(p); /* branch delay */
 978         uasm_l_r3000_write_probe_fail(l, *p);
 979         uasm_i_tlbwr(p); /* cp0 delay */
 980         uasm_i_jr(p, tmp);
 981         uasm_i_rfe(p); /* branch delay */
 982 }
 983
 984 static void __cpuinit
 985 build_r3000_tlbchange_handler_head(u32 **p, unsigned int pte,
 986                                    unsigned int ptr)
 987 {
 988         long pgdc = (long)pgd_current;
 989
 990         uasm_i_mfc0(p, pte, C0_BADVADDR);
 991         uasm_i_lui(p, ptr, uasm_rel_hi(pgdc)); /* cp0 delay */
 992         uasm_i_lw(p, ptr, uasm_rel_lo(pgdc), ptr);
 993         uasm_i_srl(p, pte, pte, 22); /* load delay */
 994         uasm_i_sll(p, pte, pte, 2);
 995         uasm_i_addu(p, ptr, ptr, pte);
 996         uasm_i_mfc0(p, pte, C0_CONTEXT);
 997         uasm_i_lw(p, ptr, 0, ptr); /* cp0 delay */
 998         uasm_i_andi(p, pte, pte, 0xffc); /* load delay */
 999         uasm_i_addu(p, ptr, ptr, pte);
1000         uasm_i_lw(p, pte, 0, ptr);
1001         uasm_i_tlbp(p); /* load delay */
1002 }
1003
1004 static void __cpuinit build_r3000_tlb_load_handler(void)
1005 {
1006         u32 *p = handle_tlbl;
1007         struct uasm_label *l = labels;
1008         struct uasm_reloc *r = relocs;
1009
1010         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1011         memset(labels, 0, sizeof(labels));
1012         memset(relocs, 0, sizeof(relocs));
1013
1014         build_r3000_tlbchange_handler_head(&p, K0, K1);
1015         build_pte_present(&p, &l, &r, K0, K1, label_nopage_tlbl);
1016         uasm_i_nop(&p); /* load delay */
1017         build_make_valid(&p, &r, K0, K1);
1018         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1019
1020         uasm_l_nopage_tlbl(&l, p);
1021         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1022         uasm_i_nop(&p);
1023
1024         if ((p - handle_tlbl) > FASTPATH_SIZE)
1025                 panic("TLB load handler fastpath space exceeded");
1026
1027         uasm_resolve_relocs(relocs, labels);
1028         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1029                  (unsigned int)(p - handle_tlbl));
1030
1031         dump_handler(handle_tlbl, ARRAY_SIZE(handle_tlbl));
1032 }
1033
1034 static void __cpuinit build_r3000_tlb_store_handler(void)
1035 {
1036         u32 *p = handle_tlbs;
1037         struct uasm_label *l = labels;
1038         struct uasm_reloc *r = relocs;
1039
1040         memset(handle_tlbs, 0, sizeof(handle_tlbs));
1041         memset(labels, 0, sizeof(labels));
1042         memset(relocs, 0, sizeof(relocs));
1043
1044         build_r3000_tlbchange_handler_head(&p, K0, K1);
1045         build_pte_writable(&p, &l, &r, K0, K1, label_nopage_tlbs);
1046         uasm_i_nop(&p); /* load delay */
1047         build_make_write(&p, &r, K0, K1);
1048         build_r3000_tlb_reload_write(&p, &l, &r, K0, K1);
1049
1050         uasm_l_nopage_tlbs(&l, p);
1051         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1052         uasm_i_nop(&p);
1053
1054         if ((p - handle_tlbs) > FASTPATH_SIZE)
1055                 panic("TLB store handler fastpath space exceeded");
1056
1057         uasm_resolve_relocs(relocs, labels);
1058         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1059                  (unsigned int)(p - handle_tlbs));
1060
1061         dump_handler(handle_tlbs, ARRAY_SIZE(handle_tlbs));
1062 }
1063
1064 static void __cpuinit build_r3000_tlb_modify_handler(void)
1065 {
1066         u32 *p = handle_tlbm;
1067         struct uasm_label *l = labels;
1068         struct uasm_reloc *r = relocs;
1069
1070         memset(handle_tlbm, 0, sizeof(handle_tlbm));
1071         memset(labels, 0, sizeof(labels));
1072         memset(relocs, 0, sizeof(relocs));
1073
1074         build_r3000_tlbchange_handler_head(&p, K0, K1);
1075         build_pte_modifiable(&p, &l, &r, K0, K1, label_nopage_tlbm);
1076         uasm_i_nop(&p); /* load delay */
1077         build_make_write(&p, &r, K0, K1);
1078         build_r3000_pte_reload_tlbwi(&p, K0, K1);
1079
1080         uasm_l_nopage_tlbm(&l, p);
1081         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1082         uasm_i_nop(&p);
1083
1084         if ((p - handle_tlbm) > FASTPATH_SIZE)
1085                 panic("TLB modify handler fastpath space exceeded");
1086
1087         uasm_resolve_relocs(relocs, labels);
1088         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1089                  (unsigned int)(p - handle_tlbm));
1090
1091         dump_handler(handle_tlbm, ARRAY_SIZE(handle_tlbm));
1092 }
1093
1094 /*
1095  * R4000 style TLB load/store/modify handlers.
1096  */
1097 static void __cpuinit
1098 build_r4000_tlbchange_handler_head(u32 **p, struct uasm_label **l,
1099                                    struct uasm_reloc **r, unsigned int pte,
1100                                    unsigned int ptr)
1101 {
1102 #ifdef CONFIG_64BIT
1103         build_get_pmde64(p, l, r, pte, ptr); /* get pmd in ptr */
1104 #else
1105         build_get_pgde32(p, pte, ptr); /* get pgd in ptr */
1106 #endif
1107
1108         UASM_i_MFC0(p, pte, C0_BADVADDR);
1109         UASM_i_LW(p, ptr, 0, ptr);
1110         UASM_i_SRL(p, pte, pte, PAGE_SHIFT + PTE_ORDER - PTE_T_LOG2);
1111         uasm_i_andi(p, pte, pte, (PTRS_PER_PTE - 1) << PTE_T_LOG2);
1112         UASM_i_ADDU(p, ptr, ptr, pte);
1113
1114 #ifdef CONFIG_SMP
1115         uasm_l_smp_pgtable_change(l, *p);
1116 #endif
1117         iPTE_LW(p, l, pte, ptr); /* get even pte */
1118         if (!m4kc_tlbp_war())
1119                 build_tlb_probe_entry(p);
1120 }
1121
1122 static void __cpuinit
1123 build_r4000_tlbchange_handler_tail(u32 **p, struct uasm_label **l,
1124                                    struct uasm_reloc **r, unsigned int tmp,
1125                                    unsigned int ptr)
1126 {
1127         uasm_i_ori(p, ptr, ptr, sizeof(pte_t));
1128         uasm_i_xori(p, ptr, ptr, sizeof(pte_t));
1129         build_update_entries(p, tmp, ptr);
1130         build_tlb_write_entry(p, l, r, tlb_indexed);
1131         uasm_l_leave(l, *p);
1132         uasm_i_eret(p); /* return from trap */
1133
1134 #ifdef CONFIG_64BIT
1135         build_get_pgd_vmalloc64(p, l, r, tmp, ptr);
1136 #endif
1137 }
1138
1139 static void __cpuinit build_r4000_tlb_load_handler(void)
1140 {
1141         u32 *p = handle_tlbl;
1142         struct uasm_label *l = labels;
1143         struct uasm_reloc *r = relocs;
1144
1145         memset(handle_tlbl, 0, sizeof(handle_tlbl));
1146         memset(labels, 0, sizeof(labels));
1147         memset(relocs, 0, sizeof(relocs));
1148
1149         if (bcm1250_m3_war()) {
1150                 UASM_i_MFC0(&p, K0, C0_BADVADDR);
1151                 UASM_i_MFC0(&p, K1, C0_ENTRYHI);
1152                 uasm_i_xor(&p, K0, K0, K1);
1153                 UASM_i_SRL(&p, K0, K0, PAGE_SHIFT + 1);
1154                 uasm_il_bnez(&p, &r, K0, label_leave);
1155                 /* No need for uasm_i_nop */
1156         }
1157
1158         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1159         build_pte_present(&p, &l, &r, K0, K1, label_nopage_tlbl);
1160         if (m4kc_tlbp_war())
1161                 build_tlb_probe_entry(&p);
1162         build_make_valid(&p, &r, K0, K1);
1163         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1164
1165         uasm_l_nopage_tlbl(&l, p);
1166         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_0 & 0x0fffffff);
1167         uasm_i_nop(&p);
1168
1169         if ((p - handle_tlbl) > FASTPATH_SIZE)
1170                 panic("TLB load handler fastpath space exceeded");
1171
1172         uasm_resolve_relocs(relocs, labels);
1173         pr_debug("Wrote TLB load handler fastpath (%u instructions).\n",
1174                  (unsigned int)(p - handle_tlbl));
1175
1176         dump_handler(handle_tlbl, ARRAY_SIZE(handle_tlbl));
1177 }
1178
1179 static void __cpuinit build_r4000_tlb_store_handler(void)
1180 {
1181         u32 *p = handle_tlbs;
1182         struct uasm_label *l = labels;
1183         struct uasm_reloc *r = relocs;
1184
1185         memset(handle_tlbs, 0, sizeof(handle_tlbs));
1186         memset(labels, 0, sizeof(labels));
1187         memset(relocs, 0, sizeof(relocs));
1188
1189         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1190         build_pte_writable(&p, &l, &r, K0, K1, label_nopage_tlbs);
1191         if (m4kc_tlbp_war())
1192                 build_tlb_probe_entry(&p);
1193         build_make_write(&p, &r, K0, K1);
1194         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1195
1196         uasm_l_nopage_tlbs(&l, p);
1197         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1198         uasm_i_nop(&p);
1199
1200         if ((p - handle_tlbs) > FASTPATH_SIZE)
1201                 panic("TLB store handler fastpath space exceeded");
1202
1203         uasm_resolve_relocs(relocs, labels);
1204         pr_debug("Wrote TLB store handler fastpath (%u instructions).\n",
1205                  (unsigned int)(p - handle_tlbs));
1206
1207         dump_handler(handle_tlbs, ARRAY_SIZE(handle_tlbs));
1208 }
1209
1210 static void __cpuinit build_r4000_tlb_modify_handler(void)
1211 {
1212         u32 *p = handle_tlbm;
1213         struct uasm_label *l = labels;
1214         struct uasm_reloc *r = relocs;
1215
1216         memset(handle_tlbm, 0, sizeof(handle_tlbm));
1217         memset(labels, 0, sizeof(labels));
1218         memset(relocs, 0, sizeof(relocs));
1219
1220         build_r4000_tlbchange_handler_head(&p, &l, &r, K0, K1);
1221         build_pte_modifiable(&p, &l, &r, K0, K1, label_nopage_tlbm);
1222         if (m4kc_tlbp_war())
1223                 build_tlb_probe_entry(&p);
1224         /* Present and writable bits set, set accessed and dirty bits. */
1225         build_make_write(&p, &r, K0, K1);
1226         build_r4000_tlbchange_handler_tail(&p, &l, &r, K0, K1);
1227
1228         uasm_l_nopage_tlbm(&l, p);
1229         uasm_i_j(&p, (unsigned long)tlb_do_page_fault_1 & 0x0fffffff);
1230         uasm_i_nop(&p);
1231
1232         if ((p - handle_tlbm) > FASTPATH_SIZE)
1233                 panic("TLB modify handler fastpath space exceeded");
1234
1235         uasm_resolve_relocs(relocs, labels);
1236         pr_debug("Wrote TLB modify handler fastpath (%u instructions).\n",
1237                  (unsigned int)(p - handle_tlbm));
1238
1239         dump_handler(handle_tlbm, ARRAY_SIZE(handle_tlbm));
1240 }
1241
1242 void __cpuinit build_tlb_refill_handler(void)
1243 {
1244         /*
1245          * The refill handler is generated per-CPU, multi-node systems
1246          * may have local storage for it. The other handlers are only
1247          * needed once.
1248          */
1249         static int run_once = 0;
1250
1251         switch (current_cpu_type()) {
1252         case CPU_R2000:
1253         case CPU_R3000:
1254         case CPU_R3000A:
1255         case CPU_R3081E:
1256         case CPU_TX3912:
1257         case CPU_TX3922:
1258         case CPU_TX3927:
1259                 build_r3000_tlb_refill_handler();
1260                 if (!run_once) {
1261                         build_r3000_tlb_load_handler();
1262                         build_r3000_tlb_store_handler();
1263                         build_r3000_tlb_modify_handler();
1264                         run_once++;
1265                 }
1266                 break;
1267
1268         case CPU_R6000:
1269         case CPU_R6000A:
1270                 panic("No R6000 TLB refill handler yet");
1271                 break;
1272
1273         case CPU_R8000:
1274                 panic("No R8000 TLB refill handler yet");
1275                 break;
1276
1277         default:
1278                 build_r4000_tlb_refill_handler();
1279                 if (!run_once) {
1280                         build_r4000_tlb_load_handler();
1281                         build_r4000_tlb_store_handler();
1282                         build_r4000_tlb_modify_handler();
1283                         run_once++;
1284                 }
1285         }
1286 }
1287
1288 void __cpuinit flush_tlb_handlers(void)
1289 {
1290         local_flush_icache_range((unsigned long)handle_tlbl,
1291                            (unsigned long)handle_tlbl + sizeof(handle_tlbl));
1292         local_flush_icache_range((unsigned long)handle_tlbs,
1293                            (unsigned long)handle_tlbs + sizeof(handle_tlbs));
1294         local_flush_icache_range((unsigned long)handle_tlbm,
1295                            (unsigned long)handle_tlbm + sizeof(handle_tlbm));
1296 }