git.oblomov.eu Git - linux-2.6/blob - sound/pci/hda/hda_intel.c

   1 /*
   2  *
   3  *  hda_intel.c - Implementation of primary alsa driver code base for Intel HD Audio.
   4  *
   5  *  Copyright(c) 2004 Intel Corporation. All rights reserved.
   6  *
   7  *  Copyright (c) 2004 Takashi Iwai <tiwai@suse.de>
   8  *                     PeiSen Hou <pshou@realtek.com.tw>
   9  *
  10  *  This program is free software; you can redistribute it and/or modify it
  11  *  under the terms of the GNU General Public License as published by the Free
  12  *  Software Foundation; either version 2 of the License, or (at your option)
  13  *  any later version.
  14  *
  15  *  This program is distributed in the hope that it will be useful, but WITHOUT
  16  *  ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  17  *  FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  18  *  more details.
  19  *
  20  *  You should have received a copy of the GNU General Public License along with
  21  *  this program; if not, write to the Free Software Foundation, Inc., 59
  22  *  Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  23  *
  24  *  CONTACTS:
  25  *
  26  *  Matt Jared          matt.jared@intel.com
  27  *  Andy Kopp           andy.kopp@intel.com
  28  *  Dan Kogan           dan.d.kogan@intel.com
  29  *
  30  *  CHANGES:
  31  *
  32  *  2004.12.01  Major rewrite by tiwai, merged the work of pshou
  33  *
  34  */
  35
  36 #include <sound/driver.h>
  37 #include <asm/io.h>
  38 #include <linux/delay.h>
  39 #include <linux/interrupt.h>
  40 #include <linux/kernel.h>
  41 #include <linux/module.h>
  42 #include <linux/moduleparam.h>
  43 #include <linux/init.h>
  44 #include <linux/slab.h>
  45 #include <linux/pci.h>
  46 #include <linux/mutex.h>
  47 #include <sound/core.h>
  48 #include <sound/initval.h>
  49 #include "hda_codec.h"
  50
  51
  52 static int index = SNDRV_DEFAULT_IDX1;
  53 static char *id = SNDRV_DEFAULT_STR1;
  54 static char *model;
  55 static int position_fix;
  56 static int probe_mask = -1;
  57 static int single_cmd;
  58
  59 module_param(index, int, 0444);
  60 MODULE_PARM_DESC(index, "Index value for Intel HD audio interface.");
  61 module_param(id, charp, 0444);
  62 MODULE_PARM_DESC(id, "ID string for Intel HD audio interface.");
  63 module_param(model, charp, 0444);
  64 MODULE_PARM_DESC(model, "Use the given board model.");
  65 module_param(position_fix, int, 0444);
  66 MODULE_PARM_DESC(position_fix, "Fix DMA pointer (0 = auto, 1 = none, 2 = POSBUF, 3 = FIFO size).");
  67 module_param(probe_mask, int, 0444);
  68 MODULE_PARM_DESC(probe_mask, "Bitmask to probe codecs (default = -1).");
  69 module_param(single_cmd, bool, 0444);
  70 MODULE_PARM_DESC(single_cmd, "Use single command to communicate with codecs (for debugging only).");
  71
  72
  73 /* just for backward compatibility */
  74 static int enable;
  75 module_param(enable, bool, 0444);
  76
  77 MODULE_LICENSE("GPL");
  78 MODULE_SUPPORTED_DEVICE("{{Intel, ICH6},"
  79                          "{Intel, ICH6M},"
  80                          "{Intel, ICH7},"
  81                          "{Intel, ESB2},"
  82                          "{Intel, ICH8},"
  83                          "{ATI, SB450},"
  84                          "{ATI, SB600},"
  85                          "{VIA, VT8251},"
  86                          "{VIA, VT8237A},"
  87                          "{SiS, SIS966},"
  88                          "{ULI, M5461}}");
  89 MODULE_DESCRIPTION("Intel HDA driver");
  90
  91 #define SFX     "hda-intel: "
  92
  93 /*
  94  * registers
  95  */
  96 #define ICH6_REG_GCAP                   0x00
  97 #define ICH6_REG_VMIN                   0x02
  98 #define ICH6_REG_VMAJ                   0x03
  99 #define ICH6_REG_OUTPAY                 0x04
 100 #define ICH6_REG_INPAY                  0x06
 101 #define ICH6_REG_GCTL                   0x08
 102 #define ICH6_REG_WAKEEN                 0x0c
 103 #define ICH6_REG_STATESTS               0x0e
 104 #define ICH6_REG_GSTS                   0x10
 105 #define ICH6_REG_INTCTL                 0x20
 106 #define ICH6_REG_INTSTS                 0x24
 107 #define ICH6_REG_WALCLK                 0x30
 108 #define ICH6_REG_SYNC                   0x34
 109 #define ICH6_REG_CORBLBASE              0x40
 110 #define ICH6_REG_CORBUBASE              0x44
 111 #define ICH6_REG_CORBWP                 0x48
 112 #define ICH6_REG_CORBRP                 0x4A
 113 #define ICH6_REG_CORBCTL                0x4c
 114 #define ICH6_REG_CORBSTS                0x4d
 115 #define ICH6_REG_CORBSIZE               0x4e
 116
 117 #define ICH6_REG_RIRBLBASE              0x50
 118 #define ICH6_REG_RIRBUBASE              0x54
 119 #define ICH6_REG_RIRBWP                 0x58
 120 #define ICH6_REG_RINTCNT                0x5a
 121 #define ICH6_REG_RIRBCTL                0x5c
 122 #define ICH6_REG_RIRBSTS                0x5d
 123 #define ICH6_REG_RIRBSIZE               0x5e
 124
 125 #define ICH6_REG_IC                     0x60
 126 #define ICH6_REG_IR                     0x64
 127 #define ICH6_REG_IRS                    0x68
 128 #define   ICH6_IRS_VALID        (1<<1)
 129 #define   ICH6_IRS_BUSY         (1<<0)
 130
 131 #define ICH6_REG_DPLBASE                0x70
 132 #define ICH6_REG_DPUBASE                0x74
 133 #define   ICH6_DPLBASE_ENABLE   0x1     /* Enable position buffer */
 134
 135 /* SD offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
 136 enum { SDI0, SDI1, SDI2, SDI3, SDO0, SDO1, SDO2, SDO3 };
 137
 138 /* stream register offsets from stream base */
 139 #define ICH6_REG_SD_CTL                 0x00
 140 #define ICH6_REG_SD_STS                 0x03
 141 #define ICH6_REG_SD_LPIB                0x04
 142 #define ICH6_REG_SD_CBL                 0x08
 143 #define ICH6_REG_SD_LVI                 0x0c
 144 #define ICH6_REG_SD_FIFOW               0x0e
 145 #define ICH6_REG_SD_FIFOSIZE            0x10
 146 #define ICH6_REG_SD_FORMAT              0x12
 147 #define ICH6_REG_SD_BDLPL               0x18
 148 #define ICH6_REG_SD_BDLPU               0x1c
 149
 150 /* PCI space */
 151 #define ICH6_PCIREG_TCSEL       0x44
 152
 153 /*
 154  * other constants
 155  */
 156
 157 /* max number of SDs */
 158 /* ICH, ATI and VIA have 4 playback and 4 capture */
 159 #define ICH6_CAPTURE_INDEX      0
 160 #define ICH6_NUM_CAPTURE        4
 161 #define ICH6_PLAYBACK_INDEX     4
 162 #define ICH6_NUM_PLAYBACK       4
 163
 164 /* ULI has 6 playback and 5 capture */
 165 #define ULI_CAPTURE_INDEX       0
 166 #define ULI_NUM_CAPTURE         5
 167 #define ULI_PLAYBACK_INDEX      5
 168 #define ULI_NUM_PLAYBACK        6
 169
 170 /* this number is statically defined for simplicity */
 171 #define MAX_AZX_DEV             16
 172
 173 /* max number of fragments - we may use more if allocating more pages for BDL */
 174 #define BDL_SIZE                PAGE_ALIGN(8192)
 175 #define AZX_MAX_FRAG            (BDL_SIZE / (MAX_AZX_DEV * 16))
 176 /* max buffer size - no h/w limit, you can increase as you like */
 177 #define AZX_MAX_BUF_SIZE        (1024*1024*1024)
 178 /* max number of PCM devics per card */
 179 #define AZX_MAX_AUDIO_PCMS      6
 180 #define AZX_MAX_MODEM_PCMS      2
 181 #define AZX_MAX_PCMS            (AZX_MAX_AUDIO_PCMS + AZX_MAX_MODEM_PCMS)
 182
 183 /* RIRB int mask: overrun[2], response[0] */
 184 #define RIRB_INT_RESPONSE       0x01
 185 #define RIRB_INT_OVERRUN        0x04
 186 #define RIRB_INT_MASK           0x05
 187
 188 /* STATESTS int mask: SD2,SD1,SD0 */
 189 #define STATESTS_INT_MASK       0x07
 190 #define AZX_MAX_CODECS          4
 191
 192 /* SD_CTL bits */
 193 #define SD_CTL_STREAM_RESET     0x01    /* stream reset bit */
 194 #define SD_CTL_DMA_START        0x02    /* stream DMA start bit */
 195 #define SD_CTL_STREAM_TAG_MASK  (0xf << 20)
 196 #define SD_CTL_STREAM_TAG_SHIFT 20
 197
 198 /* SD_CTL and SD_STS */
 199 #define SD_INT_DESC_ERR         0x10    /* descriptor error interrupt */
 200 #define SD_INT_FIFO_ERR         0x08    /* FIFO error interrupt */
 201 #define SD_INT_COMPLETE         0x04    /* completion interrupt */
 202 #define SD_INT_MASK             (SD_INT_DESC_ERR|SD_INT_FIFO_ERR|SD_INT_COMPLETE)
 203
 204 /* SD_STS */
 205 #define SD_STS_FIFO_READY       0x20    /* FIFO ready */
 206
 207 /* INTCTL and INTSTS */
 208 #define ICH6_INT_ALL_STREAM     0xff            /* all stream interrupts */
 209 #define ICH6_INT_CTRL_EN        0x40000000      /* controller interrupt enable bit */
 210 #define ICH6_INT_GLOBAL_EN      0x80000000      /* global interrupt enable bit */
 211
 212 /* GCTL unsolicited response enable bit */
 213 #define ICH6_GCTL_UREN          (1<<8)
 214
 215 /* GCTL reset bit */
 216 #define ICH6_GCTL_RESET         (1<<0)
 217
 218 /* CORB/RIRB control, read/write pointer */
 219 #define ICH6_RBCTL_DMA_EN       0x02    /* enable DMA */
 220 #define ICH6_RBCTL_IRQ_EN       0x01    /* enable IRQ */
 221 #define ICH6_RBRWP_CLR          0x8000  /* read/write pointer clear */
 222 /* below are so far hardcoded - should read registers in future */
 223 #define ICH6_MAX_CORB_ENTRIES   256
 224 #define ICH6_MAX_RIRB_ENTRIES   256
 225
 226 /* position fix mode */
 227 enum {
 228         POS_FIX_AUTO,
 229         POS_FIX_NONE,
 230         POS_FIX_POSBUF,
 231         POS_FIX_FIFO,
 232 };
 233
 234 /* Defines for ATI HD Audio support in SB450 south bridge */
 235 #define ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR   0x42
 236 #define ATI_SB450_HDAUDIO_ENABLE_SNOOP      0x02
 237
 238 /* Defines for Nvidia HDA support */
 239 #define NVIDIA_HDA_TRANSREG_ADDR      0x4e
 240 #define NVIDIA_HDA_ENABLE_COHBITS     0x0f
 241
 242 /*
 243  */
 244
 245 struct azx_dev {
 246         u32 *bdl;                       /* virtual address of the BDL */
 247         dma_addr_t bdl_addr;            /* physical address of the BDL */
 248         volatile u32 *posbuf;                   /* position buffer pointer */
 249
 250         unsigned int bufsize;           /* size of the play buffer in bytes */
 251         unsigned int fragsize;          /* size of each period in bytes */
 252         unsigned int frags;             /* number for period in the play buffer */
 253         unsigned int fifo_size;         /* FIFO size */
 254
 255         void __iomem *sd_addr;          /* stream descriptor pointer */
 256
 257         u32 sd_int_sta_mask;            /* stream int status mask */
 258
 259         /* pcm support */
 260         struct snd_pcm_substream *substream;    /* assigned substream, set in PCM open */
 261         unsigned int format_val;        /* format value to be set in the controller and the codec */
 262         unsigned char stream_tag;       /* assigned stream */
 263         unsigned char index;            /* stream index */
 264         /* for sanity check of position buffer */
 265         unsigned int period_intr;
 266
 267         unsigned int opened: 1;
 268         unsigned int running: 1;
 269 };
 270
 271 /* CORB/RIRB */
 272 struct azx_rb {
 273         u32 *buf;               /* CORB/RIRB buffer
 274                                  * Each CORB entry is 4byte, RIRB is 8byte
 275                                  */
 276         dma_addr_t addr;        /* physical address of CORB/RIRB buffer */
 277         /* for RIRB */
 278         unsigned short rp, wp;  /* read/write pointers */
 279         int cmds;               /* number of pending requests */
 280         u32 res;                /* last read value */
 281 };
 282
 283 struct azx {
 284         struct snd_card *card;
 285         struct pci_dev *pci;
 286
 287         /* chip type specific */
 288         int driver_type;
 289         int playback_streams;
 290         int playback_index_offset;
 291         int capture_streams;
 292         int capture_index_offset;
 293         int num_streams;
 294
 295         /* pci resources */
 296         unsigned long addr;
 297         void __iomem *remap_addr;
 298         int irq;
 299
 300         /* locks */
 301         spinlock_t reg_lock;
 302         struct mutex open_mutex;
 303
 304         /* streams (x num_streams) */
 305         struct azx_dev *azx_dev;
 306
 307         /* PCM */
 308         unsigned int pcm_devs;
 309         struct snd_pcm *pcm[AZX_MAX_PCMS];
 310
 311         /* HD codec */
 312         unsigned short codec_mask;
 313         struct hda_bus *bus;
 314
 315         /* CORB/RIRB */
 316         struct azx_rb corb;
 317         struct azx_rb rirb;
 318
 319         /* BDL, CORB/RIRB and position buffers */
 320         struct snd_dma_buffer bdl;
 321         struct snd_dma_buffer rb;
 322         struct snd_dma_buffer posbuf;
 323
 324         /* flags */
 325         int position_fix;
 326         unsigned int initialized: 1;
 327         unsigned int single_cmd: 1;
 328 };
 329
 330 /* driver types */
 331 enum {
 332         AZX_DRIVER_ICH,
 333         AZX_DRIVER_ATI,
 334         AZX_DRIVER_VIA,
 335         AZX_DRIVER_SIS,
 336         AZX_DRIVER_ULI,
 337         AZX_DRIVER_NVIDIA,
 338 };
 339
 340 static char *driver_short_names[] __devinitdata = {
 341         [AZX_DRIVER_ICH] = "HDA Intel",
 342         [AZX_DRIVER_ATI] = "HDA ATI SB",
 343         [AZX_DRIVER_VIA] = "HDA VIA VT82xx",
 344         [AZX_DRIVER_SIS] = "HDA SIS966",
 345         [AZX_DRIVER_ULI] = "HDA ULI M5461",
 346         [AZX_DRIVER_NVIDIA] = "HDA NVidia",
 347 };
 348
 349 /*
 350  * macros for easy use
 351  */
 352 #define azx_writel(chip,reg,value) \
 353         writel(value, (chip)->remap_addr + ICH6_REG_##reg)
 354 #define azx_readl(chip,reg) \
 355         readl((chip)->remap_addr + ICH6_REG_##reg)
 356 #define azx_writew(chip,reg,value) \
 357         writew(value, (chip)->remap_addr + ICH6_REG_##reg)
 358 #define azx_readw(chip,reg) \
 359         readw((chip)->remap_addr + ICH6_REG_##reg)
 360 #define azx_writeb(chip,reg,value) \
 361         writeb(value, (chip)->remap_addr + ICH6_REG_##reg)
 362 #define azx_readb(chip,reg) \
 363         readb((chip)->remap_addr + ICH6_REG_##reg)
 364
 365 #define azx_sd_writel(dev,reg,value) \
 366         writel(value, (dev)->sd_addr + ICH6_REG_##reg)
 367 #define azx_sd_readl(dev,reg) \
 368         readl((dev)->sd_addr + ICH6_REG_##reg)
 369 #define azx_sd_writew(dev,reg,value) \
 370         writew(value, (dev)->sd_addr + ICH6_REG_##reg)
 371 #define azx_sd_readw(dev,reg) \
 372         readw((dev)->sd_addr + ICH6_REG_##reg)
 373 #define azx_sd_writeb(dev,reg,value) \
 374         writeb(value, (dev)->sd_addr + ICH6_REG_##reg)
 375 #define azx_sd_readb(dev,reg) \
 376         readb((dev)->sd_addr + ICH6_REG_##reg)
 377
 378 /* for pcm support */
 379 #define get_azx_dev(substream) (substream->runtime->private_data)
 380
 381 /* Get the upper 32bit of the given dma_addr_t
 382  * Compiler should optimize and eliminate the code if dma_addr_t is 32bit
 383  */
 384 #define upper_32bit(addr) (sizeof(addr) > 4 ? (u32)((addr) >> 32) : (u32)0)
 385
 386
 387 /*
 388  * Interface for HD codec
 389  */
 390
 391 /*
 392  * CORB / RIRB interface
 393  */
 394 static int azx_alloc_cmd_io(struct azx *chip)
 395 {
 396         int err;
 397
 398         /* single page (at least 4096 bytes) must suffice for both ringbuffes */
 399         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
 400                                   PAGE_SIZE, &chip->rb);
 401         if (err < 0) {
 402                 snd_printk(KERN_ERR SFX "cannot allocate CORB/RIRB\n");
 403                 return err;
 404         }
 405         return 0;
 406 }
 407
 408 static void azx_init_cmd_io(struct azx *chip)
 409 {
 410         /* CORB set up */
 411         chip->corb.addr = chip->rb.addr;
 412         chip->corb.buf = (u32 *)chip->rb.area;
 413         azx_writel(chip, CORBLBASE, (u32)chip->corb.addr);
 414         azx_writel(chip, CORBUBASE, upper_32bit(chip->corb.addr));
 415
 416         /* set the corb size to 256 entries (ULI requires explicitly) */
 417         azx_writeb(chip, CORBSIZE, 0x02);
 418         /* set the corb write pointer to 0 */
 419         azx_writew(chip, CORBWP, 0);
 420         /* reset the corb hw read pointer */
 421         azx_writew(chip, CORBRP, ICH6_RBRWP_CLR);
 422         /* enable corb dma */
 423         azx_writeb(chip, CORBCTL, ICH6_RBCTL_DMA_EN);
 424
 425         /* RIRB set up */
 426         chip->rirb.addr = chip->rb.addr + 2048;
 427         chip->rirb.buf = (u32 *)(chip->rb.area + 2048);
 428         azx_writel(chip, RIRBLBASE, (u32)chip->rirb.addr);
 429         azx_writel(chip, RIRBUBASE, upper_32bit(chip->rirb.addr));
 430
 431         /* set the rirb size to 256 entries (ULI requires explicitly) */
 432         azx_writeb(chip, RIRBSIZE, 0x02);
 433         /* reset the rirb hw write pointer */
 434         azx_writew(chip, RIRBWP, ICH6_RBRWP_CLR);
 435         /* set N=1, get RIRB response interrupt for new entry */
 436         azx_writew(chip, RINTCNT, 1);
 437         /* enable rirb dma and response irq */
 438         azx_writeb(chip, RIRBCTL, ICH6_RBCTL_DMA_EN | ICH6_RBCTL_IRQ_EN);
 439         chip->rirb.rp = chip->rirb.cmds = 0;
 440 }
 441
 442 static void azx_free_cmd_io(struct azx *chip)
 443 {
 444         /* disable ringbuffer DMAs */
 445         azx_writeb(chip, RIRBCTL, 0);
 446         azx_writeb(chip, CORBCTL, 0);
 447 }
 448
 449 /* send a command */
 450 static int azx_corb_send_cmd(struct hda_codec *codec, hda_nid_t nid, int direct,
 451                              unsigned int verb, unsigned int para)
 452 {
 453         struct azx *chip = codec->bus->private_data;
 454         unsigned int wp;
 455         u32 val;
 456
 457         val = (u32)(codec->addr & 0x0f) << 28;
 458         val |= (u32)direct << 27;
 459         val |= (u32)nid << 20;
 460         val |= verb << 8;
 461         val |= para;
 462
 463         /* add command to corb */
 464         wp = azx_readb(chip, CORBWP);
 465         wp++;
 466         wp %= ICH6_MAX_CORB_ENTRIES;
 467
 468         spin_lock_irq(&chip->reg_lock);
 469         chip->rirb.cmds++;
 470         chip->corb.buf[wp] = cpu_to_le32(val);
 471         azx_writel(chip, CORBWP, wp);
 472         spin_unlock_irq(&chip->reg_lock);
 473
 474         return 0;
 475 }
 476
 477 #define ICH6_RIRB_EX_UNSOL_EV   (1<<4)
 478
 479 /* retrieve RIRB entry - called from interrupt handler */
 480 static void azx_update_rirb(struct azx *chip)
 481 {
 482         unsigned int rp, wp;
 483         u32 res, res_ex;
 484
 485         wp = azx_readb(chip, RIRBWP);
 486         if (wp == chip->rirb.wp)
 487                 return;
 488         chip->rirb.wp = wp;
 489
 490         while (chip->rirb.rp != wp) {
 491                 chip->rirb.rp++;
 492                 chip->rirb.rp %= ICH6_MAX_RIRB_ENTRIES;
 493
 494                 rp = chip->rirb.rp << 1; /* an RIRB entry is 8-bytes */
 495                 res_ex = le32_to_cpu(chip->rirb.buf[rp + 1]);
 496                 res = le32_to_cpu(chip->rirb.buf[rp]);
 497                 if (res_ex & ICH6_RIRB_EX_UNSOL_EV)
 498                         snd_hda_queue_unsol_event(chip->bus, res, res_ex);
 499                 else if (chip->rirb.cmds) {
 500                         chip->rirb.cmds--;
 501                         chip->rirb.res = res;
 502                 }
 503         }
 504 }
 505
 506 /* receive a response */
 507 static unsigned int azx_rirb_get_response(struct hda_codec *codec)
 508 {
 509         struct azx *chip = codec->bus->private_data;
 510         int timeout = 50;
 511
 512         while (chip->rirb.cmds) {
 513                 if (! --timeout) {
 514                         snd_printk(KERN_ERR
 515                                    "hda_intel: azx_get_response timeout, "
 516                                    "switching to single_cmd mode...\n");
 517                         chip->rirb.rp = azx_readb(chip, RIRBWP);
 518                         chip->rirb.cmds = 0;
 519                         /* switch to single_cmd mode */
 520                         chip->single_cmd = 1;
 521                         azx_free_cmd_io(chip);
 522                         return -1;
 523                 }
 524                 msleep(1);
 525         }
 526         return chip->rirb.res; /* the last value */
 527 }
 528
 529 /*
 530  * Use the single immediate command instead of CORB/RIRB for simplicity
 531  *
 532  * Note: according to Intel, this is not preferred use.  The command was
 533  *       intended for the BIOS only, and may get confused with unsolicited
 534  *       responses.  So, we shouldn't use it for normal operation from the
 535  *       driver.
 536  *       I left the codes, however, for debugging/testing purposes.
 537  */
 538
 539 /* send a command */
 540 static int azx_single_send_cmd(struct hda_codec *codec, hda_nid_t nid,
 541                                int direct, unsigned int verb,
 542                                unsigned int para)
 543 {
 544         struct azx *chip = codec->bus->private_data;
 545         u32 val;
 546         int timeout = 50;
 547
 548         val = (u32)(codec->addr & 0x0f) << 28;
 549         val |= (u32)direct << 27;
 550         val |= (u32)nid << 20;
 551         val |= verb << 8;
 552         val |= para;
 553
 554         while (timeout--) {
 555                 /* check ICB busy bit */
 556                 if (! (azx_readw(chip, IRS) & ICH6_IRS_BUSY)) {
 557                         /* Clear IRV valid bit */
 558                         azx_writew(chip, IRS, azx_readw(chip, IRS) | ICH6_IRS_VALID);
 559                         azx_writel(chip, IC, val);
 560                         azx_writew(chip, IRS, azx_readw(chip, IRS) | ICH6_IRS_BUSY);
 561                         return 0;
 562                 }
 563                 udelay(1);
 564         }
 565         snd_printd(SFX "send_cmd timeout: IRS=0x%x, val=0x%x\n", azx_readw(chip, IRS), val);
 566         return -EIO;
 567 }
 568
 569 /* receive a response */
 570 static unsigned int azx_single_get_response(struct hda_codec *codec)
 571 {
 572         struct azx *chip = codec->bus->private_data;
 573         int timeout = 50;
 574
 575         while (timeout--) {
 576                 /* check IRV busy bit */
 577                 if (azx_readw(chip, IRS) & ICH6_IRS_VALID)
 578                         return azx_readl(chip, IR);
 579                 udelay(1);
 580         }
 581         snd_printd(SFX "get_response timeout: IRS=0x%x\n", azx_readw(chip, IRS));
 582         return (unsigned int)-1;
 583 }
 584
 585 /*
 586  * The below are the main callbacks from hda_codec.
 587  *
 588  * They are just the skeleton to call sub-callbacks according to the
 589  * current setting of chip->single_cmd.
 590  */
 591
 592 /* send a command */
 593 static int azx_send_cmd(struct hda_codec *codec, hda_nid_t nid,
 594                         int direct, unsigned int verb,
 595                         unsigned int para)
 596 {
 597         struct azx *chip = codec->bus->private_data;
 598         if (chip->single_cmd)
 599                 return azx_single_send_cmd(codec, nid, direct, verb, para);
 600         else
 601                 return azx_corb_send_cmd(codec, nid, direct, verb, para);
 602 }
 603
 604 /* get a response */
 605 static unsigned int azx_get_response(struct hda_codec *codec)
 606 {
 607         struct azx *chip = codec->bus->private_data;
 608         if (chip->single_cmd)
 609                 return azx_single_get_response(codec);
 610         else
 611                 return azx_rirb_get_response(codec);
 612 }
 613
 614
 615 /* reset codec link */
 616 static int azx_reset(struct azx *chip)
 617 {
 618         int count;
 619
 620         /* reset controller */
 621         azx_writel(chip, GCTL, azx_readl(chip, GCTL) & ~ICH6_GCTL_RESET);
 622
 623         count = 50;
 624         while (azx_readb(chip, GCTL) && --count)
 625                 msleep(1);
 626
 627         /* delay for >= 100us for codec PLL to settle per spec
 628          * Rev 0.9 section 5.5.1
 629          */
 630         msleep(1);
 631
 632         /* Bring controller out of reset */
 633         azx_writeb(chip, GCTL, azx_readb(chip, GCTL) | ICH6_GCTL_RESET);
 634
 635         count = 50;
 636         while (! azx_readb(chip, GCTL) && --count)
 637                 msleep(1);
 638
 639         /* Brent Chartrand said to wait >= 540us for codecs to intialize */
 640         msleep(1);
 641
 642         /* check to see if controller is ready */
 643         if (! azx_readb(chip, GCTL)) {
 644                 snd_printd("azx_reset: controller not ready!\n");
 645                 return -EBUSY;
 646         }
 647
 648         /* Accept unsolicited responses */
 649         azx_writel(chip, GCTL, azx_readl(chip, GCTL) | ICH6_GCTL_UREN);
 650
 651         /* detect codecs */
 652         if (! chip->codec_mask) {
 653                 chip->codec_mask = azx_readw(chip, STATESTS);
 654                 snd_printdd("codec_mask = 0x%x\n", chip->codec_mask);
 655         }
 656
 657         return 0;
 658 }
 659
 660
 661 /*
 662  * Lowlevel interface
 663  */
 664
 665 /* enable interrupts */
 666 static void azx_int_enable(struct azx *chip)
 667 {
 668         /* enable controller CIE and GIE */
 669         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) |
 670                    ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN);
 671 }
 672
 673 /* disable interrupts */
 674 static void azx_int_disable(struct azx *chip)
 675 {
 676         int i;
 677
 678         /* disable interrupts in stream descriptor */
 679         for (i = 0; i < chip->num_streams; i++) {
 680                 struct azx_dev *azx_dev = &chip->azx_dev[i];
 681                 azx_sd_writeb(azx_dev, SD_CTL,
 682                               azx_sd_readb(azx_dev, SD_CTL) & ~SD_INT_MASK);
 683         }
 684
 685         /* disable SIE for all streams */
 686         azx_writeb(chip, INTCTL, 0);
 687
 688         /* disable controller CIE and GIE */
 689         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) &
 690                    ~(ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN));
 691 }
 692
 693 /* clear interrupts */
 694 static void azx_int_clear(struct azx *chip)
 695 {
 696         int i;
 697
 698         /* clear stream status */
 699         for (i = 0; i < chip->num_streams; i++) {
 700                 struct azx_dev *azx_dev = &chip->azx_dev[i];
 701                 azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
 702         }
 703
 704         /* clear STATESTS */
 705         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
 706
 707         /* clear rirb status */
 708         azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
 709
 710         /* clear int status */
 711         azx_writel(chip, INTSTS, ICH6_INT_CTRL_EN | ICH6_INT_ALL_STREAM);
 712 }
 713
 714 /* start a stream */
 715 static void azx_stream_start(struct azx *chip, struct azx_dev *azx_dev)
 716 {
 717         /* enable SIE */
 718         azx_writeb(chip, INTCTL,
 719                    azx_readb(chip, INTCTL) | (1 << azx_dev->index));
 720         /* set DMA start and interrupt mask */
 721         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
 722                       SD_CTL_DMA_START | SD_INT_MASK);
 723 }
 724
 725 /* stop a stream */
 726 static void azx_stream_stop(struct azx *chip, struct azx_dev *azx_dev)
 727 {
 728         /* stop DMA */
 729         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
 730                       ~(SD_CTL_DMA_START | SD_INT_MASK));
 731         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK); /* to be sure */
 732         /* disable SIE */
 733         azx_writeb(chip, INTCTL,
 734                    azx_readb(chip, INTCTL) & ~(1 << azx_dev->index));
 735 }
 736
 737
 738 /*
 739  * initialize the chip
 740  */
 741 static void azx_init_chip(struct azx *chip)
 742 {
 743         unsigned char reg;
 744
 745         /* Clear bits 0-2 of PCI register TCSEL (at offset 0x44)
 746          * TCSEL == Traffic Class Select Register, which sets PCI express QOS
 747          * Ensuring these bits are 0 clears playback static on some HD Audio codecs
 748          */
 749         pci_read_config_byte (chip->pci, ICH6_PCIREG_TCSEL, &reg);
 750         pci_write_config_byte(chip->pci, ICH6_PCIREG_TCSEL, reg & 0xf8);
 751
 752         /* reset controller */
 753         azx_reset(chip);
 754
 755         /* initialize interrupts */
 756         azx_int_clear(chip);
 757         azx_int_enable(chip);
 758
 759         /* initialize the codec command I/O */
 760         if (! chip->single_cmd)
 761                 azx_init_cmd_io(chip);
 762
 763         /* program the position buffer */
 764         azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr);
 765         azx_writel(chip, DPUBASE, upper_32bit(chip->posbuf.addr));
 766
 767         switch (chip->driver_type) {
 768         case AZX_DRIVER_ATI:
 769                 /* For ATI SB450 azalia HD audio, we need to enable snoop */
 770                 pci_read_config_byte(chip->pci, ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR,
 771                                      &reg);
 772                 pci_write_config_byte(chip->pci, ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR,
 773                                       (reg & 0xf8) | ATI_SB450_HDAUDIO_ENABLE_SNOOP);
 774                 break;
 775         case AZX_DRIVER_NVIDIA:
 776                 /* For NVIDIA HDA, enable snoop */
 777                 pci_read_config_byte(chip->pci,NVIDIA_HDA_TRANSREG_ADDR, &reg);
 778                 pci_write_config_byte(chip->pci,NVIDIA_HDA_TRANSREG_ADDR,
 779                                       (reg & 0xf0) | NVIDIA_HDA_ENABLE_COHBITS);
 780                 break;
 781         }
 782 }
 783
 784
 785 /*
 786  * interrupt handler
 787  */
 788 static irqreturn_t azx_interrupt(int irq, void* dev_id, struct pt_regs *regs)
 789 {
 790         struct azx *chip = dev_id;
 791         struct azx_dev *azx_dev;
 792         u32 status;
 793         int i;
 794
 795         spin_lock(&chip->reg_lock);
 796
 797         status = azx_readl(chip, INTSTS);
 798         if (status == 0) {
 799                 spin_unlock(&chip->reg_lock);
 800                 return IRQ_NONE;
 801         }
 802
 803         for (i = 0; i < chip->num_streams; i++) {
 804                 azx_dev = &chip->azx_dev[i];
 805                 if (status & azx_dev->sd_int_sta_mask) {
 806                         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
 807                         if (azx_dev->substream && azx_dev->running) {
 808                                 azx_dev->period_intr++;
 809                                 spin_unlock(&chip->reg_lock);
 810                                 snd_pcm_period_elapsed(azx_dev->substream);
 811                                 spin_lock(&chip->reg_lock);
 812                         }
 813                 }
 814         }
 815
 816         /* clear rirb int */
 817         status = azx_readb(chip, RIRBSTS);
 818         if (status & RIRB_INT_MASK) {
 819                 if (! chip->single_cmd && (status & RIRB_INT_RESPONSE))
 820                         azx_update_rirb(chip);
 821                 azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
 822         }
 823
 824 #if 0
 825         /* clear state status int */
 826         if (azx_readb(chip, STATESTS) & 0x04)
 827                 azx_writeb(chip, STATESTS, 0x04);
 828 #endif
 829         spin_unlock(&chip->reg_lock);
 830
 831         return IRQ_HANDLED;
 832 }
 833
 834
 835 /*
 836  * set up BDL entries
 837  */
 838 static void azx_setup_periods(struct azx_dev *azx_dev)
 839 {
 840         u32 *bdl = azx_dev->bdl;
 841         dma_addr_t dma_addr = azx_dev->substream->runtime->dma_addr;
 842         int idx;
 843
 844         /* reset BDL address */
 845         azx_sd_writel(azx_dev, SD_BDLPL, 0);
 846         azx_sd_writel(azx_dev, SD_BDLPU, 0);
 847
 848         /* program the initial BDL entries */
 849         for (idx = 0; idx < azx_dev->frags; idx++) {
 850                 unsigned int off = idx << 2; /* 4 dword step */
 851                 dma_addr_t addr = dma_addr + idx * azx_dev->fragsize;
 852                 /* program the address field of the BDL entry */
 853                 bdl[off] = cpu_to_le32((u32)addr);
 854                 bdl[off+1] = cpu_to_le32(upper_32bit(addr));
 855
 856                 /* program the size field of the BDL entry */
 857                 bdl[off+2] = cpu_to_le32(azx_dev->fragsize);
 858
 859                 /* program the IOC to enable interrupt when buffer completes */
 860                 bdl[off+3] = cpu_to_le32(0x01);
 861         }
 862 }
 863
 864 /*
 865  * set up the SD for streaming
 866  */
 867 static int azx_setup_controller(struct azx *chip, struct azx_dev *azx_dev)
 868 {
 869         unsigned char val;
 870         int timeout;
 871
 872         /* make sure the run bit is zero for SD */
 873         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) & ~SD_CTL_DMA_START);
 874         /* reset stream */
 875         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) | SD_CTL_STREAM_RESET);
 876         udelay(3);
 877         timeout = 300;
 878         while (!((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
 879                --timeout)
 880                 ;
 881         val &= ~SD_CTL_STREAM_RESET;
 882         azx_sd_writeb(azx_dev, SD_CTL, val);
 883         udelay(3);
 884
 885         timeout = 300;
 886         /* waiting for hardware to report that the stream is out of reset */
 887         while (((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
 888                --timeout)
 889                 ;
 890
 891         /* program the stream_tag */
 892         azx_sd_writel(azx_dev, SD_CTL,
 893                       (azx_sd_readl(azx_dev, SD_CTL) & ~SD_CTL_STREAM_TAG_MASK) |
 894                       (azx_dev->stream_tag << SD_CTL_STREAM_TAG_SHIFT));
 895
 896         /* program the length of samples in cyclic buffer */
 897         azx_sd_writel(azx_dev, SD_CBL, azx_dev->bufsize);
 898
 899         /* program the stream format */
 900         /* this value needs to be the same as the one programmed */
 901         azx_sd_writew(azx_dev, SD_FORMAT, azx_dev->format_val);
 902
 903         /* program the stream LVI (last valid index) of the BDL */
 904         azx_sd_writew(azx_dev, SD_LVI, azx_dev->frags - 1);
 905
 906         /* program the BDL address */
 907         /* lower BDL address */
 908         azx_sd_writel(azx_dev, SD_BDLPL, (u32)azx_dev->bdl_addr);
 909         /* upper BDL address */
 910         azx_sd_writel(azx_dev, SD_BDLPU, upper_32bit(azx_dev->bdl_addr));
 911
 912         /* enable the position buffer */
 913         if (! (azx_readl(chip, DPLBASE) & ICH6_DPLBASE_ENABLE))
 914                 azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr | ICH6_DPLBASE_ENABLE);
 915
 916         /* set the interrupt enable bits in the descriptor control register */
 917         azx_sd_writel(azx_dev, SD_CTL, azx_sd_readl(azx_dev, SD_CTL) | SD_INT_MASK);
 918
 919         return 0;
 920 }
 921
 922
 923 /*
 924  * Codec initialization
 925  */
 926
 927 static int __devinit azx_codec_create(struct azx *chip, const char *model)
 928 {
 929         struct hda_bus_template bus_temp;
 930         int c, codecs, err;
 931
 932         memset(&bus_temp, 0, sizeof(bus_temp));
 933         bus_temp.private_data = chip;
 934         bus_temp.modelname = model;
 935         bus_temp.pci = chip->pci;
 936         bus_temp.ops.command = azx_send_cmd;
 937         bus_temp.ops.get_response = azx_get_response;
 938
 939         if ((err = snd_hda_bus_new(chip->card, &bus_temp, &chip->bus)) < 0)
 940                 return err;
 941
 942         codecs = 0;
 943         for (c = 0; c < AZX_MAX_CODECS; c++) {
 944                 if ((chip->codec_mask & (1 << c)) & probe_mask) {
 945                         err = snd_hda_codec_new(chip->bus, c, NULL);
 946                         if (err < 0)
 947                                 continue;
 948                         codecs++;
 949                 }
 950         }
 951         if (! codecs) {
 952                 snd_printk(KERN_ERR SFX "no codecs initialized\n");
 953                 return -ENXIO;
 954         }
 955
 956         return 0;
 957 }
 958
 959
 960 /*
 961  * PCM support
 962  */
 963
 964 /* assign a stream for the PCM */
 965 static inline struct azx_dev *azx_assign_device(struct azx *chip, int stream)
 966 {
 967         int dev, i, nums;
 968         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 969                 dev = chip->playback_index_offset;
 970                 nums = chip->playback_streams;
 971         } else {
 972                 dev = chip->capture_index_offset;
 973                 nums = chip->capture_streams;
 974         }
 975         for (i = 0; i < nums; i++, dev++)
 976                 if (! chip->azx_dev[dev].opened) {
 977                         chip->azx_dev[dev].opened = 1;
 978                         return &chip->azx_dev[dev];
 979                 }
 980         return NULL;
 981 }
 982
 983 /* release the assigned stream */
 984 static inline void azx_release_device(struct azx_dev *azx_dev)
 985 {
 986         azx_dev->opened = 0;
 987 }
 988
 989 static struct snd_pcm_hardware azx_pcm_hw = {
 990         .info =                 (SNDRV_PCM_INFO_MMAP | SNDRV_PCM_INFO_INTERLEAVED |
 991                                  SNDRV_PCM_INFO_BLOCK_TRANSFER |
 992                                  SNDRV_PCM_INFO_MMAP_VALID |
 993                                  SNDRV_PCM_INFO_PAUSE /*|*/
 994                                  /*SNDRV_PCM_INFO_RESUME*/),
 995         .formats =              SNDRV_PCM_FMTBIT_S16_LE,
 996         .rates =                SNDRV_PCM_RATE_48000,
 997         .rate_min =             48000,
 998         .rate_max =             48000,
 999         .channels_min =         2,
1000         .channels_max =         2,
1001         .buffer_bytes_max =     AZX_MAX_BUF_SIZE,
1002         .period_bytes_min =     128,
1003         .period_bytes_max =     AZX_MAX_BUF_SIZE / 2,
1004         .periods_min =          2,
1005         .periods_max =          AZX_MAX_FRAG,
1006         .fifo_size =            0,
1007 };
1008
1009 struct azx_pcm {
1010         struct azx *chip;
1011         struct hda_codec *codec;
1012         struct hda_pcm_stream *hinfo[2];
1013 };
1014
1015 static int azx_pcm_open(struct snd_pcm_substream *substream)
1016 {
1017         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1018         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1019         struct azx *chip = apcm->chip;
1020         struct azx_dev *azx_dev;
1021         struct snd_pcm_runtime *runtime = substream->runtime;
1022         unsigned long flags;
1023         int err;
1024
1025         mutex_lock(&chip->open_mutex);
1026         azx_dev = azx_assign_device(chip, substream->stream);
1027         if (azx_dev == NULL) {
1028                 mutex_unlock(&chip->open_mutex);
1029                 return -EBUSY;
1030         }
1031         runtime->hw = azx_pcm_hw;
1032         runtime->hw.channels_min = hinfo->channels_min;
1033         runtime->hw.channels_max = hinfo->channels_max;
1034         runtime->hw.formats = hinfo->formats;
1035         runtime->hw.rates = hinfo->rates;
1036         snd_pcm_limit_hw_rates(runtime);
1037         snd_pcm_hw_constraint_integer(runtime, SNDRV_PCM_HW_PARAM_PERIODS);
1038         if ((err = hinfo->ops.open(hinfo, apcm->codec, substream)) < 0) {
1039                 azx_release_device(azx_dev);
1040                 mutex_unlock(&chip->open_mutex);
1041                 return err;
1042         }
1043         spin_lock_irqsave(&chip->reg_lock, flags);
1044         azx_dev->substream = substream;
1045         azx_dev->running = 0;
1046         spin_unlock_irqrestore(&chip->reg_lock, flags);
1047
1048         runtime->private_data = azx_dev;
1049         mutex_unlock(&chip->open_mutex);
1050         return 0;
1051 }
1052
1053 static int azx_pcm_close(struct snd_pcm_substream *substream)
1054 {
1055         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1056         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1057         struct azx *chip = apcm->chip;
1058         struct azx_dev *azx_dev = get_azx_dev(substream);
1059         unsigned long flags;
1060
1061         mutex_lock(&chip->open_mutex);
1062         spin_lock_irqsave(&chip->reg_lock, flags);
1063         azx_dev->substream = NULL;
1064         azx_dev->running = 0;
1065         spin_unlock_irqrestore(&chip->reg_lock, flags);
1066         azx_release_device(azx_dev);
1067         hinfo->ops.close(hinfo, apcm->codec, substream);
1068         mutex_unlock(&chip->open_mutex);
1069         return 0;
1070 }
1071
1072 static int azx_pcm_hw_params(struct snd_pcm_substream *substream, struct snd_pcm_hw_params *hw_params)
1073 {
1074         return snd_pcm_lib_malloc_pages(substream, params_buffer_bytes(hw_params));
1075 }
1076
1077 static int azx_pcm_hw_free(struct snd_pcm_substream *substream)
1078 {
1079         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1080         struct azx_dev *azx_dev = get_azx_dev(substream);
1081         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1082
1083         /* reset BDL address */
1084         azx_sd_writel(azx_dev, SD_BDLPL, 0);
1085         azx_sd_writel(azx_dev, SD_BDLPU, 0);
1086         azx_sd_writel(azx_dev, SD_CTL, 0);
1087
1088         hinfo->ops.cleanup(hinfo, apcm->codec, substream);
1089
1090         return snd_pcm_lib_free_pages(substream);
1091 }
1092
1093 static int azx_pcm_prepare(struct snd_pcm_substream *substream)
1094 {
1095         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1096         struct azx *chip = apcm->chip;
1097         struct azx_dev *azx_dev = get_azx_dev(substream);
1098         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1099         struct snd_pcm_runtime *runtime = substream->runtime;
1100
1101         azx_dev->bufsize = snd_pcm_lib_buffer_bytes(substream);
1102         azx_dev->fragsize = snd_pcm_lib_period_bytes(substream);
1103         azx_dev->frags = azx_dev->bufsize / azx_dev->fragsize;
1104         azx_dev->format_val = snd_hda_calc_stream_format(runtime->rate,
1105                                                          runtime->channels,
1106                                                          runtime->format,
1107                                                          hinfo->maxbps);
1108         if (! azx_dev->format_val) {
1109                 snd_printk(KERN_ERR SFX "invalid format_val, rate=%d, ch=%d, format=%d\n",
1110                            runtime->rate, runtime->channels, runtime->format);
1111                 return -EINVAL;
1112         }
1113
1114         snd_printdd("azx_pcm_prepare: bufsize=0x%x, fragsize=0x%x, format=0x%x\n",
1115                     azx_dev->bufsize, azx_dev->fragsize, azx_dev->format_val);
1116         azx_setup_periods(azx_dev);
1117         azx_setup_controller(chip, azx_dev);
1118         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1119                 azx_dev->fifo_size = azx_sd_readw(azx_dev, SD_FIFOSIZE) + 1;
1120         else
1121                 azx_dev->fifo_size = 0;
1122
1123         return hinfo->ops.prepare(hinfo, apcm->codec, azx_dev->stream_tag,
1124                                   azx_dev->format_val, substream);
1125 }
1126
1127 static int azx_pcm_trigger(struct snd_pcm_substream *substream, int cmd)
1128 {
1129         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1130         struct azx_dev *azx_dev = get_azx_dev(substream);
1131         struct azx *chip = apcm->chip;
1132         int err = 0;
1133
1134         spin_lock(&chip->reg_lock);
1135         switch (cmd) {
1136         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
1137         case SNDRV_PCM_TRIGGER_RESUME:
1138         case SNDRV_PCM_TRIGGER_START:
1139                 azx_stream_start(chip, azx_dev);
1140                 azx_dev->running = 1;
1141                 break;
1142         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
1143         case SNDRV_PCM_TRIGGER_SUSPEND:
1144         case SNDRV_PCM_TRIGGER_STOP:
1145                 azx_stream_stop(chip, azx_dev);
1146                 azx_dev->running = 0;
1147                 break;
1148         default:
1149                 err = -EINVAL;
1150         }
1151         spin_unlock(&chip->reg_lock);
1152         if (cmd == SNDRV_PCM_TRIGGER_PAUSE_PUSH ||
1153             cmd == SNDRV_PCM_TRIGGER_SUSPEND ||
1154             cmd == SNDRV_PCM_TRIGGER_STOP) {
1155                 int timeout = 5000;
1156                 while (azx_sd_readb(azx_dev, SD_CTL) & SD_CTL_DMA_START && --timeout)
1157                         ;
1158         }
1159         return err;
1160 }
1161
1162 static snd_pcm_uframes_t azx_pcm_pointer(struct snd_pcm_substream *substream)
1163 {
1164         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1165         struct azx *chip = apcm->chip;
1166         struct azx_dev *azx_dev = get_azx_dev(substream);
1167         unsigned int pos;
1168
1169         if (chip->position_fix == POS_FIX_POSBUF ||
1170             chip->position_fix == POS_FIX_AUTO) {
1171                 /* use the position buffer */
1172                 pos = *azx_dev->posbuf;
1173                 if (chip->position_fix == POS_FIX_AUTO &&
1174                     azx_dev->period_intr == 1 && ! pos) {
1175                         printk(KERN_WARNING
1176                                "hda-intel: Invalid position buffer, "
1177                                "using LPIB read method instead.\n");
1178                         chip->position_fix = POS_FIX_NONE;
1179                         goto read_lpib;
1180                 }
1181         } else {
1182         read_lpib:
1183                 /* read LPIB */
1184                 pos = azx_sd_readl(azx_dev, SD_LPIB);
1185                 if (chip->position_fix == POS_FIX_FIFO)
1186                         pos += azx_dev->fifo_size;
1187         }
1188         if (pos >= azx_dev->bufsize)
1189                 pos = 0;
1190         return bytes_to_frames(substream->runtime, pos);
1191 }
1192
1193 static struct snd_pcm_ops azx_pcm_ops = {
1194         .open = azx_pcm_open,
1195         .close = azx_pcm_close,
1196         .ioctl = snd_pcm_lib_ioctl,
1197         .hw_params = azx_pcm_hw_params,
1198         .hw_free = azx_pcm_hw_free,
1199         .prepare = azx_pcm_prepare,
1200         .trigger = azx_pcm_trigger,
1201         .pointer = azx_pcm_pointer,
1202 };
1203
1204 static void azx_pcm_free(struct snd_pcm *pcm)
1205 {
1206         kfree(pcm->private_data);
1207 }
1208
1209 static int __devinit create_codec_pcm(struct azx *chip, struct hda_codec *codec,
1210                                       struct hda_pcm *cpcm, int pcm_dev)
1211 {
1212         int err;
1213         struct snd_pcm *pcm;
1214         struct azx_pcm *apcm;
1215
1216         snd_assert(cpcm->stream[0].substreams || cpcm->stream[1].substreams, return -EINVAL);
1217         snd_assert(cpcm->name, return -EINVAL);
1218
1219         err = snd_pcm_new(chip->card, cpcm->name, pcm_dev,
1220                           cpcm->stream[0].substreams, cpcm->stream[1].substreams,
1221                           &pcm);
1222         if (err < 0)
1223                 return err;
1224         strcpy(pcm->name, cpcm->name);
1225         apcm = kmalloc(sizeof(*apcm), GFP_KERNEL);
1226         if (apcm == NULL)
1227                 return -ENOMEM;
1228         apcm->chip = chip;
1229         apcm->codec = codec;
1230         apcm->hinfo[0] = &cpcm->stream[0];
1231         apcm->hinfo[1] = &cpcm->stream[1];
1232         pcm->private_data = apcm;
1233         pcm->private_free = azx_pcm_free;
1234         if (cpcm->stream[0].substreams)
1235                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_PLAYBACK, &azx_pcm_ops);
1236         if (cpcm->stream[1].substreams)
1237                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_CAPTURE, &azx_pcm_ops);
1238         snd_pcm_lib_preallocate_pages_for_all(pcm, SNDRV_DMA_TYPE_DEV,
1239                                               snd_dma_pci_data(chip->pci),
1240                                               1024 * 64, 1024 * 128);
1241         chip->pcm[pcm_dev] = pcm;
1242         chip->pcm_devs = pcm_dev + 1;
1243
1244         return 0;
1245 }
1246
1247 static int __devinit azx_pcm_create(struct azx *chip)
1248 {
1249         struct list_head *p;
1250         struct hda_codec *codec;
1251         int c, err;
1252         int pcm_dev;
1253
1254         if ((err = snd_hda_build_pcms(chip->bus)) < 0)
1255                 return err;
1256
1257         /* create audio PCMs */
1258         pcm_dev = 0;
1259         list_for_each(p, &chip->bus->codec_list) {
1260                 codec = list_entry(p, struct hda_codec, list);
1261                 for (c = 0; c < codec->num_pcms; c++) {
1262                         if (codec->pcm_info[c].is_modem)
1263                                 continue; /* create later */
1264                         if (pcm_dev >= AZX_MAX_AUDIO_PCMS) {
1265                                 snd_printk(KERN_ERR SFX "Too many audio PCMs\n");
1266                                 return -EINVAL;
1267                         }
1268                         err = create_codec_pcm(chip, codec, &codec->pcm_info[c], pcm_dev);
1269                         if (err < 0)
1270                                 return err;
1271                         pcm_dev++;
1272                 }
1273         }
1274
1275         /* create modem PCMs */
1276         pcm_dev = AZX_MAX_AUDIO_PCMS;
1277         list_for_each(p, &chip->bus->codec_list) {
1278                 codec = list_entry(p, struct hda_codec, list);
1279                 for (c = 0; c < codec->num_pcms; c++) {
1280                         if (! codec->pcm_info[c].is_modem)
1281                                 continue; /* already created */
1282                         if (pcm_dev >= AZX_MAX_PCMS) {
1283                                 snd_printk(KERN_ERR SFX "Too many modem PCMs\n");
1284                                 return -EINVAL;
1285                         }
1286                         err = create_codec_pcm(chip, codec, &codec->pcm_info[c], pcm_dev);
1287                         if (err < 0)
1288                                 return err;
1289                         chip->pcm[pcm_dev]->dev_class = SNDRV_PCM_CLASS_MODEM;
1290                         pcm_dev++;
1291                 }
1292         }
1293         return 0;
1294 }
1295
1296 /*
1297  * mixer creation - all stuff is implemented in hda module
1298  */
1299 static int __devinit azx_mixer_create(struct azx *chip)
1300 {
1301         return snd_hda_build_controls(chip->bus);
1302 }
1303
1304
1305 /*
1306  * initialize SD streams
1307  */
1308 static int __devinit azx_init_stream(struct azx *chip)
1309 {
1310         int i;
1311
1312         /* initialize each stream (aka device)
1313          * assign the starting bdl address to each stream (device) and initialize
1314          */
1315         for (i = 0; i < chip->num_streams; i++) {
1316                 unsigned int off = sizeof(u32) * (i * AZX_MAX_FRAG * 4);
1317                 struct azx_dev *azx_dev = &chip->azx_dev[i];
1318                 azx_dev->bdl = (u32 *)(chip->bdl.area + off);
1319                 azx_dev->bdl_addr = chip->bdl.addr + off;
1320                 azx_dev->posbuf = (volatile u32 *)(chip->posbuf.area + i * 8);
1321                 /* offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
1322                 azx_dev->sd_addr = chip->remap_addr + (0x20 * i + 0x80);
1323                 /* int mask: SDI0=0x01, SDI1=0x02, ... SDO3=0x80 */
1324                 azx_dev->sd_int_sta_mask = 1 << i;
1325                 /* stream tag: must be non-zero and unique */
1326                 azx_dev->index = i;
1327                 azx_dev->stream_tag = i + 1;
1328         }
1329
1330         return 0;
1331 }
1332
1333
1334 #ifdef CONFIG_PM
1335 /*
1336  * power management
1337  */
1338 static int azx_suspend(struct pci_dev *pci, pm_message_t state)
1339 {
1340         struct snd_card *card = pci_get_drvdata(pci);
1341         struct azx *chip = card->private_data;
1342         int i;
1343
1344         snd_power_change_state(card, SNDRV_CTL_POWER_D3hot);
1345         for (i = 0; i < chip->pcm_devs; i++)
1346                 snd_pcm_suspend_all(chip->pcm[i]);
1347         snd_hda_suspend(chip->bus, state);
1348         azx_free_cmd_io(chip);
1349         pci_disable_device(pci);
1350         pci_save_state(pci);
1351         return 0;
1352 }
1353
1354 static int azx_resume(struct pci_dev *pci)
1355 {
1356         struct snd_card *card = pci_get_drvdata(pci);
1357         struct azx *chip = card->private_data;
1358
1359         pci_restore_state(pci);
1360         pci_enable_device(pci);
1361         pci_set_master(pci);
1362         azx_init_chip(chip);
1363         snd_hda_resume(chip->bus);
1364         snd_power_change_state(card, SNDRV_CTL_POWER_D0);
1365         return 0;
1366 }
1367 #endif /* CONFIG_PM */
1368
1369
1370 /*
1371  * destructor
1372  */
1373 static int azx_free(struct azx *chip)
1374 {
1375         if (chip->initialized) {
1376                 int i;
1377
1378                 for (i = 0; i < chip->num_streams; i++)
1379                         azx_stream_stop(chip, &chip->azx_dev[i]);
1380
1381                 /* disable interrupts */
1382                 azx_int_disable(chip);
1383                 azx_int_clear(chip);
1384
1385                 /* disable CORB/RIRB */
1386                 azx_free_cmd_io(chip);
1387
1388                 /* disable position buffer */
1389                 azx_writel(chip, DPLBASE, 0);
1390                 azx_writel(chip, DPUBASE, 0);
1391
1392                 /* wait a little for interrupts to finish */
1393                 msleep(1);
1394         }
1395
1396         if (chip->remap_addr)
1397                 iounmap(chip->remap_addr);
1398         if (chip->irq >= 0)
1399                 free_irq(chip->irq, (void*)chip);
1400
1401         if (chip->bdl.area)
1402                 snd_dma_free_pages(&chip->bdl);
1403         if (chip->rb.area)
1404                 snd_dma_free_pages(&chip->rb);
1405         if (chip->posbuf.area)
1406                 snd_dma_free_pages(&chip->posbuf);
1407         pci_release_regions(chip->pci);
1408         pci_disable_device(chip->pci);
1409         kfree(chip->azx_dev);
1410         kfree(chip);
1411
1412         return 0;
1413 }
1414
1415 static int azx_dev_free(struct snd_device *device)
1416 {
1417         return azx_free(device->device_data);
1418 }
1419
1420 /*
1421  * constructor
1422  */
1423 static int __devinit azx_create(struct snd_card *card, struct pci_dev *pci,
1424                                 int driver_type,
1425                                 struct azx **rchip)
1426 {
1427         struct azx *chip;
1428         int err = 0;
1429         static struct snd_device_ops ops = {
1430                 .dev_free = azx_dev_free,
1431         };
1432
1433         *rchip = NULL;
1434
1435         if ((err = pci_enable_device(pci)) < 0)
1436                 return err;
1437
1438         chip = kzalloc(sizeof(*chip), GFP_KERNEL);
1439
1440         if (NULL == chip) {
1441                 snd_printk(KERN_ERR SFX "cannot allocate chip\n");
1442                 pci_disable_device(pci);
1443                 return -ENOMEM;
1444         }
1445
1446         spin_lock_init(&chip->reg_lock);
1447         mutex_init(&chip->open_mutex);
1448         chip->card = card;
1449         chip->pci = pci;
1450         chip->irq = -1;
1451         chip->driver_type = driver_type;
1452
1453         chip->position_fix = position_fix;
1454         chip->single_cmd = single_cmd;
1455
1456 #if BITS_PER_LONG != 64
1457         /* Fix up base address on ULI M5461 */
1458         if (chip->driver_type == AZX_DRIVER_ULI) {
1459                 u16 tmp3;
1460                 pci_read_config_word(pci, 0x40, &tmp3);
1461                 pci_write_config_word(pci, 0x40, tmp3 | 0x10);
1462                 pci_write_config_dword(pci, PCI_BASE_ADDRESS_1, 0);
1463         }
1464 #endif
1465
1466         if ((err = pci_request_regions(pci, "ICH HD audio")) < 0) {
1467                 kfree(chip);
1468                 pci_disable_device(pci);
1469                 return err;
1470         }
1471
1472         chip->addr = pci_resource_start(pci,0);
1473         chip->remap_addr = ioremap_nocache(chip->addr, pci_resource_len(pci,0));
1474         if (chip->remap_addr == NULL) {
1475                 snd_printk(KERN_ERR SFX "ioremap error\n");
1476                 err = -ENXIO;
1477                 goto errout;
1478         }
1479
1480         if (request_irq(pci->irq, azx_interrupt, SA_INTERRUPT|SA_SHIRQ,
1481                         "HDA Intel", (void*)chip)) {
1482                 snd_printk(KERN_ERR SFX "unable to grab IRQ %d\n", pci->irq);
1483                 err = -EBUSY;
1484                 goto errout;
1485         }
1486         chip->irq = pci->irq;
1487
1488         pci_set_master(pci);
1489         synchronize_irq(chip->irq);
1490
1491         switch (chip->driver_type) {
1492         case AZX_DRIVER_ULI:
1493                 chip->playback_streams = ULI_NUM_PLAYBACK;
1494                 chip->capture_streams = ULI_NUM_CAPTURE;
1495                 chip->playback_index_offset = ULI_PLAYBACK_INDEX;
1496                 chip->capture_index_offset = ULI_CAPTURE_INDEX;
1497                 break;
1498         default:
1499                 chip->playback_streams = ICH6_NUM_PLAYBACK;
1500                 chip->capture_streams = ICH6_NUM_CAPTURE;
1501                 chip->playback_index_offset = ICH6_PLAYBACK_INDEX;
1502                 chip->capture_index_offset = ICH6_CAPTURE_INDEX;
1503                 break;
1504         }
1505         chip->num_streams = chip->playback_streams + chip->capture_streams;
1506         chip->azx_dev = kcalloc(chip->num_streams, sizeof(*chip->azx_dev), GFP_KERNEL);
1507         if (! chip->azx_dev) {
1508                 snd_printk(KERN_ERR "cannot malloc azx_dev\n");
1509                 goto errout;
1510         }
1511
1512         /* allocate memory for the BDL for each stream */
1513         if ((err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
1514                                        BDL_SIZE, &chip->bdl)) < 0) {
1515                 snd_printk(KERN_ERR SFX "cannot allocate BDL\n");
1516                 goto errout;
1517         }
1518         /* allocate memory for the position buffer */
1519         if ((err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV, snd_dma_pci_data(chip->pci),
1520                                        chip->num_streams * 8, &chip->posbuf)) < 0) {
1521                 snd_printk(KERN_ERR SFX "cannot allocate posbuf\n");
1522                 goto errout;
1523         }
1524         /* allocate CORB/RIRB */
1525         if (! chip->single_cmd)
1526                 if ((err = azx_alloc_cmd_io(chip)) < 0)
1527                         goto errout;
1528
1529         /* initialize streams */
1530         azx_init_stream(chip);
1531
1532         /* initialize chip */
1533         azx_init_chip(chip);
1534
1535         chip->initialized = 1;
1536
1537         /* codec detection */
1538         if (! chip->codec_mask) {
1539                 snd_printk(KERN_ERR SFX "no codecs found!\n");
1540                 err = -ENODEV;
1541                 goto errout;
1542         }
1543
1544         if ((err = snd_device_new(card, SNDRV_DEV_LOWLEVEL, chip, &ops)) <0) {
1545                 snd_printk(KERN_ERR SFX "Error creating device [card]!\n");
1546                 goto errout;
1547         }
1548
1549         strcpy(card->driver, "HDA-Intel");
1550         strcpy(card->shortname, driver_short_names[chip->driver_type]);
1551         sprintf(card->longname, "%s at 0x%lx irq %i", card->shortname, chip->addr, chip->irq);
1552
1553         *rchip = chip;
1554         return 0;
1555
1556  errout:
1557         azx_free(chip);
1558         return err;
1559 }
1560
1561 static int __devinit azx_probe(struct pci_dev *pci, const struct pci_device_id *pci_id)
1562 {
1563         struct snd_card *card;
1564         struct azx *chip;
1565         int err = 0;
1566
1567         card = snd_card_new(index, id, THIS_MODULE, 0);
1568         if (NULL == card) {
1569                 snd_printk(KERN_ERR SFX "Error creating card!\n");
1570                 return -ENOMEM;
1571         }
1572
1573         if ((err = azx_create(card, pci, pci_id->driver_data,
1574                               &chip)) < 0) {
1575                 snd_card_free(card);
1576                 return err;
1577         }
1578         card->private_data = chip;
1579
1580         /* create codec instances */
1581         if ((err = azx_codec_create(chip, model)) < 0) {
1582                 snd_card_free(card);
1583                 return err;
1584         }
1585
1586         /* create PCM streams */
1587         if ((err = azx_pcm_create(chip)) < 0) {
1588                 snd_card_free(card);
1589                 return err;
1590         }
1591
1592         /* create mixer controls */
1593         if ((err = azx_mixer_create(chip)) < 0) {
1594                 snd_card_free(card);
1595                 return err;
1596         }
1597
1598         snd_card_set_dev(card, &pci->dev);
1599
1600         if ((err = snd_card_register(card)) < 0) {
1601                 snd_card_free(card);
1602                 return err;
1603         }
1604
1605         pci_set_drvdata(pci, card);
1606
1607         return err;
1608 }
1609
1610 static void __devexit azx_remove(struct pci_dev *pci)
1611 {
1612         snd_card_free(pci_get_drvdata(pci));
1613         pci_set_drvdata(pci, NULL);
1614 }
1615
1616 /* PCI IDs */
1617 static struct pci_device_id azx_ids[] = {
1618         { 0x8086, 0x2668, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH6 */
1619         { 0x8086, 0x27d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH7 */
1620         { 0x8086, 0x269a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ESB2 */
1621         { 0x8086, 0x284b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH8 */
1622         { 0x1002, 0x437b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB450 */
1623         { 0x1002, 0x4383, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB600 */
1624         { 0x1106, 0x3288, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_VIA }, /* VIA VT8251/VT8237A */
1625         { 0x1039, 0x7502, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_SIS }, /* SIS966 */
1626         { 0x10b9, 0x5461, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ULI }, /* ULI M5461 */
1627         { 0x10de, 0x026c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA 026c */
1628         { 0x10de, 0x0371, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA 0371 */
1629         { 0, }
1630 };
1631 MODULE_DEVICE_TABLE(pci, azx_ids);
1632
1633 /* pci_driver definition */
1634 static struct pci_driver driver = {
1635         .name = "HDA Intel",
1636         .id_table = azx_ids,
1637         .probe = azx_probe,
1638         .remove = __devexit_p(azx_remove),
1639 #ifdef CONFIG_PM
1640         .suspend = azx_suspend,
1641         .resume = azx_resume,
1642 #endif
1643 };
1644
1645 static int __init alsa_card_azx_init(void)
1646 {
1647         return pci_register_driver(&driver);
1648 }
1649
1650 static void __exit alsa_card_azx_exit(void)
1651 {
1652         pci_unregister_driver(&driver);
1653 }
1654
1655 module_init(alsa_card_azx_init)
1656 module_exit(alsa_card_azx_exit)