Merge master.kernel.org:/pub/scm/linux/kernel/git/davej/cpufreq
[linux-2.6] / arch / mips / kernel / traps.c
1 /*
2  * This file is subject to the terms and conditions of the GNU General Public
3  * License.  See the file "COPYING" in the main directory of this archive
4  * for more details.
5  *
6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
7  * Copyright (C) 1995, 1996 Paul M. Antoine
8  * Copyright (C) 1998 Ulf Carlsson
9  * Copyright (C) 1999 Silicon Graphics, Inc.
10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
11  * Copyright (C) 2000, 01 MIPS Technologies, Inc.
12  * Copyright (C) 2002, 2003, 2004, 2005  Maciej W. Rozycki
13  */
14 #include <linux/init.h>
15 #include <linux/mm.h>
16 #include <linux/module.h>
17 #include <linux/sched.h>
18 #include <linux/smp.h>
19 #include <linux/smp_lock.h>
20 #include <linux/spinlock.h>
21 #include <linux/kallsyms.h>
22 #include <linux/bootmem.h>
23 #include <linux/interrupt.h>
24
25 #include <asm/bootinfo.h>
26 #include <asm/branch.h>
27 #include <asm/break.h>
28 #include <asm/cpu.h>
29 #include <asm/dsp.h>
30 #include <asm/fpu.h>
31 #include <asm/mipsregs.h>
32 #include <asm/mipsmtregs.h>
33 #include <asm/module.h>
34 #include <asm/pgtable.h>
35 #include <asm/ptrace.h>
36 #include <asm/sections.h>
37 #include <asm/system.h>
38 #include <asm/tlbdebug.h>
39 #include <asm/traps.h>
40 #include <asm/uaccess.h>
41 #include <asm/mmu_context.h>
42 #include <asm/watch.h>
43 #include <asm/types.h>
44
45 extern asmlinkage void handle_int(void);
46 extern asmlinkage void handle_tlbm(void);
47 extern asmlinkage void handle_tlbl(void);
48 extern asmlinkage void handle_tlbs(void);
49 extern asmlinkage void handle_adel(void);
50 extern asmlinkage void handle_ades(void);
51 extern asmlinkage void handle_ibe(void);
52 extern asmlinkage void handle_dbe(void);
53 extern asmlinkage void handle_sys(void);
54 extern asmlinkage void handle_bp(void);
55 extern asmlinkage void handle_ri(void);
56 extern asmlinkage void handle_cpu(void);
57 extern asmlinkage void handle_ov(void);
58 extern asmlinkage void handle_tr(void);
59 extern asmlinkage void handle_fpe(void);
60 extern asmlinkage void handle_mdmx(void);
61 extern asmlinkage void handle_watch(void);
62 extern asmlinkage void handle_mt(void);
63 extern asmlinkage void handle_dsp(void);
64 extern asmlinkage void handle_mcheck(void);
65 extern asmlinkage void handle_reserved(void);
66
67 extern int fpu_emulator_cop1Handler(struct pt_regs *xcp,
68         struct mips_fpu_struct *ctx);
69
70 void (*board_be_init)(void);
71 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
72 void (*board_nmi_handler_setup)(void);
73 void (*board_ejtag_handler_setup)(void);
74 void (*board_bind_eic_interrupt)(int irq, int regset);
75
76
77 static void show_raw_backtrace(unsigned long reg29)
78 {
79         unsigned long *sp = (unsigned long *)reg29;
80         unsigned long addr;
81
82         printk("Call Trace:");
83 #ifdef CONFIG_KALLSYMS
84         printk("\n");
85 #endif
86         while (!kstack_end(sp)) {
87                 addr = *sp++;
88                 if (__kernel_text_address(addr))
89                         print_ip_sym(addr);
90         }
91         printk("\n");
92 }
93
94 #ifdef CONFIG_KALLSYMS
95 static int raw_show_trace;
96 static int __init set_raw_show_trace(char *str)
97 {
98         raw_show_trace = 1;
99         return 1;
100 }
101 __setup("raw_show_trace", set_raw_show_trace);
102
103 extern unsigned long unwind_stack(struct task_struct *task, unsigned long *sp,
104                                   unsigned long pc, unsigned long ra);
105
106 static void show_backtrace(struct task_struct *task, struct pt_regs *regs)
107 {
108         unsigned long sp = regs->regs[29];
109         unsigned long ra = regs->regs[31];
110         unsigned long pc = regs->cp0_epc;
111
112         if (raw_show_trace || !__kernel_text_address(pc)) {
113                 show_raw_backtrace(sp);
114                 return;
115         }
116         printk("Call Trace:\n");
117         do {
118                 print_ip_sym(pc);
119                 pc = unwind_stack(task, &sp, pc, ra);
120                 ra = 0;
121         } while (pc);
122         printk("\n");
123 }
124 #else
125 #define show_backtrace(task, r) show_raw_backtrace((r)->regs[29]);
126 #endif
127
128 /*
129  * This routine abuses get_user()/put_user() to reference pointers
130  * with at least a bit of error checking ...
131  */
132 static void show_stacktrace(struct task_struct *task, struct pt_regs *regs)
133 {
134         const int field = 2 * sizeof(unsigned long);
135         long stackdata;
136         int i;
137         unsigned long *sp = (unsigned long *)regs->regs[29];
138
139         printk("Stack :");
140         i = 0;
141         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
142                 if (i && ((i % (64 / field)) == 0))
143                         printk("\n       ");
144                 if (i > 39) {
145                         printk(" ...");
146                         break;
147                 }
148
149                 if (__get_user(stackdata, sp++)) {
150                         printk(" (Bad stack address)");
151                         break;
152                 }
153
154                 printk(" %0*lx", field, stackdata);
155                 i++;
156         }
157         printk("\n");
158         show_backtrace(task, regs);
159 }
160
161 static __always_inline void prepare_frametrace(struct pt_regs *regs)
162 {
163         __asm__ __volatile__(
164                 ".set push\n\t"
165                 ".set noat\n\t"
166 #ifdef CONFIG_64BIT
167                 "1: dla $1, 1b\n\t"
168                 "sd $1, %0\n\t"
169                 "sd $29, %1\n\t"
170                 "sd $31, %2\n\t"
171 #else
172                 "1: la $1, 1b\n\t"
173                 "sw $1, %0\n\t"
174                 "sw $29, %1\n\t"
175                 "sw $31, %2\n\t"
176 #endif
177                 ".set pop\n\t"
178                 : "=m" (regs->cp0_epc),
179                 "=m" (regs->regs[29]), "=m" (regs->regs[31])
180                 : : "memory");
181 }
182
183 void show_stack(struct task_struct *task, unsigned long *sp)
184 {
185         struct pt_regs regs;
186         if (sp) {
187                 regs.regs[29] = (unsigned long)sp;
188                 regs.regs[31] = 0;
189                 regs.cp0_epc = 0;
190         } else {
191                 if (task && task != current) {
192                         regs.regs[29] = task->thread.reg29;
193                         regs.regs[31] = 0;
194                         regs.cp0_epc = task->thread.reg31;
195                 } else {
196                         prepare_frametrace(&regs);
197                 }
198         }
199         show_stacktrace(task, &regs);
200 }
201
202 /*
203  * The architecture-independent dump_stack generator
204  */
205 void dump_stack(void)
206 {
207         struct pt_regs regs;
208
209         /*
210          * Remove any garbage that may be in regs (specially func
211          * addresses) to avoid show_raw_backtrace() to report them
212          */
213         memset(&regs, 0, sizeof(regs));
214         prepare_frametrace(&regs);
215         show_backtrace(current, &regs);
216 }
217
218 EXPORT_SYMBOL(dump_stack);
219
220 void show_code(unsigned int *pc)
221 {
222         long i;
223
224         printk("\nCode:");
225
226         for(i = -3 ; i < 6 ; i++) {
227                 unsigned int insn;
228                 if (__get_user(insn, pc + i)) {
229                         printk(" (Bad address in epc)\n");
230                         break;
231                 }
232                 printk("%c%08x%c", (i?' ':'<'), insn, (i?' ':'>'));
233         }
234 }
235
236 void show_regs(struct pt_regs *regs)
237 {
238         const int field = 2 * sizeof(unsigned long);
239         unsigned int cause = regs->cp0_cause;
240         int i;
241
242         printk("Cpu %d\n", smp_processor_id());
243
244         /*
245          * Saved main processor registers
246          */
247         for (i = 0; i < 32; ) {
248                 if ((i % 4) == 0)
249                         printk("$%2d   :", i);
250                 if (i == 0)
251                         printk(" %0*lx", field, 0UL);
252                 else if (i == 26 || i == 27)
253                         printk(" %*s", field, "");
254                 else
255                         printk(" %0*lx", field, regs->regs[i]);
256
257                 i++;
258                 if ((i % 4) == 0)
259                         printk("\n");
260         }
261
262         printk("Hi    : %0*lx\n", field, regs->hi);
263         printk("Lo    : %0*lx\n", field, regs->lo);
264
265         /*
266          * Saved cp0 registers
267          */
268         printk("epc   : %0*lx ", field, regs->cp0_epc);
269         print_symbol("%s ", regs->cp0_epc);
270         printk("    %s\n", print_tainted());
271         printk("ra    : %0*lx ", field, regs->regs[31]);
272         print_symbol("%s\n", regs->regs[31]);
273
274         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
275
276         if (current_cpu_data.isa_level == MIPS_CPU_ISA_I) {
277                 if (regs->cp0_status & ST0_KUO)
278                         printk("KUo ");
279                 if (regs->cp0_status & ST0_IEO)
280                         printk("IEo ");
281                 if (regs->cp0_status & ST0_KUP)
282                         printk("KUp ");
283                 if (regs->cp0_status & ST0_IEP)
284                         printk("IEp ");
285                 if (regs->cp0_status & ST0_KUC)
286                         printk("KUc ");
287                 if (regs->cp0_status & ST0_IEC)
288                         printk("IEc ");
289         } else {
290                 if (regs->cp0_status & ST0_KX)
291                         printk("KX ");
292                 if (regs->cp0_status & ST0_SX)
293                         printk("SX ");
294                 if (regs->cp0_status & ST0_UX)
295                         printk("UX ");
296                 switch (regs->cp0_status & ST0_KSU) {
297                 case KSU_USER:
298                         printk("USER ");
299                         break;
300                 case KSU_SUPERVISOR:
301                         printk("SUPERVISOR ");
302                         break;
303                 case KSU_KERNEL:
304                         printk("KERNEL ");
305                         break;
306                 default:
307                         printk("BAD_MODE ");
308                         break;
309                 }
310                 if (regs->cp0_status & ST0_ERL)
311                         printk("ERL ");
312                 if (regs->cp0_status & ST0_EXL)
313                         printk("EXL ");
314                 if (regs->cp0_status & ST0_IE)
315                         printk("IE ");
316         }
317         printk("\n");
318
319         printk("Cause : %08x\n", cause);
320
321         cause = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
322         if (1 <= cause && cause <= 5)
323                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
324
325         printk("PrId  : %08x\n", read_c0_prid());
326 }
327
328 void show_registers(struct pt_regs *regs)
329 {
330         show_regs(regs);
331         print_modules();
332         printk("Process %s (pid: %d, threadinfo=%p, task=%p)\n",
333                 current->comm, current->pid, current_thread_info(), current);
334         show_stacktrace(current, regs);
335         show_code((unsigned int *) regs->cp0_epc);
336         printk("\n");
337 }
338
339 static DEFINE_SPINLOCK(die_lock);
340
341 NORET_TYPE void ATTRIB_NORET die(const char * str, struct pt_regs * regs)
342 {
343         static int die_counter;
344 #ifdef CONFIG_MIPS_MT_SMTC
345         unsigned long dvpret = dvpe();
346 #endif /* CONFIG_MIPS_MT_SMTC */
347
348         console_verbose();
349         spin_lock_irq(&die_lock);
350         bust_spinlocks(1);
351 #ifdef CONFIG_MIPS_MT_SMTC
352         mips_mt_regdump(dvpret);
353 #endif /* CONFIG_MIPS_MT_SMTC */
354         printk("%s[#%d]:\n", str, ++die_counter);
355         show_registers(regs);
356         spin_unlock_irq(&die_lock);
357
358         if (in_interrupt())
359                 panic("Fatal exception in interrupt");
360
361         if (panic_on_oops) {
362                 printk(KERN_EMERG "Fatal exception: panic in 5 seconds\n");
363                 ssleep(5);
364                 panic("Fatal exception");
365         }
366
367         do_exit(SIGSEGV);
368 }
369
370 extern const struct exception_table_entry __start___dbe_table[];
371 extern const struct exception_table_entry __stop___dbe_table[];
372
373 void __declare_dbe_table(void)
374 {
375         __asm__ __volatile__(
376         ".section\t__dbe_table,\"a\"\n\t"
377         ".previous"
378         );
379 }
380
381 /* Given an address, look for it in the exception tables. */
382 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
383 {
384         const struct exception_table_entry *e;
385
386         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
387         if (!e)
388                 e = search_module_dbetables(addr);
389         return e;
390 }
391
392 asmlinkage void do_be(struct pt_regs *regs)
393 {
394         const int field = 2 * sizeof(unsigned long);
395         const struct exception_table_entry *fixup = NULL;
396         int data = regs->cp0_cause & 4;
397         int action = MIPS_BE_FATAL;
398
399         /* XXX For now.  Fixme, this searches the wrong table ...  */
400         if (data && !user_mode(regs))
401                 fixup = search_dbe_tables(exception_epc(regs));
402
403         if (fixup)
404                 action = MIPS_BE_FIXUP;
405
406         if (board_be_handler)
407                 action = board_be_handler(regs, fixup != 0);
408
409         switch (action) {
410         case MIPS_BE_DISCARD:
411                 return;
412         case MIPS_BE_FIXUP:
413                 if (fixup) {
414                         regs->cp0_epc = fixup->nextinsn;
415                         return;
416                 }
417                 break;
418         default:
419                 break;
420         }
421
422         /*
423          * Assume it would be too dangerous to continue ...
424          */
425         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
426                data ? "Data" : "Instruction",
427                field, regs->cp0_epc, field, regs->regs[31]);
428         die_if_kernel("Oops", regs);
429         force_sig(SIGBUS, current);
430 }
431
432 static inline int get_insn_opcode(struct pt_regs *regs, unsigned int *opcode)
433 {
434         unsigned int __user *epc;
435
436         epc = (unsigned int __user *) regs->cp0_epc +
437               ((regs->cp0_cause & CAUSEF_BD) != 0);
438         if (!get_user(*opcode, epc))
439                 return 0;
440
441         force_sig(SIGSEGV, current);
442         return 1;
443 }
444
445 /*
446  * ll/sc emulation
447  */
448
449 #define OPCODE 0xfc000000
450 #define BASE   0x03e00000
451 #define RT     0x001f0000
452 #define OFFSET 0x0000ffff
453 #define LL     0xc0000000
454 #define SC     0xe0000000
455 #define SPEC3  0x7c000000
456 #define RD     0x0000f800
457 #define FUNC   0x0000003f
458 #define RDHWR  0x0000003b
459
460 /*
461  * The ll_bit is cleared by r*_switch.S
462  */
463
464 unsigned long ll_bit;
465
466 static struct task_struct *ll_task = NULL;
467
468 static inline void simulate_ll(struct pt_regs *regs, unsigned int opcode)
469 {
470         unsigned long value, __user *vaddr;
471         long offset;
472         int signal = 0;
473
474         /*
475          * analyse the ll instruction that just caused a ri exception
476          * and put the referenced address to addr.
477          */
478
479         /* sign extend offset */
480         offset = opcode & OFFSET;
481         offset <<= 16;
482         offset >>= 16;
483
484         vaddr = (unsigned long __user *)
485                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
486
487         if ((unsigned long)vaddr & 3) {
488                 signal = SIGBUS;
489                 goto sig;
490         }
491         if (get_user(value, vaddr)) {
492                 signal = SIGSEGV;
493                 goto sig;
494         }
495
496         preempt_disable();
497
498         if (ll_task == NULL || ll_task == current) {
499                 ll_bit = 1;
500         } else {
501                 ll_bit = 0;
502         }
503         ll_task = current;
504
505         preempt_enable();
506
507         compute_return_epc(regs);
508
509         regs->regs[(opcode & RT) >> 16] = value;
510
511         return;
512
513 sig:
514         force_sig(signal, current);
515 }
516
517 static inline void simulate_sc(struct pt_regs *regs, unsigned int opcode)
518 {
519         unsigned long __user *vaddr;
520         unsigned long reg;
521         long offset;
522         int signal = 0;
523
524         /*
525          * analyse the sc instruction that just caused a ri exception
526          * and put the referenced address to addr.
527          */
528
529         /* sign extend offset */
530         offset = opcode & OFFSET;
531         offset <<= 16;
532         offset >>= 16;
533
534         vaddr = (unsigned long __user *)
535                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
536         reg = (opcode & RT) >> 16;
537
538         if ((unsigned long)vaddr & 3) {
539                 signal = SIGBUS;
540                 goto sig;
541         }
542
543         preempt_disable();
544
545         if (ll_bit == 0 || ll_task != current) {
546                 compute_return_epc(regs);
547                 regs->regs[reg] = 0;
548                 preempt_enable();
549                 return;
550         }
551
552         preempt_enable();
553
554         if (put_user(regs->regs[reg], vaddr)) {
555                 signal = SIGSEGV;
556                 goto sig;
557         }
558
559         compute_return_epc(regs);
560         regs->regs[reg] = 1;
561
562         return;
563
564 sig:
565         force_sig(signal, current);
566 }
567
568 /*
569  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
570  * opcodes are supposed to result in coprocessor unusable exceptions if
571  * executed on ll/sc-less processors.  That's the theory.  In practice a
572  * few processors such as NEC's VR4100 throw reserved instruction exceptions
573  * instead, so we're doing the emulation thing in both exception handlers.
574  */
575 static inline int simulate_llsc(struct pt_regs *regs)
576 {
577         unsigned int opcode;
578
579         if (unlikely(get_insn_opcode(regs, &opcode)))
580                 return -EFAULT;
581
582         if ((opcode & OPCODE) == LL) {
583                 simulate_ll(regs, opcode);
584                 return 0;
585         }
586         if ((opcode & OPCODE) == SC) {
587                 simulate_sc(regs, opcode);
588                 return 0;
589         }
590
591         return -EFAULT;                 /* Strange things going on ... */
592 }
593
594 /*
595  * Simulate trapping 'rdhwr' instructions to provide user accessible
596  * registers not implemented in hardware.  The only current use of this
597  * is the thread area pointer.
598  */
599 static inline int simulate_rdhwr(struct pt_regs *regs)
600 {
601         struct thread_info *ti = task_thread_info(current);
602         unsigned int opcode;
603
604         if (unlikely(get_insn_opcode(regs, &opcode)))
605                 return -EFAULT;
606
607         if (unlikely(compute_return_epc(regs)))
608                 return -EFAULT;
609
610         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
611                 int rd = (opcode & RD) >> 11;
612                 int rt = (opcode & RT) >> 16;
613                 switch (rd) {
614                         case 29:
615                                 regs->regs[rt] = ti->tp_value;
616                                 return 0;
617                         default:
618                                 return -EFAULT;
619                 }
620         }
621
622         /* Not ours.  */
623         return -EFAULT;
624 }
625
626 asmlinkage void do_ov(struct pt_regs *regs)
627 {
628         siginfo_t info;
629
630         die_if_kernel("Integer overflow", regs);
631
632         info.si_code = FPE_INTOVF;
633         info.si_signo = SIGFPE;
634         info.si_errno = 0;
635         info.si_addr = (void __user *) regs->cp0_epc;
636         force_sig_info(SIGFPE, &info, current);
637 }
638
639 /*
640  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
641  */
642 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
643 {
644         die_if_kernel("FP exception in kernel code", regs);
645
646         if (fcr31 & FPU_CSR_UNI_X) {
647                 int sig;
648
649                 preempt_disable();
650
651 #ifdef CONFIG_PREEMPT
652                 if (!is_fpu_owner()) {
653                         /* We might lose fpu before disabling preempt... */
654                         own_fpu();
655                         BUG_ON(!used_math());
656                         restore_fp(current);
657                 }
658 #endif
659                 /*
660                  * Unimplemented operation exception.  If we've got the full
661                  * software emulator on-board, let's use it...
662                  *
663                  * Force FPU to dump state into task/thread context.  We're
664                  * moving a lot of data here for what is probably a single
665                  * instruction, but the alternative is to pre-decode the FP
666                  * register operands before invoking the emulator, which seems
667                  * a bit extreme for what should be an infrequent event.
668                  */
669                 save_fp(current);
670                 /* Ensure 'resume' not overwrite saved fp context again. */
671                 lose_fpu();
672
673                 preempt_enable();
674
675                 /* Run the emulator */
676                 sig = fpu_emulator_cop1Handler (regs, &current->thread.fpu);
677
678                 preempt_disable();
679
680                 own_fpu();      /* Using the FPU again.  */
681                 /*
682                  * We can't allow the emulated instruction to leave any of
683                  * the cause bit set in $fcr31.
684                  */
685                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
686
687                 /* Restore the hardware register state */
688                 restore_fp(current);
689
690                 preempt_enable();
691
692                 /* If something went wrong, signal */
693                 if (sig)
694                         force_sig(sig, current);
695
696                 return;
697         }
698
699         force_sig(SIGFPE, current);
700 }
701
702 asmlinkage void do_bp(struct pt_regs *regs)
703 {
704         unsigned int opcode, bcode;
705         siginfo_t info;
706
707         die_if_kernel("Break instruction in kernel code", regs);
708
709         if (get_insn_opcode(regs, &opcode))
710                 return;
711
712         /*
713          * There is the ancient bug in the MIPS assemblers that the break
714          * code starts left to bit 16 instead to bit 6 in the opcode.
715          * Gas is bug-compatible, but not always, grrr...
716          * We handle both cases with a simple heuristics.  --macro
717          */
718         bcode = ((opcode >> 6) & ((1 << 20) - 1));
719         if (bcode < (1 << 10))
720                 bcode <<= 10;
721
722         /*
723          * (A short test says that IRIX 5.3 sends SIGTRAP for all break
724          * insns, even for break codes that indicate arithmetic failures.
725          * Weird ...)
726          * But should we continue the brokenness???  --macro
727          */
728         switch (bcode) {
729         case BRK_OVERFLOW << 10:
730         case BRK_DIVZERO << 10:
731                 if (bcode == (BRK_DIVZERO << 10))
732                         info.si_code = FPE_INTDIV;
733                 else
734                         info.si_code = FPE_INTOVF;
735                 info.si_signo = SIGFPE;
736                 info.si_errno = 0;
737                 info.si_addr = (void __user *) regs->cp0_epc;
738                 force_sig_info(SIGFPE, &info, current);
739                 break;
740         default:
741                 force_sig(SIGTRAP, current);
742         }
743 }
744
745 asmlinkage void do_tr(struct pt_regs *regs)
746 {
747         unsigned int opcode, tcode = 0;
748         siginfo_t info;
749
750         die_if_kernel("Trap instruction in kernel code", regs);
751
752         if (get_insn_opcode(regs, &opcode))
753                 return;
754
755         /* Immediate versions don't provide a code.  */
756         if (!(opcode & OPCODE))
757                 tcode = ((opcode >> 6) & ((1 << 10) - 1));
758
759         /*
760          * (A short test says that IRIX 5.3 sends SIGTRAP for all trap
761          * insns, even for trap codes that indicate arithmetic failures.
762          * Weird ...)
763          * But should we continue the brokenness???  --macro
764          */
765         switch (tcode) {
766         case BRK_OVERFLOW:
767         case BRK_DIVZERO:
768                 if (tcode == BRK_DIVZERO)
769                         info.si_code = FPE_INTDIV;
770                 else
771                         info.si_code = FPE_INTOVF;
772                 info.si_signo = SIGFPE;
773                 info.si_errno = 0;
774                 info.si_addr = (void __user *) regs->cp0_epc;
775                 force_sig_info(SIGFPE, &info, current);
776                 break;
777         default:
778                 force_sig(SIGTRAP, current);
779         }
780 }
781
782 asmlinkage void do_ri(struct pt_regs *regs)
783 {
784         die_if_kernel("Reserved instruction in kernel code", regs);
785
786         if (!cpu_has_llsc)
787                 if (!simulate_llsc(regs))
788                         return;
789
790         if (!simulate_rdhwr(regs))
791                 return;
792
793         force_sig(SIGILL, current);
794 }
795
796 asmlinkage void do_cpu(struct pt_regs *regs)
797 {
798         unsigned int cpid;
799
800         die_if_kernel("do_cpu invoked from kernel context!", regs);
801
802         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
803
804         switch (cpid) {
805         case 0:
806                 if (!cpu_has_llsc)
807                         if (!simulate_llsc(regs))
808                                 return;
809
810                 if (!simulate_rdhwr(regs))
811                         return;
812
813                 break;
814
815         case 1:
816                 preempt_disable();
817
818                 own_fpu();
819                 if (used_math()) {      /* Using the FPU again.  */
820                         restore_fp(current);
821                 } else {                        /* First time FPU user.  */
822                         init_fpu();
823                         set_used_math();
824                 }
825
826                 preempt_enable();
827
828                 if (!cpu_has_fpu) {
829                         int sig = fpu_emulator_cop1Handler(regs,
830                                                 &current->thread.fpu);
831                         if (sig)
832                                 force_sig(sig, current);
833 #ifdef CONFIG_MIPS_MT_FPAFF
834                         else {
835                         /*
836                          * MIPS MT processors may have fewer FPU contexts
837                          * than CPU threads. If we've emulated more than
838                          * some threshold number of instructions, force
839                          * migration to a "CPU" that has FP support.
840                          */
841                          if(mt_fpemul_threshold > 0
842                          && ((current->thread.emulated_fp++
843                             > mt_fpemul_threshold))) {
844                           /*
845                            * If there's no FPU present, or if the
846                            * application has already restricted
847                            * the allowed set to exclude any CPUs
848                            * with FPUs, we'll skip the procedure.
849                            */
850                           if (cpus_intersects(current->cpus_allowed,
851                                                 mt_fpu_cpumask)) {
852                             cpumask_t tmask;
853
854                             cpus_and(tmask,
855                                         current->thread.user_cpus_allowed,
856                                         mt_fpu_cpumask);
857                             set_cpus_allowed(current, tmask);
858                             current->thread.mflags |= MF_FPUBOUND;
859                           }
860                          }
861                         }
862 #endif /* CONFIG_MIPS_MT_FPAFF */
863                 }
864
865                 return;
866
867         case 2:
868         case 3:
869                 die_if_kernel("do_cpu invoked from kernel context!", regs);
870                 break;
871         }
872
873         force_sig(SIGILL, current);
874 }
875
876 asmlinkage void do_mdmx(struct pt_regs *regs)
877 {
878         force_sig(SIGILL, current);
879 }
880
881 asmlinkage void do_watch(struct pt_regs *regs)
882 {
883         /*
884          * We use the watch exception where available to detect stack
885          * overflows.
886          */
887         dump_tlb_all();
888         show_regs(regs);
889         panic("Caught WATCH exception - probably caused by stack overflow.");
890 }
891
892 asmlinkage void do_mcheck(struct pt_regs *regs)
893 {
894         const int field = 2 * sizeof(unsigned long);
895         int multi_match = regs->cp0_status & ST0_TS;
896
897         show_regs(regs);
898
899         if (multi_match) {
900                 printk("Index   : %0x\n", read_c0_index());
901                 printk("Pagemask: %0x\n", read_c0_pagemask());
902                 printk("EntryHi : %0*lx\n", field, read_c0_entryhi());
903                 printk("EntryLo0: %0*lx\n", field, read_c0_entrylo0());
904                 printk("EntryLo1: %0*lx\n", field, read_c0_entrylo1());
905                 printk("\n");
906                 dump_tlb_all();
907         }
908
909         show_code((unsigned int *) regs->cp0_epc);
910
911         /*
912          * Some chips may have other causes of machine check (e.g. SB1
913          * graduation timer)
914          */
915         panic("Caught Machine Check exception - %scaused by multiple "
916               "matching entries in the TLB.",
917               (multi_match) ? "" : "not ");
918 }
919
920 asmlinkage void do_mt(struct pt_regs *regs)
921 {
922         int subcode;
923
924         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
925                         >> VPECONTROL_EXCPT_SHIFT;
926         switch (subcode) {
927         case 0:
928                 printk(KERN_DEBUG "Thread Underflow\n");
929                 break;
930         case 1:
931                 printk(KERN_DEBUG "Thread Overflow\n");
932                 break;
933         case 2:
934                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
935                 break;
936         case 3:
937                 printk(KERN_DEBUG "Gating Storage Exception\n");
938                 break;
939         case 4:
940                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
941                 break;
942         case 5:
943                 printk(KERN_DEBUG "Gating Storage Schedulier Exception\n");
944                 break;
945         default:
946                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
947                         subcode);
948                 break;
949         }
950         die_if_kernel("MIPS MT Thread exception in kernel", regs);
951
952         force_sig(SIGILL, current);
953 }
954
955
956 asmlinkage void do_dsp(struct pt_regs *regs)
957 {
958         if (cpu_has_dsp)
959                 panic("Unexpected DSP exception\n");
960
961         force_sig(SIGILL, current);
962 }
963
964 asmlinkage void do_reserved(struct pt_regs *regs)
965 {
966         /*
967          * Game over - no way to handle this if it ever occurs.  Most probably
968          * caused by a new unknown cpu type or after another deadly
969          * hard/software error.
970          */
971         show_regs(regs);
972         panic("Caught reserved exception %ld - should not happen.",
973               (regs->cp0_cause & 0x7f) >> 2);
974 }
975
976 asmlinkage void do_default_vi(struct pt_regs *regs)
977 {
978         show_regs(regs);
979         panic("Caught unexpected vectored interrupt.");
980 }
981
982 /*
983  * Some MIPS CPUs can enable/disable for cache parity detection, but do
984  * it different ways.
985  */
986 static inline void parity_protection_init(void)
987 {
988         switch (current_cpu_data.cputype) {
989         case CPU_24K:
990         case CPU_34K:
991         case CPU_5KC:
992                 write_c0_ecc(0x80000000);
993                 back_to_back_c0_hazard();
994                 /* Set the PE bit (bit 31) in the c0_errctl register. */
995                 printk(KERN_INFO "Cache parity protection %sabled\n",
996                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
997                 break;
998         case CPU_20KC:
999         case CPU_25KF:
1000                 /* Clear the DE bit (bit 16) in the c0_status register. */
1001                 printk(KERN_INFO "Enable cache parity protection for "
1002                        "MIPS 20KC/25KF CPUs.\n");
1003                 clear_c0_status(ST0_DE);
1004                 break;
1005         default:
1006                 break;
1007         }
1008 }
1009
1010 asmlinkage void cache_parity_error(void)
1011 {
1012         const int field = 2 * sizeof(unsigned long);
1013         unsigned int reg_val;
1014
1015         /* For the moment, report the problem and hang. */
1016         printk("Cache error exception:\n");
1017         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
1018         reg_val = read_c0_cacheerr();
1019         printk("c0_cacheerr == %08x\n", reg_val);
1020
1021         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
1022                reg_val & (1<<30) ? "secondary" : "primary",
1023                reg_val & (1<<31) ? "data" : "insn");
1024         printk("Error bits: %s%s%s%s%s%s%s\n",
1025                reg_val & (1<<29) ? "ED " : "",
1026                reg_val & (1<<28) ? "ET " : "",
1027                reg_val & (1<<26) ? "EE " : "",
1028                reg_val & (1<<25) ? "EB " : "",
1029                reg_val & (1<<24) ? "EI " : "",
1030                reg_val & (1<<23) ? "E1 " : "",
1031                reg_val & (1<<22) ? "E0 " : "");
1032         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
1033
1034 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
1035         if (reg_val & (1<<22))
1036                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
1037
1038         if (reg_val & (1<<23))
1039                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
1040 #endif
1041
1042         panic("Can't handle the cache error!");
1043 }
1044
1045 /*
1046  * SDBBP EJTAG debug exception handler.
1047  * We skip the instruction and return to the next instruction.
1048  */
1049 void ejtag_exception_handler(struct pt_regs *regs)
1050 {
1051         const int field = 2 * sizeof(unsigned long);
1052         unsigned long depc, old_epc;
1053         unsigned int debug;
1054
1055         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1056         depc = read_c0_depc();
1057         debug = read_c0_debug();
1058         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1059         if (debug & 0x80000000) {
1060                 /*
1061                  * In branch delay slot.
1062                  * We cheat a little bit here and use EPC to calculate the
1063                  * debug return address (DEPC). EPC is restored after the
1064                  * calculation.
1065                  */
1066                 old_epc = regs->cp0_epc;
1067                 regs->cp0_epc = depc;
1068                 __compute_return_epc(regs);
1069                 depc = regs->cp0_epc;
1070                 regs->cp0_epc = old_epc;
1071         } else
1072                 depc += 4;
1073         write_c0_depc(depc);
1074
1075 #if 0
1076         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1077         write_c0_debug(debug | 0x100);
1078 #endif
1079 }
1080
1081 /*
1082  * NMI exception handler.
1083  */
1084 void nmi_exception_handler(struct pt_regs *regs)
1085 {
1086 #ifdef CONFIG_MIPS_MT_SMTC
1087         unsigned long dvpret = dvpe();
1088         bust_spinlocks(1);
1089         printk("NMI taken!!!!\n");
1090         mips_mt_regdump(dvpret);
1091 #else
1092         bust_spinlocks(1);
1093         printk("NMI taken!!!!\n");
1094 #endif /* CONFIG_MIPS_MT_SMTC */
1095         die("NMI", regs);
1096         while(1) ;
1097 }
1098
1099 #define VECTORSPACING 0x100     /* for EI/VI mode */
1100
1101 unsigned long ebase;
1102 unsigned long exception_handlers[32];
1103 unsigned long vi_handlers[64];
1104
1105 /*
1106  * As a side effect of the way this is implemented we're limited
1107  * to interrupt handlers in the address range from
1108  * KSEG0 <= x < KSEG0 + 256mb on the Nevada.  Oh well ...
1109  */
1110 void *set_except_vector(int n, void *addr)
1111 {
1112         unsigned long handler = (unsigned long) addr;
1113         unsigned long old_handler = exception_handlers[n];
1114
1115         exception_handlers[n] = handler;
1116         if (n == 0 && cpu_has_divec) {
1117                 *(volatile u32 *)(ebase + 0x200) = 0x08000000 |
1118                                                  (0x03ffffff & (handler >> 2));
1119                 flush_icache_range(ebase + 0x200, ebase + 0x204);
1120         }
1121         return (void *)old_handler;
1122 }
1123
1124 #ifdef CONFIG_CPU_MIPSR2_SRS
1125 /*
1126  * MIPSR2 shadow register set allocation
1127  * FIXME: SMP...
1128  */
1129
1130 static struct shadow_registers {
1131         /*
1132          * Number of shadow register sets supported
1133          */
1134         unsigned long sr_supported;
1135         /*
1136          * Bitmap of allocated shadow registers
1137          */
1138         unsigned long sr_allocated;
1139 } shadow_registers;
1140
1141 static void mips_srs_init(void)
1142 {
1143         shadow_registers.sr_supported = ((read_c0_srsctl() >> 26) & 0x0f) + 1;
1144         printk(KERN_INFO "%d MIPSR2 register sets available\n",
1145                shadow_registers.sr_supported);
1146         shadow_registers.sr_allocated = 1;      /* Set 0 used by kernel */
1147 }
1148
1149 int mips_srs_max(void)
1150 {
1151         return shadow_registers.sr_supported;
1152 }
1153
1154 int mips_srs_alloc(void)
1155 {
1156         struct shadow_registers *sr = &shadow_registers;
1157         int set;
1158
1159 again:
1160         set = find_first_zero_bit(&sr->sr_allocated, sr->sr_supported);
1161         if (set >= sr->sr_supported)
1162                 return -1;
1163
1164         if (test_and_set_bit(set, &sr->sr_allocated))
1165                 goto again;
1166
1167         return set;
1168 }
1169
1170 void mips_srs_free(int set)
1171 {
1172         struct shadow_registers *sr = &shadow_registers;
1173
1174         clear_bit(set, &sr->sr_allocated);
1175 }
1176
1177 static void *set_vi_srs_handler(int n, void *addr, int srs)
1178 {
1179         unsigned long handler;
1180         unsigned long old_handler = vi_handlers[n];
1181         u32 *w;
1182         unsigned char *b;
1183
1184         if (!cpu_has_veic && !cpu_has_vint)
1185                 BUG();
1186
1187         if (addr == NULL) {
1188                 handler = (unsigned long) do_default_vi;
1189                 srs = 0;
1190         } else
1191                 handler = (unsigned long) addr;
1192         vi_handlers[n] = (unsigned long) addr;
1193
1194         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1195
1196         if (srs >= mips_srs_max())
1197                 panic("Shadow register set %d not supported", srs);
1198
1199         if (cpu_has_veic) {
1200                 if (board_bind_eic_interrupt)
1201                         board_bind_eic_interrupt (n, srs);
1202         } else if (cpu_has_vint) {
1203                 /* SRSMap is only defined if shadow sets are implemented */
1204                 if (mips_srs_max() > 1)
1205                         change_c0_srsmap (0xf << n*4, srs << n*4);
1206         }
1207
1208         if (srs == 0) {
1209                 /*
1210                  * If no shadow set is selected then use the default handler
1211                  * that does normal register saving and a standard interrupt exit
1212                  */
1213
1214                 extern char except_vec_vi, except_vec_vi_lui;
1215                 extern char except_vec_vi_ori, except_vec_vi_end;
1216 #ifdef CONFIG_MIPS_MT_SMTC
1217                 /*
1218                  * We need to provide the SMTC vectored interrupt handler
1219                  * not only with the address of the handler, but with the
1220                  * Status.IM bit to be masked before going there.
1221                  */
1222                 extern char except_vec_vi_mori;
1223                 const int mori_offset = &except_vec_vi_mori - &except_vec_vi;
1224 #endif /* CONFIG_MIPS_MT_SMTC */
1225                 const int handler_len = &except_vec_vi_end - &except_vec_vi;
1226                 const int lui_offset = &except_vec_vi_lui - &except_vec_vi;
1227                 const int ori_offset = &except_vec_vi_ori - &except_vec_vi;
1228
1229                 if (handler_len > VECTORSPACING) {
1230                         /*
1231                          * Sigh... panicing won't help as the console
1232                          * is probably not configured :(
1233                          */
1234                         panic ("VECTORSPACING too small");
1235                 }
1236
1237                 memcpy (b, &except_vec_vi, handler_len);
1238 #ifdef CONFIG_MIPS_MT_SMTC
1239                 if (n > 7)
1240                         printk("Vector index %d exceeds SMTC maximum\n", n);
1241                 w = (u32 *)(b + mori_offset);
1242                 *w = (*w & 0xffff0000) | (0x100 << n);
1243 #endif /* CONFIG_MIPS_MT_SMTC */
1244                 w = (u32 *)(b + lui_offset);
1245                 *w = (*w & 0xffff0000) | (((u32)handler >> 16) & 0xffff);
1246                 w = (u32 *)(b + ori_offset);
1247                 *w = (*w & 0xffff0000) | ((u32)handler & 0xffff);
1248                 flush_icache_range((unsigned long)b, (unsigned long)(b+handler_len));
1249         }
1250         else {
1251                 /*
1252                  * In other cases jump directly to the interrupt handler
1253                  *
1254                  * It is the handlers responsibility to save registers if required
1255                  * (eg hi/lo) and return from the exception using "eret"
1256                  */
1257                 w = (u32 *)b;
1258                 *w++ = 0x08000000 | (((u32)handler >> 2) & 0x03fffff); /* j handler */
1259                 *w = 0;
1260                 flush_icache_range((unsigned long)b, (unsigned long)(b+8));
1261         }
1262
1263         return (void *)old_handler;
1264 }
1265
1266 void *set_vi_handler(int n, void *addr)
1267 {
1268         return set_vi_srs_handler(n, addr, 0);
1269 }
1270
1271 #else
1272
1273 static inline void mips_srs_init(void)
1274 {
1275 }
1276
1277 #endif /* CONFIG_CPU_MIPSR2_SRS */
1278
1279 /*
1280  * This is used by native signal handling
1281  */
1282 asmlinkage int (*save_fp_context)(struct sigcontext *sc);
1283 asmlinkage int (*restore_fp_context)(struct sigcontext *sc);
1284
1285 extern asmlinkage int _save_fp_context(struct sigcontext *sc);
1286 extern asmlinkage int _restore_fp_context(struct sigcontext *sc);
1287
1288 extern asmlinkage int fpu_emulator_save_context(struct sigcontext *sc);
1289 extern asmlinkage int fpu_emulator_restore_context(struct sigcontext *sc);
1290
1291 #ifdef CONFIG_SMP
1292 static int smp_save_fp_context(struct sigcontext *sc)
1293 {
1294         return cpu_has_fpu
1295                ? _save_fp_context(sc)
1296                : fpu_emulator_save_context(sc);
1297 }
1298
1299 static int smp_restore_fp_context(struct sigcontext *sc)
1300 {
1301         return cpu_has_fpu
1302                ? _restore_fp_context(sc)
1303                : fpu_emulator_restore_context(sc);
1304 }
1305 #endif
1306
1307 static inline void signal_init(void)
1308 {
1309 #ifdef CONFIG_SMP
1310         /* For now just do the cpu_has_fpu check when the functions are invoked */
1311         save_fp_context = smp_save_fp_context;
1312         restore_fp_context = smp_restore_fp_context;
1313 #else
1314         if (cpu_has_fpu) {
1315                 save_fp_context = _save_fp_context;
1316                 restore_fp_context = _restore_fp_context;
1317         } else {
1318                 save_fp_context = fpu_emulator_save_context;
1319                 restore_fp_context = fpu_emulator_restore_context;
1320         }
1321 #endif
1322 }
1323
1324 #ifdef CONFIG_MIPS32_COMPAT
1325
1326 /*
1327  * This is used by 32-bit signal stuff on the 64-bit kernel
1328  */
1329 asmlinkage int (*save_fp_context32)(struct sigcontext32 *sc);
1330 asmlinkage int (*restore_fp_context32)(struct sigcontext32 *sc);
1331
1332 extern asmlinkage int _save_fp_context32(struct sigcontext32 *sc);
1333 extern asmlinkage int _restore_fp_context32(struct sigcontext32 *sc);
1334
1335 extern asmlinkage int fpu_emulator_save_context32(struct sigcontext32 *sc);
1336 extern asmlinkage int fpu_emulator_restore_context32(struct sigcontext32 *sc);
1337
1338 static inline void signal32_init(void)
1339 {
1340         if (cpu_has_fpu) {
1341                 save_fp_context32 = _save_fp_context32;
1342                 restore_fp_context32 = _restore_fp_context32;
1343         } else {
1344                 save_fp_context32 = fpu_emulator_save_context32;
1345                 restore_fp_context32 = fpu_emulator_restore_context32;
1346         }
1347 }
1348 #endif
1349
1350 extern void cpu_cache_init(void);
1351 extern void tlb_init(void);
1352 extern void flush_tlb_handlers(void);
1353
1354 void __init per_cpu_trap_init(void)
1355 {
1356         unsigned int cpu = smp_processor_id();
1357         unsigned int status_set = ST0_CU0;
1358 #ifdef CONFIG_MIPS_MT_SMTC
1359         int secondaryTC = 0;
1360         int bootTC = (cpu == 0);
1361
1362         /*
1363          * Only do per_cpu_trap_init() for first TC of Each VPE.
1364          * Note that this hack assumes that the SMTC init code
1365          * assigns TCs consecutively and in ascending order.
1366          */
1367
1368         if (((read_c0_tcbind() & TCBIND_CURTC) != 0) &&
1369             ((read_c0_tcbind() & TCBIND_CURVPE) == cpu_data[cpu - 1].vpe_id))
1370                 secondaryTC = 1;
1371 #endif /* CONFIG_MIPS_MT_SMTC */
1372
1373         /*
1374          * Disable coprocessors and select 32-bit or 64-bit addressing
1375          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
1376          * flag that some firmware may have left set and the TS bit (for
1377          * IP27).  Set XX for ISA IV code to work.
1378          */
1379 #ifdef CONFIG_64BIT
1380         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
1381 #endif
1382         if (current_cpu_data.isa_level == MIPS_CPU_ISA_IV)
1383                 status_set |= ST0_XX;
1384         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
1385                          status_set);
1386
1387         if (cpu_has_dsp)
1388                 set_c0_status(ST0_MX);
1389
1390 #ifdef CONFIG_CPU_MIPSR2
1391         write_c0_hwrena (0x0000000f); /* Allow rdhwr to all registers */
1392 #endif
1393
1394 #ifdef CONFIG_MIPS_MT_SMTC
1395         if (!secondaryTC) {
1396 #endif /* CONFIG_MIPS_MT_SMTC */
1397
1398         /*
1399          * Interrupt handling.
1400          */
1401         if (cpu_has_veic || cpu_has_vint) {
1402                 write_c0_ebase (ebase);
1403                 /* Setting vector spacing enables EI/VI mode  */
1404                 change_c0_intctl (0x3e0, VECTORSPACING);
1405         }
1406         if (cpu_has_divec) {
1407                 if (cpu_has_mipsmt) {
1408                         unsigned int vpflags = dvpe();
1409                         set_c0_cause(CAUSEF_IV);
1410                         evpe(vpflags);
1411                 } else
1412                         set_c0_cause(CAUSEF_IV);
1413         }
1414 #ifdef CONFIG_MIPS_MT_SMTC
1415         }
1416 #endif /* CONFIG_MIPS_MT_SMTC */
1417
1418         cpu_data[cpu].asid_cache = ASID_FIRST_VERSION;
1419         TLBMISS_HANDLER_SETUP();
1420
1421         atomic_inc(&init_mm.mm_count);
1422         current->active_mm = &init_mm;
1423         BUG_ON(current->mm);
1424         enter_lazy_tlb(&init_mm, current);
1425
1426 #ifdef CONFIG_MIPS_MT_SMTC
1427         if (bootTC) {
1428 #endif /* CONFIG_MIPS_MT_SMTC */
1429                 cpu_cache_init();
1430                 tlb_init();
1431 #ifdef CONFIG_MIPS_MT_SMTC
1432         }
1433 #endif /* CONFIG_MIPS_MT_SMTC */
1434 }
1435
1436 /* Install CPU exception handler */
1437 void __init set_handler (unsigned long offset, void *addr, unsigned long size)
1438 {
1439         memcpy((void *)(ebase + offset), addr, size);
1440         flush_icache_range(ebase + offset, ebase + offset + size);
1441 }
1442
1443 /* Install uncached CPU exception handler */
1444 void __init set_uncached_handler (unsigned long offset, void *addr, unsigned long size)
1445 {
1446 #ifdef CONFIG_32BIT
1447         unsigned long uncached_ebase = KSEG1ADDR(ebase);
1448 #endif
1449 #ifdef CONFIG_64BIT
1450         unsigned long uncached_ebase = TO_UNCAC(ebase);
1451 #endif
1452
1453         memcpy((void *)(uncached_ebase + offset), addr, size);
1454 }
1455
1456 void __init trap_init(void)
1457 {
1458         extern char except_vec3_generic, except_vec3_r4000;
1459         extern char except_vec4;
1460         unsigned long i;
1461
1462         if (cpu_has_veic || cpu_has_vint)
1463                 ebase = (unsigned long) alloc_bootmem_low_pages (0x200 + VECTORSPACING*64);
1464         else
1465                 ebase = CAC_BASE;
1466
1467         mips_srs_init();
1468
1469         per_cpu_trap_init();
1470
1471         /*
1472          * Copy the generic exception handlers to their final destination.
1473          * This will be overriden later as suitable for a particular
1474          * configuration.
1475          */
1476         set_handler(0x180, &except_vec3_generic, 0x80);
1477
1478         /*
1479          * Setup default vectors
1480          */
1481         for (i = 0; i <= 31; i++)
1482                 set_except_vector(i, handle_reserved);
1483
1484         /*
1485          * Copy the EJTAG debug exception vector handler code to it's final
1486          * destination.
1487          */
1488         if (cpu_has_ejtag && board_ejtag_handler_setup)
1489                 board_ejtag_handler_setup ();
1490
1491         /*
1492          * Only some CPUs have the watch exceptions.
1493          */
1494         if (cpu_has_watch)
1495                 set_except_vector(23, handle_watch);
1496
1497         /*
1498          * Initialise interrupt handlers
1499          */
1500         if (cpu_has_veic || cpu_has_vint) {
1501                 int nvec = cpu_has_veic ? 64 : 8;
1502                 for (i = 0; i < nvec; i++)
1503                         set_vi_handler(i, NULL);
1504         }
1505         else if (cpu_has_divec)
1506                 set_handler(0x200, &except_vec4, 0x8);
1507
1508         /*
1509          * Some CPUs can enable/disable for cache parity detection, but does
1510          * it different ways.
1511          */
1512         parity_protection_init();
1513
1514         /*
1515          * The Data Bus Errors / Instruction Bus Errors are signaled
1516          * by external hardware.  Therefore these two exceptions
1517          * may have board specific handlers.
1518          */
1519         if (board_be_init)
1520                 board_be_init();
1521
1522         set_except_vector(0, handle_int);
1523         set_except_vector(1, handle_tlbm);
1524         set_except_vector(2, handle_tlbl);
1525         set_except_vector(3, handle_tlbs);
1526
1527         set_except_vector(4, handle_adel);
1528         set_except_vector(5, handle_ades);
1529
1530         set_except_vector(6, handle_ibe);
1531         set_except_vector(7, handle_dbe);
1532
1533         set_except_vector(8, handle_sys);
1534         set_except_vector(9, handle_bp);
1535         set_except_vector(10, handle_ri);
1536         set_except_vector(11, handle_cpu);
1537         set_except_vector(12, handle_ov);
1538         set_except_vector(13, handle_tr);
1539
1540         if (current_cpu_data.cputype == CPU_R6000 ||
1541             current_cpu_data.cputype == CPU_R6000A) {
1542                 /*
1543                  * The R6000 is the only R-series CPU that features a machine
1544                  * check exception (similar to the R4000 cache error) and
1545                  * unaligned ldc1/sdc1 exception.  The handlers have not been
1546                  * written yet.  Well, anyway there is no R6000 machine on the
1547                  * current list of targets for Linux/MIPS.
1548                  * (Duh, crap, there is someone with a triple R6k machine)
1549                  */
1550                 //set_except_vector(14, handle_mc);
1551                 //set_except_vector(15, handle_ndc);
1552         }
1553
1554
1555         if (board_nmi_handler_setup)
1556                 board_nmi_handler_setup();
1557
1558         if (cpu_has_fpu && !cpu_has_nofpuex)
1559                 set_except_vector(15, handle_fpe);
1560
1561         set_except_vector(22, handle_mdmx);
1562
1563         if (cpu_has_mcheck)
1564                 set_except_vector(24, handle_mcheck);
1565
1566         if (cpu_has_mipsmt)
1567                 set_except_vector(25, handle_mt);
1568
1569         if (cpu_has_dsp)
1570                 set_except_vector(26, handle_dsp);
1571
1572         if (cpu_has_vce)
1573                 /* Special exception: R4[04]00 uses also the divec space. */
1574                 memcpy((void *)(CAC_BASE + 0x180), &except_vec3_r4000, 0x100);
1575         else if (cpu_has_4kex)
1576                 memcpy((void *)(CAC_BASE + 0x180), &except_vec3_generic, 0x80);
1577         else
1578                 memcpy((void *)(CAC_BASE + 0x080), &except_vec3_generic, 0x80);
1579
1580         signal_init();
1581 #ifdef CONFIG_MIPS32_COMPAT
1582         signal32_init();
1583 #endif
1584
1585         flush_icache_range(ebase, ebase + 0x400);
1586         flush_tlb_handlers();
1587 }