git.oblomov.eu Git - linux-2.6/blob - drivers/scsi/sata_mv.c

   1 /*
   2  * sata_mv.c - Marvell SATA support
   3  *
   4  * Copyright 2005: EMC Corporation, all rights reserved.
   5  * Copyright 2005 Red Hat, Inc.  All rights reserved.
   6  *
   7  * Please ALWAYS copy linux-ide@vger.kernel.org on emails.
   8  *
   9  * This program is free software; you can redistribute it and/or modify
  10  * it under the terms of the GNU General Public License as published by
  11  * the Free Software Foundation; version 2 of the License.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  21  *
  22  */
  23
  24 #include <linux/kernel.h>
  25 #include <linux/module.h>
  26 #include <linux/pci.h>
  27 #include <linux/init.h>
  28 #include <linux/blkdev.h>
  29 #include <linux/delay.h>
  30 #include <linux/interrupt.h>
  31 #include <linux/sched.h>
  32 #include <linux/dma-mapping.h>
  33 #include <linux/device.h>
  34 #include <scsi/scsi_host.h>
  35 #include <scsi/scsi_cmnd.h>
  36 #include <linux/libata.h>
  37 #include <asm/io.h>
  38
  39 #define DRV_NAME        "sata_mv"
  40 #define DRV_VERSION     "0.6"
  41
  42 enum {
  43         /* BAR's are enumerated in terms of pci_resource_start() terms */
  44         MV_PRIMARY_BAR          = 0,    /* offset 0x10: memory space */
  45         MV_IO_BAR               = 2,    /* offset 0x18: IO space */
  46         MV_MISC_BAR             = 3,    /* offset 0x1c: FLASH, NVRAM, SRAM */
  47
  48         MV_MAJOR_REG_AREA_SZ    = 0x10000,      /* 64KB */
  49         MV_MINOR_REG_AREA_SZ    = 0x2000,       /* 8KB */
  50
  51         MV_PCI_REG_BASE         = 0,
  52         MV_IRQ_COAL_REG_BASE    = 0x18000,      /* 6xxx part only */
  53         MV_SATAHC0_REG_BASE     = 0x20000,
  54         MV_FLASH_CTL            = 0x1046c,
  55         MV_GPIO_PORT_CTL        = 0x104f0,
  56         MV_RESET_CFG            = 0x180d8,
  57
  58         MV_PCI_REG_SZ           = MV_MAJOR_REG_AREA_SZ,
  59         MV_SATAHC_REG_SZ        = MV_MAJOR_REG_AREA_SZ,
  60         MV_SATAHC_ARBTR_REG_SZ  = MV_MINOR_REG_AREA_SZ,         /* arbiter */
  61         MV_PORT_REG_SZ          = MV_MINOR_REG_AREA_SZ,
  62
  63         MV_USE_Q_DEPTH          = ATA_DEF_QUEUE,
  64
  65         MV_MAX_Q_DEPTH          = 32,
  66         MV_MAX_Q_DEPTH_MASK     = MV_MAX_Q_DEPTH - 1,
  67
  68         /* CRQB needs alignment on a 1KB boundary. Size == 1KB
  69          * CRPB needs alignment on a 256B boundary. Size == 256B
  70          * SG count of 176 leads to MV_PORT_PRIV_DMA_SZ == 4KB
  71          * ePRD (SG) entries need alignment on a 16B boundary. Size == 16B
  72          */
  73         MV_CRQB_Q_SZ            = (32 * MV_MAX_Q_DEPTH),
  74         MV_CRPB_Q_SZ            = (8 * MV_MAX_Q_DEPTH),
  75         MV_MAX_SG_CT            = 176,
  76         MV_SG_TBL_SZ            = (16 * MV_MAX_SG_CT),
  77         MV_PORT_PRIV_DMA_SZ     = (MV_CRQB_Q_SZ + MV_CRPB_Q_SZ + MV_SG_TBL_SZ),
  78
  79         MV_PORTS_PER_HC         = 4,
  80         /* == (port / MV_PORTS_PER_HC) to determine HC from 0-7 port */
  81         MV_PORT_HC_SHIFT        = 2,
  82         /* == (port % MV_PORTS_PER_HC) to determine hard port from 0-7 port */
  83         MV_PORT_MASK            = 3,
  84
  85         /* Host Flags */
  86         MV_FLAG_DUAL_HC         = (1 << 30),  /* two SATA Host Controllers */
  87         MV_FLAG_IRQ_COALESCE    = (1 << 29),  /* IRQ coalescing capability */
  88         MV_COMMON_FLAGS         = (ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
  89                                    ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
  90                                    ATA_FLAG_NO_ATAPI),
  91         MV_6XXX_FLAGS           = MV_FLAG_IRQ_COALESCE,
  92
  93         CRQB_FLAG_READ          = (1 << 0),
  94         CRQB_TAG_SHIFT          = 1,
  95         CRQB_CMD_ADDR_SHIFT     = 8,
  96         CRQB_CMD_CS             = (0x2 << 11),
  97         CRQB_CMD_LAST           = (1 << 15),
  98
  99         CRPB_FLAG_STATUS_SHIFT  = 8,
 100
 101         EPRD_FLAG_END_OF_TBL    = (1 << 31),
 102
 103         /* PCI interface registers */
 104
 105         PCI_COMMAND_OFS         = 0xc00,
 106
 107         PCI_MAIN_CMD_STS_OFS    = 0xd30,
 108         STOP_PCI_MASTER         = (1 << 2),
 109         PCI_MASTER_EMPTY        = (1 << 3),
 110         GLOB_SFT_RST            = (1 << 4),
 111
 112         MV_PCI_MODE             = 0xd00,
 113         MV_PCI_EXP_ROM_BAR_CTL  = 0xd2c,
 114         MV_PCI_DISC_TIMER       = 0xd04,
 115         MV_PCI_MSI_TRIGGER      = 0xc38,
 116         MV_PCI_SERR_MASK        = 0xc28,
 117         MV_PCI_XBAR_TMOUT       = 0x1d04,
 118         MV_PCI_ERR_LOW_ADDRESS  = 0x1d40,
 119         MV_PCI_ERR_HIGH_ADDRESS = 0x1d44,
 120         MV_PCI_ERR_ATTRIBUTE    = 0x1d48,
 121         MV_PCI_ERR_COMMAND      = 0x1d50,
 122
 123         PCI_IRQ_CAUSE_OFS               = 0x1d58,
 124         PCI_IRQ_MASK_OFS                = 0x1d5c,
 125         PCI_UNMASK_ALL_IRQS     = 0x7fffff,     /* bits 22-0 */
 126
 127         HC_MAIN_IRQ_CAUSE_OFS   = 0x1d60,
 128         HC_MAIN_IRQ_MASK_OFS    = 0x1d64,
 129         PORT0_ERR               = (1 << 0),     /* shift by port # */
 130         PORT0_DONE              = (1 << 1),     /* shift by port # */
 131         HC0_IRQ_PEND            = 0x1ff,        /* bits 0-8 = HC0's ports */
 132         HC_SHIFT                = 9,            /* bits 9-17 = HC1's ports */
 133         PCI_ERR                 = (1 << 18),
 134         TRAN_LO_DONE            = (1 << 19),    /* 6xxx: IRQ coalescing */
 135         TRAN_HI_DONE            = (1 << 20),    /* 6xxx: IRQ coalescing */
 136         PORTS_0_7_COAL_DONE     = (1 << 21),    /* 6xxx: IRQ coalescing */
 137         GPIO_INT                = (1 << 22),
 138         SELF_INT                = (1 << 23),
 139         TWSI_INT                = (1 << 24),
 140         HC_MAIN_RSVD            = (0x7f << 25), /* bits 31-25 */
 141         HC_MAIN_MASKED_IRQS     = (TRAN_LO_DONE | TRAN_HI_DONE |
 142                                    PORTS_0_7_COAL_DONE | GPIO_INT | TWSI_INT |
 143                                    HC_MAIN_RSVD),
 144
 145         /* SATAHC registers */
 146         HC_CFG_OFS              = 0,
 147
 148         HC_IRQ_CAUSE_OFS        = 0x14,
 149         CRPB_DMA_DONE           = (1 << 0),     /* shift by port # */
 150         HC_IRQ_COAL             = (1 << 4),     /* IRQ coalescing */
 151         DEV_IRQ                 = (1 << 8),     /* shift by port # */
 152
 153         /* Shadow block registers */
 154         SHD_BLK_OFS             = 0x100,
 155         SHD_CTL_AST_OFS         = 0x20,         /* ofs from SHD_BLK_OFS */
 156
 157         /* SATA registers */
 158         SATA_STATUS_OFS         = 0x300,  /* ctrl, err regs follow status */
 159         SATA_ACTIVE_OFS         = 0x350,
 160         PHY_MODE3               = 0x310,
 161         PHY_MODE4               = 0x314,
 162         PHY_MODE2               = 0x330,
 163         MV5_PHY_MODE            = 0x74,
 164         MV5_LT_MODE             = 0x30,
 165         MV5_PHY_CTL             = 0x0C,
 166         SATA_INTERFACE_CTL      = 0x050,
 167
 168         MV_M2_PREAMP_MASK       = 0x7e0,
 169
 170         /* Port registers */
 171         EDMA_CFG_OFS            = 0,
 172         EDMA_CFG_Q_DEPTH        = 0,                    /* queueing disabled */
 173         EDMA_CFG_NCQ            = (1 << 5),
 174         EDMA_CFG_NCQ_GO_ON_ERR  = (1 << 14),            /* continue on error */
 175         EDMA_CFG_RD_BRST_EXT    = (1 << 11),            /* read burst 512B */
 176         EDMA_CFG_WR_BUFF_LEN    = (1 << 13),            /* write buffer 512B */
 177
 178         EDMA_ERR_IRQ_CAUSE_OFS  = 0x8,
 179         EDMA_ERR_IRQ_MASK_OFS   = 0xc,
 180         EDMA_ERR_D_PAR          = (1 << 0),
 181         EDMA_ERR_PRD_PAR        = (1 << 1),
 182         EDMA_ERR_DEV            = (1 << 2),
 183         EDMA_ERR_DEV_DCON       = (1 << 3),
 184         EDMA_ERR_DEV_CON        = (1 << 4),
 185         EDMA_ERR_SERR           = (1 << 5),
 186         EDMA_ERR_SELF_DIS       = (1 << 7),
 187         EDMA_ERR_BIST_ASYNC     = (1 << 8),
 188         EDMA_ERR_CRBQ_PAR       = (1 << 9),
 189         EDMA_ERR_CRPB_PAR       = (1 << 10),
 190         EDMA_ERR_INTRL_PAR      = (1 << 11),
 191         EDMA_ERR_IORDY          = (1 << 12),
 192         EDMA_ERR_LNK_CTRL_RX    = (0xf << 13),
 193         EDMA_ERR_LNK_CTRL_RX_2  = (1 << 15),
 194         EDMA_ERR_LNK_DATA_RX    = (0xf << 17),
 195         EDMA_ERR_LNK_CTRL_TX    = (0x1f << 21),
 196         EDMA_ERR_LNK_DATA_TX    = (0x1f << 26),
 197         EDMA_ERR_TRANS_PROTO    = (1 << 31),
 198         EDMA_ERR_FATAL          = (EDMA_ERR_D_PAR | EDMA_ERR_PRD_PAR |
 199                                    EDMA_ERR_DEV_DCON | EDMA_ERR_CRBQ_PAR |
 200                                    EDMA_ERR_CRPB_PAR | EDMA_ERR_INTRL_PAR |
 201                                    EDMA_ERR_IORDY | EDMA_ERR_LNK_CTRL_RX_2 |
 202                                    EDMA_ERR_LNK_DATA_RX |
 203                                    EDMA_ERR_LNK_DATA_TX |
 204                                    EDMA_ERR_TRANS_PROTO),
 205
 206         EDMA_REQ_Q_BASE_HI_OFS  = 0x10,
 207         EDMA_REQ_Q_IN_PTR_OFS   = 0x14,         /* also contains BASE_LO */
 208
 209         EDMA_REQ_Q_OUT_PTR_OFS  = 0x18,
 210         EDMA_REQ_Q_PTR_SHIFT    = 5,
 211
 212         EDMA_RSP_Q_BASE_HI_OFS  = 0x1c,
 213         EDMA_RSP_Q_IN_PTR_OFS   = 0x20,
 214         EDMA_RSP_Q_OUT_PTR_OFS  = 0x24,         /* also contains BASE_LO */
 215         EDMA_RSP_Q_PTR_SHIFT    = 3,
 216
 217         EDMA_CMD_OFS            = 0x28,
 218         EDMA_EN                 = (1 << 0),
 219         EDMA_DS                 = (1 << 1),
 220         ATA_RST                 = (1 << 2),
 221
 222         EDMA_IORDY_TMOUT        = 0x34,
 223         EDMA_ARB_CFG            = 0x38,
 224
 225         /* Host private flags (hp_flags) */
 226         MV_HP_FLAG_MSI          = (1 << 0),
 227         MV_HP_ERRATA_50XXB0     = (1 << 1),
 228         MV_HP_ERRATA_50XXB2     = (1 << 2),
 229         MV_HP_ERRATA_60X1B2     = (1 << 3),
 230         MV_HP_ERRATA_60X1C0     = (1 << 4),
 231         MV_HP_ERRATA_XX42A0     = (1 << 5),
 232         MV_HP_50XX              = (1 << 6),
 233         MV_HP_GEN_IIE           = (1 << 7),
 234
 235         /* Port private flags (pp_flags) */
 236         MV_PP_FLAG_EDMA_EN      = (1 << 0),
 237         MV_PP_FLAG_EDMA_DS_ACT  = (1 << 1),
 238 };
 239
 240 #define IS_50XX(hpriv) ((hpriv)->hp_flags & MV_HP_50XX)
 241 #define IS_60XX(hpriv) (((hpriv)->hp_flags & MV_HP_50XX) == 0)
 242 #define IS_GEN_I(hpriv) IS_50XX(hpriv)
 243 #define IS_GEN_II(hpriv) IS_60XX(hpriv)
 244 #define IS_GEN_IIE(hpriv) ((hpriv)->hp_flags & MV_HP_GEN_IIE)
 245
 246 enum {
 247         /* Our DMA boundary is determined by an ePRD being unable to handle
 248          * anything larger than 64KB
 249          */
 250         MV_DMA_BOUNDARY         = 0xffffU,
 251
 252         EDMA_REQ_Q_BASE_LO_MASK = 0xfffffc00U,
 253
 254         EDMA_RSP_Q_BASE_LO_MASK = 0xffffff00U,
 255 };
 256
 257 enum chip_type {
 258         chip_504x,
 259         chip_508x,
 260         chip_5080,
 261         chip_604x,
 262         chip_608x,
 263         chip_6042,
 264         chip_7042,
 265 };
 266
 267 /* Command ReQuest Block: 32B */
 268 struct mv_crqb {
 269         u32                     sg_addr;
 270         u32                     sg_addr_hi;
 271         u16                     ctrl_flags;
 272         u16                     ata_cmd[11];
 273 };
 274
 275 struct mv_crqb_iie {
 276         u32                     addr;
 277         u32                     addr_hi;
 278         u32                     flags;
 279         u32                     len;
 280         u32                     ata_cmd[4];
 281 };
 282
 283 /* Command ResPonse Block: 8B */
 284 struct mv_crpb {
 285         u16                     id;
 286         u16                     flags;
 287         u32                     tmstmp;
 288 };
 289
 290 /* EDMA Physical Region Descriptor (ePRD); A.K.A. SG */
 291 struct mv_sg {
 292         u32                     addr;
 293         u32                     flags_size;
 294         u32                     addr_hi;
 295         u32                     reserved;
 296 };
 297
 298 struct mv_port_priv {
 299         struct mv_crqb          *crqb;
 300         dma_addr_t              crqb_dma;
 301         struct mv_crpb          *crpb;
 302         dma_addr_t              crpb_dma;
 303         struct mv_sg            *sg_tbl;
 304         dma_addr_t              sg_tbl_dma;
 305
 306         unsigned                req_producer;           /* cp of req_in_ptr */
 307         unsigned                rsp_consumer;           /* cp of rsp_out_ptr */
 308         u32                     pp_flags;
 309 };
 310
 311 struct mv_port_signal {
 312         u32                     amps;
 313         u32                     pre;
 314 };
 315
 316 struct mv_host_priv;
 317 struct mv_hw_ops {
 318         void (*phy_errata)(struct mv_host_priv *hpriv, void __iomem *mmio,
 319                            unsigned int port);
 320         void (*enable_leds)(struct mv_host_priv *hpriv, void __iomem *mmio);
 321         void (*read_preamp)(struct mv_host_priv *hpriv, int idx,
 322                            void __iomem *mmio);
 323         int (*reset_hc)(struct mv_host_priv *hpriv, void __iomem *mmio,
 324                         unsigned int n_hc);
 325         void (*reset_flash)(struct mv_host_priv *hpriv, void __iomem *mmio);
 326         void (*reset_bus)(struct pci_dev *pdev, void __iomem *mmio);
 327 };
 328
 329 struct mv_host_priv {
 330         u32                     hp_flags;
 331         struct mv_port_signal   signal[8];
 332         const struct mv_hw_ops  *ops;
 333 };
 334
 335 static void mv_irq_clear(struct ata_port *ap);
 336 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in);
 337 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
 338 static u32 mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in);
 339 static void mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val);
 340 static void mv_phy_reset(struct ata_port *ap);
 341 static void __mv_phy_reset(struct ata_port *ap, int can_sleep);
 342 static void mv_host_stop(struct ata_host_set *host_set);
 343 static int mv_port_start(struct ata_port *ap);
 344 static void mv_port_stop(struct ata_port *ap);
 345 static void mv_qc_prep(struct ata_queued_cmd *qc);
 346 static void mv_qc_prep_iie(struct ata_queued_cmd *qc);
 347 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc);
 348 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
 349                                 struct pt_regs *regs);
 350 static void mv_eng_timeout(struct ata_port *ap);
 351 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent);
 352
 353 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 354                            unsigned int port);
 355 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 356 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
 357                            void __iomem *mmio);
 358 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 359                         unsigned int n_hc);
 360 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 361 static void mv5_reset_bus(struct pci_dev *pdev, void __iomem *mmio);
 362
 363 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
 364                            unsigned int port);
 365 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio);
 366 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
 367                            void __iomem *mmio);
 368 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
 369                         unsigned int n_hc);
 370 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio);
 371 static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio);
 372 static void mv_channel_reset(struct mv_host_priv *hpriv, void __iomem *mmio,
 373                              unsigned int port_no);
 374 static void mv_stop_and_reset(struct ata_port *ap);
 375
 376 static struct scsi_host_template mv_sht = {
 377         .module                 = THIS_MODULE,
 378         .name                   = DRV_NAME,
 379         .ioctl                  = ata_scsi_ioctl,
 380         .queuecommand           = ata_scsi_queuecmd,
 381         .eh_timed_out           = ata_scsi_timed_out,
 382         .eh_strategy_handler    = ata_scsi_error,
 383         .can_queue              = MV_USE_Q_DEPTH,
 384         .this_id                = ATA_SHT_THIS_ID,
 385         .sg_tablesize           = MV_MAX_SG_CT / 2,
 386         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 387         .emulated               = ATA_SHT_EMULATED,
 388         .use_clustering         = ATA_SHT_USE_CLUSTERING,
 389         .proc_name              = DRV_NAME,
 390         .dma_boundary           = MV_DMA_BOUNDARY,
 391         .slave_configure        = ata_scsi_slave_config,
 392         .bios_param             = ata_std_bios_param,
 393 };
 394
 395 static const struct ata_port_operations mv5_ops = {
 396         .port_disable           = ata_port_disable,
 397
 398         .tf_load                = ata_tf_load,
 399         .tf_read                = ata_tf_read,
 400         .check_status           = ata_check_status,
 401         .exec_command           = ata_exec_command,
 402         .dev_select             = ata_std_dev_select,
 403
 404         .phy_reset              = mv_phy_reset,
 405
 406         .qc_prep                = mv_qc_prep,
 407         .qc_issue               = mv_qc_issue,
 408
 409         .eng_timeout            = mv_eng_timeout,
 410
 411         .irq_handler            = mv_interrupt,
 412         .irq_clear              = mv_irq_clear,
 413
 414         .scr_read               = mv5_scr_read,
 415         .scr_write              = mv5_scr_write,
 416
 417         .port_start             = mv_port_start,
 418         .port_stop              = mv_port_stop,
 419         .host_stop              = mv_host_stop,
 420 };
 421
 422 static const struct ata_port_operations mv6_ops = {
 423         .port_disable           = ata_port_disable,
 424
 425         .tf_load                = ata_tf_load,
 426         .tf_read                = ata_tf_read,
 427         .check_status           = ata_check_status,
 428         .exec_command           = ata_exec_command,
 429         .dev_select             = ata_std_dev_select,
 430
 431         .phy_reset              = mv_phy_reset,
 432
 433         .qc_prep                = mv_qc_prep,
 434         .qc_issue               = mv_qc_issue,
 435
 436         .eng_timeout            = mv_eng_timeout,
 437
 438         .irq_handler            = mv_interrupt,
 439         .irq_clear              = mv_irq_clear,
 440
 441         .scr_read               = mv_scr_read,
 442         .scr_write              = mv_scr_write,
 443
 444         .port_start             = mv_port_start,
 445         .port_stop              = mv_port_stop,
 446         .host_stop              = mv_host_stop,
 447 };
 448
 449 static const struct ata_port_operations mv_iie_ops = {
 450         .port_disable           = ata_port_disable,
 451
 452         .tf_load                = ata_tf_load,
 453         .tf_read                = ata_tf_read,
 454         .check_status           = ata_check_status,
 455         .exec_command           = ata_exec_command,
 456         .dev_select             = ata_std_dev_select,
 457
 458         .phy_reset              = mv_phy_reset,
 459
 460         .qc_prep                = mv_qc_prep_iie,
 461         .qc_issue               = mv_qc_issue,
 462
 463         .eng_timeout            = mv_eng_timeout,
 464
 465         .irq_handler            = mv_interrupt,
 466         .irq_clear              = mv_irq_clear,
 467
 468         .scr_read               = mv_scr_read,
 469         .scr_write              = mv_scr_write,
 470
 471         .port_start             = mv_port_start,
 472         .port_stop              = mv_port_stop,
 473         .host_stop              = mv_host_stop,
 474 };
 475
 476 static const struct ata_port_info mv_port_info[] = {
 477         {  /* chip_504x */
 478                 .sht            = &mv_sht,
 479                 .host_flags     = MV_COMMON_FLAGS,
 480                 .pio_mask       = 0x1f, /* pio0-4 */
 481                 .udma_mask      = 0x7f, /* udma0-6 */
 482                 .port_ops       = &mv5_ops,
 483         },
 484         {  /* chip_508x */
 485                 .sht            = &mv_sht,
 486                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
 487                 .pio_mask       = 0x1f, /* pio0-4 */
 488                 .udma_mask      = 0x7f, /* udma0-6 */
 489                 .port_ops       = &mv5_ops,
 490         },
 491         {  /* chip_5080 */
 492                 .sht            = &mv_sht,
 493                 .host_flags     = (MV_COMMON_FLAGS | MV_FLAG_DUAL_HC),
 494                 .pio_mask       = 0x1f, /* pio0-4 */
 495                 .udma_mask      = 0x7f, /* udma0-6 */
 496                 .port_ops       = &mv5_ops,
 497         },
 498         {  /* chip_604x */
 499                 .sht            = &mv_sht,
 500                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS),
 501                 .pio_mask       = 0x1f, /* pio0-4 */
 502                 .udma_mask      = 0x7f, /* udma0-6 */
 503                 .port_ops       = &mv6_ops,
 504         },
 505         {  /* chip_608x */
 506                 .sht            = &mv_sht,
 507                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 508                                    MV_FLAG_DUAL_HC),
 509                 .pio_mask       = 0x1f, /* pio0-4 */
 510                 .udma_mask      = 0x7f, /* udma0-6 */
 511                 .port_ops       = &mv6_ops,
 512         },
 513         {  /* chip_6042 */
 514                 .sht            = &mv_sht,
 515                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS),
 516                 .pio_mask       = 0x1f, /* pio0-4 */
 517                 .udma_mask      = 0x7f, /* udma0-6 */
 518                 .port_ops       = &mv_iie_ops,
 519         },
 520         {  /* chip_7042 */
 521                 .sht            = &mv_sht,
 522                 .host_flags     = (MV_COMMON_FLAGS | MV_6XXX_FLAGS |
 523                                    MV_FLAG_DUAL_HC),
 524                 .pio_mask       = 0x1f, /* pio0-4 */
 525                 .udma_mask      = 0x7f, /* udma0-6 */
 526                 .port_ops       = &mv_iie_ops,
 527         },
 528 };
 529
 530 static const struct pci_device_id mv_pci_tbl[] = {
 531         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5040), 0, 0, chip_504x},
 532         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5041), 0, 0, chip_504x},
 533         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5080), 0, 0, chip_5080},
 534         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5081), 0, 0, chip_508x},
 535
 536         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6040), 0, 0, chip_604x},
 537         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6041), 0, 0, chip_604x},
 538         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6042), 0, 0, chip_6042},
 539         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6080), 0, 0, chip_608x},
 540         {PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x6081), 0, 0, chip_608x},
 541
 542         {PCI_DEVICE(PCI_VENDOR_ID_ADAPTEC2, 0x0241), 0, 0, chip_604x},
 543         {}                      /* terminate list */
 544 };
 545
 546 static struct pci_driver mv_pci_driver = {
 547         .name                   = DRV_NAME,
 548         .id_table               = mv_pci_tbl,
 549         .probe                  = mv_init_one,
 550         .remove                 = ata_pci_remove_one,
 551 };
 552
 553 static const struct mv_hw_ops mv5xxx_ops = {
 554         .phy_errata             = mv5_phy_errata,
 555         .enable_leds            = mv5_enable_leds,
 556         .read_preamp            = mv5_read_preamp,
 557         .reset_hc               = mv5_reset_hc,
 558         .reset_flash            = mv5_reset_flash,
 559         .reset_bus              = mv5_reset_bus,
 560 };
 561
 562 static const struct mv_hw_ops mv6xxx_ops = {
 563         .phy_errata             = mv6_phy_errata,
 564         .enable_leds            = mv6_enable_leds,
 565         .read_preamp            = mv6_read_preamp,
 566         .reset_hc               = mv6_reset_hc,
 567         .reset_flash            = mv6_reset_flash,
 568         .reset_bus              = mv_reset_pci_bus,
 569 };
 570
 571 /*
 572  * module options
 573  */
 574 static int msi;       /* Use PCI msi; either zero (off, default) or non-zero */
 575
 576
 577 /*
 578  * Functions
 579  */
 580
 581 static inline void writelfl(unsigned long data, void __iomem *addr)
 582 {
 583         writel(data, addr);
 584         (void) readl(addr);     /* flush to avoid PCI posted write */
 585 }
 586
 587 static inline void __iomem *mv_hc_base(void __iomem *base, unsigned int hc)
 588 {
 589         return (base + MV_SATAHC0_REG_BASE + (hc * MV_SATAHC_REG_SZ));
 590 }
 591
 592 static inline unsigned int mv_hc_from_port(unsigned int port)
 593 {
 594         return port >> MV_PORT_HC_SHIFT;
 595 }
 596
 597 static inline unsigned int mv_hardport_from_port(unsigned int port)
 598 {
 599         return port & MV_PORT_MASK;
 600 }
 601
 602 static inline void __iomem *mv_hc_base_from_port(void __iomem *base,
 603                                                  unsigned int port)
 604 {
 605         return mv_hc_base(base, mv_hc_from_port(port));
 606 }
 607
 608 static inline void __iomem *mv_port_base(void __iomem *base, unsigned int port)
 609 {
 610         return  mv_hc_base_from_port(base, port) +
 611                 MV_SATAHC_ARBTR_REG_SZ +
 612                 (mv_hardport_from_port(port) * MV_PORT_REG_SZ);
 613 }
 614
 615 static inline void __iomem *mv_ap_base(struct ata_port *ap)
 616 {
 617         return mv_port_base(ap->host_set->mmio_base, ap->port_no);
 618 }
 619
 620 static inline int mv_get_hc_count(unsigned long host_flags)
 621 {
 622         return ((host_flags & MV_FLAG_DUAL_HC) ? 2 : 1);
 623 }
 624
 625 static void mv_irq_clear(struct ata_port *ap)
 626 {
 627 }
 628
 629 /**
 630  *      mv_start_dma - Enable eDMA engine
 631  *      @base: port base address
 632  *      @pp: port private data
 633  *
 634  *      Verify the local cache of the eDMA state is accurate with a
 635  *      WARN_ON.
 636  *
 637  *      LOCKING:
 638  *      Inherited from caller.
 639  */
 640 static void mv_start_dma(void __iomem *base, struct mv_port_priv *pp)
 641 {
 642         if (!(MV_PP_FLAG_EDMA_EN & pp->pp_flags)) {
 643                 writelfl(EDMA_EN, base + EDMA_CMD_OFS);
 644                 pp->pp_flags |= MV_PP_FLAG_EDMA_EN;
 645         }
 646         WARN_ON(!(EDMA_EN & readl(base + EDMA_CMD_OFS)));
 647 }
 648
 649 /**
 650  *      mv_stop_dma - Disable eDMA engine
 651  *      @ap: ATA channel to manipulate
 652  *
 653  *      Verify the local cache of the eDMA state is accurate with a
 654  *      WARN_ON.
 655  *
 656  *      LOCKING:
 657  *      Inherited from caller.
 658  */
 659 static void mv_stop_dma(struct ata_port *ap)
 660 {
 661         void __iomem *port_mmio = mv_ap_base(ap);
 662         struct mv_port_priv *pp = ap->private_data;
 663         u32 reg;
 664         int i;
 665
 666         if (MV_PP_FLAG_EDMA_EN & pp->pp_flags) {
 667                 /* Disable EDMA if active.   The disable bit auto clears.
 668                  */
 669                 writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
 670                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
 671         } else {
 672                 WARN_ON(EDMA_EN & readl(port_mmio + EDMA_CMD_OFS));
 673         }
 674
 675         /* now properly wait for the eDMA to stop */
 676         for (i = 1000; i > 0; i--) {
 677                 reg = readl(port_mmio + EDMA_CMD_OFS);
 678                 if (!(EDMA_EN & reg)) {
 679                         break;
 680                 }
 681                 udelay(100);
 682         }
 683
 684         if (EDMA_EN & reg) {
 685                 printk(KERN_ERR "ata%u: Unable to stop eDMA\n", ap->id);
 686                 /* FIXME: Consider doing a reset here to recover */
 687         }
 688 }
 689
 690 #ifdef ATA_DEBUG
 691 static void mv_dump_mem(void __iomem *start, unsigned bytes)
 692 {
 693         int b, w;
 694         for (b = 0; b < bytes; ) {
 695                 DPRINTK("%p: ", start + b);
 696                 for (w = 0; b < bytes && w < 4; w++) {
 697                         printk("%08x ",readl(start + b));
 698                         b += sizeof(u32);
 699                 }
 700                 printk("\n");
 701         }
 702 }
 703 #endif
 704
 705 static void mv_dump_pci_cfg(struct pci_dev *pdev, unsigned bytes)
 706 {
 707 #ifdef ATA_DEBUG
 708         int b, w;
 709         u32 dw;
 710         for (b = 0; b < bytes; ) {
 711                 DPRINTK("%02x: ", b);
 712                 for (w = 0; b < bytes && w < 4; w++) {
 713                         (void) pci_read_config_dword(pdev,b,&dw);
 714                         printk("%08x ",dw);
 715                         b += sizeof(u32);
 716                 }
 717                 printk("\n");
 718         }
 719 #endif
 720 }
 721 static void mv_dump_all_regs(void __iomem *mmio_base, int port,
 722                              struct pci_dev *pdev)
 723 {
 724 #ifdef ATA_DEBUG
 725         void __iomem *hc_base = mv_hc_base(mmio_base,
 726                                            port >> MV_PORT_HC_SHIFT);
 727         void __iomem *port_base;
 728         int start_port, num_ports, p, start_hc, num_hcs, hc;
 729
 730         if (0 > port) {
 731                 start_hc = start_port = 0;
 732                 num_ports = 8;          /* shld be benign for 4 port devs */
 733                 num_hcs = 2;
 734         } else {
 735                 start_hc = port >> MV_PORT_HC_SHIFT;
 736                 start_port = port;
 737                 num_ports = num_hcs = 1;
 738         }
 739         DPRINTK("All registers for port(s) %u-%u:\n", start_port,
 740                 num_ports > 1 ? num_ports - 1 : start_port);
 741
 742         if (NULL != pdev) {
 743                 DPRINTK("PCI config space regs:\n");
 744                 mv_dump_pci_cfg(pdev, 0x68);
 745         }
 746         DPRINTK("PCI regs:\n");
 747         mv_dump_mem(mmio_base+0xc00, 0x3c);
 748         mv_dump_mem(mmio_base+0xd00, 0x34);
 749         mv_dump_mem(mmio_base+0xf00, 0x4);
 750         mv_dump_mem(mmio_base+0x1d00, 0x6c);
 751         for (hc = start_hc; hc < start_hc + num_hcs; hc++) {
 752                 hc_base = mv_hc_base(mmio_base, port >> MV_PORT_HC_SHIFT);
 753                 DPRINTK("HC regs (HC %i):\n", hc);
 754                 mv_dump_mem(hc_base, 0x1c);
 755         }
 756         for (p = start_port; p < start_port + num_ports; p++) {
 757                 port_base = mv_port_base(mmio_base, p);
 758                 DPRINTK("EDMA regs (port %i):\n",p);
 759                 mv_dump_mem(port_base, 0x54);
 760                 DPRINTK("SATA regs (port %i):\n",p);
 761                 mv_dump_mem(port_base+0x300, 0x60);
 762         }
 763 #endif
 764 }
 765
 766 static unsigned int mv_scr_offset(unsigned int sc_reg_in)
 767 {
 768         unsigned int ofs;
 769
 770         switch (sc_reg_in) {
 771         case SCR_STATUS:
 772         case SCR_CONTROL:
 773         case SCR_ERROR:
 774                 ofs = SATA_STATUS_OFS + (sc_reg_in * sizeof(u32));
 775                 break;
 776         case SCR_ACTIVE:
 777                 ofs = SATA_ACTIVE_OFS;   /* active is not with the others */
 778                 break;
 779         default:
 780                 ofs = 0xffffffffU;
 781                 break;
 782         }
 783         return ofs;
 784 }
 785
 786 static u32 mv_scr_read(struct ata_port *ap, unsigned int sc_reg_in)
 787 {
 788         unsigned int ofs = mv_scr_offset(sc_reg_in);
 789
 790         if (0xffffffffU != ofs) {
 791                 return readl(mv_ap_base(ap) + ofs);
 792         } else {
 793                 return (u32) ofs;
 794         }
 795 }
 796
 797 static void mv_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
 798 {
 799         unsigned int ofs = mv_scr_offset(sc_reg_in);
 800
 801         if (0xffffffffU != ofs) {
 802                 writelfl(val, mv_ap_base(ap) + ofs);
 803         }
 804 }
 805
 806 /**
 807  *      mv_host_stop - Host specific cleanup/stop routine.
 808  *      @host_set: host data structure
 809  *
 810  *      Disable ints, cleanup host memory, call general purpose
 811  *      host_stop.
 812  *
 813  *      LOCKING:
 814  *      Inherited from caller.
 815  */
 816 static void mv_host_stop(struct ata_host_set *host_set)
 817 {
 818         struct mv_host_priv *hpriv = host_set->private_data;
 819         struct pci_dev *pdev = to_pci_dev(host_set->dev);
 820
 821         if (hpriv->hp_flags & MV_HP_FLAG_MSI) {
 822                 pci_disable_msi(pdev);
 823         } else {
 824                 pci_intx(pdev, 0);
 825         }
 826         kfree(hpriv);
 827         ata_host_stop(host_set);
 828 }
 829
 830 static inline void mv_priv_free(struct mv_port_priv *pp, struct device *dev)
 831 {
 832         dma_free_coherent(dev, MV_PORT_PRIV_DMA_SZ, pp->crpb, pp->crpb_dma);
 833 }
 834
 835 static void mv_edma_cfg(struct mv_host_priv *hpriv, void __iomem *port_mmio)
 836 {
 837         u32 cfg = readl(port_mmio + EDMA_CFG_OFS);
 838
 839         /* set up non-NCQ EDMA configuration */
 840         cfg &= ~0x1f;           /* clear queue depth */
 841         cfg &= ~EDMA_CFG_NCQ;   /* clear NCQ mode */
 842         cfg &= ~(1 << 9);       /* disable equeue */
 843
 844         if (IS_GEN_I(hpriv))
 845                 cfg |= (1 << 8);        /* enab config burst size mask */
 846
 847         else if (IS_GEN_II(hpriv))
 848                 cfg |= EDMA_CFG_RD_BRST_EXT | EDMA_CFG_WR_BUFF_LEN;
 849
 850         else if (IS_GEN_IIE(hpriv)) {
 851                 cfg |= (1 << 23);       /* dis RX PM port mask */
 852                 cfg &= ~(1 << 16);      /* dis FIS-based switching (for now) */
 853                 cfg &= ~(1 << 19);      /* dis 128-entry queue (for now?) */
 854                 cfg |= (1 << 18);       /* enab early completion */
 855                 cfg |= (1 << 17);       /* enab host q cache */
 856                 cfg |= (1 << 22);       /* enab cutthrough */
 857         }
 858
 859         writelfl(cfg, port_mmio + EDMA_CFG_OFS);
 860 }
 861
 862 /**
 863  *      mv_port_start - Port specific init/start routine.
 864  *      @ap: ATA channel to manipulate
 865  *
 866  *      Allocate and point to DMA memory, init port private memory,
 867  *      zero indices.
 868  *
 869  *      LOCKING:
 870  *      Inherited from caller.
 871  */
 872 static int mv_port_start(struct ata_port *ap)
 873 {
 874         struct device *dev = ap->host_set->dev;
 875         struct mv_host_priv *hpriv = ap->host_set->private_data;
 876         struct mv_port_priv *pp;
 877         void __iomem *port_mmio = mv_ap_base(ap);
 878         void *mem;
 879         dma_addr_t mem_dma;
 880         int rc = -ENOMEM;
 881
 882         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 883         if (!pp)
 884                 goto err_out;
 885         memset(pp, 0, sizeof(*pp));
 886
 887         mem = dma_alloc_coherent(dev, MV_PORT_PRIV_DMA_SZ, &mem_dma,
 888                                  GFP_KERNEL);
 889         if (!mem)
 890                 goto err_out_pp;
 891         memset(mem, 0, MV_PORT_PRIV_DMA_SZ);
 892
 893         rc = ata_pad_alloc(ap, dev);
 894         if (rc)
 895                 goto err_out_priv;
 896
 897         /* First item in chunk of DMA memory:
 898          * 32-slot command request table (CRQB), 32 bytes each in size
 899          */
 900         pp->crqb = mem;
 901         pp->crqb_dma = mem_dma;
 902         mem += MV_CRQB_Q_SZ;
 903         mem_dma += MV_CRQB_Q_SZ;
 904
 905         /* Second item:
 906          * 32-slot command response table (CRPB), 8 bytes each in size
 907          */
 908         pp->crpb = mem;
 909         pp->crpb_dma = mem_dma;
 910         mem += MV_CRPB_Q_SZ;
 911         mem_dma += MV_CRPB_Q_SZ;
 912
 913         /* Third item:
 914          * Table of scatter-gather descriptors (ePRD), 16 bytes each
 915          */
 916         pp->sg_tbl = mem;
 917         pp->sg_tbl_dma = mem_dma;
 918
 919         mv_edma_cfg(hpriv, port_mmio);
 920
 921         writel((pp->crqb_dma >> 16) >> 16, port_mmio + EDMA_REQ_Q_BASE_HI_OFS);
 922         writelfl(pp->crqb_dma & EDMA_REQ_Q_BASE_LO_MASK,
 923                  port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
 924
 925         if (hpriv->hp_flags & MV_HP_ERRATA_XX42A0)
 926                 writelfl(pp->crqb_dma & 0xffffffff,
 927                          port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 928         else
 929                 writelfl(0, port_mmio + EDMA_REQ_Q_OUT_PTR_OFS);
 930
 931         writel((pp->crpb_dma >> 16) >> 16, port_mmio + EDMA_RSP_Q_BASE_HI_OFS);
 932
 933         if (hpriv->hp_flags & MV_HP_ERRATA_XX42A0)
 934                 writelfl(pp->crpb_dma & 0xffffffff,
 935                          port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 936         else
 937                 writelfl(0, port_mmio + EDMA_RSP_Q_IN_PTR_OFS);
 938
 939         writelfl(pp->crpb_dma & EDMA_RSP_Q_BASE_LO_MASK,
 940                  port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
 941
 942         pp->req_producer = pp->rsp_consumer = 0;
 943
 944         /* Don't turn on EDMA here...do it before DMA commands only.  Else
 945          * we'll be unable to send non-data, PIO, etc due to restricted access
 946          * to shadow regs.
 947          */
 948         ap->private_data = pp;
 949         return 0;
 950
 951 err_out_priv:
 952         mv_priv_free(pp, dev);
 953 err_out_pp:
 954         kfree(pp);
 955 err_out:
 956         return rc;
 957 }
 958
 959 /**
 960  *      mv_port_stop - Port specific cleanup/stop routine.
 961  *      @ap: ATA channel to manipulate
 962  *
 963  *      Stop DMA, cleanup port memory.
 964  *
 965  *      LOCKING:
 966  *      This routine uses the host_set lock to protect the DMA stop.
 967  */
 968 static void mv_port_stop(struct ata_port *ap)
 969 {
 970         struct device *dev = ap->host_set->dev;
 971         struct mv_port_priv *pp = ap->private_data;
 972         unsigned long flags;
 973
 974         spin_lock_irqsave(&ap->host_set->lock, flags);
 975         mv_stop_dma(ap);
 976         spin_unlock_irqrestore(&ap->host_set->lock, flags);
 977
 978         ap->private_data = NULL;
 979         ata_pad_free(ap, dev);
 980         mv_priv_free(pp, dev);
 981         kfree(pp);
 982 }
 983
 984 /**
 985  *      mv_fill_sg - Fill out the Marvell ePRD (scatter gather) entries
 986  *      @qc: queued command whose SG list to source from
 987  *
 988  *      Populate the SG list and mark the last entry.
 989  *
 990  *      LOCKING:
 991  *      Inherited from caller.
 992  */
 993 static void mv_fill_sg(struct ata_queued_cmd *qc)
 994 {
 995         struct mv_port_priv *pp = qc->ap->private_data;
 996         unsigned int i = 0;
 997         struct scatterlist *sg;
 998
 999         ata_for_each_sg(sg, qc) {
1000                 dma_addr_t addr;
1001                 u32 sg_len, len, offset;
1002
1003                 addr = sg_dma_address(sg);
1004                 sg_len = sg_dma_len(sg);
1005
1006                 while (sg_len) {
1007                         offset = addr & MV_DMA_BOUNDARY;
1008                         len = sg_len;
1009                         if ((offset + sg_len) > 0x10000)
1010                                 len = 0x10000 - offset;
1011
1012                         pp->sg_tbl[i].addr = cpu_to_le32(addr & 0xffffffff);
1013                         pp->sg_tbl[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
1014                         pp->sg_tbl[i].flags_size = cpu_to_le32(len);
1015
1016                         sg_len -= len;
1017                         addr += len;
1018
1019                         if (!sg_len && ata_sg_is_last(sg, qc))
1020                                 pp->sg_tbl[i].flags_size |= cpu_to_le32(EPRD_FLAG_END_OF_TBL);
1021
1022                         i++;
1023                 }
1024         }
1025 }
1026
1027 static inline unsigned mv_inc_q_index(unsigned *index)
1028 {
1029         *index = (*index + 1) & MV_MAX_Q_DEPTH_MASK;
1030         return *index;
1031 }
1032
1033 static inline void mv_crqb_pack_cmd(u16 *cmdw, u8 data, u8 addr, unsigned last)
1034 {
1035         *cmdw = data | (addr << CRQB_CMD_ADDR_SHIFT) | CRQB_CMD_CS |
1036                 (last ? CRQB_CMD_LAST : 0);
1037 }
1038
1039 /**
1040  *      mv_qc_prep - Host specific command preparation.
1041  *      @qc: queued command to prepare
1042  *
1043  *      This routine simply redirects to the general purpose routine
1044  *      if command is not DMA.  Else, it handles prep of the CRQB
1045  *      (command request block), does some sanity checking, and calls
1046  *      the SG load routine.
1047  *
1048  *      LOCKING:
1049  *      Inherited from caller.
1050  */
1051 static void mv_qc_prep(struct ata_queued_cmd *qc)
1052 {
1053         struct ata_port *ap = qc->ap;
1054         struct mv_port_priv *pp = ap->private_data;
1055         u16 *cw;
1056         struct ata_taskfile *tf;
1057         u16 flags = 0;
1058
1059         if (ATA_PROT_DMA != qc->tf.protocol)
1060                 return;
1061
1062         /* the req producer index should be the same as we remember it */
1063         WARN_ON(((readl(mv_ap_base(qc->ap) + EDMA_REQ_Q_IN_PTR_OFS) >>
1064                   EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) !=
1065                 pp->req_producer);
1066
1067         /* Fill in command request block
1068          */
1069         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1070                 flags |= CRQB_FLAG_READ;
1071         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1072         flags |= qc->tag << CRQB_TAG_SHIFT;
1073
1074         pp->crqb[pp->req_producer].sg_addr =
1075                 cpu_to_le32(pp->sg_tbl_dma & 0xffffffff);
1076         pp->crqb[pp->req_producer].sg_addr_hi =
1077                 cpu_to_le32((pp->sg_tbl_dma >> 16) >> 16);
1078         pp->crqb[pp->req_producer].ctrl_flags = cpu_to_le16(flags);
1079
1080         cw = &pp->crqb[pp->req_producer].ata_cmd[0];
1081         tf = &qc->tf;
1082
1083         /* Sadly, the CRQB cannot accomodate all registers--there are
1084          * only 11 bytes...so we must pick and choose required
1085          * registers based on the command.  So, we drop feature and
1086          * hob_feature for [RW] DMA commands, but they are needed for
1087          * NCQ.  NCQ will drop hob_nsect.
1088          */
1089         switch (tf->command) {
1090         case ATA_CMD_READ:
1091         case ATA_CMD_READ_EXT:
1092         case ATA_CMD_WRITE:
1093         case ATA_CMD_WRITE_EXT:
1094                 mv_crqb_pack_cmd(cw++, tf->hob_nsect, ATA_REG_NSECT, 0);
1095                 break;
1096 #ifdef LIBATA_NCQ               /* FIXME: remove this line when NCQ added */
1097         case ATA_CMD_FPDMA_READ:
1098         case ATA_CMD_FPDMA_WRITE:
1099                 mv_crqb_pack_cmd(cw++, tf->hob_feature, ATA_REG_FEATURE, 0);
1100                 mv_crqb_pack_cmd(cw++, tf->feature, ATA_REG_FEATURE, 0);
1101                 break;
1102 #endif                          /* FIXME: remove this line when NCQ added */
1103         default:
1104                 /* The only other commands EDMA supports in non-queued and
1105                  * non-NCQ mode are: [RW] STREAM DMA and W DMA FUA EXT, none
1106                  * of which are defined/used by Linux.  If we get here, this
1107                  * driver needs work.
1108                  *
1109                  * FIXME: modify libata to give qc_prep a return value and
1110                  * return error here.
1111                  */
1112                 BUG_ON(tf->command);
1113                 break;
1114         }
1115         mv_crqb_pack_cmd(cw++, tf->nsect, ATA_REG_NSECT, 0);
1116         mv_crqb_pack_cmd(cw++, tf->hob_lbal, ATA_REG_LBAL, 0);
1117         mv_crqb_pack_cmd(cw++, tf->lbal, ATA_REG_LBAL, 0);
1118         mv_crqb_pack_cmd(cw++, tf->hob_lbam, ATA_REG_LBAM, 0);
1119         mv_crqb_pack_cmd(cw++, tf->lbam, ATA_REG_LBAM, 0);
1120         mv_crqb_pack_cmd(cw++, tf->hob_lbah, ATA_REG_LBAH, 0);
1121         mv_crqb_pack_cmd(cw++, tf->lbah, ATA_REG_LBAH, 0);
1122         mv_crqb_pack_cmd(cw++, tf->device, ATA_REG_DEVICE, 0);
1123         mv_crqb_pack_cmd(cw++, tf->command, ATA_REG_CMD, 1);    /* last */
1124
1125         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1126                 return;
1127         mv_fill_sg(qc);
1128 }
1129
1130 /**
1131  *      mv_qc_prep_iie - Host specific command preparation.
1132  *      @qc: queued command to prepare
1133  *
1134  *      This routine simply redirects to the general purpose routine
1135  *      if command is not DMA.  Else, it handles prep of the CRQB
1136  *      (command request block), does some sanity checking, and calls
1137  *      the SG load routine.
1138  *
1139  *      LOCKING:
1140  *      Inherited from caller.
1141  */
1142 static void mv_qc_prep_iie(struct ata_queued_cmd *qc)
1143 {
1144         struct ata_port *ap = qc->ap;
1145         struct mv_port_priv *pp = ap->private_data;
1146         struct mv_crqb_iie *crqb;
1147         struct ata_taskfile *tf;
1148         u32 flags = 0;
1149
1150         if (ATA_PROT_DMA != qc->tf.protocol)
1151                 return;
1152
1153         /* the req producer index should be the same as we remember it */
1154         WARN_ON(((readl(mv_ap_base(qc->ap) + EDMA_REQ_Q_IN_PTR_OFS) >>
1155                   EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) !=
1156                 pp->req_producer);
1157
1158         /* Fill in Gen IIE command request block
1159          */
1160         if (!(qc->tf.flags & ATA_TFLAG_WRITE))
1161                 flags |= CRQB_FLAG_READ;
1162
1163         WARN_ON(MV_MAX_Q_DEPTH <= qc->tag);
1164         flags |= qc->tag << CRQB_TAG_SHIFT;
1165
1166         crqb = (struct mv_crqb_iie *) &pp->crqb[pp->req_producer];
1167         crqb->addr = cpu_to_le32(pp->sg_tbl_dma & 0xffffffff);
1168         crqb->addr_hi = cpu_to_le32((pp->sg_tbl_dma >> 16) >> 16);
1169         crqb->flags = cpu_to_le32(flags);
1170
1171         tf = &qc->tf;
1172         crqb->ata_cmd[0] = cpu_to_le32(
1173                         (tf->command << 16) |
1174                         (tf->feature << 24)
1175                 );
1176         crqb->ata_cmd[1] = cpu_to_le32(
1177                         (tf->lbal << 0) |
1178                         (tf->lbam << 8) |
1179                         (tf->lbah << 16) |
1180                         (tf->device << 24)
1181                 );
1182         crqb->ata_cmd[2] = cpu_to_le32(
1183                         (tf->hob_lbal << 0) |
1184                         (tf->hob_lbam << 8) |
1185                         (tf->hob_lbah << 16) |
1186                         (tf->hob_feature << 24)
1187                 );
1188         crqb->ata_cmd[3] = cpu_to_le32(
1189                         (tf->nsect << 0) |
1190                         (tf->hob_nsect << 8)
1191                 );
1192
1193         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
1194                 return;
1195         mv_fill_sg(qc);
1196 }
1197
1198 /**
1199  *      mv_qc_issue - Initiate a command to the host
1200  *      @qc: queued command to start
1201  *
1202  *      This routine simply redirects to the general purpose routine
1203  *      if command is not DMA.  Else, it sanity checks our local
1204  *      caches of the request producer/consumer indices then enables
1205  *      DMA and bumps the request producer index.
1206  *
1207  *      LOCKING:
1208  *      Inherited from caller.
1209  */
1210 static unsigned int mv_qc_issue(struct ata_queued_cmd *qc)
1211 {
1212         void __iomem *port_mmio = mv_ap_base(qc->ap);
1213         struct mv_port_priv *pp = qc->ap->private_data;
1214         u32 in_ptr;
1215
1216         if (ATA_PROT_DMA != qc->tf.protocol) {
1217                 /* We're about to send a non-EDMA capable command to the
1218                  * port.  Turn off EDMA so there won't be problems accessing
1219                  * shadow block, etc registers.
1220                  */
1221                 mv_stop_dma(qc->ap);
1222                 return ata_qc_issue_prot(qc);
1223         }
1224
1225         in_ptr = readl(port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1226
1227         /* the req producer index should be the same as we remember it */
1228         WARN_ON(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) !=
1229                 pp->req_producer);
1230         /* until we do queuing, the queue should be empty at this point */
1231         WARN_ON(((in_ptr >> EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) !=
1232                 ((readl(port_mmio + EDMA_REQ_Q_OUT_PTR_OFS) >>
1233                   EDMA_REQ_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK));
1234
1235         mv_inc_q_index(&pp->req_producer);      /* now incr producer index */
1236
1237         mv_start_dma(port_mmio, pp);
1238
1239         /* and write the request in pointer to kick the EDMA to life */
1240         in_ptr &= EDMA_REQ_Q_BASE_LO_MASK;
1241         in_ptr |= pp->req_producer << EDMA_REQ_Q_PTR_SHIFT;
1242         writelfl(in_ptr, port_mmio + EDMA_REQ_Q_IN_PTR_OFS);
1243
1244         return 0;
1245 }
1246
1247 /**
1248  *      mv_get_crpb_status - get status from most recently completed cmd
1249  *      @ap: ATA channel to manipulate
1250  *
1251  *      This routine is for use when the port is in DMA mode, when it
1252  *      will be using the CRPB (command response block) method of
1253  *      returning command completion information.  We check indices
1254  *      are good, grab status, and bump the response consumer index to
1255  *      prove that we're up to date.
1256  *
1257  *      LOCKING:
1258  *      Inherited from caller.
1259  */
1260 static u8 mv_get_crpb_status(struct ata_port *ap)
1261 {
1262         void __iomem *port_mmio = mv_ap_base(ap);
1263         struct mv_port_priv *pp = ap->private_data;
1264         u32 out_ptr;
1265
1266         out_ptr = readl(port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1267
1268         /* the response consumer index should be the same as we remember it */
1269         WARN_ON(((out_ptr >> EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) !=
1270                 pp->rsp_consumer);
1271
1272         /* increment our consumer index... */
1273         pp->rsp_consumer = mv_inc_q_index(&pp->rsp_consumer);
1274
1275         /* and, until we do NCQ, there should only be 1 CRPB waiting */
1276         WARN_ON(((readl(port_mmio + EDMA_RSP_Q_IN_PTR_OFS) >>
1277                   EDMA_RSP_Q_PTR_SHIFT) & MV_MAX_Q_DEPTH_MASK) !=
1278                 pp->rsp_consumer);
1279
1280         /* write out our inc'd consumer index so EDMA knows we're caught up */
1281         out_ptr &= EDMA_RSP_Q_BASE_LO_MASK;
1282         out_ptr |= pp->rsp_consumer << EDMA_RSP_Q_PTR_SHIFT;
1283         writelfl(out_ptr, port_mmio + EDMA_RSP_Q_OUT_PTR_OFS);
1284
1285         /* Return ATA status register for completed CRPB */
1286         return (pp->crpb[pp->rsp_consumer].flags >> CRPB_FLAG_STATUS_SHIFT);
1287 }
1288
1289 /**
1290  *      mv_err_intr - Handle error interrupts on the port
1291  *      @ap: ATA channel to manipulate
1292  *
1293  *      In most cases, just clear the interrupt and move on.  However,
1294  *      some cases require an eDMA reset, which is done right before
1295  *      the COMRESET in mv_phy_reset().  The SERR case requires a
1296  *      clear of pending errors in the SATA SERROR register.  Finally,
1297  *      if the port disabled DMA, update our cached copy to match.
1298  *
1299  *      LOCKING:
1300  *      Inherited from caller.
1301  */
1302 static void mv_err_intr(struct ata_port *ap)
1303 {
1304         void __iomem *port_mmio = mv_ap_base(ap);
1305         u32 edma_err_cause, serr = 0;
1306
1307         edma_err_cause = readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1308
1309         if (EDMA_ERR_SERR & edma_err_cause) {
1310                 serr = scr_read(ap, SCR_ERROR);
1311                 scr_write_flush(ap, SCR_ERROR, serr);
1312         }
1313         if (EDMA_ERR_SELF_DIS & edma_err_cause) {
1314                 struct mv_port_priv *pp = ap->private_data;
1315                 pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1316         }
1317         DPRINTK(KERN_ERR "ata%u: port error; EDMA err cause: 0x%08x "
1318                 "SERR: 0x%08x\n", ap->id, edma_err_cause, serr);
1319
1320         /* Clear EDMA now that SERR cleanup done */
1321         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1322
1323         /* check for fatal here and recover if needed */
1324         if (EDMA_ERR_FATAL & edma_err_cause) {
1325                 mv_stop_and_reset(ap);
1326         }
1327 }
1328
1329 /**
1330  *      mv_host_intr - Handle all interrupts on the given host controller
1331  *      @host_set: host specific structure
1332  *      @relevant: port error bits relevant to this host controller
1333  *      @hc: which host controller we're to look at
1334  *
1335  *      Read then write clear the HC interrupt status then walk each
1336  *      port connected to the HC and see if it needs servicing.  Port
1337  *      success ints are reported in the HC interrupt status reg, the
1338  *      port error ints are reported in the higher level main
1339  *      interrupt status register and thus are passed in via the
1340  *      'relevant' argument.
1341  *
1342  *      LOCKING:
1343  *      Inherited from caller.
1344  */
1345 static void mv_host_intr(struct ata_host_set *host_set, u32 relevant,
1346                          unsigned int hc)
1347 {
1348         void __iomem *mmio = host_set->mmio_base;
1349         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1350         struct ata_port *ap;
1351         struct ata_queued_cmd *qc;
1352         u32 hc_irq_cause;
1353         int shift, port, port0, hard_port, handled;
1354         unsigned int err_mask;
1355         u8 ata_status = 0;
1356
1357         if (hc == 0) {
1358                 port0 = 0;
1359         } else {
1360                 port0 = MV_PORTS_PER_HC;
1361         }
1362
1363         /* we'll need the HC success int register in most cases */
1364         hc_irq_cause = readl(hc_mmio + HC_IRQ_CAUSE_OFS);
1365         if (hc_irq_cause) {
1366                 writelfl(~hc_irq_cause, hc_mmio + HC_IRQ_CAUSE_OFS);
1367         }
1368
1369         VPRINTK("ENTER, hc%u relevant=0x%08x HC IRQ cause=0x%08x\n",
1370                 hc,relevant,hc_irq_cause);
1371
1372         for (port = port0; port < port0 + MV_PORTS_PER_HC; port++) {
1373                 ap = host_set->ports[port];
1374                 hard_port = port & MV_PORT_MASK;        /* range 0-3 */
1375                 handled = 0;    /* ensure ata_status is set if handled++ */
1376
1377                 if ((CRPB_DMA_DONE << hard_port) & hc_irq_cause) {
1378                         /* new CRPB on the queue; just one at a time until NCQ
1379                          */
1380                         ata_status = mv_get_crpb_status(ap);
1381                         handled++;
1382                 } else if ((DEV_IRQ << hard_port) & hc_irq_cause) {
1383                         /* received ATA IRQ; read the status reg to clear INTRQ
1384                          */
1385                         ata_status = readb((void __iomem *)
1386                                            ap->ioaddr.status_addr);
1387                         handled++;
1388                 }
1389
1390                 if (ap &&
1391                     (ap->flags & (ATA_FLAG_PORT_DISABLED | ATA_FLAG_NOINTR)))
1392                         continue;
1393
1394                 err_mask = ac_err_mask(ata_status);
1395
1396                 shift = port << 1;              /* (port * 2) */
1397                 if (port >= MV_PORTS_PER_HC) {
1398                         shift++;        /* skip bit 8 in the HC Main IRQ reg */
1399                 }
1400                 if ((PORT0_ERR << shift) & relevant) {
1401                         mv_err_intr(ap);
1402                         err_mask |= AC_ERR_OTHER;
1403                         handled++;
1404                 }
1405
1406                 if (handled && ap) {
1407                         qc = ata_qc_from_tag(ap, ap->active_tag);
1408                         if (NULL != qc) {
1409                                 VPRINTK("port %u IRQ found for qc, "
1410                                         "ata_status 0x%x\n", port,ata_status);
1411                                 /* mark qc status appropriately */
1412                                 if (!(qc->tf.ctl & ATA_NIEN)) {
1413                                         qc->err_mask |= err_mask;
1414                                         ata_qc_complete(qc);
1415                                 }
1416                         }
1417                 }
1418         }
1419         VPRINTK("EXIT\n");
1420 }
1421
1422 /**
1423  *      mv_interrupt -
1424  *      @irq: unused
1425  *      @dev_instance: private data; in this case the host structure
1426  *      @regs: unused
1427  *
1428  *      Read the read only register to determine if any host
1429  *      controllers have pending interrupts.  If so, call lower level
1430  *      routine to handle.  Also check for PCI errors which are only
1431  *      reported here.
1432  *
1433  *      LOCKING:
1434  *      This routine holds the host_set lock while processing pending
1435  *      interrupts.
1436  */
1437 static irqreturn_t mv_interrupt(int irq, void *dev_instance,
1438                                 struct pt_regs *regs)
1439 {
1440         struct ata_host_set *host_set = dev_instance;
1441         unsigned int hc, handled = 0, n_hcs;
1442         void __iomem *mmio = host_set->mmio_base;
1443         u32 irq_stat;
1444
1445         irq_stat = readl(mmio + HC_MAIN_IRQ_CAUSE_OFS);
1446
1447         /* check the cases where we either have nothing pending or have read
1448          * a bogus register value which can indicate HW removal or PCI fault
1449          */
1450         if (!irq_stat || (0xffffffffU == irq_stat)) {
1451                 return IRQ_NONE;
1452         }
1453
1454         n_hcs = mv_get_hc_count(host_set->ports[0]->flags);
1455         spin_lock(&host_set->lock);
1456
1457         for (hc = 0; hc < n_hcs; hc++) {
1458                 u32 relevant = irq_stat & (HC0_IRQ_PEND << (hc * HC_SHIFT));
1459                 if (relevant) {
1460                         mv_host_intr(host_set, relevant, hc);
1461                         handled++;
1462                 }
1463         }
1464         if (PCI_ERR & irq_stat) {
1465                 printk(KERN_ERR DRV_NAME ": PCI ERROR; PCI IRQ cause=0x%08x\n",
1466                        readl(mmio + PCI_IRQ_CAUSE_OFS));
1467
1468                 DPRINTK("All regs @ PCI error\n");
1469                 mv_dump_all_regs(mmio, -1, to_pci_dev(host_set->dev));
1470
1471                 writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
1472                 handled++;
1473         }
1474         spin_unlock(&host_set->lock);
1475
1476         return IRQ_RETVAL(handled);
1477 }
1478
1479 static void __iomem *mv5_phy_base(void __iomem *mmio, unsigned int port)
1480 {
1481         void __iomem *hc_mmio = mv_hc_base_from_port(mmio, port);
1482         unsigned long ofs = (mv_hardport_from_port(port) + 1) * 0x100UL;
1483
1484         return hc_mmio + ofs;
1485 }
1486
1487 static unsigned int mv5_scr_offset(unsigned int sc_reg_in)
1488 {
1489         unsigned int ofs;
1490
1491         switch (sc_reg_in) {
1492         case SCR_STATUS:
1493         case SCR_ERROR:
1494         case SCR_CONTROL:
1495                 ofs = sc_reg_in * sizeof(u32);
1496                 break;
1497         default:
1498                 ofs = 0xffffffffU;
1499                 break;
1500         }
1501         return ofs;
1502 }
1503
1504 static u32 mv5_scr_read(struct ata_port *ap, unsigned int sc_reg_in)
1505 {
1506         void __iomem *mmio = mv5_phy_base(ap->host_set->mmio_base, ap->port_no);
1507         unsigned int ofs = mv5_scr_offset(sc_reg_in);
1508
1509         if (ofs != 0xffffffffU)
1510                 return readl(mmio + ofs);
1511         else
1512                 return (u32) ofs;
1513 }
1514
1515 static void mv5_scr_write(struct ata_port *ap, unsigned int sc_reg_in, u32 val)
1516 {
1517         void __iomem *mmio = mv5_phy_base(ap->host_set->mmio_base, ap->port_no);
1518         unsigned int ofs = mv5_scr_offset(sc_reg_in);
1519
1520         if (ofs != 0xffffffffU)
1521                 writelfl(val, mmio + ofs);
1522 }
1523
1524 static void mv5_reset_bus(struct pci_dev *pdev, void __iomem *mmio)
1525 {
1526         u8 rev_id;
1527         int early_5080;
1528
1529         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
1530
1531         early_5080 = (pdev->device == 0x5080) && (rev_id == 0);
1532
1533         if (!early_5080) {
1534                 u32 tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1535                 tmp |= (1 << 0);
1536                 writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1537         }
1538
1539         mv_reset_pci_bus(pdev, mmio);
1540 }
1541
1542 static void mv5_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
1543 {
1544         writel(0x0fcfffff, mmio + MV_FLASH_CTL);
1545 }
1546
1547 static void mv5_read_preamp(struct mv_host_priv *hpriv, int idx,
1548                            void __iomem *mmio)
1549 {
1550         void __iomem *phy_mmio = mv5_phy_base(mmio, idx);
1551         u32 tmp;
1552
1553         tmp = readl(phy_mmio + MV5_PHY_MODE);
1554
1555         hpriv->signal[idx].pre = tmp & 0x1800;  /* bits 12:11 */
1556         hpriv->signal[idx].amps = tmp & 0xe0;   /* bits 7:5 */
1557 }
1558
1559 static void mv5_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1560 {
1561         u32 tmp;
1562
1563         writel(0, mmio + MV_GPIO_PORT_CTL);
1564
1565         /* FIXME: handle MV_HP_ERRATA_50XXB2 errata */
1566
1567         tmp = readl(mmio + MV_PCI_EXP_ROM_BAR_CTL);
1568         tmp |= ~(1 << 0);
1569         writel(tmp, mmio + MV_PCI_EXP_ROM_BAR_CTL);
1570 }
1571
1572 static void mv5_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
1573                            unsigned int port)
1574 {
1575         void __iomem *phy_mmio = mv5_phy_base(mmio, port);
1576         const u32 mask = (1<<12) | (1<<11) | (1<<7) | (1<<6) | (1<<5);
1577         u32 tmp;
1578         int fix_apm_sq = (hpriv->hp_flags & MV_HP_ERRATA_50XXB0);
1579
1580         if (fix_apm_sq) {
1581                 tmp = readl(phy_mmio + MV5_LT_MODE);
1582                 tmp |= (1 << 19);
1583                 writel(tmp, phy_mmio + MV5_LT_MODE);
1584
1585                 tmp = readl(phy_mmio + MV5_PHY_CTL);
1586                 tmp &= ~0x3;
1587                 tmp |= 0x1;
1588                 writel(tmp, phy_mmio + MV5_PHY_CTL);
1589         }
1590
1591         tmp = readl(phy_mmio + MV5_PHY_MODE);
1592         tmp &= ~mask;
1593         tmp |= hpriv->signal[port].pre;
1594         tmp |= hpriv->signal[port].amps;
1595         writel(tmp, phy_mmio + MV5_PHY_MODE);
1596 }
1597
1598
1599 #undef ZERO
1600 #define ZERO(reg) writel(0, port_mmio + (reg))
1601 static void mv5_reset_hc_port(struct mv_host_priv *hpriv, void __iomem *mmio,
1602                              unsigned int port)
1603 {
1604         void __iomem *port_mmio = mv_port_base(mmio, port);
1605
1606         writelfl(EDMA_DS, port_mmio + EDMA_CMD_OFS);
1607
1608         mv_channel_reset(hpriv, mmio, port);
1609
1610         ZERO(0x028);    /* command */
1611         writel(0x11f, port_mmio + EDMA_CFG_OFS);
1612         ZERO(0x004);    /* timer */
1613         ZERO(0x008);    /* irq err cause */
1614         ZERO(0x00c);    /* irq err mask */
1615         ZERO(0x010);    /* rq bah */
1616         ZERO(0x014);    /* rq inp */
1617         ZERO(0x018);    /* rq outp */
1618         ZERO(0x01c);    /* respq bah */
1619         ZERO(0x024);    /* respq outp */
1620         ZERO(0x020);    /* respq inp */
1621         ZERO(0x02c);    /* test control */
1622         writel(0xbc, port_mmio + EDMA_IORDY_TMOUT);
1623 }
1624 #undef ZERO
1625
1626 #define ZERO(reg) writel(0, hc_mmio + (reg))
1627 static void mv5_reset_one_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1628                         unsigned int hc)
1629 {
1630         void __iomem *hc_mmio = mv_hc_base(mmio, hc);
1631         u32 tmp;
1632
1633         ZERO(0x00c);
1634         ZERO(0x010);
1635         ZERO(0x014);
1636         ZERO(0x018);
1637
1638         tmp = readl(hc_mmio + 0x20);
1639         tmp &= 0x1c1c1c1c;
1640         tmp |= 0x03030303;
1641         writel(tmp, hc_mmio + 0x20);
1642 }
1643 #undef ZERO
1644
1645 static int mv5_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1646                         unsigned int n_hc)
1647 {
1648         unsigned int hc, port;
1649
1650         for (hc = 0; hc < n_hc; hc++) {
1651                 for (port = 0; port < MV_PORTS_PER_HC; port++)
1652                         mv5_reset_hc_port(hpriv, mmio,
1653                                           (hc * MV_PORTS_PER_HC) + port);
1654
1655                 mv5_reset_one_hc(hpriv, mmio, hc);
1656         }
1657
1658         return 0;
1659 }
1660
1661 #undef ZERO
1662 #define ZERO(reg) writel(0, mmio + (reg))
1663 static void mv_reset_pci_bus(struct pci_dev *pdev, void __iomem *mmio)
1664 {
1665         u32 tmp;
1666
1667         tmp = readl(mmio + MV_PCI_MODE);
1668         tmp &= 0xff00ffff;
1669         writel(tmp, mmio + MV_PCI_MODE);
1670
1671         ZERO(MV_PCI_DISC_TIMER);
1672         ZERO(MV_PCI_MSI_TRIGGER);
1673         writel(0x000100ff, mmio + MV_PCI_XBAR_TMOUT);
1674         ZERO(HC_MAIN_IRQ_MASK_OFS);
1675         ZERO(MV_PCI_SERR_MASK);
1676         ZERO(PCI_IRQ_CAUSE_OFS);
1677         ZERO(PCI_IRQ_MASK_OFS);
1678         ZERO(MV_PCI_ERR_LOW_ADDRESS);
1679         ZERO(MV_PCI_ERR_HIGH_ADDRESS);
1680         ZERO(MV_PCI_ERR_ATTRIBUTE);
1681         ZERO(MV_PCI_ERR_COMMAND);
1682 }
1683 #undef ZERO
1684
1685 static void mv6_reset_flash(struct mv_host_priv *hpriv, void __iomem *mmio)
1686 {
1687         u32 tmp;
1688
1689         mv5_reset_flash(hpriv, mmio);
1690
1691         tmp = readl(mmio + MV_GPIO_PORT_CTL);
1692         tmp &= 0x3;
1693         tmp |= (1 << 5) | (1 << 6);
1694         writel(tmp, mmio + MV_GPIO_PORT_CTL);
1695 }
1696
1697 /**
1698  *      mv6_reset_hc - Perform the 6xxx global soft reset
1699  *      @mmio: base address of the HBA
1700  *
1701  *      This routine only applies to 6xxx parts.
1702  *
1703  *      LOCKING:
1704  *      Inherited from caller.
1705  */
1706 static int mv6_reset_hc(struct mv_host_priv *hpriv, void __iomem *mmio,
1707                         unsigned int n_hc)
1708 {
1709         void __iomem *reg = mmio + PCI_MAIN_CMD_STS_OFS;
1710         int i, rc = 0;
1711         u32 t;
1712
1713         /* Following procedure defined in PCI "main command and status
1714          * register" table.
1715          */
1716         t = readl(reg);
1717         writel(t | STOP_PCI_MASTER, reg);
1718
1719         for (i = 0; i < 1000; i++) {
1720                 udelay(1);
1721                 t = readl(reg);
1722                 if (PCI_MASTER_EMPTY & t) {
1723                         break;
1724                 }
1725         }
1726         if (!(PCI_MASTER_EMPTY & t)) {
1727                 printk(KERN_ERR DRV_NAME ": PCI master won't flush\n");
1728                 rc = 1;
1729                 goto done;
1730         }
1731
1732         /* set reset */
1733         i = 5;
1734         do {
1735                 writel(t | GLOB_SFT_RST, reg);
1736                 t = readl(reg);
1737                 udelay(1);
1738         } while (!(GLOB_SFT_RST & t) && (i-- > 0));
1739
1740         if (!(GLOB_SFT_RST & t)) {
1741                 printk(KERN_ERR DRV_NAME ": can't set global reset\n");
1742                 rc = 1;
1743                 goto done;
1744         }
1745
1746         /* clear reset and *reenable the PCI master* (not mentioned in spec) */
1747         i = 5;
1748         do {
1749                 writel(t & ~(GLOB_SFT_RST | STOP_PCI_MASTER), reg);
1750                 t = readl(reg);
1751                 udelay(1);
1752         } while ((GLOB_SFT_RST & t) && (i-- > 0));
1753
1754         if (GLOB_SFT_RST & t) {
1755                 printk(KERN_ERR DRV_NAME ": can't clear global reset\n");
1756                 rc = 1;
1757         }
1758 done:
1759         return rc;
1760 }
1761
1762 static void mv6_read_preamp(struct mv_host_priv *hpriv, int idx,
1763                            void __iomem *mmio)
1764 {
1765         void __iomem *port_mmio;
1766         u32 tmp;
1767
1768         tmp = readl(mmio + MV_RESET_CFG);
1769         if ((tmp & (1 << 0)) == 0) {
1770                 hpriv->signal[idx].amps = 0x7 << 8;
1771                 hpriv->signal[idx].pre = 0x1 << 5;
1772                 return;
1773         }
1774
1775         port_mmio = mv_port_base(mmio, idx);
1776         tmp = readl(port_mmio + PHY_MODE2);
1777
1778         hpriv->signal[idx].amps = tmp & 0x700;  /* bits 10:8 */
1779         hpriv->signal[idx].pre = tmp & 0xe0;    /* bits 7:5 */
1780 }
1781
1782 static void mv6_enable_leds(struct mv_host_priv *hpriv, void __iomem *mmio)
1783 {
1784         writel(0x00000060, mmio + MV_GPIO_PORT_CTL);
1785 }
1786
1787 static void mv6_phy_errata(struct mv_host_priv *hpriv, void __iomem *mmio,
1788                            unsigned int port)
1789 {
1790         void __iomem *port_mmio = mv_port_base(mmio, port);
1791
1792         u32 hp_flags = hpriv->hp_flags;
1793         int fix_phy_mode2 =
1794                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
1795         int fix_phy_mode4 =
1796                 hp_flags & (MV_HP_ERRATA_60X1B2 | MV_HP_ERRATA_60X1C0);
1797         u32 m2, tmp;
1798
1799         if (fix_phy_mode2) {
1800                 m2 = readl(port_mmio + PHY_MODE2);
1801                 m2 &= ~(1 << 16);
1802                 m2 |= (1 << 31);
1803                 writel(m2, port_mmio + PHY_MODE2);
1804
1805                 udelay(200);
1806
1807                 m2 = readl(port_mmio + PHY_MODE2);
1808                 m2 &= ~((1 << 16) | (1 << 31));
1809                 writel(m2, port_mmio + PHY_MODE2);
1810
1811                 udelay(200);
1812         }
1813
1814         /* who knows what this magic does */
1815         tmp = readl(port_mmio + PHY_MODE3);
1816         tmp &= ~0x7F800000;
1817         tmp |= 0x2A800000;
1818         writel(tmp, port_mmio + PHY_MODE3);
1819
1820         if (fix_phy_mode4) {
1821                 u32 m4;
1822
1823                 m4 = readl(port_mmio + PHY_MODE4);
1824
1825                 if (hp_flags & MV_HP_ERRATA_60X1B2)
1826                         tmp = readl(port_mmio + 0x310);
1827
1828                 m4 = (m4 & ~(1 << 1)) | (1 << 0);
1829
1830                 writel(m4, port_mmio + PHY_MODE4);
1831
1832                 if (hp_flags & MV_HP_ERRATA_60X1B2)
1833                         writel(tmp, port_mmio + 0x310);
1834         }
1835
1836         /* Revert values of pre-emphasis and signal amps to the saved ones */
1837         m2 = readl(port_mmio + PHY_MODE2);
1838
1839         m2 &= ~MV_M2_PREAMP_MASK;
1840         m2 |= hpriv->signal[port].amps;
1841         m2 |= hpriv->signal[port].pre;
1842         m2 &= ~(1 << 16);
1843
1844         /* according to mvSata 3.6.1, some IIE values are fixed */
1845         if (IS_GEN_IIE(hpriv)) {
1846                 m2 &= ~0xC30FF01F;
1847                 m2 |= 0x0000900F;
1848         }
1849
1850         writel(m2, port_mmio + PHY_MODE2);
1851 }
1852
1853 static void mv_channel_reset(struct mv_host_priv *hpriv, void __iomem *mmio,
1854                              unsigned int port_no)
1855 {
1856         void __iomem *port_mmio = mv_port_base(mmio, port_no);
1857
1858         writelfl(ATA_RST, port_mmio + EDMA_CMD_OFS);
1859
1860         if (IS_60XX(hpriv)) {
1861                 u32 ifctl = readl(port_mmio + SATA_INTERFACE_CTL);
1862                 ifctl |= (1 << 12) | (1 << 7);
1863                 writelfl(ifctl, port_mmio + SATA_INTERFACE_CTL);
1864         }
1865
1866         udelay(25);             /* allow reset propagation */
1867
1868         /* Spec never mentions clearing the bit.  Marvell's driver does
1869          * clear the bit, however.
1870          */
1871         writelfl(0, port_mmio + EDMA_CMD_OFS);
1872
1873         hpriv->ops->phy_errata(hpriv, mmio, port_no);
1874
1875         if (IS_50XX(hpriv))
1876                 mdelay(1);
1877 }
1878
1879 static void mv_stop_and_reset(struct ata_port *ap)
1880 {
1881         struct mv_host_priv *hpriv = ap->host_set->private_data;
1882         void __iomem *mmio = ap->host_set->mmio_base;
1883
1884         mv_stop_dma(ap);
1885
1886         mv_channel_reset(hpriv, mmio, ap->port_no);
1887
1888         __mv_phy_reset(ap, 0);
1889 }
1890
1891 static inline void __msleep(unsigned int msec, int can_sleep)
1892 {
1893         if (can_sleep)
1894                 msleep(msec);
1895         else
1896                 mdelay(msec);
1897 }
1898
1899 /**
1900  *      __mv_phy_reset - Perform eDMA reset followed by COMRESET
1901  *      @ap: ATA channel to manipulate
1902  *
1903  *      Part of this is taken from __sata_phy_reset and modified to
1904  *      not sleep since this routine gets called from interrupt level.
1905  *
1906  *      LOCKING:
1907  *      Inherited from caller.  This is coded to safe to call at
1908  *      interrupt level, i.e. it does not sleep.
1909  */
1910 static void __mv_phy_reset(struct ata_port *ap, int can_sleep)
1911 {
1912         struct mv_port_priv *pp = ap->private_data;
1913         struct mv_host_priv *hpriv = ap->host_set->private_data;
1914         void __iomem *port_mmio = mv_ap_base(ap);
1915         struct ata_taskfile tf;
1916         struct ata_device *dev = &ap->device[0];
1917         unsigned long timeout;
1918         int retry = 5;
1919         u32 sstatus;
1920
1921         VPRINTK("ENTER, port %u, mmio 0x%p\n", ap->port_no, port_mmio);
1922
1923         DPRINTK("S-regs after ATA_RST: SStat 0x%08x SErr 0x%08x "
1924                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1925                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1926
1927         /* Issue COMRESET via SControl */
1928 comreset_retry:
1929         scr_write_flush(ap, SCR_CONTROL, 0x301);
1930         __msleep(1, can_sleep);
1931
1932         scr_write_flush(ap, SCR_CONTROL, 0x300);
1933         __msleep(20, can_sleep);
1934
1935         timeout = jiffies + msecs_to_jiffies(200);
1936         do {
1937                 sstatus = scr_read(ap, SCR_STATUS) & 0x3;
1938                 if ((sstatus == 3) || (sstatus == 0))
1939                         break;
1940
1941                 __msleep(1, can_sleep);
1942         } while (time_before(jiffies, timeout));
1943
1944         /* work around errata */
1945         if (IS_60XX(hpriv) &&
1946             (sstatus != 0x0) && (sstatus != 0x113) && (sstatus != 0x123) &&
1947             (retry-- > 0))
1948                 goto comreset_retry;
1949
1950         DPRINTK("S-regs after PHY wake: SStat 0x%08x SErr 0x%08x "
1951                 "SCtrl 0x%08x\n", mv_scr_read(ap, SCR_STATUS),
1952                 mv_scr_read(ap, SCR_ERROR), mv_scr_read(ap, SCR_CONTROL));
1953
1954         if (sata_dev_present(ap)) {
1955                 ata_port_probe(ap);
1956         } else {
1957                 printk(KERN_INFO "ata%u: no device found (phy stat %08x)\n",
1958                        ap->id, scr_read(ap, SCR_STATUS));
1959                 ata_port_disable(ap);
1960                 return;
1961         }
1962         ap->cbl = ATA_CBL_SATA;
1963
1964         /* even after SStatus reflects that device is ready,
1965          * it seems to take a while for link to be fully
1966          * established (and thus Status no longer 0x80/0x7F),
1967          * so we poll a bit for that, here.
1968          */
1969         retry = 20;
1970         while (1) {
1971                 u8 drv_stat = ata_check_status(ap);
1972                 if ((drv_stat != 0x80) && (drv_stat != 0x7f))
1973                         break;
1974                 __msleep(500, can_sleep);
1975                 if (retry-- <= 0)
1976                         break;
1977         }
1978
1979         tf.lbah = readb((void __iomem *) ap->ioaddr.lbah_addr);
1980         tf.lbam = readb((void __iomem *) ap->ioaddr.lbam_addr);
1981         tf.lbal = readb((void __iomem *) ap->ioaddr.lbal_addr);
1982         tf.nsect = readb((void __iomem *) ap->ioaddr.nsect_addr);
1983
1984         dev->class = ata_dev_classify(&tf);
1985         if (!ata_dev_present(dev)) {
1986                 VPRINTK("Port disabled post-sig: No device present.\n");
1987                 ata_port_disable(ap);
1988         }
1989
1990         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
1991
1992         pp->pp_flags &= ~MV_PP_FLAG_EDMA_EN;
1993
1994         VPRINTK("EXIT\n");
1995 }
1996
1997 static void mv_phy_reset(struct ata_port *ap)
1998 {
1999         __mv_phy_reset(ap, 1);
2000 }
2001
2002 /**
2003  *      mv_eng_timeout - Routine called by libata when SCSI times out I/O
2004  *      @ap: ATA channel to manipulate
2005  *
2006  *      Intent is to clear all pending error conditions, reset the
2007  *      chip/bus, fail the command, and move on.
2008  *
2009  *      LOCKING:
2010  *      This routine holds the host_set lock while failing the command.
2011  */
2012 static void mv_eng_timeout(struct ata_port *ap)
2013 {
2014         struct ata_queued_cmd *qc;
2015
2016         printk(KERN_ERR "ata%u: Entering mv_eng_timeout\n",ap->id);
2017         DPRINTK("All regs @ start of eng_timeout\n");
2018         mv_dump_all_regs(ap->host_set->mmio_base, ap->port_no,
2019                          to_pci_dev(ap->host_set->dev));
2020
2021         qc = ata_qc_from_tag(ap, ap->active_tag);
2022         printk(KERN_ERR "mmio_base %p ap %p qc %p scsi_cmnd %p &cmnd %p\n",
2023                ap->host_set->mmio_base, ap, qc, qc->scsicmd,
2024                &qc->scsicmd->cmnd);
2025
2026         mv_err_intr(ap);
2027         mv_stop_and_reset(ap);
2028
2029         qc->err_mask |= AC_ERR_TIMEOUT;
2030         ata_eh_qc_complete(qc);
2031 }
2032
2033 /**
2034  *      mv_port_init - Perform some early initialization on a single port.
2035  *      @port: libata data structure storing shadow register addresses
2036  *      @port_mmio: base address of the port
2037  *
2038  *      Initialize shadow register mmio addresses, clear outstanding
2039  *      interrupts on the port, and unmask interrupts for the future
2040  *      start of the port.
2041  *
2042  *      LOCKING:
2043  *      Inherited from caller.
2044  */
2045 static void mv_port_init(struct ata_ioports *port,  void __iomem *port_mmio)
2046 {
2047         unsigned long shd_base = (unsigned long) port_mmio + SHD_BLK_OFS;
2048         unsigned serr_ofs;
2049
2050         /* PIO related setup
2051          */
2052         port->data_addr = shd_base + (sizeof(u32) * ATA_REG_DATA);
2053         port->error_addr =
2054                 port->feature_addr = shd_base + (sizeof(u32) * ATA_REG_ERR);
2055         port->nsect_addr = shd_base + (sizeof(u32) * ATA_REG_NSECT);
2056         port->lbal_addr = shd_base + (sizeof(u32) * ATA_REG_LBAL);
2057         port->lbam_addr = shd_base + (sizeof(u32) * ATA_REG_LBAM);
2058         port->lbah_addr = shd_base + (sizeof(u32) * ATA_REG_LBAH);
2059         port->device_addr = shd_base + (sizeof(u32) * ATA_REG_DEVICE);
2060         port->status_addr =
2061                 port->command_addr = shd_base + (sizeof(u32) * ATA_REG_STATUS);
2062         /* special case: control/altstatus doesn't have ATA_REG_ address */
2063         port->altstatus_addr = port->ctl_addr = shd_base + SHD_CTL_AST_OFS;
2064
2065         /* unused: */
2066         port->cmd_addr = port->bmdma_addr = port->scr_addr = 0;
2067
2068         /* Clear any currently outstanding port interrupt conditions */
2069         serr_ofs = mv_scr_offset(SCR_ERROR);
2070         writelfl(readl(port_mmio + serr_ofs), port_mmio + serr_ofs);
2071         writelfl(0, port_mmio + EDMA_ERR_IRQ_CAUSE_OFS);
2072
2073         /* unmask all EDMA error interrupts */
2074         writelfl(~0, port_mmio + EDMA_ERR_IRQ_MASK_OFS);
2075
2076         VPRINTK("EDMA cfg=0x%08x EDMA IRQ err cause/mask=0x%08x/0x%08x\n",
2077                 readl(port_mmio + EDMA_CFG_OFS),
2078                 readl(port_mmio + EDMA_ERR_IRQ_CAUSE_OFS),
2079                 readl(port_mmio + EDMA_ERR_IRQ_MASK_OFS));
2080 }
2081
2082 static int mv_chip_id(struct pci_dev *pdev, struct mv_host_priv *hpriv,
2083                       unsigned int board_idx)
2084 {
2085         u8 rev_id;
2086         u32 hp_flags = hpriv->hp_flags;
2087
2088         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
2089
2090         switch(board_idx) {
2091         case chip_5080:
2092                 hpriv->ops = &mv5xxx_ops;
2093                 hp_flags |= MV_HP_50XX;
2094
2095                 switch (rev_id) {
2096                 case 0x1:
2097                         hp_flags |= MV_HP_ERRATA_50XXB0;
2098                         break;
2099                 case 0x3:
2100                         hp_flags |= MV_HP_ERRATA_50XXB2;
2101                         break;
2102                 default:
2103                         dev_printk(KERN_WARNING, &pdev->dev,
2104                            "Applying 50XXB2 workarounds to unknown rev\n");
2105                         hp_flags |= MV_HP_ERRATA_50XXB2;
2106                         break;
2107                 }
2108                 break;
2109
2110         case chip_504x:
2111         case chip_508x:
2112                 hpriv->ops = &mv5xxx_ops;
2113                 hp_flags |= MV_HP_50XX;
2114
2115                 switch (rev_id) {
2116                 case 0x0:
2117                         hp_flags |= MV_HP_ERRATA_50XXB0;
2118                         break;
2119                 case 0x3:
2120                         hp_flags |= MV_HP_ERRATA_50XXB2;
2121                         break;
2122                 default:
2123                         dev_printk(KERN_WARNING, &pdev->dev,
2124                            "Applying B2 workarounds to unknown rev\n");
2125                         hp_flags |= MV_HP_ERRATA_50XXB2;
2126                         break;
2127                 }
2128                 break;
2129
2130         case chip_604x:
2131         case chip_608x:
2132                 hpriv->ops = &mv6xxx_ops;
2133
2134                 switch (rev_id) {
2135                 case 0x7:
2136                         hp_flags |= MV_HP_ERRATA_60X1B2;
2137                         break;
2138                 case 0x9:
2139                         hp_flags |= MV_HP_ERRATA_60X1C0;
2140                         break;
2141                 default:
2142                         dev_printk(KERN_WARNING, &pdev->dev,
2143                                    "Applying B2 workarounds to unknown rev\n");
2144                         hp_flags |= MV_HP_ERRATA_60X1B2;
2145                         break;
2146                 }
2147                 break;
2148
2149         case chip_7042:
2150         case chip_6042:
2151                 hpriv->ops = &mv6xxx_ops;
2152
2153                 hp_flags |= MV_HP_GEN_IIE;
2154
2155                 switch (rev_id) {
2156                 case 0x0:
2157                         hp_flags |= MV_HP_ERRATA_XX42A0;
2158                         break;
2159                 case 0x1:
2160                         hp_flags |= MV_HP_ERRATA_60X1C0;
2161                         break;
2162                 default:
2163                         dev_printk(KERN_WARNING, &pdev->dev,
2164                            "Applying 60X1C0 workarounds to unknown rev\n");
2165                         hp_flags |= MV_HP_ERRATA_60X1C0;
2166                         break;
2167                 }
2168                 break;
2169
2170         default:
2171                 printk(KERN_ERR DRV_NAME ": BUG: invalid board index %u\n", board_idx);
2172                 return 1;
2173         }
2174
2175         hpriv->hp_flags = hp_flags;
2176
2177         return 0;
2178 }
2179
2180 /**
2181  *      mv_init_host - Perform some early initialization of the host.
2182  *      @pdev: host PCI device
2183  *      @probe_ent: early data struct representing the host
2184  *
2185  *      If possible, do an early global reset of the host.  Then do
2186  *      our port init and clear/unmask all/relevant host interrupts.
2187  *
2188  *      LOCKING:
2189  *      Inherited from caller.
2190  */
2191 static int mv_init_host(struct pci_dev *pdev, struct ata_probe_ent *probe_ent,
2192                         unsigned int board_idx)
2193 {
2194         int rc = 0, n_hc, port, hc;
2195         void __iomem *mmio = probe_ent->mmio_base;
2196         struct mv_host_priv *hpriv = probe_ent->private_data;
2197
2198         /* global interrupt mask */
2199         writel(0, mmio + HC_MAIN_IRQ_MASK_OFS);
2200
2201         rc = mv_chip_id(pdev, hpriv, board_idx);
2202         if (rc)
2203                 goto done;
2204
2205         n_hc = mv_get_hc_count(probe_ent->host_flags);
2206         probe_ent->n_ports = MV_PORTS_PER_HC * n_hc;
2207
2208         for (port = 0; port < probe_ent->n_ports; port++)
2209                 hpriv->ops->read_preamp(hpriv, port, mmio);
2210
2211         rc = hpriv->ops->reset_hc(hpriv, mmio, n_hc);
2212         if (rc)
2213                 goto done;
2214
2215         hpriv->ops->reset_flash(hpriv, mmio);
2216         hpriv->ops->reset_bus(pdev, mmio);
2217         hpriv->ops->enable_leds(hpriv, mmio);
2218
2219         for (port = 0; port < probe_ent->n_ports; port++) {
2220                 if (IS_60XX(hpriv)) {
2221                         void __iomem *port_mmio = mv_port_base(mmio, port);
2222
2223                         u32 ifctl = readl(port_mmio + SATA_INTERFACE_CTL);
2224                         ifctl |= (1 << 12);
2225                         writelfl(ifctl, port_mmio + SATA_INTERFACE_CTL);
2226                 }
2227
2228                 hpriv->ops->phy_errata(hpriv, mmio, port);
2229         }
2230
2231         for (port = 0; port < probe_ent->n_ports; port++) {
2232                 void __iomem *port_mmio = mv_port_base(mmio, port);
2233                 mv_port_init(&probe_ent->port[port], port_mmio);
2234         }
2235
2236         for (hc = 0; hc < n_hc; hc++) {
2237                 void __iomem *hc_mmio = mv_hc_base(mmio, hc);
2238
2239                 VPRINTK("HC%i: HC config=0x%08x HC IRQ cause "
2240                         "(before clear)=0x%08x\n", hc,
2241                         readl(hc_mmio + HC_CFG_OFS),
2242                         readl(hc_mmio + HC_IRQ_CAUSE_OFS));
2243
2244                 /* Clear any currently outstanding hc interrupt conditions */
2245                 writelfl(0, hc_mmio + HC_IRQ_CAUSE_OFS);
2246         }
2247
2248         /* Clear any currently outstanding host interrupt conditions */
2249         writelfl(0, mmio + PCI_IRQ_CAUSE_OFS);
2250
2251         /* and unmask interrupt generation for host regs */
2252         writelfl(PCI_UNMASK_ALL_IRQS, mmio + PCI_IRQ_MASK_OFS);
2253         writelfl(~HC_MAIN_MASKED_IRQS, mmio + HC_MAIN_IRQ_MASK_OFS);
2254
2255         VPRINTK("HC MAIN IRQ cause/mask=0x%08x/0x%08x "
2256                 "PCI int cause/mask=0x%08x/0x%08x\n",
2257                 readl(mmio + HC_MAIN_IRQ_CAUSE_OFS),
2258                 readl(mmio + HC_MAIN_IRQ_MASK_OFS),
2259                 readl(mmio + PCI_IRQ_CAUSE_OFS),
2260                 readl(mmio + PCI_IRQ_MASK_OFS));
2261
2262 done:
2263         return rc;
2264 }
2265
2266 /**
2267  *      mv_print_info - Dump key info to kernel log for perusal.
2268  *      @probe_ent: early data struct representing the host
2269  *
2270  *      FIXME: complete this.
2271  *
2272  *      LOCKING:
2273  *      Inherited from caller.
2274  */
2275 static void mv_print_info(struct ata_probe_ent *probe_ent)
2276 {
2277         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
2278         struct mv_host_priv *hpriv = probe_ent->private_data;
2279         u8 rev_id, scc;
2280         const char *scc_s;
2281
2282         /* Use this to determine the HW stepping of the chip so we know
2283          * what errata to workaround
2284          */
2285         pci_read_config_byte(pdev, PCI_REVISION_ID, &rev_id);
2286
2287         pci_read_config_byte(pdev, PCI_CLASS_DEVICE, &scc);
2288         if (scc == 0)
2289                 scc_s = "SCSI";
2290         else if (scc == 0x01)
2291                 scc_s = "RAID";
2292         else
2293                 scc_s = "unknown";
2294
2295         dev_printk(KERN_INFO, &pdev->dev,
2296                "%u slots %u ports %s mode IRQ via %s\n",
2297                (unsigned)MV_MAX_Q_DEPTH, probe_ent->n_ports,
2298                scc_s, (MV_HP_FLAG_MSI & hpriv->hp_flags) ? "MSI" : "INTx");
2299 }
2300
2301 /**
2302  *      mv_init_one - handle a positive probe of a Marvell host
2303  *      @pdev: PCI device found
2304  *      @ent: PCI device ID entry for the matched host
2305  *
2306  *      LOCKING:
2307  *      Inherited from caller.
2308  */
2309 static int mv_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
2310 {
2311         static int printed_version = 0;
2312         struct ata_probe_ent *probe_ent = NULL;
2313         struct mv_host_priv *hpriv;
2314         unsigned int board_idx = (unsigned int)ent->driver_data;
2315         void __iomem *mmio_base;
2316         int pci_dev_busy = 0, rc;
2317
2318         if (!printed_version++)
2319                 dev_printk(KERN_INFO, &pdev->dev, "version " DRV_VERSION "\n");
2320
2321         rc = pci_enable_device(pdev);
2322         if (rc) {
2323                 return rc;
2324         }
2325
2326         rc = pci_request_regions(pdev, DRV_NAME);
2327         if (rc) {
2328                 pci_dev_busy = 1;
2329                 goto err_out;
2330         }
2331
2332         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
2333         if (probe_ent == NULL) {
2334                 rc = -ENOMEM;
2335                 goto err_out_regions;
2336         }
2337
2338         memset(probe_ent, 0, sizeof(*probe_ent));
2339         probe_ent->dev = pci_dev_to_dev(pdev);
2340         INIT_LIST_HEAD(&probe_ent->node);
2341
2342         mmio_base = pci_iomap(pdev, MV_PRIMARY_BAR, 0);
2343         if (mmio_base == NULL) {
2344                 rc = -ENOMEM;
2345                 goto err_out_free_ent;
2346         }
2347
2348         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
2349         if (!hpriv) {
2350                 rc = -ENOMEM;
2351                 goto err_out_iounmap;
2352         }
2353         memset(hpriv, 0, sizeof(*hpriv));
2354
2355         probe_ent->sht = mv_port_info[board_idx].sht;
2356         probe_ent->host_flags = mv_port_info[board_idx].host_flags;
2357         probe_ent->pio_mask = mv_port_info[board_idx].pio_mask;
2358         probe_ent->udma_mask = mv_port_info[board_idx].udma_mask;
2359         probe_ent->port_ops = mv_port_info[board_idx].port_ops;
2360
2361         probe_ent->irq = pdev->irq;
2362         probe_ent->irq_flags = SA_SHIRQ;
2363         probe_ent->mmio_base = mmio_base;
2364         probe_ent->private_data = hpriv;
2365
2366         /* initialize adapter */
2367         rc = mv_init_host(pdev, probe_ent, board_idx);
2368         if (rc) {
2369                 goto err_out_hpriv;
2370         }
2371
2372         /* Enable interrupts */
2373         if (msi && pci_enable_msi(pdev) == 0) {
2374                 hpriv->hp_flags |= MV_HP_FLAG_MSI;
2375         } else {
2376                 pci_intx(pdev, 1);
2377         }
2378
2379         mv_dump_pci_cfg(pdev, 0x68);
2380         mv_print_info(probe_ent);
2381
2382         if (ata_device_add(probe_ent) == 0) {
2383                 rc = -ENODEV;           /* No devices discovered */
2384                 goto err_out_dev_add;
2385         }
2386
2387         kfree(probe_ent);
2388         return 0;
2389
2390 err_out_dev_add:
2391         if (MV_HP_FLAG_MSI & hpriv->hp_flags) {
2392                 pci_disable_msi(pdev);
2393         } else {
2394                 pci_intx(pdev, 0);
2395         }
2396 err_out_hpriv:
2397         kfree(hpriv);
2398 err_out_iounmap:
2399         pci_iounmap(pdev, mmio_base);
2400 err_out_free_ent:
2401         kfree(probe_ent);
2402 err_out_regions:
2403         pci_release_regions(pdev);
2404 err_out:
2405         if (!pci_dev_busy) {
2406                 pci_disable_device(pdev);
2407         }
2408
2409         return rc;
2410 }
2411
2412 static int __init mv_init(void)
2413 {
2414         return pci_module_init(&mv_pci_driver);
2415 }
2416
2417 static void __exit mv_exit(void)
2418 {
2419         pci_unregister_driver(&mv_pci_driver);
2420 }
2421
2422 MODULE_AUTHOR("Brett Russ");
2423 MODULE_DESCRIPTION("SCSI low-level driver for Marvell SATA controllers");
2424 MODULE_LICENSE("GPL");
2425 MODULE_DEVICE_TABLE(pci, mv_pci_tbl);
2426 MODULE_VERSION(DRV_VERSION);
2427
2428 module_param(msi, int, 0444);
2429 MODULE_PARM_DESC(msi, "Enable use of PCI MSI (0=off, 1=on)");
2430
2431 module_init(mv_init);
2432 module_exit(mv_exit);