git.oblomov.eu Git - linux-2.6/blob - drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or
  14  * (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  24  */
  25
  26 #include <linux/config.h>
  27 #include <linux/crc32.h>
  28 #include <linux/kernel.h>
  29 #include <linux/version.h>
  30 #include <linux/module.h>
  31 #include <linux/netdevice.h>
  32 #include <linux/dma-mapping.h>
  33 #include <linux/etherdevice.h>
  34 #include <linux/ethtool.h>
  35 #include <linux/pci.h>
  36 #include <linux/ip.h>
  37 #include <linux/tcp.h>
  38 #include <linux/in.h>
  39 #include <linux/delay.h>
  40 #include <linux/workqueue.h>
  41 #include <linux/if_vlan.h>
  42 #include <linux/prefetch.h>
  43 #include <linux/mii.h>
  44
  45 #include <asm/irq.h>
  46
  47 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  48 #define SKY2_VLAN_TAG_USED 1
  49 #endif
  50
  51 #include "sky2.h"
  52
  53 #define DRV_NAME                "sky2"
  54 #define DRV_VERSION             "1.3"
  55 #define PFX                     DRV_NAME " "
  56
  57 /*
  58  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  59  * that are organized into three (receive, transmit, status) different rings
  60  * similar to Tigon3. A transmit can require several elements;
  61  * a receive requires one (or two if using 64 bit dma).
  62  */
  63
  64 #define RX_LE_SIZE              512
  65 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  66 #define RX_MAX_PENDING          (RX_LE_SIZE/2 - 2)
  67 #define RX_DEF_PENDING          RX_MAX_PENDING
  68 #define RX_SKB_ALIGN            8
  69
  70 #define TX_RING_SIZE            512
  71 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  72 #define TX_MIN_PENDING          64
  73 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
  74
  75 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  76 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  77 #define ETH_JUMBO_MTU           9000
  78 #define TX_WATCHDOG             (5 * HZ)
  79 #define NAPI_WEIGHT             64
  80 #define PHY_RETRIES             1000
  81
  82 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  83
  84 static const u32 default_msg =
  85     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  86     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  87     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  88
  89 static int debug = -1;          /* defaults above */
  90 module_param(debug, int, 0);
  91 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  92
  93 static int copybreak __read_mostly = 256;
  94 module_param(copybreak, int, 0);
  95 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  96
  97 static int disable_msi = 0;
  98 module_param(disable_msi, int, 0);
  99 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
 100
 101 static int idle_timeout = 100;
 102 module_param(idle_timeout, int, 0);
 103 MODULE_PARM_DESC(idle_timeout, "Idle timeout workaround for lost interrupts (ms)");
 104
 105 static const struct pci_device_id sky2_id_table[] = {
 106         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) },
 107         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) },
 108         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) },
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) },
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) },
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) },
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) },
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) },
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) },
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) },
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) },
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) },
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) },
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) },
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) },
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) },
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) },
 123         { 0 }
 124 };
 125
 126 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 127
 128 /* Avoid conditionals by using array */
 129 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 130 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 131 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 132
 133 /* This driver supports yukon2 chipset only */
 134 static const char *yukon2_name[] = {
 135         "XL",           /* 0xb3 */
 136         "EC Ultra",     /* 0xb4 */
 137         "UNKNOWN",      /* 0xb5 */
 138         "EC",           /* 0xb6 */
 139         "FE",           /* 0xb7 */
 140 };
 141
 142 /* Access to external PHY */
 143 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 144 {
 145         int i;
 146
 147         gma_write16(hw, port, GM_SMI_DATA, val);
 148         gma_write16(hw, port, GM_SMI_CTRL,
 149                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 150
 151         for (i = 0; i < PHY_RETRIES; i++) {
 152                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
 153                         return 0;
 154                 udelay(1);
 155         }
 156
 157         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
 158         return -ETIMEDOUT;
 159 }
 160
 161 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 162 {
 163         int i;
 164
 165         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 166                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 167
 168         for (i = 0; i < PHY_RETRIES; i++) {
 169                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
 170                         *val = gma_read16(hw, port, GM_SMI_DATA);
 171                         return 0;
 172                 }
 173
 174                 udelay(1);
 175         }
 176
 177         return -ETIMEDOUT;
 178 }
 179
 180 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 181 {
 182         u16 v;
 183
 184         if (__gm_phy_read(hw, port, reg, &v) != 0)
 185                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
 186         return v;
 187 }
 188
 189 static int sky2_set_power_state(struct sky2_hw *hw, pci_power_t state)
 190 {
 191         u16 power_control;
 192         u32 reg1;
 193         int vaux;
 194         int ret = 0;
 195
 196         pr_debug("sky2_set_power_state %d\n", state);
 197         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 198
 199         power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_PMC);
 200         vaux = (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL) &&
 201                 (power_control & PCI_PM_CAP_PME_D3cold);
 202
 203         power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_CTRL);
 204
 205         power_control |= PCI_PM_CTRL_PME_STATUS;
 206         power_control &= ~(PCI_PM_CTRL_STATE_MASK);
 207
 208         switch (state) {
 209         case PCI_D0:
 210                 /* switch power to VCC (WA for VAUX problem) */
 211                 sky2_write8(hw, B0_POWER_CTRL,
 212                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 213
 214                 /* disable Core Clock Division, */
 215                 sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 216
 217                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 218                         /* enable bits are inverted */
 219                         sky2_write8(hw, B2_Y2_CLK_GATE,
 220                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 221                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 222                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 223                 else
 224                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 225
 226                 /* Turn off phy power saving */
 227                 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 228                 reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 229
 230                 /* looks like this XL is back asswards .. */
 231                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1) {
 232                         reg1 |= PCI_Y2_PHY1_COMA;
 233                         if (hw->ports > 1)
 234                                 reg1 |= PCI_Y2_PHY2_COMA;
 235                 }
 236
 237                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 238                         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 239                         reg1 = sky2_pci_read32(hw, PCI_DEV_REG4);
 240                         reg1 &= P_ASPM_CONTROL_MSK;
 241                         sky2_pci_write32(hw, PCI_DEV_REG4, reg1);
 242                         sky2_pci_write32(hw, PCI_DEV_REG5, 0);
 243                 }
 244
 245                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 246
 247                 break;
 248
 249         case PCI_D3hot:
 250         case PCI_D3cold:
 251                 /* Turn on phy power saving */
 252                 reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 253                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 254                         reg1 &= ~(PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 255                 else
 256                         reg1 |= (PCI_Y2_PHY1_POWD | PCI_Y2_PHY2_POWD);
 257                 sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 258
 259                 if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 260                         sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 261                 else
 262                         /* enable bits are inverted */
 263                         sky2_write8(hw, B2_Y2_CLK_GATE,
 264                                     Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 265                                     Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 266                                     Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 267
 268                 /* switch power to VAUX */
 269                 if (vaux && state != PCI_D3cold)
 270                         sky2_write8(hw, B0_POWER_CTRL,
 271                                     (PC_VAUX_ENA | PC_VCC_ENA |
 272                                      PC_VAUX_ON | PC_VCC_OFF));
 273                 break;
 274         default:
 275                 printk(KERN_ERR PFX "Unknown power state %d\n", state);
 276                 ret = -1;
 277         }
 278
 279         sky2_pci_write16(hw, hw->pm_cap + PCI_PM_CTRL, power_control);
 280         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 281         return ret;
 282 }
 283
 284 static void sky2_phy_reset(struct sky2_hw *hw, unsigned port)
 285 {
 286         u16 reg;
 287
 288         /* disable all GMAC IRQ's */
 289         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 290         /* disable PHY IRQs */
 291         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
 292
 293         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 294         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 295         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 296         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 297
 298         reg = gma_read16(hw, port, GM_RX_CTRL);
 299         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 300         gma_write16(hw, port, GM_RX_CTRL, reg);
 301 }
 302
 303 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 304 {
 305         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 306         u16 ctrl, ct1000, adv, pg, ledctrl, ledover;
 307
 308         if (sky2->autoneg == AUTONEG_ENABLE &&
 309             (hw->chip_id != CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)) {
 310                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 311
 312                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 313                            PHY_M_EC_MAC_S_MSK);
 314                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 315
 316                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 317                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 318                 else
 319                         ectrl |= PHY_M_EC_M_DSC(2) | PHY_M_EC_S_DSC(3);
 320
 321                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 322         }
 323
 324         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 325         if (hw->copper) {
 326                 if (hw->chip_id == CHIP_ID_YUKON_FE) {
 327                         /* enable automatic crossover */
 328                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 329                 } else {
 330                         /* disable energy detect */
 331                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 332
 333                         /* enable automatic crossover */
 334                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 335
 336                         if (sky2->autoneg == AUTONEG_ENABLE &&
 337                             (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)) {
 338                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 339                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 340                         }
 341                 }
 342                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 343         } else {
 344                 /* workaround for deviation #4.88 (CRC errors) */
 345                 /* disable Automatic Crossover */
 346
 347                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 348                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 349
 350                 if (hw->chip_id == CHIP_ID_YUKON_XL) {
 351                         /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 352                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 353                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 354                         ctrl &= ~PHY_M_MAC_MD_MSK;
 355                         ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 356                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 357
 358                         /* select page 1 to access Fiber registers */
 359                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 360                 }
 361         }
 362
 363         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
 364         if (sky2->autoneg == AUTONEG_DISABLE)
 365                 ctrl &= ~PHY_CT_ANE;
 366         else
 367                 ctrl |= PHY_CT_ANE;
 368
 369         ctrl |= PHY_CT_RESET;
 370         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 371
 372         ctrl = 0;
 373         ct1000 = 0;
 374         adv = PHY_AN_CSMA;
 375
 376         if (sky2->autoneg == AUTONEG_ENABLE) {
 377                 if (hw->copper) {
 378                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 379                                 ct1000 |= PHY_M_1000C_AFD;
 380                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 381                                 ct1000 |= PHY_M_1000C_AHD;
 382                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 383                                 adv |= PHY_M_AN_100_FD;
 384                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 385                                 adv |= PHY_M_AN_100_HD;
 386                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 387                                 adv |= PHY_M_AN_10_FD;
 388                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 389                                 adv |= PHY_M_AN_10_HD;
 390                 } else          /* special defines for FIBER (88E1011S only) */
 391                         adv |= PHY_M_AN_1000X_AHD | PHY_M_AN_1000X_AFD;
 392
 393                 /* Set Flow-control capabilities */
 394                 if (sky2->tx_pause && sky2->rx_pause)
 395                         adv |= PHY_AN_PAUSE_CAP;        /* symmetric */
 396                 else if (sky2->rx_pause && !sky2->tx_pause)
 397                         adv |= PHY_AN_PAUSE_ASYM | PHY_AN_PAUSE_CAP;
 398                 else if (!sky2->rx_pause && sky2->tx_pause)
 399                         adv |= PHY_AN_PAUSE_ASYM;       /* local */
 400
 401                 /* Restart Auto-negotiation */
 402                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 403         } else {
 404                 /* forced speed/duplex settings */
 405                 ct1000 = PHY_M_1000C_MSE;
 406
 407                 if (sky2->duplex == DUPLEX_FULL)
 408                         ctrl |= PHY_CT_DUP_MD;
 409
 410                 switch (sky2->speed) {
 411                 case SPEED_1000:
 412                         ctrl |= PHY_CT_SP1000;
 413                         break;
 414                 case SPEED_100:
 415                         ctrl |= PHY_CT_SP100;
 416                         break;
 417                 }
 418
 419                 ctrl |= PHY_CT_RESET;
 420         }
 421
 422         if (hw->chip_id != CHIP_ID_YUKON_FE)
 423                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 424
 425         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 426         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 427
 428         /* Setup Phy LED's */
 429         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 430         ledover = 0;
 431
 432         switch (hw->chip_id) {
 433         case CHIP_ID_YUKON_FE:
 434                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 435                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 436
 437                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 438
 439                 /* delete ACT LED control bits */
 440                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 441                 /* change ACT LED control to blink mode */
 442                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 443                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 444                 break;
 445
 446         case CHIP_ID_YUKON_XL:
 447                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 448
 449                 /* select page 3 to access LED control register */
 450                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 451
 452                 /* set LED Function Control register */
 453                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 454                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 455                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 456                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 457                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 458
 459                 /* set Polarity Control register */
 460                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 461                              (PHY_M_POLC_LS1_P_MIX(4) |
 462                               PHY_M_POLC_IS0_P_MIX(4) |
 463                               PHY_M_POLC_LOS_CTRL(2) |
 464                               PHY_M_POLC_INIT_CTRL(2) |
 465                               PHY_M_POLC_STA1_CTRL(2) |
 466                               PHY_M_POLC_STA0_CTRL(2)));
 467
 468                 /* restore page register */
 469                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 470                 break;
 471         case CHIP_ID_YUKON_EC_U:
 472                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 473
 474                 /* select page 3 to access LED control register */
 475                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 476
 477                 /* set LED Function Control register */
 478                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 479                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 480                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 481                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 482                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 483
 484                 /* set Blink Rate in LED Timer Control Register */
 485                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 486                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 487                 /* restore page register */
 488                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 489                 break;
 490
 491         default:
 492                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 493                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 494                 /* turn off the Rx LED (LED_RX) */
 495                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 496         }
 497
 498         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev == CHIP_REV_YU_EC_A1) {
 499                 /* apply fixes in PHY AFE */
 500                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 501                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 502
 503                 /* increase differential signal amplitude in 10BASE-T */
 504                 gm_phy_write(hw, port, 0x18, 0xaa99);
 505                 gm_phy_write(hw, port, 0x17, 0x2011);
 506
 507                 /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 508                 gm_phy_write(hw, port, 0x18, 0xa204);
 509                 gm_phy_write(hw, port, 0x17, 0x2002);
 510
 511                 /* set page register to 0 */
 512                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 513         } else {
 514                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 515
 516                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 517                         /* turn on 100 Mbps LED (LED_LINK100) */
 518                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 519                 }
 520
 521                 if (ledover)
 522                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 523
 524         }
 525         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 526         if (sky2->autoneg == AUTONEG_ENABLE)
 527                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 528         else
 529                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 530 }
 531
 532 /* Force a renegotiation */
 533 static void sky2_phy_reinit(struct sky2_port *sky2)
 534 {
 535         spin_lock_bh(&sky2->phy_lock);
 536         sky2_phy_init(sky2->hw, sky2->port);
 537         spin_unlock_bh(&sky2->phy_lock);
 538 }
 539
 540 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 541 {
 542         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 543         u16 reg;
 544         int i;
 545         const u8 *addr = hw->dev[port]->dev_addr;
 546
 547         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 548         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR|GPC_ENA_PAUSE);
 549
 550         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 551
 552         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 553                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 554                 /* clear GMAC 1 Control reset */
 555                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 556                 do {
 557                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 558                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 559                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 560                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 561                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 562         }
 563
 564         if (sky2->autoneg == AUTONEG_DISABLE) {
 565                 reg = gma_read16(hw, port, GM_GP_CTRL);
 566                 reg |= GM_GPCR_AU_ALL_DIS;
 567                 gma_write16(hw, port, GM_GP_CTRL, reg);
 568                 gma_read16(hw, port, GM_GP_CTRL);
 569
 570                 switch (sky2->speed) {
 571                 case SPEED_1000:
 572                         reg &= ~GM_GPCR_SPEED_100;
 573                         reg |= GM_GPCR_SPEED_1000;
 574                         break;
 575                 case SPEED_100:
 576                         reg &= ~GM_GPCR_SPEED_1000;
 577                         reg |= GM_GPCR_SPEED_100;
 578                         break;
 579                 case SPEED_10:
 580                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
 581                         break;
 582                 }
 583
 584                 if (sky2->duplex == DUPLEX_FULL)
 585                         reg |= GM_GPCR_DUP_FULL;
 586
 587                 /* turn off pause in 10/100mbps half duplex */
 588                 else if (sky2->speed != SPEED_1000 &&
 589                          hw->chip_id != CHIP_ID_YUKON_EC_U)
 590                         sky2->tx_pause = sky2->rx_pause = 0;
 591         } else
 592                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
 593
 594         if (!sky2->tx_pause && !sky2->rx_pause) {
 595                 sky2_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 596                 reg |=
 597                     GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 598         } else if (sky2->tx_pause && !sky2->rx_pause) {
 599                 /* disable Rx flow-control */
 600                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
 601         }
 602
 603         gma_write16(hw, port, GM_GP_CTRL, reg);
 604
 605         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 606
 607         spin_lock_bh(&sky2->phy_lock);
 608         sky2_phy_init(hw, port);
 609         spin_unlock_bh(&sky2->phy_lock);
 610
 611         /* MIB clear */
 612         reg = gma_read16(hw, port, GM_PHY_ADDR);
 613         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 614
 615         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 616                 gma_read16(hw, port, i);
 617         gma_write16(hw, port, GM_PHY_ADDR, reg);
 618
 619         /* transmit control */
 620         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 621
 622         /* receive control reg: unicast + multicast + no FCS  */
 623         gma_write16(hw, port, GM_RX_CTRL,
 624                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 625
 626         /* transmit flow control */
 627         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 628
 629         /* transmit parameter */
 630         gma_write16(hw, port, GM_TX_PARAM,
 631                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 632                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 633                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 634                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 635
 636         /* serial mode register */
 637         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 638                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 639
 640         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 641                 reg |= GM_SMOD_JUMBO_ENA;
 642
 643         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 644
 645         /* virtual address for data */
 646         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 647
 648         /* physical address: used for pause frames */
 649         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 650
 651         /* ignore counter overflows */
 652         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 653         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 654         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 655
 656         /* Configure Rx MAC FIFO */
 657         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 658         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
 659                      GMF_OPER_ON | GMF_RX_F_FL_ON);
 660
 661         /* Flush Rx MAC FIFO on any flow control or error */
 662         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 663
 664         /* Set threshold to 0xa (64 bytes)
 665          *  ASF disabled so no need to do WA dev #4.30
 666          */
 667         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF);
 668
 669         /* Configure Tx MAC FIFO */
 670         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 671         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 672
 673         if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 674                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 675                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 676                 if (hw->dev[port]->mtu > ETH_DATA_LEN) {
 677                         /* set Tx GMAC FIFO Almost Empty Threshold */
 678                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR), 0x180);
 679                         /* Disable Store & Forward mode for TX */
 680                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 681                 }
 682         }
 683
 684 }
 685
 686 /* Assign Ram Buffer allocation.
 687  * start and end are in units of 4k bytes
 688  * ram registers are in units of 64bit words
 689  */
 690 static void sky2_ramset(struct sky2_hw *hw, u16 q, u8 startk, u8 endk)
 691 {
 692         u32 start, end;
 693
 694         start = startk * 4096/8;
 695         end = (endk * 4096/8) - 1;
 696
 697         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 698         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 699         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 700         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 701         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 702
 703         if (q == Q_R1 || q == Q_R2) {
 704                 u32 space = (endk - startk) * 4096/8;
 705                 u32 tp = space - space/4;
 706
 707                 /* On receive queue's set the thresholds
 708                  * give receiver priority when > 3/4 full
 709                  * send pause when down to 2K
 710                  */
 711                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 712                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 713
 714                 tp = space - 2048/8;
 715                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 716                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 717         } else {
 718                 /* Enable store & forward on Tx queue's because
 719                  * Tx FIFO is only 1K on Yukon
 720                  */
 721                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 722         }
 723
 724         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 725         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 726 }
 727
 728 /* Setup Bus Memory Interface */
 729 static void sky2_qset(struct sky2_hw *hw, u16 q)
 730 {
 731         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 732         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 733         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 734         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 735 }
 736
 737 /* Setup prefetch unit registers. This is the interface between
 738  * hardware and driver list elements
 739  */
 740 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 741                                       u64 addr, u32 last)
 742 {
 743         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 744         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 745         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 746         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 747         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 748         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 749
 750         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 751 }
 752
 753 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 754 {
 755         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 756
 757         sky2->tx_prod = RING_NEXT(sky2->tx_prod, TX_RING_SIZE);
 758         return le;
 759 }
 760
 761 /* Update chip's next pointer */
 762 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
 763 {
 764         wmb();
 765         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
 766         mmiowb();
 767 }
 768
 769
 770 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 771 {
 772         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 773         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
 774         return le;
 775 }
 776
 777 /* Return high part of DMA address (could be 32 or 64 bit) */
 778 static inline u32 high32(dma_addr_t a)
 779 {
 780         return sizeof(a) > sizeof(u32) ? (a >> 16) >> 16 : 0;
 781 }
 782
 783 /* Build description to hardware about buffer */
 784 static void sky2_rx_add(struct sky2_port *sky2, dma_addr_t map)
 785 {
 786         struct sky2_rx_le *le;
 787         u32 hi = high32(map);
 788         u16 len = sky2->rx_bufsize;
 789
 790         if (sky2->rx_addr64 != hi) {
 791                 le = sky2_next_rx(sky2);
 792                 le->addr = cpu_to_le32(hi);
 793                 le->ctrl = 0;
 794                 le->opcode = OP_ADDR64 | HW_OWNER;
 795                 sky2->rx_addr64 = high32(map + len);
 796         }
 797
 798         le = sky2_next_rx(sky2);
 799         le->addr = cpu_to_le32((u32) map);
 800         le->length = cpu_to_le16(len);
 801         le->ctrl = 0;
 802         le->opcode = OP_PACKET | HW_OWNER;
 803 }
 804
 805
 806 /* Tell chip where to start receive checksum.
 807  * Actually has two checksums, but set both same to avoid possible byte
 808  * order problems.
 809  */
 810 static void rx_set_checksum(struct sky2_port *sky2)
 811 {
 812         struct sky2_rx_le *le;
 813
 814         le = sky2_next_rx(sky2);
 815         le->addr = (ETH_HLEN << 16) | ETH_HLEN;
 816         le->ctrl = 0;
 817         le->opcode = OP_TCPSTART | HW_OWNER;
 818
 819         sky2_write32(sky2->hw,
 820                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
 821                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
 822
 823 }
 824
 825 /*
 826  * The RX Stop command will not work for Yukon-2 if the BMU does not
 827  * reach the end of packet and since we can't make sure that we have
 828  * incoming data, we must reset the BMU while it is not doing a DMA
 829  * transfer. Since it is possible that the RX path is still active,
 830  * the RX RAM buffer will be stopped first, so any possible incoming
 831  * data will not trigger a DMA. After the RAM buffer is stopped, the
 832  * BMU is polled until any DMA in progress is ended and only then it
 833  * will be reset.
 834  */
 835 static void sky2_rx_stop(struct sky2_port *sky2)
 836 {
 837         struct sky2_hw *hw = sky2->hw;
 838         unsigned rxq = rxqaddr[sky2->port];
 839         int i;
 840
 841         /* disable the RAM Buffer receive queue */
 842         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
 843
 844         for (i = 0; i < 0xffff; i++)
 845                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
 846                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
 847                         goto stopped;
 848
 849         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
 850                sky2->netdev->name);
 851 stopped:
 852         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
 853
 854         /* reset the Rx prefetch unit */
 855         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 856 }
 857
 858 /* Clean out receive buffer area, assumes receiver hardware stopped */
 859 static void sky2_rx_clean(struct sky2_port *sky2)
 860 {
 861         unsigned i;
 862
 863         memset(sky2->rx_le, 0, RX_LE_BYTES);
 864         for (i = 0; i < sky2->rx_pending; i++) {
 865                 struct ring_info *re = sky2->rx_ring + i;
 866
 867                 if (re->skb) {
 868                         pci_unmap_single(sky2->hw->pdev,
 869                                          re->mapaddr, sky2->rx_bufsize,
 870                                          PCI_DMA_FROMDEVICE);
 871                         kfree_skb(re->skb);
 872                         re->skb = NULL;
 873                 }
 874         }
 875 }
 876
 877 /* Basic MII support */
 878 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
 879 {
 880         struct mii_ioctl_data *data = if_mii(ifr);
 881         struct sky2_port *sky2 = netdev_priv(dev);
 882         struct sky2_hw *hw = sky2->hw;
 883         int err = -EOPNOTSUPP;
 884
 885         if (!netif_running(dev))
 886                 return -ENODEV; /* Phy still in reset */
 887
 888         switch (cmd) {
 889         case SIOCGMIIPHY:
 890                 data->phy_id = PHY_ADDR_MARV;
 891
 892                 /* fallthru */
 893         case SIOCGMIIREG: {
 894                 u16 val = 0;
 895
 896                 spin_lock_bh(&sky2->phy_lock);
 897                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
 898                 spin_unlock_bh(&sky2->phy_lock);
 899
 900                 data->val_out = val;
 901                 break;
 902         }
 903
 904         case SIOCSMIIREG:
 905                 if (!capable(CAP_NET_ADMIN))
 906                         return -EPERM;
 907
 908                 spin_lock_bh(&sky2->phy_lock);
 909                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
 910                                    data->val_in);
 911                 spin_unlock_bh(&sky2->phy_lock);
 912                 break;
 913         }
 914         return err;
 915 }
 916
 917 #ifdef SKY2_VLAN_TAG_USED
 918 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
 919 {
 920         struct sky2_port *sky2 = netdev_priv(dev);
 921         struct sky2_hw *hw = sky2->hw;
 922         u16 port = sky2->port;
 923
 924         spin_lock_bh(&sky2->tx_lock);
 925
 926         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_ON);
 927         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_ON);
 928         sky2->vlgrp = grp;
 929
 930         spin_unlock_bh(&sky2->tx_lock);
 931 }
 932
 933 static void sky2_vlan_rx_kill_vid(struct net_device *dev, unsigned short vid)
 934 {
 935         struct sky2_port *sky2 = netdev_priv(dev);
 936         struct sky2_hw *hw = sky2->hw;
 937         u16 port = sky2->port;
 938
 939         spin_lock_bh(&sky2->tx_lock);
 940
 941         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_OFF);
 942         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_OFF);
 943         if (sky2->vlgrp)
 944                 sky2->vlgrp->vlan_devices[vid] = NULL;
 945
 946         spin_unlock_bh(&sky2->tx_lock);
 947 }
 948 #endif
 949
 950 /*
 951  * It appears the hardware has a bug in the FIFO logic that
 952  * cause it to hang if the FIFO gets overrun and the receive buffer
 953  * is not aligned. ALso alloc_skb() won't align properly if slab
 954  * debugging is enabled.
 955  */
 956 static inline struct sk_buff *sky2_alloc_skb(unsigned int size, gfp_t gfp_mask)
 957 {
 958         struct sk_buff *skb;
 959
 960         skb = alloc_skb(size + RX_SKB_ALIGN, gfp_mask);
 961         if (likely(skb)) {
 962                 unsigned long p = (unsigned long) skb->data;
 963                 skb_reserve(skb, ALIGN(p, RX_SKB_ALIGN) - p);
 964         }
 965
 966         return skb;
 967 }
 968
 969 /*
 970  * Allocate and setup receiver buffer pool.
 971  * In case of 64 bit dma, there are 2X as many list elements
 972  * available as ring entries
 973  * and need to reserve one list element so we don't wrap around.
 974  */
 975 static int sky2_rx_start(struct sky2_port *sky2)
 976 {
 977         struct sky2_hw *hw = sky2->hw;
 978         unsigned rxq = rxqaddr[sky2->port];
 979         int i;
 980
 981         sky2->rx_put = sky2->rx_next = 0;
 982         sky2_qset(hw, rxq);
 983
 984         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev >= 2) {
 985                 /* MAC Rx RAM Read is controlled by hardware */
 986                 sky2_write32(hw, Q_ADDR(rxq, Q_F), F_M_RX_RAM_DIS);
 987         }
 988
 989         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
 990
 991         rx_set_checksum(sky2);
 992         for (i = 0; i < sky2->rx_pending; i++) {
 993                 struct ring_info *re = sky2->rx_ring + i;
 994
 995                 re->skb = sky2_alloc_skb(sky2->rx_bufsize, GFP_KERNEL);
 996                 if (!re->skb)
 997                         goto nomem;
 998
 999                 re->mapaddr = pci_map_single(hw->pdev, re->skb->data,
1000                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1001                 sky2_rx_add(sky2, re->mapaddr);
1002         }
1003
1004         /* Truncate oversize frames */
1005         sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), sky2->rx_bufsize - 8);
1006         sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1007
1008         /* Tell chip about available buffers */
1009         sky2_write16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX), sky2->rx_put);
1010         return 0;
1011 nomem:
1012         sky2_rx_clean(sky2);
1013         return -ENOMEM;
1014 }
1015
1016 /* Bring up network interface. */
1017 static int sky2_up(struct net_device *dev)
1018 {
1019         struct sky2_port *sky2 = netdev_priv(dev);
1020         struct sky2_hw *hw = sky2->hw;
1021         unsigned port = sky2->port;
1022         u32 ramsize, rxspace, imask;
1023         int err = -ENOMEM;
1024
1025         if (netif_msg_ifup(sky2))
1026                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1027
1028         /* must be power of 2 */
1029         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1030                                            TX_RING_SIZE *
1031                                            sizeof(struct sky2_tx_le),
1032                                            &sky2->tx_le_map);
1033         if (!sky2->tx_le)
1034                 goto err_out;
1035
1036         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1037                                 GFP_KERNEL);
1038         if (!sky2->tx_ring)
1039                 goto err_out;
1040         sky2->tx_prod = sky2->tx_cons = 0;
1041
1042         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1043                                            &sky2->rx_le_map);
1044         if (!sky2->rx_le)
1045                 goto err_out;
1046         memset(sky2->rx_le, 0, RX_LE_BYTES);
1047
1048         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct ring_info),
1049                                 GFP_KERNEL);
1050         if (!sky2->rx_ring)
1051                 goto err_out;
1052
1053         sky2_mac_init(hw, port);
1054
1055         /* Determine available ram buffer space (in 4K blocks).
1056          * Note: not sure about the FE setting below yet
1057          */
1058         if (hw->chip_id == CHIP_ID_YUKON_FE)
1059                 ramsize = 4;
1060         else
1061                 ramsize = sky2_read8(hw, B2_E_0);
1062
1063         /* Give transmitter one third (rounded up) */
1064         rxspace = ramsize - (ramsize + 2) / 3;
1065
1066         sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1067         sky2_ramset(hw, txqaddr[port], rxspace, ramsize);
1068
1069         /* Make sure SyncQ is disabled */
1070         sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1071                     RB_RST_SET);
1072
1073         sky2_qset(hw, txqaddr[port]);
1074
1075         /* Set almost empty threshold */
1076         if (hw->chip_id == CHIP_ID_YUKON_EC_U && hw->chip_rev == 1)
1077                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), 0x1a0);
1078
1079         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1080                            TX_RING_SIZE - 1);
1081
1082         err = sky2_rx_start(sky2);
1083         if (err)
1084                 goto err_out;
1085
1086         /* Enable interrupts from phy/mac for port */
1087         imask = sky2_read32(hw, B0_IMSK);
1088         imask |= portirq_msk[port];
1089         sky2_write32(hw, B0_IMSK, imask);
1090
1091         return 0;
1092
1093 err_out:
1094         if (sky2->rx_le) {
1095                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1096                                     sky2->rx_le, sky2->rx_le_map);
1097                 sky2->rx_le = NULL;
1098         }
1099         if (sky2->tx_le) {
1100                 pci_free_consistent(hw->pdev,
1101                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1102                                     sky2->tx_le, sky2->tx_le_map);
1103                 sky2->tx_le = NULL;
1104         }
1105         kfree(sky2->tx_ring);
1106         kfree(sky2->rx_ring);
1107
1108         sky2->tx_ring = NULL;
1109         sky2->rx_ring = NULL;
1110         return err;
1111 }
1112
1113 /* Modular subtraction in ring */
1114 static inline int tx_dist(unsigned tail, unsigned head)
1115 {
1116         return (head - tail) & (TX_RING_SIZE - 1);
1117 }
1118
1119 /* Number of list elements available for next tx */
1120 static inline int tx_avail(const struct sky2_port *sky2)
1121 {
1122         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1123 }
1124
1125 /* Estimate of number of transmit list elements required */
1126 static unsigned tx_le_req(const struct sk_buff *skb)
1127 {
1128         unsigned count;
1129
1130         count = sizeof(dma_addr_t) / sizeof(u32);
1131         count += skb_shinfo(skb)->nr_frags * count;
1132
1133         if (skb_shinfo(skb)->tso_size)
1134                 ++count;
1135
1136         if (skb->ip_summed == CHECKSUM_HW)
1137                 ++count;
1138
1139         return count;
1140 }
1141
1142 /*
1143  * Put one packet in ring for transmit.
1144  * A single packet can generate multiple list elements, and
1145  * the number of ring elements will probably be less than the number
1146  * of list elements used.
1147  *
1148  * No BH disabling for tx_lock here (like tg3)
1149  */
1150 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1151 {
1152         struct sky2_port *sky2 = netdev_priv(dev);
1153         struct sky2_hw *hw = sky2->hw;
1154         struct sky2_tx_le *le = NULL;
1155         struct tx_ring_info *re;
1156         unsigned i, len;
1157         int avail;
1158         dma_addr_t mapping;
1159         u32 addr64;
1160         u16 mss;
1161         u8 ctrl;
1162
1163         /* No BH disabling for tx_lock here.  We are running in BH disabled
1164          * context and TX reclaim runs via poll inside of a software
1165          * interrupt, and no related locks in IRQ processing.
1166          */
1167         if (!spin_trylock(&sky2->tx_lock))
1168                 return NETDEV_TX_LOCKED;
1169
1170         if (unlikely(tx_avail(sky2) < tx_le_req(skb))) {
1171                 /* There is a known but harmless race with lockless tx
1172                  * and netif_stop_queue.
1173                  */
1174                 if (!netif_queue_stopped(dev)) {
1175                         netif_stop_queue(dev);
1176                         if (net_ratelimit())
1177                                 printk(KERN_WARNING PFX "%s: ring full when queue awake!\n",
1178                                        dev->name);
1179                 }
1180                 spin_unlock(&sky2->tx_lock);
1181
1182                 return NETDEV_TX_BUSY;
1183         }
1184
1185         if (unlikely(netif_msg_tx_queued(sky2)))
1186                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1187                        dev->name, sky2->tx_prod, skb->len);
1188
1189         len = skb_headlen(skb);
1190         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1191         addr64 = high32(mapping);
1192
1193         re = sky2->tx_ring + sky2->tx_prod;
1194
1195         /* Send high bits if changed or crosses boundary */
1196         if (addr64 != sky2->tx_addr64 || high32(mapping + len) != sky2->tx_addr64) {
1197                 le = get_tx_le(sky2);
1198                 le->tx.addr = cpu_to_le32(addr64);
1199                 le->ctrl = 0;
1200                 le->opcode = OP_ADDR64 | HW_OWNER;
1201                 sky2->tx_addr64 = high32(mapping + len);
1202         }
1203
1204         /* Check for TCP Segmentation Offload */
1205         mss = skb_shinfo(skb)->tso_size;
1206         if (mss != 0) {
1207                 /* just drop the packet if non-linear expansion fails */
1208                 if (skb_header_cloned(skb) &&
1209                     pskb_expand_head(skb, 0, 0, GFP_ATOMIC)) {
1210                         dev_kfree_skb(skb);
1211                         goto out_unlock;
1212                 }
1213
1214                 mss += ((skb->h.th->doff - 5) * 4);     /* TCP options */
1215                 mss += (skb->nh.iph->ihl * 4) + sizeof(struct tcphdr);
1216                 mss += ETH_HLEN;
1217         }
1218
1219         if (mss != sky2->tx_last_mss) {
1220                 le = get_tx_le(sky2);
1221                 le->tx.tso.size = cpu_to_le16(mss);
1222                 le->tx.tso.rsvd = 0;
1223                 le->opcode = OP_LRGLEN | HW_OWNER;
1224                 le->ctrl = 0;
1225                 sky2->tx_last_mss = mss;
1226         }
1227
1228         ctrl = 0;
1229 #ifdef SKY2_VLAN_TAG_USED
1230         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1231         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1232                 if (!le) {
1233                         le = get_tx_le(sky2);
1234                         le->tx.addr = 0;
1235                         le->opcode = OP_VLAN|HW_OWNER;
1236                         le->ctrl = 0;
1237                 } else
1238                         le->opcode |= OP_VLAN;
1239                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1240                 ctrl |= INS_VLAN;
1241         }
1242 #endif
1243
1244         /* Handle TCP checksum offload */
1245         if (skb->ip_summed == CHECKSUM_HW) {
1246                 u16 hdr = skb->h.raw - skb->data;
1247                 u16 offset = hdr + skb->csum;
1248
1249                 ctrl = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1250                 if (skb->nh.iph->protocol == IPPROTO_UDP)
1251                         ctrl |= UDPTCP;
1252
1253                 le = get_tx_le(sky2);
1254                 le->tx.csum.start = cpu_to_le16(hdr);
1255                 le->tx.csum.offset = cpu_to_le16(offset);
1256                 le->length = 0; /* initial checksum value */
1257                 le->ctrl = 1;   /* one packet */
1258                 le->opcode = OP_TCPLISW | HW_OWNER;
1259         }
1260
1261         le = get_tx_le(sky2);
1262         le->tx.addr = cpu_to_le32((u32) mapping);
1263         le->length = cpu_to_le16(len);
1264         le->ctrl = ctrl;
1265         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1266
1267         /* Record the transmit mapping info */
1268         re->skb = skb;
1269         pci_unmap_addr_set(re, mapaddr, mapping);
1270
1271         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1272                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1273                 struct tx_ring_info *fre;
1274
1275                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1276                                        frag->size, PCI_DMA_TODEVICE);
1277                 addr64 = high32(mapping);
1278                 if (addr64 != sky2->tx_addr64) {
1279                         le = get_tx_le(sky2);
1280                         le->tx.addr = cpu_to_le32(addr64);
1281                         le->ctrl = 0;
1282                         le->opcode = OP_ADDR64 | HW_OWNER;
1283                         sky2->tx_addr64 = addr64;
1284                 }
1285
1286                 le = get_tx_le(sky2);
1287                 le->tx.addr = cpu_to_le32((u32) mapping);
1288                 le->length = cpu_to_le16(frag->size);
1289                 le->ctrl = ctrl;
1290                 le->opcode = OP_BUFFER | HW_OWNER;
1291
1292                 fre = sky2->tx_ring
1293                     + RING_NEXT((re - sky2->tx_ring) + i, TX_RING_SIZE);
1294                 pci_unmap_addr_set(fre, mapaddr, mapping);
1295         }
1296
1297         re->idx = sky2->tx_prod;
1298         le->ctrl |= EOP;
1299
1300         avail = tx_avail(sky2);
1301         if (mss != 0 || avail < TX_MIN_PENDING) {
1302                 le->ctrl |= FRC_STAT;
1303                 if (avail <= MAX_SKB_TX_LE)
1304                         netif_stop_queue(dev);
1305         }
1306
1307         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1308
1309 out_unlock:
1310         spin_unlock(&sky2->tx_lock);
1311
1312         dev->trans_start = jiffies;
1313         return NETDEV_TX_OK;
1314 }
1315
1316 /*
1317  * Free ring elements from starting at tx_cons until "done"
1318  *
1319  * NB: the hardware will tell us about partial completion of multi-part
1320  *     buffers; these are deferred until completion.
1321  */
1322 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1323 {
1324         struct net_device *dev = sky2->netdev;
1325         struct pci_dev *pdev = sky2->hw->pdev;
1326         u16 nxt, put;
1327         unsigned i;
1328
1329         BUG_ON(done >= TX_RING_SIZE);
1330
1331         if (unlikely(netif_msg_tx_done(sky2)))
1332                 printk(KERN_DEBUG "%s: tx done, up to %u\n",
1333                        dev->name, done);
1334
1335         for (put = sky2->tx_cons; put != done; put = nxt) {
1336                 struct tx_ring_info *re = sky2->tx_ring + put;
1337                 struct sk_buff *skb = re->skb;
1338
1339                 nxt = re->idx;
1340                 BUG_ON(nxt >= TX_RING_SIZE);
1341                 prefetch(sky2->tx_ring + nxt);
1342
1343                 /* Check for partial status */
1344                 if (tx_dist(put, done) < tx_dist(put, nxt))
1345                         break;
1346
1347                 skb = re->skb;
1348                 pci_unmap_single(pdev, pci_unmap_addr(re, mapaddr),
1349                                  skb_headlen(skb), PCI_DMA_TODEVICE);
1350
1351                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1352                         struct tx_ring_info *fre;
1353                         fre = sky2->tx_ring + RING_NEXT(put + i, TX_RING_SIZE);
1354                         pci_unmap_page(pdev, pci_unmap_addr(fre, mapaddr),
1355                                        skb_shinfo(skb)->frags[i].size,
1356                                        PCI_DMA_TODEVICE);
1357                 }
1358
1359                 dev_kfree_skb(skb);
1360         }
1361
1362         sky2->tx_cons = put;
1363         if (tx_avail(sky2) > MAX_SKB_TX_LE)
1364                 netif_wake_queue(dev);
1365 }
1366
1367 /* Cleanup all untransmitted buffers, assume transmitter not running */
1368 static void sky2_tx_clean(struct sky2_port *sky2)
1369 {
1370         spin_lock_bh(&sky2->tx_lock);
1371         sky2_tx_complete(sky2, sky2->tx_prod);
1372         spin_unlock_bh(&sky2->tx_lock);
1373 }
1374
1375 /* Network shutdown */
1376 static int sky2_down(struct net_device *dev)
1377 {
1378         struct sky2_port *sky2 = netdev_priv(dev);
1379         struct sky2_hw *hw = sky2->hw;
1380         unsigned port = sky2->port;
1381         u16 ctrl;
1382         u32 imask;
1383
1384         /* Never really got started! */
1385         if (!sky2->tx_le)
1386                 return 0;
1387
1388         if (netif_msg_ifdown(sky2))
1389                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1390
1391         /* Stop more packets from being queued */
1392         netif_stop_queue(dev);
1393
1394         sky2_phy_reset(hw, port);
1395
1396         /* Stop transmitter */
1397         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1398         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1399
1400         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1401                      RB_RST_SET | RB_DIS_OP_MD);
1402
1403         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1404         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1405         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1406
1407         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1408
1409         /* Workaround shared GMAC reset */
1410         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1411               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1412                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1413
1414         /* Disable Force Sync bit and Enable Alloc bit */
1415         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1416                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1417
1418         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1419         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1420         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1421
1422         /* Reset the PCI FIFO of the async Tx queue */
1423         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1424                      BMU_RST_SET | BMU_FIFO_RST);
1425
1426         /* Reset the Tx prefetch units */
1427         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1428                      PREF_UNIT_RST_SET);
1429
1430         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1431
1432         sky2_rx_stop(sky2);
1433
1434         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1435         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1436
1437         /* Disable port IRQ */
1438         imask = sky2_read32(hw, B0_IMSK);
1439         imask &= ~portirq_msk[port];
1440         sky2_write32(hw, B0_IMSK, imask);
1441
1442         /* turn off LED's */
1443         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1444
1445         synchronize_irq(hw->pdev->irq);
1446
1447         sky2_tx_clean(sky2);
1448         sky2_rx_clean(sky2);
1449
1450         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1451                             sky2->rx_le, sky2->rx_le_map);
1452         kfree(sky2->rx_ring);
1453
1454         pci_free_consistent(hw->pdev,
1455                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1456                             sky2->tx_le, sky2->tx_le_map);
1457         kfree(sky2->tx_ring);
1458
1459         sky2->tx_le = NULL;
1460         sky2->rx_le = NULL;
1461
1462         sky2->rx_ring = NULL;
1463         sky2->tx_ring = NULL;
1464
1465         return 0;
1466 }
1467
1468 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1469 {
1470         if (!hw->copper)
1471                 return SPEED_1000;
1472
1473         if (hw->chip_id == CHIP_ID_YUKON_FE)
1474                 return (aux & PHY_M_PS_SPEED_100) ? SPEED_100 : SPEED_10;
1475
1476         switch (aux & PHY_M_PS_SPEED_MSK) {
1477         case PHY_M_PS_SPEED_1000:
1478                 return SPEED_1000;
1479         case PHY_M_PS_SPEED_100:
1480                 return SPEED_100;
1481         default:
1482                 return SPEED_10;
1483         }
1484 }
1485
1486 static void sky2_link_up(struct sky2_port *sky2)
1487 {
1488         struct sky2_hw *hw = sky2->hw;
1489         unsigned port = sky2->port;
1490         u16 reg;
1491
1492         /* Enable Transmit FIFO Underrun */
1493         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
1494
1495         reg = gma_read16(hw, port, GM_GP_CTRL);
1496         if (sky2->autoneg == AUTONEG_DISABLE) {
1497                 reg |= GM_GPCR_AU_ALL_DIS;
1498
1499                 /* Is write/read necessary?  Copied from sky2_mac_init */
1500                 gma_write16(hw, port, GM_GP_CTRL, reg);
1501                 gma_read16(hw, port, GM_GP_CTRL);
1502
1503                 switch (sky2->speed) {
1504                 case SPEED_1000:
1505                         reg &= ~GM_GPCR_SPEED_100;
1506                         reg |= GM_GPCR_SPEED_1000;
1507                         break;
1508                 case SPEED_100:
1509                         reg &= ~GM_GPCR_SPEED_1000;
1510                         reg |= GM_GPCR_SPEED_100;
1511                         break;
1512                 case SPEED_10:
1513                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
1514                         break;
1515                 }
1516         } else
1517                 reg &= ~GM_GPCR_AU_ALL_DIS;
1518
1519         if (sky2->duplex == DUPLEX_FULL || sky2->autoneg == AUTONEG_ENABLE)
1520                 reg |= GM_GPCR_DUP_FULL;
1521
1522         /* enable Rx/Tx */
1523         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1524         gma_write16(hw, port, GM_GP_CTRL, reg);
1525         gma_read16(hw, port, GM_GP_CTRL);
1526
1527         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1528
1529         netif_carrier_on(sky2->netdev);
1530         netif_wake_queue(sky2->netdev);
1531
1532         /* Turn on link LED */
1533         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1534                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1535
1536         if (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U) {
1537                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1538                 u16 led = PHY_M_LEDC_LOS_CTRL(1);       /* link active */
1539
1540                 switch(sky2->speed) {
1541                 case SPEED_10:
1542                         led |= PHY_M_LEDC_INIT_CTRL(7);
1543                         break;
1544
1545                 case SPEED_100:
1546                         led |= PHY_M_LEDC_STA1_CTRL(7);
1547                         break;
1548
1549                 case SPEED_1000:
1550                         led |= PHY_M_LEDC_STA0_CTRL(7);
1551                         break;
1552                 }
1553
1554                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1555                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, led);
1556                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1557         }
1558
1559         if (netif_msg_link(sky2))
1560                 printk(KERN_INFO PFX
1561                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1562                        sky2->netdev->name, sky2->speed,
1563                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1564                        (sky2->tx_pause && sky2->rx_pause) ? "both" :
1565                        sky2->tx_pause ? "tx" : sky2->rx_pause ? "rx" : "none");
1566 }
1567
1568 static void sky2_link_down(struct sky2_port *sky2)
1569 {
1570         struct sky2_hw *hw = sky2->hw;
1571         unsigned port = sky2->port;
1572         u16 reg;
1573
1574         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1575
1576         reg = gma_read16(hw, port, GM_GP_CTRL);
1577         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1578         gma_write16(hw, port, GM_GP_CTRL, reg);
1579         gma_read16(hw, port, GM_GP_CTRL);       /* PCI post */
1580
1581         if (sky2->rx_pause && !sky2->tx_pause) {
1582                 /* restore Asymmetric Pause bit */
1583                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
1584                              gm_phy_read(hw, port, PHY_MARV_AUNE_ADV)
1585                              | PHY_M_AN_ASP);
1586         }
1587
1588         netif_carrier_off(sky2->netdev);
1589         netif_stop_queue(sky2->netdev);
1590
1591         /* Turn on link LED */
1592         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1593
1594         if (netif_msg_link(sky2))
1595                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1596         sky2_phy_init(hw, port);
1597 }
1598
1599 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1600 {
1601         struct sky2_hw *hw = sky2->hw;
1602         unsigned port = sky2->port;
1603         u16 lpa;
1604
1605         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1606
1607         if (lpa & PHY_M_AN_RF) {
1608                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1609                 return -1;
1610         }
1611
1612         if (hw->chip_id != CHIP_ID_YUKON_FE &&
1613             gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
1614                 printk(KERN_ERR PFX "%s: master/slave fault",
1615                        sky2->netdev->name);
1616                 return -1;
1617         }
1618
1619         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1620                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1621                        sky2->netdev->name);
1622                 return -1;
1623         }
1624
1625         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1626
1627         sky2->speed = sky2_phy_speed(hw, aux);
1628
1629         /* Pause bits are offset (9..8) */
1630         if (hw->chip_id == CHIP_ID_YUKON_XL || hw->chip_id == CHIP_ID_YUKON_EC_U)
1631                 aux >>= 6;
1632
1633         sky2->rx_pause = (aux & PHY_M_PS_RX_P_EN) != 0;
1634         sky2->tx_pause = (aux & PHY_M_PS_TX_P_EN) != 0;
1635
1636         if ((sky2->tx_pause || sky2->rx_pause)
1637             && !(sky2->speed < SPEED_1000 && sky2->duplex == DUPLEX_HALF))
1638                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1639         else
1640                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1641
1642         return 0;
1643 }
1644
1645 /* Interrupt from PHY */
1646 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
1647 {
1648         struct net_device *dev = hw->dev[port];
1649         struct sky2_port *sky2 = netdev_priv(dev);
1650         u16 istatus, phystat;
1651
1652         spin_lock(&sky2->phy_lock);
1653         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1654         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1655
1656         if (!netif_running(dev))
1657                 goto out;
1658
1659         if (netif_msg_intr(sky2))
1660                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1661                        sky2->netdev->name, istatus, phystat);
1662
1663         if (istatus & PHY_M_IS_AN_COMPL) {
1664                 if (sky2_autoneg_done(sky2, phystat) == 0)
1665                         sky2_link_up(sky2);
1666                 goto out;
1667         }
1668
1669         if (istatus & PHY_M_IS_LSP_CHANGE)
1670                 sky2->speed = sky2_phy_speed(hw, phystat);
1671
1672         if (istatus & PHY_M_IS_DUP_CHANGE)
1673                 sky2->duplex =
1674                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1675
1676         if (istatus & PHY_M_IS_LST_CHANGE) {
1677                 if (phystat & PHY_M_PS_LINK_UP)
1678                         sky2_link_up(sky2);
1679                 else
1680                         sky2_link_down(sky2);
1681         }
1682 out:
1683         spin_unlock(&sky2->phy_lock);
1684 }
1685
1686
1687 /* Transmit timeout is only called if we are running, carries is up
1688  * and tx queue is full (stopped).
1689  */
1690 static void sky2_tx_timeout(struct net_device *dev)
1691 {
1692         struct sky2_port *sky2 = netdev_priv(dev);
1693         struct sky2_hw *hw = sky2->hw;
1694         unsigned txq = txqaddr[sky2->port];
1695         u16 report, done;
1696
1697         if (netif_msg_timer(sky2))
1698                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1699
1700         report = sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX);
1701         done = sky2_read16(hw, Q_ADDR(txq, Q_DONE));
1702
1703         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
1704                dev->name,
1705                sky2->tx_cons, sky2->tx_prod, report, done);
1706
1707         if (report != done) {
1708                 printk(KERN_INFO PFX "status burst pending (irq moderation?)\n");
1709
1710                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
1711                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
1712         } else if (report != sky2->tx_cons) {
1713                 printk(KERN_INFO PFX "status report lost?\n");
1714
1715                 spin_lock_bh(&sky2->tx_lock);
1716                 sky2_tx_complete(sky2, report);
1717                 spin_unlock_bh(&sky2->tx_lock);
1718         } else {
1719                 printk(KERN_INFO PFX "hardware hung? flushing\n");
1720
1721                 sky2_write32(hw, Q_ADDR(txq, Q_CSR), BMU_STOP);
1722                 sky2_write32(hw, Y2_QADDR(txq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1723
1724                 sky2_tx_clean(sky2);
1725
1726                 sky2_qset(hw, txq);
1727                 sky2_prefetch_init(hw, txq, sky2->tx_le_map, TX_RING_SIZE - 1);
1728         }
1729 }
1730
1731
1732 /* Want receive buffer size to be multiple of 64 bits
1733  * and incl room for vlan and truncation
1734  */
1735 static inline unsigned sky2_buf_size(int mtu)
1736 {
1737         return ALIGN(mtu + ETH_HLEN + VLAN_HLEN, 8) + 8;
1738 }
1739
1740 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1741 {
1742         struct sky2_port *sky2 = netdev_priv(dev);
1743         struct sky2_hw *hw = sky2->hw;
1744         int err;
1745         u16 ctl, mode;
1746         u32 imask;
1747
1748         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1749                 return -EINVAL;
1750
1751         if (hw->chip_id == CHIP_ID_YUKON_EC_U && new_mtu > ETH_DATA_LEN)
1752                 return -EINVAL;
1753
1754         if (!netif_running(dev)) {
1755                 dev->mtu = new_mtu;
1756                 return 0;
1757         }
1758
1759         imask = sky2_read32(hw, B0_IMSK);
1760         sky2_write32(hw, B0_IMSK, 0);
1761
1762         dev->trans_start = jiffies;     /* prevent tx timeout */
1763         netif_stop_queue(dev);
1764         netif_poll_disable(hw->dev[0]);
1765
1766         synchronize_irq(hw->pdev->irq);
1767
1768         ctl = gma_read16(hw, sky2->port, GM_GP_CTRL);
1769         gma_write16(hw, sky2->port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
1770         sky2_rx_stop(sky2);
1771         sky2_rx_clean(sky2);
1772
1773         dev->mtu = new_mtu;
1774         sky2->rx_bufsize = sky2_buf_size(new_mtu);
1775         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
1776                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1777
1778         if (dev->mtu > ETH_DATA_LEN)
1779                 mode |= GM_SMOD_JUMBO_ENA;
1780
1781         gma_write16(hw, sky2->port, GM_SERIAL_MODE, mode);
1782
1783         sky2_write8(hw, RB_ADDR(rxqaddr[sky2->port], RB_CTRL), RB_ENA_OP_MD);
1784
1785         err = sky2_rx_start(sky2);
1786         sky2_write32(hw, B0_IMSK, imask);
1787
1788         if (err)
1789                 dev_close(dev);
1790         else {
1791                 gma_write16(hw, sky2->port, GM_GP_CTRL, ctl);
1792
1793                 netif_poll_enable(hw->dev[0]);
1794                 netif_wake_queue(dev);
1795         }
1796
1797         return err;
1798 }
1799
1800 /*
1801  * Receive one packet.
1802  * For small packets or errors, just reuse existing skb.
1803  * For larger packets, get new buffer.
1804  */
1805 static struct sk_buff *sky2_receive(struct sky2_port *sky2,
1806                                     u16 length, u32 status)
1807 {
1808         struct ring_info *re = sky2->rx_ring + sky2->rx_next;
1809         struct sk_buff *skb = NULL;
1810
1811         if (unlikely(netif_msg_rx_status(sky2)))
1812                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
1813                        sky2->netdev->name, sky2->rx_next, status, length);
1814
1815         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
1816         prefetch(sky2->rx_ring + sky2->rx_next);
1817
1818         if (status & GMR_FS_ANY_ERR)
1819                 goto error;
1820
1821         if (!(status & GMR_FS_RX_OK))
1822                 goto resubmit;
1823
1824         if (length > sky2->netdev->mtu + ETH_HLEN)
1825                 goto oversize;
1826
1827         if (length < copybreak) {
1828                 skb = alloc_skb(length + 2, GFP_ATOMIC);
1829                 if (!skb)
1830                         goto resubmit;
1831
1832                 skb_reserve(skb, 2);
1833                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->mapaddr,
1834                                             length, PCI_DMA_FROMDEVICE);
1835                 memcpy(skb->data, re->skb->data, length);
1836                 skb->ip_summed = re->skb->ip_summed;
1837                 skb->csum = re->skb->csum;
1838                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->mapaddr,
1839                                                length, PCI_DMA_FROMDEVICE);
1840         } else {
1841                 struct sk_buff *nskb;
1842
1843                 nskb = sky2_alloc_skb(sky2->rx_bufsize, GFP_ATOMIC);
1844                 if (!nskb)
1845                         goto resubmit;
1846
1847                 skb = re->skb;
1848                 re->skb = nskb;
1849                 pci_unmap_single(sky2->hw->pdev, re->mapaddr,
1850                                  sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1851                 prefetch(skb->data);
1852
1853                 re->mapaddr = pci_map_single(sky2->hw->pdev, nskb->data,
1854                                              sky2->rx_bufsize, PCI_DMA_FROMDEVICE);
1855         }
1856
1857         skb_put(skb, length);
1858 resubmit:
1859         re->skb->ip_summed = CHECKSUM_NONE;
1860         sky2_rx_add(sky2, re->mapaddr);
1861
1862         /* Tell receiver about new buffers. */
1863         sky2_put_idx(sky2->hw, rxqaddr[sky2->port], sky2->rx_put);
1864
1865         return skb;
1866
1867 oversize:
1868         ++sky2->net_stats.rx_over_errors;
1869         goto resubmit;
1870
1871 error:
1872         ++sky2->net_stats.rx_errors;
1873
1874         if (netif_msg_rx_err(sky2) && net_ratelimit())
1875                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
1876                        sky2->netdev->name, status, length);
1877
1878         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
1879                 sky2->net_stats.rx_length_errors++;
1880         if (status & GMR_FS_FRAGMENT)
1881                 sky2->net_stats.rx_frame_errors++;
1882         if (status & GMR_FS_CRC_ERR)
1883                 sky2->net_stats.rx_crc_errors++;
1884         if (status & GMR_FS_RX_FF_OV)
1885                 sky2->net_stats.rx_fifo_errors++;
1886
1887         goto resubmit;
1888 }
1889
1890 /* Transmit complete */
1891 static inline void sky2_tx_done(struct net_device *dev, u16 last)
1892 {
1893         struct sky2_port *sky2 = netdev_priv(dev);
1894
1895         if (netif_running(dev)) {
1896                 spin_lock(&sky2->tx_lock);
1897                 sky2_tx_complete(sky2, last);
1898                 spin_unlock(&sky2->tx_lock);
1899         }
1900 }
1901
1902 /* Process status response ring */
1903 static int sky2_status_intr(struct sky2_hw *hw, int to_do)
1904 {
1905         int work_done = 0;
1906         u16 hwidx = sky2_read16(hw, STAT_PUT_IDX);
1907
1908         rmb();
1909
1910         while (hw->st_idx != hwidx) {
1911                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
1912                 struct net_device *dev;
1913                 struct sky2_port *sky2;
1914                 struct sk_buff *skb;
1915                 u32 status;
1916                 u16 length;
1917
1918                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
1919
1920                 BUG_ON(le->link >= 2);
1921                 dev = hw->dev[le->link];
1922
1923                 sky2 = netdev_priv(dev);
1924                 length = le->length;
1925                 status = le->status;
1926
1927                 switch (le->opcode & ~HW_OWNER) {
1928                 case OP_RXSTAT:
1929                         skb = sky2_receive(sky2, length, status);
1930                         if (!skb)
1931                                 break;
1932
1933                         skb->dev = dev;
1934                         skb->protocol = eth_type_trans(skb, dev);
1935                         dev->last_rx = jiffies;
1936
1937 #ifdef SKY2_VLAN_TAG_USED
1938                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
1939                                 vlan_hwaccel_receive_skb(skb,
1940                                                          sky2->vlgrp,
1941                                                          be16_to_cpu(sky2->rx_tag));
1942                         } else
1943 #endif
1944                                 netif_receive_skb(skb);
1945
1946                         if (++work_done >= to_do)
1947                                 goto exit_loop;
1948                         break;
1949
1950 #ifdef SKY2_VLAN_TAG_USED
1951                 case OP_RXVLAN:
1952                         sky2->rx_tag = length;
1953                         break;
1954
1955                 case OP_RXCHKSVLAN:
1956                         sky2->rx_tag = length;
1957                         /* fall through */
1958 #endif
1959                 case OP_RXCHKS:
1960                         skb = sky2->rx_ring[sky2->rx_next].skb;
1961                         skb->ip_summed = CHECKSUM_HW;
1962                         skb->csum = le16_to_cpu(status);
1963                         break;
1964
1965                 case OP_TXINDEXLE:
1966                         /* TX index reports status for both ports */
1967                         BUILD_BUG_ON(TX_RING_SIZE > 0x1000);
1968                         sky2_tx_done(hw->dev[0], status & 0xfff);
1969                         if (hw->dev[1])
1970                                 sky2_tx_done(hw->dev[1],
1971                                      ((status >> 24) & 0xff)
1972                                              | (u16)(length & 0xf) << 8);
1973                         break;
1974
1975                 default:
1976                         if (net_ratelimit())
1977                                 printk(KERN_WARNING PFX
1978                                        "unknown status opcode 0x%x\n", le->opcode);
1979                         goto exit_loop;
1980                 }
1981         }
1982
1983 exit_loop:
1984         return work_done;
1985 }
1986
1987 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
1988 {
1989         struct net_device *dev = hw->dev[port];
1990
1991         if (net_ratelimit())
1992                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
1993                        dev->name, status);
1994
1995         if (status & Y2_IS_PAR_RD1) {
1996                 if (net_ratelimit())
1997                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
1998                                dev->name);
1999                 /* Clear IRQ */
2000                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2001         }
2002
2003         if (status & Y2_IS_PAR_WR1) {
2004                 if (net_ratelimit())
2005                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2006                                dev->name);
2007
2008                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2009         }
2010
2011         if (status & Y2_IS_PAR_MAC1) {
2012                 if (net_ratelimit())
2013                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2014                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2015         }
2016
2017         if (status & Y2_IS_PAR_RX1) {
2018                 if (net_ratelimit())
2019                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2020                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2021         }
2022
2023         if (status & Y2_IS_TCP_TXA1) {
2024                 if (net_ratelimit())
2025                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2026                                dev->name);
2027                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2028         }
2029 }
2030
2031 static void sky2_hw_intr(struct sky2_hw *hw)
2032 {
2033         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2034
2035         if (status & Y2_IS_TIST_OV)
2036                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2037
2038         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2039                 u16 pci_err;
2040
2041                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2042                 if (net_ratelimit())
2043                         printk(KERN_ERR PFX "%s: pci hw error (0x%x)\n",
2044                                pci_name(hw->pdev), pci_err);
2045
2046                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2047                 sky2_pci_write16(hw, PCI_STATUS,
2048                                       pci_err | PCI_STATUS_ERROR_BITS);
2049                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2050         }
2051
2052         if (status & Y2_IS_PCI_EXP) {
2053                 /* PCI-Express uncorrectable Error occurred */
2054                 u32 pex_err;
2055
2056                 pex_err = sky2_pci_read32(hw, PEX_UNC_ERR_STAT);
2057
2058                 if (net_ratelimit())
2059                         printk(KERN_ERR PFX "%s: pci express error (0x%x)\n",
2060                                pci_name(hw->pdev), pex_err);
2061
2062                 /* clear the interrupt */
2063                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2064                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT,
2065                                        0xffffffffUL);
2066                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2067
2068                 if (pex_err & PEX_FATAL_ERRORS) {
2069                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2070                         hwmsk &= ~Y2_IS_PCI_EXP;
2071                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
2072                 }
2073         }
2074
2075         if (status & Y2_HWE_L1_MASK)
2076                 sky2_hw_error(hw, 0, status);
2077         status >>= 8;
2078         if (status & Y2_HWE_L1_MASK)
2079                 sky2_hw_error(hw, 1, status);
2080 }
2081
2082 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2083 {
2084         struct net_device *dev = hw->dev[port];
2085         struct sky2_port *sky2 = netdev_priv(dev);
2086         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2087
2088         if (netif_msg_intr(sky2))
2089                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2090                        dev->name, status);
2091
2092         if (status & GM_IS_RX_FF_OR) {
2093                 ++sky2->net_stats.rx_fifo_errors;
2094                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2095         }
2096
2097         if (status & GM_IS_TX_FF_UR) {
2098                 ++sky2->net_stats.tx_fifo_errors;
2099                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2100         }
2101 }
2102
2103 /* This should never happen it is a fatal situation */
2104 static void sky2_descriptor_error(struct sky2_hw *hw, unsigned port,
2105                                   const char *rxtx, u32 mask)
2106 {
2107         struct net_device *dev = hw->dev[port];
2108         struct sky2_port *sky2 = netdev_priv(dev);
2109         u32 imask;
2110
2111         printk(KERN_ERR PFX "%s: %s descriptor error (hardware problem)\n",
2112                dev ? dev->name : "<not registered>", rxtx);
2113
2114         imask = sky2_read32(hw, B0_IMSK);
2115         imask &= ~mask;
2116         sky2_write32(hw, B0_IMSK, imask);
2117
2118         if (dev) {
2119                 spin_lock(&sky2->phy_lock);
2120                 sky2_link_down(sky2);
2121                 spin_unlock(&sky2->phy_lock);
2122         }
2123 }
2124
2125 /* If idle then force a fake soft NAPI poll once a second
2126  * to work around cases where sharing an edge triggered interrupt.
2127  */
2128 static void sky2_idle(unsigned long arg)
2129 {
2130         struct sky2_hw *hw = (struct sky2_hw *) arg;
2131         struct net_device *dev = hw->dev[0];
2132
2133         if (__netif_rx_schedule_prep(dev))
2134                 __netif_rx_schedule(dev);
2135
2136         mod_timer(&hw->idle_timer, jiffies + msecs_to_jiffies(idle_timeout));
2137 }
2138
2139
2140 static int sky2_poll(struct net_device *dev0, int *budget)
2141 {
2142         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
2143         int work_limit = min(dev0->quota, *budget);
2144         int work_done = 0;
2145         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2146
2147         if (status & Y2_IS_HW_ERR)
2148                 sky2_hw_intr(hw);
2149
2150         if (status & Y2_IS_IRQ_PHY1)
2151                 sky2_phy_intr(hw, 0);
2152
2153         if (status & Y2_IS_IRQ_PHY2)
2154                 sky2_phy_intr(hw, 1);
2155
2156         if (status & Y2_IS_IRQ_MAC1)
2157                 sky2_mac_intr(hw, 0);
2158
2159         if (status & Y2_IS_IRQ_MAC2)
2160                 sky2_mac_intr(hw, 1);
2161
2162         if (status & Y2_IS_CHK_RX1)
2163                 sky2_descriptor_error(hw, 0, "receive", Y2_IS_CHK_RX1);
2164
2165         if (status & Y2_IS_CHK_RX2)
2166                 sky2_descriptor_error(hw, 1, "receive", Y2_IS_CHK_RX2);
2167
2168         if (status & Y2_IS_CHK_TXA1)
2169                 sky2_descriptor_error(hw, 0, "transmit", Y2_IS_CHK_TXA1);
2170
2171         if (status & Y2_IS_CHK_TXA2)
2172                 sky2_descriptor_error(hw, 1, "transmit", Y2_IS_CHK_TXA2);
2173
2174         if (status & Y2_IS_STAT_BMU)
2175                 sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2176
2177         work_done = sky2_status_intr(hw, work_limit);
2178         *budget -= work_done;
2179         dev0->quota -= work_done;
2180
2181         if (work_done >= work_limit)
2182                 return 1;
2183
2184         netif_rx_complete(dev0);
2185
2186         status = sky2_read32(hw, B0_Y2_SP_LISR);
2187         return 0;
2188 }
2189
2190 static irqreturn_t sky2_intr(int irq, void *dev_id, struct pt_regs *regs)
2191 {
2192         struct sky2_hw *hw = dev_id;
2193         struct net_device *dev0 = hw->dev[0];
2194         u32 status;
2195
2196         /* Reading this mask interrupts as side effect */
2197         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2198         if (status == 0 || status == ~0)
2199                 return IRQ_NONE;
2200
2201         prefetch(&hw->st_le[hw->st_idx]);
2202         if (likely(__netif_rx_schedule_prep(dev0)))
2203                 __netif_rx_schedule(dev0);
2204
2205         return IRQ_HANDLED;
2206 }
2207
2208 #ifdef CONFIG_NET_POLL_CONTROLLER
2209 static void sky2_netpoll(struct net_device *dev)
2210 {
2211         struct sky2_port *sky2 = netdev_priv(dev);
2212
2213         sky2_intr(sky2->hw->pdev->irq, sky2->hw, NULL);
2214 }
2215 #endif
2216
2217 /* Chip internal frequency for clock calculations */
2218 static inline u32 sky2_mhz(const struct sky2_hw *hw)
2219 {
2220         switch (hw->chip_id) {
2221         case CHIP_ID_YUKON_EC:
2222         case CHIP_ID_YUKON_EC_U:
2223                 return 125;     /* 125 Mhz */
2224         case CHIP_ID_YUKON_FE:
2225                 return 100;     /* 100 Mhz */
2226         default:                /* YUKON_XL */
2227                 return 156;     /* 156 Mhz */
2228         }
2229 }
2230
2231 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2232 {
2233         return sky2_mhz(hw) * us;
2234 }
2235
2236 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2237 {
2238         return clk / sky2_mhz(hw);
2239 }
2240
2241
2242 static int __devinit sky2_reset(struct sky2_hw *hw)
2243 {
2244         u16 status;
2245         u8 t8, pmd_type;
2246         int i;
2247
2248         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2249
2250         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2251         if (hw->chip_id < CHIP_ID_YUKON_XL || hw->chip_id > CHIP_ID_YUKON_FE) {
2252                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
2253                        pci_name(hw->pdev), hw->chip_id);
2254                 return -EOPNOTSUPP;
2255         }
2256
2257         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2258
2259         /* This rev is really old, and requires untested workarounds */
2260         if (hw->chip_id == CHIP_ID_YUKON_EC && hw->chip_rev == CHIP_REV_YU_EC_A1) {
2261                 printk(KERN_ERR PFX "%s: unsupported revision Yukon-%s (0x%x) rev %d\n",
2262                        pci_name(hw->pdev), yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
2263                        hw->chip_id, hw->chip_rev);
2264                 return -EOPNOTSUPP;
2265         }
2266
2267         /* disable ASF */
2268         if (hw->chip_id <= CHIP_ID_YUKON_EC) {
2269                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2270                 sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2271         }
2272
2273         /* do a SW reset */
2274         sky2_write8(hw, B0_CTST, CS_RST_SET);
2275         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2276
2277         /* clear PCI errors, if any */
2278         status = sky2_pci_read16(hw, PCI_STATUS);
2279
2280         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2281         sky2_pci_write16(hw, PCI_STATUS, status | PCI_STATUS_ERROR_BITS);
2282
2283
2284         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2285
2286         /* clear any PEX errors */
2287         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
2288                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT, 0xffffffffUL);
2289
2290
2291         pmd_type = sky2_read8(hw, B2_PMD_TYP);
2292         hw->copper = !(pmd_type == 'L' || pmd_type == 'S');
2293
2294         hw->ports = 1;
2295         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2296         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2297                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2298                         ++hw->ports;
2299         }
2300
2301         sky2_set_power_state(hw, PCI_D0);
2302
2303         for (i = 0; i < hw->ports; i++) {
2304                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2305                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2306         }
2307
2308         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2309
2310         /* Clear I2C IRQ noise */
2311         sky2_write32(hw, B2_I2C_IRQ, 1);
2312
2313         /* turn off hardware timer (unused) */
2314         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2315         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2316
2317         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2318
2319         /* Turn off descriptor polling */
2320         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2321
2322         /* Turn off receive timestamp */
2323         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2324         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2325
2326         /* enable the Tx Arbiters */
2327         for (i = 0; i < hw->ports; i++)
2328                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2329
2330         /* Initialize ram interface */
2331         for (i = 0; i < hw->ports; i++) {
2332                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2333
2334                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2335                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2336                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2337                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2338                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2339                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2340                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2341                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2342                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2343                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2344                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2345                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2346         }
2347
2348         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2349
2350         for (i = 0; i < hw->ports; i++)
2351                 sky2_phy_reset(hw, i);
2352
2353         memset(hw->st_le, 0, STATUS_LE_BYTES);
2354         hw->st_idx = 0;
2355
2356         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2357         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2358
2359         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2360         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2361
2362         /* Set the list last index */
2363         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2364
2365         sky2_write16(hw, STAT_TX_IDX_TH, 10);
2366         sky2_write8(hw, STAT_FIFO_WM, 16);
2367
2368         /* set Status-FIFO ISR watermark */
2369         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2370                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2371         else
2372                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2373
2374         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2375         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2376         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2377
2378         /* enable status unit */
2379         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2380
2381         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2382         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2383         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2384
2385         return 0;
2386 }
2387
2388 static u32 sky2_supported_modes(const struct sky2_hw *hw)
2389 {
2390         u32 modes;
2391         if (hw->copper) {
2392                 modes = SUPPORTED_10baseT_Half
2393                     | SUPPORTED_10baseT_Full
2394                     | SUPPORTED_100baseT_Half
2395                     | SUPPORTED_100baseT_Full
2396                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2397
2398                 if (hw->chip_id != CHIP_ID_YUKON_FE)
2399                         modes |= SUPPORTED_1000baseT_Half
2400                             | SUPPORTED_1000baseT_Full;
2401         } else
2402                 modes = SUPPORTED_1000baseT_Full | SUPPORTED_FIBRE
2403                     | SUPPORTED_Autoneg;
2404         return modes;
2405 }
2406
2407 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2408 {
2409         struct sky2_port *sky2 = netdev_priv(dev);
2410         struct sky2_hw *hw = sky2->hw;
2411
2412         ecmd->transceiver = XCVR_INTERNAL;
2413         ecmd->supported = sky2_supported_modes(hw);
2414         ecmd->phy_address = PHY_ADDR_MARV;
2415         if (hw->copper) {
2416                 ecmd->supported = SUPPORTED_10baseT_Half
2417                     | SUPPORTED_10baseT_Full
2418                     | SUPPORTED_100baseT_Half
2419                     | SUPPORTED_100baseT_Full
2420                     | SUPPORTED_1000baseT_Half
2421                     | SUPPORTED_1000baseT_Full
2422                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2423                 ecmd->port = PORT_TP;
2424         } else
2425                 ecmd->port = PORT_FIBRE;
2426
2427         ecmd->advertising = sky2->advertising;
2428         ecmd->autoneg = sky2->autoneg;
2429         ecmd->speed = sky2->speed;
2430         ecmd->duplex = sky2->duplex;
2431         return 0;
2432 }
2433
2434 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2435 {
2436         struct sky2_port *sky2 = netdev_priv(dev);
2437         const struct sky2_hw *hw = sky2->hw;
2438         u32 supported = sky2_supported_modes(hw);
2439
2440         if (ecmd->autoneg == AUTONEG_ENABLE) {
2441                 ecmd->advertising = supported;
2442                 sky2->duplex = -1;
2443                 sky2->speed = -1;
2444         } else {
2445                 u32 setting;
2446
2447                 switch (ecmd->speed) {
2448                 case SPEED_1000:
2449                         if (ecmd->duplex == DUPLEX_FULL)
2450                                 setting = SUPPORTED_1000baseT_Full;
2451                         else if (ecmd->duplex == DUPLEX_HALF)
2452                                 setting = SUPPORTED_1000baseT_Half;
2453                         else
2454                                 return -EINVAL;
2455                         break;
2456                 case SPEED_100:
2457                         if (ecmd->duplex == DUPLEX_FULL)
2458                                 setting = SUPPORTED_100baseT_Full;
2459                         else if (ecmd->duplex == DUPLEX_HALF)
2460                                 setting = SUPPORTED_100baseT_Half;
2461                         else
2462                                 return -EINVAL;
2463                         break;
2464
2465                 case SPEED_10:
2466                         if (ecmd->duplex == DUPLEX_FULL)
2467                                 setting = SUPPORTED_10baseT_Full;
2468                         else if (ecmd->duplex == DUPLEX_HALF)
2469                                 setting = SUPPORTED_10baseT_Half;
2470                         else
2471                                 return -EINVAL;
2472                         break;
2473                 default:
2474                         return -EINVAL;
2475                 }
2476
2477                 if ((setting & supported) == 0)
2478                         return -EINVAL;
2479
2480                 sky2->speed = ecmd->speed;
2481                 sky2->duplex = ecmd->duplex;
2482         }
2483
2484         sky2->autoneg = ecmd->autoneg;
2485         sky2->advertising = ecmd->advertising;
2486
2487         if (netif_running(dev))
2488                 sky2_phy_reinit(sky2);
2489
2490         return 0;
2491 }
2492
2493 static void sky2_get_drvinfo(struct net_device *dev,
2494                              struct ethtool_drvinfo *info)
2495 {
2496         struct sky2_port *sky2 = netdev_priv(dev);
2497
2498         strcpy(info->driver, DRV_NAME);
2499         strcpy(info->version, DRV_VERSION);
2500         strcpy(info->fw_version, "N/A");
2501         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
2502 }
2503
2504 static const struct sky2_stat {
2505         char name[ETH_GSTRING_LEN];
2506         u16 offset;
2507 } sky2_stats[] = {
2508         { "tx_bytes",      GM_TXO_OK_HI },
2509         { "rx_bytes",      GM_RXO_OK_HI },
2510         { "tx_broadcast",  GM_TXF_BC_OK },
2511         { "rx_broadcast",  GM_RXF_BC_OK },
2512         { "tx_multicast",  GM_TXF_MC_OK },
2513         { "rx_multicast",  GM_RXF_MC_OK },
2514         { "tx_unicast",    GM_TXF_UC_OK },
2515         { "rx_unicast",    GM_RXF_UC_OK },
2516         { "tx_mac_pause",  GM_TXF_MPAUSE },
2517         { "rx_mac_pause",  GM_RXF_MPAUSE },
2518         { "collisions",    GM_TXF_COL },
2519         { "late_collision",GM_TXF_LAT_COL },
2520         { "aborted",       GM_TXF_ABO_COL },
2521         { "single_collisions", GM_TXF_SNG_COL },
2522         { "multi_collisions", GM_TXF_MUL_COL },
2523
2524         { "rx_short",      GM_RXF_SHT },
2525         { "rx_runt",       GM_RXE_FRAG },
2526         { "rx_64_byte_packets", GM_RXF_64B },
2527         { "rx_65_to_127_byte_packets", GM_RXF_127B },
2528         { "rx_128_to_255_byte_packets", GM_RXF_255B },
2529         { "rx_256_to_511_byte_packets", GM_RXF_511B },
2530         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
2531         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
2532         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
2533         { "rx_too_long",   GM_RXF_LNG_ERR },
2534         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
2535         { "rx_jabber",     GM_RXF_JAB_PKT },
2536         { "rx_fcs_error",   GM_RXF_FCS_ERR },
2537
2538         { "tx_64_byte_packets", GM_TXF_64B },
2539         { "tx_65_to_127_byte_packets", GM_TXF_127B },
2540         { "tx_128_to_255_byte_packets", GM_TXF_255B },
2541         { "tx_256_to_511_byte_packets", GM_TXF_511B },
2542         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
2543         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
2544         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
2545         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
2546 };
2547
2548 static u32 sky2_get_rx_csum(struct net_device *dev)
2549 {
2550         struct sky2_port *sky2 = netdev_priv(dev);
2551
2552         return sky2->rx_csum;
2553 }
2554
2555 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
2556 {
2557         struct sky2_port *sky2 = netdev_priv(dev);
2558
2559         sky2->rx_csum = data;
2560
2561         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2562                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
2563
2564         return 0;
2565 }
2566
2567 static u32 sky2_get_msglevel(struct net_device *netdev)
2568 {
2569         struct sky2_port *sky2 = netdev_priv(netdev);
2570         return sky2->msg_enable;
2571 }
2572
2573 static int sky2_nway_reset(struct net_device *dev)
2574 {
2575         struct sky2_port *sky2 = netdev_priv(dev);
2576
2577         if (sky2->autoneg != AUTONEG_ENABLE)
2578                 return -EINVAL;
2579
2580         sky2_phy_reinit(sky2);
2581
2582         return 0;
2583 }
2584
2585 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
2586 {
2587         struct sky2_hw *hw = sky2->hw;
2588         unsigned port = sky2->port;
2589         int i;
2590
2591         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2592             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
2593         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2594             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
2595
2596         for (i = 2; i < count; i++)
2597                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
2598 }
2599
2600 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
2601 {
2602         struct sky2_port *sky2 = netdev_priv(netdev);
2603         sky2->msg_enable = value;
2604 }
2605
2606 static int sky2_get_stats_count(struct net_device *dev)
2607 {
2608         return ARRAY_SIZE(sky2_stats);
2609 }
2610
2611 static void sky2_get_ethtool_stats(struct net_device *dev,
2612                                    struct ethtool_stats *stats, u64 * data)
2613 {
2614         struct sky2_port *sky2 = netdev_priv(dev);
2615
2616         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
2617 }
2618
2619 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
2620 {
2621         int i;
2622
2623         switch (stringset) {
2624         case ETH_SS_STATS:
2625                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
2626                         memcpy(data + i * ETH_GSTRING_LEN,
2627                                sky2_stats[i].name, ETH_GSTRING_LEN);
2628                 break;
2629         }
2630 }
2631
2632 /* Use hardware MIB variables for critical path statistics and
2633  * transmit feedback not reported at interrupt.
2634  * Other errors are accounted for in interrupt handler.
2635  */
2636 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
2637 {
2638         struct sky2_port *sky2 = netdev_priv(dev);
2639         u64 data[13];
2640
2641         sky2_phy_stats(sky2, data, ARRAY_SIZE(data));
2642
2643         sky2->net_stats.tx_bytes = data[0];
2644         sky2->net_stats.rx_bytes = data[1];
2645         sky2->net_stats.tx_packets = data[2] + data[4] + data[6];
2646         sky2->net_stats.rx_packets = data[3] + data[5] + data[7];
2647         sky2->net_stats.multicast = data[3] + data[5];
2648         sky2->net_stats.collisions = data[10];
2649         sky2->net_stats.tx_aborted_errors = data[12];
2650
2651         return &sky2->net_stats;
2652 }
2653
2654 static int sky2_set_mac_address(struct net_device *dev, void *p)
2655 {
2656         struct sky2_port *sky2 = netdev_priv(dev);
2657         struct sky2_hw *hw = sky2->hw;
2658         unsigned port = sky2->port;
2659         const struct sockaddr *addr = p;
2660
2661         if (!is_valid_ether_addr(addr->sa_data))
2662                 return -EADDRNOTAVAIL;
2663
2664         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
2665         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
2666                     dev->dev_addr, ETH_ALEN);
2667         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
2668                     dev->dev_addr, ETH_ALEN);
2669
2670         /* virtual address for data */
2671         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
2672
2673         /* physical address: used for pause frames */
2674         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
2675
2676         return 0;
2677 }
2678
2679 static void sky2_set_multicast(struct net_device *dev)
2680 {
2681         struct sky2_port *sky2 = netdev_priv(dev);
2682         struct sky2_hw *hw = sky2->hw;
2683         unsigned port = sky2->port;
2684         struct dev_mc_list *list = dev->mc_list;
2685         u16 reg;
2686         u8 filter[8];
2687
2688         memset(filter, 0, sizeof(filter));
2689
2690         reg = gma_read16(hw, port, GM_RX_CTRL);
2691         reg |= GM_RXCR_UCF_ENA;
2692
2693         if (dev->flags & IFF_PROMISC)   /* promiscuous */
2694                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2695         else if ((dev->flags & IFF_ALLMULTI) || dev->mc_count > 16)     /* all multicast */
2696                 memset(filter, 0xff, sizeof(filter));
2697         else if (dev->mc_count == 0)    /* no multicast */
2698                 reg &= ~GM_RXCR_MCF_ENA;
2699         else {
2700                 int i;
2701                 reg |= GM_RXCR_MCF_ENA;
2702
2703                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2704                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2705                         filter[bit / 8] |= 1 << (bit % 8);
2706                 }
2707         }
2708
2709         gma_write16(hw, port, GM_MC_ADDR_H1,
2710                     (u16) filter[0] | ((u16) filter[1] << 8));
2711         gma_write16(hw, port, GM_MC_ADDR_H2,
2712                     (u16) filter[2] | ((u16) filter[3] << 8));
2713         gma_write16(hw, port, GM_MC_ADDR_H3,
2714                     (u16) filter[4] | ((u16) filter[5] << 8));
2715         gma_write16(hw, port, GM_MC_ADDR_H4,
2716                     (u16) filter[6] | ((u16) filter[7] << 8));
2717
2718         gma_write16(hw, port, GM_RX_CTRL, reg);
2719 }
2720
2721 /* Can have one global because blinking is controlled by
2722  * ethtool and that is always under RTNL mutex
2723  */
2724 static void sky2_led(struct sky2_hw *hw, unsigned port, int on)
2725 {
2726         u16 pg;
2727
2728         switch (hw->chip_id) {
2729         case CHIP_ID_YUKON_XL:
2730                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2731                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2732                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
2733                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
2734                                    PHY_M_LEDC_INIT_CTRL(7) |
2735                                    PHY_M_LEDC_STA1_CTRL(7) |
2736                                    PHY_M_LEDC_STA0_CTRL(7))
2737                              : 0);
2738
2739                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2740                 break;
2741
2742         default:
2743                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
2744                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
2745                              on ? PHY_M_LED_MO_DUP(MO_LED_ON) |
2746                              PHY_M_LED_MO_10(MO_LED_ON) |
2747                              PHY_M_LED_MO_100(MO_LED_ON) |
2748                              PHY_M_LED_MO_1000(MO_LED_ON) |
2749                              PHY_M_LED_MO_RX(MO_LED_ON)
2750                              : PHY_M_LED_MO_DUP(MO_LED_OFF) |
2751                              PHY_M_LED_MO_10(MO_LED_OFF) |
2752                              PHY_M_LED_MO_100(MO_LED_OFF) |
2753                              PHY_M_LED_MO_1000(MO_LED_OFF) |
2754                              PHY_M_LED_MO_RX(MO_LED_OFF));
2755
2756         }
2757 }
2758
2759 /* blink LED's for finding board */
2760 static int sky2_phys_id(struct net_device *dev, u32 data)
2761 {
2762         struct sky2_port *sky2 = netdev_priv(dev);
2763         struct sky2_hw *hw = sky2->hw;
2764         unsigned port = sky2->port;
2765         u16 ledctrl, ledover = 0;
2766         long ms;
2767         int interrupted;
2768         int onoff = 1;
2769
2770         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
2771                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
2772         else
2773                 ms = data * 1000;
2774
2775         /* save initial values */
2776         spin_lock_bh(&sky2->phy_lock);
2777         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2778                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2779                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2780                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2781                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2782         } else {
2783                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
2784                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
2785         }
2786
2787         interrupted = 0;
2788         while (!interrupted && ms > 0) {
2789                 sky2_led(hw, port, onoff);
2790                 onoff = !onoff;
2791
2792                 spin_unlock_bh(&sky2->phy_lock);
2793                 interrupted = msleep_interruptible(250);
2794                 spin_lock_bh(&sky2->phy_lock);
2795
2796                 ms -= 250;
2797         }
2798
2799         /* resume regularly scheduled programming */
2800         if (hw->chip_id == CHIP_ID_YUKON_XL) {
2801                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
2802                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
2803                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
2804                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
2805         } else {
2806                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
2807                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
2808         }
2809         spin_unlock_bh(&sky2->phy_lock);
2810
2811         return 0;
2812 }
2813
2814 static void sky2_get_pauseparam(struct net_device *dev,
2815                                 struct ethtool_pauseparam *ecmd)
2816 {
2817         struct sky2_port *sky2 = netdev_priv(dev);
2818
2819         ecmd->tx_pause = sky2->tx_pause;
2820         ecmd->rx_pause = sky2->rx_pause;
2821         ecmd->autoneg = sky2->autoneg;
2822 }
2823
2824 static int sky2_set_pauseparam(struct net_device *dev,
2825                                struct ethtool_pauseparam *ecmd)
2826 {
2827         struct sky2_port *sky2 = netdev_priv(dev);
2828         int err = 0;
2829
2830         sky2->autoneg = ecmd->autoneg;
2831         sky2->tx_pause = ecmd->tx_pause != 0;
2832         sky2->rx_pause = ecmd->rx_pause != 0;
2833
2834         sky2_phy_reinit(sky2);
2835
2836         return err;
2837 }
2838
2839 static int sky2_get_coalesce(struct net_device *dev,
2840                              struct ethtool_coalesce *ecmd)
2841 {
2842         struct sky2_port *sky2 = netdev_priv(dev);
2843         struct sky2_hw *hw = sky2->hw;
2844
2845         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
2846                 ecmd->tx_coalesce_usecs = 0;
2847         else {
2848                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
2849                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
2850         }
2851         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
2852
2853         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
2854                 ecmd->rx_coalesce_usecs = 0;
2855         else {
2856                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
2857                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
2858         }
2859         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
2860
2861         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
2862                 ecmd->rx_coalesce_usecs_irq = 0;
2863         else {
2864                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
2865                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
2866         }
2867
2868         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
2869
2870         return 0;
2871 }
2872
2873 /* Note: this affect both ports */
2874 static int sky2_set_coalesce(struct net_device *dev,
2875                              struct ethtool_coalesce *ecmd)
2876 {
2877         struct sky2_port *sky2 = netdev_priv(dev);
2878         struct sky2_hw *hw = sky2->hw;
2879         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
2880
2881         if (ecmd->tx_coalesce_usecs > tmax ||
2882             ecmd->rx_coalesce_usecs > tmax ||
2883             ecmd->rx_coalesce_usecs_irq > tmax)
2884                 return -EINVAL;
2885
2886         if (ecmd->tx_max_coalesced_frames >= TX_RING_SIZE-1)
2887                 return -EINVAL;
2888         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
2889                 return -EINVAL;
2890         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
2891                 return -EINVAL;
2892
2893         if (ecmd->tx_coalesce_usecs == 0)
2894                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2895         else {
2896                 sky2_write32(hw, STAT_TX_TIMER_INI,
2897                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
2898                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2899         }
2900         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
2901
2902         if (ecmd->rx_coalesce_usecs == 0)
2903                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
2904         else {
2905                 sky2_write32(hw, STAT_LEV_TIMER_INI,
2906                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
2907                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2908         }
2909         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
2910
2911         if (ecmd->rx_coalesce_usecs_irq == 0)
2912                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
2913         else {
2914                 sky2_write32(hw, STAT_ISR_TIMER_INI,
2915                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
2916                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2917         }
2918         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
2919         return 0;
2920 }
2921
2922 static void sky2_get_ringparam(struct net_device *dev,
2923                                struct ethtool_ringparam *ering)
2924 {
2925         struct sky2_port *sky2 = netdev_priv(dev);
2926
2927         ering->rx_max_pending = RX_MAX_PENDING;
2928         ering->rx_mini_max_pending = 0;
2929         ering->rx_jumbo_max_pending = 0;
2930         ering->tx_max_pending = TX_RING_SIZE - 1;
2931
2932         ering->rx_pending = sky2->rx_pending;
2933         ering->rx_mini_pending = 0;
2934         ering->rx_jumbo_pending = 0;
2935         ering->tx_pending = sky2->tx_pending;
2936 }
2937
2938 static int sky2_set_ringparam(struct net_device *dev,
2939                               struct ethtool_ringparam *ering)
2940 {
2941         struct sky2_port *sky2 = netdev_priv(dev);
2942         int err = 0;
2943
2944         if (ering->rx_pending > RX_MAX_PENDING ||
2945             ering->rx_pending < 8 ||
2946             ering->tx_pending < MAX_SKB_TX_LE ||
2947             ering->tx_pending > TX_RING_SIZE - 1)
2948                 return -EINVAL;
2949
2950         if (netif_running(dev))
2951                 sky2_down(dev);
2952
2953         sky2->rx_pending = ering->rx_pending;
2954         sky2->tx_pending = ering->tx_pending;
2955
2956         if (netif_running(dev)) {
2957                 err = sky2_up(dev);
2958                 if (err)
2959                         dev_close(dev);
2960                 else
2961                         sky2_set_multicast(dev);
2962         }
2963
2964         return err;
2965 }
2966
2967 static int sky2_get_regs_len(struct net_device *dev)
2968 {
2969         return 0x4000;
2970 }
2971
2972 /*
2973  * Returns copy of control register region
2974  * Note: access to the RAM address register set will cause timeouts.
2975  */
2976 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
2977                           void *p)
2978 {
2979         const struct sky2_port *sky2 = netdev_priv(dev);
2980         const void __iomem *io = sky2->hw->regs;
2981
2982         BUG_ON(regs->len < B3_RI_WTO_R1);
2983         regs->version = 1;
2984         memset(p, 0, regs->len);
2985
2986         memcpy_fromio(p, io, B3_RAM_ADDR);
2987
2988         memcpy_fromio(p + B3_RI_WTO_R1,
2989                       io + B3_RI_WTO_R1,
2990                       regs->len - B3_RI_WTO_R1);
2991 }
2992
2993 static struct ethtool_ops sky2_ethtool_ops = {
2994         .get_settings = sky2_get_settings,
2995         .set_settings = sky2_set_settings,
2996         .get_drvinfo = sky2_get_drvinfo,
2997         .get_msglevel = sky2_get_msglevel,
2998         .set_msglevel = sky2_set_msglevel,
2999         .nway_reset   = sky2_nway_reset,
3000         .get_regs_len = sky2_get_regs_len,
3001         .get_regs = sky2_get_regs,
3002         .get_link = ethtool_op_get_link,
3003         .get_sg = ethtool_op_get_sg,
3004         .set_sg = ethtool_op_set_sg,
3005         .get_tx_csum = ethtool_op_get_tx_csum,
3006         .set_tx_csum = ethtool_op_set_tx_csum,
3007         .get_tso = ethtool_op_get_tso,
3008         .set_tso = ethtool_op_set_tso,
3009         .get_rx_csum = sky2_get_rx_csum,
3010         .set_rx_csum = sky2_set_rx_csum,
3011         .get_strings = sky2_get_strings,
3012         .get_coalesce = sky2_get_coalesce,
3013         .set_coalesce = sky2_set_coalesce,
3014         .get_ringparam = sky2_get_ringparam,
3015         .set_ringparam = sky2_set_ringparam,
3016         .get_pauseparam = sky2_get_pauseparam,
3017         .set_pauseparam = sky2_set_pauseparam,
3018         .phys_id = sky2_phys_id,
3019         .get_stats_count = sky2_get_stats_count,
3020         .get_ethtool_stats = sky2_get_ethtool_stats,
3021         .get_perm_addr  = ethtool_op_get_perm_addr,
3022 };
3023
3024 /* Initialize network device */
3025 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
3026                                                      unsigned port, int highmem)
3027 {
3028         struct sky2_port *sky2;
3029         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
3030
3031         if (!dev) {
3032                 printk(KERN_ERR "sky2 etherdev alloc failed");
3033                 return NULL;
3034         }
3035
3036         SET_MODULE_OWNER(dev);
3037         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3038         dev->irq = hw->pdev->irq;
3039         dev->open = sky2_up;
3040         dev->stop = sky2_down;
3041         dev->do_ioctl = sky2_ioctl;
3042         dev->hard_start_xmit = sky2_xmit_frame;
3043         dev->get_stats = sky2_get_stats;
3044         dev->set_multicast_list = sky2_set_multicast;
3045         dev->set_mac_address = sky2_set_mac_address;
3046         dev->change_mtu = sky2_change_mtu;
3047         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
3048         dev->tx_timeout = sky2_tx_timeout;
3049         dev->watchdog_timeo = TX_WATCHDOG;
3050         if (port == 0)
3051                 dev->poll = sky2_poll;
3052         dev->weight = NAPI_WEIGHT;
3053 #ifdef CONFIG_NET_POLL_CONTROLLER
3054         dev->poll_controller = sky2_netpoll;
3055 #endif
3056
3057         sky2 = netdev_priv(dev);
3058         sky2->netdev = dev;
3059         sky2->hw = hw;
3060         sky2->msg_enable = netif_msg_init(debug, default_msg);
3061
3062         spin_lock_init(&sky2->tx_lock);
3063         /* Auto speed and flow control */
3064         sky2->autoneg = AUTONEG_ENABLE;
3065         sky2->tx_pause = 1;
3066         sky2->rx_pause = 1;
3067         sky2->duplex = -1;
3068         sky2->speed = -1;
3069         sky2->advertising = sky2_supported_modes(hw);
3070
3071         /* Receive checksum disabled for Yukon XL
3072          * because of observed problems with incorrect
3073          * values when multiple packets are received in one interrupt
3074          */
3075         sky2->rx_csum = (hw->chip_id != CHIP_ID_YUKON_XL);
3076
3077         spin_lock_init(&sky2->phy_lock);
3078         sky2->tx_pending = TX_DEF_PENDING;
3079         sky2->rx_pending = RX_DEF_PENDING;
3080         sky2->rx_bufsize = sky2_buf_size(ETH_DATA_LEN);
3081
3082         hw->dev[port] = dev;
3083
3084         sky2->port = port;
3085
3086         dev->features |= NETIF_F_LLTX;
3087         if (hw->chip_id != CHIP_ID_YUKON_EC_U)
3088                 dev->features |= NETIF_F_TSO;
3089         if (highmem)
3090                 dev->features |= NETIF_F_HIGHDMA;
3091         dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3092
3093 #ifdef SKY2_VLAN_TAG_USED
3094         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3095         dev->vlan_rx_register = sky2_vlan_rx_register;
3096         dev->vlan_rx_kill_vid = sky2_vlan_rx_kill_vid;
3097 #endif
3098
3099         /* read the mac address */
3100         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
3101         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3102
3103         /* device is off until link detection */
3104         netif_carrier_off(dev);
3105         netif_stop_queue(dev);
3106
3107         return dev;
3108 }
3109
3110 static void __devinit sky2_show_addr(struct net_device *dev)
3111 {
3112         const struct sky2_port *sky2 = netdev_priv(dev);
3113
3114         if (netif_msg_probe(sky2))
3115                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3116                        dev->name,
3117                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3118                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3119 }
3120
3121 /* Handle software interrupt used during MSI test */
3122 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id,
3123                                             struct pt_regs *regs)
3124 {
3125         struct sky2_hw *hw = dev_id;
3126         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
3127
3128         if (status == 0)
3129                 return IRQ_NONE;
3130
3131         if (status & Y2_IS_IRQ_SW) {
3132                 hw->msi_detected = 1;
3133                 wake_up(&hw->msi_wait);
3134                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3135         }
3136         sky2_write32(hw, B0_Y2_SP_ICR, 2);
3137
3138         return IRQ_HANDLED;
3139 }
3140
3141 /* Test interrupt path by forcing a a software IRQ */
3142 static int __devinit sky2_test_msi(struct sky2_hw *hw)
3143 {
3144         struct pci_dev *pdev = hw->pdev;
3145         int err;
3146
3147         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
3148
3149         err = request_irq(pdev->irq, sky2_test_intr, SA_SHIRQ, DRV_NAME, hw);
3150         if (err) {
3151                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3152                        pci_name(pdev), pdev->irq);
3153                 return err;
3154         }
3155
3156         init_waitqueue_head (&hw->msi_wait);
3157
3158         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
3159         wmb();
3160
3161         wait_event_timeout(hw->msi_wait, hw->msi_detected, HZ/10);
3162
3163         if (!hw->msi_detected) {
3164                 /* MSI test failed, go back to INTx mode */
3165                 printk(KERN_WARNING PFX "%s: No interrupt was generated using MSI, "
3166                        "switching to INTx mode. Please report this failure to "
3167                        "the PCI maintainer and include system chipset information.\n",
3168                        pci_name(pdev));
3169
3170                 err = -EOPNOTSUPP;
3171                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3172         }
3173
3174         sky2_write32(hw, B0_IMSK, 0);
3175
3176         free_irq(pdev->irq, hw);
3177
3178         return err;
3179 }
3180
3181 static int __devinit sky2_probe(struct pci_dev *pdev,
3182                                 const struct pci_device_id *ent)
3183 {
3184         struct net_device *dev, *dev1 = NULL;
3185         struct sky2_hw *hw;
3186         int err, pm_cap, using_dac = 0;
3187
3188         err = pci_enable_device(pdev);
3189         if (err) {
3190                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
3191                        pci_name(pdev));
3192                 goto err_out;
3193         }
3194
3195         err = pci_request_regions(pdev, DRV_NAME);
3196         if (err) {
3197                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
3198                        pci_name(pdev));
3199                 goto err_out;
3200         }
3201
3202         pci_set_master(pdev);
3203
3204         /* Find power-management capability. */
3205         pm_cap = pci_find_capability(pdev, PCI_CAP_ID_PM);
3206         if (pm_cap == 0) {
3207                 printk(KERN_ERR PFX "Cannot find PowerManagement capability, "
3208                        "aborting.\n");
3209                 err = -EIO;
3210                 goto err_out_free_regions;
3211         }
3212
3213         if (sizeof(dma_addr_t) > sizeof(u32) &&
3214             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
3215                 using_dac = 1;
3216                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3217                 if (err < 0) {
3218                         printk(KERN_ERR PFX "%s unable to obtain 64 bit DMA "
3219                                "for consistent allocations\n", pci_name(pdev));
3220                         goto err_out_free_regions;
3221                 }
3222
3223         } else {
3224                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3225                 if (err) {
3226                         printk(KERN_ERR PFX "%s no usable DMA configuration\n",
3227                                pci_name(pdev));
3228                         goto err_out_free_regions;
3229                 }
3230         }
3231
3232         err = -ENOMEM;
3233         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3234         if (!hw) {
3235                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
3236                        pci_name(pdev));
3237                 goto err_out_free_regions;
3238         }
3239
3240         hw->pdev = pdev;
3241
3242         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3243         if (!hw->regs) {
3244                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
3245                        pci_name(pdev));
3246                 goto err_out_free_hw;
3247         }
3248         hw->pm_cap = pm_cap;
3249
3250 #ifdef __BIG_ENDIAN
3251         /* byte swap descriptors in hardware */
3252         {
3253                 u32 reg;
3254
3255                 reg = sky2_pci_read32(hw, PCI_DEV_REG2);
3256                 reg |= PCI_REV_DESC;
3257                 sky2_pci_write32(hw, PCI_DEV_REG2, reg);
3258         }
3259 #endif
3260
3261         /* ring for status responses */
3262         hw->st_le = pci_alloc_consistent(hw->pdev, STATUS_LE_BYTES,
3263                                          &hw->st_dma);
3264         if (!hw->st_le)
3265                 goto err_out_iounmap;
3266
3267         err = sky2_reset(hw);
3268         if (err)
3269                 goto err_out_iounmap;
3270
3271         printk(KERN_INFO PFX "v%s addr 0x%lx irq %d Yukon-%s (0x%x) rev %d\n",
3272                DRV_VERSION, pci_resource_start(pdev, 0), pdev->irq,
3273                yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
3274                hw->chip_id, hw->chip_rev);
3275
3276         dev = sky2_init_netdev(hw, 0, using_dac);
3277         if (!dev)
3278                 goto err_out_free_pci;
3279
3280         err = register_netdev(dev);
3281         if (err) {
3282                 printk(KERN_ERR PFX "%s: cannot register net device\n",
3283                        pci_name(pdev));
3284                 goto err_out_free_netdev;
3285         }
3286
3287         sky2_show_addr(dev);
3288
3289         if (hw->ports > 1 && (dev1 = sky2_init_netdev(hw, 1, using_dac))) {
3290                 if (register_netdev(dev1) == 0)
3291                         sky2_show_addr(dev1);
3292                 else {
3293                         /* Failure to register second port need not be fatal */
3294                         printk(KERN_WARNING PFX
3295                                "register of second port failed\n");
3296                         hw->dev[1] = NULL;
3297                         free_netdev(dev1);
3298                 }
3299         }
3300
3301         if (!disable_msi && pci_enable_msi(pdev) == 0) {
3302                 err = sky2_test_msi(hw);
3303                 if (err == -EOPNOTSUPP)
3304                         pci_disable_msi(pdev);
3305                 else if (err)
3306                         goto err_out_unregister;
3307         }
3308
3309         err = request_irq(pdev->irq,  sky2_intr, SA_SHIRQ, DRV_NAME, hw);
3310         if (err) {
3311                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3312                        pci_name(pdev), pdev->irq);
3313                 goto err_out_unregister;
3314         }
3315
3316         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3317
3318         setup_timer(&hw->idle_timer, sky2_idle, (unsigned long) hw);
3319         if (idle_timeout > 0)
3320                 mod_timer(&hw->idle_timer,
3321                           jiffies + msecs_to_jiffies(idle_timeout));
3322
3323         pci_set_drvdata(pdev, hw);
3324
3325         return 0;
3326
3327 err_out_unregister:
3328         pci_disable_msi(pdev);
3329         if (dev1) {
3330                 unregister_netdev(dev1);
3331                 free_netdev(dev1);
3332         }
3333         unregister_netdev(dev);
3334 err_out_free_netdev:
3335         free_netdev(dev);
3336 err_out_free_pci:
3337         sky2_write8(hw, B0_CTST, CS_RST_SET);
3338         pci_free_consistent(hw->pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3339 err_out_iounmap:
3340         iounmap(hw->regs);
3341 err_out_free_hw:
3342         kfree(hw);
3343 err_out_free_regions:
3344         pci_release_regions(pdev);
3345         pci_disable_device(pdev);
3346 err_out:
3347         return err;
3348 }
3349
3350 static void __devexit sky2_remove(struct pci_dev *pdev)
3351 {
3352         struct sky2_hw *hw = pci_get_drvdata(pdev);
3353         struct net_device *dev0, *dev1;
3354
3355         if (!hw)
3356                 return;
3357
3358         del_timer_sync(&hw->idle_timer);
3359
3360         sky2_write32(hw, B0_IMSK, 0);
3361         synchronize_irq(hw->pdev->irq);
3362
3363         dev0 = hw->dev[0];
3364         dev1 = hw->dev[1];
3365         if (dev1)
3366                 unregister_netdev(dev1);
3367         unregister_netdev(dev0);
3368
3369         sky2_set_power_state(hw, PCI_D3hot);
3370         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
3371         sky2_write8(hw, B0_CTST, CS_RST_SET);
3372         sky2_read8(hw, B0_CTST);
3373
3374         free_irq(pdev->irq, hw);
3375         pci_disable_msi(pdev);
3376         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3377         pci_release_regions(pdev);
3378         pci_disable_device(pdev);
3379
3380         if (dev1)
3381                 free_netdev(dev1);
3382         free_netdev(dev0);
3383         iounmap(hw->regs);
3384         kfree(hw);
3385
3386         pci_set_drvdata(pdev, NULL);
3387 }
3388
3389 #ifdef CONFIG_PM
3390 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
3391 {
3392         struct sky2_hw *hw = pci_get_drvdata(pdev);
3393         int i;
3394
3395         for (i = 0; i < 2; i++) {
3396                 struct net_device *dev = hw->dev[i];
3397
3398                 if (dev) {
3399                         if (!netif_running(dev))
3400                                 continue;
3401
3402                         sky2_down(dev);
3403                         netif_device_detach(dev);
3404                 }
3405         }
3406
3407         return sky2_set_power_state(hw, pci_choose_state(pdev, state));
3408 }
3409
3410 static int sky2_resume(struct pci_dev *pdev)
3411 {
3412         struct sky2_hw *hw = pci_get_drvdata(pdev);
3413         int i, err;
3414
3415         pci_restore_state(pdev);
3416         pci_enable_wake(pdev, PCI_D0, 0);
3417         err = sky2_set_power_state(hw, PCI_D0);
3418         if (err)
3419                 goto out;
3420
3421         err = sky2_reset(hw);
3422         if (err)
3423                 goto out;
3424
3425         for (i = 0; i < 2; i++) {
3426                 struct net_device *dev = hw->dev[i];
3427                 if (dev && netif_running(dev)) {
3428                         netif_device_attach(dev);
3429                         err = sky2_up(dev);
3430                         if (err) {
3431                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
3432                                        dev->name, err);
3433                                 dev_close(dev);
3434                                 break;
3435                         }
3436                 }
3437         }
3438 out:
3439         return err;
3440 }
3441 #endif
3442
3443 static struct pci_driver sky2_driver = {
3444         .name = DRV_NAME,
3445         .id_table = sky2_id_table,
3446         .probe = sky2_probe,
3447         .remove = __devexit_p(sky2_remove),
3448 #ifdef CONFIG_PM
3449         .suspend = sky2_suspend,
3450         .resume = sky2_resume,
3451 #endif
3452 };
3453
3454 static int __init sky2_init_module(void)
3455 {
3456         return pci_register_driver(&sky2_driver);
3457 }
3458
3459 static void __exit sky2_cleanup_module(void)
3460 {
3461         pci_unregister_driver(&sky2_driver);
3462 }
3463
3464 module_init(sky2_init_module);
3465 module_exit(sky2_cleanup_module);
3466
3467 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
3468 MODULE_AUTHOR("Stephen Hemminger <shemminger@osdl.org>");
3469 MODULE_LICENSE("GPL");
3470 MODULE_VERSION(DRV_VERSION);