Merge branch 'for-linus' of git://git.kernel.org/pub/scm/linux/kernel/git/dtor/input
[linux-2.6] / arch / x86 / kernel / apic_64.c
1 /*
2  *      Local APIC handling, local APIC timers
3  *
4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
5  *
6  *      Fixes
7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
8  *                                      thanks to Eric Gilmore
9  *                                      and Rolf G. Tews
10  *                                      for testing these extensively.
11  *      Maciej W. Rozycki       :       Various updates and fixes.
12  *      Mikael Pettersson       :       Power Management for UP-APIC.
13  *      Pavel Machek and
14  *      Mikael Pettersson       :       PM converted to driver model.
15  */
16
17 #include <linux/init.h>
18
19 #include <linux/mm.h>
20 #include <linux/delay.h>
21 #include <linux/bootmem.h>
22 #include <linux/interrupt.h>
23 #include <linux/mc146818rtc.h>
24 #include <linux/kernel_stat.h>
25 #include <linux/sysdev.h>
26 #include <linux/ioport.h>
27 #include <linux/clockchips.h>
28 #include <linux/acpi_pmtmr.h>
29 #include <linux/module.h>
30
31 #include <asm/atomic.h>
32 #include <asm/smp.h>
33 #include <asm/mtrr.h>
34 #include <asm/mpspec.h>
35 #include <asm/hpet.h>
36 #include <asm/pgalloc.h>
37 #include <asm/nmi.h>
38 #include <asm/idle.h>
39 #include <asm/proto.h>
40 #include <asm/timex.h>
41 #include <asm/apic.h>
42
43 #include <mach_ipi.h>
44 #include <mach_apic.h>
45
46 static int disable_apic_timer __cpuinitdata;
47 static int apic_calibrate_pmtmr __initdata;
48 int disable_apic;
49
50 /* Local APIC timer works in C2 */
51 int local_apic_timer_c2_ok;
52 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
53
54 /*
55  * Debug level, exported for io_apic.c
56  */
57 unsigned int apic_verbosity;
58
59 /* Have we found an MP table */
60 int smp_found_config;
61
62 static struct resource lapic_resource = {
63         .name = "Local APIC",
64         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
65 };
66
67 static unsigned int calibration_result;
68
69 static int lapic_next_event(unsigned long delta,
70                             struct clock_event_device *evt);
71 static void lapic_timer_setup(enum clock_event_mode mode,
72                               struct clock_event_device *evt);
73 static void lapic_timer_broadcast(cpumask_t mask);
74 static void apic_pm_activate(void);
75
76 static struct clock_event_device lapic_clockevent = {
77         .name           = "lapic",
78         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
79                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
80         .shift          = 32,
81         .set_mode       = lapic_timer_setup,
82         .set_next_event = lapic_next_event,
83         .broadcast      = lapic_timer_broadcast,
84         .rating         = 100,
85         .irq            = -1,
86 };
87 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
88
89 static unsigned long apic_phys;
90
91 unsigned long mp_lapic_addr;
92
93 unsigned int __cpuinitdata maxcpus = NR_CPUS;
94 /*
95  * Get the LAPIC version
96  */
97 static inline int lapic_get_version(void)
98 {
99         return GET_APIC_VERSION(apic_read(APIC_LVR));
100 }
101
102 /*
103  * Check, if the APIC is integrated or a seperate chip
104  */
105 static inline int lapic_is_integrated(void)
106 {
107         return 1;
108 }
109
110 /*
111  * Check, whether this is a modern or a first generation APIC
112  */
113 static int modern_apic(void)
114 {
115         /* AMD systems use old APIC versions, so check the CPU */
116         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
117             boot_cpu_data.x86 >= 0xf)
118                 return 1;
119         return lapic_get_version() >= 0x14;
120 }
121
122 void apic_wait_icr_idle(void)
123 {
124         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
125                 cpu_relax();
126 }
127
128 u32 safe_apic_wait_icr_idle(void)
129 {
130         u32 send_status;
131         int timeout;
132
133         timeout = 0;
134         do {
135                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
136                 if (!send_status)
137                         break;
138                 udelay(100);
139         } while (timeout++ < 1000);
140
141         return send_status;
142 }
143
144 /**
145  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
146  */
147 void __cpuinit enable_NMI_through_LVT0(void)
148 {
149         unsigned int v;
150
151         /* unmask and set to NMI */
152         v = APIC_DM_NMI;
153         apic_write(APIC_LVT0, v);
154 }
155
156 /**
157  * lapic_get_maxlvt - get the maximum number of local vector table entries
158  */
159 int lapic_get_maxlvt(void)
160 {
161         unsigned int v, maxlvt;
162
163         v = apic_read(APIC_LVR);
164         maxlvt = GET_APIC_MAXLVT(v);
165         return maxlvt;
166 }
167
168 /*
169  * This function sets up the local APIC timer, with a timeout of
170  * 'clocks' APIC bus clock. During calibration we actually call
171  * this function twice on the boot CPU, once with a bogus timeout
172  * value, second time for real. The other (noncalibrating) CPUs
173  * call this function only once, with the real, calibrated value.
174  *
175  * We do reads before writes even if unnecessary, to get around the
176  * P5 APIC double write bug.
177  */
178
179 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
180 {
181         unsigned int lvtt_value, tmp_value;
182
183         lvtt_value = LOCAL_TIMER_VECTOR;
184         if (!oneshot)
185                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
186         if (!irqen)
187                 lvtt_value |= APIC_LVT_MASKED;
188
189         apic_write(APIC_LVTT, lvtt_value);
190
191         /*
192          * Divide PICLK by 16
193          */
194         tmp_value = apic_read(APIC_TDCR);
195         apic_write(APIC_TDCR, (tmp_value
196                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
197                                 | APIC_TDR_DIV_16);
198
199         if (!oneshot)
200                 apic_write(APIC_TMICT, clocks);
201 }
202
203 /*
204  * Setup extended LVT, AMD specific (K8, family 10h)
205  *
206  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
207  * MCE interrupts are supported. Thus MCE offset must be set to 0.
208  */
209
210 #define APIC_EILVT_LVTOFF_MCE 0
211 #define APIC_EILVT_LVTOFF_IBS 1
212
213 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
214 {
215         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
216         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
217
218         apic_write(reg, v);
219 }
220
221 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
222 {
223         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
224         return APIC_EILVT_LVTOFF_MCE;
225 }
226
227 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
228 {
229         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
230         return APIC_EILVT_LVTOFF_IBS;
231 }
232
233 /*
234  * Program the next event, relative to now
235  */
236 static int lapic_next_event(unsigned long delta,
237                             struct clock_event_device *evt)
238 {
239         apic_write(APIC_TMICT, delta);
240         return 0;
241 }
242
243 /*
244  * Setup the lapic timer in periodic or oneshot mode
245  */
246 static void lapic_timer_setup(enum clock_event_mode mode,
247                               struct clock_event_device *evt)
248 {
249         unsigned long flags;
250         unsigned int v;
251
252         /* Lapic used as dummy for broadcast ? */
253         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
254                 return;
255
256         local_irq_save(flags);
257
258         switch (mode) {
259         case CLOCK_EVT_MODE_PERIODIC:
260         case CLOCK_EVT_MODE_ONESHOT:
261                 __setup_APIC_LVTT(calibration_result,
262                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
263                 break;
264         case CLOCK_EVT_MODE_UNUSED:
265         case CLOCK_EVT_MODE_SHUTDOWN:
266                 v = apic_read(APIC_LVTT);
267                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
268                 apic_write(APIC_LVTT, v);
269                 break;
270         case CLOCK_EVT_MODE_RESUME:
271                 /* Nothing to do here */
272                 break;
273         }
274
275         local_irq_restore(flags);
276 }
277
278 /*
279  * Local APIC timer broadcast function
280  */
281 static void lapic_timer_broadcast(cpumask_t mask)
282 {
283 #ifdef CONFIG_SMP
284         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
285 #endif
286 }
287
288 /*
289  * Setup the local APIC timer for this CPU. Copy the initilized values
290  * of the boot CPU and register the clock event in the framework.
291  */
292 static void setup_APIC_timer(void)
293 {
294         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
295
296         memcpy(levt, &lapic_clockevent, sizeof(*levt));
297         levt->cpumask = cpumask_of_cpu(smp_processor_id());
298
299         clockevents_register_device(levt);
300 }
301
302 /*
303  * In this function we calibrate APIC bus clocks to the external
304  * timer. Unfortunately we cannot use jiffies and the timer irq
305  * to calibrate, since some later bootup code depends on getting
306  * the first irq? Ugh.
307  *
308  * We want to do the calibration only once since we
309  * want to have local timer irqs syncron. CPUs connected
310  * by the same APIC bus have the very same bus frequency.
311  * And we want to have irqs off anyways, no accidental
312  * APIC irq that way.
313  */
314
315 #define TICK_COUNT 100000000
316
317 static int __init calibrate_APIC_clock(void)
318 {
319         unsigned apic, apic_start;
320         unsigned long tsc, tsc_start;
321         int result;
322
323         local_irq_disable();
324
325         /*
326          * Put whatever arbitrary (but long enough) timeout
327          * value into the APIC clock, we just want to get the
328          * counter running for calibration.
329          *
330          * No interrupt enable !
331          */
332         __setup_APIC_LVTT(250000000, 0, 0);
333
334         apic_start = apic_read(APIC_TMCCT);
335 #ifdef CONFIG_X86_PM_TIMER
336         if (apic_calibrate_pmtmr && pmtmr_ioport) {
337                 pmtimer_wait(5000);  /* 5ms wait */
338                 apic = apic_read(APIC_TMCCT);
339                 result = (apic_start - apic) * 1000L / 5;
340         } else
341 #endif
342         {
343                 rdtscll(tsc_start);
344
345                 do {
346                         apic = apic_read(APIC_TMCCT);
347                         rdtscll(tsc);
348                 } while ((tsc - tsc_start) < TICK_COUNT &&
349                                 (apic_start - apic) < TICK_COUNT);
350
351                 result = (apic_start - apic) * 1000L * tsc_khz /
352                                         (tsc - tsc_start);
353         }
354
355         local_irq_enable();
356
357         printk(KERN_DEBUG "APIC timer calibration result %d\n", result);
358
359         printk(KERN_INFO "Detected %d.%03d MHz APIC timer.\n",
360                 result / 1000 / 1000, result / 1000 % 1000);
361
362         /* Calculate the scaled math multiplication factor */
363         lapic_clockevent.mult = div_sc(result, NSEC_PER_SEC,
364                                        lapic_clockevent.shift);
365         lapic_clockevent.max_delta_ns =
366                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
367         lapic_clockevent.min_delta_ns =
368                 clockevent_delta2ns(0xF, &lapic_clockevent);
369
370         calibration_result = result / HZ;
371
372         /*
373          * Do a sanity check on the APIC calibration result
374          */
375         if (calibration_result < (1000000 / HZ)) {
376                 printk(KERN_WARNING
377                         "APIC frequency too slow, disabling apic timer\n");
378                 return -1;
379         }
380
381         return 0;
382 }
383
384 /*
385  * Setup the boot APIC
386  *
387  * Calibrate and verify the result.
388  */
389 void __init setup_boot_APIC_clock(void)
390 {
391         /*
392          * The local apic timer can be disabled via the kernel commandline.
393          * Register the lapic timer as a dummy clock event source on SMP
394          * systems, so the broadcast mechanism is used. On UP systems simply
395          * ignore it.
396          */
397         if (disable_apic_timer) {
398                 printk(KERN_INFO "Disabling APIC timer\n");
399                 /* No broadcast on UP ! */
400                 if (num_possible_cpus() > 1) {
401                         lapic_clockevent.mult = 1;
402                         setup_APIC_timer();
403                 }
404                 return;
405         }
406
407         printk(KERN_INFO "Using local APIC timer interrupts.\n");
408         if (calibrate_APIC_clock()) {
409                 /* No broadcast on UP ! */
410                 if (num_possible_cpus() > 1)
411                         setup_APIC_timer();
412                 return;
413         }
414
415         /*
416          * If nmi_watchdog is set to IO_APIC, we need the
417          * PIT/HPET going.  Otherwise register lapic as a dummy
418          * device.
419          */
420         if (nmi_watchdog != NMI_IO_APIC)
421                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
422         else
423                 printk(KERN_WARNING "APIC timer registered as dummy,"
424                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
425
426         setup_APIC_timer();
427 }
428
429 void __cpuinit setup_secondary_APIC_clock(void)
430 {
431         setup_APIC_timer();
432 }
433
434 /*
435  * The guts of the apic timer interrupt
436  */
437 static void local_apic_timer_interrupt(void)
438 {
439         int cpu = smp_processor_id();
440         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
441
442         /*
443          * Normally we should not be here till LAPIC has been initialized but
444          * in some cases like kdump, its possible that there is a pending LAPIC
445          * timer interrupt from previous kernel's context and is delivered in
446          * new kernel the moment interrupts are enabled.
447          *
448          * Interrupts are enabled early and LAPIC is setup much later, hence
449          * its possible that when we get here evt->event_handler is NULL.
450          * Check for event_handler being NULL and discard the interrupt as
451          * spurious.
452          */
453         if (!evt->event_handler) {
454                 printk(KERN_WARNING
455                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
456                 /* Switch it off */
457                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
458                 return;
459         }
460
461         /*
462          * the NMI deadlock-detector uses this.
463          */
464         add_pda(apic_timer_irqs, 1);
465
466         evt->event_handler(evt);
467 }
468
469 /*
470  * Local APIC timer interrupt. This is the most natural way for doing
471  * local interrupts, but local timer interrupts can be emulated by
472  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
473  *
474  * [ if a single-CPU system runs an SMP kernel then we call the local
475  *   interrupt as well. Thus we cannot inline the local irq ... ]
476  */
477 void smp_apic_timer_interrupt(struct pt_regs *regs)
478 {
479         struct pt_regs *old_regs = set_irq_regs(regs);
480
481         /*
482          * NOTE! We'd better ACK the irq immediately,
483          * because timer handling can be slow.
484          */
485         ack_APIC_irq();
486         /*
487          * update_process_times() expects us to have done irq_enter().
488          * Besides, if we don't timer interrupts ignore the global
489          * interrupt lock, which is the WrongThing (tm) to do.
490          */
491         exit_idle();
492         irq_enter();
493         local_apic_timer_interrupt();
494         irq_exit();
495         set_irq_regs(old_regs);
496 }
497
498 int setup_profiling_timer(unsigned int multiplier)
499 {
500         return -EINVAL;
501 }
502
503
504 /*
505  * Local APIC start and shutdown
506  */
507
508 /**
509  * clear_local_APIC - shutdown the local APIC
510  *
511  * This is called, when a CPU is disabled and before rebooting, so the state of
512  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
513  * leftovers during boot.
514  */
515 void clear_local_APIC(void)
516 {
517         int maxlvt;
518         u32 v;
519
520         /* APIC hasn't been mapped yet */
521         if (!apic_phys)
522                 return;
523
524         maxlvt = lapic_get_maxlvt();
525         /*
526          * Masking an LVT entry can trigger a local APIC error
527          * if the vector is zero. Mask LVTERR first to prevent this.
528          */
529         if (maxlvt >= 3) {
530                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
531                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
532         }
533         /*
534          * Careful: we have to set masks only first to deassert
535          * any level-triggered sources.
536          */
537         v = apic_read(APIC_LVTT);
538         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
539         v = apic_read(APIC_LVT0);
540         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
541         v = apic_read(APIC_LVT1);
542         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
543         if (maxlvt >= 4) {
544                 v = apic_read(APIC_LVTPC);
545                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
546         }
547
548         /*
549          * Clean APIC state for other OSs:
550          */
551         apic_write(APIC_LVTT, APIC_LVT_MASKED);
552         apic_write(APIC_LVT0, APIC_LVT_MASKED);
553         apic_write(APIC_LVT1, APIC_LVT_MASKED);
554         if (maxlvt >= 3)
555                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
556         if (maxlvt >= 4)
557                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
558         apic_write(APIC_ESR, 0);
559         apic_read(APIC_ESR);
560 }
561
562 /**
563  * disable_local_APIC - clear and disable the local APIC
564  */
565 void disable_local_APIC(void)
566 {
567         unsigned int value;
568
569         clear_local_APIC();
570
571         /*
572          * Disable APIC (implies clearing of registers
573          * for 82489DX!).
574          */
575         value = apic_read(APIC_SPIV);
576         value &= ~APIC_SPIV_APIC_ENABLED;
577         apic_write(APIC_SPIV, value);
578 }
579
580 void lapic_shutdown(void)
581 {
582         unsigned long flags;
583
584         if (!cpu_has_apic)
585                 return;
586
587         local_irq_save(flags);
588
589         disable_local_APIC();
590
591         local_irq_restore(flags);
592 }
593
594 /*
595  * This is to verify that we're looking at a real local APIC.
596  * Check these against your board if the CPUs aren't getting
597  * started for no apparent reason.
598  */
599 int __init verify_local_APIC(void)
600 {
601         unsigned int reg0, reg1;
602
603         /*
604          * The version register is read-only in a real APIC.
605          */
606         reg0 = apic_read(APIC_LVR);
607         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
608         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
609         reg1 = apic_read(APIC_LVR);
610         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
611
612         /*
613          * The two version reads above should print the same
614          * numbers.  If the second one is different, then we
615          * poke at a non-APIC.
616          */
617         if (reg1 != reg0)
618                 return 0;
619
620         /*
621          * Check if the version looks reasonably.
622          */
623         reg1 = GET_APIC_VERSION(reg0);
624         if (reg1 == 0x00 || reg1 == 0xff)
625                 return 0;
626         reg1 = lapic_get_maxlvt();
627         if (reg1 < 0x02 || reg1 == 0xff)
628                 return 0;
629
630         /*
631          * The ID register is read/write in a real APIC.
632          */
633         reg0 = read_apic_id();
634         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
635         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
636         reg1 = read_apic_id();
637         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
638         apic_write(APIC_ID, reg0);
639         if (reg1 != (reg0 ^ APIC_ID_MASK))
640                 return 0;
641
642         /*
643          * The next two are just to see if we have sane values.
644          * They're only really relevant if we're in Virtual Wire
645          * compatibility mode, but most boxes are anymore.
646          */
647         reg0 = apic_read(APIC_LVT0);
648         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
649         reg1 = apic_read(APIC_LVT1);
650         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
651
652         return 1;
653 }
654
655 /**
656  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
657  */
658 void __init sync_Arb_IDs(void)
659 {
660         /* Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 */
661         if (modern_apic())
662                 return;
663
664         /*
665          * Wait for idle.
666          */
667         apic_wait_icr_idle();
668
669         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
670         apic_write(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
671                                 | APIC_DM_INIT);
672 }
673
674 /*
675  * An initial setup of the virtual wire mode.
676  */
677 void __init init_bsp_APIC(void)
678 {
679         unsigned int value;
680
681         /*
682          * Don't do the setup now if we have a SMP BIOS as the
683          * through-I/O-APIC virtual wire mode might be active.
684          */
685         if (smp_found_config || !cpu_has_apic)
686                 return;
687
688         value = apic_read(APIC_LVR);
689
690         /*
691          * Do not trust the local APIC being empty at bootup.
692          */
693         clear_local_APIC();
694
695         /*
696          * Enable APIC.
697          */
698         value = apic_read(APIC_SPIV);
699         value &= ~APIC_VECTOR_MASK;
700         value |= APIC_SPIV_APIC_ENABLED;
701         value |= APIC_SPIV_FOCUS_DISABLED;
702         value |= SPURIOUS_APIC_VECTOR;
703         apic_write(APIC_SPIV, value);
704
705         /*
706          * Set up the virtual wire mode.
707          */
708         apic_write(APIC_LVT0, APIC_DM_EXTINT);
709         value = APIC_DM_NMI;
710         apic_write(APIC_LVT1, value);
711 }
712
713 /**
714  * setup_local_APIC - setup the local APIC
715  */
716 void __cpuinit setup_local_APIC(void)
717 {
718         unsigned int value;
719         int i, j;
720
721         preempt_disable();
722         value = apic_read(APIC_LVR);
723
724         BUILD_BUG_ON((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f);
725
726         /*
727          * Double-check whether this APIC is really registered.
728          * This is meaningless in clustered apic mode, so we skip it.
729          */
730         if (!apic_id_registered())
731                 BUG();
732
733         /*
734          * Intel recommends to set DFR, LDR and TPR before enabling
735          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
736          * document number 292116).  So here it goes...
737          */
738         init_apic_ldr();
739
740         /*
741          * Set Task Priority to 'accept all'. We never change this
742          * later on.
743          */
744         value = apic_read(APIC_TASKPRI);
745         value &= ~APIC_TPRI_MASK;
746         apic_write(APIC_TASKPRI, value);
747
748         /*
749          * After a crash, we no longer service the interrupts and a pending
750          * interrupt from previous kernel might still have ISR bit set.
751          *
752          * Most probably by now CPU has serviced that pending interrupt and
753          * it might not have done the ack_APIC_irq() because it thought,
754          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
755          * does not clear the ISR bit and cpu thinks it has already serivced
756          * the interrupt. Hence a vector might get locked. It was noticed
757          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
758          */
759         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
760                 value = apic_read(APIC_ISR + i*0x10);
761                 for (j = 31; j >= 0; j--) {
762                         if (value & (1<<j))
763                                 ack_APIC_irq();
764                 }
765         }
766
767         /*
768          * Now that we are all set up, enable the APIC
769          */
770         value = apic_read(APIC_SPIV);
771         value &= ~APIC_VECTOR_MASK;
772         /*
773          * Enable APIC
774          */
775         value |= APIC_SPIV_APIC_ENABLED;
776
777         /* We always use processor focus */
778
779         /*
780          * Set spurious IRQ vector
781          */
782         value |= SPURIOUS_APIC_VECTOR;
783         apic_write(APIC_SPIV, value);
784
785         /*
786          * Set up LVT0, LVT1:
787          *
788          * set up through-local-APIC on the BP's LINT0. This is not
789          * strictly necessary in pure symmetric-IO mode, but sometimes
790          * we delegate interrupts to the 8259A.
791          */
792         /*
793          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
794          */
795         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
796         if (!smp_processor_id() && !value) {
797                 value = APIC_DM_EXTINT;
798                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
799                             smp_processor_id());
800         } else {
801                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
802                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
803                             smp_processor_id());
804         }
805         apic_write(APIC_LVT0, value);
806
807         /*
808          * only the BP should see the LINT1 NMI signal, obviously.
809          */
810         if (!smp_processor_id())
811                 value = APIC_DM_NMI;
812         else
813                 value = APIC_DM_NMI | APIC_LVT_MASKED;
814         apic_write(APIC_LVT1, value);
815         preempt_enable();
816 }
817
818 static void __cpuinit lapic_setup_esr(void)
819 {
820         unsigned maxlvt = lapic_get_maxlvt();
821
822         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR);
823         /*
824          * spec says clear errors after enabling vector.
825          */
826         if (maxlvt > 3)
827                 apic_write(APIC_ESR, 0);
828 }
829
830 void __cpuinit end_local_APIC_setup(void)
831 {
832         lapic_setup_esr();
833         setup_apic_nmi_watchdog(NULL);
834         apic_pm_activate();
835 }
836
837 /*
838  * Detect and enable local APICs on non-SMP boards.
839  * Original code written by Keir Fraser.
840  * On AMD64 we trust the BIOS - if it says no APIC it is likely
841  * not correctly set up (usually the APIC timer won't work etc.)
842  */
843 static int __init detect_init_APIC(void)
844 {
845         if (!cpu_has_apic) {
846                 printk(KERN_INFO "No local APIC present\n");
847                 return -1;
848         }
849
850         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
851         boot_cpu_physical_apicid = 0;
852         return 0;
853 }
854
855 void __init early_init_lapic_mapping(void)
856 {
857         unsigned long phys_addr;
858
859         /*
860          * If no local APIC can be found then go out
861          * : it means there is no mpatable and MADT
862          */
863         if (!smp_found_config)
864                 return;
865
866         phys_addr = mp_lapic_addr;
867
868         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
869         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
870                     APIC_BASE, phys_addr);
871
872         /*
873          * Fetch the APIC ID of the BSP in case we have a
874          * default configuration (or the MP table is broken).
875          */
876         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
877 }
878
879 /**
880  * init_apic_mappings - initialize APIC mappings
881  */
882 void __init init_apic_mappings(void)
883 {
884         /*
885          * If no local APIC can be found then set up a fake all
886          * zeroes page to simulate the local APIC and another
887          * one for the IO-APIC.
888          */
889         if (!smp_found_config && detect_init_APIC()) {
890                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
891                 apic_phys = __pa(apic_phys);
892         } else
893                 apic_phys = mp_lapic_addr;
894
895         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
896         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
897                                 APIC_BASE, apic_phys);
898
899         /*
900          * Fetch the APIC ID of the BSP in case we have a
901          * default configuration (or the MP table is broken).
902          */
903         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
904 }
905
906 /*
907  * This initializes the IO-APIC and APIC hardware if this is
908  * a UP kernel.
909  */
910 int __init APIC_init_uniprocessor(void)
911 {
912         if (disable_apic) {
913                 printk(KERN_INFO "Apic disabled\n");
914                 return -1;
915         }
916         if (!cpu_has_apic) {
917                 disable_apic = 1;
918                 printk(KERN_INFO "Apic disabled by BIOS\n");
919                 return -1;
920         }
921
922         verify_local_APIC();
923
924         connect_bsp_APIC();
925
926         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
927         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
928
929         setup_local_APIC();
930
931         /*
932          * Now enable IO-APICs, actually call clear_IO_APIC
933          * We need clear_IO_APIC before enabling vector on BP
934          */
935         if (!skip_ioapic_setup && nr_ioapics)
936                 enable_IO_APIC();
937
938         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
939                 localise_nmi_watchdog();
940         end_local_APIC_setup();
941
942         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
943                 setup_IO_APIC();
944         else
945                 nr_ioapics = 0;
946         setup_boot_APIC_clock();
947         check_nmi_watchdog();
948         return 0;
949 }
950
951 /*
952  * Local APIC interrupts
953  */
954
955 /*
956  * This interrupt should _never_ happen with our APIC/SMP architecture
957  */
958 asmlinkage void smp_spurious_interrupt(void)
959 {
960         unsigned int v;
961         exit_idle();
962         irq_enter();
963         /*
964          * Check if this really is a spurious interrupt and ACK it
965          * if it is a vectored one.  Just in case...
966          * Spurious interrupts should not be ACKed.
967          */
968         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
969         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
970                 ack_APIC_irq();
971
972         add_pda(irq_spurious_count, 1);
973         irq_exit();
974 }
975
976 /*
977  * This interrupt should never happen with our APIC/SMP architecture
978  */
979 asmlinkage void smp_error_interrupt(void)
980 {
981         unsigned int v, v1;
982
983         exit_idle();
984         irq_enter();
985         /* First tickle the hardware, only then report what went on. -- REW */
986         v = apic_read(APIC_ESR);
987         apic_write(APIC_ESR, 0);
988         v1 = apic_read(APIC_ESR);
989         ack_APIC_irq();
990         atomic_inc(&irq_err_count);
991
992         /* Here is what the APIC error bits mean:
993            0: Send CS error
994            1: Receive CS error
995            2: Send accept error
996            3: Receive accept error
997            4: Reserved
998            5: Send illegal vector
999            6: Received illegal vector
1000            7: Illegal register address
1001         */
1002         printk(KERN_DEBUG "APIC error on CPU%d: %02x(%02x)\n",
1003                 smp_processor_id(), v , v1);
1004         irq_exit();
1005 }
1006
1007 /**
1008  *  * connect_bsp_APIC - attach the APIC to the interrupt system
1009  *   */
1010 void __init connect_bsp_APIC(void)
1011 {
1012         enable_apic_mode();
1013 }
1014
1015 void disconnect_bsp_APIC(int virt_wire_setup)
1016 {
1017         /* Go back to Virtual Wire compatibility mode */
1018         unsigned long value;
1019
1020         /* For the spurious interrupt use vector F, and enable it */
1021         value = apic_read(APIC_SPIV);
1022         value &= ~APIC_VECTOR_MASK;
1023         value |= APIC_SPIV_APIC_ENABLED;
1024         value |= 0xf;
1025         apic_write(APIC_SPIV, value);
1026
1027         if (!virt_wire_setup) {
1028                 /*
1029                  * For LVT0 make it edge triggered, active high,
1030                  * external and enabled
1031                  */
1032                 value = apic_read(APIC_LVT0);
1033                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1034                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1035                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1036                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1037                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1038                 apic_write(APIC_LVT0, value);
1039         } else {
1040                 /* Disable LVT0 */
1041                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1042         }
1043
1044         /* For LVT1 make it edge triggered, active high, nmi and enabled */
1045         value = apic_read(APIC_LVT1);
1046         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1047                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1048                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1049         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1050         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1051         apic_write(APIC_LVT1, value);
1052 }
1053
1054 void __cpuinit generic_processor_info(int apicid, int version)
1055 {
1056         int cpu;
1057         cpumask_t tmp_map;
1058
1059         if (num_processors >= NR_CPUS) {
1060                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1061                        " Processor ignored.\n", NR_CPUS);
1062                 return;
1063         }
1064
1065         if (num_processors >= maxcpus) {
1066                 printk(KERN_WARNING "WARNING: maxcpus limit of %i reached."
1067                        " Processor ignored.\n", maxcpus);
1068                 return;
1069         }
1070
1071         num_processors++;
1072         cpus_complement(tmp_map, cpu_present_map);
1073         cpu = first_cpu(tmp_map);
1074
1075         physid_set(apicid, phys_cpu_present_map);
1076         if (apicid == boot_cpu_physical_apicid) {
1077                 /*
1078                  * x86_bios_cpu_apicid is required to have processors listed
1079                  * in same order as logical cpu numbers. Hence the first
1080                  * entry is BSP, and so on.
1081                  */
1082                 cpu = 0;
1083         }
1084         if (apicid > max_physical_apicid)
1085                 max_physical_apicid = apicid;
1086
1087         /* are we being called early in kernel startup? */
1088         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1089                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1090                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1091
1092                 cpu_to_apicid[cpu] = apicid;
1093                 bios_cpu_apicid[cpu] = apicid;
1094         } else {
1095                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1096                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1097         }
1098
1099         cpu_set(cpu, cpu_possible_map);
1100         cpu_set(cpu, cpu_present_map);
1101 }
1102
1103 /*
1104  * Power management
1105  */
1106 #ifdef CONFIG_PM
1107
1108 static struct {
1109         /* 'active' is true if the local APIC was enabled by us and
1110            not the BIOS; this signifies that we are also responsible
1111            for disabling it before entering apm/acpi suspend */
1112         int active;
1113         /* r/w apic fields */
1114         unsigned int apic_id;
1115         unsigned int apic_taskpri;
1116         unsigned int apic_ldr;
1117         unsigned int apic_dfr;
1118         unsigned int apic_spiv;
1119         unsigned int apic_lvtt;
1120         unsigned int apic_lvtpc;
1121         unsigned int apic_lvt0;
1122         unsigned int apic_lvt1;
1123         unsigned int apic_lvterr;
1124         unsigned int apic_tmict;
1125         unsigned int apic_tdcr;
1126         unsigned int apic_thmr;
1127 } apic_pm_state;
1128
1129 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1130 {
1131         unsigned long flags;
1132         int maxlvt;
1133
1134         if (!apic_pm_state.active)
1135                 return 0;
1136
1137         maxlvt = lapic_get_maxlvt();
1138
1139         apic_pm_state.apic_id = read_apic_id();
1140         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1141         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1142         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1143         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1144         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1145         if (maxlvt >= 4)
1146                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1147         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1148         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1149         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1150         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1151         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1152 #ifdef CONFIG_X86_MCE_INTEL
1153         if (maxlvt >= 5)
1154                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1155 #endif
1156         local_irq_save(flags);
1157         disable_local_APIC();
1158         local_irq_restore(flags);
1159         return 0;
1160 }
1161
1162 static int lapic_resume(struct sys_device *dev)
1163 {
1164         unsigned int l, h;
1165         unsigned long flags;
1166         int maxlvt;
1167
1168         if (!apic_pm_state.active)
1169                 return 0;
1170
1171         maxlvt = lapic_get_maxlvt();
1172
1173         local_irq_save(flags);
1174         rdmsr(MSR_IA32_APICBASE, l, h);
1175         l &= ~MSR_IA32_APICBASE_BASE;
1176         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1177         wrmsr(MSR_IA32_APICBASE, l, h);
1178         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1179         apic_write(APIC_ID, apic_pm_state.apic_id);
1180         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1181         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1182         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1183         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1184         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1185         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1186 #ifdef CONFIG_X86_MCE_INTEL
1187         if (maxlvt >= 5)
1188                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1189 #endif
1190         if (maxlvt >= 4)
1191                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1192         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1193         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1194         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1195         apic_write(APIC_ESR, 0);
1196         apic_read(APIC_ESR);
1197         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1198         apic_write(APIC_ESR, 0);
1199         apic_read(APIC_ESR);
1200         local_irq_restore(flags);
1201         return 0;
1202 }
1203
1204 static struct sysdev_class lapic_sysclass = {
1205         .name           = "lapic",
1206         .resume         = lapic_resume,
1207         .suspend        = lapic_suspend,
1208 };
1209
1210 static struct sys_device device_lapic = {
1211         .id     = 0,
1212         .cls    = &lapic_sysclass,
1213 };
1214
1215 static void __cpuinit apic_pm_activate(void)
1216 {
1217         apic_pm_state.active = 1;
1218 }
1219
1220 static int __init init_lapic_sysfs(void)
1221 {
1222         int error;
1223
1224         if (!cpu_has_apic)
1225                 return 0;
1226         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1227
1228         error = sysdev_class_register(&lapic_sysclass);
1229         if (!error)
1230                 error = sysdev_register(&device_lapic);
1231         return error;
1232 }
1233 device_initcall(init_lapic_sysfs);
1234
1235 #else   /* CONFIG_PM */
1236
1237 static void apic_pm_activate(void) { }
1238
1239 #endif  /* CONFIG_PM */
1240
1241 /*
1242  * apic_is_clustered_box() -- Check if we can expect good TSC
1243  *
1244  * Thus far, the major user of this is IBM's Summit2 series:
1245  *
1246  * Clustered boxes may have unsynced TSC problems if they are
1247  * multi-chassis. Use available data to take a good guess.
1248  * If in doubt, go HPET.
1249  */
1250 __cpuinit int apic_is_clustered_box(void)
1251 {
1252         int i, clusters, zeros;
1253         unsigned id;
1254         u16 *bios_cpu_apicid;
1255         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
1256
1257         /*
1258          * there is not this kind of box with AMD CPU yet.
1259          * Some AMD box with quadcore cpu and 8 sockets apicid
1260          * will be [4, 0x23] or [8, 0x27] could be thought to
1261          * vsmp box still need checking...
1262          */
1263         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
1264                 return 0;
1265
1266         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1267         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
1268
1269         for (i = 0; i < NR_CPUS; i++) {
1270                 /* are we being called early in kernel startup? */
1271                 if (bios_cpu_apicid) {
1272                         id = bios_cpu_apicid[i];
1273                 }
1274                 else if (i < nr_cpu_ids) {
1275                         if (cpu_present(i))
1276                                 id = per_cpu(x86_bios_cpu_apicid, i);
1277                         else
1278                                 continue;
1279                 }
1280                 else
1281                         break;
1282
1283                 if (id != BAD_APICID)
1284                         __set_bit(APIC_CLUSTERID(id), clustermap);
1285         }
1286
1287         /* Problem:  Partially populated chassis may not have CPUs in some of
1288          * the APIC clusters they have been allocated.  Only present CPUs have
1289          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
1290          * Since clusters are allocated sequentially, count zeros only if
1291          * they are bounded by ones.
1292          */
1293         clusters = 0;
1294         zeros = 0;
1295         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
1296                 if (test_bit(i, clustermap)) {
1297                         clusters += 1 + zeros;
1298                         zeros = 0;
1299                 } else
1300                         ++zeros;
1301         }
1302
1303         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
1304          * not guaranteed to be synced between boards
1305          */
1306         if (is_vsmp_box() && clusters > 1)
1307                 return 1;
1308
1309         /*
1310          * If clusters > 2, then should be multi-chassis.
1311          * May have to revisit this when multi-core + hyperthreaded CPUs come
1312          * out, but AFAIK this will work even for them.
1313          */
1314         return (clusters > 2);
1315 }
1316
1317 /*
1318  * APIC command line parameters
1319  */
1320 static int __init apic_set_verbosity(char *str)
1321 {
1322         if (str == NULL)  {
1323                 skip_ioapic_setup = 0;
1324                 ioapic_force = 1;
1325                 return 0;
1326         }
1327         if (strcmp("debug", str) == 0)
1328                 apic_verbosity = APIC_DEBUG;
1329         else if (strcmp("verbose", str) == 0)
1330                 apic_verbosity = APIC_VERBOSE;
1331         else {
1332                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
1333                                 " use apic=verbose or apic=debug\n", str);
1334                 return -EINVAL;
1335         }
1336
1337         return 0;
1338 }
1339 early_param("apic", apic_set_verbosity);
1340
1341 static __init int setup_disableapic(char *str)
1342 {
1343         disable_apic = 1;
1344         setup_clear_cpu_cap(X86_FEATURE_APIC);
1345         return 0;
1346 }
1347 early_param("disableapic", setup_disableapic);
1348
1349 /* same as disableapic, for compatibility */
1350 static __init int setup_nolapic(char *str)
1351 {
1352         return setup_disableapic(str);
1353 }
1354 early_param("nolapic", setup_nolapic);
1355
1356 static int __init parse_lapic_timer_c2_ok(char *arg)
1357 {
1358         local_apic_timer_c2_ok = 1;
1359         return 0;
1360 }
1361 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1362
1363 static __init int setup_noapictimer(char *str)
1364 {
1365         if (str[0] != ' ' && str[0] != 0)
1366                 return 0;
1367         disable_apic_timer = 1;
1368         return 1;
1369 }
1370 __setup("noapictimer", setup_noapictimer);
1371
1372 static __init int setup_apicpmtimer(char *s)
1373 {
1374         apic_calibrate_pmtmr = 1;
1375         notsc_setup(NULL);
1376         return 0;
1377 }
1378 __setup("apicpmtimer", setup_apicpmtimer);
1379
1380 static int __init lapic_insert_resource(void)
1381 {
1382         if (!apic_phys)
1383                 return -1;
1384
1385         /* Put local APIC into the resource map. */
1386         lapic_resource.start = apic_phys;
1387         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1388         insert_resource(&iomem_resource, &lapic_resource);
1389
1390         return 0;
1391 }
1392
1393 /*
1394  * need call insert after e820_reserve_resources()
1395  * that is using request_resource
1396  */
1397 late_initcall(lapic_insert_resource);