git.oblomov.eu Git - linux-2.6/blob - arch/x86/kernel/apic_64.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/clockchips.h>
  28 #include <linux/acpi_pmtmr.h>
  29 #include <linux/module.h>
  30
  31 #include <asm/atomic.h>
  32 #include <asm/smp.h>
  33 #include <asm/mtrr.h>
  34 #include <asm/mpspec.h>
  35 #include <asm/hpet.h>
  36 #include <asm/pgalloc.h>
  37 #include <asm/nmi.h>
  38 #include <asm/idle.h>
  39 #include <asm/proto.h>
  40 #include <asm/timex.h>
  41 #include <asm/apic.h>
  42
  43 #include <mach_ipi.h>
  44 #include <mach_apic.h>
  45
  46 int disable_apic_timer __cpuinitdata;
  47 static int apic_calibrate_pmtmr __initdata;
  48 int disable_apic;
  49
  50 /* Local APIC timer works in C2 */
  51 int local_apic_timer_c2_ok;
  52 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
  53
  54 /*
  55  * Debug level, exported for io_apic.c
  56  */
  57 int apic_verbosity;
  58
  59 static struct resource lapic_resource = {
  60         .name = "Local APIC",
  61         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
  62 };
  63
  64 static unsigned int calibration_result;
  65
  66 static int lapic_next_event(unsigned long delta,
  67                             struct clock_event_device *evt);
  68 static void lapic_timer_setup(enum clock_event_mode mode,
  69                               struct clock_event_device *evt);
  70 static void lapic_timer_broadcast(cpumask_t mask);
  71 static void apic_pm_activate(void);
  72
  73 static struct clock_event_device lapic_clockevent = {
  74         .name           = "lapic",
  75         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
  76                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
  77         .shift          = 32,
  78         .set_mode       = lapic_timer_setup,
  79         .set_next_event = lapic_next_event,
  80         .broadcast      = lapic_timer_broadcast,
  81         .rating         = 100,
  82         .irq            = -1,
  83 };
  84 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
  85
  86 static unsigned long apic_phys;
  87
  88 unsigned long mp_lapic_addr;
  89
  90 DEFINE_PER_CPU(u16, x86_bios_cpu_apicid) = BAD_APICID;
  91 EXPORT_PER_CPU_SYMBOL(x86_bios_cpu_apicid);
  92
  93 unsigned int __cpuinitdata maxcpus = NR_CPUS;
  94 /*
  95  * Get the LAPIC version
  96  */
  97 static inline int lapic_get_version(void)
  98 {
  99         return GET_APIC_VERSION(apic_read(APIC_LVR));
 100 }
 101
 102 /*
 103  * Check, if the APIC is integrated or a seperate chip
 104  */
 105 static inline int lapic_is_integrated(void)
 106 {
 107         return 1;
 108 }
 109
 110 /*
 111  * Check, whether this is a modern or a first generation APIC
 112  */
 113 static int modern_apic(void)
 114 {
 115         /* AMD systems use old APIC versions, so check the CPU */
 116         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 117             boot_cpu_data.x86 >= 0xf)
 118                 return 1;
 119         return lapic_get_version() >= 0x14;
 120 }
 121
 122 void apic_wait_icr_idle(void)
 123 {
 124         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 125                 cpu_relax();
 126 }
 127
 128 u32 safe_apic_wait_icr_idle(void)
 129 {
 130         u32 send_status;
 131         int timeout;
 132
 133         timeout = 0;
 134         do {
 135                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 136                 if (!send_status)
 137                         break;
 138                 udelay(100);
 139         } while (timeout++ < 1000);
 140
 141         return send_status;
 142 }
 143
 144 /**
 145  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 146  */
 147 void __cpuinit enable_NMI_through_LVT0(void)
 148 {
 149         unsigned int v;
 150
 151         /* unmask and set to NMI */
 152         v = APIC_DM_NMI;
 153         apic_write(APIC_LVT0, v);
 154 }
 155
 156 /**
 157  * lapic_get_maxlvt - get the maximum number of local vector table entries
 158  */
 159 int lapic_get_maxlvt(void)
 160 {
 161         unsigned int v, maxlvt;
 162
 163         v = apic_read(APIC_LVR);
 164         maxlvt = GET_APIC_MAXLVT(v);
 165         return maxlvt;
 166 }
 167
 168 /*
 169  * This function sets up the local APIC timer, with a timeout of
 170  * 'clocks' APIC bus clock. During calibration we actually call
 171  * this function twice on the boot CPU, once with a bogus timeout
 172  * value, second time for real. The other (noncalibrating) CPUs
 173  * call this function only once, with the real, calibrated value.
 174  *
 175  * We do reads before writes even if unnecessary, to get around the
 176  * P5 APIC double write bug.
 177  */
 178
 179 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 180 {
 181         unsigned int lvtt_value, tmp_value;
 182
 183         lvtt_value = LOCAL_TIMER_VECTOR;
 184         if (!oneshot)
 185                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 186         if (!irqen)
 187                 lvtt_value |= APIC_LVT_MASKED;
 188
 189         apic_write(APIC_LVTT, lvtt_value);
 190
 191         /*
 192          * Divide PICLK by 16
 193          */
 194         tmp_value = apic_read(APIC_TDCR);
 195         apic_write(APIC_TDCR, (tmp_value
 196                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
 197                                 | APIC_TDR_DIV_16);
 198
 199         if (!oneshot)
 200                 apic_write(APIC_TMICT, clocks);
 201 }
 202
 203 /*
 204  * Setup extended LVT, AMD specific (K8, family 10h)
 205  *
 206  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 207  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 208  */
 209
 210 #define APIC_EILVT_LVTOFF_MCE 0
 211 #define APIC_EILVT_LVTOFF_IBS 1
 212
 213 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 214 {
 215         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 216         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 217
 218         apic_write(reg, v);
 219 }
 220
 221 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 222 {
 223         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 224         return APIC_EILVT_LVTOFF_MCE;
 225 }
 226
 227 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 228 {
 229         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 230         return APIC_EILVT_LVTOFF_IBS;
 231 }
 232
 233 /*
 234  * Program the next event, relative to now
 235  */
 236 static int lapic_next_event(unsigned long delta,
 237                             struct clock_event_device *evt)
 238 {
 239         apic_write(APIC_TMICT, delta);
 240         return 0;
 241 }
 242
 243 /*
 244  * Setup the lapic timer in periodic or oneshot mode
 245  */
 246 static void lapic_timer_setup(enum clock_event_mode mode,
 247                               struct clock_event_device *evt)
 248 {
 249         unsigned long flags;
 250         unsigned int v;
 251
 252         /* Lapic used as dummy for broadcast ? */
 253         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 254                 return;
 255
 256         local_irq_save(flags);
 257
 258         switch (mode) {
 259         case CLOCK_EVT_MODE_PERIODIC:
 260         case CLOCK_EVT_MODE_ONESHOT:
 261                 __setup_APIC_LVTT(calibration_result,
 262                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 263                 break;
 264         case CLOCK_EVT_MODE_UNUSED:
 265         case CLOCK_EVT_MODE_SHUTDOWN:
 266                 v = apic_read(APIC_LVTT);
 267                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 268                 apic_write(APIC_LVTT, v);
 269                 break;
 270         case CLOCK_EVT_MODE_RESUME:
 271                 /* Nothing to do here */
 272                 break;
 273         }
 274
 275         local_irq_restore(flags);
 276 }
 277
 278 /*
 279  * Local APIC timer broadcast function
 280  */
 281 static void lapic_timer_broadcast(cpumask_t mask)
 282 {
 283 #ifdef CONFIG_SMP
 284         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 285 #endif
 286 }
 287
 288 /*
 289  * Setup the local APIC timer for this CPU. Copy the initilized values
 290  * of the boot CPU and register the clock event in the framework.
 291  */
 292 static void setup_APIC_timer(void)
 293 {
 294         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 295
 296         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 297         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 298
 299         clockevents_register_device(levt);
 300 }
 301
 302 /*
 303  * In this function we calibrate APIC bus clocks to the external
 304  * timer. Unfortunately we cannot use jiffies and the timer irq
 305  * to calibrate, since some later bootup code depends on getting
 306  * the first irq? Ugh.
 307  *
 308  * We want to do the calibration only once since we
 309  * want to have local timer irqs syncron. CPUs connected
 310  * by the same APIC bus have the very same bus frequency.
 311  * And we want to have irqs off anyways, no accidental
 312  * APIC irq that way.
 313  */
 314
 315 #define TICK_COUNT 100000000
 316
 317 static void __init calibrate_APIC_clock(void)
 318 {
 319         unsigned apic, apic_start;
 320         unsigned long tsc, tsc_start;
 321         int result;
 322
 323         local_irq_disable();
 324
 325         /*
 326          * Put whatever arbitrary (but long enough) timeout
 327          * value into the APIC clock, we just want to get the
 328          * counter running for calibration.
 329          *
 330          * No interrupt enable !
 331          */
 332         __setup_APIC_LVTT(250000000, 0, 0);
 333
 334         apic_start = apic_read(APIC_TMCCT);
 335 #ifdef CONFIG_X86_PM_TIMER
 336         if (apic_calibrate_pmtmr && pmtmr_ioport) {
 337                 pmtimer_wait(5000);  /* 5ms wait */
 338                 apic = apic_read(APIC_TMCCT);
 339                 result = (apic_start - apic) * 1000L / 5;
 340         } else
 341 #endif
 342         {
 343                 rdtscll(tsc_start);
 344
 345                 do {
 346                         apic = apic_read(APIC_TMCCT);
 347                         rdtscll(tsc);
 348                 } while ((tsc - tsc_start) < TICK_COUNT &&
 349                                 (apic_start - apic) < TICK_COUNT);
 350
 351                 result = (apic_start - apic) * 1000L * tsc_khz /
 352                                         (tsc - tsc_start);
 353         }
 354
 355         local_irq_enable();
 356
 357         printk(KERN_DEBUG "APIC timer calibration result %d\n", result);
 358
 359         printk(KERN_INFO "Detected %d.%03d MHz APIC timer.\n",
 360                 result / 1000 / 1000, result / 1000 % 1000);
 361
 362         /* Calculate the scaled math multiplication factor */
 363         lapic_clockevent.mult = div_sc(result, NSEC_PER_SEC,
 364                                        lapic_clockevent.shift);
 365         lapic_clockevent.max_delta_ns =
 366                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 367         lapic_clockevent.min_delta_ns =
 368                 clockevent_delta2ns(0xF, &lapic_clockevent);
 369
 370         calibration_result = result / HZ;
 371 }
 372
 373 /*
 374  * Setup the boot APIC
 375  *
 376  * Calibrate and verify the result.
 377  */
 378 void __init setup_boot_APIC_clock(void)
 379 {
 380         /*
 381          * The local apic timer can be disabled via the kernel commandline.
 382          * Register the lapic timer as a dummy clock event source on SMP
 383          * systems, so the broadcast mechanism is used. On UP systems simply
 384          * ignore it.
 385          */
 386         if (disable_apic_timer) {
 387                 printk(KERN_INFO "Disabling APIC timer\n");
 388                 /* No broadcast on UP ! */
 389                 if (num_possible_cpus() > 1) {
 390                         lapic_clockevent.mult = 1;
 391                         setup_APIC_timer();
 392                 }
 393                 return;
 394         }
 395
 396         printk(KERN_INFO "Using local APIC timer interrupts.\n");
 397         calibrate_APIC_clock();
 398
 399         /*
 400          * Do a sanity check on the APIC calibration result
 401          */
 402         if (calibration_result < (1000000 / HZ)) {
 403                 printk(KERN_WARNING
 404                        "APIC frequency too slow, disabling apic timer\n");
 405                 /* No broadcast on UP ! */
 406                 if (num_possible_cpus() > 1)
 407                         setup_APIC_timer();
 408                 return;
 409         }
 410
 411         /*
 412          * If nmi_watchdog is set to IO_APIC, we need the
 413          * PIT/HPET going.  Otherwise register lapic as a dummy
 414          * device.
 415          */
 416         if (nmi_watchdog != NMI_IO_APIC) {
 417                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 418         } else {
 419                 printk(KERN_WARNING "APIC timer registered as dummy,"
 420                        " due to nmi_watchdog=1!\n");
 421                 timer_through_8259 = 1;
 422         }
 423
 424         setup_APIC_timer();
 425 }
 426
 427 /*
 428  * AMD C1E enabled CPUs have a real nasty problem: Some BIOSes set the
 429  * C1E flag only in the secondary CPU, so when we detect the wreckage
 430  * we already have enabled the boot CPU local apic timer. Check, if
 431  * disable_apic_timer is set and the DUMMY flag is cleared. If yes,
 432  * set the DUMMY flag again and force the broadcast mode in the
 433  * clockevents layer.
 434  */
 435 static void __cpuinit check_boot_apic_timer_broadcast(void)
 436 {
 437         if (!disable_apic_timer ||
 438             (lapic_clockevent.features & CLOCK_EVT_FEAT_DUMMY))
 439                 return;
 440
 441         printk(KERN_INFO "AMD C1E detected late. Force timer broadcast.\n");
 442         lapic_clockevent.features |= CLOCK_EVT_FEAT_DUMMY;
 443
 444         local_irq_enable();
 445         clockevents_notify(CLOCK_EVT_NOTIFY_BROADCAST_FORCE,
 446                            &boot_cpu_physical_apicid);
 447         local_irq_disable();
 448 }
 449
 450 void __cpuinit setup_secondary_APIC_clock(void)
 451 {
 452         check_boot_apic_timer_broadcast();
 453         setup_APIC_timer();
 454 }
 455
 456 /*
 457  * The guts of the apic timer interrupt
 458  */
 459 static void local_apic_timer_interrupt(void)
 460 {
 461         int cpu = smp_processor_id();
 462         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 463
 464         /*
 465          * Normally we should not be here till LAPIC has been initialized but
 466          * in some cases like kdump, its possible that there is a pending LAPIC
 467          * timer interrupt from previous kernel's context and is delivered in
 468          * new kernel the moment interrupts are enabled.
 469          *
 470          * Interrupts are enabled early and LAPIC is setup much later, hence
 471          * its possible that when we get here evt->event_handler is NULL.
 472          * Check for event_handler being NULL and discard the interrupt as
 473          * spurious.
 474          */
 475         if (!evt->event_handler) {
 476                 printk(KERN_WARNING
 477                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 478                 /* Switch it off */
 479                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 480                 return;
 481         }
 482
 483         /*
 484          * the NMI deadlock-detector uses this.
 485          */
 486         add_pda(apic_timer_irqs, 1);
 487
 488         evt->event_handler(evt);
 489 }
 490
 491 /*
 492  * Local APIC timer interrupt. This is the most natural way for doing
 493  * local interrupts, but local timer interrupts can be emulated by
 494  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 495  *
 496  * [ if a single-CPU system runs an SMP kernel then we call the local
 497  *   interrupt as well. Thus we cannot inline the local irq ... ]
 498  */
 499 void smp_apic_timer_interrupt(struct pt_regs *regs)
 500 {
 501         struct pt_regs *old_regs = set_irq_regs(regs);
 502
 503         /*
 504          * NOTE! We'd better ACK the irq immediately,
 505          * because timer handling can be slow.
 506          */
 507         ack_APIC_irq();
 508         /*
 509          * update_process_times() expects us to have done irq_enter().
 510          * Besides, if we don't timer interrupts ignore the global
 511          * interrupt lock, which is the WrongThing (tm) to do.
 512          */
 513         exit_idle();
 514         irq_enter();
 515         local_apic_timer_interrupt();
 516         irq_exit();
 517         set_irq_regs(old_regs);
 518 }
 519
 520 int setup_profiling_timer(unsigned int multiplier)
 521 {
 522         return -EINVAL;
 523 }
 524
 525
 526 /*
 527  * Local APIC start and shutdown
 528  */
 529
 530 /**
 531  * clear_local_APIC - shutdown the local APIC
 532  *
 533  * This is called, when a CPU is disabled and before rebooting, so the state of
 534  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 535  * leftovers during boot.
 536  */
 537 void clear_local_APIC(void)
 538 {
 539         int maxlvt;
 540         u32 v;
 541
 542         /* APIC hasn't been mapped yet */
 543         if (!apic_phys)
 544                 return;
 545
 546         maxlvt = lapic_get_maxlvt();
 547         /*
 548          * Masking an LVT entry can trigger a local APIC error
 549          * if the vector is zero. Mask LVTERR first to prevent this.
 550          */
 551         if (maxlvt >= 3) {
 552                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 553                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 554         }
 555         /*
 556          * Careful: we have to set masks only first to deassert
 557          * any level-triggered sources.
 558          */
 559         v = apic_read(APIC_LVTT);
 560         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 561         v = apic_read(APIC_LVT0);
 562         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 563         v = apic_read(APIC_LVT1);
 564         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 565         if (maxlvt >= 4) {
 566                 v = apic_read(APIC_LVTPC);
 567                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 568         }
 569
 570         /*
 571          * Clean APIC state for other OSs:
 572          */
 573         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 574         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 575         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 576         if (maxlvt >= 3)
 577                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 578         if (maxlvt >= 4)
 579                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 580         apic_write(APIC_ESR, 0);
 581         apic_read(APIC_ESR);
 582 }
 583
 584 /**
 585  * disable_local_APIC - clear and disable the local APIC
 586  */
 587 void disable_local_APIC(void)
 588 {
 589         unsigned int value;
 590
 591         clear_local_APIC();
 592
 593         /*
 594          * Disable APIC (implies clearing of registers
 595          * for 82489DX!).
 596          */
 597         value = apic_read(APIC_SPIV);
 598         value &= ~APIC_SPIV_APIC_ENABLED;
 599         apic_write(APIC_SPIV, value);
 600 }
 601
 602 void lapic_shutdown(void)
 603 {
 604         unsigned long flags;
 605
 606         if (!cpu_has_apic)
 607                 return;
 608
 609         local_irq_save(flags);
 610
 611         disable_local_APIC();
 612
 613         local_irq_restore(flags);
 614 }
 615
 616 /*
 617  * This is to verify that we're looking at a real local APIC.
 618  * Check these against your board if the CPUs aren't getting
 619  * started for no apparent reason.
 620  */
 621 int __init verify_local_APIC(void)
 622 {
 623         unsigned int reg0, reg1;
 624
 625         /*
 626          * The version register is read-only in a real APIC.
 627          */
 628         reg0 = apic_read(APIC_LVR);
 629         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 630         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 631         reg1 = apic_read(APIC_LVR);
 632         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 633
 634         /*
 635          * The two version reads above should print the same
 636          * numbers.  If the second one is different, then we
 637          * poke at a non-APIC.
 638          */
 639         if (reg1 != reg0)
 640                 return 0;
 641
 642         /*
 643          * Check if the version looks reasonably.
 644          */
 645         reg1 = GET_APIC_VERSION(reg0);
 646         if (reg1 == 0x00 || reg1 == 0xff)
 647                 return 0;
 648         reg1 = lapic_get_maxlvt();
 649         if (reg1 < 0x02 || reg1 == 0xff)
 650                 return 0;
 651
 652         /*
 653          * The ID register is read/write in a real APIC.
 654          */
 655         reg0 = read_apic_id();
 656         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 657         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 658         reg1 = read_apic_id();
 659         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 660         apic_write(APIC_ID, reg0);
 661         if (reg1 != (reg0 ^ APIC_ID_MASK))
 662                 return 0;
 663
 664         /*
 665          * The next two are just to see if we have sane values.
 666          * They're only really relevant if we're in Virtual Wire
 667          * compatibility mode, but most boxes are anymore.
 668          */
 669         reg0 = apic_read(APIC_LVT0);
 670         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 671         reg1 = apic_read(APIC_LVT1);
 672         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 673
 674         return 1;
 675 }
 676
 677 /**
 678  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
 679  */
 680 void __init sync_Arb_IDs(void)
 681 {
 682         /* Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 */
 683         if (modern_apic())
 684                 return;
 685
 686         /*
 687          * Wait for idle.
 688          */
 689         apic_wait_icr_idle();
 690
 691         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 692         apic_write(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
 693                                 | APIC_DM_INIT);
 694 }
 695
 696 /*
 697  * An initial setup of the virtual wire mode.
 698  */
 699 void __init init_bsp_APIC(void)
 700 {
 701         unsigned int value;
 702
 703         /*
 704          * Don't do the setup now if we have a SMP BIOS as the
 705          * through-I/O-APIC virtual wire mode might be active.
 706          */
 707         if (smp_found_config || !cpu_has_apic)
 708                 return;
 709
 710         value = apic_read(APIC_LVR);
 711
 712         /*
 713          * Do not trust the local APIC being empty at bootup.
 714          */
 715         clear_local_APIC();
 716
 717         /*
 718          * Enable APIC.
 719          */
 720         value = apic_read(APIC_SPIV);
 721         value &= ~APIC_VECTOR_MASK;
 722         value |= APIC_SPIV_APIC_ENABLED;
 723         value |= APIC_SPIV_FOCUS_DISABLED;
 724         value |= SPURIOUS_APIC_VECTOR;
 725         apic_write(APIC_SPIV, value);
 726
 727         /*
 728          * Set up the virtual wire mode.
 729          */
 730         apic_write(APIC_LVT0, APIC_DM_EXTINT);
 731         value = APIC_DM_NMI;
 732         apic_write(APIC_LVT1, value);
 733 }
 734
 735 /**
 736  * setup_local_APIC - setup the local APIC
 737  */
 738 void __cpuinit setup_local_APIC(void)
 739 {
 740         unsigned int value;
 741         int i, j;
 742
 743         preempt_disable();
 744         value = apic_read(APIC_LVR);
 745
 746         BUILD_BUG_ON((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f);
 747
 748         /*
 749          * Double-check whether this APIC is really registered.
 750          * This is meaningless in clustered apic mode, so we skip it.
 751          */
 752         if (!apic_id_registered())
 753                 BUG();
 754
 755         /*
 756          * Intel recommends to set DFR, LDR and TPR before enabling
 757          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 758          * document number 292116).  So here it goes...
 759          */
 760         init_apic_ldr();
 761
 762         /*
 763          * Set Task Priority to 'accept all'. We never change this
 764          * later on.
 765          */
 766         value = apic_read(APIC_TASKPRI);
 767         value &= ~APIC_TPRI_MASK;
 768         apic_write(APIC_TASKPRI, value);
 769
 770         /*
 771          * After a crash, we no longer service the interrupts and a pending
 772          * interrupt from previous kernel might still have ISR bit set.
 773          *
 774          * Most probably by now CPU has serviced that pending interrupt and
 775          * it might not have done the ack_APIC_irq() because it thought,
 776          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
 777          * does not clear the ISR bit and cpu thinks it has already serivced
 778          * the interrupt. Hence a vector might get locked. It was noticed
 779          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
 780          */
 781         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
 782                 value = apic_read(APIC_ISR + i*0x10);
 783                 for (j = 31; j >= 0; j--) {
 784                         if (value & (1<<j))
 785                                 ack_APIC_irq();
 786                 }
 787         }
 788
 789         /*
 790          * Now that we are all set up, enable the APIC
 791          */
 792         value = apic_read(APIC_SPIV);
 793         value &= ~APIC_VECTOR_MASK;
 794         /*
 795          * Enable APIC
 796          */
 797         value |= APIC_SPIV_APIC_ENABLED;
 798
 799         /* We always use processor focus */
 800
 801         /*
 802          * Set spurious IRQ vector
 803          */
 804         value |= SPURIOUS_APIC_VECTOR;
 805         apic_write(APIC_SPIV, value);
 806
 807         /*
 808          * Set up LVT0, LVT1:
 809          *
 810          * set up through-local-APIC on the BP's LINT0. This is not
 811          * strictly necessary in pure symmetric-IO mode, but sometimes
 812          * we delegate interrupts to the 8259A.
 813          */
 814         /*
 815          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
 816          */
 817         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
 818         if (!smp_processor_id() && !value) {
 819                 value = APIC_DM_EXTINT;
 820                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
 821                             smp_processor_id());
 822         } else {
 823                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
 824                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
 825                             smp_processor_id());
 826         }
 827         apic_write(APIC_LVT0, value);
 828
 829         /*
 830          * only the BP should see the LINT1 NMI signal, obviously.
 831          */
 832         if (!smp_processor_id())
 833                 value = APIC_DM_NMI;
 834         else
 835                 value = APIC_DM_NMI | APIC_LVT_MASKED;
 836         apic_write(APIC_LVT1, value);
 837         preempt_enable();
 838 }
 839
 840 static void __cpuinit lapic_setup_esr(void)
 841 {
 842         unsigned maxlvt = lapic_get_maxlvt();
 843
 844         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR);
 845         /*
 846          * spec says clear errors after enabling vector.
 847          */
 848         if (maxlvt > 3)
 849                 apic_write(APIC_ESR, 0);
 850 }
 851
 852 void __cpuinit end_local_APIC_setup(void)
 853 {
 854         lapic_setup_esr();
 855         nmi_watchdog_default();
 856         setup_apic_nmi_watchdog(NULL);
 857         apic_pm_activate();
 858 }
 859
 860 /*
 861  * Detect and enable local APICs on non-SMP boards.
 862  * Original code written by Keir Fraser.
 863  * On AMD64 we trust the BIOS - if it says no APIC it is likely
 864  * not correctly set up (usually the APIC timer won't work etc.)
 865  */
 866 static int __init detect_init_APIC(void)
 867 {
 868         if (!cpu_has_apic) {
 869                 printk(KERN_INFO "No local APIC present\n");
 870                 return -1;
 871         }
 872
 873         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
 874         boot_cpu_physical_apicid = 0;
 875         return 0;
 876 }
 877
 878 void __init early_init_lapic_mapping(void)
 879 {
 880         unsigned long phys_addr;
 881
 882         /*
 883          * If no local APIC can be found then go out
 884          * : it means there is no mpatable and MADT
 885          */
 886         if (!smp_found_config)
 887                 return;
 888
 889         phys_addr = mp_lapic_addr;
 890
 891         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
 892         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
 893                     APIC_BASE, phys_addr);
 894
 895         /*
 896          * Fetch the APIC ID of the BSP in case we have a
 897          * default configuration (or the MP table is broken).
 898          */
 899         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
 900 }
 901
 902 /**
 903  * init_apic_mappings - initialize APIC mappings
 904  */
 905 void __init init_apic_mappings(void)
 906 {
 907         /*
 908          * If no local APIC can be found then set up a fake all
 909          * zeroes page to simulate the local APIC and another
 910          * one for the IO-APIC.
 911          */
 912         if (!smp_found_config && detect_init_APIC()) {
 913                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
 914                 apic_phys = __pa(apic_phys);
 915         } else
 916                 apic_phys = mp_lapic_addr;
 917
 918         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
 919         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
 920                                 APIC_BASE, apic_phys);
 921
 922         /*
 923          * Fetch the APIC ID of the BSP in case we have a
 924          * default configuration (or the MP table is broken).
 925          */
 926         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
 927 }
 928
 929 /*
 930  * This initializes the IO-APIC and APIC hardware if this is
 931  * a UP kernel.
 932  */
 933 int __init APIC_init_uniprocessor(void)
 934 {
 935         if (disable_apic) {
 936                 printk(KERN_INFO "Apic disabled\n");
 937                 return -1;
 938         }
 939         if (!cpu_has_apic) {
 940                 disable_apic = 1;
 941                 printk(KERN_INFO "Apic disabled by BIOS\n");
 942                 return -1;
 943         }
 944
 945         verify_local_APIC();
 946
 947         phys_cpu_present_map = physid_mask_of_physid(boot_cpu_physical_apicid);
 948         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
 949
 950         setup_local_APIC();
 951
 952         /*
 953          * Now enable IO-APICs, actually call clear_IO_APIC
 954          * We need clear_IO_APIC before enabling vector on BP
 955          */
 956         if (!skip_ioapic_setup && nr_ioapics)
 957                 enable_IO_APIC();
 958
 959         end_local_APIC_setup();
 960
 961         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
 962                 setup_IO_APIC();
 963         else
 964                 nr_ioapics = 0;
 965         setup_boot_APIC_clock();
 966         check_nmi_watchdog();
 967         return 0;
 968 }
 969
 970 /*
 971  * Local APIC interrupts
 972  */
 973
 974 /*
 975  * This interrupt should _never_ happen with our APIC/SMP architecture
 976  */
 977 asmlinkage void smp_spurious_interrupt(void)
 978 {
 979         unsigned int v;
 980         exit_idle();
 981         irq_enter();
 982         /*
 983          * Check if this really is a spurious interrupt and ACK it
 984          * if it is a vectored one.  Just in case...
 985          * Spurious interrupts should not be ACKed.
 986          */
 987         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
 988         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
 989                 ack_APIC_irq();
 990
 991         add_pda(irq_spurious_count, 1);
 992         irq_exit();
 993 }
 994
 995 /*
 996  * This interrupt should never happen with our APIC/SMP architecture
 997  */
 998 asmlinkage void smp_error_interrupt(void)
 999 {
1000         unsigned int v, v1;
1001
1002         exit_idle();
1003         irq_enter();
1004         /* First tickle the hardware, only then report what went on. -- REW */
1005         v = apic_read(APIC_ESR);
1006         apic_write(APIC_ESR, 0);
1007         v1 = apic_read(APIC_ESR);
1008         ack_APIC_irq();
1009         atomic_inc(&irq_err_count);
1010
1011         /* Here is what the APIC error bits mean:
1012            0: Send CS error
1013            1: Receive CS error
1014            2: Send accept error
1015            3: Receive accept error
1016            4: Reserved
1017            5: Send illegal vector
1018            6: Received illegal vector
1019            7: Illegal register address
1020         */
1021         printk(KERN_DEBUG "APIC error on CPU%d: %02x(%02x)\n",
1022                 smp_processor_id(), v , v1);
1023         irq_exit();
1024 }
1025
1026 void disconnect_bsp_APIC(int virt_wire_setup)
1027 {
1028         /* Go back to Virtual Wire compatibility mode */
1029         unsigned long value;
1030
1031         /* For the spurious interrupt use vector F, and enable it */
1032         value = apic_read(APIC_SPIV);
1033         value &= ~APIC_VECTOR_MASK;
1034         value |= APIC_SPIV_APIC_ENABLED;
1035         value |= 0xf;
1036         apic_write(APIC_SPIV, value);
1037
1038         if (!virt_wire_setup) {
1039                 /*
1040                  * For LVT0 make it edge triggered, active high,
1041                  * external and enabled
1042                  */
1043                 value = apic_read(APIC_LVT0);
1044                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1045                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1046                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1047                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1048                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1049                 apic_write(APIC_LVT0, value);
1050         } else {
1051                 /* Disable LVT0 */
1052                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1053         }
1054
1055         /* For LVT1 make it edge triggered, active high, nmi and enabled */
1056         value = apic_read(APIC_LVT1);
1057         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1058                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1059                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1060         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1061         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1062         apic_write(APIC_LVT1, value);
1063 }
1064
1065 void __cpuinit generic_processor_info(int apicid, int version)
1066 {
1067         int cpu;
1068         cpumask_t tmp_map;
1069
1070         if (num_processors >= NR_CPUS) {
1071                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1072                        " Processor ignored.\n", NR_CPUS);
1073                 return;
1074         }
1075
1076         if (num_processors >= maxcpus) {
1077                 printk(KERN_WARNING "WARNING: maxcpus limit of %i reached."
1078                        " Processor ignored.\n", maxcpus);
1079                 return;
1080         }
1081
1082         num_processors++;
1083         cpus_complement(tmp_map, cpu_present_map);
1084         cpu = first_cpu(tmp_map);
1085
1086         physid_set(apicid, phys_cpu_present_map);
1087         if (apicid == boot_cpu_physical_apicid) {
1088                 /*
1089                  * x86_bios_cpu_apicid is required to have processors listed
1090                  * in same order as logical cpu numbers. Hence the first
1091                  * entry is BSP, and so on.
1092                  */
1093                 cpu = 0;
1094         }
1095         /* are we being called early in kernel startup? */
1096         if (x86_cpu_to_apicid_early_ptr) {
1097                 u16 *cpu_to_apicid = x86_cpu_to_apicid_early_ptr;
1098                 u16 *bios_cpu_apicid = x86_bios_cpu_apicid_early_ptr;
1099
1100                 cpu_to_apicid[cpu] = apicid;
1101                 bios_cpu_apicid[cpu] = apicid;
1102         } else {
1103                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1104                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1105         }
1106
1107         cpu_set(cpu, cpu_possible_map);
1108         cpu_set(cpu, cpu_present_map);
1109 }
1110
1111 /*
1112  * Power management
1113  */
1114 #ifdef CONFIG_PM
1115
1116 static struct {
1117         /* 'active' is true if the local APIC was enabled by us and
1118            not the BIOS; this signifies that we are also responsible
1119            for disabling it before entering apm/acpi suspend */
1120         int active;
1121         /* r/w apic fields */
1122         unsigned int apic_id;
1123         unsigned int apic_taskpri;
1124         unsigned int apic_ldr;
1125         unsigned int apic_dfr;
1126         unsigned int apic_spiv;
1127         unsigned int apic_lvtt;
1128         unsigned int apic_lvtpc;
1129         unsigned int apic_lvt0;
1130         unsigned int apic_lvt1;
1131         unsigned int apic_lvterr;
1132         unsigned int apic_tmict;
1133         unsigned int apic_tdcr;
1134         unsigned int apic_thmr;
1135 } apic_pm_state;
1136
1137 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1138 {
1139         unsigned long flags;
1140         int maxlvt;
1141
1142         if (!apic_pm_state.active)
1143                 return 0;
1144
1145         maxlvt = lapic_get_maxlvt();
1146
1147         apic_pm_state.apic_id = read_apic_id();
1148         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1149         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1150         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1151         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1152         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1153         if (maxlvt >= 4)
1154                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1155         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1156         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1157         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1158         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1159         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1160 #ifdef CONFIG_X86_MCE_INTEL
1161         if (maxlvt >= 5)
1162                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1163 #endif
1164         local_irq_save(flags);
1165         disable_local_APIC();
1166         local_irq_restore(flags);
1167         return 0;
1168 }
1169
1170 static int lapic_resume(struct sys_device *dev)
1171 {
1172         unsigned int l, h;
1173         unsigned long flags;
1174         int maxlvt;
1175
1176         if (!apic_pm_state.active)
1177                 return 0;
1178
1179         maxlvt = lapic_get_maxlvt();
1180
1181         local_irq_save(flags);
1182         rdmsr(MSR_IA32_APICBASE, l, h);
1183         l &= ~MSR_IA32_APICBASE_BASE;
1184         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1185         wrmsr(MSR_IA32_APICBASE, l, h);
1186         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1187         apic_write(APIC_ID, apic_pm_state.apic_id);
1188         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1189         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1190         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1191         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1192         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1193         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1194 #ifdef CONFIG_X86_MCE_INTEL
1195         if (maxlvt >= 5)
1196                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1197 #endif
1198         if (maxlvt >= 4)
1199                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1200         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1201         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1202         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1203         apic_write(APIC_ESR, 0);
1204         apic_read(APIC_ESR);
1205         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1206         apic_write(APIC_ESR, 0);
1207         apic_read(APIC_ESR);
1208         local_irq_restore(flags);
1209         return 0;
1210 }
1211
1212 static struct sysdev_class lapic_sysclass = {
1213         .name           = "lapic",
1214         .resume         = lapic_resume,
1215         .suspend        = lapic_suspend,
1216 };
1217
1218 static struct sys_device device_lapic = {
1219         .id     = 0,
1220         .cls    = &lapic_sysclass,
1221 };
1222
1223 static void __cpuinit apic_pm_activate(void)
1224 {
1225         apic_pm_state.active = 1;
1226 }
1227
1228 static int __init init_lapic_sysfs(void)
1229 {
1230         int error;
1231
1232         if (!cpu_has_apic)
1233                 return 0;
1234         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1235
1236         error = sysdev_class_register(&lapic_sysclass);
1237         if (!error)
1238                 error = sysdev_register(&device_lapic);
1239         return error;
1240 }
1241 device_initcall(init_lapic_sysfs);
1242
1243 #else   /* CONFIG_PM */
1244
1245 static void apic_pm_activate(void) { }
1246
1247 #endif  /* CONFIG_PM */
1248
1249 /*
1250  * apic_is_clustered_box() -- Check if we can expect good TSC
1251  *
1252  * Thus far, the major user of this is IBM's Summit2 series:
1253  *
1254  * Clustered boxes may have unsynced TSC problems if they are
1255  * multi-chassis. Use available data to take a good guess.
1256  * If in doubt, go HPET.
1257  */
1258 __cpuinit int apic_is_clustered_box(void)
1259 {
1260         int i, clusters, zeros;
1261         unsigned id;
1262         u16 *bios_cpu_apicid;
1263         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
1264
1265         /*
1266          * there is not this kind of box with AMD CPU yet.
1267          * Some AMD box with quadcore cpu and 8 sockets apicid
1268          * will be [4, 0x23] or [8, 0x27] could be thought to
1269          * vsmp box still need checking...
1270          */
1271         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
1272                 return 0;
1273
1274         bios_cpu_apicid = x86_bios_cpu_apicid_early_ptr;
1275         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
1276
1277         for (i = 0; i < NR_CPUS; i++) {
1278                 /* are we being called early in kernel startup? */
1279                 if (bios_cpu_apicid) {
1280                         id = bios_cpu_apicid[i];
1281                 }
1282                 else if (i < nr_cpu_ids) {
1283                         if (cpu_present(i))
1284                                 id = per_cpu(x86_bios_cpu_apicid, i);
1285                         else
1286                                 continue;
1287                 }
1288                 else
1289                         break;
1290
1291                 if (id != BAD_APICID)
1292                         __set_bit(APIC_CLUSTERID(id), clustermap);
1293         }
1294
1295         /* Problem:  Partially populated chassis may not have CPUs in some of
1296          * the APIC clusters they have been allocated.  Only present CPUs have
1297          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
1298          * Since clusters are allocated sequentially, count zeros only if
1299          * they are bounded by ones.
1300          */
1301         clusters = 0;
1302         zeros = 0;
1303         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
1304                 if (test_bit(i, clustermap)) {
1305                         clusters += 1 + zeros;
1306                         zeros = 0;
1307                 } else
1308                         ++zeros;
1309         }
1310
1311         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
1312          * not guaranteed to be synced between boards
1313          */
1314         if (is_vsmp_box() && clusters > 1)
1315                 return 1;
1316
1317         /*
1318          * If clusters > 2, then should be multi-chassis.
1319          * May have to revisit this when multi-core + hyperthreaded CPUs come
1320          * out, but AFAIK this will work even for them.
1321          */
1322         return (clusters > 2);
1323 }
1324
1325 /*
1326  * APIC command line parameters
1327  */
1328 static int __init apic_set_verbosity(char *str)
1329 {
1330         if (str == NULL)  {
1331                 skip_ioapic_setup = 0;
1332                 ioapic_force = 1;
1333                 return 0;
1334         }
1335         if (strcmp("debug", str) == 0)
1336                 apic_verbosity = APIC_DEBUG;
1337         else if (strcmp("verbose", str) == 0)
1338                 apic_verbosity = APIC_VERBOSE;
1339         else {
1340                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
1341                                 " use apic=verbose or apic=debug\n", str);
1342                 return -EINVAL;
1343         }
1344
1345         return 0;
1346 }
1347 early_param("apic", apic_set_verbosity);
1348
1349 static __init int setup_disableapic(char *str)
1350 {
1351         disable_apic = 1;
1352         clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1353         return 0;
1354 }
1355 early_param("disableapic", setup_disableapic);
1356
1357 /* same as disableapic, for compatibility */
1358 static __init int setup_nolapic(char *str)
1359 {
1360         return setup_disableapic(str);
1361 }
1362 early_param("nolapic", setup_nolapic);
1363
1364 static int __init parse_lapic_timer_c2_ok(char *arg)
1365 {
1366         local_apic_timer_c2_ok = 1;
1367         return 0;
1368 }
1369 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1370
1371 static __init int setup_noapictimer(char *str)
1372 {
1373         if (str[0] != ' ' && str[0] != 0)
1374                 return 0;
1375         disable_apic_timer = 1;
1376         return 1;
1377 }
1378 __setup("noapictimer", setup_noapictimer);
1379
1380 static __init int setup_apicpmtimer(char *s)
1381 {
1382         apic_calibrate_pmtmr = 1;
1383         notsc_setup(NULL);
1384         return 0;
1385 }
1386 __setup("apicpmtimer", setup_apicpmtimer);
1387
1388 static int __init lapic_insert_resource(void)
1389 {
1390         if (!apic_phys)
1391                 return -1;
1392
1393         /* Put local APIC into the resource map. */
1394         lapic_resource.start = apic_phys;
1395         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1396         insert_resource(&iomem_resource, &lapic_resource);
1397
1398         return 0;
1399 }
1400
1401 /*
1402  * need call insert after e820_reserve_resources()
1403  * that is using request_resource
1404  */
1405 late_initcall(lapic_insert_resource);